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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-25
(45)【発行日】2024-07-03
(54)【発明の名称】アレイ基板及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240626BHJP
G02F 1/1368 20060101ALI20240626BHJP
【ＦＩ】
G09F9/30 330
G09F9/30 348A
G09F9/30 338
G02F1/1368
【請求項の数】
14
(21)【出願番号】P 2020552757
(86)(22)【出願日】2019-11-21
(65)【公表番号】
(43)【公表日】2022-01-14
(86)【国際出願番号】 CN2019119982
(87)【国際公開番号】W WO2020103909
(87)【国際公開日】2020-05-28
【審査請求日】2022-11-14
(31)【優先権主張番号】201821934974.7
(32)【優先日】2018-11-22
(33)【優先権主張国・地域又は機関】CN
【前置審査】
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】ロング チュンピン
【審査官】武田 悟
(56)【参考文献】
【文献】特開２００６－２６７５４５（ＪＰ，Ａ）
【文献】米国特許第６１７５３９４（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／００ － ９／４６
Ｇ０２Ｆ １／１３６８
(57)【特許請求の範囲】
【請求項1】
ベース基板と、前記ベース基板の第１側に配置された少なくとも１本の第１信号線及び少なくとも１本の第２信号線と、
前記ベース基板の第１側に配置された少なくとも１つの静電気放電保護素子と、を備えるアレイ基板であって、
前記静電気放電保護素子は、
前記少なくとも１本の第１信号線のうちの１本の第１信号線に結合される第１電極と、
前記少なくとも１本の第２信号線のうちの１本の第２信号線に結合される第２電極であって、前記第２電極の前記ベース基板から離れた側には、２つの第２ビアが設けられる、第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に静電気放電容量を形成するように配置されている、絶縁媒体と、
一端が前記第２信号線に結合され、他端が前記２つの第２ビアのうちの１つの第２ビアを介して前記第２電極の前記第２信号線から離れた一端に結合され、両端以外の部分は、前記２つの第２ビアのうちの他の１つの第２ビアを介して前記第２電極の前記第２信号線に近接する一端に結合されている、第２接続電極とを含み、
前記静電気放電保護素子は、結合された第１信号線及び第２信号線のうちの一方における静電荷を他方に放電するように配置され、
前記第２接続電極の両端以外の部分の前記ベース基板における正投影は、前記第１電極の前記ベース基板における正投影と少なくとも部分的に重なる、アレイ基板。
【請求項2】
前記ベース基板の第１側に配置されるゲート層であって、前記静電気放電保護素子の前記第１電極と画素を駆動するための駆動トランジスタのゲートとを前記ゲート層に同層に配置させる、ゲート層と、前記ゲート層の前記ベース基板に近接する側又は前記ベース基板から離れた側に配置される半導体層であって、前記静電気放電保護素子の前記第２電極と前記駆動トランジスタの活性層とを前記半導体層に同層に配置させる、半導体層と、
前記ゲート層と前記半導体層との間に配置され、前記静電気放電保護素子の前記第１電極と前記第２電極との間に位置する部分が前記絶縁媒体とされるゲート絶縁層とを備える、請求項１に記載のアレイ基板。
【請求項3】
前記第２電極の材料は、１０１８／ｃｍ３～１０２２／ｃｍ３のドーピング濃度に高ドープされた半導体材料である、請求項２に記載のアレイ基板。
【請求項4】
前記ゲート層は、前記半導体層の前記ベース基板から離れた側に位置され、前記アレイ基板は、さらに、
前記ゲート層の前記ベース基板から離れた側に配置される層間絶縁層と、
前記層間絶縁層の前記ベース基板から離れた側に配置される前記駆動トランジスタのソース・ドレイン電極層であって、前記少なくとも１本の第１信号線、少なくとも１本の第２信号線及び前記駆動トランジスタのソースとドレインを前記ソース・ドレイン電極層に同層に配置させる、ソース・ドレイン電極層とを備え、
前記静電気放電保護素子の前記第１電極の前記ベース基板から離れた側には、前記層間絶縁層を貫通する第１ビアが設けられ、前記静電気放電保護素子の前記第１電極は、前記第１ビアを介して前記第１信号線に結合されており、
前記静電気放電保護素子の前記第２電極の前記ベース基板から離れた側には、前記ゲート絶縁層及び前記層間絶縁層を貫通する第２ビアが設けられ、前記静電気放電保護素子の前記第２電極は、前記第２接続電極により前記第２ビアを介して前記第２信号線に結合されている、請求項２又は３に記載のアレイ基板。
【請求項5】
前記ゲート層は、前記半導体層の前記ベース基板に近接する側に位置され、前記アレイ基板は、
前記半導体層の前記ベース基板から離れた側に配置されるソース・ドレイン電極層であって、前記少なくとも１本の第１信号線、前記少なくとも１本の第２信号線及び前記駆動トランジスタのソースとドレインを前記ソース・ドレイン電極層に同層に配置させる、ソース・ドレイン電極層をさらに備え、
前記静電気放電保護素子の前記第１電極の前記ベース基板から離れた側には、前記ゲート絶縁層を貫通する第３ビアが設けられ、前記静電気放電保護素子の前記第１電極は、前記第３ビアを介して前記第１信号線に結合され、
前記静電気放電保護素子の前記第２電極は、前記第２信号線に結合されている、請求項２又は３に記載のアレイ基板。
【請求項6】
前記アレイ基板は、前記アレイ基板におけるゲート線又はデータ線に対するテストを行うための少なくとも１つのテスト回路を含み、前記少なくとも１つのテスト回路のうちの各テスト回路は、それぞれアレイ基板におけるゲート線又はデータ線に結合され、
前記少なくとも１本の第１信号線は、少なくとも１本のテスト制御線を含み、前記テスト制御線は、前記テスト回路に結合され、且つ前記テスト回路をオン又はオフさせるために、テスト制御信号を前記テスト回路に送信するように配置されており、
前記少なくとも１本の第２信号線は、少なくとも１本のテスト信号線を含み、前記テスト信号線は、前記テスト回路に結合され、且つ対応する前記ゲート線又は前記データ線がオンされたか否かを検出するために、テスト信号を前記テスト回路に送信するように配置されている、請求項１～５の何れか１項に記載のアレイ基板。
【請求項7】
前記ベース基板の第１側に配置されたゲート線、データ線、共通電圧信号線、クロック信号線、及びレベル信号線を備え、前記少なくとも１本の第１信号線は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含み、
前記少なくとも１本の第２信号線は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む、請求項１～６の何れか１項に記載のアレイ基板。
【請求項8】
少なくとも２つの静電気放電保護素子のうちの各々の前記静電気放電保護素子の前記第１電極は、同じ前記第１信号線に結合され、前記少なくとも２つの静電気放電保護素子において、一部の前記静電気放電保護素子の前記第２電極は、１本の前記第２信号線に結合され、他の一部の前記静電気放電保護素子の前記第２電極は、他の１本の前記第２信号線に結合されている、請求項２～７の何れか１項に記載のアレイ基板。
【請求項9】
前記少なくとも２つの静電気放電保護素子は、２つの静電気放電保護素子を含む組に分けられ、前記２つの静電気放電保護素子は、それぞれ第１静電気放電保護素子と第２静電気放電保護素子であり、前記アレイ基板が前記駆動トランジスタのソース・ドレイン電極層と、
前記ソース・ドレイン電極層の前記ベース基板から離れた側に配置されているパッシベーション層と、
前記パッシベーション層の前記ベース基板から離れた側に配置され、少なくとも１つの第３接続電極及び複数の画素電極を含む、画素電極層とをさらに備え、
前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記第２電極の前記ベース基板から離れた側には、少なくとも前記パッシベーション層を貫通する第４ビアが設けられており、
前記少なくとも１つの第３接続電極のうちの１つの第３接続電極の両端は、それぞれ前記第１静電気放電保護素子及び前記第２静電気放電保護素子の各々が対応する第４ビアを介して、前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記第２電極に結合されている、請求項８に記載のアレイ基板。
【請求項10】
前記少なくとも２つの静電気放電保護素子は、２つの静電気放電保護素子を含む組に分けられ、前記２つの静電気放電保護素子は、それぞれ前記第１静電気放電保護素子と前記第２静電気放電保護素子であり、前記第１静電気放電保護素子の前記第１電極と前記第２静電気放電保護素子の前記第１電極とは、同じ第１ビアを介して同じ前記第１信号線に結合されている、請求項９に記載のアレイ基板。
【請求項11】
前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記ベース基板における正投影は、両者に結合された前記第１信号線の前記ベース基板における正投影の両側に対称的に位置している、請求項９又は１０に記載のアレイ基板。
【請求項12】
前記第１電極は、１つの第１サブ電極、及び並列配置された少なくとも２つの第２サブ電極を含み、前記第１サブ電極は、前記少なくとも２つの第２サブ電極の各々と交差して配置されている、請求項１～１１の何れか１項に記載のアレイ基板。
【請求項13】
前記アレイ基板は、表示領域と非表示領域を有し、前記非表示領域は、前記表示領域の周辺に位置し、前記少なくとも１つの静電気放電保護素子は、前記非表示領域に配置され、前記アレイ基板は、前記非表示領域に配置された少なくとも１つのパッドをさらに備え、前記パッドは、前記少なくとも１本の第１信号線に結合され、且つ前記少なくとも１本の第１信号線に電気信号を送信するように配置されている、請求項１～１２の何れか１項に記載のアレイ基板。
【請求項14】
請求項１～１３の何れか１項に記載のアレイ基板を具備する、表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示技術の分野に関し、特にアレイ基板、静電気放電保護回路及び表示装置に関するものである。
【背景技術】
【0002】
表示装置の製造、輸送及び使用中において、静電気放電（ＥＳＤ，Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）は、比較的良く見られる現象である。表示装置の生産及び輸送過程において、静電気放電の影響を受けて、表示装置の良品率が大幅に低下する。表示装置の動作過程において、静電気放電の影響を受けて、表示装置における電子回路が正常に動作しなくなり、表示装置の表示効果を招くおそれがある。従来、表示装置の製造、輸送及び動作過程において静電気から表示装置を保護するように、表示装置内のアレイ基板の非表示領域（例えば、ベゼル領域）に静電気放電保護回路を配置する方式で、高電圧の静電気を放電させたり、均一化させることが行われている。
【発明の概要】
【課題を解決するための手段】
【0003】
一態様は、アレイ基板を提供する。前記アレイ基板は、ベース基板、少なくとも１本の第１信号線、少なくとも１本の第２信号線、及び少なくとも１つの静電気放電保護素子を備える。前記少なくとも１本の第１信号線と少なくとも１本の第２信号線は、前記ベース基板の第１側に配置されている。前記少なくとも１つの静電気放電保護素子は、前記ベース基板の第１側に配置され、前記少なくとも１つの静電気放電保護素子のうちの各々の静電気放電保護素子は、第１電極、第２電極、及び絶縁媒体を含む。前記第１電極は、前記少なくとも１本の第１信号線のうちの１本の第１信号線に結合され、前記第２電極は、前記少なくとも１本の第２信号線のうちの１本の第２信号線に結合され、絶縁媒体は、前記第１電極と前記第２電極との間に配置され、前記絶縁媒体は、前記第１電極と前記第２電極との間に静電気放電容量を形成するように構成されている。ここで、前記静電気放電保護素子は、結合された第１信号線及び第２信号線のうちの一方における静電荷を他方に放電するように配置されている。
【0004】
幾つかの実施例において、前記アレイ基板は、ゲート層、半導体層、及びゲート絶縁層を備える。ゲート層は、前記ベース基板の第１側に配置され、前記ゲート層は、前記静電気放電保護素子の第１電極及び駆動トランジスタのゲートを含む。半導体層は、前記ゲート層の前記ベース基板に近接する側又は前記ベース基板から離れる側に配置され、前記半導体層は、前記静電気放電保護素子の第２電極及び前記駆動トランジスタの活性層を含む。ゲート絶縁層は、前記ゲート層と前記半導体層との間に配置され、前記ゲート絶縁層の前記静電気放電保護素子の第１電極と第２電極との間に位置する部分は、前記絶縁媒体とされている。
【0005】
幾つかの実施例において、前記第２電極の材料は、１０１８／ｃｍ３～１０２２／ｃｍ３のドーピング濃度に高ドープされた半導体材料である。
【0006】
幾つかの実施例において、前記ゲート層は、前記半導体層の前記ベース基板から離れた側に配置されている。前記アレイ基板は、層間絶縁層、及びソース・ドレイン電極層をさらに備える。層間絶縁層は、前記ゲート層の前記ベース基板から離れた側に配置されている。ソース・ドレイン電極層は、前記層間絶縁層の前記ベース基板から離れた側に配置され、前記ソース・ドレイン電極層は、前記少なくとも１本の第１信号線、前記少なくとも１本の第２信号線、及び前記駆動トランジスタのソースとドレインを含む。前記静電気放電保護素子の第１電極の前記ベース基板から離れた側には、前記層間絶縁層を貫通する第１ビアが設けられ、前記静電気放電保護素子の第１電極は、前記第１ビアを介して前記第１信号線に結合されている。前記静電気放電保護素子の第２電極の前記ベース基板から離れた側には、前記ゲート絶縁層及び前記層間絶縁層を貫通する第２ビアが設けられ、前記静電気放電保護素子の第２電極は、前記第２ビアを介して前記第２信号線に結合されている。
【0007】
幾つかの実施例において、前記静電気放電保護素子の第２電極の前記ベース基板から離れた側には、１つの第２ビアが設けられている。前記静電気放電保護素子は、一端が前記第２信号線に結合され、他端が前記１つの第２ビアを介して前記第２電極の前記第２信号線に近接する一端に結合される第１接続電極をさらに有する。
【0008】
幾つかの実施例において、前記静電気放電保護素子の第２電極の前記ベース基板から離れた側には、２つの第２ビアが設けられている。前記静電気放電保護素子は、一端が前記第２信号線に結合され、他端が前記２つの第２ビアのうちの１つの第２ビアを介して前記第２電極の前記第２信号線から離れた一端に結合され、両端以外の部分は、前記２つの第２ビアのうちの他の１つの第２ビアを介して前記第２電極の前記第２信号線に近接する一端に結合されている、第２接続電極をさらに有する。前記第２接続電極の両端以外の部分の前記ベース基板における正投影は、前記第１電極の前記ベース基板における正投影と、少なくとも部分的に重なる。
【0009】
幾つかの実施例において、前記ゲート層は、前記半導体層の前記ベース基板から近接する側に位置されている。前記アレイ基板は、前記半導体層の前記ベース基板から離れた側に配置され、前記少なくとも１本の第１信号線、前記少なくとも１本の第２信号線、及び前記駆動トランジスタのソース及びドレインを含む、ソース・ドレイン電極層をさらに備える。前記静電気放電保護素子の第１電極の前記ベース基板から離れた側には、前記ゲート絶縁層を貫通する第３ビアが設けられ、前記静電気放電保護素子の第１電極は、前記第３ビアを介して前記第１信号線に結合されている。前記静電気放電保護素子の第２電極は、前記第２信号線に結合されている。
【0010】
幾つかの実施例において、前記少なくとも１本の第１信号線は、少なくとも１本のテスト制御線を含み、前記少なくとも１本の第２信号線は、少なくとも１本のテスト信号線を含む。前記少なくとも１本のテスト制御線のうちの各々のテスト制御線は、テスト制御信号を前記アレイ基板に送信するように配置されている。前記少なくとも１本のテスト信号線のうちの各々のテスト信号線は、テスト信号を前記アレイ基板に送信するように配置されている。
【0011】
幾つかの実施例において、前記アレイ基板は、前記ベース基板の第１側に配置されたゲート線、データ線、共通電圧信号線、クロック信号線、及びレベル信号線を備える。前記少なくとも１本の第１信号線は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む。前記少なくとも１本の第２信号線は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む。
【0012】
幾つかの実施例において、少なくとも２つの静電気放電保護素子のうちの各々の静電気放電保護素子の第１電極は、同じ第１信号線に結合されている。前記少なくとも２つの静電気放電保護素子において、一部の静電気放電保護素子の第２電極は、１つの第２信号線に結合され、他の一部の静電気放電保護素子の第２電極は、他の１つの第２信号線に結合されている。
【0013】
幾つかの実施例において、前記少なくとも２つの静電気放電保護素子は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子を含み、前記２つの静電気放電保護素子は、それぞれ第１静電気放電保護素子と第２静電気放電保護素子である。前記アレイ基板がソース・ドレイン電極層をさらに備える場合、前記アレイ基板は、パッシベーション層及び画素電極層をさらに備える。パッシベーション層は、前記ソース・ドレイン電極層の前記ベース基板から離れた側に配置されている。画素電極層は、前記パッシベーション層の前記ベース基板から離れた側に配置され、前記画素電極層は、少なくとも１つの第３接続電極、及び複数の画素電極を含む。
【0014】
前記第１静電気放電保護素子及び第２静電気放電保護素子の第２電極の前記ベース基板から離れた側には、少なくとも前記パッシベーション層を貫通する第４ビアが設けられている。前記少なくとも１つの第３接続電極のうちの１つの第３接続電極の両端は、それぞれ前記第１静電気放電保護素子及び第２静電気放電保護素子の各々が対応する第４ビアを介して、前記第１静電気放電保護素子及び第２静電気放電保護素子の第２電極に結合されている。
【0015】
幾つかの実施例において、前記少なくとも２つの静電気放電保護素子は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子を含み、前記２つの静電気放電保護素子は、それぞれ第１静電気放電保護素子と第２静電気放電保護素子である。前記第１静電気放電保護素子の第１電極及び前記第２静電気放電保護素子の第１電極は、同じ第１ビアを介して同じ第１信号線に結合されている。
【0016】
幾つかの実施例において、前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記ベース基板における正投影は、両者が結合された第１信号線の前記ベース基板における正投影の両側に対称的に位置している。
【0017】
幾つかの実施例において、前記第１電極は、１つの第１サブ電極、及び並列配置された少なくとも２つの第２サブ電極を含み、前記第１サブ電極は前記少なくとも２つの第２サブ電極の各々と交差して配置されている。
【0018】
幾つかの実施例において、前記アレイ基板は、表示領域と非表示領域を有し、前記非表示領域は、表示領域の周辺に位置し、前記少なくとも１つの静電気放電保護素子は、前記非表示領域に配置される。前記アレイ基板は、前記非表示領域に配置された少なくとも１つのパッドをさらに備え、前記少なくとも１つのパッドのうちの各々のパッドは、前記少なくとも１本の第１信号線に結合されて、前記少なくとも１本の第１信号線に電気信号を送信するように配置されている。
【0019】
別の態様は、上記のいずれかに記載のアレイ基板に設けられた静電気放電保護回路を提供する。前記静電気放電保護回路は、少なくとも１つの静電気放電保護素子を含み、前記少なくとも１つの静電気放電保護素子のうちの各々の前記静電気放電保護素子の第１端は、前記アレイ基板における少なくとも１本の第１信号線のうちの１本の第１信号線に結合され、第２端は前記アレイ基板における少なくとも１本の第２信号線のうちの１本の第２信号線に結合される。前記静電気放電保護素子は、結合された第１信号線及び第２信号線のうちの一方における静電荷を他方に放電するように配置されている。
【0020】
幾つかの実施例において、前記静電気放電保護素子は、コンデンサである。
【0021】
幾つかの実施例において、少なくとも２つの前記静電気放電保護素子の第１端は、同じ第１信号線に結合され、且つ２つの前記静電気放電保護素子の第２端は、同じ第２信号線又は異なる第２信号線に結合されている。
【0022】
さらに別の態様は、上記のいずれかに記載のアレイ基板を具備する表示装置を提供する。
【図面の簡単な説明】
【0023】
以下、本開示における技術案をより明確に説明するため、本開示の幾つかの実施例に用いる図面について簡単に説明する。以下の説明における図面は、本開示の幾つかの実施例の図面であり、当業者であれば、これらの図面から他の図面を取得できることは明らかである。さらに、以下の説明における図面は、概略図と見なされてもよく、本開示の実施例に係る製品の実際の寸法、方法の実際のプロセス、信号の実際のタイミングなどを限定するものではない。
【0024】
【図1】関連技術に係る静電気放電保護回路の構造図である。
【図2A】本開示の幾つかの実施例に係るアレイ基板の構造図である。
【図3A】本開示の幾つかの実施例に係るアレイ基板のもう１つの構造図である。
【図4A】本開示の幾つかの実施例に係るアレイ基板のいま１つの構造図である。
【図5A】本開示の幾つかの実施例に係るアレイ基板のさらに１つの構造図である。
【図6A】本開示の幾つかの実施例に係るアレイ基板のさらに１つの構造図である。
【図7】本開示の幾つかの実施例に係る静電気放電保護回路の構造図である。
【図8】本開示の幾つかの実施例に係る静電気放電保護回路のもう１つの構造図である。
【図9】本開示の幾つかの実施例に係る静電気放電保護回路のいま１つの構造図である。
【図10A】本開示の幾つかの実施例に係るアレイ基板のさらに１つの構造図である。
【図10B】本開示の幾つかの実施例に係るアレイ基板のさらに１つの構造図である。
【図11】本開示の幾つかの実施例に係る表示装置の構造図である。
【発明を実施するための形態】
【0025】
以下、図面を参照し、本開示の実施例における技術案を明確に、完全に説明する。無論、ここに記載した実施例は、あくまで本開示の実施例の一部のみであり、全ての実施例ではないと理解されるべきである。本開示における実施例に基づき、当業者が取得する他のすべての実施例は、本開示の権利範囲に含まれるものとする。
【0026】
文脈上別段の解釈を要しない限り、本明細書及び特許請求の範囲全体において、用語「含む（ｃｏｍｐｒｉｓｅ）」及びその他の形式、例えば、第三人称の単数形である「含む（ｃｏｍｐｒｉｓｅｓ）」及び現在分詞の形式である「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「１つの実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「幾つかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示的な実施例（ｅｘｅｍｐｌａｒｙ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示（ｅｘａｍｐｌｅ）」、「特定の例示（ｓｐｅｃｉｆｉｃ ｅｘａｍｐｌｅ）」、又は「幾つかの例示（ｓｏｍｅ ｅｘａｍｐｌｅｓ）」などは、この実施例又は実施例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施例又は例示に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例示を指すわけではない。さらに、説明された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の１つ又は複数の実施例又は例示に含まれ得る。
【0027】
以下、用語「第１」、「第２」は説明の目的だけに用いられ、相対的な重要性を明示又は暗示する、又は対象となる技術的特徴の数を明示又は暗示すると理解されるべきではない。従って、「第１」、「第２」で限定される特徴は、１つ又は複数の該特徴を明示的又は暗黙的に含むことができる。本開示の実施例の説明では、特に説明がない限り、「複数」は２つ又はそれ以上を意味する。
【0028】
幾つかの実施例を説明する時、「結合」及びそれに由来する表現を使用する場合がある。例えば、幾つかの実施例を説明する時、２つ又は２つ以上の構成要素が直接的な物理的又は電気的接触を有することを示すように、「結合」という用語を使用する場合がある。しかしながら、「結合」又は「通信可能に結合された（ｃｏｍｍｕｎｉｃａｔｉｖｅｌｙ ｃｏｕｐｌｅｄ）」という用語は、２つ又はそれ以上の構成要素が互いに直接接触していないが、依然として互いに協働又は相互作用することも意味し得る。ここに開示された実施例は、必ずしも本明細書の内容に限定されない。
【0029】
関連技術において、静電気放電現象が表示装置の正常な動作に影響を与えることを防止するために、表示装置内のアレイ基板に静電気放電保護回路を設けて、表示装置内の電子回路を静電干渉から保護することが一般的である。
【0030】
アレイ基板は、ゲート線、データ線、クロック信号線、共通電圧信号線、及びレベル信号線など数本の信号線を備え、表示装置の製造、輸送及び使用過程において、前記数本の信号線には、静電気が蓄積された可能性がある。前記数本の信号線のうちの少なくとも１つを少なくとも１本の第１信号線とし、前記数本の信号線のうちの少なくとも他の１つを少なくとも１本の第２信号線とする。アレイ基板は、少なくとも１つの静電気放電保護回路をさらに備え、各々の静電気放電保護回路は、少なくとも１本の第１信号線のうちの１本の第１信号線、及び前記少なくとも１本の第２信号線のうちの１本の第２信号線に結合されて、第１信号線又は第２信号線における静電気を放電させるか、又は均一化させる。
【0031】
静電気放電保護回路は、少なくとも２つの薄膜トランジスタを含む。例示的には、図１に示すように、この少なくとも２つの薄膜トランジスタは、それぞれ第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２である。第１薄膜トランジスタＴ１の第１極及び制御極は、いずれも１本の第１信号線１に結合され、第２薄膜トランジスタＴ２の第１極及び制御極は、いずれも１本の第２信号線２に結合され、同時に、第１薄膜トランジスタＴ１の第１極は、第２薄膜トランジスタＴ２の第２極に結合され、第１薄膜トランジスタＴ１の第２極は、第２薄膜トランジスタＴ２の第１極に結合されている。
【0032】
第１信号線１に瞬間的に大量の静電荷が蓄積された場合、第１薄膜トランジスタＴ１の制御極の電圧が上昇してオン電圧に達し、第１薄膜トランジスタＴ１がオンされ、静電荷が第１薄膜トランジスタＴ１の第１極を介してその第２極に転送して、第２信号線２に放電される。同様に、第２信号線２に瞬間的に大量の静電荷が蓄積された場合、第２薄膜トランジスタＴ２の制御極の電圧が上昇してオン電圧に達し、第２薄膜トランジスタＴ２がオンされ、静電荷が第２薄膜トランジスタＴ２の第１極を介してその第２極に転送して、第１信号線１に放電される。こうして、第１信号線１又は第２信号線２に蓄積された静電荷を放電可能とし、静電荷による表示装置の正常な動作への影響が防止されるようになる。
【0033】
しかしながら、薄膜トランジスタの制御極が瞬間的な大電流の衝撃に遭遇した場合、制御極（ゲート）と第１極、第２極（ソース／ドレイン電極）との間の絶縁媒体の破壊が発生する可能性があり、これにより薄膜トランジスタの閾値電圧のドリフト又はゲートとソース／ドレイン電極との間の短絡が引き起こされる。従って、上記の静電気放電保護回路を採用し、静電気が過多に蓄積された場合、薄膜トランジスタが大電流、又は瞬間的に大きな電荷に遭遇すると、薄膜トランジスタのゲートが破壊され、薄膜トランジスタが焼損し、静電気放電保護回路が正常に動作しなくなり静電気の放電ができなくなる恐れがある。
【0034】
本開示の幾つかの実施例は、アレイ基板１００を提供する。図２Ａ～図６Ｃに示すように、アレイ基板１００は、ベース基板３、少なくとも１本の第１信号線１、少なくとも１本の第２信号線２、及び少なくとも１つの静電気放電保護素子４を備える。
【0035】
前記少なくとも１本の第１信号線１及び前記少なくとも１本の第２信号線２は、いずれもベース基板３の第１側即ちＡ側に配置され、第１側即ちＡ側とは反対側がベース基板３の第２側即ちＢ側である。前記少なくとも１本の第１信号線は、ベース基板３の第１側即ちＡ側に設けられた数本の信号線（例えばゲート線、データ線、レベル信号線）のうちの少なくとも１つであり、前記少なくとも１本の第２信号線は、ベース基板３の第１側即ちＡ側に設けられた数本の信号線（例えばゲート線、データ線、レベル信号線）のうちの少なくとも他の１つである。前記少なくとも１本の第１信号線１及び少なくとも１本の第２信号線２には、いずれも静電気が蓄積された可能性がある。
【0036】
前記少なくとも１つの静電気放電保護素子４のうちの各々の静電気放電保護素子４は、第１電極４１、第２電極４２及び絶縁媒体４３を含む。
【0037】
ここで、第１電極４１は、前記少なくとも１本の第１信号線１のうちの１本の第１信号線１に結合される。第２電極４２は、前記少なくとも１本の第２信号線２のうちの１本の第２信号線２に結合される。絶縁媒体４３は、第１電極４１と第２電極４２との間に配置される。絶縁媒体４３は、第１電極４１と第２電極４２との間に静電気放電容量Ｃを形成するように配置される。静電気放電容量Ｃは、結合された第１信号線１及び第２信号線２のうちの一方における静電荷を他方に放電するように配置されている。
【0038】
本開示の幾つかの実施例に係るアレイ基板１００は、少なくとも１つの静電気放電保護素子４を設け、且つ各々の静電気放電保護素子４に含まれた第１電極４１が１本の第１信号線１に結合され、第２電極４２が１本の第２信号線２に結合され、且つ第１電極４１と第２電極４２との間に静電気放電容量Ｃが形成される。こうして、第１信号線１に瞬間的に大量の静電荷が蓄積された時、静電気放電保護素子４に形成された静電気放電容量Ｃによって、静電荷が第１信号線１から第２信号線２に放電されて、静電気を分散させる機能を果たす。または、第２信号線２に瞬間的に大量の静電荷が蓄積された時、静電気放電保護素子４に形成された静電気放電容量Ｃによって、静電荷が第２信号線２から第１信号線１に放電され、静電気を分散させる機能を果たす。こうして、第１信号線１に瞬間的に大量の静電荷が蓄積された場合でも、第２信号線２に瞬間的に大量の静電荷が蓄積された場合でも、静電気放電保護素子４によって静電荷を放電可能とし、静電荷による電子回路（例えば画素駆動回路）の正常な動作への影響が回避されるようになる。
【0039】
上記の静電気の分散過程において、各々の静電気放電保護素子４の第１電極４１と第２電極４２との間には、静電気放電容量を形成し、静電気放電容量の特性を利用して静電気防護を実現する。一方では、コンデンサの両極間の電圧に急激な変化が生じないため、静電気放電容量自体が静電気の抑制効果を有する。特に大容量のコンデンサを有した回路は、静電気の放電防護までも不要である。他の一方では、静電気放電による電子回路への干渉は、主に伝導干渉と放射干渉であり、静電気そのものは広帯域信号であるため、コンデンサを利用することにより、発生した静電気を敏感回路に結合させることなく、静電荷により良い放電経路を提供することができる。従って、静電気放電容量を用いる減結合は、第１信号線１と第２信号線２の減結合能力を良好に向上させることができ、第１信号線１と第２信号線２の耐干渉性を向上させる。
【0040】
本開示に係るアレイ基板において、薄膜トランジスタ等の素子を用いることなく、静電気放電保護素子４の第１電極４１と第２電極４２との間に形成された静電気放電容量Ｃを利用して静電荷の放電を図るため、関連技術の静電気放電保護回路において、薄膜トランジスタが大電流又は瞬間的な大電荷の衝撃に遭遇して、薄膜トランジスタのゲートが破壊されて、薄膜トランジスタが焼損するという問題を回避できる。
【0041】
【0042】
ゲート層５は、ベース基板３の第１側即ちＡ側に配置される。ゲート層５は、静電気放電保護素子４の第１電極４１及び駆動トランジスタのゲートを含む。
【0043】
半導体層６は、ゲート層５のベース基板３に近接する側又はベース基板３から離れる側に配置される。半導体層６は、静電気放電保護素子４の第２電極４２及び駆動トランジスタの活性層を含む。
【0044】
ゲート絶縁層７は、ゲート層５と半導体層６との間に配置され、ゲート絶縁層７の静電気放電保護素子４の第１電極４１と第２電極４２との間に位置する部分は、絶縁媒体４３とされている。
【0045】
上記の実施例において、静電気放電保護素子４の第１電極４１と駆動トランジスタのゲートとを同層に配置させ、こうして駆動トランジスタのゲートを形成する時に、静電気放電保護素子の第１電極４１を同層に形成させることができる。静電気放電保護素子４の第２電極４２と駆動トランジスタの活性層とを同層に配置させ、こうして駆動トランジスタの活性層を形成する時に、静電気放電保護素子の第２電極４２を同層に形成させることができる。
【0046】
こうして、アレイ基板１００を製造する時、静電気放電保護素子４における第１電極４１と第２電極４２は、それぞれ駆動トランジスタにおけるゲートと活性層に同層に配置するため、駆動トランジスタのゲートと静電気放電保護素子４の第１電極４１は一回のパターニング工程で形成することができ、駆動トランジスタの活性層と静電気放電保護素子４の第２電極４２も一回のパターニング工程で形成することができるので、アレイ基板１００の製造工程のステップを減少させ、アレイ基板１００の製造時間を低減させ、製造効率を向上させる。また、ゲート及び第１電極４１を形成する時に同一のマスク板を共用することができ、活性層及び第２電極４２を形成する時に同一のマスク板を共用することができるため、マスク板の数が減少してコストが節約される。
【0047】
幾つかの実施例において、第２電極４２の材料は、１０１８／ｃｍ３～１０２２／ｃｍ３のドーピング濃度に高ドープされた半導体材料である。
【0048】
例示的には、第２電極４２の材料は、高ドーピングされた低温ポリシリコン（ＬＴＰＳ，Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）材料であってもよい。幾つかの例示において、第２電極４２の形成方法は以下の通りである。堆積手法によりベース基板３の第１側即ちＡ側にアモルファスシリコン薄膜を形成し、レーザーアニーリング（ＥＬＡ、Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅｌ）又は固相結晶化（ＳＰＣ，Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）手法によりアモルファスシリコン薄膜をポリシリコン薄膜に結晶化させる。そして、フォトリソグラフィ手法によりポリシリコン薄膜をエッチングし、第２電極４２のパターンを有する複数の第１ポリシリコン構造と、駆動トランジスタの活性層のパターンを有する複数の第２ポリシリコン構造とを形成する。前記複数の第１ポリシリコン構造に対して高濃度のイオンを注入し、当該イオンは、キャリアを提供するドナー又はアクセプタとしてポリシリコン構造に埋め込まれる。当該イオンの濃度は、実際の必要に応じ、例えば１０１８／ｃｍ３、１０１９／ｃｍ３、１０２０／ｃｍ３、１０２１／ｃｍ３、１０２２／ｃｍ３等から選択して、複数の第１ポリシリコン構造を第２電極４２としての複数の低抵抗の高ドープされたポリシリコン構造に変換させる。
【0049】
第２電極４２の材料は、高ドープされた半導体材料とする。高ドープされた半導体材料の抵抗は、絶縁材料の抵抗よりはるかに小さく、且つ金属材料の抵抗よりはるかに大きいため、第２電極４２の抵抗は、絶縁媒体４３の抵抗よりはるかに小さく、且つ第１信号線１及び第２信号線２（信号線は通常金属材料製である）の抵抗よりはるかに大きく、高ドープされた半導体材料の抵抗値が絶縁材料と金属材料との間にあり、高電圧や、大電流が発生する時に、高ドープされた半導体材料の抵抗値が低下する。こうして、第１信号線１又は第２信号線２に瞬間的に大量の静電荷が蓄積されていない、又は静電荷の蓄積が少ない場合、静電気放電保護素子４は作動しない。第１信号線１又は第２信号線２に瞬間的に大量の静電荷が蓄積された時、第２電極４２に印加された電圧が比較的に高く、第２電極４２の抵抗値が低下し、導電性が強くなり、これにより第１電極４１と第２電極４２との間に静電気放電容量Ｃが形成され、第１信号線１における静電荷が第２信号線２放電線に放電され、又は第２信号線２における静電荷が第１信号線１に放電され、静電気を分散させる機能を果たす。
【0050】
本開示の幾つかの実施例に係るアレイ基板１００において、アレイ基板１００が備える各機能膜層の配置方式によれば、静電気放電保護素子は、複数種類の異なる構造を有し、本開示は、静電気放電保護素子が上述した静電気保護の機能を発揮できる限り、これに限定されない。以下、アレイ基板１００の各機能膜層の配置方式、及び対応する静電気放電保護素子４の構成について例示的に説明する。
【0051】
【0052】
層間絶縁層８は、ゲート層５の前記ベース基板３から離れた側に配置されている。ソース・ドレイン電極層９は、層間絶縁層８のベース基板３から離れた側に配置されている。ソース・ドレイン電極層９は、前記少なくとも１本の第１信号線１、前記少なくとも１本の第２信号線２、及び駆動トランジスタのソースとドレインを含む。
【0053】
静電気放電保護素子４の第１電極４１のベース基板３から離れた側には、前記層間絶縁層８を貫通する第１ビアａが設けられ、静電気放電保護素子４の第１電極４１は、第１ビアａを介して第１信号線１に結合されている。静電気放電保護素子４の第２電極４２のベース基板３から離れた側には、ゲート絶縁層７及び層間絶縁層８を貫通する第２ビアｂが設けられ、静電気放電保護素子４の第２電極４２は、第２ビアｂを介して第２信号線２に結合されている。
【0054】
上記の実施例において、前記少なくとも１本の第１信号線１、前記少なくとも１本の第２信号線２及び駆動トランジスタのソースとドレインを同層に配置し、こうして駆動トランジスタのソースとドレインを形成する時、前記少なくとも１本の第１信号線１と前記少なくとも１本の第２信号線２とを同層に形成することができ、これによりアレイ基板１００の製造工程のステップを減少し、アレイ基板１００の製造時間を低減して、製造効率を向上する。
【0055】
幾つかの例示において、図２Ａ及び図２Ｂに示すように、各々の静電気放電保護素子４の第２電極４２のベース基板３から離れた側には、１つの第２ビアｂが配置されている。静電気放電保護素子４は、一端が第２信号線２に結合され、他端が１つの第２ビアｂを介して第２電極４２の当該第２信号線２に近接する一端に結合される第１接続電極４４をさらに有する。
【0056】
上記の例示において、第１接続電極４４は、第２信号線２と第２電極４２とを接続する機能を果たし、静電気放電保護素子４が動作する時、第１信号線１における静電荷を第１電極４１、第２電極４２及び第１接続電極４４を介して第２信号線２に放電するか、又は第２信号線２の静電荷を第１接続電極４４、第２電極４２及び第１電極４１を介して第１信号線１に放電することができ、静電気を分散させる機能を果たす。
【0057】
他の幾つかの例示において、図３Ａ及び図３Ｂに示すように、各静電気放電容量Ｃの第２電極４２のベース基板３から離れた側には、２つの第２ビアｂが設けられている。静電気放電保護素子４は、一端が第２信号線２に結合され、他端が２つの第２ビアｂのうちの１つの第２ビアｂを介して第２電極４２の第２信号線２から離れた一端に結合され、両端以外の部分は、２つの第２ビアｂのうちの他の１つの第２ビアｂを介して第２電極４２の第２信号線２に近接する一端に結合されている、第２接続電極４５をさらに有する。
【0058】
第２接続電極４５の両端以外の部分の前記ベース基板３における正投影は、第１電極４１のベース基板３における正投影と少なくとも部分的に重なる。
【0059】
上記の例示において、第２接続電極４５が第２信号線２と第２電極４２とを接続する機能を果たし、さらに、第２接続電極４５の両端以外の部分のベース基板３における正投影は、第１電極４１のベース基板３における正投影と少なくとも部分的に重なる。このため、第２接続電極４５の両端以外の部分と第１電極４１との間には、容量を形成することができる。当該容量は静電気放電容量とすることができ、静電気放電保護素子４に形成された静電気放電容量を増加することに相当する。第１信号線１に瞬間的に大量の静電荷が蓄積された場合、第１電極４１と第２電極４２との間の静電気放電容量Ｃ、及び第２接続電極４５の両端以外の部分と第１電極４１との間の静電気放電容量Ｃにより、静電荷が第１電極４１から第２電極４２及び第２接続電極４５に同時に転送され、これにより静電荷がより速く第２信号線２に放電されることになる。同様に、第２信号線２に瞬間的に大量の静電荷が蓄積された場合、静電荷がより速く第１信号線１に放電され、静電気放電保護素子４の静電気保護効果をさらに向上させる。
【0060】
【0061】
ソース・ドレイン電極層９は、半導体層６の前記ベース基板３から離れた側に配置され、ソース・ドレイン電極層９は、前記少なくとも１本の第１信号線１、前記少なくとも１本の第２信号線２、及び駆動トランジスタのソースとドレインを含む。
【0062】
静電気放電保護素子の第１電極４１のベース基板３から離れた側には、ゲート絶縁層７を貫通する第３ビアｃが設けられ、静電気放電保護素子４の第１電極４１は、第３ビアｃを介して第１信号線１に結合されている。静電気放電保護素子４の第２電極は、第２信号線２に結合されている。
【0063】
上記の実施例において、前記少なくとも１本の第１信号線１、前記少なくとも１本の第２信号線２及び駆動トランジスタのソースとドレインを同層に配置する。こうして駆動トランジスタのソースとドレインを形成する時、前記少なくとも１本の第１信号線１と前記少なくとも１本の第２信号線２とを同層に形成することができる。これによりアレイ基板１００の製造工程のステップを減少し、アレイ基板１００の製造時間を低減し、製造効率を向上させる。
【0064】
ソース・ドレイン電極層９と半導体層６とが接触するため、第２電極４２と第２信号線２とはビアを介して結合する必要がなく、直接結合することができるため、アレイ基板１００の製造工程を簡略化することができる。
【0065】
幾つかの実施例において、図１０Ａ及び図１０Ｂに示すように、当該アレイ基板１００は、表示領域ＡＡと、前記表示領域ＡＡの周辺に配置される非表示領域ＢＢとを有する。例示的には、非表示領域ＢＢは、表示領域ＡＡを囲むか、又は、表示領域ＡＡが長方形である場合、非表示領域ＢＢは、表示領域ＡＡの一側、両側（対向する両側、又は隣接する両側）又は三側に配置される。
【0066】
幾つかの実施例において、アレイ基板が出荷する前に、アレイ基板における信号線に対するテスト、例えば、アレイ基板におけるゲート線又はデータ線に対するテストを行う必要がある。以下、アレイ基板のデータ線に対するテストを例として説明する。データ線に対するテストは、少なくとも１つのテスト回路、少なくとも１本のテスト制御線、及び少なくとも１本のテスト信号線をアレイ基板に配置する必要がある。
【0067】
図１０Ａに示すように、前記少なくとも１つのテスト回路１２は、ベース基板の第１側に配置され、前記少なくとも１つのテスト回路１２のうちの各々のテスト回路１２は、アレイ基板備える各データ線にそれぞれ結合される。例示的には、各々のテスト回路１２は、少なくとも１つの薄膜トランジスタを含み、前記少なくとも１つの薄膜トランジスタのうちの各々の薄膜トランジスタの第２極（ドレイン）は、１本のデータ線に結合される。
【0068】
前記少なくとも１本のテスト制御線１’は、ベース基板の第１側に配置され、前記少なくとも１本のテスト制御線１’のうちの各々のテスト制御線１’は、前記少なくとも１つのテスト回路１２のうちの各々のテスト回路１２にそれぞれ結合される。テスト制御線１’は、アレイ基板１００にテスト制御信号を送信する、即ちアレイ基板１００における前記少なくとも１つのテスト回路１２にテスト制御信号を送信するように配置されている。例示的には、各々のテスト回路１２が少なくとも１つの薄膜トランジスタを有する場合、各々のテスト制御線１’は、各々のテスト回路１２の１つの薄膜トランジスタの制御極（ゲート）にそれぞれ結合されて、各々のテスト回路１２をテスト制御線１’によって送信されたテスト制御信号の作用下でオン又はオフさせるようにする。幾つかの例示において、テスト制御信号は、アレイ基板１００におけるパッドを介して前記少なくとも１本のテスト制御線に送信され、パッドは、テスト制御信号をパッドに提供する制御チップに結合される。
【0069】
前記少なくとも１本のテスト信号線２’は、ベース基板の第１側に配置され、前記少なくとも１本のテスト信号線２’のうちの各々のテスト信号線２’は、前記少なくとも１つのテスト回路１２にそれぞれ結合される。テスト信号線２’は、アレイ基板１００にテスト信号を送信する、即ちアレイ基板１００における前記少なくとも１つのテスト回路１２にテスト信号を送信するように配置されている。例示的には、各々のテスト回路１２が少なくとも１つの薄膜トランジスタを有する場合、各々のテスト信号線２’は、各々のテスト回路１２の１つの薄膜トランジスタの第１極（ソース）にそれぞれ結合されて、テスト回路１２がオンされる時に、テスト信号をデータ線に送信する。幾つかの例示において、テスト信号は、アレイ基板１００におけるパッドを介して前記少なくとも１本のテスト信号線に送信され、パッドは、テスト信号をパッドに提供する制御チップに結合される。
【0070】
幾つかの例示において、前記少なくとも１本のテスト信号線２’は、２本のテスト信号線２’を含み、そのうちの１本のテスト信号線２’は、テスト回路１２を介して奇数（例えば、１、３、５、７）のデータ線にそれぞれ結合され、他の１本のテスト信号線２’は、テスト回路１２を介して偶数（例えば、２、４、６、８）のデータ線にそれぞれ結合されている。
【0071】
上述したアレイ基板１００のテスト過程は、概略的に以下の通りである。前記少なくとも１本のテスト制御線１’から送信されたテスト制御信号の制御下で、前記少なくとも１つのテスト回路がオンされ、前記少なくとも１本のテスト信号線２’から送信されたテスト信号を対応するデータ線に送信して、対応するデータ線を検出する。例えば対応するデータ線がオンされたか否かを検出する。
【0072】
幾つかの例示において、前記少なくとも１つのテスト回路１２、前記少なくとも１本のテスト制御線１’、及び前記少なくとも１本のテスト信号線２’は、非表示領域ＢＢに配置される。
【0073】
上述したアレイ基板１００の製造過程、又はアレイ基板１００に対するテストを行う過程において、前記少なくとも１本のテスト制御線１’及び前記少なくとも１本のテスト信号線２’には、静電気が蓄積してアレイ基板１００のテスト動作に影響を与える可能性がある。
【0074】
幾つかの実施例において、図１０Ａに示すように、前記少なくとも１本の第１信号線１は、テスト制御線１’を含み、前記少なくとも１本の第２信号線２は、テスト信号線２’を含む。前記少なくとも１つの静電気放電保護素子４は、非表示領域ＢＢに配置され、各々の静電気放電保護素子４は、１本のテスト制御線１’に結合され、且つ１本のテスト信号線２’に結合されている。
【0075】
こうして、上述したアレイ基板１００のテスト過程において、テスト制御線１’に瞬間的に大量の静電荷が蓄積された場合、静電気放電保護素子４によって静電荷をテスト信号線２’に放電するか、又はテスト信号線２’に瞬間的に大量の静電荷が蓄積された場合、静電気放電保護素子４によって静電荷をテスト制御線１’に放電することができ、こうして、発生した静電気がテスト回路１２等のような電子回路にカップリングすることを回避し、アレイ基板１００のテスト動作の正常な進行が保証される。
【0076】
他の幾つかの実施例において、アレイ基板１００は、ベース基板３の第１側即ちＡ側に配置されたゲート線、データ線、共通電圧信号線、クロック信号線、及びレベル信号線をさらに備える。例示的には、ハイレベル（Ｖｇｈ）信号線、ローレベル（Ｖｇｌ）信号線、第１電源（Ｖｄｄ）信号線、第２電源（Ｖｓｓ）信号線などを含む。
【0077】
表示領域ＡＡは、複数の画素を有し、複数の画素のうちの各々の画素は、１つの画素駆動回路に対応し、データ線によって送信されたデータ信号とゲート線によって送信されたゲート走査信号の作用下で、画素駆動回路が動作して表示領域ＡＡの表示を実現する。しかしながら、上記のゲート線、データ線、共通電圧信号線、クロック信号線、及びレベル信号線には、静電気が蓄積され、アレイ基板における電子回路（例えば画素駆動回路）の正常な動作に影響を与える可能性がある。
【0078】
幾つかの実施例において、前記少なくとも１本の第１信号線１は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む。前記少なくとも１本の第２信号線２は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む。例示的には、図１０Ｂに示すように、前記少なくとも１本の第１信号線１は、少なくとも１本のデータ線及び少なくとも１本のゲート線を含み、前記少なくとも１つの第２信号線２は、共通電圧信号線である。前記少なくとも１つの静電気放電保護素子４は、非表示領域ＢＢに位置されており、各々の静電気放電保護素子４は、１本の第１信号線１に結合されると共に、１本の第２信号線２に結合されている。
【0079】
本開示の実施例に係るアレイ基板１００において、前記少なくとも１本の第１信号線１及び前記少なくとも１本の第２信号線２は、それぞれアレイ基板１００が備える複数種類の信号線のうちの少なくとも１つである。こうして、アレイ基板１００が表示する過程において、静電気放電保護素子４によって、静電気放電保護素子４に結合された第１信号線１及び第２信号線２のうちの一方における静電荷を他方に放電することができ、例えば、ゲート線又はデータ線に蓄積された静電荷を共通電圧信号線に放電して静電気を分散させ、アレイ基板１００の表示動作を静電気干渉から保護する。
【0080】
幾つかの実施例において、図１０Ａ及び図１０Ｂに示すように、アレイ基板１００は、非表示領域ＢＢに配置された少なくとも１つのパッドをさらに備え、前記少なくとも１つのパッドのうちの各々のパッドは、少なくとも１本の第１信号線１に結合され、前記少なくとも１本の第１信号線１に電気信号を送信するように配置されている。例示的には、前記少なくとも１本の第１信号線１がテスト制御線１’を含む場合、パッドは、テスト制御信号をテスト制御線１’に送信するように配置されており、前記少なくとも１本の第１信号線１がゲート線を含む場合、パッドはゲート走査信号をゲート線に送信するように配置される。
【0081】
幾つかの実施例において、少なくとも２つの静電気放電保護素子４のうちの各々の静電気放電保護素子４の第１電極４１は、同じ第１信号線１に結合されている。前記少なくとも２つの静電気放電保護素子４において、一部の静電気放電保護素子４の第２電極４２は、１本の第２信号線２に結合され、他の一部の静電気放電保護素子４の第２電極４２は、他の１本の第２信号線２に結合されている。
【0082】
図２Ａ～図６Ｃに示すように、各々の２つの静電気放電保護素子４のうちの各々の静電気放電保護素子４の第１電極４１は、同じ第１信号線１に結合されている。同じ第１信号線１に結合された２つの静電気放電保護素子４のうち、１つの静電気放電保護素子４は１本の第２信号線２に結合され、他の１つの静電気放電保護素子４は他の１本の第２信号線２に結合されている。
【0083】
このような配置により、第１信号線１に瞬間的に大量の静電荷が蓄積された場合、静電荷が少なくとも２つの静電気放電保護素子４を介して異なる第２信号線２に放電することができ、第１信号線１における静電荷の放電経路が増え、静電荷の放電がより速くなり、効率がより高くなり、静電気放電防護効果が向上される。
【0084】
１つの可能な設計として、前記少なくとも２つの静電気放電保護素子４は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子４を含む。前記２つの静電気放電保護素子４は、それぞれ第１静電気放電保護素子４と第２静電気放電保護素子４である。
【0085】
【0086】
パッシベーション層１０は、ソース・ドレイン電極層９の前記ベース基板３から離れた側に配置されている。画素電極層１１は、パッシベーション層１０のベース基板３から離れた側に配置され、画素電極層１１は、少なくとも１つの第３接続電極１１ａ、及び複数の画素電極を含む。
【0087】
前記第１静電気放電保護素子４及び前記第２静電気放電保護素子４の第２電極４２の前記ベース基板３から離れた側には、少なくともパッシベーション層１０を貫通する第４ビアｄが設けられている。前記少なくとも１つの第３接続電極１１ａのうちの１つの第３接続電極１１ａの両端は、それぞれ前記第１静電気放電保護素子４及び第２静電気放電保護素子４の各々が対応する第４ビアｄを介して、第１静電気放電保護素子４及び第２静電気放電保護素子４の第２電極４２に結合されている。
【0088】
図４Ａ～図４Ｃに示すように、ゲート層５が半導体層６のベース基板３から離れた側に位置する場合、前記少なくとも２つの静電気放電保護素子４は、４組に分けられ、各々の組は、２つの静電気放電保護素子４を含む。例示的には、前記２つの静電気放電保護素子４は、それぞれ第１静電気放電保護素子４-１と第２静電気放電保護素子４-２である。
【0089】
前記第１静電気放電保護素子４-１の第２電極４２及び第２静電気放電保護素子４-２の第２電極４２の前記ベース基板３から離れた側には、ゲート絶縁層７、層間絶縁層８及びパッシベーション層１０を貫通する第４ビアｄが設けられている。前記少なくとも１つの第３接続電極１１ａのうちの１つの第３接続電極１１ａの両端は、それぞれ前記第１静電気放電保護素子４-１及び前記第２静電気放電保護素子４-２の各々が対応する第４ビアｄを介して、第１静電気放電保護素子４-１の第２電極４２及び第２静電気放電保護素子４-２の第２電極４２に結合されている。
【0090】
図６Ａ～図６Ｃに示すように、ゲート層５が半導体層６のベース基板３に近接する側に位置する場合、前記少なくとも２つの静電気放電保護素子４は、少なくとも４組に分けられ、各々の組は、２つの静電気放電保護素子４を含む。例示的には、前記２つの静電気放電保護素子４は、それぞれ第１静電気放電保護素子４-１と第２静電気放電保護素子４-２である。
【0091】
前記第１静電気放電保護素子４－１及び前記第２静電気放電保護素子４－２の第２電極４２の前記ベース基板３から離れた側には、パッシベーション層１０を貫通する第４ビアｄが設けられている。前記少なくとも１つの第３接続電極１１ａのうちの１つの第３接続電極１１ａの両端は、それぞれ前記第１静電気放電保護素子４-１及び前記第２静電気放電保護素子４-２の各々が対応する第４ビアｄを介して、第１静電気放電保護素子４-１の第２電極４２及び第２静電気放電保護素子４-２の第２電極４２に結合されている。
【0092】
上記の実施例において、第１静電気放電保護素子４-１の第２電極４２と第２静電気放電保護素子４-２の第２電極４２とが第３接続電極１１ａにより結合される。こうして第１信号線１に瞬間的に大量の静電荷が蓄積された場合、静電荷は、第１静電気放電保護素子４-１及び第２静電気放電保護素子４-２を介して、当該２つの静電気放電保護素子４の各々が対応する第２信号線２に放電することができ、第１信号線１における静電荷の放電経路が増え、静電荷の放電がより速くなり、効率がより高くなり、静電気放電防護効果が向上される。
【0093】
同時に、第１信号線１に瞬間的に大量の静電荷が蓄積された場合、そのうちの１つの静電気放電保護素子４（例えば第１静電気放電保護素子４-１）の第２電極４２と第２信号線２との結合箇所が破損すると、第３接続電極１１ａを介して静電荷を他の１つの静電気放電保護素子（第２静電気放電保護素子４-２）に分散させて、静電気を放電し、これにより静電気放電保護素子の安定性を向上させることができる。
【0094】
幾つかの実施例において、前記少なくとも２つの静電気放電保護素子４は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子４を含む。前記２つの静電気放電保護素子４は、それぞれ第１静電気放電保護素子４と第２静電気放電保護素子４である。第１静電気放電保護素子４の第１電極４１と第２静電気放電保護素子４の第１電極４１とは、同じビアを介して同じ第１信号線１に結合されている。
【0095】
例示的には、図４Ａに示すように、前記少なくとも２つの静電気放電保護素子４は、４組に分けられ、各々の組は、２つの静電気放電保護素子４を含む。前記２つの静電気放電保護素子４は、それぞれ第１静電気放電保護素子４-１と第２静電気放電保護素子４-２である。第１静電気放電保護素子４-１の第１電極４１と第２静電気放電保護素子４-２の第１電極４１とは、それらの中間にある同じ第１ビアａを介して同じ第１信号線１に結合されている。
【0096】
こうして、各々の組における２つの静電気放電保護素子４は、同じ第１ビアａを介して同じ第１信号線１に結合されるため、設けられる第１ビアａの数を減らすことができ、これによりアレイ基板１００の製造ステップを低減し、製造効率を向上させる。
【0097】
幾つかの例示において、図４Ａ～図４Ｂに示すように、上記に分けられた少なくとも１組の静電気放電保護素子４において、各々の静電気放電保護素子４における第１静電気放電保護素子４-１及び第２静電気放電保護素子４-２のベース基板３における正投影は、両者に結合された第１信号線１の前記ベース基板３における正投影の両側に対称的に位置している。
【0098】
幾つかの実施例において、図２Ｃに示すように、本開示の幾つかの実施例に係るアレイ基板１００において、静電気放電保護素子４に含まれた第１電極４１は、１つの第１サブ電極４１ａ、及び並列配置された少なくとも２つの第２サブ電極４１ｂを含み、第１サブ電極４１ａは前記少なくとも２つの第２サブ電極４１ｂの各々と交差して配置されている。第１サブ電極４１ａの一端は、第１ビア４２ａを介して第１信号線１に結合されている。
【0099】
図２Ａ及び図２Ｂに示すように、各静電気放電保護素子４は、第１電極４１、第２電極４２、第１電極４１と第２電極４２との間に配置された絶縁媒体４３、及び第１接続電極４４を含む。第２電極４２の材料が半導体材料（例えば、高ドープされた半導体材料）である場合、各々の静電気放電保護素子４は、薄膜トランジスタと見なすことができる。そして、第２電極４２は、活性層と見なすことができ、第１電極４１はゲートと見なすことができ、第１接続電極４４はソース又はドレインの一方と見なすことができる。ソース又はドレインの他方が片持ちされ、静電気放電保護素子４に形成された静電気放電容量Ｃ（第１電極４１と第２電極４２との間に形成された静電気放電容量）によって静電荷の放電を実現する。
【0100】
図３Ａ及び図３Ｂに示すように、各々の静電気放電保護素子４は、第１電極４１、第２電極４２、第１電極４１と第２電極４２との間に配置された絶縁媒体４３、及び第２接続電極４５を含む。第２電極４２の材料が半導体材料（例えば、高ドープされた半導体材料）である場合、各々の静電気放電保護素子４は、薄膜トランジスタと見なすことができる。そして、第２電極４２は、活性層と見なすことができ、第１電極４１はゲートと見なすことができる。第２接続電極４５における２つの第２ビアｂのうちの１つの第２ビアｂにある部分、及び当該第２ビアｂの上方に位置する部分は、ソース又はドレインの一方とみなすことができ、第２接続電極４５における２つの第２ビアｂのうちの他の１つの第２ビアｂにある部分、及び当該第２ビアｂの上方に位置する部分は、ソース又はドレインの他方とみなすことができ、且つソースとドレインとが連通され、薄膜トランジスタに形成された静電気放電容量Ｃ（第１電極４１と第２電極４２との間に形成された静電気放電容量）によって静電荷の放電を実現する。
【0101】
図４Ａ及び図４Ｂに示すように、各々の静電気放電保護素子４は、第１電極４１、第２電極４２、第１電極４１と第２電極４２との間に配置された絶縁媒体４３、及び第１接続電極４４を含む。第２電極４２の材料が半導体材料（例えば、高ドープされた半導体材料）である場合、各々の静電気放電保護素子４は、薄膜トランジスタと見なすことができる。そして、第２電極４２は、活性層と見なすことができ、第１電極４１はゲートと見なすことができ、第１接続電極４４はソース又はドレインの一方と見なすことができる。第３接続電極１１ａのうち第４ビアｄ内及びその上方にある部分は、ソース又はドレインの他方とみなすことができ、薄膜トランジスタに形成された静電気放電容量Ｃ（第１電極４１と第２電極４２との間に形成された静電気放電容量）によって静電荷の放電を実現する。
【0102】
上記の静電気放電保護素子４において、第１電極４１は、１つの第１サブ電極４１ａ及び並列配置された少なくとも２つの第２サブ電極４１ｂを含む。これは、各々の静電気放電保護素子４の見なされた薄膜トランジスタをダブルゲート薄膜トランジスタに形成させることに相当する。こうして静電気放電保護素子４（薄膜トランジスタと見なす）のリーク電流を低減することができ、各々の静電気放電保護素子の性能をより安定化させる。
【0103】
本開示の幾つかの実施例は、上述したようなアレイ基板１００に配置された静電気放電保護回路２００をさらに提供する。
【0104】
【0105】
図７～図９に示すように、静電気放電保護回路２００は、少なくとも１つの静電気放電保護素子４を含み、前記少なくとも１つの静電気放電保護素子４のうちの各々の前記静電気放電保護素子４の第１端は、アレイ基板１００における少なくとも１本の第１信号線１のうちの１本の第１信号線１に結合され、第２端はアレイ基板１００における少なくとも１本の第２信号線２のうちの１本の第２信号線２に結合される。静電気放電保護素子４は、結合された第１信号線１及び第２信号線２のうちの一方における静電荷を他方に放電するように配置されている。
【0106】
幾つかの例示において、図１０Ａに示すように、アレイ基板１００が少なくとも１本のテスト制御線と少なくとも１本のテスト信号線を含む場合、前記少なくとも１本の第１信号線１は、前記テスト制御線を含み、前記少なくとも１本の第２信号線２は、前記テスト信号線を含む。
【0107】
他の幾つかの例示において、図１０Ｂに示すように、アレイ基板１００は、ゲート線、データ線、共通電圧信号線、クロック信号線、及びレベル信号線を含む。前記少なくとも１本の第１信号線１は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む。前記少なくとも１本の第２信号線２は、ゲート線、データ線、共通電圧信号線、クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む。
【0108】
上記の静電気放電保護回路２００では、第１信号線１及び第２信号線２にいずれも静電荷が蓄積されていない場合、静電気放電保護回路２００は動作しない。第１信号線１に瞬間的に大量の静電荷が蓄積された時、静電荷は、静電気放電保護回路２００内の静電気放電保護素子４を介して第２信号線２に速やかに放電される、又は第２信号線２に瞬間的に蓄積された大量の静電荷は、静電気放電保護回路２００内の静電気放電保護素子４を介して第１信号線１に速やかに放電される。これにより静電荷による画素駆動回路等のような他の電子回路の正常な動作への影響を回避する。
【0109】
幾つかの実施例において、静電気放電保護素子４は、コンデンサである。
【0110】
コンデンサの両極間の電圧が急変することがないため、コンデンサ自体が静電気を抑制する効果を有する。さらに、コンデンサは減結合作用を有し、コンデンサを用いる減結合は第１信号線１及び第２信号線２の減結合能力を良好に向上させることができ、第１信号線１及び第２信号線２の耐干渉性を増強させ、静電気による電子回路の正常な動作への影響を回避できる。
【0111】
幾つかの実施例において、図８及び図９に示すように、少なくとも２つの静電気放電保護素子４の第１端は、同じ第１信号線１に結合され、且つこの２つの静電気放電保護素子４の第２端は、同じ第２信号線２又は異なる第２信号線２に結合されている。
【0112】
上述した実施例において、前記少なくとも２つの静電気放電保護素子４の第１端に結合された第１信号線１に瞬間的に大量の静電荷が蓄積された場合、静電荷が少なくとも２つの静電気放電保護素子４を介して異なる第２信号線２に放電され、又は同じ第２信号線２に放電されることができ、第１信号線１における静電荷の放電経路が増え、静電荷の放電がより速くなり、効率がより高くなり、静電気放電防護効果が向上される。
【0113】
幾つかの実施例において、上記の静電気放電保護回路２００は他の配置方式を有し、本開示は、静電気放電保護の機能を果たすことができる限り、これに限定されない。
【0114】
図１１に示すように、本開示の実施例は、上述したようなアレイ基板１００を具備する表示装置３００をさらに提供する。
【0115】
本開示の実施例に係る表示装置３００は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，ＬＣＤと略称する）であってもよく、有機エレクトロルミネッセンス表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ，ＯＬＥＤと略称する）であってもよく、又は量子ドットエレクトロルミネッセンス表示パネル（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ，ＱＬＥＤと略称する）であってもよい。
【0116】
表示装置３００が液晶表示装置である場合、表示装置３００は、アレイ基板１００の他に、対向基板、及び対向基板とアレイ基板１００との間に配置された液晶層を具備する。
【0117】
表示パネル３００が有機エレクトロルミネセンス表示パネルである場合、表示装置３００は、アレイ基板１００を封止するための封止層をさらに具備する。アレイ基板１００は、画素駆動回路及び発光素子をさらに備え、発光素子は、アノード、発光層、及びカソードを含む。封止層は、薄膜封止層であってもよく、基板封止層であってもよい。
【0118】
さらに、本開示の幾つかの実施例に係る表示装置は、電子ペーパー、スマートフォン、タブレットコンピューター、テレビ、ディスプレイ、ノートブックコンピューター、デジタルフォトフレーム、ナビゲーター等のいかなる表示機能を有する製品又は部品であってもよい。
【0119】
本開示の実施例に係る表示装置３００によって実現し得る有益な効果は、上記に記載のアレイ基板１００によって実現する有益な効果と同じであるため、ここでは説明を省略する。
【0120】
以上に説明したのは、本開示の具体的な実施形態のみであり、本開示の保護範囲は、これらに限定されない。当業者が本開示の技術的範囲内に容易に想到できる変更や置換は、いずれも本開示の保護範囲内に含まれるものとする。従って、本開示の保護範囲は、前記特許請求の範囲に記載された権利範囲を準拠するものとする。
【0121】
この出願は、２０１８年１１月２２日に中国特許局に出願された出願番号２０１８２１９３４９７４．７である中国特許出願を基礎とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】