特許 7510804 電源制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-26

(45)【発行日】2024-07-04

(54)【発明の名称】電源制御装置

(51)【国際特許分類】

   H02M 3/28 20060101AFI20240627BHJP

【ＦＩ】

H02M3/28 B

H02M3/28 T

【請求項の数】 8

(21)【出願番号】P 2020118394

(22)【出願日】2020-07-09

(65)【公開番号】P2022015506

(43)【公開日】2022-01-21

【審査請求日】2023-06-07

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】秦野 裕之

【審査官】東 昌秋

(56)【参考文献】

【文献】米国特許第１０２４３４５１（ＵＳ，Ｂ１）

【文献】特開２０１２－２３８３２（ＪＰ，Ａ）

【文献】特開２０１９－２９９９７（ＪＰ，Ａ）

【文献】国際公開第２０１９／１１５９１３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／００－３／４４

(57)【特許請求の範囲】

【請求項1】

デプレッション型の第１トランジスタとエンハンスメント型の第２トランジスタをカスコード接続して成り、絶縁型スイッチング電源のトランスを駆動するように構成された駆動スイッチ回路と、
前記第２トランジスタを制御するように構成された制御回路と、
前記第１トランジスタのソース電圧を用いて前記制御回路の電源電圧を充電するように構成された起動回路と、
を有し、
前記起動回路は、前記ソース電圧の印加端と前記電源電圧の印加端との間を導通／遮断するように構成されたスイッチ回路と、前記電源電圧と所定の閾値電圧とを比較して前記スイッチ回路を制御するように構成された比較回路と、を含み、
前記スイッチ回路は、前記ソース電圧の印加端と前記電源電圧の印加端との間に接続されるように構成された第３トランジスタと、前記第３トランジスタのゲートと基準電位端との間に接続されており前記比較回路の出力信号に応じて制御されるように構成された第４トランジスタと、前記第３トランジスタのゲート・ドレイン間に接続されるように構成された第２抵抗と、を含む、電源制御装置。

【請求項2】

前記第１トランジスタは、ＧａＮデバイスである、請求項１に記載の電源制御装置。

【請求項3】

前記起動回路は、前記ソース電圧の印加端と前記スイッチ回路との間に接続されるように構成されたダイオードをさらに含む、請求項１又は２に記載の電源制御装置。

【請求項4】

前記起動回路は、前記ソース電圧の印加端と前記スイッチ回路との間に接続されるように構成された第１抵抗をさらに含む、請求項１～３のいずれか一項に記載の電源制御装置。

【請求項5】

前記スイッチ回路は、前記第３トランジスタのゲート・ドレイン間でダイオード接続されるように構成された第５トランジスタをさらに含む、請求項１～４のいずれか一項に記載の電源制御装置。

【請求項6】

前記スイッチ回路は、前記第３トランジスタのゲートと前記基準電位端との間に接続されるように構成されたツェナダイオードをさらに含む、請求項１～５のいずれか一項に記載の電源制御装置。

【請求項7】

前記第１トランジスタが集積化された第１チップと、
前記第２トランジスタ、前記制御回路及び前記起動回路が集積化された第２チップと、
をパッケージに封止して成る、請求項１～６のいずれか一項に記載の電源制御装置。

【請求項8】

入力電圧の印加端に接続された一次巻線並びに前記一次巻線に磁気結合された二次巻線及び補助巻線を含むトランスと、
前記二次巻線の誘起電圧から出力電圧を生成する出力電圧生成部と、
前記補助巻線の誘起電圧から電源電圧を生成する電源電圧生成部と、
前記電源電圧の供給を受けて前記トランスの駆動制御を行う請求項１～７のいずれか一項に記載の電源制御装置と、
を有する、絶縁型スイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、電源制御装置に関する。

【背景技術】

【0002】

従来、起動回路を備えた電源制御装置が知られている（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２０－２２２９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の電源制御装置は、更なる小型化ないし高周波化の余地があった。

【課題を解決するための手段】

【0005】

例えば、本明細書中に開示されている電源制御装置は、デプレッション型の第１トランジスタとエンハンスメント型の第２トランジスタをカスコード接続して成り、絶縁型スイッチング電源のトランスを駆動するように構成された駆動スイッチ回路と、前記第２トランジスタを制御するように構成された制御回路と、前記第１トランジスタのソース電圧を用いて前記制御回路の電源電圧を充電するように構成された起動回路とを有する構成（第１の構成）とされている。

【0006】

なお、上記第１の構成から成る電源制御装置において、前記第１トランジスタは、ＧａＮデバイスである構成（第２の構成）にしてもよい。

【0007】

また、上記第１または第２の構成から成る電源制御装置において、前記起動回路は、前記ソース電圧の印加端と前記電源電圧の印加端との間を導通／遮断するように構成されたスイッチ回路と、前記電源電圧と所定の閾値電圧とを比較して前記スイッチ回路を制御するように構成された比較回路と、を含む構成（第３の構成）にしてもよい。

【0008】

また、上記第３の構成から成る電源制御装置において、前記起動回路は、前記ソース電圧の印加端と前記スイッチ回路との間に接続されるように構成されたダイオードをさらに含む構成（第４の構成）にしてもよい。

【0009】

また、上記第３または第４の構成から成る電源制御装置において、前記起動回路は、前記ソース電圧の印加端と前記スイッチ回路との間に接続されるように構成された第１抵抗をさらに含む構成（第５の構成）にしてもよい。

【0010】

また、上記第３～第５いずれかの構成から成る電源制御装置において、前記スイッチ回路は、前記ソース電圧の印加端と前記電源電圧の印加端との間に接続されるように構成された第３トランジスタと、前記第３トランジスタのゲートと基準電位端との間に接続されており、前記比較回路の出力信号に応じて制御されるように構成された第４トランジスタと、前記第３トランジスタのゲート・ドレイン間に接続されるように構成された第２抵抗と、を含む構成（第６の構成）にしてもよい。

【0011】

また、上記第６の構成から成る電源制御装置において、前記スイッチ回路は、前記第３トランジスタのゲート・ドレイン間でダイオード接続されるように構成された第５トランジスタをさらに含む構成（第７の構成）にしてもよい。

【0012】

また、上記第６又は第７の構成から成る電源制御装置において、前記スイッチ回路は、前記第３トランジスタのゲートと前記基準電位端との間に接続されるように構成されたツェナダイオードをさらに含む構成（第８の構成）にしてもよい。

【0013】

また、上記第１～第８いずれかの構成から成る電源制御装置は、前記第１トランジスタが集積化された第１チップと、前記第２トランジスタ、前記制御回路及び前記起動回路が集積化された第２チップをパッケージに封止して成る構成（第９の構成）にしてもよい。

【0014】

また、例えば、本明細書中に開示されている絶縁型スイッチング電源は、入力電圧の印加端に接続された一次巻線並びに前記一次巻線に磁気結合された二次巻線及び補助巻線を含むトランスと、前記二次巻線の誘起電圧から出力電圧を生成する出力電圧生成部と、前記補助巻線の誘起電圧から電源電圧を生成する電源電圧生成部と、上記第１～第９いずれかの構成から成り、前記電源電圧の供給を受けて前記トランスの駆動制御を行う電源制御装置と、を有する構成（第１０の構成）とされている。

【発明の効果】

【0015】

本明細書中に開示されている発明によれば、電源制御装置を小型化ないし高周波化することが可能となる。

【図面の簡単な説明】

【0016】

【図1】絶縁型スイッチング電源の全体構成を示す図

【図2】電源制御装置の全体構成を示す図

【図3】起動回路の比較例を示す図

【図4】起動回路の第１実施形態を示す図

【図5】第１実施形態の変形例を示す図

【図6】起動回路の第２実施形態を示す図

【図7】起動回路の第３実施形態を示す図

【図8】ＧａＮデバイスの構造を模式的に示す図

【図9】電源制御装置のパッケージング例を示す図

【発明を実施するための形態】

【0017】

＜絶縁型スイッチング電源＞
図１は、絶縁型スイッチング電源の全体構成を示す図である。絶縁型スイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、交流電源ＰＷから供給される交流入力電圧Ｖａｃを直流出力電圧Ｖｏに変換して負荷Ｚに供給するフライバック方式の絶縁型ＡＣ／ＤＣコンバータであり、電源制御装置１０と、トランス２０と、センス抵抗３０と、ＡＣ／ＤＣ変換部４０と、電源電圧生成部５０と、出力電圧生成部６０と、出力帰還部７０と、フォトカプラ８０とを有する。

【0018】

電源制御装置１０は、一次回路系１ｐに設けられているモノリシック半導体集積回路装置（いわゆる電源制御ＩＣ）であり、電源電圧Ｖｃｃの供給を受けてトランス２０の駆動制御を行う。なお、電源制御装置１０は、装置外部との電気的な接続を確立するための手段として外部端子Ｔ１～Ｔ４を備えている。本図では、トランス２０が接続される外部端子Ｔ１、センス電圧Ｖｃｓが印加される外部端子Ｔ２、帰還電流Ｉｆｂ１が流される外部端子Ｔ３、及び、電源電圧Ｖｃｃが印加される外部端子Ｔ４を代表的に描写したが、上記以外の外部端子を設けても構わない。また、電源制御装置１０は、外部端子Ｔ１と外部端子Ｔ２との間に、トランス２０の一次電流Ｉｐが流れる経路を導通／遮断する駆動スイッチ回路１１（詳細は後述）を集積化して成る。

【0019】

トランス２０は、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線２１（巻数Ｎｐ）と二次巻線２２（巻数Ｎｓ）を含む。一次巻線２１の第１端（巻始端）は、直流入力電圧Ｖｉの印加端（＝ＡＣ／ＤＣ変換部４０の出力端）に接続されている。一次巻線２１の第２端（巻終端）は、電源制御装置１０の外部端子Ｔ１に接続されている。二次巻線２２の第１端（巻終端）は、整流平滑部６０の入力端に接続されている。二次巻線２２の第２端（巻始端）は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。なお、巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。また、トランス２０は、一次巻線２１及び二次巻線２２に加えて補助巻線２３を含む。補助巻線２３は、電源制御装置１０の電源電圧Ｖｃｃを生成する際に利用される。

【0020】

センス抵抗３０（抵抗値：Ｒｓ）は、電源制御装置１０の外部端子Ｔ２と一次回路系１ｐの接地端ＧＮＤ１（＝基準電位端に相当）との間に接続されており、トランス１０の一次電流Ｉｐに応じたセンス電圧Ｖｃｓ（＝Ｉｐ×Ｒｓ）を生成する。

【0021】

ＡＣ／ＤＣ変換部４０は、一次回路系１ｐに設けられており、交流入力電圧Ｖａｃから直流入力電圧Ｖｉを生成する。例えば、ＡＣ／ＤＣ変換部４０は、フィルタ４１と、ダイオードブリッジ４２と、キャパシタ４３を含む。フィルタ４１は、交流入力電圧Ｖａｃの高調波ノイズやコモンモードノイズ等を除去する。ダイオードブリッジ４２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ４３は、直流入力電圧Ｖｉを平滑化する。ＡＣ／ＤＣ変換部４０は、フューズ等の保護素子を含んでもよい。

【0022】

ただし、絶縁型スイッチング電源１に対して直流入力電圧Ｖｉが供給される場合には、ＡＣ／ＤＣ変換部４０を省略することができる。その場合には、絶縁型スイッチング電源１をフライバック方式の絶縁型ＤＣ／ＤＣコンバータとして理解すればよい。

【0023】

電源電圧生成部５０は、一次回路系１ｐに設けられた整流平滑回路であり、整流用のダイオード５１と平滑用のキャパシタ５２を含む。その接続関係について述べると、ダイオード５１のアノードは、補助巻線２３の第１端（巻終端）に接続されている。ダイオード５１のカソードとキャパシタ５２の第１端は、いずれも電源制御装置１０の外部端子Ｔ４に接続されている。キャパシタ５２の第２端は、補助巻線２３の第２端（巻始端）とともに、一次回路系１ｐの接地端ＧＮＤ１に接続されている。本構成から成る電源電圧生成部５０は、補助巻線２３に生じる誘起電圧Ｖａｕｘを整流及び平滑して電源制御装置１０の電源電圧Ｖｃｃを生成し、これを電源制御装置１０の外部端子Ｔ４に印加する。なお、一次巻線２１と補助巻線２３との巻線比については、電源制御装置１０の動作に必要な電源電圧Ｖｃｃを鑑みて適宜設定すればよい。

【0024】

出力電圧生成部６０は、二次回路系１ｓに設けられた整流平滑回路であり、整流用のダイオード６１と平滑用のキャパシタ６２を含む。その接続関係について述べると、ダイオード６１のアノードは、出力電圧生成部６０の入力端として、二次巻線２２の第１端（巻終端）に接続されている。ダイオード６１のカソードとキャパシタ６２の第１端は、いずれも直流出力電圧Ｖｏの印加端（＝負荷Ｚの高電位端）に接続されている。キャパシタ６２の第２端は、負荷Ｚの第２端（低電位端）とともに、二次回路系１ｓの接地端ＧＮＤ２に接続されている。本構成から成る出力電圧生成部６０は、二次巻線２２に生じる誘起電圧を整流及び平滑して直流出力電圧Ｖｏを生成する。

【0025】

出力帰還部７０は、二次回路系１ｓに設けられており、直流出力電圧Ｖｏまたは直流出力電流Ｉｏに応じた二次側の帰還電流Ｉｆｂ２を生成して、これをフォトカプラ８０に出力する。なお、出力帰還部７０としては、例えば、シャントレギュレータを用いた周知の回路構成を採用するとよい。

【0026】

フォトカプラ８０は、二次回路系１ｓに設けられた発光ダイオード８１と、一次回路系１ｐに設けられたフォトトランジスタ８２とを含み、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、二次回路系１ｓから一次回路系１ｐへの信号伝達を行う。より具体的に述べると、フォトカプラ８０は、帰還電流Ｉｆｂ２に応じた輝度で発光ダイオード８１を発光することにより、帰還電流Ｉｆｂ２を光信号に変換し、さらに、その光信号をフォトトランジスタ８２で検出することにより、一次側の帰還電流Ｉｆｂ１として再変換する。従って、帰還電流Ｉｆｂ１は、帰還電流Ｉｆｂ２と同様の挙動で変動する。

【0027】

なお、本図の絶縁型スイッチング電源１では、フォトカプラ８０を用いて出力帰還制御を行う構成例を挙げたが、例えば、補助巻線２３の誘起電圧Ｖａｕｘ（または外部端子Ｔ１に現れるスイッチ電圧Ｖｓｗ）から帰還電圧Ｖｆｂを生成し、これをサンプル／ホールドすることで出力帰還制御を行う構成を採用しても構わない。

【0028】

＜基本動作＞
次に、絶縁型スイッチング電源１の基本動作について簡単に説明する。駆動スイッチ回路１１がオンしているときには、直流入力電圧Ｖｉの印加端から一次巻線２１、駆動スイッチ回路１１、及び、センス抵抗３０を介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線２１に電気エネルギが蓄えられる。

【0029】

その後、駆動スイッチ回路１１がオフされると、一次巻線２１と磁気結合された二次巻線２２に誘起電圧が発生し、二次巻線２２からダイオード６１を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷Ｚには、二次巻線２２の誘起電圧を半波整流した直流出力電圧Ｖｏが供給される。

【0030】

以降も、所定のスイッチング周波数ｆｓｗで駆動スイッチ回路１１がオン／オフされることにより、上記と同様のスイッチング動作が繰り返される。このように、絶縁型スイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖａｃから直流出力電圧Ｖｏを生成して負荷Ｚに供給することができる。なお、絶縁型スイッチング電源１で採用されたフライバック方式は、平滑インダクタを必要とするフォワード方式と比べて部品点数が少ないので、低コスト化にも有利である。

【0031】

＜電源制御装置＞
図２は、電源制御装置１０の全体構成を示す図である。本構成例の電源制御装置１０には、先述の駆動スイッチ回路１１のほかに、制御回路１２が集積化されている。

【0032】

駆動スイッチ回路１１は、外部端子Ｔ１と外部端子Ｔ２との間に接続されており、直流入力電圧Ｖｉの印加端から一次巻線２１を介して接地端ＧＮＤ１に至る電流経路をゲート信号ＳＧに応じて導通／遮断することにより、一次巻線２１に流れる一次電流Ｉｐをオン／オフさせる。例えば、駆動スイッチ回路１１は、ゲート信号ＳＧがハイレベルであるときにオンとなり、ゲート信号ＳＧがローレベルであるときにオフとなる。

【0033】

制御回路１２は、帰還電流Ｉｆｂ１とセンス電圧Ｖｃｓに応じて、ゲート信号ＳＧを生成する回路ブロックであり、電流／電圧変換回路１２ａと、クロック信号生成回路１２ｂと、スロープ電圧生成回路１２ｃと、ＰＷＭ［pulse width modulation］コンパレータ１２ｄと、論理回路１２ｅと、ゲート駆動回路１２ｆと、を含む。

【0034】

なお、電源制御装置１０には、上記した回路ブロックのほか、各種保護回路（低入力誤動作防止回路、温度保護回路、過電流保護回路、過電圧保護回路など）を適宜組み込んでも構わない。

【0035】

電流／電圧変換回路１２ａは、外部端子Ｔ３に流れる帰還電圧Ｉｆｂ１に応じた帰還電圧Ｖ１を生成する。帰還電圧Ｖ１は、例えば、帰還電流Ｉｆｂ１が大きいほど低くなり、帰還電流Ｉｆｂ１が小さいほど高くなる。なお、上記の動作を実現するための最も単純な回路構成としては、例えば、定電圧Ｖｒｅｇの印加端と外部端子Ｔ４との間に抵抗（抵抗値：Ｒ）を接続しておき、外部端子Ｔ４に現れる端子電圧（＝Ｖｒｅｇ－Ｉｆｂ１×Ｒ）を帰還電圧Ｖ１として出力する構成が考えられる。

【0036】

クロック信号生成回路１２ｂは、所定のスイッチング周波数ｆｓｗでパルス駆動される矩形波状のクロック信号Ｓ１を生成する。

【0037】

スロープ電圧生成回路１２ｃは、クロック信号Ｓ１に同期して、三角波状、鋸波状、または、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖ２を生成する。また、スロープ電圧生成回路１２ｃは、外部端子Ｔ２に現れるセンス電圧Ｖｃｓ（＝一次電流Ｉｐの挙動を模擬した電圧信号）に応じてスロープ電圧Ｖ２にオフセットを与える機能も備えている。このようなオフセット機能を具備することにより、電流モード制御による出力帰還制御が行われるので、出力帰還ループの安定性を高めるとともに、負荷変動時の過渡応答特性を向上することが可能となる。ただし、電圧モード制御による出力帰還制御で足りる場合には、センス抵抗３０を省略して、電源制御装置１０の回路構成をより簡略化することも可能である。

【0038】

ＰＷＭコンパレータ１２ｄは、反転入力端（－）に印加される帰還電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較して比較信号Ｓ２を生成する。比較信号Ｓ２は、スロープ電圧Ｖ２が帰還電圧Ｖ１よりも低いときにローレベルとなり、スロープ電圧Ｖ２が帰還電圧Ｖ１よりも高いときにハイレベルとなる。

【0039】

論理回路１２ｅは、セット端（Ｓ）に入力されるクロック信号Ｓ１とリセット端（Ｒ）に入力される比較信号Ｓ２に応じて、ＰＷＭ信号Ｓ３を生成するＲＳフリップフロップである。ＰＷＭ信号Ｓ３は、クロック信号Ｓ１のパルスエッジでハイレベルにセットされ、比較信号Ｓ２のパルスエッジでローレベルにリセットされる。

【0040】

ゲート駆動回路１２ｆは、ＰＷＭ信号Ｓ３の入力を受けてゲート信号ＳＧを生成する。ゲート信号ＳＧは、ＰＷＭ信号Ｓ３がハイレベルであるときにローレベルとなり、ＰＷＭ信号Ｓ３がローレベルであるときにハイレベルとなる。

【0041】

ところで、電源制御装置１０には、その起動時にキャパシタ５２（図１を参照）を充電して電源電圧Ｖｃｃを立ち上げるための起動回路が必要となる。そこで、以下では、電源制御装置１０の起動回路に着目して詳細な説明を行う。

【0042】

＜起動回路（比較例）＞
まず、起動回路の新規な実施形態の説明に先立ち、これと対比される比較例について簡単に説明しておく。

【0043】

図３は、起動回路の比較例を示す図である。本比較例の起動回路１３は、デプレッション型の高耐圧ＮチャネルＪＦＥＴ［junction field effect transistor］１３ｘとスタータ１３ｙを含む。なお、先出の駆動スイッチ回路１１には、エンハンスメント型の高耐圧ＮチャネルＭＯＳＦＥＴ［metal oxide semiconductor FET］１１ｘが用いられている。

【0044】

ＪＦＥＴ１３ｘのドレインは、外部端子Ｔ１に接続されている。ＪＦＥＴ１３ｘのソースは、スタータ１３ｙを介して外部端子Ｔ４に接続されている。ＪＦＥＴ１３ｘのゲートは、一次回路系１ｐの接地端ＧＮＤ１に接続されている。

【0045】

スタータ１３ｙは、電源制御装置１０の起動時（＝ＭＯＳＦＥＴ１１ｘのオン／オフ制御を開始する前）において、ＪＦＥＴ１３ｘのソースと外部端子Ｔ４との間を導通する。従って、外部端子Ｔ１から起動回路１３を介して外部端子Ｔ４に流れる充電電流Ｉｃｈｇを用いてキャパシタ５２が充電されることにより、電源電圧Ｖｃｃが立ち上げられる。

【0046】

一方、スタータ１３ｙは、電源制御装置１０の起動後において、ＪＦＥＴ１３ｘのソースと外部端子Ｔ４との間を遮断する。従って、キャパシタ５２の充電主体が先出の補助巻線２３に切り替えられる。

【0047】

なお、ＪＦＥＴ１３ｘのソースと外部端子Ｔ４との間が遮断されると、ＪＦＥＴ１３ｘのソース電圧が上昇する。ただし、ＪＦＥＴ１３ｘは、ゲート・ソース間電圧Ｖｇｓがオン閾値電圧（例えば－数十Ｖ）に達したときにオフする。従って、ゲートが接地端ＧＮＤに接続されたＪＦＥＴ１３ｘのソース電圧は、＋数十Ｖ程度で釣り合うことになる。また、オフ状態となっているＪＦＥＴ１３ｘには、微小なオフリーク電流（数μＡ）しか流れない。その結果、起動回路１３の消費電力は数ｍＷ程度で済む。

【0048】

このように、本比較例の起動回路１３であれば、例えば、直流入力電圧Ｖｉの抵抗分圧回路を用いて電源電圧Ｖｃｃを立ち上げていた従来構成と比べて、消費電力を大幅に抑えることができる（例えば数百ｍＷ→数ｍＷ）。

【0049】

ただし、本比較例の起動回路１３では、駆動スイッチ回路１１を形成する高耐圧のＭＯＳＦＥＴ１１ｘとは別に、高耐圧のＪＦＥＴ１３ｘが必要となるので、チップ数が増大する。また、仮に、制御回路１２と起動回路１３を１チップ化した場合には、当該チップを高耐圧プロセス等で構成しなければならず、チップ面積が大きくなる上、高周波化にも不向きとなる。以下、このような問題を解消することのできる新規な実施形態を提案する。

【0050】

＜起動回路（第１実施形態）＞
図４は、起動回路の第１実施形態を示す図である。本実施形態の起動回路１３を導入するための前提として、トランス２０を駆動する駆動スイッチ回路１１は、デプレッション型のＧａＮ－ＦＥＴ１１ａ（＝第１トランジスタに相当）と、エンハンスメント型のＮチャネルＭＯＳＦＥＴ１１ｂ（＝第２トランジスタに相当）をカスコード接続して成る。

【0051】

接続関係について詳細に述べる。ＧａＮ－ＦＥＴ１１ａのドレインは、外部端子Ｔ１に接続されている。ＧａＮ－ＦＥＴ１１ａのソースとＭＯＳＦＥＴ１１ｂのドレインは、互いに接続されている。ＧａＮ－ＦＥＴ１１ａのゲートとＭＯＳＦＥＴ１１ｂのソースは、いずれも外部端子Ｔ２（＝センス電圧Ｖｃｓが印加される端子）に接続されている。ＭＯＳＦＥＴ１１ｂのゲートは、制御回路１２の出力端（＝ゲート信号ＳＧの印加端）に接続されている。なお、ＧａＮ－ＦＥＴ１１ａのドレイン・ソース間には、動作の安定性や素子の安全性を高めるために、ダイオードを接続してもよい。また、図５で示すように、Ｇａｎ－ＦＥＴ１１ａとＭＯＳＦＥＴ１１ｂとのカスコード接続に際して、ＧａＮ－ＦＥＴ１１ａのゲートを接地端に接続してもよい。

【0052】

ＧａＮ－ＦＥＴ１１ａは、デプレッション型（ノーマリーオン型）のデバイスであり、単体では負のゲート・ソース間電圧Ｖｇｓを印加しなければオフにならない。そこで、エンハンスメント型（ノーマリーオフ型）のＭＯＳＦＥＴ１１ｂをカスコード接続することにより、駆動スイッチ回路１１全体としてノーマリーオフ動作を実現している。

【0053】

すなわち、制御回路１２は、電源電圧Ｖｃｃの供給を受けて動作し、ゲート信号ＳＧを用いてＭＯＳＦＥＴ１１ｂを制御することにより、駆動スイッチ回路１１全体のオン／オフ制御を行う。

【0054】

例えば、ゲート信号ＳＧがハイレベル（＝Ｖｃｃ）であるときには、ＭＯＳＦＥＴ１１ｂがオンしてＧａＮ－ＦＥＴ１１ａのゲート・ソース間電圧Ｖｇｓが０Ｖとなるので、ＧａＮ－ＦＥＴ１１ａがオンする。一方、ゲート信号ＳＧがローレベル（＝ＧＮＤ１）であるときには、ＭＯＳＦＥＴ１１ｂがオフしてＧａＮ－ＦＥＴ１１ａのゲート・ソース間電圧Ｖｇｓが負となるので、ＧａＮ－ＦＥＴ１１ａがオフする。

【0055】

このように、駆動スイッチ回路１１全体としてみれば、ゲート信号ＳＧがハイレベルであるときにオンとなり、ゲート信号ＳＧがローレベルであるときにオフとなる。

【0056】

ところで、ＭＯＳＦＥＴ１１ｂがオフしているとき、ＧａＮ－ＦＥＴ１１ａのソース電圧Ｖｓは、オフリーク電流（例えば数μＡ）とオン閾値電圧（例えば－数十Ｖ）に応じた電圧値（例えば約数十Ｖ）でバランスする。

【0057】

そこで、起動回路１３は、上記の特性を利用して、電源制御装置１０の起動時（ないしは動作中）にＧａＮ－ＦＥＴ１１ａのソース電圧Ｖｓを用いて制御回路１２の電源電圧Ｖｃｃを充電するように構成されている。

【0058】

より具体的に述べると、本実施形態の起動回路１３は、スイッチ回路１３ａと比較回路１３ｂを含む。

【0059】

スイッチ回路１３ａは、比較回路１３ｂから入力される比較信号ＳＣに基づいて、ＧａＮ－ＦＥＴ１１ａのソース（＝ソース電圧Ｖｓの印加端）と外部端子Ｔ４（＝電源電圧Ｖｃｃの印加端）との間を導通／遮断する。例えば、スイッチ回路１３ａは、比較信号ＳＣがローレベルであるときにオンして、比較信号ＳＣがハイレベルであるときにオフする。

【0060】

比較回路１３ｂは、外部端子Ｔ４から非反転入力端（＋）に入力される電源電圧Ｖｃｃと、反転入力端（－）に入力される所定の閾値電圧Ｖｔｈとを比較して、スイッチ回路１３ａを制御するための比較信号ＳＣを生成する。比較信号ＳＣは、Ｖｃｃ＜Ｖｔｈであるときにローレベルとなり、Ｖｃｃ＞Ｖｔｈであるときにハイレベルとなる。

【0061】

本実施形態の起動回路１３は、電源電圧Ｖｃｃが閾値電圧Ｖｔｈよりも低いときに、スイッチ回路１３ａをオンすることにより、ＧａＮ－ＦＥＴ１１ａのソースと外部端子Ｔ４との間を導通する。従って、例えば、電源制御装置１０の起動時において、電源電圧Ｖｃｃが閾値電圧Ｖｔｈを下回っているときには、外部端子Ｔ１から起動回路１３を介して外部端子Ｔ４に流れる充電電流Ｉｃｈｇを用いてキャパシタ５２が充電されることにより、電源電圧Ｖｃｃが立ち上げられる。

【0062】

なお、電源制御装置１０の起動直後は、ＧａＮ－ＦＥＴ１１ａのゲート・ソース間電圧Ｖｇｓがほぼ０Ｖなので、ＧａＮ－ＦＥＴ１１ａは、十分に大きい充電電流Ｉｃｈｇ（例えば数ｍＡ）を流すことができる。従って、キャパシタＣ１を急速に充電して、電源電圧Ｖｃｃを速やかに立ち上げることが可能となる。

【0063】

一方、起動回路１３は、電源電圧Ｖｃｃが閾値電圧Ｖｔｈよりも高くなったときに、スイッチ回路１３ａをオフすることにより、ＧａＮ－ＦＥＴ１１ａのソースと外部端子Ｔ４との間を遮断する。従って、電源電圧Ｖｃｃが十分に立ち上がった後には、キャパシタ５２の充電主体が先出の補助巻線２３に切り替えられる。

【0064】

このように、本実施形態の起動回路１３であれば、駆動スイッチ回路１１のＧａＮ－ＦＥＴ１１ａを起動回路１３の一部として機能させることにより、先出の比較例（図３）における高耐圧のＪＦＥＴ１３ｘが不要となるので、チップ数を削減することができる。

【0065】

また、電源制御装置１０の起動後においても、補助巻線２３による電源電圧Ｖｃｃの維持に支障が生じて電源電圧Ｖｃｃが閾値電圧Ｖｔｈを下回ったときには、スイッチ回路１３ａがオンする。このとき、ＧａＮ－ＦＥＴ１１ａのソース電圧Ｖｓは、周期的に到来するＭＯＳＦＥＴ１１ｂのオフ期間毎に上昇していき、最終的には数十Ｖまで上昇する。従って、ＧａＮ－ＦＥＴ１１ａのオフリーク電流（ＧａＮ－ＦＥＴ１１ａのゲート・ソース間電圧Ｖｇｓに左右されるが、例えば数ｍＡ以上）を用いてキャパシタ５２を充電することができるので、電源電圧Ｖｃｃの低下を抑制することが可能となる。なお、ＧａＮ－ＦＥＴ１１ａのオフリーク電流は、最終的に数μＡ（最小値）まで減少する。

【0066】

なお、上記した起動回路１３の動作原理を鑑みれば、ＧａＮ－ＦＥＴ１１ａに代えて、ＧａＮデバイス以外のデプレッション型トランジスタを用いることも可能である。

【0067】

＜起動回路（第２実施形態）＞
図６は、起動回路の第２実施形態を示す図である。本実施形態の起動回路１３は、先出の第１実施形態（図４）を基本としつつ、ダイオード１３ｃと抵抗１３ｄ（＝第１抵抗に相当）をさらに含む。

【0068】

また、本図では、スイッチ回路１３ａの構成要素として、エンハンスメント型のＮチャネルＭＯＳＦＥＴａ１及びａ２（＝第３トランジスタ及び第４トランジスタに相当）と、抵抗ａ３（＝第２抵抗に相当）と、が具体的に描写されている。

【0069】

抵抗１３ｄの第１端は、ＧａＮ－ＦＥＴ１１ａのソース（＝ソース電圧Ｖｓの印加端）に接続されている。抵抗１３ｄの第２端は、ダイオード１３ｃのアノードに接続されている。ダイオード１３ｃのカソードと抵抗ａ３の第１端は、いずれもＭＯＳＦＥＴａ１のドレインに接続されている。ＭＯＳＦＥＴａ１のソースは、外部端子Ｔ４（＝電源電圧Ｖｃｃの印加端）に接続されている。ＭＯＳＦＥＴａ１のゲートと抵抗ａ３の第２端は、いずれもＭＯＳＦＥＴａ２のドレインに接続されている。ＭＯＳＦＥＴａ２のソースは、一次回路系１ｐの接地端ＧＮＤ１に接続されている。ＭＯＳＦＥＴａ２のゲートは、比較回路１３ｂの出力端（＝比較信号ＳＣの印加端）に接続されている。

【0070】

Ｖｃｃ＜Ｖｔｈであるときには、ＳＣ＝Ｌとなるので、ＭＯＳＦＥＴａ２がオフする。その結果、ＭＯＳＦＥＴａ１のゲートが抵抗ａ３（数ＭΩ）を介してプルアップされるので、ＭＯＳＦＥＴａ１がオンする。この状態はスイッチ回路１３ａのオン状態に相当し、ＧａＮ－ＦＥＴ１１ａのソースと外部端子Ｔ４との間が導通される。従って、外部端子Ｔ１から起動回路１３を介して外部端子Ｔ４に流れる充電電流Ｉｃｈｇを用いてキャパシタ５２が充電されることにより、電源電圧Ｖｃｃが立ち上げられる。

【0071】

一方、Ｖｃｃ＞Ｖｔｈであるときには、ＳＣ＝Ｈとなるので、ＭＯＳＦＥＴａ２がオンする。その結果、ＭＯＳＦＥＴａ１のゲートが接地端ＧＮＤ１にショートされるので、ＭＯＳＦＥＴａ１がオフする。この状態はスイッチ回路１３ａのオフ状態に相当し、ＧａＮ－ＦＥＴ１１ａのソースと外部端子Ｔ４との間が遮断される。従って、キャパシタ５２の充電主体が先出の補助巻線２３に切り替えられる。

【0072】

なお、スイッチ回路１３ａのオフ遷移後、ＧａＮ－ＦＥＴ１１ａのソース電圧Ｖｓは、ＭＯＳＦＥＴ１１ｂのスイッチング駆動（例えばｆｓｗ＝５００ｋＨｚ）に伴い、所定の波高値を持つパルス波形（例えば０Ｖ－２０Ｖ）となる。

【0073】

そのため、ＧａＮ－ＦＥＴ１１ａのソースとＭＯＳＦＥＴａ１のドレインを直接的に接続すると、ＭＯＳＦＥＴａ１のドレインに付随する寄生キャパシタの充放電により、不必要なスイッチング損失が生じ得る。

【0074】

そこで、本実施形態の起動回路１３では、ＧａＮ－ＦＥＴ１１ａのソースとＭＯＳＦＥＴａ１のドレインとの間に、図示の向きでダイオード１３ｃが挿入されている。従って、ＭＯＳＦＥＴ１１ｂのオン時にダイオード１３ｃが逆バイアスとなり、ＭＯＳＦＥＴ１３ａのドレイン電圧がほぼ一定値（例えば２０Ｖ）に維持されるので、上記のスイッチング損失を抑制することが可能となる。

【0075】

また、本実施形態の起動回路１３では、ＧａＮ－ＦＥＴ１１ａのソースとＭＯＳＦＥＴａ１のドレインとの間に、抵抗１３ｄが挿入されている。従って、起動回路１３のオフ電流Ｉｏｆｆ（＝外部端子Ｔ１から、ＧａＮ－ＦＥＴ１１ａ、抵抗１３ｄ、ダイオード１３ｃ、抵抗ａ３及びＭＯＳＦＥＴａ２を介して、接地端ＧＮＤ１に流れる電流）を低減することが可能となる。なお、抵抗１３ｄの抵抗値については、オフ電流Ｉｏｆｆの低減と充電電流Ｉｃｈｇの確保それぞれのバランスを鑑みて適宜設定することが望ましい。

【0076】

＜起動回路（第３実施形態）＞
図７は、起動回路の第３実施形態を示す図である。本実施形態の起動回路１３は、先出の第２実施形態（図６）を基本としつつ、スイッチ回路１３ａの構成要素として、エンハンスメント型のＰチャネルＭＯＳＦＥＴａ４（＝第５トランジスタに相当）と、ツェナダイオードａ５をさらに含む。

【0077】

接続関係の変更点について述べる。ＭＯＳＦＥＴａ４のソースは、抵抗ａ３の第２端に接続されている。ＭＯＳＦＥＴａ４のゲート及びドレインは、いずれもＭＯＳＦＥＴａ１のゲートに接続されている。このように、ＭＯＳＦＥＴａ４は、ＭＯＳＦＥＴａ１のゲート・ドレイン間でダイオード接続されている。

【0078】

ツェナダイオードａ５のカソードは、ＭＯＳＦＥＴａ１のゲートに接続されている。ツェナダイオードａ５のアノードは、ＭＯＳＦＥＴａ２のドレインに接続されている。このように、ツェナダイオードａ５は、ＭＯＳＦＥＴａ１のゲートと接地端ＧＮＤ１との間に接続されている。

【0079】

本実施形態の起動回路１３であれば、スイッチ回路１３ａのオフ時において、抵抗ａ３の第２端に印加される電圧を引き上げる（延いては抵抗ａ３の両端間電圧を引き下げる）ことができるので、先出のオフ電流Ｉｏｆｆをさらに低減することが可能となる。

【0080】

＜ＧａＮデバイス＞
図８は、ＧａＮデバイスの構造を模式的に示す図である。本図のＧａＮデバイス１００は、先出のＧａＮ－ＦＥＴ１１ａとして用いられるデバイスであり、下から順に、Ｓｉ基板１０１、バッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４、及び、絶縁層１０５を積層して成る。また、絶縁層１０５の表面には、ソース１０６、ドレイン１０７及びゲート１０８が露出されている。

【0081】

なお、高耐圧Ｓｉデバイスでは、ソース及びゲートが表面側に設けられてドレインが裏面側に設けられた構造（いわゆる縦型構造）を採用することが多い。一方、ＧａＮデバイス１００では、ソース１０６、ドレイン１０７及びゲート１０８がいずれも同一面に設けられた構造（いわゆる横型構造）が採用されている。このような横型構造を採用する理由は、ヘテロ構造を形成するＧａＮ層１０３及びＡｌＧａＮ層１０４相互間の界面に存在する２ＤＥＧ層１０９（２次元電子ガス層）を電流経路として使用するためである。

【0082】

２ＤＥＧ層１０９は、高い電子移動度（１５００ｃｍ^２／Ｖｓ近傍）を持つので、非常に早いスイッチング動作が可能になる。ただし、背反として、電流経路が常に存在するので、ＧａＮデバイス１００は、ゲート・ソース間電圧Ｖｇｓが０Ｖでもドレイン電流Ｉｄが流れるデプレッション型（ノーマリーオン型）のデバイスとなる。

【0083】

＜パッケージング＞
図９は、電源制御装置１０のパッケージング例を示す図である。第１～第３実施形態いずれかの起動回路１３を採用した電源制御装置１０は、ＧａＮチップ２０１（＝第１チップに相当）と、コントローラチップ２０２（＝第２チップに相当）を単一のパッケージ２００に封止して成るとよい。

【0084】

ＧａＮチップ２０１には、ＧａＮ－ＦＥＴ１１ａが集積化されている。一方、コントローラチップ２０２には、ＭＯＳＦＥＴ１１ｂ、制御回路１２、及び、起動回路１３が集積化されている。

【0085】

このように、高耐圧（例えば６００Ｖ耐圧）が求められるＧａＮチップ２０１は、コントローラチップ２０２から分離独立した別チップとされている。従って、コントローラチップ２０２は、低耐圧Ｓｉプロセス（例えば３０Ｖ耐圧）で形成することができるので、チップ面積を縮小することができる上、高周波化も容易となる。なお、ＭＯＳＦＥＴ１１ｂについては、必要に応じて別チップとしてもよい。

【0086】

＜その他の変形＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

【0087】

例えば、上記実施形態では、フライバック方式の絶縁型スイッチング電源を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、例えば、フォワード方式の絶縁型スイッチング電源にも本発明を適用することが可能である。

【0088】

また、上記実施形態では、電源制御装置によるスイッチング駆動方式として、ＰＷＭ駆動方式を例示して説明を行ったが、例えば、ＰＦＭ駆動方式（オン時間固定方式、オフ時間固定方式、または、ウィンドウコンパレータ方式など）など、他のスイッチング駆動方式を採用することも任意である。

【0089】

このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0090】

１ 絶縁型スイッチング電源
１ｐ 一次回路系（ＧＮＤ１系）
１ｓ 二次回路系（ＧＮＤ２系）
１０ 電源制御装置
１１ 駆動スイッチ回路
１１ａ ＧａＮ－ＦＥＴ（第１トランジスタ）
１１ｂ ＭＯＳＦＥＴ（第２トランジスタ）
１２ 制御回路
１２ａ 電流／電圧変換回路
１２ｂ クロック信号生成回路
１２ｃ スロープ電圧生成回路
１２ｄ ＰＷＭコンパレータ
１２ｅ 論理回路（ＲＳフリップフロップ）
１２ｆ ゲート駆動回路
１３ 起動回路
１３ａ スイッチ回路
１３ｂ 比較回路
１３ｃ ダイオード
１３ｄ 抵抗（第１抵抗）
２０ トランス
２１ 一次巻線
２２ 二次巻線
２３ 補助巻線
３０ センス抵抗
４０ ＡＣ／ＤＣ変換部
４１ フィルタ
４２ ダイオードブリッジ
４３ キャパシタ
５０ 電源電圧生成部
５１ ダイオード
５２ キャパシタ
６０ 出力電圧生成部
６１ ダイオード
６２ キャパシタ
７０ 出力帰還部
８０ フォトカプラ
８１ 発光ダイオード
８２ フォトトランジスタ
１００ ＧａＮデバイス
１０１ Ｓｉ基板
１０２ バッファ層
１０３ ＧａＮ層
１０４ ＡｌＧａＮ層
１０５ 絶縁層
１０６ ソース
１０７ ドレイン
１０８ ゲート
１０９ ２ＤＥＧ層
２００ パッケージ
２０１ ＧａＮチップ（第１チップ）
２０２ コントローラチップ（第２チップ）
ａ１ ＭＯＳＦＥＴ（第３トランジスタ）
ａ２ ＭＯＳＦＥＴ（第４トランジスタ）
ａ３ 抵抗（第２抵抗）
ａ４ ＭＯＳＦＥＴ（第５トランジスタ）
ａ５ ツェナダイオード
ＰＷ 交流電源
Ｔ１～Ｔ４ 外部端子
Ｚ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】