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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-26
(45)【発行日】2024-07-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03M 1/46 20060101AFI20240627BHJP
H03M 1/68 20060101ALI20240627BHJP
H03M 1/08 20060101ALI20240627BHJP
H03M 1/74 20060101ALN20240627BHJP
【ＦＩ】
H03M1/46
H03M1/68
H03M1/08 A
H03M1/74
【請求項の数】
3
(21)【出願番号】P 2020194037
(22)【出願日】2020-11-24
(65)【公開番号】P2022082884
(43)【公開日】2022-06-03
【審査請求日】2023-04-27
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】江幡 友彦
【審査官】及川 尚人
(56)【参考文献】
【文献】特開２０１２－１８２６２１（ＪＰ，Ａ）
【文献】特開２０１７－０６０１５９（ＪＰ，Ａ）
【文献】特開２０１３－１５０１１７（ＪＰ，Ａ）
【文献】米国特許出願公開第２００５／０００１７４７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０３１７６８３（ＵＳ，Ａ１）
【文献】Jiaxin Liu, et al.，Error-Feedback Mismatch Error Shaping for High-Resolution Data Converters，IEEE Transactions on Circuits and Systems I: Regular Papers，米国，IEEE，2018年11月28日，Volume: 66 , Issue: 4，p.1342-1354
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ １／００－１／８８
(57)【特許請求の範囲】
【請求項1】
アナログ入力信号と参照電圧との逐次比較による前記アナログ入力信号のデジタル変換を行う半導体装置であって、所定のコードに基づき前記参照電圧の高電圧領域を生成する上位ＤＡＣと、
前記コードに基づき前記参照電圧の低電圧領域を生成する下位ＤＡＣと、
前記下位ＤＡＣと同様の構成を有し、前記参照電圧の前記低電圧領域の調整を行うインジェクションＤＡＣと、
を備え、
前記アナログ入力信号のサンプリングを行うサンプリングフェーズでは、
前記上位ＤＡＣには、初期コードの上位ビットが供給され、
前記下位ＤＡＣには、１つ前の前回の出力データの下位ビットが供給され、
前記インジェクションＤＡＣには、２つ前の出力データを反転した反転データの下位ビットが供給され、
前記サンプリングフェーズでサンプリングされた前記アナログ入力信号と、前記参照電圧との比較を行う比較フェーズの終了時、
前記上位ＤＡＣには、現在の出力データの上位ビットが供給され、
前記下位ＤＡＣには、現在の前記出力データの下位ビットが供給され、
前記インジェクションＤＡＣには、１つ前の前記出力データを反転した反転データの下位ビットが供給される、
半導体装置。
【請求項2】
請求項１に記載の半導体装置において、前記比較フェーズの開始時、
前記上位ＤＡＣには、前記初期コードの前記上位ビットが供給され、
前記下位ＤＡＣには、前記初期コードの下位ビットが供給され、
前記インジェクションＤＡＣには、１つ前の出力データを反転した反転データの下位ビットが供給される、
半導体装置。
【請求項3】
請求項２に記載の半導体装置において、前記比較フェーズにおける上位ビットの比較終了時、
前記上位ＤＡＣには、現在の出力データの上位ビットが供給され、
前記下位ＤＡＣには、前記初期コードの下位ビットが供給され、
前記インジェクションＤＡＣには、１つ前の前記出力データを反転した反転データの下位ビットが供給される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、エラーシェーピング機構を備えた半導体装置に関する。
【背景技術】
【0002】
例えば、非特許文献１には、下位ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）のリファレンス誤差のミスマッチエラーシェーピング（ＭＥＳ）を、逐次比較(ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ)により行うＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が開示されている。具体的には、非特許文献１では、下位ＤＡＣのリファレンス誤差を、１次のエラーシューピングで排除している。
【0003】
非特許文献２には、下位ＤＡＣのリファレンス誤差を２次のエラーシューピングで排除する技術が開示されている。
【0004】
非特許文献３には、入力レンジ拡大のため上位ＤＡＣに２Ｖのリファレンス電圧を印加し、下位ＤＡＣに１．２Ｖのリファレンス電圧を印加する構成が開示されている。リファレンス電圧の誤差は、エラーシェーピング機構によって排除される。
【先行技術文献】
【非特許文献】
【0005】
【文献】Y.-S. Shu, “An oversampling SAR ADC with DAC mismatch error shaping achieving 105 dB SFDR and 101 dB SNDR over 1 kHz BW in 55 nm CMOS,”
【文献】J. Liu, “Second-order DAC MES for SAR ADCs,”
【文献】W.-H Huang, “An Amplifier-Less Calibration-Free SAR ADC Achieving>100dB SNDR for Multi-Channel ECG Acquisition with 667mVpp Linear Input Range”
【発明の概要】
【発明が解決しようとする課題】
【0006】
高電圧の入力に対応させるため、例えば上位ＤＡＣには高電圧のリファレンスが供給されるため、高耐圧のトランジスタが用いられる。しかしながら、高耐圧のトランジスタは低耐圧のトランジスタよりも応答速度が遅いため、変換速度の低下、ひいては変換精度が低下する。
【0007】
本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、動作電圧が異なる複数のＤＡＣを用いた場合の変換精度を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な半導体装置は、アナログ入力信号と参照電圧との逐次比較によるアナログ入力信号のデジタル変換を行う。半導体装置は、所定のコードに基づき参照電圧の高電圧領域を生成する上位ＤＡＣと、コードに基づき参照電圧の低電圧領域を生成する下位ＤＡＣと、下位ＤＡＣと同様の構成を有し、参照電圧の低電圧領域の調整を行うインジェクションＤＡＣと、を備える。
【発明の効果】
【0009】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、動作電圧が異なる複数のＤＡＣを用いた場合の変換精度を向上させることが可能となる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施の形態１に係る半導体装置の一例を示す構成図である。
【図2】本発明の実施の形態１に係るＡＤＣの動作を例示するフロー図である。
【図3】サンプリングフェーズにおける各ＤＡＣの設定状況を例示する図である。
【図4】比較フェーズの初期状態における各ＤＡＣの設定状況を例示する図である。
【図5】比較フェーズ終了時における各ＤＡＣの設定状況を例示する図である。
【図6】本発明の実施の形態２に係る半導体装置の一例を示す構成図である。
【図7】本発明の実施の形態２の比較フェーズにおける各ＤＡＣの出力電圧を比較して示す図である。
【図8】本発明の実施の形態２に係るＡＤＣを備えたシステム構成と伝達関数とを例示する図である。
【図9】本発明の実施の形態３に係る半導体装置の一例を示す構成図である。
【図10】本発明の実施の形態４に係るマルチチャネルＡＤＣシステムのベースとなるＡＤＣを説明する図である。
【図11】本発明の実施の形態４に係るマルチチャネルＡＤＣシステムの構成を例示する図である
【図12】本発明の実施の形態５に係るサンプリング方法を説明する図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するためのすべての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0012】
（実施の形態１）
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の一例を示す構成図である。アナログ－デジタル変換器（以下、「ＡＤＣ」とも表記する）１は、入力されたアナログ信号をデジタル変換し、デジタル変換後のデジタル信号（以下では、デジタルコードとも称する）を出力する半導体装置である。アナログ－デジタル変換器（半導体装置）１は、図１に示すように、上位ＤＡＣ（Digital to Analog Converter）１０、下位ＤＡＣ２０、インジェクションＤＡＣ３０、コンパレータ４０、逐次比較処理部５０、ＭＥＳレジスタ６１、６２、セレクタ７１、７２、レベルシフタ７５、サンプリング容量８０、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３等を備えている。なお、以下では、アナログ－デジタル変換器をＡＤＣと称する場合がある。
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の一例を示す構成図である。アナログ－デジタル変換器（以下、「ＡＤＣ」とも表記する）１は、入力されたアナログ信号をデジタル変換し、デジタル変換後のデジタル信号（以下では、デジタルコードとも称する）を出力する半導体装置である。アナログ－デジタル変換器（半導体装置）１は、図１に示すように、上位ＤＡＣ（Digital to Analog Converter）１０、下位ＤＡＣ２０、インジェクションＤＡＣ３０、コンパレータ４０、逐次比較処理部５０、ＭＥＳレジスタ６１、６２、セレクタ７１、７２、レベルシフタ７５、サンプリング容量８０、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３等を備えている。なお、以下では、アナログ－デジタル変換器をＡＤＣと称する場合がある。
【0013】
サンプリング容量８０は、ＡＤＣに入力されるアナログ入力信号を保持する回路である。サンプリングフェーズ時は、例えば、サンプリング信号ＳＭＰがアクティブ（例えばハイレベル）になると、スイッチ回路ＳＷ１、ＳＷ２がオンされ、スイッチ回路ＳＷ３がオフされて、サンプリング容量８０にアナログ入力信号が保持される。一方、比較フェーズ時は、例えば、サンプリング信号ＳＭＰが非アクティブ（例えばローレベル）になると、スイッチ回路ＳＷ３がオンされ、スイッチ回路ＳＷ１、ＳＷ２がオフされて、サンプリング容量８０に保持されたアナログ入力信号がコンパレータ４０へ供給される。
【0014】
上位ＤＡＣ１０、下位ＤＡＣ２０、インジェクションＤＡＣ３０は、逐次比較処理部５０やＭＥＳレジスタ６１、６２から入力されるデジタルコードに基づきアナログ信号を生成するデジタル－アナログ変換器である。具体的には、上位ＤＡＣ１０、下位ＤＡＣ２０、インジェクションＤＡＣ３０は、ＡＣＤ１に入力されるアナログ入力信号との比較を行うための参照電圧を生成する。
【0015】
上位ＤＡＣ１０は、デジタルコードの上位ビットの情報に基づき電圧を生成する。下位ＤＡＣ２０およびインジェクションＤＡＣ３０は、デジタルコードの下位ビットの情報に基づき電圧を生成する。インジェクションＤＡＣ３０は、下位ＤＡＣ２０と同様の構成を備えている。インジェクションＤＡＣ３０は、下位ＤＡＣ２０と協働して、参照電圧の電圧値をより詳細に調整することが可能である。上位ＤＡＣ１０は、高電圧（例えば３Ｖ）のリファレンスで動作する。下位ＤＡＣ２０、およびインジェクションＤＡＣ３０は、定電圧（例えば１Ｖ）で動作する。
【0016】
コンパレータ４０は、アナログ入力信号と参照電圧との比較を行う回路である。コンパレータ４０は、高電圧（例えば３Ｖ）で動作する回路である。コンパレータ４０は、例えば、サンプリングサイクルＴｃｙごとにアナログ入力信号と参照電圧との比較を行い、比較結果を逐次比較処理部５０へ出力する。
【0017】
図１に示すように、逐次比較処理部５０は、コンパレータ４０から出力される比較結果に基づいて逐次比較処理を行うことで、アナログ入力信号のデジタル変換を行い、出力信号であるデジタルコードを生成する。逐次比較処理部５０は、生成したデジタルコードを、例えば上位ＤＡＣ１０、下位ＤＡＣ２０、図示しない後段の回路等へ出力する。また、逐次比較処理部５０は、生成したデジタルコードをＭＥＳレジスタ６１、６２に保持させる。
【0018】
ＭＥＳレジスタ６１、６２は、逐次比較処理部５０で生成されたデジタルコードを保持する記憶装置である。ＭＥＳレジスタ６１、６２は、１つ前のサンプリングサイクルＴｃｙにおいて生成されたデジタルコードと、２つ前のサンプリングサイクルＴｃｙにおいて生成されたデジタルコードとをそれぞれ保持する。ここでは、ＭＥＳレジスタ６１が、１つ前のサンプリングサイクルＴｃｙにおいて生成されたデジタルコードを保持し、ＭＥＳレジスタ６２が、２つ前のサンプリングサイクルＴｃｙにおいて生成されたデジタルコードを保持するものとする。
【0019】
したがって、今回（現在）のサンプリングサイクルＴｃｙのデジタルコードが生成されると、ＭＥＳレジスタ６２に保持されていた２つ前のサンプリングサイクルＴｃｙのデジタルコードが消去され、今回のサンプリングサイクルＴｃｙのデジタルコードが保持される。その際、ＭＥＳレジスタ６１に保持されていた１つ前のサンプリングサイクルＴｃｙのデジタルコードは、ＭＥＳレジスタ６２に移動し、今回生成されたデジタルコードがＭＥＳレジスタ６１に保持される。なお、ＭＥＳレジスタ６１、６２は、対応するデジタルコードの下位ビットのみを保持してもよい。なお、ＭＥＳレジスタ６２は、対応するデジタルコードを反転させた反転コード、あるいは下位ビットの反転コードを保持してもよい。
【0020】
セレクタ７１は、サンプリング信号ＳＭＰに基づき、下位ＤＡＣ２０へ供給するデジタルコードを切り換える回路である。セレクタ７１の入力側は、逐次比較処理部５０およびＭＥＳレジスタ６１と接続されている。セレクタ７１の出力側は、下位ＤＡＣ２０と接続されている。
【0021】
セレクタ７２は、サンプリング信号ＳＭＰに基づき、インジェクションＤＡＣ３０へ供給するデジタルコードを切り換える回路である。セレクタ７２の入力側は、ＭＥＳレジスタ６１、６２と接続されている。セレクタ７２の出力側は、インジェクションＤＡＣ３０と接続されている。
【0022】
レベルシフタ７５は、上位ＤＡＣ１０へ供給されるデジタルコードの電圧を高電圧に変換し、高電圧のデジタルコードを供給する回路である。レベルシフタ７５の入力側は、逐次比較処理部５０と接続されている。レベルシフタ７５の出力側は、上位ＤＡＣ１０と接続されている。
【0023】
【0024】
まず、ステップＳ１０は、入力データのサンプリングが行われるサンプリングフェーズである。図３は、サンプリングフェーズにおける各ＤＡＣの設定状況を例示する図である。図３に示すように、サンプリングフェーズＰＨｓでは、サンプリング信号ＳＭＰがアクティブになる。このとき、上位ＤＡＣ１０には、逐次比較処理部５０から出力される所定のイニシャルコードの上位ビット（ＩＮＩＴＩＡＬ ＣＯＤＥＳ１）がセットされる。
【0025】
セレクタ７１は、ＭＥＳレジスタ６１を選択する。これにより、下位ＤＡＣ２０には、ＭＥＳレジスタ６１から供給される１つ前のデジタルコードの下位ビット（Ｄｏｕｔ２・Ｚ－１）がセットされる。セレクタ７２は、ＭＥＳレジスタ６２を選択する。これにより、インジェクションＤＡＣ３０には、２つ前のデジタルコードの下位ビットの反転コード（－Ｄｏｕｔ２・Ｚ－２）がセットされる。
【0026】
そして、サンプリングフェーズＰＨｓでは、スイッチ回路ＳＷ１、ＳＷ２がオンされて、サンプリング容量８０にアナログ入力信号が供給され、サンプリング容量８０が充電される。すなわち、サンプリング容量８０の充電は、各ＤＡＣにデジタルコードがセットされた状態で行われる。
【0027】
サンプリング信号ＳＭＰが非アクティブになると、サンプリングフェーズＰＨｓが終了する。
【0028】
ステップＳ２０－Ｓ４０は、各ＤＡＣにより生成される参照電圧と、アナログ入力信号とを比較する比較フェーズＰＨｃである。
【0029】
ステップＳ２０は、比較フェーズの初期状態である。図４は、比較フェーズの初期状態における各ＤＡＣの設定状況を例示する図である。図４に示すように、比較フェーズＰＨｃでは、サンプリング信号ＳＭＰが非アクティブになり、クロックＣＬＫ１がコンパレータ４０へ供給される。
【0030】
このとき、上位ＤＡＣ１０には、ステップＳ１０において所定のイニシャルコードの上位ビット（ＩＮＩＴＩＡＬ ＣＯＤＥＳ１）がセットされた状態がそのまま継続される。
【0031】
セレクタ７１は、逐次比較処理部５０を選択する。これにより、下位ビット２０には、逐次比較処理部５０から供給される所定のイニシャルコードの下位ビット（ＩＮＩＴＩＡＬ ＣＯＤＥＳ２）がセットされる。セレクタ７２は、ＭＥＳレジスタ６１を選択する。これにより、インジェクションＤＡＣ３０には、１つ前のデジタルコードの下位ビットの反転コード（－Ｄｏｕｔ２・Ｚ－１）がセットされる。各ＤＡＣから出力されるアナログ信号により参照電圧が生成され、コンパレータ４０へ供給される。
【0032】
また、比較フェーズＰＨｃでは、スイッチ回路ＳＷ１、ＳＷ２がオフされ、スイッチ回路ＳＷ３がオンされる。これにより、スイッチ回路ＳＷ２を介して、サンプリング容量８０に保持されたアナログ入力信号がコンパレータ４０へ供給される。
【0033】
ステップＳ３０は、比較フェーズＰＨｃの前半であり、上位ＤＡＣ１０の各ビットにデジタルコードが設定される。
【0034】
コンパレータ４０による比較処理が開始されると、逐次比較処理部５０は、コンパレータ４０の比較結果に基づき、アナログ入力信号のデジタル変換を行い、最上位ビットからデジタルコード（出力データ）を順次生成する。デジタルコードの生成は、例えば、アナログ入力信号をデジタル変換する際に生じる誤差（量子化誤差）を検出し、検出した量子化誤差をＡ／Ｄ変換することで実行される。
【0035】
逐次比較処理部５０は、逐次比較が完了するごとに、上位側から１ビット分ずつ、生成したデジタルコードを出力する。ステップＳ３０では、上位ＤＡＣ１０の各ビットにデジタルコードが供給されるまで実行される。図２では、上位ＤＡＣ１０のすべてのビットにデジタルコードが供給された状態が示されている。すなわち、ステップＳ３０終了時、上位ＤＡＣ１０は、図２に示すように、デジタルデータの上位ビットがセットされた状態となる（ＤＯＵＴ１）。
【0036】
また、ステップＳ３０では、下位ＤＡＣ２０は、図２に示すように、デジタルデータはまだ供給されない。このため、ステップＳ３０終了時、下位ＤＡＣ２０は、所定のイニシャルコードの下位ビット（ＩＮＩＴＩＡＬ ＣＯＤＥＳ２）がセットされた状態が維持される。また、ステップＳ３０終了時、インジェクションＤＡＣ３０は、図２に示すように、１つ前のデジタルコードの下位ビットの反転コード（－Ｄｏｕｔ２・Ｚ－１）がセットされた状態が維持される。
【0037】
ステップＳ４０は、比較フェーズＰＨｃの後半であり、下位ＤＡＣ２０の各ビットにデジタルコードが設定される。逐次比較処理部５０は、比較結果に基づく逐次比較を引き続き行い、下位ＤＡＣ２０の各ビットに供給するデジタルコードを順次生成する。逐次比較処理部５０は、生成したデジタルコードを１ビット分ずつ順次出力し、下位ＤＡＣ２０へ供給する。
【0038】
上位ＤＡＣ１０および下位ＤＡＣ２０へのデジタルコードの設定が完了すると、比較フェーズＰＨｃが終了する。
【0039】
図５は、比較フェーズ終了時における各ＤＡＣの設定状況を例示する図である。ステップＳ４０終了時、上位ＤＡＣ１０は、図５に示すように、デジタルデータの上位ビットがセットされた状態（ＤＯＵＴ１）が維持される。また、ステップＳ４０終了時、下位ＤＡＣ２０は、図５に示すように、デジタルデータの下位ビットがセットされた状態（ＤＯＵＴ２）となる。また、ステップＳ４０終了時、インジェクションＤＡＣ３０は、図５に示すように、１つ前のデジタルコードの下位ビットの反転コード（－Ｄｏｕｔ２・Ｚ－１）がセットされた状態が維持される。
【0040】
このように、１サンプリングサイクルにおける処理が行われる。そして、ＡＤＣ１は、次のサンプリングサイクルＴｃｙにおいてもステップＳ１０～Ｓ４０を実行し、デジタル変換処理を継続して行う。
【0041】
＜本実施の形態による主な効果＞
本実施の形態によれば、インジェクションＤＡＣ３０に書き込まれるコードは、サンプリングフェーズＰＨｓでは２つ前のデジタルコードの反転コード、比較フェーズＰＨｃでは１つ前のデジタルコードの反転コードとしている。これにより、インジェクションＤＡＣの容量ミスマッチは、一次のエラーシェーピングで排除される。
本実施の形態によれば、インジェクションＤＡＣ３０に書き込まれるコードは、サンプリングフェーズＰＨｓでは２つ前のデジタルコードの反転コード、比較フェーズＰＨｃでは１つ前のデジタルコードの反転コードとしている。これにより、インジェクションＤＡＣの容量ミスマッチは、一次のエラーシェーピングで排除される。
【0042】
また、サンプリングフェーズＰＨｓでは、下位ＤＡＣ２０に１つ前のデジタルコードを書き込むことで、高電圧で動作する上位ＤＡＣ１０と、低電圧で動作する下位ＤＡＣ２０とのリファレンス誤差は、２次のエラーシェーピングにより排除される。
【0043】
また、下位ＤＡＣ２０の容量ミスマッチは、一次のエラーシェーピングで排除される。これらより、動作電圧が異なるＤＡＣを用いた場合の変換精度を向上させることが可能となる。
【0044】
また、本実施の形態によれば、下位ＤＡＣ２０と、インジェクションＤＡＣ３０とは、１回分ずれて、かつ反転させたデジタルコードが書き込まれる。この構成によれば、リファレンスのセトリング誤差を、１次のエラーシェーピングで排除することが可能となる。
【0045】
（実施の形態２）
次に、実施の形態２について説明する。前述した実施の形態１では、ＤＡＣの出力電圧のダイナミックレンジが大きいため、コンパレータ４０に低電圧デバイスを使用することができない。また、上位ＤＡＣ１０の比較時は、レベルシフタ７５によりデジタルコードを高電圧にレベルシフトさせる必要があるため、レベルシフタ７５の遅延時間が存在する。
次に、実施の形態２について説明する。前述した実施の形態１では、ＤＡＣの出力電圧のダイナミックレンジが大きいため、コンパレータ４０に低電圧デバイスを使用することができない。また、上位ＤＡＣ１０の比較時は、レベルシフタ７５によりデジタルコードを高電圧にレベルシフトさせる必要があるため、レベルシフタ７５の遅延時間が存在する。
【0046】
そこで、本実施の形態では、上位ＤＡＣ１０の比較をサブＤＡＣとコンパレータとで構成されるサブＡＤＣで実施し、サブＡＤＣの比較結果を上位ＤＡＣ１０のコードとして用いる。
【0047】
【0048】
＜メインＡＤＣ＞
メインＡＤＣ１０１は、図６に示すように、上位ＤＡＣ１０、下位ＤＡＣ２０、コンパレータ４０、逐次比較処理部５０、ＭＥＳ部１６０、セレクタ１７０、レベルシフタ７５、サンプリング容量８０、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３等を備えている。
メインＡＤＣ１０１は、図６に示すように、上位ＤＡＣ１０、下位ＤＡＣ２０、コンパレータ４０、逐次比較処理部５０、ＭＥＳ部１６０、セレクタ１７０、レベルシフタ７５、サンプリング容量８０、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３等を備えている。
【0049】
コンパレータ４０は、後述するクロックＣＬＫ１２に基づき、下位ＤＡＣ２０に対応する低電圧領域の比較のみを行い、比較結果を逐次比較処理部５０へ出力する。本実施の形態では、コンパレータ４０は、低電圧（例えば１Ｖ）で動作する。
【0050】
逐次比較処理部５０は、コンパレータ４０から出力される下位ＤＡＣ２０に対応する低電圧領域の比較結果に基づいて逐次比較処理を行うことで、アナログ入力信号のデジタル変換を行い、デジタルコードの下位ビットを生成する。逐次比較処理部５０で生成されたデジタルコードの下位ビットは、後述するサブＡＤＣ２０１で生成されるデジタルコードの上位ビットとともに出力される。また、デジタルコードの下位ビットは、ＭＥＳ部１６０に保存される。
【0051】
ＭＥＳ部１６０は、例えば図１に示すようなＭＥＳレジスタ等で構成される。ＭＥＳ部１６０は、例えば、前回（１つ前）のサンプリングサイクルＴｃｙで生成されたデジタルコード、今回のサンプリングサイクルＴｃｙで生成されたデジタルコード等を保持する。ＭＥＳ部１６０は、前回のサンプリングサイクルＴｃｙで生成されたデジタルコードを、セレクタ１７０および後述するサブ下位ＤＡＣ２２０へ出力する。
【0052】
セレクタ１７０は、サンプリング信号ＳＭＰに基づき、下位ＤＡＣ２０へ供給するデジタルコード（下位ビット）を切り換える回路である。セレクタ１７０の入力側は、逐次比較処理部５０およびＭＥＳ部１６０と接続されている。セレクタ１７０の出力側は、下位ＤＡＣ２０と接続されている。
【0053】
上位ＤＡＣ１０には、後述するサブＡＤＣ２０１から出力されるデジタルコードの上位ビットが、レベルシフタ７５で高電圧にレベルシフトされた後供給される。上位ＤＡＣ１０には、メインＤＡＣ（Ｍａｉｎ）とともに拡張ＤＡＣ（Ｅｘｔｅｎｄｅｄ）が設けられている。この拡張ＤＡＣは、ＭＥＳ部１６０により下位ＤＡＣ２０に注入される前回のＤＡＣ出力電圧を吸収するために用いられるＤＡＣである。
【0054】
＜サブＡＤＣ＞
次に、サブＡＤＣ２０１Ａは、上位ＤＡＣ１０の比較を低電圧のリファレンスで実行し、デジタルコードの上位ビットを生成する回路である。サブＤＡＣ２０１は、図６に示すように、サブ上位ＤＡＣ２１０、サブ下位ＤＡＣ２２０、コンパレータ２４０、逐次比較処理部２５０、サンプリング容量２８０、スイッチ回路ＳＷ２０１、ＳＷ２０２、ＳＷ２０３等を備えている。
次に、サブＡＤＣ２０１Ａは、上位ＤＡＣ１０の比較を低電圧のリファレンスで実行し、デジタルコードの上位ビットを生成する回路である。サブＤＡＣ２０１は、図６に示すように、サブ上位ＤＡＣ２１０、サブ下位ＤＡＣ２２０、コンパレータ２４０、逐次比較処理部２５０、サンプリング容量２８０、スイッチ回路ＳＷ２０１、ＳＷ２０２、ＳＷ２０３等を備えている。
【0055】
サブ上位ＤＡＣ２１０は、上位ＤＡＣ１１０に対応するＤＡＣである。サブ下位ＤＡＣ２２０は、下位ＤＡＣ２０に対応するＤＡＣである。サブ上位ＤＡＣ２１０およびサブ下位ＤＡＣ２２０は、低電圧（例えば１Ｖ）で動作する。サブ上位ＤＡＣ２１０には、メインＤＡＣとともに拡張ＤＡＣ（図示は省略）が設けられている。この拡張ＤＡＣは、ＭＥＳ部１６０によりサブ下位ＤＡＣ２２０に注入される前回のＤＡＣ出力電圧を吸収するために用いられるＤＡＣである。
【0056】
なお、サブＡＤＣ２０１は、サブ下位ＤＡＣを設けない構成としてもよい。この場合、サブ上位ＤＡＣ２１０の拡張ＤＡＣを設けなくてもよい。これにより、サブＡＤＣ２０１の回路構成を簡略化することが可能となる。
【0057】
コンパレータ２４０は、後述するクロックＣＬＫ１１に基づき、上位ＤＡＣ１１０に対応する高電圧領域の比較のみを行い、比較結果を逐次比較処理部２５０へ出力する。コンパレータ２４０は、低電圧（例えば１Ｖ）で動作する。
【0058】
逐次比較処理部２５０は、コンパレータ２４０から出力されるサブ上位ＤＡＣ２１０に対応する高電圧領域の比較結果に基づいて逐次比較処理を行うことで、アナログ入力信号のデジタル変換を行い、デジタルコードの上位ビットを生成する。逐次比較処理部２５０で生成されたデジタルコードの上位ビットは、メインＡＤＣ１０１で生成されるデジタルコードの下位ビットとともに出力される。また、デジタルコードの上位ビットは、サブ上位ＤＡＣ２１０へ供給される。また、デジタルコードの上位ビットは、レベルシフタ７５を介して上位ＤＡＣ１１０へ供給される。
【0059】
スイッチ回路ＳＷ２０１～ＳＷ２０３は、メインＡＤＣ１０１のスイッチ回路ＳＷ１～３にそれぞれ対応している。サンプリング容量２８０は、メインＡＤＣのサンプリング容量８０に対応している。
【0060】
＜Ａ／Ｄ変換処理＞
次に、ＡＤＣ１ＡにおけるＡ／Ｄ変換処理を具体的に説明する。サンプリングフェーズＰＨｓでは、サンプリング容量８０、２８０にアナログ入力信号が保持される。
次に、ＡＤＣ１ＡにおけるＡ／Ｄ変換処理を具体的に説明する。サンプリングフェーズＰＨｓでは、サンプリング容量８０、２８０にアナログ入力信号が保持される。
【0061】
比較フェーズＰＨｃは、図６に示すように、サブＡＤＣ２０１においてデジタルコードの上位ビットを生成する第１比較フェーズＰＨｃ１と、メインＡＤＣ１０１においてデジタルコードの下位ビットを生成する第２比較フェーズＰＨｃ２とを含む。
【0062】
第１比較フェーズＰＨｃ１では、コンパレータ２４０にクロックＣＬＫ１１が供給され、アナログ入力信号に対する上位ビットのデジタル変換処理が行われる。逐次比較処理部２５０は、最上位ビットからデジタルコードを順次生成し、生成した各ビットのデジタルコードをサブ上位ＤＡＣ２１０および上位ＤＡＣ１１０へ出力する。
【0063】
アナログ入力信号に対する上位ビットのデジタル変換処理が完了すると、クロックＣＬＫ１１の供給が停止され、第１比較フェーズＰＨｃ１が終了する。
【0064】
次に、第２比較フェーズＰＨｃ２では、コンパレータ４０にクロックＣＬＫ１２が供給され、アナログ入力信号に対する下位ビットのデジタル変換処理が行われる。逐次比較処理部５０は、下位ＤＡＣ２０の最上位ビットからデジタルコードを順次生成し、生成した各ビットのデジタルコードを出力し、ＭＥＳ部１６０へ保持させる。
【0065】
アナログ入力信号に対する下位ビットのデジタル変換処理が完了すると、クロックＣＬＫ１２の供給が停止され、第２比較フェーズＰＨｃ２が終了する。これにより、比較フェーズＰＨｃが終了する。
【0066】
このように、１サンプリングサイクルにおける処理が行われる。そして、ＡＤＣ１Ａは、次のサンプリングサイクルＴｃｙにおいてもステップＳ１０～Ｓ４０を実行し、デジタル変換処理を継続して行う。
【0067】
図７は、本発明の実施の形態２の比較フェーズにおける各ＤＡＣの出力電圧を比較して示す図である。まず、第１比較フェーズＰＨｃ１では、サブ上位ＤＡＣ２１０から出力される電圧（ＤＡＣＯＵＴ＿Ｃ）は、低電圧になっている。このように、サブＡＤＣ２０１では、高電圧（例えば３Ｖ）の入力信号が、低電圧のリファレンスでデジタル変換され、デジタルコードの上位ビットが生成される。
【0068】
また、第２比較フェーズＰＨｃ２では、メインＡＤＣ１０１では、低電圧領域に対応する下位ビットのデジタル変換処理が行われるので、下位ＤＡＣ２０から出力される電圧（ＤＡＣＯＵＴ）は、図７に示すように、低電圧である。メインＡＤＣ１０１では、低電圧のリファレンスで、デジタルコードの下位ビットに対応する低電圧の入力信号に対するデジタル変換が行われ、デジタルコードの下位ビットが生成される。
【0069】
＜伝達関数＞
図８は、本発明の実施の形態２に係るＡＤＣを備えたシステム構成と伝達関数とを例示する図である。図８に示すシステム構成において、入力を「Ｘ」、出力を「Ｙ」とすれば、伝達関数は、図８の式（１）～（３）で表される。これらの式のうち式（３）の「（ＥＤ１－ｚ－１ＥＤ３）（１－ｚ－１）」、「Ｅｒｅｆ（１－ｚ－１）２」は、図８の「ＤＡＣ４」、「２Ｚ－１－Ｚ－２」に対応している。そして、これらは、図６の下位ＤＡＣ２０、サブ下位ＤＡＣ２２０に対応している。
図８は、本発明の実施の形態２に係るＡＤＣを備えたシステム構成と伝達関数とを例示する図である。図８に示すシステム構成において、入力を「Ｘ」、出力を「Ｙ」とすれば、伝達関数は、図８の式（１）～（３）で表される。これらの式のうち式（３）の「（ＥＤ１－ｚ－１ＥＤ３）（１－ｚ－１）」、「Ｅｒｅｆ（１－ｚ－１）２」は、図８の「ＤＡＣ４」、「２Ｚ－１－Ｚ－２」に対応している。そして、これらは、図６の下位ＤＡＣ２０、サブ下位ＤＡＣ２２０に対応している。
【0070】
このように、サブＡＳＣ２０１にサブ下位ＤＡＣ２２０を備えることで、サブＡＤＣ２０１のレプリカ精度を向上させることが可能となる。
【0071】
＜本実施の形態による主な効果＞
本実施の形態によれば、上位ビットのデジタル変換を行うサブＡＤＣ２０１と、下位ビットのデジタル変換を行うメインＡＤＣ１０１とが独立している。この構成によれば、サブＡＤＣ２０１のコンパレータ２４０のダイナミックレンジを低電圧デバイスの耐圧まで減衰させることが可能となる。
本実施の形態によれば、上位ビットのデジタル変換を行うサブＡＤＣ２０１と、下位ビットのデジタル変換を行うメインＡＤＣ１０１とが独立している。この構成によれば、サブＡＤＣ２０１のコンパレータ２４０のダイナミックレンジを低電圧デバイスの耐圧まで減衰させることが可能となる。
【0072】
これにより、サブ上位ＤＡＣ２１０を低電圧のリファレンスで駆動させることが可能となる。これにより、サブＡＤＣ２０１を低電圧デバイスのみ構成することができる。また、サブＡＤＣ２０１では、サブ上位ＤＡＣ２１０にデジタルコードを供給する際のレベルシフトを行う必要がない。これらより、比較処理を高速化することが可能となる。
【0073】
サブＡＤＣ２０１は、比較的大きな誤差を持つが、この誤差は、メインＡＤＣ１０１の下位ＤＡＣ２０の冗長性により抑えられる。また、サブ下位ＤＡＣ２２０がメインＡＤＣ１０１の下位ＤＡＣ２０のレプリカとしてＭＥＳ動作されるので、サブＡＤＣ２０１の誤差を縮小することができる。
【0074】
また、本実施の形態によれば、メインＡＤＣ１０１は、下位ＤＡＣ２０からの比較となるため、コンパレータ４０のダイナミックレンジを小さくすることができ、コンパレータ４０を低電圧デバイスのみで構成することが可能となる。
【0075】
（実施の形態３）
次に、実施の形態３について説明する。本実施の形態では、実施の形態２のＡＤＣ１Ａの上位ＤＡＣ１１０に供給されるリファレンス電圧を高電圧（例えば３Ｖ）と低電圧（例えば１Ｖ）とで切り換えられるように構成される。
次に、実施の形態３について説明する。本実施の形態では、実施の形態２のＡＤＣ１Ａの上位ＤＡＣ１１０に供給されるリファレンス電圧を高電圧（例えば３Ｖ）と低電圧（例えば１Ｖ）とで切り換えられるように構成される。
【0076】
図９は、本発明の実施の形態３に係る半導体装置の一例を示す構成図である。図９のＡＤＣ１Ｂは、図６のＡＤＣ１Ａに、セレクタ１９１、デジタル乗算回路２９２、およびセレクタ２９３が追加された構成となっている。
【0077】
デジタル乗算回路２９２は、入力側が逐次比較処理部２５０と接続され、出力側がセレクタ２９３と接続されている。デジタル乗算回路２９２は、逐次比較処理部２５０の出力データ（デジタルコード）を所定の倍率（例えば３倍）でデジタル乗算した乗算デジタルコードを生成する回路である。デジタル乗算回路２９２は、生成した乗算デジタルコードを出力する。
【0078】
セレクタ２９３は、メインＡＤＣ１０１の上位ＤＡＣ１１０へ供給するデジタルコードを切り換える回路である。メインＡＤＣ１０１の上位ＤＡＣ１１０へ供給するデジタルコードは、出力データに対応する電圧値に応じて切り換えられる。
【0079】
例えば出力データに対応する電圧値が高電圧であれば、セレクタ２９３は、逐次比較処理部２５０から出力される乗算されないデジタルコードを選択し出力する。一方、出力データに対応する電圧値が低電圧であれば、セレクタ２９３は、デジタル乗算回路２９２から出力される乗算デジタルコードを選択し出力する。セレクタ２９３で選択されたデジタルコードは、レベルシフタ７５で電圧レベルがシフトされた後、上位ＤＡＣ１１０へ供給される。
【0080】
セレクタ１９１は、上位ＤＡＣ１１０へ供給するリファレンス電圧の切り換えを行う回路である。上位ＤＡＣ１１０へ供給されるリファレンスは、アナログ入力信号のデジタル変換に要求される変換精度に応じて切り換えられる。
【0081】
例えば中精度の変換精度が要求される場合、セレクタ１９１は、低電圧のリファレンスを選択し出力する。この場合、上位ＤＡＣ１１０および下位ＤＡＣ２０には、同電位のリファレンスが供給される。
【0082】
一方、高精度の変換精度が要求される場合、セレクタ１９１は、高電圧のリファレンスを選択し出力する。セレクタ２９３で選択されたリファレンスは、上位ＤＡＣ１１０へ供給される。この場合、実施の形態１と同様に、上位ＤＡＣ１１０には高電位のリファレンスが供給され、下位ＤＡＣ２０には低電圧のリファレンスが供給される。
【0083】
本実施の形態によれば、中精度の変換精度が要求される場合には、上位ＤＡＣ１１０および下位ＤＡＣ２０に同電圧のリファレンスが供給され、デジタル変換を高速に行うことが可能となる。一方、高精度の変換精度が要求される場合には、上位ＤＡＣ１１０に高電圧のリファレンスが供給され、下位ＤＡＣ２０に低電圧のリファレンスが供給され、デジタル変換の精度を向上させることが可能となる。このように、１つのＡＤＣ１Ｂに、デジタル変換の速度向上および精度向上という互いに相反する特徴を持たせることが可能となる。
【0084】
（実施の形態４）
次に、実施の形態４について説明する。本実施の形態では、前述した実施の形態に係るＡＤＣを用いたマルチチャネルＡＤＣシステムについて説明する。このようなマルチチャネルＡＤＣシステムは、例えば、ＭＣＵ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）やＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）等に搭載される。
次に、実施の形態４について説明する。本実施の形態では、前述した実施の形態に係るＡＤＣを用いたマルチチャネルＡＤＣシステムについて説明する。このようなマルチチャネルＡＤＣシステムは、例えば、ＭＣＵ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）やＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）等に搭載される。
【0085】
まず、本実施の形態のマルチチャネルＡＤＣシステムのベースとなるＡＤＣについて説明する。図１０は、本発明の実施の形態４に係るマルチチャネルＡＤＣシステムのベースとなるＡＤＣを説明する図である。図１０（ａ）は従来のΔΣＡＤＣを示し、図１０（ｂ）は、ベースのＡＤＣを示している。
【0086】
従来のΔΣＡＤＣでは、各入力信号を共通のアナログ積分器で積分すると、チャネル間で干渉するため、チャネルごとにΔΣＡＤＣを設ける必要があった。一方、前述の各実施の形態に係るＡＤＣ（以下、ＨｙｂｒｉｄＡＤＣとも称する）では、ＤＡＣ型積分器が用いられるため、積分器の出力データをデジタル領域で扱うことができる。ＨｙｂｒｉｄＡＤＣでは、チャネルごとに積分データ用のレジスタを用意することで、チャネル間の干渉を防ぐことができる。
【0087】
図１１は、本発明の実施の形態４に係るマルチチャネルＡＤＣシステムの構成を例示する図である。図１１（ａ）には、２入力１出力のマルチチャネルＡＤＣシステム４０１が示されている。マルチチャネルＡＤＣシステム４０１には、入力チャネルを選択するセレクタが設けられている。このため、マルチチャネルＡＤＣシステム４０１には、１入力に対応する１つの積分器レジスタ４１１が設けられている。なお、マルチチャネルＡＤＣシステム４０１には、２チャネルのそれぞれに対応する２つの積分器レジスタが設けられてもよい。
【0088】
図１１（ｂ）には、３入力３出力のマルチチャネルＡＤＣシステム４５１が示されている。図１（ｂ）の構成では、並行して複数の入力チャネルに対するＡ／Ｄ変換が行われる。このため、マルチチャネルＡＤＣシステム４５１には、３入力の各チャネルにそれぞれ対応する３つの積分器レジスタ４６１～４６３が設けられる。
【0089】
本実施の形態によれば、複数チャネルの各アナログ入力信号を、１つのＡＤＣでデジタル変換することができる。これにより、ΔΣＡＤＣに比べＡＤＣの面積を低減できる。また、積分器レジスタのデータ量が少ないため、積分器レジスタの面積が抑えられ、消費電力の増大を抑えることが可能となる。
【0090】
（実施の形態５）
次に、実施の形態５について説明する。本実施の形態では、マルチチャネルＡＤＣシステムにおいて、複数チャネルのサンプリングを並行して実行する方法を説明する。
次に、実施の形態５について説明する。本実施の形態では、マルチチャネルＡＤＣシステムにおいて、複数チャネルのサンプリングを並行して実行する方法を説明する。
【0091】
図１２は、本発明の実施の形態５に係るサンプリング方法を説明する図である。図１２には、５チャネル（ＣＨ１～ＣＨ５）のサンプリングを並行して実行する例が示されている。ここでは、ＣＨ１～３に対しては、オーバーサンプリングモードでサンプリングが行われ、ＣＨ４～５に対しては、ナイキストモードでサンプリングを行われるものとする。オーバーサンプリングモードでは、周期的にサンプリングを行う必要があるのに対し、ナイキストモードでは、必要に応じて間欠的にサンプリングを行えばよい。
【0092】
この例では、4つのＡ/Ｄ変換シーケンス（図１２の４ブロック分に相当）を１つのグループとし、１～３回目のＡ/Ｄ変換をオーバーサンプリングモードのチャネル（ＣＨ１～３）にそれぞれ割り当て、4回目のＡ/Ｄ変換をナイキストモードのＣＨ（ＣＨ４またはＣＨ５）に割り当てる。すなわち、ナイキストモードのＡ/Ｄ変換は、オーバーサンプリングモードのＡ/Ｄ変換の合間に割り当てられる。
【0093】
オーバーサンプリングＡ/Ｄ変換では、正常な出力結果を得るまでに大きな初期遅延を必要とする。これは、デジタルフィルタのタップを全て埋めるため、多くのＡ/Ｄ変換が必要だからである。従来は、チャネルを切り替える度に、大きな初期遅延を待つ必要があった。
【0094】
これに対し、本実施の形態では、常に連続してＡ／Ｄ変換を実行するため、初期応答の待ち時間が発生しない。また、ナイキストモードで動作するＡ/Ｄ変換器は、必要に応じて間欠動作させることが要求されるが、図１２のようなチャネル割り当てを行うことで、このような動作を実現するシステムを構築可能である。
【0095】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0096】
１、１Ａ、１Ｂ…ＡＤＣ、１０、１１０…上位ＤＡＣ、２０…下位ＤＡＣ、３０…インジェクションＤＡＣ、４０、２４０…コンパレータ、５０、２５０…逐次比較処理部、６１、６２…ＭＥＳレジスタ、１０１…メインＡＤＣ、１６０…ＭＥＳ部、２０１…サブＡＤＣ、２１０…サブ上位ＤＡＣ、２２０…サブ下位ＤＡＣ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】