IP Force 特許公報掲載プロジェクト 2022.1.31 β版

ホーム > 特許ランキング > 富士通株式会社

このエントリーをはてなブックマークに追加

知財求人 - 知財ポータルサイト「IP Force」

▶ 富士通株式会社の特許一覧

特許7510860半導体装置、情報処理装置、及び半導体装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-26
(45)【発行日】2024-07-04
(54)【発明の名称】半導体装置、情報処理装置、及び半導体装置の製造方法
(51)【国際特許分類】
   H01L 29/786 20060101AFI20240627BHJP
   H01L 21/336 20060101ALI20240627BHJP
   H01L 29/78 20060101ALI20240627BHJP
   H01L 29/16 20060101ALI20240627BHJP
   H01L 29/06 20060101ALI20240627BHJP
   B82Y 30/00 20110101ALI20240627BHJP
   B82Y 40/00 20110101ALI20240627BHJP
【ＦＩ】
H01L29/78 618B
H01L29/78 616T
H01L29/78 627D
H01L29/78 301H
H01L29/78 301Y
H01L29/16
H01L29/06 601N
B82Y30/00
B82Y40/00
【請求項の数】 5
(21)【出願番号】P 2020199656
(22)【出願日】2020-12-01
(65)【公開番号】P2022087622
(43)【公開日】2022-06-13
【審査請求日】2023-06-08
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２７年度、国立研究開発法人科学技術振興機構、戦略的創造研究推進事業「グラフェンナノリボンの合成・評価とシミュレーション」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110004370
【氏名又は名称】弁理士法人片山特許事務所
(72)【発明者】
【氏名】大伴 真名歩
【審査官】脇水 佳弘
(56)【参考文献】
【文献】特開２０２０－０４７６４６（ＪＰ，Ａ）
【文献】特開２０１７－０５０４２４（ＪＰ，Ａ）
【文献】国際公開第２０１５／０６０４１９（ＷＯ，Ａ１）
【文献】特開２０１４－２１６３８６（ＪＰ，Ａ）
【文献】特開２０１５－１０１４９９（ＪＰ，Ａ）
【文献】特開２０１８－１４５０３２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／０１６８７２２（ＵＳ，Ａ１）
【文献】特開２０２０－１３９０８４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８６
Ｈ１０Ｋ １０／４０
Ｈ１０Ｋ ８５／２０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／１６
Ｈ０１Ｌ ２９／０６
Ｂ８２Ｙ ３０／００
Ｂ８２Ｙ ４０／００
(57)【特許請求の範囲】
【請求項1】
複数の第１のグラフェンナノリボンを備えた不純物を含まない真正半導体である第１のグラフェンナノリボン層と、前記第１のグラフェンナノリボンよりもバンドギャップが狭い第２のグラフェンナノリボンを複数備えた不純物を含まない真正半導体である第２のグラフェンナノリボン層とが積層されたチャネル層と、
前記チャネル層に接続されたソース電極と、
前記チャネル層に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置に設けられたゲート電極とを有し、
前記ソース電極と前記ドレイン電極のうちの少なくとも一方が、前記第２のグラフェンナノリボン層に接続されたことを特徴とする半導体装置。
【請求項2】
前記第１のグラフェンナノリボンは、第１の面に含まれる炭素原子の六員環を有し、
前記第２のグラフェンナノリボンは、前記第１の面に平行な第２の面に含まれる炭素原子の六員環を有することを特徴とする請求項１に記載の半導体装置。
【請求項3】
第１の触媒金属層の上に、複数の第１のグラフェンナノリボンを備えた不純物を含まない真正半導体である第１のグラフェンナノリボン層を形成する工程と、
第２の触媒金属層の上に、前記第１のグラフェンナノリボンよりもバンドギャップが小さい第２のグラフェンナノリボンを複数備えた不純物を含まない真正半導体である第２のグラフェンナノリボン層を形成する工程と、
前記第１のグラフェンナノリボン層と前記第２のグラフェンナノリボン層とを積層することによりチャネル層を形成する工程と、
前記チャネル層の上にソース電極とドレイン電極とを形成することにより、前記ソース電極と前記ドレイン電極の少なくとも一方を前記第２のグラフェンナノリボン層に接続する工程と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項4】
前記チャネル層を形成する工程は、
前記第２のグラフェンナノリボン層を水に浮かべる工程と、
前記第１のグラフェンナノリボン層で前記第２のグラフェンナノリボン層を前記水からすくい上げることにより、前記第１のグラフェンナノリボン層と前記第２のグラフェンナノリボン層とを積層する工程とを有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項5】
量子ビットを備えた量子回路素子と、
前記量子ビットを制御する半導体装置とを有し、
前記半導体装置は、
複数の第１のグラフェンナノリボンを備えた不純物を含まない真正半導体である第１のグラフェンナノリボン層と、前記第１のグラフェンナノリボンよりもバンドギャップが狭い第２のグラフェンナノリボンを複数備えた不純物を含まない真正半導体である第２のグラフェンナノリボン層とが積層されたチャネル層と、
前記チャネル層に接続されたソース電極と、
前記チャネル層に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置に設けられたゲート電極とを有し、
前記ソース電極と前記ドレイン電極のうちの少なくとも一方が、前記第２のグラフェンナノリボン層に接続されたことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、情報処理装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
数ナノメートル程度の幅のリボン状のグラフェンはGNR（グラフェンナノリボン）と呼ばれる。グラフェン自体はバンドギャップがないが、GNRは、狭い幅に起因した量子閉じ込め効果によってバンドギャップが生じ、半導体として振る舞うことが知られている。GNRはキャリアの移動度が高いため、GNRをトランジスタのチャネルに使用することにより、高速動作が可能なトランジスタを得ることができる。
【0003】
シート状のグラフェンをリソグラフィ等で加工してナノメートルオーダの幅のGNRを形成するのは技術的に難しい。そこで、触媒金属の表面で前駆体分子を重合させることによりGNRを形成する方法が報告されている。この方法によればリソグラフィでグラフェンを加工する必要がないため、技術的に容易にGNRを形成することができる。この方法で形成したGNRでFET(Field Effect Transistor)を作製すると、シリコンのMOSFET(Metal Oxide Semiconductor FET)よりも特性が向上することが報告されている。
【0004】
但し、このようにGNRを利用したトランジスタには、ドレイン電流を高めるという点で改善の余地がある。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１５－１０１４９９号公報
【文献】特開２０２０－４７６４６号公報
【非特許文献】
【0006】
【文献】“Atomically precise bottom-up fabrication of graphene nanoribbons”, Cai et al., Nature, volume 466, pages 470-473, 2010
【文献】“Graphene Nanoribbon Tunnel Transistors”, Zhang et al., Electron Device Letters, IEEE, volume 29, pages 1344-1346, 2009
【文献】“States Modulation in Graphene Nanoribbons through Metal Contacts”, Archambault et al, ACS Nano, volume 7, number 6, pages 5414-5420, 2013
【文献】“Quasiparticle energies and band gaps in graphene nanoribbons”, Li Yang et al., Physical Review Letters, volume 99, number 18, pages 186801, 2007
【発明の概要】
【発明が解決しようとする課題】
【0007】
一側面によれば、ドレイン電流を高めることを目的とする。
【課題を解決するための手段】
【0008】
一側面によれば、複数の第１のグラフェンナノリボンを備えた不純物を含まない真正半導体である第１のグラフェンナノリボン層と、前記第１のグラフェンナノリボンよりもバンドギャップが狭い第２のグラフェンナノリボンを複数備えた不純物を含まない真正半導体である第２のグラフェンナノリボン層とが積層されたチャネル層と、前記チャネル層に接続されたソース電極と、前記チャネル層に接続されたドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置に設けられたゲート電極とを有し、前記ソース電極と前記ドレイン電極のうちの少なくとも一方が、前記第２のグラフェンナノリボン層に接続された半導体装置が提供される。
【発明の効果】
【0009】
一側面によれば、ドレイン電流を高めることができる。
【図面の簡単な説明】
【0010】
【図1】図１は、GNRの模式平面図である。
【図2】図２は、GNRの長さの分布を示す曲線である。
【図3】図３（ａ）は本願発明者が検討したトランジスタの平面図であり、図３（ｂ）はGNR層の断面図である。
【図4】図４（ａ）～（ｄ）は、GNR層のDOS(Density of States)を密度汎関数法で計算して得られた図である。
【図5】図５は、フェルミ面のピン止めによって生じる問題について説明するためのバンド図である。
【図6】図６（ａ）～（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図7】図７（ａ）～（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図8】図８（ａ）～（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図9】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図10】図１０（ａ）～（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図11】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図12】図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図13】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図14】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図15】図１５（ａ）は、第１実施形態に係る第１のGNR層に含まれる第１のGNRの拡大平面図であり、図１５（ｂ）は、第１実施形態に係る第２のGNR層に含まれる第２のGNRの拡大平面図である。
【図16】図１６（ａ）はGNRの短手方向の幅とGNRのバンドギャップとの関係を示すグラフであり、図１６（ｂ）は第１実施形態に係るチャネル層の拡大断面図である。
【図17】図１７（ａ）は、比較例に係る半導体装置の特性の調査結果を示すグラフであり、図１７（ｂ）は、第１実施形態に係る半導体装置の特性の調査結果を示すグラフである。
【図18】図１８（ａ）は、第１実施形態における調査で使用した計算モデルの断面図であり、図１８（ｂ）は、この計算モデルを使用した場合の第１実施形態に係るチャネル層のDOSを密度汎関数法で計算して得られた図である。
【図19】図１９（ａ）は、第１実施形態における調査で使用した別の計算モデルの断面図であり、図１９（ｂ）は、この計算モデルを使用した場合の第１実施形態に係るチャネル層のDOSを密度汎関数法で計算して得られた図である。
【図20】図２０（ａ）～（ｄ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図21】図２１（ａ）～（ｄ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図22】図２２（ａ）～（ｄ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図23】図２３（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図24】図２４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図25】図２５は、第３実施形態に係る情報処理装置の模式図である。
【図26】図２６は、シリコン基板に形成されたMOSFETを備えた半導体装置で量子回路素子を制御する場合の模式図である。
【発明を実施するための形態】
【0011】
本実施形態の説明に先立ち、基礎となる事項について説明する。
【0012】
図１は、GNRの模式平面図である。
図１に示すように、GNR１は、長さDが幅Wよりも長いリボン状の平面形状を有すると共に、平面内に炭素原子Cの六員環が配置された構造を有する。グラフェン自体はギャップレスであるが、GNR１は幅Wをナノメートルオーダにすると量子閉じ込め効果によって数eV程度のバンドギャップが形成される。
【0013】
このようなGNR１の形成方法としては、前述のように触媒金属の表面で前駆体分子を重合させる方法がある。
【0014】
図２は、この方法で形成したGNR１の長さDの分布を示す曲線である。
【0015】
図２に示すように、GNR１の長さDの最頻値は２０nm程度しかない。２０nm程度の長さでは、トランジスタのソース電極とドレイン電極とを接続するのには短すぎ、GNR１をトランジスタのチャネルとして使用することはできない。
【0016】
この問題を解決するため、図３（ａ）に示すトランジスタについて検討する。
【0017】
図３（ａ）は、本願発明者が検討したトランジスタの平面図である。
このトランジスタ５は、複数のGNR１を備えたGNR層６と、そのGNR層６の上に間隔をおいて設けられたソース電極７及びドレイン電極８とを有する。なお、ソース電極７とドレイン電極８との間にあるゲート電極については図示を省略してある。
【0018】
このうち、GNR１は、触媒金属の表面で前駆体分子を重合させることにより形成される。各GNR１は同一面内にあり、GNR層６は１原子層の厚みしかない。
【0019】
このような構造によれば、複数のGNR１が上下に重なることはなく、上面視で隣同士のGNR１同士が接することによりGNR層６が電気伝導性を有することになる。
【0020】
図３（ｂ）は、GNR層６の断面図である。
炭素の六員環の分子軌道にはπ軌道９がある。そのπ軌道９は、六員環の対称性からGNR１の厚さ方向zに対して伸びる。そのため、厚さ方向zに対して垂直な方向xに並ぶ二つのGNR１の各々のπ軌道９同士は重複せず、重複したπ軌道９を介して電子が二つのGNR１を流れることができない。
【0021】
その結果、ホッピング伝導により電子が二つのGNR１を伝導するようになるため、GNR層６の電気伝導性が極めて悪くなり、トランジスタ５のドレイン電流は極めて小さくなる。
【0022】
また、このGNR層６には次のような問題もある。
図４（ａ）～（ｄ）は、GNR層６のDOS(Density of States)を密度汎関数法で計算して得られた図である。
【0023】
このうち、図４（ａ）は、ソース電極７とドレイン電極８とを形成しない場合のGNR層６のDOSである。この場合は、LUMO(Lowest Unoccupied Molecular Orbital)とHOMO(Highest Occupied Molecular Orbital)の各々からほぼ等しい位置にフェルミ面Fが存在しており特に問題はない。
【0024】
一方、図４（ｂ）～（ｄ）は、ソース電極７とドレイン電極８とを形成した場合のGNR層６のDOSである。図４（ｂ）はソース電極７とドレイン電極８の各々の材料として金を使用した場合のDOSであり、図４（ｃ）はソース電極７とドレイン電極８の各々の材料としてパラジウムを使用した場合のDOSである。そして、図４（ｄ）は、ソース電極７とドレイン電極８の各々の材料としてチタンを使用した場合のDOSである。
【0025】
図４（ｂ）～（ｄ）においては、ソース電極７とドレイン電極８の各材料がGNR１と反応し、MIGS(Metal-Induced Gap State)と呼ばれるギャップ内準位が形成される。その結果、フェルミ面がMIGSにピン止めされてしまい、HOMOとLUMOのいずれかに偏った位置にフェルミ面Fが位置してしまう。
【0026】
図５は、フェルミ面のピン止めによって生じる問題について説明するためのバンド図である。
【0027】
図５に例示するように、ピン止めによってGNR層６のHOMOとLUMOの各々のバンドが曲がってしまい、ソース電極７とGNR層６との間にショットキー障壁Vが形成される。この状態でソース電極７からGNR層６にホールを注入するには、曲がったバンドをフラットにするための強い電界をソースドレイン間に印加する必要が生じ、トランジスタの駆動電圧が高くなってしまう。
【0028】
以下に、これらの問題を解消し得る各実施形態について説明する。
【0029】
（第１実施形態）
本実施形態では、GNRをチャネル層に利用した半導体装置を以下のようにして製造する。
【0030】
図６～図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
【0031】
まず、図６（ａ）に示すように、第１の支持基板１０として厚さが５００μm～６００μm程度のマイカ基板を用意する。そして、第１の支持基板１０の上に第１の触媒金属層１１として金層を蒸着法で２００nm程度の厚さに形成する。
【0032】
第１の触媒金属層１１の面方位は特に限定されないが、本実施形態では第１の触媒金属層１１の表面１１ａに金の(111)面が現れるようにする。なお、(111)面に代えて、(110)面や(778)面等の金の高指数面が表面１１ａに現れるようにしてもよい。その後、表面１１ａを真空中で清浄化する。
【0033】
次に、図６（ｂ）に示すように、真空中で第１の触媒金属層１１を２００℃程度に加熱する。そして、この状態で第１の前駆体分子のモノマーを表面１１ａに蒸着することにより、第１の触媒金属層１１の上に第１の分子層１２を一分子層程度の厚さに形成する。
【0034】
その第１の前駆体分子として、本実施形態では3’,6’-dibromo-1,1’:2’,1”-terphenylや1,2-bis-(2-anthracenyl)-3,6-dibromobenzene等のハロゲン基として臭素を含む芳香族化合物を使用する。
【0035】
これらの芳香族化合物を使用すると、第１の分子層１２において芳香族化合物からハロゲンが脱離してUllmann反応が生じ、芳香族化合物のポリマーが形成される。
【0036】
次いで、図６（ｃ）に示すように、第１の触媒金属層１１の温度を３５０℃～４５０℃程度にまで加熱し、第１の分子層１２に含まれる芳香族化合物から水素を脱離させる。これにより第１の触媒金属層１１の触媒作用によって第１の分子層１２が芳香環化し、第１の触媒金属層１１の上に複数の第１のGNR１３が形成される。その第１のGNR１３は、不純物を含まない真正半導体である。
【0037】
また、このように第１の触媒金属層１１の触媒作用を利用すると、第１の分子層１２に含まれる複数のポリマーのうち、第１の触媒金属層１１に接しているポリマーのみが芳香環化により第１のGNR１３となる。そのため、第１のGNR１３の厚さは１分子層の厚さとなる。
【0038】
ここまでの工程により、複数の第１のGNR１３を備えた第１のGNR（グラフェンナノリボン）層１４が形成されたことになる。
【0039】
図１３（ａ）は、第１のGNR層１４の平面図である。
図１３（ａ）に示すように、第１のGNR層１４に含まれる複数の第１のGNR１３の各々は、平面視でランダムな方向に延在する。
【0040】
この後は、第１のGNR層１４と積層する第２のGNR層を以下のようにして形成する。
【0041】
まず、図７（ａ）に示すように、第２の支持基板２０として厚さが５００μm～６００μm程度のマイカ基板を用意し、その上に第２の触媒金属層２１として金層を蒸着法で２００nm程度の厚さに形成する。
【0042】
第２の触媒金属層２１の面方位は特に限定されない。本実施形態では、第１の触媒金属層１１と同様に、第２の触媒金属層２１の表面２１ａに金の(111)面が現れるようにする。なお、(111)面に代えて、(110)面や(778)面等の金の高指数面が表面２１ａに現れるようにしてもよい。その後、表面２１ａを真空中で清浄化する。
【0043】
次に、図７（ｂ）に示すように、真空中で第２の触媒金属層２１を２００℃程度に加熱する。そして、この状態で第２の前駆体分子のモノマーを表面２１ａに蒸着することにより、第２の触媒金属層２１の上に第２の分子層２２を一分子層程度の厚さに形成する。
【0044】
第１の分子層１２を形成する第１の前駆体分子と同様に、本実施形態ではハロゲン基として臭素を含む芳香族化合物を第２の前駆体分子として使用する。そのような芳香族化合物としては、前述の3’,6’-dibromo-1,1’:2’,1”-terphenylや1,2-bis-(2-anthracenyl)-3,6-dibromobenzeneがある。
【0045】
これらの芳香族化合物を使用すると、第２の分子層２２において芳香族化合物からハロゲンが脱離してUllmann反応が生じ、芳香族化合物のポリマーが形成される。
【0046】
次いで、図７（ｃ）に示すように、第２の触媒金属層２１の温度を３５０℃～４５０℃程度にまで加熱し、第２の分子層２２に含まれる芳香族化合物から水素を脱離させる。これにより第２の触媒金属層２１の触媒作用によって第２の分子層２２が芳香環化し、第２の触媒金属層２１の上に複数の第２のGNR２３が１分子層の厚さに形成される。第１のGNR１３と同様に、第２のGNR２３も不純物を含まない真正半導体である。
【0047】
ここまでの工程により、複数の第２のGNR２３を備えた第２のGNR（グラフェンナノリボン）層２４が形成されたことになる。
【0048】
図１３（ｂ）は、第２のGNR層２４の平面図である。
図１３（ｂ）に示すように、第２のGNR層２４に含まれる複数の第２のGNR２３の各々は平面視でランダムな方向に延在する。
【0049】
次に、図８（ａ）に示すように、第２のGNR層２４の上にレジストをスピンコート法で塗布し、それをキュアすることにより支持層２５を形成する。そのレジストの材料として、本実施形態ではPMMA（ポリメチルメタクリレート）を使用する。
【0050】
続いて、図８（ｂ）に示すように、塩酸やフッ酸等の酸で第２の支持基板２０を溶解して除去する。
【0051】
そして、図８（ｃ）に示すように、ヨウ素とヨウ化カリウムの水溶液で第２の触媒金属層２１を溶解して除去する。
【0052】
以上により、第２のGNR層２４が支持層２５で支持された構造が得られる。この後は、第１のGNR層１４と第２のGNR層２４とを積層する工程に移る。
【0053】
まず、図９（ａ）に示すように、水３１を溜めた容器３０を用意し、第１のGNR層１４を第１の支持基板１０と共に水３１に浸漬する。そして、第２のGNR層２４を下にして支持層２５を水３１に浮かべる。このとき、本実施形態では第２のGNR層２４が支持層２５で支持されているため第２のGNR層２４の取り扱いが容易となり、簡単に水３１に浮かべることができる。
【0054】
次に、図９（ｂ）に示すように、第１の支持基板１０を水３１から引き上げることにより、第１のGNR層１４で第２のGNR層２４を水３１から大気中にすくい上げる。これにより、第１のGNR層１４と第２のGNR層２４との間に残存する僅かな水を介して各GNR層１４、２４が相互に密着し、これらのGNR層１４、２４を積層したチャネル層３３を得ることができる。
【0055】
前述のように各GNR１３、２３は真正半導体であるため、これらのGNR１３、２３から形成されるチャネル層３３も不純物を含まない真正半導体となる。
【0056】
その後に、各GNR層１４、２４の各々を大気中で８０℃程度の温度に加熱することにより両者の間に残存する水を乾燥させ、各GNR層１４、２４をファンデルワールス力で相互に確実に密着させる。
【0057】
図１４（ａ）は、チャネル層３３の平面図である。
図１４（ａ）に示すように、チャネル層３３においては、第１のGNR１３と第２のGNR２３とが平面視で交差する。
【0058】
次に、図１０（ａ）に示すように、塩酸やフッ酸等の酸で第１の支持基板１０を溶解して除去する。
【0059】
更に、図１０（ｂ）に示すように、ヨウ素とヨウ化カリウムの水溶液で第１の触媒金属層１１を溶解して除去する。
【0060】
次いで、図１０（ｃ）に示すように、シリコン基板３５ａの上に酸化シリコン層３５ｂが形成された基板３５を用意し、その基板３５の表面３５ｃにチャネル層３３を載置する。これにより、表面３５ｃとチャネル層３３との間のファンデルワールス力によってチャネル層３３が基板３５に貼付されることになる。
【0061】
次に、図１１（ａ）に示すように、アセトンで支持層２５を溶解して除去する。
【0062】
続いて、図１１（ｂ）に示すように、チャネル層３３の上側全面に蒸着法で金層を形成し、リフトオフ法でその金層をパターニングすることにより、チャネル層３３の上にソース電極３６とドレイン電極３７とを形成する。なお、金層に代えてパラジウム層でソース電極３６とドレイン電極３７とを形成してもよい。
【0063】
図１４（ｂ）は、本工程を終了した時点でのチャネル層３３の平面図である。
【0064】
前述のように、チャネル層３３においては第１のGNR１３と第２のGNR２３とが平面視で交差している。そのため、各GNR１３、２３の長さがソース電極３６とドレイン電極３７との間隔Lより短い場合でも、各GNR１３、２３を介してソース電極３６とドレイン電極３７とを接続できる。
【0065】
次に、図１２に示すように、ソース電極３６とドレイン電極３７の間のチャネル層３３の上にゲート絶縁層３８として酸化ハフニウム層をALD(Atomic Layer Deposition)法で形成する。なお、ゲート絶縁層３８は酸化ハフニウム層に限定されない。例えば、六方晶窒化ホウ素層の単結晶層をゲート絶縁層３８としてチャネル層３３に貼付してもよい。
【0066】
その後に、ゲート絶縁層３８の上にゲート電極３９として金層を蒸着法で形成することにより、ゲート電極３９をチャネル層３３に対向させる。なお、金層に代えて、プラチナ層又はアルミニウム層をゲート電極３９として形成してもよい。
【0067】
以上により、本実施形態に係る半導体装置４０の基本構造が完成する。
この半導体装置４０は、FETであって、第１のGNR層１４と第２のGNR層２４とを積層したチャネル層３３を有する。
【0068】
図１５（ａ）は、第１のGNR層１４に含まれる第１のGNR１３の拡大平面図である。
【0069】
図１５（ａ）に示すように、第１のGNR１３は、基板３５の表面３５ｃに平行な第１の面P1内に炭素原子Cの六員環を複数備える。
【0070】
その第１のGNR１３の短手方向Y1に沿った炭素原子Cの個数N1は、第１のGNR１３の成膜に使用する第１の前駆体分子で制御できる。なお、個数N1を計数する場合には、線M1のように短手方向Y1に沿って隣接する炭素原子Cを数え上げるものとする。
【0071】
例えば、3’,6’-dibromo-1,1’:2’,1”-terphenylから第１のGNR１３を形成すると個数N1は９個となる。このように短手方向に沿った炭素原子Cの個数N1が９個のGNRは「N9」とも呼ばれる。
【0072】
また、1,2-bis-(2-anthracenyl)-3,6-dibromobenzeneから第１のGNR１３を形成すると個数N1が１７個となり、「N17」の第１のGNR１３を得ることができる。
【0073】
図１５（ｂ）は、第２のGNR層２４に含まれる第２のGNR２３の拡大平面図である。
【0074】
第１のGNR１３と同様に、第２のGNR２３は、基板３５の表面３５ｃと第１の面P1の各々に平行な第２の面P2内に炭素原子Cの六員環を複数備える。
【0075】
第１のGNR１３と同様に、第２のGNR２３の短手方向Ｙ２に沿った炭素原子Cの個数N2は、第２のGNR２３の成膜に使用した第２の前駆体分子で制御できる。例えば、3’,6’-dibromo-1,1’:2’,1”-terphenylを使用すると「N9」の第２のGNR２３となり、1,2-bis-(2-anthracenyl)-3,6-dibromobenzeneを使用すると「N17」の第２のGNR２３となる。
【0076】
なお、個数N2を計数する場合には、線M2のように短手方向Y2に沿って隣接する炭素原子Cを数え上げるものとする。
【0077】
図１６（ａ）は、GNRの短手方向の幅とGNRのバンドギャップとの関係を示すグラフである。
【0078】
図１６（ａ）においては、GNRの短手方向の沿った炭素原子Cの個数Nが、整数pを利用して3p、3p+1、及び3p+2の各々で表現される各系列のグラフを併記してある。
【0079】
例えば、3pのグラフは、Nの値が３、６、９、…のときのバンドギャップを示すグラフである。また、3p+1のグラフは、Nの値が１、４、７、…のときのバンドギャップを示すグラフである。そして、3p+2のグラフは、Nの値が２、５、７、…のときのバンドギャップを示すグラフである。
【0080】
図１６（ａ）に示すように、3p、3p+1、及び3p+2のいずれの系列においても、幅が狭いほどバンドギャップが大きくなる。但し、同一の幅で見た場合は、3p、3p+2、及び3p+1の系列の順にバンドギャップが大きくなる。
【0081】
よって、第１のGNR１３のバンドギャップは、幅を定める個数N1の値と、その個数N1が属する系列（3p、3p+1、及び3p+2）とを選択することにより制御できる。これらは第１のGNR１３を形成するときに使用する第１の前駆体分子の種類で制御できる。例えば、第１の前駆体分子として3’,6’-dibromo-1,1’:2’,1”-terphenylを使用するとN1=9となり、N1が属する系列が「3p」となる。また、第１の前駆体分子として1,2-bis-(2-anthracenyl)-3,6-dibromobenzeneを使用するとN1=17となり、個数N1が属する系列が「3p+2」となる。
【0082】
これと同様に、第２のGNR２３のバンドギャップも、幅を定める個数N2の値と、その個数N2が属する系列（3p、3p+1、及び3p+2）とを選択することにより制御できる。
【0083】
このようにバンドギャップを制御することにより、本実施形態では第２のGNR２３のバンドギャップを第１のGNR１３のバンドギャップよりも小さくする。これにより、第２のGNR２３に接続されたソース電極３６からチャネル層３３にホールを注入するときの障壁が小さくなり、チャネル層３３に効率的にホールを注入できる。
【0084】
なお、図１２の例ではドレイン電極３７が第２のGNR層２４に接続されていない例を示しているが、ソース電極３６とドレイン電極３７の少なくとも一方が第２のGNR層２４に接続されればよい。これにより、ソース電極３６とドレイン電極３７のうち、第２のGNR層２４と接続されている方の電極からチャネル層３３に効率的にキャリアを注入できる。
【0085】
また、図１６（ａ）によれば、以下の（１）～（３）の条件のいずれかを採用することにより、凡そ第２のGNR２３のバンドギャップを第１のGNR１３のバンドギャップよりも小さくできる。
【0086】
（１）N1=3p+1のとき
個数N2は、3p+1の系列に属するN2＞N1の自然数。又は、個数N2は、3pと3p+1のいずれかの系列に属する自然数。
【0087】
（２）N1=3pのとき
個数N2は、3pの系列に属するN2＞N1の自然数。又は、個数N2は、3p+2の系列に属する自然数。
【0088】
（３）N1=3p+2のとき
個数N2は、3p+２の系列に属するN2＞N1の自然数。
【0089】
次に、チャネル層３３の伝導性について説明する。
図１６（ｂ）は、チャネル層３３の拡大断面図である。
図１６（ｂ）に示すように、第１のGNR１３のπ軌道１３ｐは、炭素の六員環の空間対称性に起因して、該六員環が位置する面P1に垂直な方向Z1に向かって伸びる。同様の理由により、第２のGNR２３のπ軌道２３ｐも面Ｐ２に垂直な方向Z2に向かって伸びる。
【0090】
その結果、本実施形態ではπ軌道１３ｐ、２３ｐ同士が相互に重複し、上下に隣接する各GNR１３、２３を電子が移動するのが容易になる。そのため、単層の第１のGNR層１４の内部や単層の第２のGNR層２４の内部を電子がホッピング伝導する場合と比較して、チャネル層３３の全体の電気伝導性を高めることができる。
【0091】
本願発明者は、これを確かめるために半導体装置４０の特性を調査した。その調査では、比較例として、チャネル層３３として単層の第１のGNR層１４のみを使用した場合も調べた。
【0092】
図１７（ａ）は、その比較例に係る半導体装置４０の特性の調査結果を示すグラフである。このグラフの横軸は、ソース電極３６とドレイン電極３７との間の電圧として定義されるドレイン電圧である。また、グラフの縦軸は、ソース電極３６とドレイン電極３７との間を流れるドレイン電流である。なお、ソース電極３６とドレイン電極３７との間隔L（図１４（ｂ）参照）は０．５μmとした。本願発明者は、ゲート電極を様々に変えることにより複数のグラフを得た。
【0093】
図１７（ａ）に示すように、この比較例においては、ドレイン電流の大きさが最大でも４０pA程度しかない。このように小さなドレイン電流しか得られないのは、比較例では単層の第１のGNR層１４に含まれる複数の第１のGNR１３の各々を電子がホッピング伝導するためと考えられる。
【0094】
一方、図１７（ｂ）は、図１７（ａ）におけるのと同じ調査を本実施形態に係る半導体装置４０に対して行って得られたグラフである。そのグラフの縦軸と横軸の意味は図１７（ａ）におけるのと同じなのでその説明は省略する。また、比較例と同様に、ソース電極３６とドレイン電極３７との間隔Lは０．５μmとした。
【0095】
図１７（ｂ）に示すように、本実施形態においてはドレイン電流の大きさが最大で３nAとなっており、比較例と比べてドレイン電流が二けたも増大している。
【0096】
本実施形態では各GNR層１４、２４を積層してチャネル層３３としているため、比較例と比べてチャネル層３３の厚さは２倍程度しか増加していない。これにも関わらず比較例よりもドレイン電流が二けたも増大したのは、本実施形態では図１６（ｂ）のように各GNR１３、２３のπ軌道１３ｐ、２３ｐ同士が重複し、チャネル層３３の電気伝導性が高められたためと考えられる。
【0097】
また、本願発明者は、本実施形態に係るチャネル層３３においてフェルミ面のピン止めがどの程度生じているのかを以下のように調査した。
【0098】
図１８（ａ）は、その調査で使用した計算モデルの断面図である。
この例では、ソース電極３６やドレイン電極３７を形成する金属原子４３としてパラジウム原子を想定している。また、短手方向Y1（図１５（ａ）参照）に沿った第１のGNR層１４の炭素原子の個数N1を９とし、短手方向Y2（図１５（ｂ）参照）に沿った第２のGNR層２４の炭素原子の個数N2を１１とした。
【0099】
図１８（ｂ）は、この場合のチャネル層３３のDOSを密度汎関数法で計算して得られた図である。
【0100】
図１８（ｂ）に示すように、第２のGNR層２４は、金属原子４３との反応によってバンドギャップが消失し、金属的な電子状態となっている。
【0101】
一方、第１のGNR層１４は、金属原子４３との反応が抑制されており、HOMOとLUMOの略中央にフェルミ面Fが位置している。
【0102】
図１９（ａ）は、その調査で使用した別の計算モデルの断面図である。
図１８（ａ）の例と同様に、本例でも金属原子４３としてパラジウム原子を想定している。但し、本例では、短手方向Y1（図１５（ａ）参照）に沿った第１のGNR層１４の炭素原子の個数N1を１１とし、短手方向Y2（図１５（ｂ）参照）に沿った第２のGNR層２４の炭素原子の個数N2も１１とした。
【0103】
図１９（ｂ）は、この場合のチャネル層３３のDOSを密度汎関数法で計算して得られた図である。
【0104】
図１９（ｂ）に示すように、本例においても、第２のGNR層２４は金属原子４３との反応によって金属的な電子状態となっている。
【0105】
一方、第１のGNR層１４は、金属原子４３との反応が抑制されており、HOMOとLUMOの略中央にフェルミ面Fが位置している。
【0106】
このように、図１８（ｂ）と図１９（ｂ）のいずれにおいても、第１のGNR層１４のフェルミ面FがHOMOとLUMOの略中央に位置しており、フェルミ面Fのピン止めが抑制されている。これにより、図５に示したようなバンドの曲がりが抑制され、ソース電極３６と第１のGNR層１４との間にショットキー障壁が形成されるのを防止できる。その結果、僅かなドレイン電圧でもソース電極３６からチャネル層３３にホールを注入でき、トランジスタの駆動電圧を低減することが可能となる。
【0107】
（第２実施形態）
図２０～図２４は、本実施形態に係る半導体装置の製造途中の断面図である。
【0108】
まず、第１実施形態で説明した図６（ａ）～（ｃ）の工程を行うことにより、図２０（ａ）に示すように、第１の支持基板１０の上に第１の触媒金属層１１と第１のGNR層１４とがこの順に積層された構造を作製する。
【0109】
次に、図２０（ｂ）に示すように、塩酸やフッ酸等の酸で第１の支持基板１０を溶解して除去する。
【0110】
次いで、図２０（ｃ）に示すように、シリコン基板３５ａの上に酸化シリコン層３５ｂが形成された基板３５を用意する。そして、第１のGNR層１４を下に向けた状態で基板３５の表面３５ｃの上に第１の触媒金属層１１を載置する。これにより、表面３５ｃと第１のGNR層１４との間のファンデルワールス力によって第１のGNR層１４が基板３５に貼付されることになる。
【0111】
続いて、図２０（ｄ）に示すように、ヨウ素とヨウ化カリウムの水溶液で第１の触媒金属層１１を溶解して除去する。
【0112】
ここまでの工程により、基板３５に第１のGNR層１４が貼付された構造が完成する。この後は、第１のGNR層１４と積層する第２のGNR層２４を以下のようにして形成する。
【0113】
まず、第１実施形態で説明した図７（ａ）～（ｃ）の工程を行うことにより、図２１（ａ）に示すように、第２の支持基板２０の上に第２の触媒金属層２１と第２のGNR層２４とがこの順に積層された構造を作製する。
【0114】
次いで、図２１（ｂ）に示すように、塩酸やフッ酸等の酸で第２の支持基板２０を溶解して除去する。
【0115】
次に、図２１（ｃ）に示すように、第３の支持基板５１として二酸化シリコン基板を用意する。そして、第２のGNR層２４を下に向けた状態で第３の支持基板５１の上に第２の触媒金属層２１を載置し、第３の支持基板５１と第２のGNR層２４とをファンデルワールス力で相互に吸着させる。
【0116】
その後、図２１（ｄ）に示すように、ヨウ素とヨウ化カリウムの水溶液で第２の触媒金属層２１を溶解して除去する。
【0117】
次いで、図２２（ａ）に示すように、第２のGNR層２４の上側全面に蒸着法で金層を形成し、リフトオフ法でその金層をパターニングすることによりソース電極３６とドレイン電極３７とを形成する。
【0118】
次に、図２２（ｂ）に示すように、ソース電極３６とドレイン電極３７の各々をマスクにしながら、ソース電極３６とドレイン電極３７で覆われていない部分の第２のGNR層２４をドライエッチングして除去する。このドライエッチングは、例えば、酸素プラズマを使用するRIE(Reactive Ion Etching)により行われる。
【0119】
次に、図２２（ｃ）に示すように、ソース電極３６、ドレイン電極３７、及び第３の支持基板５１の各々の上にレジスト層をスピンコート法で塗布し、それをキュアすることにより支持層５３を形成する。また、支持層５３の材料としては、例えばPMMAがある。
【0120】
続いて、図２２（ｄ）に示すように、第３の支持基板５１をフッ酸溶液で溶解して除去する。
【0121】
ここまでの工程により、第２のGNR層２４が支持層５３で支持された構造が完成する。この後は、第１のGNR層１４と第２のGNR層２４とを積層する工程に移る。
【0122】
まず、図２３（ａ）に示すように、水３１を溜めた容器３０を用意し、第１のGNR層１４を基板３５と共に水３１に浸漬する。このとき、本実施形態では第１のGNR層１４が基板３５で支持されているため第１のGNR層１４の取り扱いが容易となり、水３１に簡単に第１のGNR層１４を浸漬することができる。
【0123】
その後、第２のGNR層２４を下にして支持層５３を水３１に浮かべる。支持層５３で支持された第２のGNR層２４は取り扱いが容易であり、簡単に水３１に浮かべることができる。
【0124】
次に、図２３（ｂ）に示すように、基板３５を水３１から引き上げることにより、第１のGNR層１４で第２のGNR層２４を水３１から大気中にすくい上げる。これにより、第１実施形態と同様に、第１のGNR層１４と第２のGNR層２４との間に残存する僅かな水を介して各GNR層１４、２４が相互に密着し、これらのGNR層１４、２４を積層したチャネル層３３を得ることができる。
【0125】
第１実施形態と同様に、そのチャネル層３３は、不純物を含まない真正半導体である。
【0126】
その後に、各GNR層１４、２４の各々を大気中で８０℃程度の温度に加熱することにより両者の間に残存する水を乾燥させ、各GNR層１４、２４をファンデルワールス力で相互に確実に密着させる。
【0127】
次いで、図２４（ａ）に示すように、アセトンで支持層５３を溶解して除去する。
【0128】
次に、図２４（ｂ）に示すように、ソース電極３６とドレイン電極３７の間のチャネル層３３の上にゲート絶縁層３８として酸化ハフニウム層をALD法で形成する。なお、六方晶窒化ホウ素層の単結晶層をゲート絶縁層３８としてチャネル層３３に貼付してもよい。
【0129】
その後に、ゲート絶縁層３８の上にゲート電極３９として金層を蒸着法で形成することにより、チャネル層３３に含まれる第１のGNR層１４にゲート電極３９を対向させる。ゲート電極３９の材料としては、金の他にプラチナやアルミニウムもある。
【0130】
以上により、本実施形態に係る半導体装置６０の基本構造が完成する。
【0131】
この半導体装置６０においては、ソース電極３６とドレイン電極３７の各々の下のチャネル層３３が、第１のGNR層１４と第２のGNR層２４とを積層した構造を有する。そのため、第１実施形態と同様にチャネル層３３の電気伝導性が高まり、半導体装置６０のドレイン電流を増大させることができる。
【0132】
しかも、第１実施形態で説明したように第１のGNR層１４のフェルミ面のピン止めを抑制できるため、ソース電極３６とチャネル層３３との間にショットキー障壁が形成されるのを抑えることができる。その結果、僅かなドレイン電圧でソース電極３６からチャネル層３３にホールを注入でき、トランジスタの駆動電圧を低減できる。
【0133】
また、第１実施形態と同様に、本実施形態でも第２のGNR層２４に含まれる第２のGNR２３のバンドギャップを第１のGNR層１４に含まれる第１のGNR１３のそれよりも小さくする。これにより、ソース電極３６やドレイン電極３７からチャネル層３３にキャリアを注入するときの障壁が小さくなり、チャネル層３３に効率的にキャリアを注入できる。
【0134】
（第３実施形態）
本実施形態では、第１実施形態に係る半導体装置４０を備えた情報処理装置について説明する。
【0135】
図２５は、本実施形態に係る情報処理装置７０の模式図である。
この情報処理装置７０は、量子コンピュータであって、希釈冷凍機７１とその内部に収容された量子回路素子７２とを有する。
【0136】
このうち、希釈冷凍機７１は、液相の4Heを液相の3Heで希釈するときの希釈熱を利用した冷凍機であって、量子回路素子７２を１０mK程度の極低温に冷却する。
【0137】
また、量子回路素子７２は複数の量子ビットを備えた回路素子である。その量子ビットのオンオフを制御する制御チップとして、第１実施形態に係る半導体装置４０が量子回路素子７２に貼付される。なお、半導体装置４０に代えて、第２実施形態に係る半導体装置６０を量子回路素子７２に貼付してもよい。
【0138】
このような情報処理装置７０によれば、量子回路素子７２と半導体装置４０とを共に希釈冷凍機７１に収容する。そのため、外部から希釈冷凍機７１に熱が流入する経路がなくなり、希釈冷凍機７１で効率的に量子回路素子７２を冷却することができる。
【0139】
しかも、各GNR層１４、２４（図１２参照）は不純物を含まない真正半導体であるため、キャリアは各GNR層１４、２４の不純物から発生せずに、ソース電極３６やドレイン電極３７から各GNR層１４、２４に注入される。そのため、不純物から発生するキャリアの活性化率が低温において低下するという問題が発生せず、低温においても各GNR層１４、２４におけるキャリア濃度を維持することが可能となる。
【0140】
図２６は、本実施形態とは異なり、シリコン基板に形成されたMOSFETを備えた半導体装置８１で量子回路素子７２を制御する場合の模式図である。そのMOSFETにおいては、シリコン基板に注入されたp型不純物やn型不純物からキャリアが生成する。そのため、低温においてキャリアの活性化率が低下してしまい、MOSFETにおけるキャリア濃度が低下してしまう。これを避けるため、図２６の例では希釈冷凍機７１の外部に半導体装置８１を置き、半導体装置８１を室温に維持する。そして、半導体装置８１と量子回路素子７２とをケーブル８２で接続する。
【0141】
この場合は、ケーブル８２を介して希釈冷凍機７１の外部から内部に熱が流入し、希釈冷凍機７１で量子回路素子７２を冷却するのが困難となってしまう。
【0142】
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 複数の第１のグラフェンナノリボンを備えた第１のグラフェンナノリボン層と、前記第１のグラフェンナノリボンよりもバンドギャップが狭い第２のグラフェンナノリボンを複数備えた第２のグラフェンナノリボン層とが積層されたチャネル層と、
前記チャネル層に接続されたソース電極と、
前記チャネル層に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置に設けられたゲート電極とを有し、
前記ソース電極と前記ドレイン電極のうちの少なくとも一方が、前記第２のグラフェンナノリボン層に接続されたことを特徴とする半導体装置。
（付記２） 前記第１のグラフェンナノリボンは、第１の面に含まれる炭素原子の六員環を有し、
前記第２のグラフェンナノリボンは、前記第１の面に平行な第２の面に含まれる炭素原子の六員環を有することを特徴とする付記１に記載の半導体装置。
（付記３） 第１の触媒金属層の上に、複数の第１のグラフェンナノリボンを備えた第１のグラフェンナノリボン層を形成する工程と、
第２の触媒金属層の上に、前記第１のグラフェンナノリボンよりもバンドギャップが小さい第２のグラフェンナノリボンを複数備えた第２のグラフェンナノリボン層を形成する工程と、
前記第１のグラフェンナノリボン層と前記第２のグラフェンナノリボン層とを積層することによりチャネル層を形成する工程と、
前記チャネル層の上にソース電極とドレイン電極とを形成することにより、前記ソース電極と前記ドレイン電極の少なくとも一方を前記第２のグラフェンナノリボン層に接続する工程と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記４） 前記チャネル層を形成する工程は、
前記第２のグラフェンナノリボン層を水に浮かべる工程と、
前記第１のグラフェンナノリボン層で前記第２のグラフェンナノリボン層を前記水からすくい上げることにより、前記第１のグラフェンナノリボン層と前記第２のグラフェンナノリボン層とを積層する工程とを有することを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記第２のグラフェンナノリボン層の上に支持層を形成する工程を更に有し、
前記第２のグラフェンナノリボン層を前記水に浮かべる工程は、前記第２のグラフェンナノリボン層を下にして前記支持層を前記水に浮かべることにより行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 基板に前記第１のグラフェンナノリボン層を貼付する工程を更に有し、
前記第１のグラフェンナノリボン層と前記第２のグラフェンナノリボン層とを積層する工程は、前記基板と前記第１のグラフェンナノリボン層とを前記水に浸漬し、前記水から前記基板を引き上げて前記第１のグラフェンナノリボン層で前記第２のグラフェンナノリボン層を前記水からすくい上げることにより行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記７） 量子ビットを備えた量子回路素子と、
前記量子ビットを制御する半導体装置とを有し、
前記半導体装置は、
複数の第１のグラフェンナノリボンを備えた第１のグラフェンナノリボン層と、前記第１のグラフェンナノリボンよりもバンドギャップが狭い第２のグラフェンナノリボンを複数備えた第２のグラフェンナノリボン層とが積層されたチャネル層と、
前記チャネル層に接続されたソース電極と、
前記チャネル層に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記チャネル層に対向する位置に設けられたゲート電極とを有し、
前記ソース電極と前記ドレイン電極のうちの少なくとも一方が、前記第２のグラフェンナノリボン層に接続されたことを特徴とする情報処理装置。
【符号の説明】
【0143】
５…トランジスタ、６…GNR層、７…ソース電極、８…ドレイン電極、９…π軌道、１０…第１の支持基板、１１…第１の触媒金属層、１１ａ…表面、１２…第１の分子層、１３…第１のGNR、１３ｐ…π軌道、１４…第１のGNR層、２０…第２の支持基板、２１…第２の触媒金属層、２１ａ…表面、２２…第２の分子層、２３…第２のGNR、２３ｐ…π軌道、２４…第２のGNR層、２５…支持層、３０…容器、３１…水、３３…チャネル層、３５…基板、３５ａ…シリコン基板、３５ｂ…酸化シリコン層、３５ｃ…表面、３６…ソース電極、３７…ドレイン電極、３８…ゲート絶縁層、３９…ゲート電極、４０…半導体装置、４３…金属原子、５１…第３の支持基板、５３…支持層、６０…半導体装置、７０…情報処理装置、７１…希釈冷凍機、７２…量子回路素子、８１…半導体装置、８２…ケーブル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
Copyright © 2010-2025 Science Impact Inc. All Rights Reserved.