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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-26
(45)【発行日】2024-07-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H02M 7/48 20070101AFI20240627BHJP
H02M 1/08 20060101ALI20240627BHJP
H03K 17/16 20060101ALI20240627BHJP
【ＦＩ】
H02M7/48 M ZAB
H02M1/08 A
H03K17/16 J
【請求項の数】
9
(21)【出願番号】P 2021566808
(86)(22)【出願日】2020-08-26
(86)【国際出願番号】 JP2020032150
(87)【国際公開番号】W WO2021131157
(87)【国際公開日】2021-07-01
【審査請求日】2023-04-26
(31)【優先権主張番号】P 2019239428
(32)【優先日】2019-12-27
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】原 英夫
【審査官】栗栖 正和
(56)【参考文献】
【文献】特開２０１４－０９０００６（ＪＰ，Ａ）
【文献】特開２０１１－０５５４７０（ＪＰ，Ａ）
【文献】特開２０１９－１９８０３１（ＪＰ，Ａ）
【文献】特開２００５－３０４２２６（ＪＰ，Ａ）
【文献】特開２０１９－０５７９８５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ７／４８
Ｈ０２Ｍ １／０８
Ｈ０３Ｋ １７／１６
(57)【特許請求の範囲】
【請求項1】
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
を有し、
前記上側ドライバＩＣは、前記上側スイッチング素子と前記下側スイッチング素子とが接続されるノードに生じるスイッチ電圧をモニターする第１コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記上側スイッチング素子のターンオンを許可するか否かを判定する、半導体装置。
【請求項2】
前記下側ドライバＩＣは、前記スイッチ電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する、請求項１に記載の半導体装置。
【請求項3】
ブート用コンデンサの一端と接続可能な第１端子と、前記ノードに接続され、前記ブート用コンデンサの他端と接続可能な第２端子と、
電源電圧を印加可能な第３端子と、
前記第１端子と電気的に接続されるカソードと、前記第３端子と電気的に接続されるアノードを有するブート用ダイオードと、
をさらに有し、
前記下側ドライバＩＣは、前記第１端子に生じるブート電圧をモニターする第２コントローラを有し、
前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する、請求項１に記載の半導体装置。
【請求項4】
前記下側ドライバＩＣは、前記第１コントローラと通信可能な第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記第１コントローラから前記上側スイッチング素子のオンオフ状態を通知され、前記下側スイッチング素子のターンオンを許可するか否かを判定する、請求項１に記載の半導体装置。
【請求項5】
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
ブート用コンデンサの一端と接続可能な第１端子と、
前記上側スイッチング素子と前記下側スイッチング素子とが接続されるノードに接続され、前記ブート用コンデンサの他端と接続可能な第２端子と、
電源電圧を印加可能な第３端子と、
前記第１端子と電気的に接続されるカソードと、前記第３端子と電気的に接続されるアノードを有するブート用ダイオードと、
を有し、
前記上側ドライバＩＣは、前記第１端子に生じるブート電圧をモニターする第１コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記上側スイッチング素子のターンオンを許可するか否かを判定する、半導体装置。
【請求項6】
前記下側ドライバＩＣは、前記ノードに生じるスイッチ電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する、請求項５に記載の半導体装置。
【請求項7】
前記下側ドライバＩＣは、前記ブート電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する、請求項５に記載の半導体装置。
【請求項8】
前記下側ドライバＩＣは、前記第１コントローラと通信可能な第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記第１コントローラから前記上側スイッチング素子のオンオフ状態を通知され、前記下側スイッチング素子のターンオンを許可するか否かを判定する、請求項５に記載の半導体装置。
【請求項9】
前記スイッチングアームを含む３つのスイッチングアームを有し、前記上側ドライバＩＣは、３つの前記スイッチングアームにおける３つの上側スイッチング素子を駆動し、
前記下側ドライバＩＣは、３つの前記スイッチングアームにおける３つの下側スイッチング素子を駆動する、請求項１から請求項８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などのパワーデバイスと、パワーデバイスを駆動するドライバＩＣと、を１つのパッケージに収めて構成したＩＰＭ（Intelligent Power Module）が登場している。
【0003】
ＩＰＭには、パワーデバイスとして直列に接続される上側スイッチング素子（上アームスイッチング素子）と下側スイッチング素子（下アームスイッチング素子）を含むものがある。このようなＩＰＭにおいては、上側スイッチング素子の制御端を駆動する上側ドライバＩＣと、下側スイッチング素子の制御端を駆動する下側ドライバＩＣのように、ドライバＩＣが２つの個別のＩＣチップに分かれている場合がある（このようなＩＰＭの一例は、特許文献１を参照）。
【先行技術文献】
【特許文献】
【0004】
【文献】国際公開第２０１８／３８２７号
【発明の概要】
【発明が解決しようとする課題】
【0005】
ここで、上側スイッチング素子と下側スイッチング素子は、一方がオンの場合に他方がオフとなるように相補的にオンオフ制御される。このとき、上側スイッチング素子と下側スイッチング素子との両方がオンとなって上側スイッチング素子と下側スイッチング素子にかけて大電流が流れることを防止するために、上側スイッチング素子と下側スイッチング素子の両方をオフとする同時オフ期間であるデッドタイムが設けられる。
【0006】
従来、上記のような２つのドライバＩＣを含むＩＰＭにおいては、ＩＰＭ外部のマイコンから出力されてＩＰＭに入力される駆動制御信号によってデッドタイムを設けており、上側スイッチング素子と下側スイッチング素子の同時オン防止はＩＰＭ内部の制御ではなくマイコンに依存していた。
【0007】
しかしながら、マイコンから出力される駆動制御信号が不確定要因で上側スイッチング素子と下側スイッチング素子を同時オンさせる駆動制御信号となる虞があり、この場合、上側スイッチング素子と下側スイッチング素子にかけて大電流が流れる虞があった。
【0008】
上記状況に鑑み、本発明は、上側スイッチング素子と下側スイッチング素子の同時オンを抑制することが可能となる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の第１態様に係る半導体装置は、
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、
前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
を有し、
前記上側ドライバＩＣは、前記上側スイッチング素子と前記下側スイッチング素子とが接続されるノードに生じるスイッチ電圧をモニターする第１コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記上側スイッチング素子のターンオンを許可するか否かを判定する構成としている（第１の構成）。
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、
前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
を有し、
前記上側ドライバＩＣは、前記上側スイッチング素子と前記下側スイッチング素子とが接続されるノードに生じるスイッチ電圧をモニターする第１コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記上側スイッチング素子のターンオンを許可するか否かを判定する構成としている（第１の構成）。
【0010】
また、上記第１の構成において、前記下側ドライバＩＣは、前記スイッチ電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第２の構成）。
【0011】
また、上記第１の構成において、ブート用コンデンサの一端と接続可能な第１端子と、前記ノードに接続され、前記ブート用コンデンサの他端と接続可能な第２端子と、電源電圧を印加可能な第３端子と、前記第１端子と電気的に接続されるカソードと、前記第３端子と電気的に接続されるアノードを有するブート用ダイオードと、をさらに有し、
前記下側ドライバＩＣは、前記第１端子に生じるブート電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第３の構成）。
前記下側ドライバＩＣは、前記第１端子に生じるブート電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第３の構成）。
【0012】
また、上記第１の構成において、前記下側ドライバＩＣは、前記第１コントローラと通信可能な第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記第１コントローラから前記上側スイッチング素子のオンオフ状態を通知され、前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第４の構成）。
【0013】
また、本発明の第２態様に係る半導体装置は、
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、
前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
ブート用コンデンサの一端と接続可能な第１端子と、
前記上側スイッチング素子と前記下側スイッチング素子とが接続されるノードに接続され、前記ブート用コンデンサの他端と接続可能な第２端子と、
電源電圧を印加可能な第３端子と、
前記第１端子と電気的に接続されるカソードと、前記第３端子と電気的に接続されるアノードを有するブート用ダイオードと、
を有し、
前記上側ドライバＩＣは、前記第１端子に生じるブート電圧をモニターする第１コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記上側スイッチング素子のターンオンを許可するか否かを判定する構成としている（第５の構成）。
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、
前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
ブート用コンデンサの一端と接続可能な第１端子と、
前記上側スイッチング素子と前記下側スイッチング素子とが接続されるノードに接続され、前記ブート用コンデンサの他端と接続可能な第２端子と、
電源電圧を印加可能な第３端子と、
前記第１端子と電気的に接続されるカソードと、前記第３端子と電気的に接続されるアノードを有するブート用ダイオードと、
を有し、
前記上側ドライバＩＣは、前記第１端子に生じるブート電圧をモニターする第１コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記上側スイッチング素子のターンオンを許可するか否かを判定する構成としている（第５の構成）。
【0014】
また、上記第５の構成において、前記下側ドライバＩＣは、前記ノードに生じるスイッチ電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記スイッチ電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第６の構成）。
【0015】
また、上記第５の構成において、前記下側ドライバＩＣは、前記ブート電圧をモニターする第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記ブート電圧の確認に基づいて前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第７の構成）。
【0016】
また、上記第５の構成において、前記下側ドライバＩＣは、前記第１コントローラと通信可能な第２コントローラを有し、前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記第１コントローラから前記上側スイッチング素子のオンオフ状態を通知され、前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第８の構成）。
【0017】
また、本発明の第３態様に係る半導体装置は、
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、
前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
を有し、
前記上側ドライバＩＣは、第１コントローラを有し、
前記下側ドライバＩＣは、前記第１コントローラと通信可能な第２コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記第２コントローラから前記下側スイッチング素子のオンオフ状態を通知され、前記上側スイッチング素子のターンオンを許可するか否かを判定し、
前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記第１コントローラから前記上側スイッチング素子のオンオフ状態を通知され、前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第９の構成）。
入力電圧とグランド電位との間において直列に接続されてスイッチングアームを構成する上側スイッチング素子および下側スイッチング素子と、
前記上側スイッチング素子を駆動する上側ドライバＩＣと、
前記下側スイッチング素子を駆動して前記上側ドライバＩＣとは個別のチップである下側ドライバＩＣと、
を有し、
前記上側ドライバＩＣは、第１コントローラを有し、
前記下側ドライバＩＣは、前記第１コントローラと通信可能な第２コントローラを有し、
前記第１コントローラは、当該半導体装置の外部より入力される第１駆動制御信号が前記上側スイッチング素子のターンオンを指令しているとき、前記第２コントローラから前記下側スイッチング素子のオンオフ状態を通知され、前記上側スイッチング素子のターンオンを許可するか否かを判定し、
前記第２コントローラは、当該半導体装置の外部より入力される第２駆動制御信号が前記下側スイッチング素子のターンオンを指令しているとき、前記第１コントローラから前記上側スイッチング素子のオンオフ状態を通知され、前記下側スイッチング素子のターンオンを許可するか否かを判定する構成としてもよい（第９の構成）。
【0018】
また、上記第１から第９のいずれかの構成において、前記スイッチングアームを含む３つのスイッチングアームを有し、前記上側ドライバＩＣは、３つの前記スイッチングアームにおける３つの上側スイッチング素子を駆動し、前記下側ドライバＩＣは、３つの前記スイッチングアームにおける３つの下側スイッチング素子を駆動する構成としてもよい（第１０の構成）。
【発明の効果】
【0019】
本発明の半導体装置によれば、上側スイッチング素子と下側スイッチング素子の同時オンを抑制することが可能となる。
【図面の簡単な説明】
【0020】
【図1】第１実施形態に係るＩＰＭシステムの構成を示す図である。
【図2】第１実施形態に係るＩＰＭの内部構成を示す図である。
【図3】第１実施形態に係るＩＰＭに含まれる上側ドライバＩＣおよび下側ドライバＩＣにおけるスイッチングアームを駆動する回路構成を示す図である。
【図4】駆動制御信号ＨｉｎＵ、駆動制御信号ＬｉｎＵ、スイッチ電圧Ｖｓｗ（実線）、およびブート電圧Ｖｂｏｏｔ（破線）の各波形の一例を示すタイミングチャートである。
【図5】駆動制御信号ＨｉｎＵ，ＬｉｎＵに異常が生じた場合の一例を示すタイミングチャートである。
【図6】第２実施形態に係るＩＰＭにおける上側ドライバＩＣと下側ドライバＩＣの構成を示す図である。
【図7】第３実施形態に係るＩＰＭにおける上側ドライバＩＣと下側ドライバＩＣの構成を示す図である。
【図8】第４実施形態に係るＩＰＭの内部構成を示す図である。
【図9】第４実施形態に係るＩＰＭにおける上側ドライバＩＣと下側ドライバＩＣの構成を示す図である。
【図10】第５実施形態に係るＩＰＭにおける上側ドライバＩＣと下側ドライバＩＣの構成を示す図である。
【発明を実施するための形態】
【0021】
以下、本発明の例示的な実施形態について、図面を参照して説明する。
【0022】
＜第１実施形態＞
＜＜ＩＰＭシステムの構成＞＞
図１は、第１実施形態に係るＩＰＭシステム１５の構成を示す図である。図１に示すＩＰＭシステム１５は、ＭＣＵ（Micro Control Unit;マイコン）７と、フォトカプラ５Ａ～５Ｆと、フォトカプラ６と、ＩＰＭ１と、プリント基板（ＰＣＢ）１０と、を備えている。
＜＜ＩＰＭシステムの構成＞＞
図１は、第１実施形態に係るＩＰＭシステム１５の構成を示す図である。図１に示すＩＰＭシステム１５は、ＭＣＵ（Micro Control Unit;マイコン）７と、フォトカプラ５Ａ～５Ｆと、フォトカプラ６と、ＩＰＭ１と、プリント基板（ＰＣＢ）１０と、を備えている。
【0023】
ＭＣＵ７と、フォトカプラ５Ａ～５Ｆと、フォトカプラ６と、ＩＰＭ１は、プリント基板１０に半田等を用いて実装される。
【0024】
ＭＣＵ７は、比較的に高速応答であるフォトカプラ５Ａ～５Ｆの各々に駆動制御信号Ｓｃｉ１～Ｓｃｉ６を送信する。フォトカプラ５Ａ～５Ｆは、入力された駆動制御信号Ｓｃｉ６～Ｓｃｉ６を各々電気的に絶縁をしつつＩＰＭ１側へ駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷ、ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷとして伝達させる。
【0025】
ＩＰＭ１は、３相ＤＣブラシレスモータ（不図示）を駆動するモータドライバとして機能し、上側スイッチング素子と下側スイッチング素子とが直列接続されて構成されるスイッチングアーム（不図示）を３つ有している。すなわち、ＩＰＭ１は、６つのスイッチング素子を有している。ＩＰＭ１においては、入力された駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷ、ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷに基づいてドライバＩＣ（不図示）が各上側スイッチング素子および各下側スイッチング素子の制御端を駆動する。これにより、ＩＰＭ１はインバータとして動作する。なお、ＩＰＭ１の詳細な構成については、後述する。
【0026】
また、ＩＰＭ１からはフォールト信号Ｆｔｉが比較的に低速応答であるフォトカプラ６に送信される。フォールト信号Ｆｔｉは、低電圧状態や過熱状態などの異常が発生したときに送信される。フォトカプラ６は、入力されたフォールト信号Ｆｔｉを電気的に絶縁しつつＭＣＵ７側へフォールト信号Ｆｔｏとして伝達する。これにより、ＭＣＵ７に異常状態を通知できる。
【0027】
＜＜ＩＰＭの構成＞＞
図２は、ＩＰＭ１の内部構成を示す図である。図２に示すように、ＩＰＭ１は、上側ドライバＩＣ２と、下側ドライバＩＣ３と、第１上側スイッチング素子４Ａと、第２上側スイッチング素子４Ｂと、第３上側スイッチング素子４Ｃと、第１下側スイッチング素子４Ｄと、第２下側スイッチング素子４Ｅと、第３下側スイッチング素子４Ｆと、逆並列ダイオードＤ１～Ｄ６と、ブート用ダイオードＤｂ１～Ｄｂ３と、を樹脂等の封止材により封止してパッケージ化した半導体装置（半導体パッケージ）である。
図２は、ＩＰＭ１の内部構成を示す図である。図２に示すように、ＩＰＭ１は、上側ドライバＩＣ２と、下側ドライバＩＣ３と、第１上側スイッチング素子４Ａと、第２上側スイッチング素子４Ｂと、第３上側スイッチング素子４Ｃと、第１下側スイッチング素子４Ｄと、第２下側スイッチング素子４Ｅと、第３下側スイッチング素子４Ｆと、逆並列ダイオードＤ１～Ｄ６と、ブート用ダイオードＤｂ１～Ｄｂ３と、を樹脂等の封止材により封止してパッケージ化した半導体装置（半導体パッケージ）である。
【0028】
また、ＩＰＭ１は、外部との電気的接続を確立するために、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、ＨＧＮＤ端子、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、ＬＧＮＤ端子、Ｐ端子、Ｕ端子、Ｖ端子、Ｗ端子、ＮＵ端子、ＮＶ端子、およびＮＷ端子の各外部端子（リード端子）を有している。
【0029】
第１上側スイッチング素子４Ａと、第２上側スイッチング素子４Ｂと、第３上側スイッチング素子４Ｃと、第１下側スイッチング素子４Ｄと、第２下側スイッチング素子４Ｅと、第３下側スイッチング素子４Ｆとは、一例として、それぞれＳｉ（シリコン）基板を用いたＩＧＢＴにより構成される。なお、これらのスイッチング素子は、ＩＧＢＴに限らず、Ｓｉ基板を用いたＭＯＳＦＥＴにより構成されてもよいし、ＳｉＣ基板やワイドバンドギャップ型と称される半導体基板を用いたＩＧＢＴやＭＯＳＦＥＴで構成してもよい。
【0030】
Ｐ端子には、高電圧である入力電圧Ｖｉｎ（後述の図３）が印加される。入力電圧Ｖｉｎは、例えば６００Ｖである。第１上側スイッチング素子４ＡのコレクタにはＰ端子が接続される。第１上側スイッチング素子４Ａのエミッタは、第１下側スイッチング素子４Ｄのコレクタに接続される。第１下側スイッチング素子４Ｄのエミッタは、ＮＵ端子に接続される。このように、第１上側スイッチング素子４Ａと、第１下側スイッチング素子４Ｄとが直列に接続されて第１スイッチングアーム４１を構成する。
【0031】
第２上側スイッチング素子４ＢのコレクタにはＰ端子が接続される。第２上側スイッチング素子４Ｂのエミッタは、第２下側スイッチング素子４Ｅのコレクタに接続される。第２下側スイッチング素子４Ｅのエミッタは、ＮＶ端子に接続される。このように、第２上側スイッチング素子４Ｂと、第２下側スイッチング素子４Ｅとが直列に接続されて第２スイッチングアーム４２を構成する。
【0032】
第３上側スイッチング素子４ＣのコレクタにはＰ端子が接続される。第３上側スイッチング素子４Ｃのエミッタは、第３下側スイッチング素子４Ｆのコレクタに接続される。第３下側スイッチング素子４Ｆのエミッタは、ＮＷ端子に接続される。このように、第３上側スイッチング素子４Ｃと、第３下側スイッチング素子４Ｆとが直列に接続されて第３スイッチングアーム４３を構成する。
【0033】
ＮＵ端子、ＮＶ端子、およびＮＷ端子は、共通の抵抗Ｒｓ（後述の図３）を介してグランド電位の印加端に接続される。
【0034】
このように、ＩＰＭ１は、６つのスイッチング素子を１つのパッケージに収めた構成となる。また、第１上側スイッチング素子４Ａには、逆並列ダイオードＤ１が接続され、第２上側スイッチング素子４Ｂには、逆並列ダイオードＤ２が接続され、第３上側スイッチング素子４Ｃには、逆並列ダイオードＤ３が接続され、第１下側スイッチング素子４Ｄには、逆並列ダイオードＤ４が接続され、第２下側スイッチング素子４Ｅには、逆並列ダイオードＤ５が接続され、第３下側スイッチング素子４Ｆには、逆並列ダイオードＤ６が接続される。各スイッチング素子はＩＧＢＴで構成されるので、逆並列ダイオードＤ１～Ｄ６は外付けの素子として構成される。なお、各スイッチング素子がＭＯＳＦＥＴで構成される場合は、逆並列ダイオードＤ１～Ｄ６は各スイッチング素子に内蔵される寄生ダイオード（ボディダイオード）として構成される。
【0035】
Ｕ端子は、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄとが接続されるノードＮｓｗに接続される。Ｕ端子は、ＩＰＭ１外部の３相ＤＣブラシレスモータであるモータＭ（後述する図３）のＵ相端子に接続される。Ｖ端子は、第２上側スイッチング素子４Ｂと第２下側スイッチング素子４Ｅとが接続されるノードに接続される。Ｖ端子は、モータＭのＶ相端子に接続される。Ｗ端子は、第３上側スイッチング素子４Ｃと第３下側スイッチング素子４Ｆとが接続されるノードに接続される。Ｗ端子は、モータＭのＷ相端子に接続される。
【0036】
上側ドライバＩＣ２は、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、およびＨＧＮＤ端子に電気的接続される。
【0037】
ＶＢＵ端子は、ＩＰＭ１外部のブート用コンデンサ（Ｕ相用）Ｃｂ１（後述する図３）の一端に接続される。ＶＢＵ端子は、ブート用ダイオードＤｂ１のカソードに接続される。ブート用ダイオードＤｂ１のアノードは、上側ドライバＩＣ２に電気的接続される。ＶＢＶ端子は、ＩＰＭ１外部のブート用コンデンサ（Ｖ相用）（不図示）の一端に接続される。ＶＢＶ端子は、ブート用ダイオードＤｂ２のカソードに接続される。ブート用ダイオードＤｂ２のアノードは、上側ドライバＩＣ２に電気的接続される。ＶＢＷ端子は、ＩＰＭ１外部のブート用コンデンサ（Ｗ相用）（不図示）の一端に接続される。ＶＢＷ端子は、ブート用ダイオードＤｂ３のカソードに接続される。ブート用ダイオードＤｂ３のアノードは、上側ドライバＩＣ２に電気的接続される。
【0038】
ＨＶＣＣ端子は、上側ドライバＩＣ２に電源電圧Ｖｃｃを供給する端子である。ＨＩＮＵ端子、ＨＩＮＶ端子、およびＨＩＮＷ端子にはそれぞれ、外部のＭＣＵ７（図１）から駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷが入力される。上側ドライバＩＣ２は、これらの駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷに基づいて第１上側スイッチング素子４Ａ、第２上側スイッチング素子４Ｂ、第３上側スイッチング素子４Ｃのそれぞれのゲート（制御端）を駆動して、各上側スイッチング素子をオンオフ制御する。
【0039】
ＨＧＮＤ端子とＬＧＮＤ端子は、ＩＰＭ１の内部で互いに接続されている。
【0040】
下側ドライバＩＣ３は、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、およびＬＧＮＤ端子に電気的接続される。
【0041】
ＬＶＣＣ端子は、下側ドライバＩＣ３に電源電圧Ｖｃｃを供給する端子である。ＬＩＮＵ端子、ＬＩＮＶ端子、およびＬＩＮＷ端子にはそれぞれ、外部のＭＣＵ７（図１）から駆動制御信号ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷが印加される。下側ドライバＩＣ３は、これらの駆動制御信号ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷに基づいて第１下側スイッチング素子４Ｄ、第２下側スイッチング素子４Ｅ、第３下側スイッチング素子４Ｆのそれぞれのゲート（制御端）を駆動して、各下側スイッチング素子をオンオフ制御する。
【0042】
ＦＯ端子は、下側ドライバＩＣ３から出力されるフォールト信号Ｆｔｉ（図１）をＭＣＵ７側へ出力させる端子である。ＣＩＮ端子は、下側スイッチング素子４Ｄ～４Ｆを流れる電流を検出した電流検出信号Ｖｉｓ（後述する図３）が入力される端子である。
【0043】
このように、ＩＰＭ１は、上側スイッチング素子を駆動する上側ドライバＩＣ２と、下側スイッチング素子を駆動する下側ドライバＩＣ３と、の個別のＩＣチップを有する構成である２チップ構成を有している。なお、上側ドライバＩＣ２は、例えば、高電圧に対応したＳＯＩ（Silicon ON Insulator）プロセスにより形成される。
【0044】
図３は、上側ドライバＩＣ２および下側ドライバＩＣ３におけるスイッチングアーム４１（第１上側スイッチング素子４Ａおよび第１下側スイッチング素子４Ｄ）を駆動する回路構成の一例を示す図である。すなわち、ここではモータＭの３相のうちＵ相用の構成について代表的に説明する。
【0045】
図３に示すように、上側ドライバＩＣ２は、入力側（ＨＩＮＵ端子側）から出力側（Ｕ端子側）に向けて順に、抵抗Ｒ２２、シュミットトリガ２１、レベルシフタ２２、コントローラ２３、パルスジェネレータ２４、レベルシフタ２５、フィルタ２６、ＲＳフリップフロップ２７、およびドライバ２８を有する。
【0046】
抵抗Ｒ２２は、ＨＩＮＵ端子をグランド電位の印加端にプルダウンする。このため、ＨＩＮＵ端子がオープン状態である場合には、ＭＣＵ７からＨＩＮＵ端子に入力される駆動制御信号ＨｉｎＵがローレベル（第１上側スイッチング素子４Ａがオフするための論理レベル）となるので、第１上側スイッチング素子４Ａが意図せずにオンされることがない。
【0047】
シュミットトリガ２１は、ＨＩＮＵ端子に入力される駆動制御信号ＨｉｎＵをレベルシフタ２２に伝達する。なお、シュミットトリガ２１の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
【0048】
レベルシフタ２２は、シュミットトリガ２１の出力信号をコントローラ２３への入力に適した電圧レベルにレベルシフトして出力する。コントローラ２３は、異常保護部３０１から入力される異常信号に基づいて、レベルシフタ２２の出力信号をパルスジェネレータ２４に伝達するか否か（ひいては第１上側スイッチング素子４Ａの駆動可否）を制御する。
【0049】
パルスジェネレータ２４は、コントローラ２３の出力信号に基づいて、オン信号Ｓｏｎおよびオフ信号Ｓｏｆｆの各パルス信号を生成する。詳述すると、パルスジェネレータ２４は、コントローラ２３の出力信号の立上りエッジをトリガとして、オン信号Ｓｏｎを所定のオン期間Ｔｏｎ１だけハイレベルとし、コントローラ２３の出力信号の立下りエッジをトリガとして、オフ信号Ｓｏｆｆを所定のオン期間Ｔｏｎ２だけハイレベルとする。なお、オン期間Ｔｏｎ１およびオン期間Ｔｏｎ２は、オン信号Ｓｏｎとオフ信号Ｓｏｆｆの双方が同時にはハイレベルとはならないように設定されている。すなわちＩＰＭ１が正常に動作しているとき、オン信号Ｓｏｎとオフ信号Ｓｏｆｆの一方がハイレベルときは、他方はローレベルになる。
【0050】
レベルシフタ２５は、フィルタ２６、ＲＳフリップフロップ２７、およびドライバ２８を含む高電位ブロックと、パルスジェネレータ２４を含む低電位ブロックとの間において、低電位ブロックから高電位ブロックに、信号レベルをシフトして伝達する回路である。詳述すると、レベルシフタ２５は、低電位ブロックに属するパルスジェネレータ２４から、オン信号Ｓｏｎ とオフ信号Ｓｏｆｆの各パルス信号が入力される。レベルシフタ２５は、これらの信号をそれぞれレベルシフトさせ、第１シフト済み信号および第２シフト済み信号としてフィルタ２６に出力する。なお、高電位ブロックは、ＶＢＵ端子に印加されるブート電圧Ｖｂｏｏｔと、Ｕ端子に印加されるスイッチ電圧Ｖｓｗとの間で動作する。
【0051】
フィルタ２６は、レベルシフタ２５から入力される第１シフト済み信号および第２シフト済み信号に対してフィルタ処理を行い、ＲＳフリップフロップ２７に出力する回路である。
【0052】
ＲＳフリップフロップ２７は、フィルタ２６によりフィルタ処理が行われた第１シフト済み信号がセット信号Ｓｓｅｔとして入力されるセット端子（Ｓ端子）、フィルタ２６によりフィルタ処理が行われた第２シフト済み信号がリセット信号Ｓｒｅｓｅｔとして入力されるリセット端子（Ｒ端子）、および出力信号Ｓｑを出力する出力端子（Ｑ端子）を有する。ＲＳフリップフロップは、セット信号Ｓｓｅｔの立下りエッジをトリガとして出力信号Ｓｑをハイレベルにセットし、リセット信号Ｓｒｅｓｅｔの立下りエッジをトリガとして出力信号Ｓｑをローレベルにセットする。
【0053】
ドライバ２８は、ＲＳフリップフロップ２７の出力信号に応じた信号である上側出力信号ＨＯＵを生成して、第１上側スイッチング素子４Ａのゲートに上側出力信号ＨＯＵを出力する。なお、上側出力信号ＨＯＵのハイレベルはブート電圧Ｖｂｏｏｔとなり、ローレベルはスイッチ電圧Ｖｓｗとなる。
【0054】
また、上側ドライバＩＣ２は、抵抗Ｒ２１を含んでいる。ブートストラップ回路ＢＳＵは、抵抗Ｒ２１と、アノードが抵抗Ｒ２１を介してＨＶＣＣ端子に接続されたブート用ダイオードＤｂ１と、ブート用ダイオードＤｂ１のカソードに接続されたＶＢＵ端子とＵ端子との間に設けられたブート用コンデンサＣｂ１と、を有する。すなわち、ブートコンデンサＣｂ１の一端はＶＢＵ端子に接続され、他端はＵ端子に接続されている。
【0055】
ブートストラップ回路ＢＳＵは、ＶＢＵ端子にブート電圧Ｖｂｏｏｔ（ドライバ２８などを含む高電位ブロックの駆動電圧）を生成する。抵抗Ｒ２１は、電源電圧ＶｃｃからＨＶＣＣ端子を介してダイオードＤｂ１に供給される電流を制限する。これにより、ブート用コンデンサＣｂ１への充電電流が制限される。
【0056】
なお、第２上側スイッチング素子４Ｂ（Ｖ相）、第３上側スイッチング素子４Ｃ（Ｗ相）それぞれを駆動する回路構成は、上述した抵抗Ｒ２２からドライバ２８へかけての構成と同様に上側ドライバＩＣ２において構成される。また、Ｖ相、Ｗ相それぞれに対応して、ブートストラップ回路ＢＳＵと同様のブートストラップ回路が構成される。
【0057】
下側ドライバＩＣ３は、入力側（ＬＩＮＵ端子側）から出力側（Ｕ端子側）に向けて順に、抵抗Ｒ３１、シュミットトリガ３１、レベルシフタ３２、コントローラ３３、遅延回路３４、およびドライバ３５を有する。
【0058】
抵抗Ｒ３１は、ＬＩＮＵ端子をグランド電位の印加端にプルダウンする。このため、ＬＩＮＵ端子がオープン状態である場合には、ＭＣＵ７からの駆動制御信号ＬｉｎＵがローレベル（第１下側スイッチング素子４Ｄをオフするための論理レベル）となるので、第１下側スイッチング素子４Ｄが意図せずにオンされることはない。
【0059】
シュミットトリガ３１は、ＬＩＮＵ端子に入力される駆動制御信号ＬｉｎＵをレベルシフタ３２に伝達する。なお、シュミットトリガ３１の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
【0060】
レベルシフタ３２は、シュミットトリガ３１の出力信号をコントローラ３３への入力に適した電圧レベルにレベルシフトして出力する。
【0061】
コントローラ３３は、異常保護部３０１から入力される異常信号に基づいて、レベルシフタ３２の出力信号を遅延回路３４に伝達するか否か（ひいては第１下側スイッチング素子４Ｄの駆動可否）を制御する。
【0062】
遅延回路３４は、コントローラ３３の出力信号に所定の遅延（上側ドライバＩＣ２のパルスジェネレータ２４、レベルシフタ２５、フィルタ２６、およびＲＳフリップフロップ２７で生じる回路遅延に相当）を与えてドライバ３５に伝達する。
【0063】
ドライバ３５は、遅延回路３４により遅延されたコントローラ３３の出力信号に基づいて、第１下側スイッチング素子４Ｄのゲートに下側出力信号ＬＯＵを出力する。なお、下側出力信号ＬＯＵのハイレベルは電源電圧Ｖｃｃとなり、ローレベルはグランド電位となる。
【0064】
異常保護部３０１は、異常信号生成回路３０、ローパスフィルタ３６、温度保護回路（ＴＳＤ［Thermal Shut Down］回路）３７、および低電圧誤動作防止回路（ＵＬＶＯ回路）３８、および過電流保護回路３９を有する。
【0065】
ＴＳＤ回路３７は、ＩＰＭ（半導体装置）１のジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
【0066】
ＵＶＬＯ回路３８は、電源電圧Ｖｃｃが所定の閾値電圧を下回ったときに、誤動作防止信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
【0067】
ＣＩＮ端子は、ＮＵ端子と抵抗Ｒｓの一端とが接続されるノードに接続される。ローパスフィルタ３６は、ＣＩＮ端子に電気的に接続されている。ローパスフィルタ３６は、ＣＩＮ端子に発生する電流検出信号Ｖｉｓを過電流保護回路３９に出力する。過電流保護回路３９は、コンパレータから構成され、その非反転入力端子（＋）にローパスフィルタ３６の出力が入力され、その反転端子（－）に基準電圧が印加される。過電流保護回路３９は、電流検出信号Ｖｉｓが所定の閾値電圧を上回ったときに、過電流保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
【0068】
異常信号生成回路３０は、ＴＳＤ回路３７から入力される温度保護信号、ＵＶＬＯ回路３８から入力される誤動作防止信号、過電流保護回路３９から入力される過電流保護信号をそれぞれ監視している。異常信号生成回路３０は、温度保護信号、誤動作防止信号、過電流保護信号の少なくともいずれかが異常を示している場合には、異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。異常信号生成回路３０は、異常信号をコントローラ３３に出力する。
【0069】
コントローラ３３は、異常を示す異常信号を入力された場合、第１下側スイッチング素子４Ｄをオフとさせる。ＮＭＯＳトランジスタＮＭ３１は、ＦＯ端子からフォールト信号Ｆｔｉを出力するためのオープンドレイン出力段を形成する。異常が生じていない場合には、ＮＭＯＳトランジスタＮＭ３１が異常信号生成回路３０によってオフとされ、フォールト信号Ｆｔｉがハイレベルとされる。一方、異常が生じている場合には、ＮＭＯＳトランジスタＮＭ３１が異常信号生成回路３０によってオンとされ、フォールト信号Ｆｔｉがローレベルとされる。
【0070】
なお、第２下側スイッチング素子４Ｅ（Ｖ相）、第３下側スイッチング素子４Ｆ（Ｗ相）それぞれを駆動する回路構成は、上述した抵抗Ｒ３１からドライバ３５へかけての構成と同様に下側ドライバＩＣ３において構成される。
【0071】
＜＜同時オン防止制御＞＞
このような構成のＩＰＭ１における上側ドライバＩＣ２は、上側スイッチング素子と下側スイッチング素子の同時オンを防止する制御機能を有しており、以下これについて述べる。ここでは、図３に示す構成による第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄの同時オン防止機能について代表的に説明する。
このような構成のＩＰＭ１における上側ドライバＩＣ２は、上側スイッチング素子と下側スイッチング素子の同時オンを防止する制御機能を有しており、以下これについて述べる。ここでは、図３に示す構成による第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄの同時オン防止機能について代表的に説明する。
【0072】
図３に示す上側ドライバＩＣ２の構成において、コントローラ２３は、ノードＮｓｗと電気的に接続されている。これにより、コントローラ２３は、ノードＮｓｗに発生するスイッチ電圧Ｖｓｗをモニターすることができる。
【0073】
ここで図４は、駆動制御信号ＨｉｎＵ、駆動制御信号ＬｉｎＵ、スイッチ電圧Ｖｓｗ（実線）、およびブート電圧Ｖｂｏｏｔ（破線）の各波形の一例を示すタイミングチャートである。なお、図４は、ＭＣＵ７から出力される駆動制御信号ＨｉｎＵ，ＬｉｎＵが正常である場合を示す。
【0074】
図４において、タイミングｔ１の手前では、駆動制御信号ＨｉｎＵがハイレベルであり、コントローラ２３の出力信号により、第１上側スイッチング素子４Ａはオン状態である。また、駆動制御信号ＬｉｎＵがローレベルであり、コントローラ３３の出力信号により、第１下側スイッチング素子４Ｄはオフ状態である。これにより、スイッチ電圧Ｖｓｗは、入力電圧Ｖｉｎとなる。
【0075】
そして、タイミングｔ１で駆動制御信号ＨｉｎＵがハイレベルからローレベルへ切り替えられると、コントローラ２３の出力信号により、第１上側スイッチング素子４Ａはターンオフされる。これにより、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄがともにオフとなるデッドタイムが開始される。
【0076】
このとき、第１上側スイッチング素子４Ａがオン状態のときに入力電圧Ｖｉｎ側から第１上側スイッチング素子４Ａ、Ｕ端子を介してモータＭ内部のインダクタに流れていた電流は、インダクタの作用により、ＮＵ端子から第１下側スイッチング素子４Ｄに接続される逆並列ダイオードＤ４を介してＵ端子へ流れ続けようとする。これにより、Ｕ端子に生じるスイッチ電圧Ｖｓｗは、グランド電位より逆並列ダイオードＤ４のＶｆ（順方向電圧）だけ低い電圧となる。
【0077】
その後、タイミングｔ２で駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられると、コントローラ３３の出力信号により、第１下側スイッチング素子４Ｄはターンオンされる。これにより、デッドタイムは終了し、スイッチ電圧Ｖｓｗは、グランド電位となる。
【0078】
そして、タイミングｔ３で駆動制御信号ＬｉｎＵがハイレベルからローレベルへ切り替えられると、コントローラ３３の出力信号により、第１下側スイッチング素子４Ｄはターンオフされ、デッドタイムが開始される。すると、インダクタの作用により、Ｕ端子から第１上側スイッチング素子４Ａに接続される逆並列ダイオードＤ１を介してＰ端子へ電流が流れ続けようとする。これにより、スイッチ電圧Ｖｓｗは、入力電圧Ｖｉｎから逆並列ダイオードＤ１のＶｆだけ高い電圧となる。
【0079】
その後、タイミングｔ４で駆動制御信号ＨｉｎＵがローレベルからハイレベルへ切り替えられると、まずコントローラ２３は、スイッチ電圧Ｖｓｗが入力電圧Ｖｉｎより高い電圧になっているかを確認する。図４の場合では、スイッチ電圧Ｖｓｗが入力電圧Ｖｉｎより高い電圧となっているので、第１下側スイッチング素子４Ｄはオフ状態であることが確認されるので、コントローラ２３は、第１上側スイッチング素子４Ａをターンオンすべく出力信号を出力する。すなわち、コントローラ２３は、第１下側スイッチング素子４Ｄがオフ状態であることを確認してから、第１上側スイッチング素子４Ａのターンオンを許可する。このとき、スイッチ電圧Ｖｓｗは、入力電圧Ｖｉｎとなる。
【0080】
一方、図５は、駆動制御信号ＨｉｎＵ，ＬｉｎＵに異常が生じた場合の一例を示している。より具体的には、タイミングｔ４で駆動制御信号ＨｉｎＵはローレベルからハイレベルへ切り替えられるが、駆動制御信号ＬｉｎＵは未だハイレベルからローレベルへ切り替えられていない。
【0081】
しかしながらこの場合、タイミングｔ４で、コントローラ２３は、スイッチ電圧Ｖｓｗをモニターすることで、スイッチ電圧Ｖｓｗはグランド電位であって入力電圧Ｖｉｎより高い電圧にはなっていないことを確認する。すなわち、第１下側スイッチング素子４Ｄはオフ状態になっていないことを確認できるので、コントローラ２３は、第１上側スイッチング素子４Ａのターンオンを許可せず、オフ状態を維持させる。そして、コントローラ２３は、スイッチ電圧Ｖｓｗのモニターを継続し、タイミングｔ５で駆動制御信号ＬｉｎＵがハイレベルからローレベルへ切り替えられ、第１下側スイッチング素子４Ｄがターンオフされる。このとき、コントローラ２３は、スイッチ電圧Ｖｓｗが入力電圧Ｖｉｎより高い電圧となったことを確認するので、第１上側スイッチング素子４Ａをターンオンすべく出力信号を出力し、第１上側スイッチング素子４Ａのターンオンを許可する。
【0082】
このようにして、図５に示すようにＭＣＵ７から出力される駆動制御信号に異常が生じた場合でも、上側ドライバＩＣ２による制御により、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄの同時オンを防止することができる。また、本実施形態では、ドライバ２８などの基準電位を設けるために、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄとが接続されるノードＮｓｗを上側ドライバＩＣ２に電気的に接続する必要が本来的にあり、その電気的接続を流用してコントローラ２３はスイッチ電圧Ｖｓｗをモニターすることができる。
【0083】
【0084】
本実施形態の第１実施形態との相違点は、図６に示すように、上側ドライバＩＣ２におけるコントローラ２３がスイッチ電圧Ｖｓｗの代わりにブート電圧Ｖｂｏｏｔをモニターすることである。そのため、本実施形態では、コントローラ２３は、ＶＢＵ端子に電気的に接続される。
【0085】
先述した図４に、破線でブート電圧Ｖｂｏｏｔを示している。タイミングｔ１の手前では、第１上側スイッチング素子４Ａがオン状態、第１下側スイッチング素子４Ｄがオフ状態であり、ブート電圧Ｖｂｏｏｔは、入力電圧Ｖｉｎ（＝スイッチ電圧Ｖｓｗ）からブート用コンデンサＣｂ１に蓄電された電荷による電圧だけ高い電圧となる。
【0086】
そして、タイミングｔ１で第１上側スイッチング素子４Ａがターンオフされると、スイッチ電圧Ｖｓｗはグランド電位より低い電圧となるが、電源電圧Ｖｃｃにより抵抗Ｒ２１およびダイオードＤｂ１を介してブート用コンデンサＣｂ１への充電が行われることにより、ブート電圧Ｖｂｏｏｔは、グランド電位より高い電圧にクランプされる。その後、ブート用コンデンサＣｂ１への充電により、ブート電圧Ｖｂｏｏｔは徐々に上昇する。
【0087】
そして、タイミングｔ２で第１下側スイッチング素子４Ｄがターンオンされると、スイッチ電圧Ｖｓｗはグランド電位となり、ブート用コンデンサＣｂ１への充電はブート電圧Ｖｂｏｏｔ＝電源電圧Ｖｃｃ－ダイオードＤｂ１のＶｆとなるまで行われる。
【0088】
そして、タイミングｔ３で第１下側スイッチング素子４Ｄがターンオフされると、スイッチ電圧Ｖｓｗが入力電圧Ｖｉｎより高い電圧となり、ブート電圧Ｖｂｏｏｔは、スイッチ電圧Ｖｓｗ＋電源電圧Ｖｃｃ－ダイオードＤｂ１のＶｆとなる。その後、内部回路によるブート用コンデンサＣｂ１の放電により、ブート電圧Ｖｂｏｏｔは徐々に低下する。
【0089】
そして、タイミングｔ４で駆動制御信号ＨｉｎＵがローレベルからハイレベルへ切り替えられると、コントローラ２３は、ブート電圧Ｖｂｏｏｔをモニターし、ブート電圧Ｖｂｏｏｔが入力電圧Ｖｉｎよりも高い電圧となっているかを確認する。図４の場合は、ブート電圧Ｖｂｏｏｔが入力電圧Ｖｉｎよりも高い電圧となっているので、コントローラ２３は、第１上側スイッチング素子４Ａをターンオンすべく出力信号を出力し、第１上側スイッチング素子４Ａをターンオンさせる。すなわち、コントローラ２３は、第１下側スイッチング素子４Ｄがオフ状態となっていることを確認してから、第１上側スイッチング素子４Ａのターンオンを許可する。
【0090】
タイミングｔ４で第１上側スイッチング素子４Ａがターンオンされると、スイッチ電圧Ｖｓｗは入力電圧Ｖｉｎとなり、ブート電圧Ｖｂｏｏｔは、入力電圧Ｖｉｎからブート用コンデンサＣｂ１に蓄電された電荷による電圧だけ高い電圧となる。その後、内部回路によるブート用コンデンサＣｂ１の放電により、ブート電圧Ｖｂｏｏｔは徐々に低下する。
【0091】
仮に図５に示すタイミングｔ４のような場合は、第１下側スイッチング素子４Ｄがオン状態であり、ブート電圧Ｖｂｏｏｔは入力電圧Ｖｉｎより低いので、コントローラ２３は、第１下側スイッチング素子４Ｄがタイミングｔ５でターンオフされてブート電圧Ｖｂｏｏｔが入力電圧Ｖｉｎより高くなったことを確認するまでは、第１上側スイッチング素子４Ａのターンオンを許可しない。
【0092】
このようにして、本実施形態であっても、図５に示すようにＭＣＵ７から出力される駆動制御信号に異常が生じた場合でも、上側ドライバＩＣ２による制御により、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄの同時オンを防止することができる。また、本実施形態では、ドライバ２８などの電源電圧として必要なブート電圧Ｖｂｏｏｔを流用してコントローラ２３はブート電圧Ｖｂｏｏｔをモニターすることができる。
【0093】
【0094】
本実施形態の第１実施形態との相違点は、図７に示すように、上側ドライバＩＣ２のコントローラ２３がスイッチ電圧Ｖｓｗをモニター可能であるのに加えて、下側ドライバＩＣ３のコントローラ３３もスイッチ電圧Ｖｓｗをモニター可能であることである。このため、本実施形態では、ノードＮｓｗが下側ドライバＩＣ３と電気的に接続される。
【0095】
本実施形態では、第１実施形態と同様に駆動制御信号ＨｉｎＵがローレベルからハイレベルへ切り替えるときにコントローラ２３がスイッチ電圧Ｖｓｗを確認するのに加えて、駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられるときにコントローラ３３がスイッチ電圧Ｖｓｗを確認する。
【0096】
図４の場合であれば、駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられるタイミングｔ２で、コントローラ３３は、スイッチ電圧Ｖｓｗをモニターし、スイッチ電圧Ｖｓｗがグランド電位よりも低い電圧であるかを確認する。ここでは、スイッチ電圧Ｖｓｗはグランド電位よりも低いので、コントローラ３３は、第１下側スイッチング素子４Ｄをターンオンすべく出力信号を出力し、第１下側スイッチング素子４Ｄをターンオンさせる。すなわち、コントローラ３３は、第１上側スイッチング素子４Ａがオフ状態であることを確認してから、第１下側スイッチング素子４Ｄのターンオンを許可する。
【0097】
仮に駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられるときに、第１上側スイッチング素子４Ａがオン状態であり、スイッチ電圧Ｖｓｗがグランド電位よりも低くない場合は、コントローラ３３は、第１上側スイッチング素子４Ａがターンオフされてスイッチ電圧Ｖｓｗがグランド電位より低くなったことを確認するまでは、第１下側スイッチング素子４Ｄのターンオンを許可しない。
【0098】
このような本実施形態であれば、第１上側スイッチング素子４Ａをターンオンさせるときの同時オン防止制御を行えるとともに、第１下側スイッチング素子４Ｄをターンオンさせるときの同時オン防止制御を行うことができる。
【0099】
なお、本実施形態の変形例として、コントローラ３３は、スイッチ電圧Ｖｓｗの代わりに、ブート電圧Ｖｂｏｏｔをモニターしてもよい。この場合、コントローラ３３は、第１上側スイッチング素子４Ａがオフ状態によりブート電圧Ｖｂｏｏｔが入力電圧Ｖｉｎより低い電圧となっていることを確認できるまで、第１下側スイッチング素子４Ｄのターンオンを許可しない。
【0100】
または、本実施形態の別の変形例として、コントローラ２３は、スイッチ電圧Ｖｓｗの代わりに、ブート電圧Ｖｂｏｏｔをモニターしてもよい。さらに当該変形例において、コントローラ３３は、スイッチ電圧Ｖｓｗの代わりに、ブート電圧Ｖｂｏｏｔをモニターしてもよい。
【0101】
【0102】
本実施形態の第１実施形態との相違点は、図８に示すように、上側ドライバＩＣ２と下側ドライバＩＣ３とのチップ間で通信５０が可能であることである。このため、本実施形態では、上側ドライバＩＣ２と下側ドライバＩＣ３との間を通信線としてのワイヤにより接続する必要がある。
【0103】
【0104】
図９に示すように、上側ドライバＩＣ２のコントローラ２３と下側ドライバＩＣ３のコントローラ３３との間で通信５０が可能となっている。また、コントローラ２３は、ドライバ２８から出力されて第１上側スイッチング素子４Ａのゲートに印加される上側出力信号ＨＯＵをモニター可能であり、コントローラ３３は、ドライバ３５から出力されて第１下側スイッチング素子４Ｄのゲートに印加される下側出力信号ＬＯＵをモニター可能である。
【0105】
本実施形態では、コントローラ２３は、駆動制御信号ＨｉｎＵがローレベルからハイレベルへ切り替えられるとき、通信５０によりコントローラ３３に第１下側スイッチング素子４Ｄのオンオフ状態を確認させる。コントローラ３３は、下側出力信号ＬＯＵを確認して第１下側スイッチング素子４Ｄのオンオフ状態を通信５０によりコントローラ２３へ通知する。コントローラ２３は、第１下側スイッチング素子４Ｄのオフ状態が確認できるまで、第１上側スイッチング素子４Ａのターンオンを許可しない。
【0106】
一方、コントローラ３３は、駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられるとき、通信５０によりコントローラ２３に第１上側スイッチング素子４Ａのオンオフ状態を確認させる。コントローラ２３は、上側出力信号ＨＯＵを確認して第１上側スイッチング素子４Ａのオンオフ状態を通信５０によりコントローラ３３へ通知する。コントローラ３３は、第１上側スイッチング素子４Ａのオフ状態が確認できるまで、第１下側スイッチング素子４Ｄのターンオンを許可しない。
【0107】
このような本実施形態によっても、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄの同時オン防止を図ることができる。ただし、本実施形態では、通信５０のためにチップ間のワイヤでの接続が必要となり、第１～第３実施形態ではその必要がないので、その点では、第１～第３実施形態は有利である。
【0108】
【0109】
本実施形態では、第４実施形態と同様にコントローラ２３とコントローラ３３と間で通信５０が可能であり、コントローラ２３は、ドライバ２８から出力される上側出力信号ＨＯＵをモニター可能である。さらに、本実施形態では、第１実施形態と同様に、コントローラ２３は、スイッチ電圧Ｖｓｗをモニター可能である。なお、コントローラ３３は、下側出力信号ＬＯＵはモニターしない。
【0110】
このような構成により、コントローラ２３は、第１実施形態と同様に、駆動制御信号ＨｉｎＵがローレベルからハイレベルへ切り替えられたとき、スイッチ電圧Ｖｓｗをモニターし、スイッチ電圧Ｖｓｗが入力電圧Ｖｉｎより高い電圧となっていることを確認できるまで、第１上側スイッチング素子４Ａのターンオンを許可しない。
【0111】
一方、コントローラ３３は、第４実施形態と同様に、駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられたとき、通信５０によりコントローラ２３に第１上側スイッチング素子４Ａのオンオフ状態を確認させる。コントローラ２３は、上側出力信号ＨＯＵを確認して第１上側スイッチング素子４Ａのオンオフ状態を通信５０によりコントローラ３３へ通知する。コントローラ３３は、第１上側スイッチング素子４Ａのオフ状態が確認できるまで、第１下側スイッチング素子４Ｄのターンオンを許可しない。
【0112】
このような本実施形態によっても、第１上側スイッチング素子４Ａと第１下側スイッチング素子４Ｄの同時オン防止を図ることができる。
【0113】
なお、本実施形態の変形例として、コントローラ２３は、スイッチ電圧Ｖｓｗをモニターする代わりに、第２実施形態と同様にブート電圧Ｖｂｏｏｔをモニターしてもよい。
【0114】
＜その他＞
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【0115】
例えば、先述したＩＰＭでは、６つのスイッチング素子（３つのスイッチングアーム）を有する構成としていたが、これに限らず、例えば２相交流を生成するインバータやフルブリッジ構成のＤＣ／ＤＣコンバータなどに適用する場合は、ＩＭＰは４つのスイッチング素子（２つのスイッチングアーム）を有してもよいし、ＤＣ／ＤＣコンバータなどに適用するためにＩＰＭは２つのスイッチング素子（１つのスイッチングアーム）を有してもよい。
【0116】
ただし、ＩＰＭが６つのスイッチング素子を有する構成では、仮にドライバＩＣを１チップとすると、ドライバＩＣとスイッチング素子とを接続するワイヤの長さのスイッチング素子間の差が大きくなる虞があるので、ドライバＩＣを２チップとすることが望ましい場合も多く、特に本発明が有効となる。
【0117】
また、例えば先述した第１実施形態の構成（図３）を変形して、図１１に示すような構成としてもよい。図１１に示す構成では、図３に示した異常保護部３０１（異常信号生成回路３０、ローパスフィルタ３６、ＴＳＤ回路３７、ＵＶＬＯ回路３８、および過電流保護回路３９）、およびＮＭＯＳトランジスタＮＭ３１を下側ドライバＩＣ３ではなく、上側ドライバＩＣ２に設けている。なお、このような変形例は、第１実施形態に限らず、先述した第２～第５実施形態に適用することも可能である。
【産業上の利用可能性】
【0118】
本発明は、例えば、ＤＣブラシレスモータの駆動手段に利用することができる。
【符号の説明】
【0119】
１ ＩＰＭ
２ 上側ドライバＩＣ
３ 下側ドライバＩＣ
４Ａ 第１上側スイッチング素子
４Ｂ 第２上側スイッチング素子
４Ｃ 第３上側スイッチング素子
４Ｄ 第１下側スイッチング素子
４Ｅ 第２下側スイッチング素子
４Ｆ 第３下側スイッチング素子
５Ａ～５Ｆ、６ フォトカプラ
７ ＭＣＵ
１０ プリント基板
１５ ＩＰＭシステム
２１ シュミットトリガ
２２ レベルシフタ
２３ コントローラ
２４ パルスジェネレータ
２５ レベルシフタ
２６ フィルタ
２７ ＲＳフリップフロップ
２８ ドライバ
３０ 異常信号生成回路
３１ シュミットトリガ
３２ レベルシフタ
３３ コントローラ
３４ 遅延回路
３５ ドライバ
３６ ローパスフィルタ
３７ ＴＳＤ回路
３８ ＵＶＬＯ回路
３９ 過電流保護回路
３０１ 異常保護部
Ｄ１～Ｄ６ 逆並列ダイオード
Ｄｂ１～Ｄｂ３ ブート用ダイオード
Ｃｂ１ ブート用コンデンサ
ＢＳＵ ブートストラップ回路
Ｍ モータ
Ｒ２１、Ｒ２２、Ｒ３１、Ｒｓ 抵抗
ＮＭ３１ ＮＭＯＳトランジスタ
２ 上側ドライバＩＣ
３ 下側ドライバＩＣ
４Ａ 第１上側スイッチング素子
４Ｂ 第２上側スイッチング素子
４Ｃ 第３上側スイッチング素子
４Ｄ 第１下側スイッチング素子
４Ｅ 第２下側スイッチング素子
４Ｆ 第３下側スイッチング素子
５Ａ～５Ｆ、６ フォトカプラ
７ ＭＣＵ
１０ プリント基板
１５ ＩＰＭシステム
２１ シュミットトリガ
２２ レベルシフタ
２３ コントローラ
２４ パルスジェネレータ
２５ レベルシフタ
２６ フィルタ
２７ ＲＳフリップフロップ
２８ ドライバ
３０ 異常信号生成回路
３１ シュミットトリガ
３２ レベルシフタ
３３ コントローラ
３４ 遅延回路
３５ ドライバ
３６ ローパスフィルタ
３７ ＴＳＤ回路
３８ ＵＶＬＯ回路
３９ 過電流保護回路
３０１ 異常保護部
Ｄ１～Ｄ６ 逆並列ダイオード
Ｄｂ１～Ｄｂ３ ブート用ダイオード
Ｃｂ１ ブート用コンデンサ
ＢＳＵ ブートストラップ回路
Ｍ モータ
Ｒ２１、Ｒ２２、Ｒ３１、Ｒｓ 抵抗
ＮＭ３１ ＮＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】