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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-27
(45)【発行日】2024-07-05
(54)【発明の名称】過電流保護回路及び負荷駆動装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20240628BHJP
【ＦＩ】
G05F1/56 320C
【請求項の数】
9
(21)【出願番号】P 2020207209
(22)【出願日】2020-12-15
(65)【公開番号】P2022094378
(43)【公開日】2022-06-27
【審査請求日】2023-11-07
(73)【特許権者】
【識別番号】715010864
【氏名又は名称】エイブリック株式会社
(72)【発明者】
【氏名】坂口 薫
【審査官】安池 一貴
(56)【参考文献】
【文献】特開２００８－２７６４７７（ＪＰ，Ａ）
【文献】特表２０１９－５３３９６１（ＪＰ，Ａ）
【文献】特開２０１２－０６４００９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３３３８１６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０５Ｆ １／５６
(57)【特許請求の範囲】
【請求項1】
出力トランジスタに流れる出力電流を制限する過電流保護回路であって、前記出力電流に比例したセンス電流を流すセンストランジスタと、
前記センス電流が流れるセンス抵抗と、
前記センス抵抗に発生するセンス電圧を検出して前記出力トランジスタのゲート電圧を制御する電流制限回路と、
前記出力トランジスタのドレイン電圧と前記センストランジスタのドレイン電圧との差電圧に基づいて、前記センス電流に加える補正センス電流を前記センス抵抗に流す電流補正回路と、
を備えることを特徴とする過電流保護回路。
【請求項2】
前記電流補正回路は、前記センストランジスタのドレインに接続されている第一入力端子と、
前記出力トランジスタのドレインに接続されている第二入力端子と、
前記センス抵抗に接続されている出力端子と、
を備え、
前記出力端子から前記補正センス電流を流すことを特徴とする請求項１に記載の過電流保護回路。
【請求項3】
前記電流補正回路は、前記センストランジスタのゲートに接続されている制御端子と、
前記制御端子にゲートがそれぞれ接続されている第一トランジスタ及び第二トランジスタと、
ソースが前記第一トランジスタのドレインに接続されている第三トランジスタと、
ソースが前記第二トランジスタのドレインに接続されている第四トランジスタと、
を備え、
前記第三トランジスタ及び前記第四トランジスタのゲート電圧差は、前記センストランジスタと前記出力トランジスタのドレイン電圧差に対応し、前記第一トランジスタが流す電流と前記第二トランジスタが流す電流との差電流を前記補正センス電流として流すことを特徴とする請求項２に記載の過電流保護回路。
【請求項4】
前記第一トランジスタ及び前記出力トランジスタのゲートＬ長は等しく、かつ前記第二トランジスタ及び前記センストランジスタのゲートＬ長は等しいことを特徴とする請求項３に記載の過電流保護回路。
【請求項5】
前記電流補正回路は、前記第一トランジスタのドレインにゲートが接続されている第五トランジスタを更に備え、
前記第五トランジスタのオンオフ状態に応じて前記補正センス電流を出力のオンオフを切り替えることを特徴とする請求項３に記載の過電流保護回路。
【請求項6】
前記第三トランジスタのゲートは前記第二入力端子に接続され、前記第四トランジスタのゲートは前記第一入力端子に接続されていることを特徴とする請求項３に記載の過電流保護回路。
【請求項7】
前記電流補正回路は、第一抵抗と、
第二抵抗と、
前記第一入力端子に非反転入力端子が接続され、反転入力端子に前記第一抵抗の一方の端子が接続されているアンプと、
を備え、
前記第一抵抗の他方の端子は前記第二入力端子に接続され、前記第一抵抗に流れる電流は前記第二抵抗に流れ、前記第二抵抗の両端がそれぞれ前記第三トランジスタ及び前記第四トランジスタのゲートにそれぞれ接続されていることを特徴とする請求項３に記載の過電流保護回路。
【請求項8】
ソースが前記センストランジスタに、ドレインが前記センス抵抗に接続されている第六トランジスタを更に備え、前記第六トランジスタのソース電圧が前記出力トランジスタのドレイン電圧に一致することを特徴とする請求項１から７のいずれかに記載の過電流保護回路。
【請求項9】
負荷に出力電流を流す出力トランジスタと、前記出力トランジスタのゲート電圧を制御する制御回路と、
前記ゲート電圧と前記出力トランジスタのドレイン電圧に応じて前記出力電流を制限する、請求項１から８のいずれかに記載の過電流保護回路と、
を有することを特徴とする負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、過電流保護回路及び負荷駆動装置に関する。
【背景技術】
【0002】
負荷に電流を供給する負荷駆動装置としてボルテージレギュレータやハイサイドスイッチ等が知られている。負荷駆動装置が過電流により破壊したり、負荷の電圧が急上昇したりすることを防ぐため、負荷駆動装置には出力電流を供給する出力トランジスタの電流を制限する過電流保護回路が備えられる。
【0003】
過電流保護回路の構成の一つとして、出力トランジスタが流す出力電流に比例したセンス電流を流すセンストランジスタを設け、センス電流が一定以上に大きくなったことを検出すると出力トランジスタの出力電流を小さくする回路が提案されている（例えば、特許文献１など参照）。
このような回路では、出力トランジスタのソース・ドレイン間電圧とセンストランジスタのソース・ドレイン間電圧とが一致しない場合には、チャネル長変調効果の影響で出力電流とセンス電流の比が変化してしまう。その対策として、出力トランジスタのドレイン電圧とセンストランジスタのドレイン電圧が一致するように、センストランジスタのドレイン電圧を制御する回路を設けることにより、過電流の検出精度が低下することを抑制している。
このような回路では、出力トランジスタのソース・ドレイン間電圧とセンストランジスタのソース・ドレイン間電圧とが一致しない場合には、チャネル長変調効果の影響で出力電流とセンス電流の比が変化してしまう。その対策として、出力トランジスタのドレイン電圧とセンストランジスタのドレイン電圧が一致するように、センストランジスタのドレイン電圧を制御する回路を設けることにより、過電流の検出精度が低下することを抑制している。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００６－２７６９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来の回路では、出力トランジスタのドレイン電圧とセンストランジスタのドレイン電圧を一致させるための回路の動作電圧が制限される場合がある。この場合、負荷駆動装置の出力端子の電圧によっては出力トランジスタとセンストランジスタのドレイン電圧を一致させることが難しい。
具体的には、特許文献１の図１の回路では、出力端子の電圧が高いときは出力トランジスタ（Ｍ１）とセンストランジスタ（Ｍ２）のドレイン電圧が一致するように動作する。しかし、配線間の短絡等の要因により出力端子が地絡し、出力トランジスタ（Ｍ１）のドレイン電圧が０Ｖになったとき、センストランジスタ（Ｍ２）のドレイン電圧はＰＭＯＳトランジスタ（Ｍ３）とセンス抵抗（Ｒ３）で発生する電圧にＰＭＯＳトランジスタ（Ｍ３）のソース・ドレイン間電圧を加えた分が接地電圧より高くなるため、０Ｖとはならない。そのため、出力トランジスタ（Ｍ１）とセンストランジスタ（Ｍ２）のドレイン電圧の違いにより、チャネル長変調効果の影響で出力電流とセンス電流の比が変化して、過電流の検出精度が低下する。
具体的には、特許文献１の図１の回路では、出力端子の電圧が高いときは出力トランジスタ（Ｍ１）とセンストランジスタ（Ｍ２）のドレイン電圧が一致するように動作する。しかし、配線間の短絡等の要因により出力端子が地絡し、出力トランジスタ（Ｍ１）のドレイン電圧が０Ｖになったとき、センストランジスタ（Ｍ２）のドレイン電圧はＰＭＯＳトランジスタ（Ｍ３）とセンス抵抗（Ｒ３）で発生する電圧にＰＭＯＳトランジスタ（Ｍ３）のソース・ドレイン間電圧を加えた分が接地電圧より高くなるため、０Ｖとはならない。そのため、出力トランジスタ（Ｍ１）とセンストランジスタ（Ｍ２）のドレイン電圧の違いにより、チャネル長変調効果の影響で出力電流とセンス電流の比が変化して、過電流の検出精度が低下する。
【0006】
本発明の一つの側面では、出力端子が地絡したときであっても過電流の検出精度を高いまま維持できる過電流保護回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一実施形態における過電流保護回路は、
出力トランジスタに流れる出力電流を制限する過電流保護回路であって、
前記出力電流に比例したセンス電流を流すセンストランジスタと、
前記センス電流が流れるセンス抵抗と、
前記センス抵抗に発生するセンス電圧を検出して前記出力トランジスタのゲート電圧を制御する電流制限回路と、
前記出力トランジスタのドレイン電圧と前記センストランジスタのドレイン電圧との差電圧に基づいて、前記センス電流に加える補正センス電流を前記センス抵抗に流す電流補正回路と、
を備えることを特徴とする。
出力トランジスタに流れる出力電流を制限する過電流保護回路であって、
前記出力電流に比例したセンス電流を流すセンストランジスタと、
前記センス電流が流れるセンス抵抗と、
前記センス抵抗に発生するセンス電圧を検出して前記出力トランジスタのゲート電圧を制御する電流制限回路と、
前記出力トランジスタのドレイン電圧と前記センストランジスタのドレイン電圧との差電圧に基づいて、前記センス電流に加える補正センス電流を前記センス抵抗に流す電流補正回路と、
を備えることを特徴とする。
【発明の効果】
【0008】
本発明の一つの側面によると、出力端子が地絡したときであっても過電流の検出精度を高いまま維持できる過電流保護回路を提供することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の第一の実施形態における過電流保護回路を示す回路図である。
【図2】第一の実施形態における過電流保護回路の特性を示すグラフである。
【図3】第一の実施形態における電流制限回路と電流補正回路の一例を示す回路図である。
【図4】第一の実施形態における電流補正回路の他の例を示す回路図である。
【図5】第二の実施形態における過電流保護回路を示す回路図である。
【図6】第二の実施形態における電流補正回路を示す回路図である。
【図7】第二の実施形態における電流補正回路の他の例を示す回路図である。
【図8】第二の実施形態における電流補正回路の他の例を示す回路図である。
【図9】第三の実施形態における過電流保護回路を示す回路図である。
【図10】第四の実施形態における過電流保護回路及び電流制限回路の他の例を示す回路図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について図面を参照して説明する。
【0011】
＜第一の実施形態＞
図１は、本発明の第一の実施形態における過電流保護回路を示す回路図である。
図１の回路は、過電流保護回路１００を含む負荷駆動装置１０を示す。負荷駆動装置１０は、出力トランジスタ１１と、制御回路１２と、過電流保護回路１００とを備えている。
負荷ＬＤは、負荷駆動装置１０の外部で出力端子３に接続されている。
図１は、本発明の第一の実施形態における過電流保護回路を示す回路図である。
図１の回路は、過電流保護回路１００を含む負荷駆動装置１０を示す。負荷駆動装置１０は、出力トランジスタ１１と、制御回路１２と、過電流保護回路１００とを備えている。
負荷ＬＤは、負荷駆動装置１０の外部で出力端子３に接続されている。
【0012】
過電流保護回路１００は、センストランジスタ１３と、センス抵抗１４と、電流制限回路３０と、電流補正回路４０とを備え、出力トランジスタ１１の出力電流ＩＯＵＴを制限するように動作する。
出力トランジスタ１１及びセンストランジスタ１３は、ＰＭＯＳトランジスタである。
出力トランジスタ１１及びセンストランジスタ１３は、ＰＭＯＳトランジスタである。
【0013】
図１の負荷駆動装置１０及び過電流保護回路１００の接続について説明する。
出力トランジスタ１１のソースは、電源端子１に接続されている。出力トランジスタ１１のゲートは、制御回路１２の出力端子と、センストランジスタ１３のゲートと、電流制限回路３０の出力端子と、電流補正回路４０の制御端子４０－４とに接続されている。出力トランジスタ１１のドレインは、出力端子３と、電流補正回路４０の第二入力端子４０－２とに接続されている。
出力トランジスタ１１のソースは、電源端子１に接続されている。出力トランジスタ１１のゲートは、制御回路１２の出力端子と、センストランジスタ１３のゲートと、電流制限回路３０の出力端子と、電流補正回路４０の制御端子４０－４とに接続されている。出力トランジスタ１１のドレインは、出力端子３と、電流補正回路４０の第二入力端子４０－２とに接続されている。
【0014】
センストランジスタ１３のソースは、電源端子１に接続されている。センストランジスタ１３のドレインは、センス抵抗１４の一方の端子と、電流制限回路３０の入力端子と、電流補正回路４０の第一入力端子４０－１及び出力端子４０－３とに接続されている。センス抵抗１４の他方の端子は、接地端子２に接続されている。
【0015】
図１の負荷駆動装置１０及び過電流保護回路１００の動作について説明する。
出力トランジスタ１１は、負荷ＬＤに電源電流を供給するため、出力端子３を介して出力電流ＩＯＵＴを出力する。
制御回路１２は、出力トランジスタ１１のゲート電圧ＶＧを制御する。
センストランジスタ１３は、出力トランジスタ１１とゲート・ソース間電圧が等しいため、出力電流ＩＯＵＴに比例したセンス電流Ｉｓ１を出力する。
出力トランジスタ１１は、負荷ＬＤに電源電流を供給するため、出力端子３を介して出力電流ＩＯＵＴを出力する。
制御回路１２は、出力トランジスタ１１のゲート電圧ＶＧを制御する。
センストランジスタ１３は、出力トランジスタ１１とゲート・ソース間電圧が等しいため、出力電流ＩＯＵＴに比例したセンス電流Ｉｓ１を出力する。
【0016】
ここで、出力トランジスタ１１のドレイン電圧を出力電圧ＶＯＵＴとし、センストランジスタ１３のドレイン電圧をセンス電圧ＶＳとする。
電流補正回路４０は、第一入力端子４０－１にセンス電圧ＶＳ、第二入力端子４０－２に出力電圧ＶＯＵＴを入力され、センス電圧ＶＳと出力電圧ＶＯＵＴとの電圧差ΔＶに基づく補正センス電流Ｉｓ２を出力する。
電流補正回路４０は、第一入力端子４０－１にセンス電圧ＶＳ、第二入力端子４０－２に出力電圧ＶＯＵＴを入力され、センス電圧ＶＳと出力電圧ＶＯＵＴとの電圧差ΔＶに基づく補正センス電流Ｉｓ２を出力する。
【0017】
センス電流Ｉｓ１及び補正センス電流Ｉｓ２は足し合わされてセンス抵抗１４に流れ、センス抵抗１４の両端にセンス電圧ＶＳが発生する。出力電流ＩＯＵＴが増加すると、出力電流ＩＯＵＴに比例してセンス電流Ｉｓ１が増加するため、センス電圧ＶＳが高くなる。センス電圧ＶＳが所定の電圧以上になると、電流制限回路３０は、出力電流ＩＯＵＴが増加しないように出力トランジスタ１１のゲート電圧ＶＧを制御する。電流制限回路３０は制御回路１２よりも出力駆動能力が高いため、電流制限回路３０による制御のほうが制御回路１２による制御よりも優先される。
【0018】
このような動作により、過電流保護回路１００は、出力トランジスタ１１が所定以上の出力電流ＩＯＵＴを流さないように電流を制限する。
【0019】
ここで、過電流保護回路１００により出力トランジスタ１１の出力電流ＩＯＵＴが制限されているとき、出力電圧ＶＯＵＴ、即ち出力トランジスタ１１のドレイン電圧は負荷ＬＤのインピーダンスと出力電流ＩＯＵＴの制限値によって決まる。地絡した場合は、出力電圧ＶＯＵＴは０Ｖとなる。一方、センストランジスタ１３のドレイン電圧であるセンス電圧ＶＳは、センス抵抗１４に発生する電圧によって決まる。
このように、出力電圧ＶＯＵＴとセンス電圧ＶＳの各電圧は異なる要因で決まるため、出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧はほとんど一致しない。出力トランジスタ１１のソース・ドレイン間電圧ＶＤＳとセンストランジスタ１３のソース・ドレイン間電圧ＶＤＳが異なると、チャネル長変調効果により、ＶＤＳ差に依存して、出力電流ＩＯＵＴとセンス電流Ｉｓ１の比（ＩＯＵＴ／Ｉｓ１）が変化する。
このように、出力電圧ＶＯＵＴとセンス電圧ＶＳの各電圧は異なる要因で決まるため、出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧はほとんど一致しない。出力トランジスタ１１のソース・ドレイン間電圧ＶＤＳとセンストランジスタ１３のソース・ドレイン間電圧ＶＤＳが異なると、チャネル長変調効果により、ＶＤＳ差に依存して、出力電流ＩＯＵＴとセンス電流Ｉｓ１の比（ＩＯＵＴ／Ｉｓ１）が変化する。
【0020】
これに対して、電流補正回路４０は、出力電流ＩＯＵＴとセンス電流Ｉｓ１の比の変化を打ち消すように、出力電圧ＶＯＵＴとセンス電圧ＶＳの差電圧ΔＶに基づいた補正センス電流Ｉｓ２を出力する。その結果、出力電圧ＶＯＵＴとセンス電圧ＶＳの差電圧ΔＶに関わらず、出力電流ＩＯＵＴとセンス抵抗１４に流れるＩｓ１＋Ｉｓ２の比は一定となる。
【0021】
このように、第一の実施形態の過電流保護回路１００によれば、出力端子３が地絡して、出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧が一致しない場合であっても、出力電流に正確に比例した電流がセンス抵抗１４に流れるため、チャネル長変調効果による影響を受けずに過電流の検出精度を高いまま維持することが可能となる。
【0022】
図２は、第一の実施形態における過電流保護回路の特性を示すグラフである。
図２のグラフは、縦軸が出力電圧ＶＯＵＴ、横軸が出力電流ＩＯＵＴである。出力電流ＩＯＵＴが大きいとき、従来の過電流保護回路では、図２の破線に示すように出力電圧ＶＯＵＴが一定電圧以下になると出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧を一致させることができないため、出力電圧ＶＯＵＴの低下に伴い出力電流ＩＯＵＴが増加する。そのため、出力電圧ＶＯＵＴが高い場合と、出力端子３が地絡した場合（ＶＯＵＴ＝０Ｖ）とで制限される出力電流値が異なり、過電流の検出精度が低下する。第一の実施形態における過電流保護回路の特性は、図２の実線に示すように出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧が一致しない場合であっても、広い出力電圧ＶＯＵＴの範囲で一定の出力電流ＩＯＵＴを保つため、出力端子３が地絡した場合であっても過電流の検出精度を高く維持することが可能となる。
図２のグラフは、縦軸が出力電圧ＶＯＵＴ、横軸が出力電流ＩＯＵＴである。出力電流ＩＯＵＴが大きいとき、従来の過電流保護回路では、図２の破線に示すように出力電圧ＶＯＵＴが一定電圧以下になると出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧を一致させることができないため、出力電圧ＶＯＵＴの低下に伴い出力電流ＩＯＵＴが増加する。そのため、出力電圧ＶＯＵＴが高い場合と、出力端子３が地絡した場合（ＶＯＵＴ＝０Ｖ）とで制限される出力電流値が異なり、過電流の検出精度が低下する。第一の実施形態における過電流保護回路の特性は、図２の実線に示すように出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧が一致しない場合であっても、広い出力電圧ＶＯＵＴの範囲で一定の出力電流ＩＯＵＴを保つため、出力端子３が地絡した場合であっても過電流の検出精度を高く維持することが可能となる。
【0023】
図３は、第一の実施形態における電流制限回路と電流補正回路の一例を示す回路図である。
なお、図３の回路図において、図１と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
また、ここでは図１の電流制限回路３０の一例を電流制限回路３０ａとし、電流補正回路４０の一例を電流補正回路４０ａとして詳細に説明する。
なお、図３の回路図において、図１と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
また、ここでは図１の電流制限回路３０の一例を電流制限回路３０ａとし、電流補正回路４０の一例を電流補正回路４０ａとして詳細に説明する。
【0024】
電流制限回路３０ａは、基準電圧源３１と、コンパレータ３２と、ＰＭＯＳトランジスタ３３とを備えている。
電流補正回路４０ａは、第一，第二，第三，第四トランジスタとしてのＰＭＯＳトランジスタ４１，４２，４３，４４と、ＮＭＯＳトランジスタ４５，４６とを備えている。
電流補正回路４０ａは、第一，第二，第三，第四トランジスタとしてのＰＭＯＳトランジスタ４１，４２，４３，４４と、ＮＭＯＳトランジスタ４５，４６とを備えている。
【0025】
図３の電流制限回路３０ａの接続について説明する。
基準電圧源３１は、コンパレータ３２の非反転入力端子と接地端子２の間に接続されている。
コンパレータ３２は、反転入力端子が電流制限回路３０ａの入力端子に、出力端子がＰＭＯＳトランジスタ３３のゲートに接続されている。
ＰＭＯＳトランジスタ３３は、ソースが電源端子１に、ドレインが電流制限回路３０ａの出力端子に接続されている。
基準電圧源３１は、コンパレータ３２の非反転入力端子と接地端子２の間に接続されている。
コンパレータ３２は、反転入力端子が電流制限回路３０ａの入力端子に、出力端子がＰＭＯＳトランジスタ３３のゲートに接続されている。
ＰＭＯＳトランジスタ３３は、ソースが電源端子１に、ドレインが電流制限回路３０ａの出力端子に接続されている。
【0026】
図３の電流補正回路４０ａの接続について説明する。
ＰＭＯＳトランジスタ４１は、ゲートが電流補正回路４０ａの制御端子４０－４に、ソースが電源端子１に、ドレインがＰＭＯＳトランジスタ４３のソースに接続されている。
ＰＭＯＳトランジスタ４２は、ゲートが電流補正回路４０ａの制御端子４０－４に、ソースが電源端子１に、ドレインがＰＭＯＳトランジスタ４４のソースに接続されている。
ＰＭＯＳトランジスタ４３は、ゲートが電流補正回路４０ａの第二入力端子４０－２を介して出力トランジスタ１１のドレインに、ドレインがＮＭＯＳトランジスタ４５のドレインと電流補正回路４０ａの出力端子４０－３に接続されている。
ＰＭＯＳトランジスタ４４は、ゲートが電流補正回路４０ａの第一入力端子４０－１を介してセンストランジスタ１３のドレインに、ドレインがＮＭＯＳトランジスタ４６のゲート及びドレインと、ＮＭＯＳトランジスタ４５のゲートとに接続されている。
ＮＭＯＳトランジスタ４５及びＮＭＯＳトランジスタ４６の各ソースは、接地端子２に接続されている。
ＰＭＯＳトランジスタ４１は、ゲートが電流補正回路４０ａの制御端子４０－４に、ソースが電源端子１に、ドレインがＰＭＯＳトランジスタ４３のソースに接続されている。
ＰＭＯＳトランジスタ４２は、ゲートが電流補正回路４０ａの制御端子４０－４に、ソースが電源端子１に、ドレインがＰＭＯＳトランジスタ４４のソースに接続されている。
ＰＭＯＳトランジスタ４３は、ゲートが電流補正回路４０ａの第二入力端子４０－２を介して出力トランジスタ１１のドレインに、ドレインがＮＭＯＳトランジスタ４５のドレインと電流補正回路４０ａの出力端子４０－３に接続されている。
ＰＭＯＳトランジスタ４４は、ゲートが電流補正回路４０ａの第一入力端子４０－１を介してセンストランジスタ１３のドレインに、ドレインがＮＭＯＳトランジスタ４６のゲート及びドレインと、ＮＭＯＳトランジスタ４５のゲートとに接続されている。
ＮＭＯＳトランジスタ４５及びＮＭＯＳトランジスタ４６の各ソースは、接地端子２に接続されている。
【0027】
図３の電流制限回路３０ａの動作について説明する。
基準電圧源３１は、所定の基準電圧を出力する。
出力電流ＩＯＵＴが小さくなり、センス抵抗１４に発生するセンス電圧ＶＳが基準電圧未満になる場合には、コンパレータ３２は“Ｈ”レベル電圧をＰＭＯＳトランジスタ３３のゲートに出力する。ＰＭＯＳトランジスタ３３は、ゲートに“Ｈ”レベル電圧が入力されるとオフになり、出力トランジスタ１１の出力電流ＩＯＵＴを制限しない。
出力電流ＩＯＵＴが大きくなり、センス電圧ＶＳが基準電圧以上になる場合には、コンパレータ３２は“Ｌ”レベル電圧をＰＭＯＳトランジスタ３３のゲートに出力する。ＰＭＯＳトランジスタ３３は、ゲートに“Ｌ”レベル電圧が入力されるとオンになり、出力トランジスタ１１のゲート・ソース間電圧を制限する。
基準電圧源３１は、所定の基準電圧を出力する。
出力電流ＩＯＵＴが小さくなり、センス抵抗１４に発生するセンス電圧ＶＳが基準電圧未満になる場合には、コンパレータ３２は“Ｈ”レベル電圧をＰＭＯＳトランジスタ３３のゲートに出力する。ＰＭＯＳトランジスタ３３は、ゲートに“Ｈ”レベル電圧が入力されるとオフになり、出力トランジスタ１１の出力電流ＩＯＵＴを制限しない。
出力電流ＩＯＵＴが大きくなり、センス電圧ＶＳが基準電圧以上になる場合には、コンパレータ３２は“Ｌ”レベル電圧をＰＭＯＳトランジスタ３３のゲートに出力する。ＰＭＯＳトランジスタ３３は、ゲートに“Ｌ”レベル電圧が入力されるとオンになり、出力トランジスタ１１のゲート・ソース間電圧を制限する。
【0028】
このように、電流制限回路３０ａは、センス電圧ＶＳに基づいて、出力電流ＩＯＵＴが所定の制限電流以上とならないように出力トランジスタ１１を制御する。
【0029】
図３の電流補正回路４０ａの動作について説明する。
ＰＭＯＳトランジスタ４１，４２は、出力トランジスタ１１とゲート・ソース間電圧が等しいため、それぞれ出力電流ＩＯＵＴに比例した電流Ｉｓ３，Ｉｓ４を出力する。電流Ｉｓ４は、ＰＭＯＳトランジスタ４４を介してＮＭＯＳトランジスタ４６に流れる。ＮＭＯＳトランジスタ４５，４６はカレントミラー回路を構成していることから、ＮＭＯＳトランジスタ４５は、電流Ｉｓ４に略比例する電流Ｉｓ４ｃを出力する。電流Ｉｓ３はＰＭＯＳトランジスタ４３を介して流れ、電流Ｉｓ３と電流Ｉｓ４ｃとの差電流が補正センス電流Ｉｓ２として電流補正回路４０ａの出力端子４０－３から出力される。
ＰＭＯＳトランジスタ４１，４２は、出力トランジスタ１１とゲート・ソース間電圧が等しいため、それぞれ出力電流ＩＯＵＴに比例した電流Ｉｓ３，Ｉｓ４を出力する。電流Ｉｓ４は、ＰＭＯＳトランジスタ４４を介してＮＭＯＳトランジスタ４６に流れる。ＮＭＯＳトランジスタ４５，４６はカレントミラー回路を構成していることから、ＮＭＯＳトランジスタ４５は、電流Ｉｓ４に略比例する電流Ｉｓ４ｃを出力する。電流Ｉｓ３はＰＭＯＳトランジスタ４３を介して流れ、電流Ｉｓ３と電流Ｉｓ４ｃとの差電流が補正センス電流Ｉｓ２として電流補正回路４０ａの出力端子４０－３から出力される。
【0030】
ＰＭＯＳトランジスタ４１のドレイン電圧は、出力電圧ＶＯＵＴよりもＰＭＯＳトランジスタ４３のゲート・ソース間電圧の分だけ高い電圧となる。ＰＭＯＳトランジスタ４２のドレイン電圧は、センス電圧ＶＳよりもＰＭＯＳトランジスタ４４のゲート・ソース間電圧の分だけ高い電圧となる。そのため、ＰＭＯＳトランジスタ４１のドレイン電圧とＰＭＯＳトランジスタ４２のドレイン電圧の差は、出力電圧ＶＯＵＴとセンス電圧ＶＳの差電圧ΔＶに略一致する。補正センス電流Ｉｓ２＝Ｉｓ３－Ｉｓ４ｃは、出力トランジスタ１１とセンストランジスタ１３のドレイン電圧差ΔＶに起因する出力電流ＩＯＵＴとセンス電流Ｉｓ１の比のズレを相殺する。
【0031】
たとえば、ＩＯＵＴ≫Ｉｓ１であり、かつＶＳ＜ＶＯＵＴであるとき、チャネル長変調効果の影響での比ＩＯＵＴ／Ｉｓ１は小さくなる。このとき、電流補正回路４０ａにおいてＩｓ３＜Ｉｓ４となるため、図３の各電流の向きを正としたとき、補正センス電流Ｉｓ２は負の値となる。補正センス電流Ｉｓ２が負であるとき、補正後の比ＩＯＵＴ／（Ｉｓ１＋Ｉｓ２）は大きくなり、チャネル長変調効果による比ＩＯＵＴ／Ｉｓ１の変化を相殺する。ＶＳ＞ＶＯＵＴであるときは逆に、比ＩＯＵＴ／Ｉｓ１は大きくなるが、補正センス電流Ｉｓ２が正の値となるため、同様に比ＩＯＵＴ／Ｉｓ１の変化は相殺される。
【0032】
このように、電流補正回路４０ａの動作により、出力端子３が地絡して、出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧が一致しない場合であっても、出力電流に正確に比例した電流がセンス抵抗１４に流れるため、チャネル長変調効果による影響を受けずに過電流の検出精度を高いまま維持することが可能となる。
【0033】
補正センス電流Ｉｓ２が所望の働きをするには、出力トランジスタ１１、センストランジスタ１３及びＰＭＯＳトランジスタ４１，４２におけるチャネル長変調効果の特性が一致する必要がある。
ここで、ＭＯＳトランジスタの飽和時のドレイン電流Ｉｄは下記式（１）で表される。
ここで、ＭＯＳトランジスタの飽和時のドレイン電流Ｉｄは下記式（１）で表される。
【0034】
【数1】
【0035】
上記式（１）において、μは移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗ／Ｌはトランジスタのゲートサイズのアスペクト比、Ｖｔｈはしきい値電圧、λはチャネル長変調係数である。
【0036】
チャネル長変調効果は、上記式（１）中の（１＋λＶＤＳ）の項で表される。λは、ＭＯＳトランジスタのチャネル長方向のゲート長Ｌに反比例する。そのため、出力トランジスタ１１及びＰＭＯＳトランジスタ４１、並びに、センストランジスタ１３及びＰＭＯＳトランジスタ４２の各ペアのＬ長は、同じサイズに設計する。また、出力トランジスタ１１及びセンストランジスタ１３のペアのＬ長も同じサイズに設計することが好ましい。
【0037】
図４は、第一の実施形態における電流補正回路の他の例を示す回路図である。
図４の電流補正回路４０ｂは、図３の電流補正回路４０ａの構成に加えて、第五トランジスタとしてのＰＭＯＳトランジスタ４７と、ＮＭＯＳトランジスタ４８と、電流源４９とを備えている。
なお、図４の回路図において、図３と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
図４の電流補正回路４０ｂは、図３の電流補正回路４０ａの構成に加えて、第五トランジスタとしてのＰＭＯＳトランジスタ４７と、ＮＭＯＳトランジスタ４８と、電流源４９とを備えている。
なお、図４の回路図において、図３と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0038】
ＰＭＯＳトランジスタ４７は、ゲートがＰＭＯＳトランジスタ４１のドレインに、ソースが電源端子１に、ドレインがＮＭＯＳトランジスタ４８のゲート及び電流源４９の一方の端子に接続されている。電流源４９の他方の端子は、接地端子２に接続されている。
ＮＭＯＳトランジスタ４８のソース及びドレインのいずれか一方は、ＮＭＯＳトランジスタ４５のドレインに、他方は電流補正回路４０ｂの出力端子４０－３に接続されている。
ＮＭＯＳトランジスタ４８のソース及びドレインのいずれか一方は、ＮＭＯＳトランジスタ４５のドレインに、他方は電流補正回路４０ｂの出力端子４０－３に接続されている。
【0039】
図４の電流補正回路４０ｂの動作について説明する。
図４の電流補正回路４０ｂは、補正センス電流Ｉｓ２がＮＭＯＳトランジスタ４８を介して出力される点で、図３の電流補正回路４０ａとは異なる。
具体的には、ＰＭＯＳトランジスタ４１のソース・ドレイン間電圧が小さく、ＰＭＯＳトランジスタ４１が非飽和動作をする場合には、ＰＭＯＳトランジスタ４７は、ゲート・ソース間電圧がトランジスタのしきい値電圧以下となりオフとなる。すると、ＮＭＯＳトランジスタ４８は、電流源４９によってゲート電圧が接地電圧レベルとなりオフとなる。ＮＭＯＳトランジスタ４８がオフであるとき、補正センス電流Ｉｓ２はセンス抵抗１４に出力されない。
図４の電流補正回路４０ｂは、補正センス電流Ｉｓ２がＮＭＯＳトランジスタ４８を介して出力される点で、図３の電流補正回路４０ａとは異なる。
具体的には、ＰＭＯＳトランジスタ４１のソース・ドレイン間電圧が小さく、ＰＭＯＳトランジスタ４１が非飽和動作をする場合には、ＰＭＯＳトランジスタ４７は、ゲート・ソース間電圧がトランジスタのしきい値電圧以下となりオフとなる。すると、ＮＭＯＳトランジスタ４８は、電流源４９によってゲート電圧が接地電圧レベルとなりオフとなる。ＮＭＯＳトランジスタ４８がオフであるとき、補正センス電流Ｉｓ２はセンス抵抗１４に出力されない。
【0040】
一方、ＰＭＯＳトランジスタ４１のソース・ドレイン間電圧が大きく、ＰＭＯＳトランジスタ４１が飽和動作をする場合には、ＰＭＯＳトランジスタ４７は、ゲート・ソース間電圧がトランジスタのしきい値電圧を超えてオンとなる。すると、ＮＭＯＳトランジスタ４８は、ゲート電圧が電源電圧レベルとなりオンとなる。ＮＭＯＳトランジスタ４８がオンであるとき、補正センス電流Ｉｓ２はセンス抵抗１４に出力される。
【0041】
図３の電流補正回路４０ａでは、出力トランジスタ１１とＰＭＯＳトランジスタ４１のドレイン電圧にはＰＭＯＳトランジスタ４３のゲート・ソース間電圧の分の差があり、出力トランジスタ１１が飽和動作であるのにＰＭＯＳトランジスタ４１が非飽和動作となる場合ある。この場合、補正センス電流Ｉｓ２による出力電流ＩＯＵＴとセンス電流Ｉｓ１の比の変化の相殺に誤差が生じる。
図４の電流補正回路４０ｂであれば、ＰＭＯＳトランジスタ４１が飽和動作であるときのみ補正センス電流Ｉｓ２を出力するため、出力トランジスタ１１とＰＭＯＳトランジスタ４１の動作状態の違いによる電流補正の誤差を抑制し、より過電流の検出精度を高くすることが可能となる。
図４の電流補正回路４０ｂであれば、ＰＭＯＳトランジスタ４１が飽和動作であるときのみ補正センス電流Ｉｓ２を出力するため、出力トランジスタ１１とＰＭＯＳトランジスタ４１の動作状態の違いによる電流補正の誤差を抑制し、より過電流の検出精度を高くすることが可能となる。
【0042】
＜第二の実施形態＞
図５は、第二の実施形態における過電流保護回路を示す回路図である。
図５の過電流保護回路２００は、図１の過電流保護回路１００の構成に加えて、第六トランジスタとしてのＰＭＯＳトランジスタ１５と、アンプ１６とを備えている。
なお、図５の回路図において、図１と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
図５は、第二の実施形態における過電流保護回路を示す回路図である。
図５の過電流保護回路２００は、図１の過電流保護回路１００の構成に加えて、第六トランジスタとしてのＰＭＯＳトランジスタ１５と、アンプ１６とを備えている。
なお、図５の回路図において、図１と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0043】
図５の過電流保護回路２００の接続について説明する。
ＰＭＯＳトランジスタ１５は、ゲートがアンプ１６の出力端子に、ソースがセンストランジスタ１３のドレイン及びアンプ１６の反転入力端子に、ドレインがセンス抵抗１４の一方の端子に接続されている。アンプ１６の非反転入力端子は、出力端子３に接続されている。
ＰＭＯＳトランジスタ１５は、ゲートがアンプ１６の出力端子に、ソースがセンストランジスタ１３のドレイン及びアンプ１６の反転入力端子に、ドレインがセンス抵抗１４の一方の端子に接続されている。アンプ１６の非反転入力端子は、出力端子３に接続されている。
【0044】
図５の過電流保護回路２００の動作について説明する。
出力電圧ＶＯＵＴが高いとき、ＰＭＯＳトランジスタ１５とアンプ１６は動作電圧範囲であり、アンプ１６は反転入力端子と非反転入力端子の電圧が一致するようにＰＭＯＳトランジスタ１５のゲート電圧を制御する。その結果、センストランジスタ１３のドレイン電圧ＶＳは、出力端子の出力電圧ＶＯＵＴと一致するように動作する。このとき、センス電圧ＶＳと出力電圧ＶＯＵＴの電圧差ΔＶがほぼゼロであるため、電流補正回路４０が出力する補正センス電流Ｉｓ２はほぼゼロとなり、センス抵抗１４にはセンス電流Ｉｓ１のみが流れる。センス電圧ＶＳと出力電圧ＶＯＵＴがほぼ一致しているため、センス電流Ｉｓ１と出力電流ＩＯＵＴの比は変化しない。
出力電圧ＶＯＵＴが高いとき、ＰＭＯＳトランジスタ１５とアンプ１６は動作電圧範囲であり、アンプ１６は反転入力端子と非反転入力端子の電圧が一致するようにＰＭＯＳトランジスタ１５のゲート電圧を制御する。その結果、センストランジスタ１３のドレイン電圧ＶＳは、出力端子の出力電圧ＶＯＵＴと一致するように動作する。このとき、センス電圧ＶＳと出力電圧ＶＯＵＴの電圧差ΔＶがほぼゼロであるため、電流補正回路４０が出力する補正センス電流Ｉｓ２はほぼゼロとなり、センス抵抗１４にはセンス電流Ｉｓ１のみが流れる。センス電圧ＶＳと出力電圧ＶＯＵＴがほぼ一致しているため、センス電流Ｉｓ１と出力電流ＩＯＵＴの比は変化しない。
【0045】
出力電圧ＶＯＵＴが低いとき、ＰＭＯＳトランジスタ１５及びアンプ１６は動作電圧範囲外となり、センス電圧ＶＳ及び出力電圧ＶＯＵＴは一致しない。このとき、図１の説明で述べたのと同様に、電流補正回路４０は補正センス電流Ｉｓ２を出力するため、センス抵抗１４にはＩｓ１と補正センス電流Ｉｓ２を合算した電流が流れる。
【0046】
このように、出力電圧ＶＯＵＴが高いときは出力トランジスタ１１のドレイン電圧とセンストランジスタ１３のドレイン電圧を一致させる回路により過電流の検出精度が維持でき、出力電圧ＶＯＵＴが低いときは電流補正回路４０により過電流の検出精度が維持される。
なお、広い出力電圧ＶＯＵＴ範囲で常に過電流の検出精度を高く維持するため、ＰＭＯＳトランジスタ１５及びアンプ１６の動作電圧範囲は、電流補正回路４０が正常に動作する動作電圧範囲と重複することが好ましい。
なお、広い出力電圧ＶＯＵＴ範囲で常に過電流の検出精度を高く維持するため、ＰＭＯＳトランジスタ１５及びアンプ１６の動作電圧範囲は、電流補正回路４０が正常に動作する動作電圧範囲と重複することが好ましい。
【0047】
第二の実施形態の過電流保護回路２００によれば、電流補正回路４０は出力電圧ＶＯＵＴが低いときのみ、ＶＳ＞ＶＯＵＴの状態に対してのみ精度良く補正センス電流Ｉｓ２を出力するように動作させればよい。そのため、電流補正回路４０の設計が容易となる。
【0048】
図６は、第二の実施形態における電流補正回路を示す回路図である。
図６の電流補正回路４０ｃは、図３の電流補正回路４０ａにおいて、ＮＭＯＳトランジスタ４５，４６を、ＮＭＯＳトランジスタ５０，５１，５２、アンプ５３及びＰＭＯＳトランジスタ５４，５５に替えた以外は電流補正回路４０ａと同様である。
なお、図６の回路図において、図３と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
図６の電流補正回路４０ｃは、図３の電流補正回路４０ａにおいて、ＮＭＯＳトランジスタ４５，４６を、ＮＭＯＳトランジスタ５０，５１，５２、アンプ５３及びＰＭＯＳトランジスタ５４，５５に替えた以外は電流補正回路４０ａと同様である。
なお、図６の回路図において、図３と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0049】
図６の電流補正回路４０ｃの接続について説明する。
ＰＭＯＳトランジスタ４３のドレインは、ＮＭＯＳトランジスタ５０のゲート及びドレインと、ＮＭＯＳトランジスタ５１のゲートと、アンプ５３の非反転入力端子とに接続されている。ＮＭＯＳトランジスタ５０，５１の各ソースは、接地端子２に接続されている。
ＰＭＯＳトランジスタ４４のドレインは、ＮＭＯＳトランジスタ５１のドレインと、ＮＭＯＳトランジスタ５２のソースと、アンプ５３の反転入力端子とに接続されている。
ＮＭＯＳトランジスタ５２のゲートは、アンプ５３の出力端子に接続されている。
ＮＭＯＳトランジスタ５２のドレインは、ＰＭＯＳトランジスタ５４のゲート及びドレインと、ＰＭＯＳトランジスタ５５のゲートとに接続されている。
ＰＭＯＳトランジスタ５４，５５の各ソースは、電源端子１に接続されている。ＰＭＯＳトランジスタ５５のドレインは、電流補正回路４０ｃの出力端子４０－３に接続されている。
ＰＭＯＳトランジスタ４３のドレインは、ＮＭＯＳトランジスタ５０のゲート及びドレインと、ＮＭＯＳトランジスタ５１のゲートと、アンプ５３の非反転入力端子とに接続されている。ＮＭＯＳトランジスタ５０，５１の各ソースは、接地端子２に接続されている。
ＰＭＯＳトランジスタ４４のドレインは、ＮＭＯＳトランジスタ５１のドレインと、ＮＭＯＳトランジスタ５２のソースと、アンプ５３の反転入力端子とに接続されている。
ＮＭＯＳトランジスタ５２のゲートは、アンプ５３の出力端子に接続されている。
ＮＭＯＳトランジスタ５２のドレインは、ＰＭＯＳトランジスタ５４のゲート及びドレインと、ＰＭＯＳトランジスタ５５のゲートとに接続されている。
ＰＭＯＳトランジスタ５４，５５の各ソースは、電源端子１に接続されている。ＰＭＯＳトランジスタ５５のドレインは、電流補正回路４０ｃの出力端子４０－３に接続されている。
【0050】
図６の電流補正回路４０ｃの動作について説明する。
ＰＭＯＳトランジスタ４１，４２は、出力トランジスタ１１とゲート・ソース間電圧が等しいため、それぞれ出力電流ＩＯＵＴに比例した電流Ｉｓ３，Ｉｓ４を出力する。電流Ｉｓ３は、ＰＭＯＳトランジスタ４３を介してＮＭＯＳトランジスタ５０に流れる。ＮＭＯＳトランジスタ５０，５１はカレントミラー回路を構成していることから、ＮＭＯＳトランジスタ５１は、電流Ｉｓ３に比例する電流Ｉｓ３ｃを出力する。電流Ｉｓ４は、ＰＭＯＳトランジスタ４４を介して流れ、電流Ｉｓ３ｃとＩｓ４の差電流がＮＭＯＳトランジスタ５２を介してＰＭＯＳトランジスタ５４に流れる。ＰＭＯＳトランジスタ５４，５５はカレントミラー回路を構成していることから、ＰＭＯＳトランジスタ５５は、補正センス電流Ｉｓ２を電流補正回路４０ｃの出力端子４０－３から出力する。
ＰＭＯＳトランジスタ４１，４２は、出力トランジスタ１１とゲート・ソース間電圧が等しいため、それぞれ出力電流ＩＯＵＴに比例した電流Ｉｓ３，Ｉｓ４を出力する。電流Ｉｓ３は、ＰＭＯＳトランジスタ４３を介してＮＭＯＳトランジスタ５０に流れる。ＮＭＯＳトランジスタ５０，５１はカレントミラー回路を構成していることから、ＮＭＯＳトランジスタ５１は、電流Ｉｓ３に比例する電流Ｉｓ３ｃを出力する。電流Ｉｓ４は、ＰＭＯＳトランジスタ４４を介して流れ、電流Ｉｓ３ｃとＩｓ４の差電流がＮＭＯＳトランジスタ５２を介してＰＭＯＳトランジスタ５４に流れる。ＰＭＯＳトランジスタ５４，５５はカレントミラー回路を構成していることから、ＰＭＯＳトランジスタ５５は、補正センス電流Ｉｓ２を電流補正回路４０ｃの出力端子４０－３から出力する。
【0051】
図３の電流補正回路４０ａでは、出力電流ＩＯＵＴや電流補正回路４０ａの出力端子電圧によってはＮＭＯＳトランジスタ４５，４６のドレイン電圧が一致しないため、ＮＭＯＳトランジスタ４５，４６によるカレントミラー比にズレが生じる。
図６の電流補正回路４０ｃであれば、ＮＭＯＳトランジスタ５０，５１の各ドレイン電圧が一致するようにアンプ５３がＮＭＯＳトランジスタ５２のゲート電圧を制御するため、出力電流ＩＯＵＴや電流補正回路４０ａの出力端子電圧に関わらず電流Ｉｓ３ｃは電流Ｉｓ３に精度よく比例する。そのため、チャネル長変調効果による比ＩＯＵＴ／Ｉｓ１の変化をより精度よく相殺することができる。
図６の電流補正回路４０ｃであれば、ＮＭＯＳトランジスタ５０，５１の各ドレイン電圧が一致するようにアンプ５３がＮＭＯＳトランジスタ５２のゲート電圧を制御するため、出力電流ＩＯＵＴや電流補正回路４０ａの出力端子電圧に関わらず電流Ｉｓ３ｃは電流Ｉｓ３に精度よく比例する。そのため、チャネル長変調効果による比ＩＯＵＴ／Ｉｓ１の変化をより精度よく相殺することができる。
【0052】
図７は、第二の実施形態における電流補正回路の他の例を示す回路図である。
図７の電流補正回路４０ｄは、図６の電流補正回路４０ｃに加えて、ＰＭＯＳトランジスタ５６，５７と、定電流源５８，５９とを備えている。
なお、図７の回路図において、図６と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
図７の電流補正回路４０ｄは、図６の電流補正回路４０ｃに加えて、ＰＭＯＳトランジスタ５６，５７と、定電流源５８，５９とを備えている。
なお、図７の回路図において、図６と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0053】
図７の電流補正回路４０ｄの接続について説明する。
ＰＭＯＳトランジスタ４３のゲートは、ＰＭＯＳトランジスタ５６のゲート及びドレインと、電流源５８の一方の端子に接続されている。電流源５８の他方の端子は、接地端子２に接続されている。
ＰＭＯＳトランジスタ５６のソースは、電流補正回路４０ｄの第二入力端子４０－２に接続されている。
ＰＭＯＳトランジスタ４４のゲートは、ＰＭＯＳトランジスタ５７のゲート及びドレインと、電流源５９の一方の端子とに接続されている。電流源５９の他方の端子は、接地端子２に接続されている。
ＰＭＯＳトランジスタ５７のソースは、電流補正回路４０ｄの第一入力端子４０－１に接続されている。
ＰＭＯＳトランジスタ４３のゲートは、ＰＭＯＳトランジスタ５６のゲート及びドレインと、電流源５８の一方の端子に接続されている。電流源５８の他方の端子は、接地端子２に接続されている。
ＰＭＯＳトランジスタ５６のソースは、電流補正回路４０ｄの第二入力端子４０－２に接続されている。
ＰＭＯＳトランジスタ４４のゲートは、ＰＭＯＳトランジスタ５７のゲート及びドレインと、電流源５９の一方の端子とに接続されている。電流源５９の他方の端子は、接地端子２に接続されている。
ＰＭＯＳトランジスタ５７のソースは、電流補正回路４０ｄの第一入力端子４０－１に接続されている。
【0054】
図７の電流補正回路４０ｄの動作について説明する。
ＰＭＯＳトランジスタ５６のゲート電圧は、電流補正回路４０ｄの第二入力端子４０－２に入力される出力電圧ＶＯＵＴよりもＰＭＯＳトランジスタ５６のゲート・ソース間電圧の分だけ低い電圧となる。ＰＭＯＳトランジスタ５７のゲート電圧も同様に、第一入力端子４０－１に入力されるセンス電圧ＶＳよりもＰＭＯＳトランジスタ５７のゲート・ソース間電圧の分だけ低い電圧となる。
ＰＭＯＳトランジスタ５６のゲート電圧は、電流補正回路４０ｄの第二入力端子４０－２に入力される出力電圧ＶＯＵＴよりもＰＭＯＳトランジスタ５６のゲート・ソース間電圧の分だけ低い電圧となる。ＰＭＯＳトランジスタ５７のゲート電圧も同様に、第一入力端子４０－１に入力されるセンス電圧ＶＳよりもＰＭＯＳトランジスタ５７のゲート・ソース間電圧の分だけ低い電圧となる。
【0055】
図６の電流補正回路４０ｃでは、電源端子１の電源電圧が低いとき、ＰＭＯＳトランジスタ４１，４２のソース・ドレイン間電圧が小さくなり、出力トランジスタ１１が飽和動作であるのにＰＭＯＳトランジスタ４１，４２が非飽和動作となる場合がある。この場合、補正センス電流Ｉｓ２による出力電流ＩＯＵＴとセンス電流Ｉｓ１の比の変化の相殺に誤差が生じる。
図７の電流補正回路４０ｄであれば、ＰＭＯＳトランジスタ４３，４４の各ゲート電圧がそれぞれ出力電圧ＶＯＵＴ，センス電圧ＶＳより低い電圧となるため、ＰＭＯＳトランジスタ４３，４４の各ソース電圧も低くなり、ＰＭＯＳトランジスタ４１，４２が飽和動作しやすい。そのため、出力トランジスタ１１とＰＭＯＳトランジスタ４１，４２の動作状態の違いによる電流補正の誤差を抑制し、電源電圧が低いときの過電流の検出精度を高くすることが可能となる。
図７の電流補正回路４０ｄであれば、ＰＭＯＳトランジスタ４３，４４の各ゲート電圧がそれぞれ出力電圧ＶＯＵＴ，センス電圧ＶＳより低い電圧となるため、ＰＭＯＳトランジスタ４３，４４の各ソース電圧も低くなり、ＰＭＯＳトランジスタ４１，４２が飽和動作しやすい。そのため、出力トランジスタ１１とＰＭＯＳトランジスタ４１，４２の動作状態の違いによる電流補正の誤差を抑制し、電源電圧が低いときの過電流の検出精度を高くすることが可能となる。
【0056】
図８は、第二の実施形態における電流補正回路の他の例を示す回路図である。
図８の電流補正回路４０ｅは、図３の電流補正回路４０ａに加えて、第一抵抗及び第二抵抗としての抵抗６０，６１と、アンプ６２と、ＮＭＯＳトランジスタ６３と、ＰＭＯＳトランジスタ６４，６５とを備えている。
なお、図８の回路図において、図３と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
図８の電流補正回路４０ｅは、図３の電流補正回路４０ａに加えて、第一抵抗及び第二抵抗としての抵抗６０，６１と、アンプ６２と、ＮＭＯＳトランジスタ６３と、ＰＭＯＳトランジスタ６４，６５とを備えている。
なお、図８の回路図において、図３と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0057】
図８の電流補正回路４０ｅの接続について説明する。
アンプ６２は、非反転入力端子が電流補正回路４０ｅの第一入力端子４０－１に、反転入力端子が抵抗６０の一方の端子とＮＭＯＳトランジスタ６３のソースに、出力端子がＮＭＯＳトランジスタ６３のゲートに接続されている。抵抗６０の他方の端子は、電流補正回路４０ｅの第二入力端子４０－２に接続されている。
ＮＭＯＳトランジスタ６３のドレインは、抵抗６１の一方の端子と、ＰＭＯＳトランジスタ４３のゲートとに接続されている。抵抗６１の他方の端子は、ＰＭＯＳトランジスタ４４のゲートと、ＰＭＯＳトランジスタ６５のゲート及びドレインとに接続されている。
ＰＭＯＳトランジスタ６５のソースは、ＰＭＯＳトランジスタ６４のゲート及びドレインに接続されている。ＰＭＯＳトランジスタ６４のソースは、電源端子１に接続されている。
アンプ６２は、非反転入力端子が電流補正回路４０ｅの第一入力端子４０－１に、反転入力端子が抵抗６０の一方の端子とＮＭＯＳトランジスタ６３のソースに、出力端子がＮＭＯＳトランジスタ６３のゲートに接続されている。抵抗６０の他方の端子は、電流補正回路４０ｅの第二入力端子４０－２に接続されている。
ＮＭＯＳトランジスタ６３のドレインは、抵抗６１の一方の端子と、ＰＭＯＳトランジスタ４３のゲートとに接続されている。抵抗６１の他方の端子は、ＰＭＯＳトランジスタ４４のゲートと、ＰＭＯＳトランジスタ６５のゲート及びドレインとに接続されている。
ＰＭＯＳトランジスタ６５のソースは、ＰＭＯＳトランジスタ６４のゲート及びドレインに接続されている。ＰＭＯＳトランジスタ６４のソースは、電源端子１に接続されている。
【0058】
図８の電流補正回路４０ｅの動作について説明する。
アンプ６２は、反転入力端子の電圧と非反転入力の電圧が一致するように、ＮＭＯＳトランジスタ６３のゲート電圧を制御する。そのため、アンプ６２の反転入力端子の電圧はセンス電圧ＶＳと同じ電圧となり、抵抗６０の両端にはセンス電圧ＶＳと出力電圧ＶＯＵＴの電圧差ΔＶに等しい電圧が発生する。電圧差ΔＶは抵抗６０によって電圧－電流変換され、ΔＶに比例した電流が抵抗６０に流れる。抵抗６０に流れる電流は、ＮＭＯＳトランジスタ６３のソース、ドレインを介して抵抗６１に流れる。抵抗６０と抵抗６１の抵抗値を等しく設計すると、抵抗６１の両端にはΔＶに等しい電圧ΔＶｃが発生する。ＰＭＯＳトランジスタ４３，４４のゲート電圧差はΔＶｃとなるため、図３の電流補正回路と同様に、ΔＶに起因する出力電流ＩＯＵＴとセンス電流Ｉｓ１の比のズレを相殺するための補正センス電流Ｉｓ２が電流補正回路４０ｅの出力端子４０－３から出力される。
アンプ６２は、反転入力端子の電圧と非反転入力の電圧が一致するように、ＮＭＯＳトランジスタ６３のゲート電圧を制御する。そのため、アンプ６２の反転入力端子の電圧はセンス電圧ＶＳと同じ電圧となり、抵抗６０の両端にはセンス電圧ＶＳと出力電圧ＶＯＵＴの電圧差ΔＶに等しい電圧が発生する。電圧差ΔＶは抵抗６０によって電圧－電流変換され、ΔＶに比例した電流が抵抗６０に流れる。抵抗６０に流れる電流は、ＮＭＯＳトランジスタ６３のソース、ドレインを介して抵抗６１に流れる。抵抗６０と抵抗６１の抵抗値を等しく設計すると、抵抗６１の両端にはΔＶに等しい電圧ΔＶｃが発生する。ＰＭＯＳトランジスタ４３，４４のゲート電圧差はΔＶｃとなるため、図３の電流補正回路と同様に、ΔＶに起因する出力電流ＩＯＵＴとセンス電流Ｉｓ１の比のズレを相殺するための補正センス電流Ｉｓ２が電流補正回路４０ｅの出力端子４０－３から出力される。
【0059】
ＰＭＯＳトランジスタ４４のゲート電圧は、ＰＭＯＳトランジスタ６４、６５のゲート・ソース間電圧の分だけ電源電圧から低い電圧となる。ＰＭＯＳトランジスタ４４のソース電圧も低くなるため、ＰＭＯＳトランジスタ４２は飽和動作しやすく、出力トランジスタ１１が飽和動作であるのにＰＭＯＳトランジスタ４２が非飽和動作となるのを回避することができる。
【0060】
また、図８の電流補正回路４０ｅによれば、出力電圧ＶＯＵＴが接地端子２の電圧より低い負電圧になった場合でも、センス電圧ＶＳと出力電圧ＶＯＵＴの電圧差ΔＶに基づいて補正センス電流Ｉｓ２を出力する。そのため、負電圧も含むより広い出力電圧ＶＯＵＴ範囲にわたって、チャネル長変調効果による比ＩＯＵＴ／Ｉｓ１の変化を相殺することができる。
＜第三の実施形態＞
図９は、第三の実施形態における過電流保護回路を示す回路図である。
図９の過電流保護回路３００は、図５の過電流保護回路２００において、アンプ１６をＰＭＯＳトランジスタ１７，１８，１９と、ＮＭＯＳトランジスタ２０，２１とに替えた以外は、図５の過電流保護回路２００と同様である。
なお、図９の回路図において、図５と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
＜第三の実施形態＞
図９は、第三の実施形態における過電流保護回路を示す回路図である。
図９の過電流保護回路３００は、図５の過電流保護回路２００において、アンプ１６をＰＭＯＳトランジスタ１７，１８，１９と、ＮＭＯＳトランジスタ２０，２１とに替えた以外は、図５の過電流保護回路２００と同様である。
なお、図９の回路図において、図５と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0061】
図９の過電流保護回路３００の接続について説明する。
ＰＭＯＳトランジスタ１７は、ゲートがセンストランジスタ１３のゲートに、ソースが電源端子１に、ドレインがＰＭＯＳトランジスタ１８のソースに接続されている。ＰＭＯＳトランジスタ１８のゲートは、ＰＭＯＳトランジスタ１９のゲート及びドレインと、ＰＭＯＳトランジスタ１５のゲートと、ＰＭＯＳトランジスタ２１のドレインとに接続されている。ＰＭＯＳトランジスタ１８のドレインは、ＮＭＯＳトランジスタ２０のゲート及びドレインと、ＮＭＯＳトランジスタ２１のゲートとに接続されている。ＮＭＯＳトランジスタ２０、２１の各ソースは、接地端子２に接続されている。
ＰＭＯＳトランジスタ１７は、ゲートがセンストランジスタ１３のゲートに、ソースが電源端子１に、ドレインがＰＭＯＳトランジスタ１８のソースに接続されている。ＰＭＯＳトランジスタ１８のゲートは、ＰＭＯＳトランジスタ１９のゲート及びドレインと、ＰＭＯＳトランジスタ１５のゲートと、ＰＭＯＳトランジスタ２１のドレインとに接続されている。ＰＭＯＳトランジスタ１８のドレインは、ＮＭＯＳトランジスタ２０のゲート及びドレインと、ＮＭＯＳトランジスタ２１のゲートとに接続されている。ＮＭＯＳトランジスタ２０、２１の各ソースは、接地端子２に接続されている。
【0062】
図９の過電流保護回路３００の動作について説明する。
ＰＭＯＳトランジスタ１７は、センストランジスタ１３が出力するセンス電流Ｉｓ１に比例した第二のセンス電流Ｉｓ５を出力する。第二のセンス電流Ｉｓ５は、ＰＭＯＳトランジスタ１８を介してＮＭＯＳトランジスタ２０に流れる。ＮＭＯＳトランジスタ２０，２１はカレントミラー回路を構成していることより、ＮＭＯＳトランジスタ２１は、電流Ｉｓ５に比例する電流Ｉｓ５ｃを出力する。電流Ｉｓ５ｃは、ＰＭＯＳトランジスタ１９に流れる。各トランジスタのサイズを適切に設計することで、ＰＭＯＳトランジスタ１７のドレイン電圧と、センストランジスタ１３のドレイン電圧（センス電圧ＶＳ）は、それぞれ出力電圧ＶＯＵＴと一致する。
ＰＭＯＳトランジスタ１７は、センストランジスタ１３が出力するセンス電流Ｉｓ１に比例した第二のセンス電流Ｉｓ５を出力する。第二のセンス電流Ｉｓ５は、ＰＭＯＳトランジスタ１８を介してＮＭＯＳトランジスタ２０に流れる。ＮＭＯＳトランジスタ２０，２１はカレントミラー回路を構成していることより、ＮＭＯＳトランジスタ２１は、電流Ｉｓ５に比例する電流Ｉｓ５ｃを出力する。電流Ｉｓ５ｃは、ＰＭＯＳトランジスタ１９に流れる。各トランジスタのサイズを適切に設計することで、ＰＭＯＳトランジスタ１７のドレイン電圧と、センストランジスタ１３のドレイン電圧（センス電圧ＶＳ）は、それぞれ出力電圧ＶＯＵＴと一致する。
【0063】
出力電流ＩＯＵＴが小さいときは第二のセンス電流Ｉｓ５と、それに比例するＩｓ５ｃは共に小さくなるため、過電流保護回路３００は消費電流が小さい。
よって、第三の実施形態の過電流保護回路３００によれば、第二の実施形態の過電流保護回路２００と同様の効果を得ると共に、消費電流を小さくすることができる。
よって、第三の実施形態の過電流保護回路３００によれば、第二の実施形態の過電流保護回路２００と同様の効果を得ると共に、消費電流を小さくすることができる。
【0064】
＜第四の実施形態＞
図１０は、第四の実施形態における過電流保護回路及び電流制限回路の他の例を示す回路図である。
図１０の過電流保護回路４００は、図１の過電流保護回路１００において、センス抵抗１４をＮＭＯＳトランジスタ２２に替えた以外は、図１の過電流保護回路１００と同様である。また、電流制限回路３０ｂは、ＮＭＯＳトランジスタ３４と、抵抗３５と、ＰＭＯＳトランジスタ３６とを備えている。
なお、図１０の回路図において、図１と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
図１０は、第四の実施形態における過電流保護回路及び電流制限回路の他の例を示す回路図である。
図１０の過電流保護回路４００は、図１の過電流保護回路１００において、センス抵抗１４をＮＭＯＳトランジスタ２２に替えた以外は、図１の過電流保護回路１００と同様である。また、電流制限回路３０ｂは、ＮＭＯＳトランジスタ３４と、抵抗３５と、ＰＭＯＳトランジスタ３６とを備えている。
なお、図１０の回路図において、図１と同様の構成については、同一の符号を付与し、詳細な説明は省略する。
【0065】
図１０の過電流保護回路４００及び電流制限回路３０ｂの接続について説明する。
ＮＭＯＳトランジスタ２２は、ゲート及びドレインが電流補正回路４０の出力端子４０－３及び電流制限回路３０ｂの入力端子に、ソースが接地端子２に接続されている。
ＮＭＯＳトランジスタ３４は、ゲートが電流制限回路３０ｂの入力端子に、ソースが接地端子２に、ドレインが抵抗３５の一方の端子及びＰＭＯＳトランジスタ３６のゲートに接続されている。抵抗３５の他方の端子は、電源端子１に接続されている。
ＰＭＯＳトランジスタ３６は、ソースが電源端子１に、ドレインが電流制限回路３０ｂの出力端子に接続されている。
ＮＭＯＳトランジスタ２２は、ゲート及びドレインが電流補正回路４０の出力端子４０－３及び電流制限回路３０ｂの入力端子に、ソースが接地端子２に接続されている。
ＮＭＯＳトランジスタ３４は、ゲートが電流制限回路３０ｂの入力端子に、ソースが接地端子２に、ドレインが抵抗３５の一方の端子及びＰＭＯＳトランジスタ３６のゲートに接続されている。抵抗３５の他方の端子は、電源端子１に接続されている。
ＰＭＯＳトランジスタ３６は、ソースが電源端子１に、ドレインが電流制限回路３０ｂの出力端子に接続されている。
【0066】
図１０の過電流保護回路４００及び電流制限回路３０ｂの動作について説明する。
センストランジスタ１３が出力するセンス電流Ｉｓ１と電流補正回路４０が出力する補正センス電流Ｉｓ２を合算した電流がＮＭＯＳトランジスタ２２に流れる。ＮＭＯＳトランジスタ２２のゲート・ドレイン間電圧にはＩｓ１＋Ｉｓ２に基づくセンス電圧が発生し、電流制限回路３０ｂの入力端子に入力される。
センストランジスタ１３が出力するセンス電流Ｉｓ１と電流補正回路４０が出力する補正センス電流Ｉｓ２を合算した電流がＮＭＯＳトランジスタ２２に流れる。ＮＭＯＳトランジスタ２２のゲート・ドレイン間電圧にはＩｓ１＋Ｉｓ２に基づくセンス電圧が発生し、電流制限回路３０ｂの入力端子に入力される。
【0067】
ＮＭＯＳトランジスタ３４は、センス電圧がゲートに入力され、Ｉｓ１＋Ｉｓ２に比例した抵抗３５に出力する。抵抗３５の両端には、Ｉｓ１＋Ｉｓ２に比例した電圧が発生する。
出力電流ＩＯＵＴが小さくなり、抵抗３５に発生する電圧がＰＭＯＳトランジスタ３６のしきい値電圧未満になる場合には、ＰＭＯＳトランジスタ３６は、オフになるため、出力トランジスタ１１の出力電流ＩＯＵＴを制限しない。
出力電流ＩＯＵＴが大きくなり、抵抗３５に発生する電圧がＰＭＯＳトランジスタ３６のしきい値電圧以上になる場合には、ＰＭＯＳトランジスタ３６は、オンになるため、出力トランジスタ１１のゲート・ソース間電圧を制限する。
出力電流ＩＯＵＴが小さくなり、抵抗３５に発生する電圧がＰＭＯＳトランジスタ３６のしきい値電圧未満になる場合には、ＰＭＯＳトランジスタ３６は、オフになるため、出力トランジスタ１１の出力電流ＩＯＵＴを制限しない。
出力電流ＩＯＵＴが大きくなり、抵抗３５に発生する電圧がＰＭＯＳトランジスタ３６のしきい値電圧以上になる場合には、ＰＭＯＳトランジスタ３６は、オンになるため、出力トランジスタ１１のゲート・ソース間電圧を制限する。
【0068】
このように、電流制限回路３０ｂは、出力電流ＩＯＵＴが所定の制限電流以上とならないように出力トランジスタ１１を制御する。
第四の実施形態の過電流保護回路４００によれば、少ない素子数で過電流保護回路を構成できるため、より小さい回路面積で第一の実施形態の過電流保護回路と同様の効果を得ることができる。
第四の実施形態の過電流保護回路４００によれば、少ない素子数で過電流保護回路を構成できるため、より小さい回路面積で第一の実施形態の過電流保護回路と同様の効果を得ることができる。
【0069】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、図１０の電流制限回路３０ｂを、第一、第二、第三の実施形態の各過電流保護回路に適用してもよい。
例えば、図１０の電流制限回路３０ｂを、第一、第二、第三の実施形態の各過電流保護回路に適用してもよい。
【符号の説明】
【0070】
１０（１０ａ，１０ｂ） 負荷駆動装置
１１ 出力トランジスタ
１２ 制御回路
１３ センストランジスタ
１４ センス抵抗
１５ ＰＭＯＳトランジスタ（第六トランジスタ）
３０（３０ａ，３０ｂ） 電流制限回路
４０（４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ） 電流補正回路
４０－１ 第一入力端子
４０－２ 第二入力端子
４０－３ 出力端子
４０－４ 制御端子
４１ ＰＭＯＳトランジスタ（第一トランジスタ）
４２ ＰＭＯＳトランジスタ（第二トランジスタ）
４３ ＰＭＯＳトランジスタ（第三トランジスタ）
４４ ＰＭＯＳトランジスタ（第四トランジスタ）
４７ ＰＭＯＳトランジスタ（第五トランジスタ）
６０ 抵抗（第一抵抗）
６１ 抵抗（第二抵抗）
６２ アンプ
１００，２００，３００，４００ 過電流保護回路
ＩＯＵＴ 出力電流
Ｉｓ１ センス電流
Ｉｓ２ 補正センス電流
ＬＤ 負荷
ＶＳ センス電圧
ＶＧ ゲート電圧
ΔＶ 差電圧
１１ 出力トランジスタ
１２ 制御回路
１３ センストランジスタ
１４ センス抵抗
１５ ＰＭＯＳトランジスタ（第六トランジスタ）
３０（３０ａ，３０ｂ） 電流制限回路
４０（４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ） 電流補正回路
４０－１ 第一入力端子
４０－２ 第二入力端子
４０－３ 出力端子
４０－４ 制御端子
４１ ＰＭＯＳトランジスタ（第一トランジスタ）
４２ ＰＭＯＳトランジスタ（第二トランジスタ）
４３ ＰＭＯＳトランジスタ（第三トランジスタ）
４４ ＰＭＯＳトランジスタ（第四トランジスタ）
４７ ＰＭＯＳトランジスタ（第五トランジスタ）
６０ 抵抗（第一抵抗）
６１ 抵抗（第二抵抗）
６２ アンプ
１００，２００，３００，４００ 過電流保護回路
ＩＯＵＴ 出力電流
Ｉｓ１ センス電流
Ｉｓ２ 補正センス電流
ＬＤ 負荷
ＶＳ センス電圧
ＶＧ ゲート電圧
ΔＶ 差電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】