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▶ パナシア・クワンタム・リープ・テクノロジー・エルエルシーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-27
(45)【発行日】2024-07-05
(54)【発明の名称】電気的かつ磁気的組織刺激のためのデバイス
(51)【国際特許分類】
A61N 1/36 20060101AFI20240628BHJP
A61H 23/02 20060101ALI20240628BHJP
A61N 1/40 20060101ALI20240628BHJP
【ＦＩ】
A61N1/36
A61H23/02
A61N1/40
【請求項の数】
15
(21)【出願番号】P 2020545008
(86)(22)【出願日】2018-11-17
(65)【公表番号】
(43)【公表日】2021-02-12
(86)【国際出願番号】 IB2018059075
(87)【国際公開番号】W WO2019097488
(87)【国際公開日】2019-05-23
【審査請求日】2021-11-12
(31)【優先権主張番号】NC2017/0011756
(32)【優先日】2017-11-17
(33)【優先権主張国・地域又は機関】CO
(73)【特許権者】
【識別番号】520167759
【氏名又は名称】パナシア・クワンタム・リープ・テクノロジー・エルエルシー
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】フランシスコ・ハビエル・ベラスコ・バルケ
【審査官】野口 絢子
(56)【参考文献】
【文献】特表２０１３－５２６９８６（ＪＰ，Ａ）
【文献】米国特許出願公開第２００６／０２６５０２７（ＵＳ，Ａ１）
【文献】国際公開第２０１６／１１３６６１（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ａ６１Ｎ １／３６
Ａ６１Ｈ ２３／０２
Ａ６１Ｎ １／４０
(57)【特許請求の範囲】
【請求項1】
- ソース出力セレクタ(20)と、- 電圧レギュレータ回路(18)と、
- 電流リミッタ(19)と、
- キャパシタ(21)と、
- v. Out(32)出力と、
- 前記ソース出力セレクタ(20)を通じて接続されたｎ（ｎは自然数である）の切り替え可能なキャパシタを持つキャパシタバンク(33)と、
を備え、
前記電圧レギュレータ回路(18)は前記電流リミッタ(19)に接続され、
前記電流リミッタ(19)は、
- 前記キャパシタ(21)と、
- 前記ソース出力セレクタ(20)と、
- 前記キャパシタバンク(33)と、
に接続される、
- マルチソース分配回路(3)と、
- 制御ユニット(1)と、
- 第1の出力(PE, 12)と第2の出力(Out, 13)とを有し前記マルチソース分配回路(3)にかつ制御ユニット(1)に接続される分離出力段回路(4)と、
を備える電気的かつ磁気的組織刺激デバイスであって、
前記制御ユニット(1)は、
(i) ソース出力セレクタ（20）に接続され、かつ出力制御信号バス（15）を通じた出力制御信号を用いてソース出力セレクタ（20）を制御するように構成され、前記ソース出力セレクタ（20）は、前記キャパシタバンク(33)からの1つまたは複数のキャパシタを接続しまたは分離するように構成され、キャパシタバンク(33)の1つまたは複数のキャパシタが接続されまたは分離されたときにV.out(32)出力の出力負荷が変化し、かつ、
(ii) 前記組織を電気的にかつ磁気的に刺激するために、前記第1の出力（PE, 12)および前記第2の出力（Out, 13)を発生させるよう構成された、
電気的かつ磁気的組織刺激デバイス。
【請求項2】
前記デバイスは、さらに、前記分離出力段回路(4)に接続されるトランスデューサー、
を備える、請求項1に記載のデバイス。
【請求項3】
前記デバイスは、さらに、前記分離出力段回路(4)および前記制御ユニット(1)に接続されるADC(5)、
を備える、請求項1に記載のデバイス。
【請求項4】
前記制御ユニット(1)を備える前記マルチソース分配回路(3)が、さらに、- 制御スイッチ回路(16)と、
- インピーダンス(17)と、
を備え、
前記制御スイッチ回路(16)は、前記制御ユニット(1)と、前記電圧レギュレータ回路(18)と、前記インピーダンス(17)とに接続され、
前記インピーダンス(17)は、前記電圧レギュレータ回路(18)に接続され、
前記制御ユニット(1)が、ソース制御信号(6)を用いて前記制御スイッチ回路(16)を制御する、
請求項1に記載のデバイス。
【請求項5】
前記マルチソース分配回路(3)は、- 第2の電圧レギュレータ回路(36)にかつ第2のインピーダンス(35)に接続される第2の制御スイッチ回路(34)と、
- 前記第2の電圧レギュレータ回路(36)にかつ前記第2の制御スイッチ回路(34)に接続される前記第2のインピーダンス(35)と、
- 第2の電流リミッタ(37)に接続される前記第2の電圧レギュレータ回路(36)と、
- 第2のキャパシタ(38)に、第2のキャパシタバンク(39)にかつ第2のソース出力セレクタ(42)に接続される前記第2の電流リミッタ(37)とを備え、
前記制御ユニット(1)は、前記ソース制御信号(6)を通じて前記第2の制御スイッチ回路(34)の開閉を制御し、かつ出力制御信号を通じて前記第2のソース出力セレクタ(42)を制御する、請求項4に記載のデバイス。
【請求項6】
前記マルチソース分配回路(3)は、- 前記電流リミッタ(19)にかつ前記電圧レギュレータ回路(18)に接続される第3のソース出力セレクタ(63)と、
- 前記第2の電流リミッタ(37)および前記第2の電圧レギュレータ(36)に接続される第4のソース出力セレクタ(64)とを備え、
前記第3のソース出力セレクタ(63)および前記第4のソース出力セレクタ(64)は、前記制御ユニット(1)に接続される、請求項5に記載のデバイス。
【請求項7】
前記マルチソース分配回路(3)は、- 高ソース制御信号(7)に接続される第1の制御スイッチ回路(16)であって、第1の高保護インピーダンス(57)、第2の高保護インピーダンス(58)、正の電圧レギュレータ回路(18)、および正の電流制限回路(19)は、前記第1の制御スイッチ回路(16)の出力に接続される、第1の制御スイッチ回路(16)と、
- 第1のキャパシタ(21)に接続される前記正の電流リミッタ回路(19)と、
- 第1のソース出力セレクタ(20)にかつ第1のキャパシタバンク(33)に接続される前記第1のキャパシタ(21)と、
- 低ソース制御信号(8)に接続される第2の制御スイッチ回路(34)であって、第1の低保護インピーダンス(59)、第2の低保護インピーダンス(60)、負の電圧レギュレータ回路(36)、および負の電流制限回路(37)は、前記第2の制御スイッチ回路(34)の出力に接続される、第2の制御スイッチ回路(34)と、
- 第2のキャパシタ(38)に接続される前記負の電流リミッタ回路(37)と、
- 第2のソース出力セレクタ(42)にかつ第2のキャパシタバンク(39)に接続される前記第2のキャパシタ(38)とを備える、請求項1に記載のデバイス。
【請求項8】
前記分離出力段回路(4)は、光学的減結合段回路(23)に接続される増幅段(22)を備える、請求項1に記載のデバイス。
【請求項9】
前記制御ユニット(1)は、信号発生器(27)に接続され、前記信号発生器(27)は、前記分離出力段回路(4)に接続される、請求項3に記載のデバイス。
【請求項10】
前記制御ユニット(1)は、出力コントローラ(30)に接続され、前記分離出力段回路(4)は、前記出力コントローラ(30)に接続され、前記出力コントローラ(30)は、PE'(43)およびOut'(44)信号を発生させる、アクチュエータインターフェース(31)に接続される、請求項3に記載のデバイス。
【請求項11】
電気的かつ磁気的組織刺激のためのシステムであって、
- ソース出力セレクタ(20)と、
- 電圧レギュレータ回路(18)と、
- 電流リミッタ(19)と、
- キャパシタ(21)と、
- v. Out(32)出力と、
- 前記ソース出力セレクタ(20)を通じて接続されたｎ（ｎは自然数である）の切り替え可能なキャパシタを持つキャパシタバンク(33)と、
を備え、
前記電圧レギュレータ回路(18)は前記電流リミッタ(19)に接続され、かつ前記電流リミッタ(19)は、
- 前記キャパシタ(21)と、
- 前記キャパシタバンク(33)と、
- 前記ソース出力セレクタ(20)と、
に接続される、
- マルチソース分配回路と、
- 制御ユニット(1)と、
を備え、
前記制御ユニット(1)は、前記ソース出力セレクタ(20)に接続されかつ出力制御信号バス(15)を通じて出力制御信号を用いて前記ソース出力セレクタ(20)を制御するよう構成され、前記ソース出力セレクタ(20)は、前記キャパシタバンク(33)からの1つまたは複数のキャパシタを接続または分離するよう構成され、前記キャパシタバンク(33)の1つまたは複数のキャパシタが接続されまたは分離されたときに前記v. Out(32)出力の出力負荷が変化する、
電気的かつ磁気的組織刺激のためのシステム。
【請求項12】
前記計算ユニット(1)は、制御スイッチ回路(16)に接続され、前記制御スイッチ回路(16)は、前記電圧レギュレータ回路(18)にかつインピーダンス(17)に接続され、前記インピーダンス(17)は、前記電圧レギュレータ回路(18)にかつ前記制御スイッチ回路(16)に接続され、前記制御ユニット(1)は、ソース制御信号(6)を用いて前記制御スイッチ回路(16)を制御する、請求項11に記載のシステム。
【請求項13】
前記計算ユニット(1)は、第2の電圧レギュレータ回路(36)にかつ第2のインピーダンス(35)に接続される第2の制御スイッチ回路(34)に接続され、- 前記第2のインピーダンス(35)は、前記第2の電圧レギュレータ回路(36)にかつ前記第2の制御スイッチ回路(34)に接続され、
- 前記第2の電圧レギュレータ回路(36)は、第2の電流リミッタ(37)に接続され、
- 前記第2の電流リミッタ(37)は、第2のキャパシタ(39)に、第2のキャパシタバンク(39)にかつ第2のソース出力セレクタ(42)に接続され、
前記制御ユニット(1)は、前記ソース制御信号(6)を通じて前記第2の制御スイッチ回路(34)の開閉を制御し、かつ前記出力制御信号(15)を通じて前記第2のソース出力セレクタ(42)を制御する、請求項12に記載のシステム。
【請求項14】
前記計算ユニット(1)は、前記第1の電流リミッタ(19)にかつ前記第1の電圧レギュレータ(18)に接続される第3のソース出力セレクタ(63)、および前記第2の電流リミッタ(37)にかつ前記第2の電圧レギュレータ(36)に接続される第4のソース出力セレクタ(64)に接続される、請求項13に記載のシステム。
【請求項15】
前記ソース出力セレクタが接続されない端部において、第2のソース出力セレクタは、前記キャパシタバンクに接続される、請求項11または請求項12または請求項13または請求項14に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、電気的かつ磁気的組織刺激デバイスに関する。デバイスは、マルチソース分配回路を含む。電気的刺激のための電極が、接続され、ならびに磁気的刺激または異なるタイプの刺激のためのトランスデューサ(例えば、低温刺激のためのペルチェセル、発熱器、振動モータ、誘導刺激のためのコイルまたはそれらの組合せ)が、接続される。
【背景技術】
【0002】
手順および療法に使用されるいくつかのデバイスは今まで、創傷の治癒、病気治療、細胞刺激、骨形成、誘電泳動、経皮電気的神経刺激、および生物活性周波数の発生との関係で使用されており、生物活性周波数は、人体内の生物学的活性に関する周波数であり、それ故に中でも健康、化学療法治療に恩恵をもたらす。様々なタイプの刺激および/または医薬品の適用は、人体の自然治癒機能に役立つ。
【0003】
既存の電気的、磁気的、容量性、誘導性、熱的、もしくは振動の刺激デバイスまたはそれらの組合せは、少なくとも1つのトランスデューサのために結合される刺激ユニットを備える。トランスデューサは、ユーザの組織の刺激治療を施すように適合され、刺激ユニットは、決定された周波数、振幅、およびパルス幅で適用される、所与の数のパルスを提供する。
【0004】
刺激発生器に関して、パルス列の周波数、振幅、およびパルス幅が、その中で変化する、正しい電気的、磁気的、容量性、誘導性、熱的、もしくは振動の刺激またはそれらの組合せのために、電力供給装置は、刺激すべき組織のインピーダンスによって規定される、異なる設定、刺激治療強度、および他の物理的、電気的、磁気的、熱的、運動の、容量性、誘導性の特徴またはそれらの組合せに適応可能であることを必要とされる。
【0005】
最新技術は、例えば文献米国特許第5718662号および米国特許第5658322号において開示されるものなどの、電気的または磁気的組織刺激のためのデバイスを開示する。
【0006】
文献米国特許第5718662号は、異なる時間にキャパシタを放電することによってエネルギーを与えられる刺激用コイルを有する、神経筋組織のための刺激装置を開示する。放電用キャパシタバンクは、放電回路バンクに接続され、それは、治療すべき組織のために、刺激パルス列の振幅および/または周波数を変化させる。
【0007】
文献米国特許第5658322号は、プログラマブル制御ユニットによって制御される、特定周波数の発生器を備える、生物活性周波数を発生させるためのシステムおよび方法を開示する。プログラマブル制御ユニットは、1つの特定周波数または一連の特定周波数を周波数発生器から発生させる。本発明は、外部ソースのフィルタ処理を可能にする、一定のキャパシタンス値を有するキャパシタバンクを開示する。また、ユーザは、キーボードを使用して、制御ユニットにおいて1つの特定周波数、一連の特定周波数または一連のプログラム化周波数も選択する。
【0008】
前述のことに基づくと、神経筋組織の電気的または磁気的刺激のための、文献米国特許第5718662号によって開示されるデバイスは、治療される組織の挙動を読むことができない、すなわち治療される組織のインピーダンス値は、フィードバックでないということが、分かることもある。フィードバックの欠如に起因して、各ユーザに必要な治療のプロセスを知ることができない。したがって、デバイスの正しい使用のために医師または訓練された人材による緊密な監視が、必要とされる。
【0009】
次に、組織インピーダンス値のフィードバックの欠如は、筋肉の過剰刺激を可能にし、それは、治療される筋肉内に疲労を引き起こし、それ故に筋肉への損傷を引き起こす。同時に、デバイスは、筋肉努力の持続時間または最小レベルの観点から患者の治療を監視することを可能にしない。
【0010】
その上、文献米国特許第5658322号に開示されるデバイスは、適切な治療プロトコルおよびセキュリティ強化を確実にするための条件における組織特性のために、振幅、周波数およびパルス幅の自動設定を可能にしない。外部の値は、変えることができないので、異なる設定にある外部ソースを調整することはできない。
【0011】
したがって、最新技術は、組織の電気的または磁気的刺激のためのデバイスを開示する。しかしながら、これらのデバイスは、治療すべき組織のために刺激のタイプおよび適切な治療の自動設定を可能にしない。
【0012】
加えて、ソースの値の変化は、許されず、それ故に、治療のための異なる設定は、可能でなく、すなわち治療される組織のインピーダンスの変化の場合に、デバイスは、動作することができない。
【先行技術文献】
【特許文献】
【0013】
【文献】米国特許第5718662号
【文献】米国特許第5658322号
【発明の概要】
【課題を解決するための手段】
【0014】
この発明は、マルチソース分配回路(3)と、マルチソース分配回路(3)にかつ制御ユニットに接続される分離出力段回路(4)と、マルチソース分配回路(3)にかつ分離出力段回路(4)に接続される制御ユニット(1)とを備える電気的かつ磁気的組織刺激デバイスであって、制御ユニット(1)は、組織の電気的かつ磁気的刺激のためにPE(12)およびOut(13)出力を発生させる、電気的かつ磁気的組織刺激デバイスに関する。
【図面の簡単な説明】
【0015】
【図1】外部ソース(2)に、制御ユニット(1)にかつ分離出力段回路(4)に接続されるマルチソース分配回路(3)を備える発明図を示す図である。
【図2】アナログ/デジタルコンバータ[ADC](5)が、分離出力段回路(4)に接続され、それが、制御ユニット(1)へのフィードバックを可能にするところの発明図を示す図である。
【図3】本発明の一実施形態における、外部ソース(2)が、二重ソースであるところの発明図を示す図である。
【図4】本発明の一実施形態における、制御スイッチ回路(16)にかつソース出力セレクタ(20)に接続される制御ユニット(1)を備える、マルチソース分配回路(3)のための図を示す図である。制御スイッチ回路(16)は、電圧レギュレータ回路(18)に接続され、それは、電流リミッタ(19)に接続される。
【図5】本発明の一実施形態における、外部ソース(2)が、二重ソースである、すなわちそれが、正および負の値を担うところのマルチソース分配回路(3)のための図を示す図である。
【図6】本発明の一実施形態における、二重切り替え型ソースを有するようなマルチソース分配回路(3)のための図を示す図である。
【図7】本発明の一実施形態における、この発明に使用されるマルチソース分配回路(3)を示す図である。
【図8】本発明の一実施形態における、光学的減結合段回路(23)に接続される増幅段回路(22)から成る、分離出力段回路(4)のための図を示す図である。
【図9】本発明の一実施形態における、オプトカプラに基づく光学的減結合段回路(23)に接続される、演算増幅器に基づく増幅段(22)から成る、分離出力段回路(4)を示す図である。
【図10】入力/出力I/Oインターフェース(24)が、制御ユニット(1)に接続され、それが、ユーザがデバイスと相互作用することを可能にするところの本発明の図を示す図である。
【図11】本発明の一実施形態における、信号発生器(27)が、制御ユニット(1)および分離出力段回路(4)に接続されるところの本発明の図を示す図である。
【図12】本発明の一実施形態における、外部ソース(2)が、二重ソースであり、信号発生器(27)が、制御ユニット(1)および分離出力段回路(4)に接続されるところの本発明の図を示す図である。
【図13】本発明の一実施形態における、制御ユニット(1)が、出力制御回路(30)に接続され、それが、アクチュエータインターフェース(31)に接続されるところの本発明の図を示す図である。
【図14】本発明の一実施形態における、制御ユニット(1)が、出力制御回路(30)に接続され、それが、アクチュエータインターフェース(31)に接続されるところの本発明の図を示す図である。加えて、外部ソース(2)は、二重ソースである。
【図15】本発明の一実施形態における、制御ユニット(1)が、出力制御回路(30)にかつ信号発生器(27)に接続され、出力制御回路(30)が、アクチュエータインターフェース(31)に接続されるところの本発明の図を示す図である。
【図16】スイッチを使用する制御を用いる、リレーに接続されたトランジスタから成るリレー回路を示す図である。
【図17】調節段に接続された整流段から成る、外部ソース(2)のための回路を示す図である。
【発明を実施するための形態】
【0016】
図1を参照すると、DCまたはACパワーを可能にする外部ソース(2)がある。マルチソース分配回路(3)は、外部ソース(2)にかつ制御ユニット(1)に接続される。制御ユニット(1)の目的は、マルチソース分配を選択すること(以下の説明を参照)および刺激すべきスポットのために電気的または磁気的刺激を用いる、分離出力段回路(4)を目標とする刺激信号(9)を管理することから成る。
【0017】
分離出力段回路(4)は次に、マルチソース分配回路(3)にかつ制御ユニット(1)に接続される。制御ユニット(1)は、刺激信号(9)を送る。分離出力段回路(4)は、2つの出力、PE(12)およびOut(13)を有する。トランスデューサは、PE(12)およびOut(13)出力に接続される。この発明を理解するために、トランスデューサ、アクチュエータ、モータ、電極、光電気器具、誘導アクチュエータ、発熱器、抵抗器、コイルは、誘導、ペルチェセル、アンテナ、またはそれらの組合せによって磁場を発生させると理解される。
【0018】
電気的、磁気的、容量性、誘導性、熱的、振動の、もしくは光電気の刺激、またはそれらの組合せのグループによって作り出されるものなどの、異なるタイプの刺激がある。
【0019】
本発明の一実施形態では、図2を参照すると、マルチソース分配回路(3)に接続される外部ソース(2)がある。マルチソース分配回路(3)は次に、制御ユニット(1)にかつ分離出力段回路(4)に接続される。
【0020】
分離出力段回路(4)は、PE(12)およびOut(13)出力を通じてアナログ/デジタルコンバータ[ADC](5)に接続され、それは、PE(12)およびOut(13)チャンネルからのデジタル化信号(9)を制御ユニット(1)に送る。制御ユニット(1)は、PE(12)およびOut(13)に存在する変化を通じて、分離出力段回路(4)に異なる刺激信号(9)をフィードバックすると決定する。典型的には、これらの変化は、PE(12)およびOut(13)チャンネルのそれぞれによって電極の負荷の変化に依存する。
【0021】
すなわち、組織が、これらのスポットに接続されるとき、刺激される組織のインピーダンスは、変化し、そのインピーダンスをアナログ/デジタルコンバータ[ADC](5)を通じて変えることによって、電流および電圧の変化が、監視される。電流および電圧のこれらの変化を用いると、接続されるインピーダンスの変化が、監視される。インピーダンスの変化に応じて、制御ユニット(1)は、電気的刺激信号(9)を変える。
【0022】
分離出力段回路(4)のこの形は、関連する組織に異なる刺激を作る。図2の場合について、マルチソース分配回路は、v. Out(32)出力を有する。刺激の外部ソース(2)は、正かまたは負である。
【0023】
図3を参照すると、外部ソース(2)は、マルチソース分配回路(3)に接続される正/負ソース、すなわち二重ソースである。マルチソース分配回路(3)は、制御ユニット(1)に接続され、それは、マルチソース分配回路(3)のための出力を選択する。この仕方では、マルチソース分配回路(3)は、ゼロ交差を有する、すなわちゼロに信号がある、二重のまたは正と負との間の全範囲を取る、両方の四分円において、正のv. Out(10)、負のv. Out(11)、正の出力および負の出力を可能にする。
【0024】
マルチソース分配回路(3)は、所望の組織への刺激を実行するために、正のv. Out(10)、負のv. Out(11)出力を通じて、分離出力段回路(4)に接続される。分離出力段回路(4)は、フィードバック(14)を制御ユニット(1)に提供するために、アナログ/デジタルコンバータ[ADC](5)に接続される。
【0025】
本発明の一実施形態では、図4を参照すると、マルチソース分配回路(3)は、ソース制御ライン(6)を通じて、制御ユニット(1)によって命令される制御スイッチ回路(16)から成る。制御スイッチ回路(16)は、制御スイッチ回路(16)が、閉じられるとき、短絡を防止するのに役立つインピーダンス(17)を有する。
【0026】
制御スイッチ回路(16)は、電圧レギュレータ(18)および外部ソース(2)に接続される。電圧レギュレータ回路(18)は、制御スイッチ回路(16)が、閉じられるとき、制御ユニット(1)によって選択される。このようにして、外部ソース(2)は、入力として選択される。電圧レギュレータ回路(18)は、入力に位置する外部ソース(2)を調節する。電流リミッタ回路(19)は、電圧レギュレータ回路(18)の出力に接続される。電流リミッタ回路(19)は、ある範囲内のインピーダンス変化にかかわらず、電流フローおよび電圧を一定に保ち、信号を出力Cpキャパシタ(21)に伝える。
【0027】
端部において、出力Cpキャパシタ(21)は、キャパシタバンク(33)に並列に接続される。キャパシタバンク(33)は、同じ容量のキャパシタまたは異なる容量のキャパシタを有することを可能にする。キャパシタバンク(33)のキャパシタは、出力制御ライン(15)を通じて制御ユニット(1)によって命令される、ソース出力セレクタ(20)を通じて切り替えられる。キャパシタバンク(33)は、C1キャパシタからCnキャパシタまでのゼロよりも大きい自然数「n」から並列に接続される「n」個のキャパシタを有する。ソース出力セレクタ(20)の出力は、キャパシタバンク(33)の各キャパシタをアクティブにまたは非アクティブにする。
【0028】
図4および図7を参照すると、本発明の一実施形態では、制御スイッチ回路(16)は、
- 第1のオプトカプラ(47)、第2のオプトカプラ(48)、第3のオプトカプラ(49)、および第4のオプトカプラ(50)を有するオプトカプラ(16a)を用いた集積回路から成り、
- 第1のオプトカプラ(47)のアノードおよび第4のオプトカプラ(50)のアノードは、接続され、
- 第2のオプトカプラ(48)のカソードおよび第3のオプトカプラ(49)のカソードは、接続され、
- 第1のオプトカプラ(47)のカソードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第4のオプトカプラ(50)のカソードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第2のオプトカプラ(48)のアノードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第3のオプトカプラ(49)のアノードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第1のオプトカプラ(47)のエミッタは、第2のオプトカプラ(48)のコレクタに接続され、
- 第3のオプトカプラ(49)のエミッタは、第4のオプトカプラ(50)のコレクタに接続され、
- 第1のオプトカプラ(47)のコレクタは、第1の高保護インピーダンス(57)と接続され、前記高保護インピーダンス(57)のもう一方の端子は、第3のオプトカプラ(49)のコレクタに接続され、
- 第2のオプトカプラ(48)のエミッタは、第2の高保護インピーダンス(58)に接続される。
- 第1のオプトカプラ(47)、第2のオプトカプラ(48)、第3のオプトカプラ(49)、および第4のオプトカプラ(50)を有するオプトカプラ(16a)を用いた集積回路から成り、
- 第1のオプトカプラ(47)のアノードおよび第4のオプトカプラ(50)のアノードは、接続され、
- 第2のオプトカプラ(48)のカソードおよび第3のオプトカプラ(49)のカソードは、接続され、
- 第1のオプトカプラ(47)のカソードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第4のオプトカプラ(50)のカソードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第2のオプトカプラ(48)のアノードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第3のオプトカプラ(49)のアノードは、抵抗性インピーダンスの片方の端子に接続され、前記抵抗性インピーダンスのもう一方の端子は、高ソース制御信号(7)に接続され、
- 第1のオプトカプラ(47)のエミッタは、第2のオプトカプラ(48)のコレクタに接続され、
- 第3のオプトカプラ(49)のエミッタは、第4のオプトカプラ(50)のコレクタに接続され、
- 第1のオプトカプラ(47)のコレクタは、第1の高保護インピーダンス(57)と接続され、前記高保護インピーダンス(57)のもう一方の端子は、第3のオプトカプラ(49)のコレクタに接続され、
- 第2のオプトカプラ(48)のエミッタは、第2の高保護インピーダンス(58)に接続される。
【0029】
図4を参照すると、制御スイッチ回路(16)は、リレー回路、オプトカプラ、制御セレクタ、ブレーカ、トランジスタ、またはそれらの組合せによって形成されるグループから選択される。
【0030】
電圧レギュレータ回路(18)は、集積回路、ツェナーダイオード、キャパシタを有する回路、コイルを有する回路、トランジスタを有する回路、電気機械的レギュレータ、またはそれらの組合せによって形成されるグループから選択される。
【0031】
電流リミッタ回路(19)は、集積回路、ダイオードを有する回路、トランジスタを有する回路、キャパシタおよび抵抗器を有する回路、コイルおよび抵抗器を有する回路、またはそれらの組合せによって形成されるグループから選択される。
【0032】
この発明の例示されない一実施形態では、キャパシタバンク(33)は、ソース出力セレクタ(20)に、すなわちキャパシタバンク(33)のキャパシタのそれぞれを直列にかつ/または並列に接続することを可能にするソース出力セレクタに接続されない端部に接続される。
【0033】
制御ユニット(1)によって命令される出力制御(15)は、出力キャパシタCp(21)と並列に接続される、キャパシタバンク(33)のキャパシタを切り替える。出力キャパシタCp(21)は、電流制限回路(19)に接続される。キャパシタバンク(33)と出力キャパシタCp(21)との間の等価キャパシタは、V. Out出力(32)に接続される。出力キャパシタCp(21)と並列であるキャパシタバンク(33)内のキャパシタが、切り替えられるとき、出力負荷の量は、変化する。
【0034】
本発明の一実施形態では、図5を参照すると、マルチソース分配器回路(3)は、正のソース(41)および負のソース(40)の両方のために働く。このようにして、制御ユニット(1)は、ソース制御ライン(6)を通じて制御スイッチ回路(16)に接続される。制御スイッチ回路(16)は、制御スイッチ回路(16)が、閉じられるとき、短絡を防止するのに役立つインピーダンス(17)に接続される。
【0035】
制御スイッチ回路(16)は、電圧レギュレータ(18)および正の外部ソース(41)に接続される。電圧レギュレータ回路(18)は、制御スイッチ回路(16)が、閉じられるとき、制御ユニット(1)によって選択され、このようにして、外部ソース(41)は、入力として選択される。電圧レギュレータ回路(18)は、入力として選択された外部ソース(41)を調節する。電流リミッタ回路(19)は、電圧レギュレータ回路(18)の出力に接続される。電流リミッタ回路(19)は、ある範囲内のインピーダンス変化にかかわらず、電流フローおよび電圧を一定に保ち、信号を出力Cpキャパシタ(21)に伝える。
【0036】
端部において、出力Cpキャパシタ(21)は、キャパシタバンク(33)に並列に接続される。キャパシタバンク(33)のキャパシタは、出力制御ライン(15)を通じて制御ユニット(1)によって調節される、ソース出力セレクタ(20)を通じて取り替えられる。
【0037】
制御ユニット(1)によって命令される出力制御(15)は、電流リミッタ回路(19)に接続される、出力Cpキャパシタ(21)と並列であるキャパシタバンク(33)のキャパシタを切り替える。キャパシタバンク(33)と出力キャパシタCp(21)との間の等価キャパシタは、正のV. Out(10)出力に接続される。出力Cpキャパシタ(21)と並列であるキャパシタバンク(33)内の少なくとも1つのキャパシタを接続するとき、出力負荷の量は、変化する。
【0038】
次に、制御ユニット(1)は、ソース制御ライン(6)を通じて制御スイッチ回路(34)に接続される。制御スイッチ回路(34)は、制御スイッチ回路(34)が、閉じられるとき、短絡を防止するのに役立つインピーダンス(35)に接続される。制御スイッチ回路(34)は、電圧レギュレータ(36)および負の外部ソース(40)に接続される。
【0039】
電圧レギュレータ回路(36)は、制御スイッチ回路(34)が、閉じられるとき、制御ユニット(1)によって選択され、このようにして、負のソース(40)は、入力として選択される。電圧レギュレータ回路(36)は、入力として選択された負の外部ソース(40)を調節する。電流リミッタ回路(37)は、電圧レギュレータ回路(36)の出力に接続される。電流リミッタ回路(37)は、ある範囲内のインピーダンス変化にかかわらず、電流フローおよび電圧を一定に保ち、信号を出力Cpキャパシタ(38)に伝える。
【0040】
端部において、出力Cpキャパシタ(38)は、キャパシタバンク(39)に並列に接続される。キャパシタバンク(39)のキャパシタは、出力制御ライン(15)を通じて制御ユニット(1)によって命令される、ソース出力セレクタ(42)を通じて切り替えられる。
【0041】
キャパシタバンク(39)は、C1キャパシタからCnキャパシタまでのゼロよりも大きい自然数「n」から並列に接続される「n」個のキャパシタを有し、第2のソース出力セレクタ(42)の出力は、キャパシタバンク(39)の各キャパシタをアクティブにまたは非アクティブにする。
【0042】
この発明の例示されない一実施形態では、キャパシタバンク(39)は、ソース出力セレクタ(42)に、すなわちキャパシタバンク(39)のキャパシタのそれぞれを直列にかつ/または並列に接続することを可能にする第2のソース出力セレクタに接続されない端部に接続される。
【0043】
制御ユニット(1)によって命令される出力制御(15)は、電流リミッタ回路(37)に接続される、出力Cpキャパシタ(38)と並列であるキャパシタバンク(39)のキャパシタを切り替える。キャパシタバンク(39)と出力キャパシタCp(38)との間の等価キャパシタは、負のV. Out(11)出力に接続される。出力Cpキャパシタ(38)と並列であるキャパシタバンク(39)内の少なくとも1つのキャパシタを接続するとき、出力負荷の量は、変化する。
【0044】
本発明の一実施形態では、図6を参照すると、マルチソース分配器回路(3)は、正のソース(41)および負のソース(40)の両方のために働く。
【0045】
このようにして、制御ユニット(1)は、ソース制御ライン(6)を通じて制御スイッチ回路(16)に接続される。制御スイッチ回路(16)は、制御スイッチ回路(16)が、閉じられるとき、短絡を防止するのに役立つインピーダンス(17)を有する。制御スイッチ回路(16)は、電圧レギュレータ(18)および外部の正のソース(41)に接続される。電圧レギュレータ回路(18)は、制御スイッチ回路(16)が、閉じられるとき、制御ユニット(1)によって選択され、このようにして、外部ソース(41)は、入力として選択される。電圧レギュレータ回路(18)は、入力として選択された外部ソース(41)を調節する。
【0046】
電圧レギュレータ回路(18)の出力には、ソース出力セレクタ(63)が、接続され、ソース出力セレクタ(63)の機能は、正の外部ソース(41)を切り替え済みソースに転換することであり、これは、電流および電圧のより大きい安定性を可能にする。電流リミッタ回路(19)は、ソース出力セレクタ(63)の出力に接続される。電流リミッタ回路(19)は、ある範囲内のインピーダンス変化にかかわらず、電流フローおよび電圧を一定に保ち、信号を出力Cpキャパシタ(21)に伝える。
【0047】
端部において、出力Cpキャパシタ(21)は、キャパシタバンク(33)に並列に接続される。キャパシタバンク(33)のキャパシタは、出力制御ライン(15)を通じて制御ユニット(1)によって命令される、ソース出力セレクタ(20)を通じて切り替えられる。制御ユニット(1)によって命令される出力制御(15)は、電流リミッタ回路(19)に接続される、出力Cpキャパシタ(21)と並列のキャパシタバンク(33)内の少なくとも1つのキャパシタを接続する。キャパシタバンク(33)と出力キャパシタCp(21)との間の等価キャパシタは、正のV. Out(10)出力に接続される。出力Cpキャパシタ(21)と並列であるキャパシタバンク(33)内の少なくとも1つのキャパシタを接続するとき、出力負荷の量は、変化する。
【0048】
次に、制御ユニット(1)は、ソース制御ライン(6)を通じて制御スイッチ回路(34)に接続される。制御スイッチ回路(34)は、制御スイッチ回路(34)が、閉じられるとき、短絡を防止するのに役立つインピーダンス(35)に接続される。制御スイッチ回路(34)は、電圧レギュレータ(36)および負の外部ソース(40)に接続される。電圧レギュレータ回路(36)は、制御スイッチ回路(34)が、閉じられるとき、制御ユニット(1)によって選択される。このようにして、負のソース(40)は、入力として選択される。電圧レギュレータ回路(36)は、入力として選択された外部ソース(40)を調節する。
【0049】
電圧レギュレータ回路(36)の出力には、ソース出力セレクタ(64)が、接続され、ソース出力セレクタ(64)の機能は、負の外部ソース(40)を切り替え済みソースに転換することであり、これは、電流および電圧のより大きい安定性を可能にする。ソース出力セレクタ(64)の出力には、電流リミッタ回路(37)が、接続される。電流リミッタ回路(37)は、ある範囲内のインピーダンス変化にかかわらず、電流フローおよび電圧を一定に保ち、信号を出力Cpキャパシタ(38)に伝える。
【0050】
端部において、出力Cpキャパシタ(38)は、キャパシタバンク(39)に並列に接続される。キャパシタバンク(39)のキャパシタは、出力制御ライン(15)を通じて制御ユニット(1)によって命令される、ソース出力セレクタ(42)を通じて切り替えられる。
【0051】
制御ユニット(1)によって命令される出力制御(15)は、電流リミッタ回路(37)に接続される、出力Cpキャパシタ(38)と並列のキャパシタバンク(39)内の少なくとも1つのキャパシタを接続する。キャパシタバンク(39)と出力キャパシタCp(38)との間の等価キャパシタは、負の出力V. Out(11)に接続される。出力Cpキャパシタ(38)と並列であるキャパシタバンク(39)内の少なくとも1つのキャパシタを切り替えるとき、出力負荷の量は、変化する。
【0052】
本発明の一実施形態では、図7を参照すると、マルチソース分配回路(3)のための回路がある。回路は、例えば5ボルトとすることができる外部ソース(2)、正の外部ソース(41)および負の外部ソース(40)を有する。
【0053】
制御スイッチ回路(16)は、正の外部ソース(41)を切り替えるために、対で並列に接続される4つのオプトカプラから成る。外部ソース(2)は、抵抗性インピーダンス(55)に接続される。抵抗性インピーダンス(55)は、2つのオプトカプラ、具体的にはオプトカプラ(47)および(50)の入力に接続される。オプトカプラの他の対、具体的には(48)および(49)の入力には、高ソース制御信号(7)が、接続される。オプトカプラの各々は、限流インピーダンスによって十分に保護される。
【0054】
制御ユニット(1)が、高ソース制御ライン(7)を通じて、制御信号を送るとき、一対のオプトカプラは、伝導し始め、この信号が、変わるとき、他の対が、伝導し始める。オプトカプラの各々は、各オプトカプラのLEDダイオードのための電流を制限する機能を有するインピーダンスへの入力を有する。
【0055】
制御ユニット(1)が、高ソース制御ライン(7)を通じて、信号(9)を送るとき、短絡を防止するために、正の外部ソース(41)を選択しないように、2つの抵抗性インピーダンス(57)および(58)は、接続される。
【0056】
制御スイッチ回路(16)の出力には、電圧レギュレータ回路(18)が、接続される。電圧レギュレータ回路(18)は、2つのツェナーダイオードから成る。ツェナーダイオード(18a)は、オプトカプラ(47)と並列にかつオプトカプラ(48)と直列に接続され、ツェナーダイオード(18b)は、オプトカプラ(50)と並列にかつオプトカプラ(49)と直列に接続される。電流リミッタ回路(19)は、電圧レギュレータ回路(18)の出力に接続される。オプトカプラの各々は、限流インピーダンスによって十分に保護される。
【0057】
電流制限回路(19)は、2つのMOSFETトランジスタから成る。MOSFETトランジスタは、それら自身の保護ダイオードを有する。pチャンネルMOSFETトランジスタ(19a)は、ソースピンを通じて正の外部ソース(41)に接続される。トランジスタ(19a)は、ドレインピンを通じて、正のV. Out(10)出力にかつ出力Cpキャパシタ(21)に接続される。トランジスタゲートピン(19a)には、オプトカプラ(47)および(48)が、同時に接続される。
【0058】
nチャンネルMOSFETトランジスタ(19b)は、そのドレインおよびソースピンを通じて回路基準、すなわちGNDに接続される。次に、トランジスタ(19b)のゲートピンは、オプトカプラ(49)および(50)に同時に接続され、次に、ソースピンには、減結合キャパシタ(C4)が、接続され、それは、入力ソースおよび出力インピーダンスが減結合されることを可能にする。トランジスタ(19a)および(19b)は、インピーダンスの変化にかかわらず、電流を一定に保つ。電流リミッタ回路(19)は、出力Cpキャパシタ(21)に接続される。
【0059】
出力Cpキャパシタ(21)は、キャパシタバンク(33)に並列に接続される。加えて、減結合キャパシタは、出力Cpキャパシタ(21)に接続される。キャパシタバンク(33)から少なくとも1つのキャパシタを接続するために、制御ユニット(1)は、信号(9)を送り、ソース出力セレクタ(20)を切り替える。ソース出力セレクタ(20)は、キャパシタバンク(33)からの少なくとも1つのキャパシタを出力Cpキャパシタ(21)と並列に接続し、それは次に、正のV. Out(10)出力に接続される。
【0060】
出力Cpキャパシタ(21)とキャパシタバンク(33)からのキャパシタの少なくとも1つとの間の並列は、出力負荷を変えることを可能にする。
【0061】
制御スイッチ回路(34)は、負の外部ソース(40)を切り替えるために、対で並列に接続される4つのオプトカプラから成る。5ボルト外部ソース(2)は、抵抗性インピーダンス(56)に接続される。抵抗性インピーダンス(56)は、2つのオプトカプラ、具体的にはオプトカプラ(51)および(54)の入力に接続される。他の対のオプトカプラ、具体的には(52)および(53)の入力には、低ソース制御信号(8)が、接続される。
【0062】
制御ユニット(1)が、低ソース制御ライン(8)を通じて制御信号を送るとき、一対のオプトカプラが、伝導し始め、この信号が、変化するとき、他の対のオプトカプラが、伝導し始める。オプトカプラの各々は、各オプトカプラのLEDダイオードのための電流を制限する機能を有するインピーダンスへの入力を有する。
【0063】
制御ユニット(1)が、低ソース制御ライン(8)を通じて信号(9)を送るとき、短絡を防止するために、負の外部ソース(40)を選択しないように、2つの抵抗性インピーダンス(59)および(60)は、接続される。
【0064】
制御スイッチ回路(34)の出力には、電圧レギュレータ回路(36)が、接続される。電圧レギュレータ回路(36)は、2つのツェナーダイオードから成る。ツェナーダイオード(36b)は、オプトカプラ(51)と並列にかつオプトカプラ(52)と直列に接続され、ツェナーダイオード(36a)は、オプトカプラ(54)と並列にかつオプトカプラ(53)と直列に接続される。電流リミッタ回路(37)は、電圧レギュレータ回路(36)の出力に接続される。
【0065】
電流制限回路(37)は、2つのMOSFETトランジスタから成る。MOSFETトランジスタは、それら自身の保護ダイオードを有する。nチャンネルMOSFETトランジスタ(37b)は、ソースピンを通じて負の外部ソース(40)に接続される。トランジスタ(37b)は、ドレインピンを通じて、負のV. Out(11)出力にかつ出力Cpキャパシタ(38)に接続される。トランジスタゲートピン(37b)には、オプトカプラ(53)および(54)が、同時に接続される。
【0066】
pチャンネルMOSFETトランジスタ(37a)は、そのドレインおよびソースピンを通じて回路基準、すなわちGNDに接続される。次に、トランジスタゲートピン(37a)は、オプトカプラ(51)および(52)に同時に接続される。トランジスタ(37a)および(37b)は、インピーダンスの変化にかかわらず、電流を一定に保つ。電流リミッタ回路(37)は、出力Cpキャパシタ(38)に接続される。
【0067】
出力Cpキャパシタ(38)は、キャパシタバンク(39)に並列に接続される。キャパシタバンク(39)から少なくとも1つのキャパシタを接続するために、制御ユニット(1)は、信号(9)を送り、ソース出力セレクタ(42)を切り替える。ソース出力セレクタ(42)は、キャパシタバンク(39)からの少なくとも1つのキャパシタを出力Cpキャパシタ(38)と並列に接続し、それは次に、負のV. Out(11)出力に接続される。
【0068】
出力Cpキャパシタ(38)とキャパシタバンク(39)からのキャパシタの少なくとも1つとの間の並列は、出力負荷を変えることを可能にする。
【0069】
図8を参照すると、信号(9)は、制御ユニット(1)によって命令され、典型的には、この信号(9)は、振幅、周波数、またはパルスステップ(すなわちパルスがどの程度広いか)が、変えられるところの、パルス列である。異なる結果は、信号(9)のこれらの特徴を変えることによって得られる。
【0070】
信号(9)は、マイクロコントローラ、コンピュータ、または信号発生器である、制御ユニット(1)から来る。インパルス性信号は、低パワーを有し、したがって、それをより大きい負荷に伝えるためには、それは、増幅段回路(22)を用いて調整されなければならない。
【0071】
制御ユニット(1)によって提供される信号(9)は、増幅段回路(22)に入る。前記増幅段(22)の出力は、セキュリティのために、トランスデューサを直接所望の組織に接続しない。それ故に、減結合回路が、必要になる。減結合回路は、容量性減結合、トランスによる減結合、または図8に示されるように、本発明の一実施形態における光学的減結合段回路(23)を可能にする。
【0072】
増幅段回路(22)の出力、ソース分配器回路の正のV. Out(10)出力および負のV. Out(11)出力は、マルチソース分配回路(3)から、光学的減結合段回路(23)に接続される。光学的減結合回路(23)の出力、PE(12)およびOut(13)には、インピーダンス(すなわち所望の組織)が、トランスデューサを通じて接続される。PE(12)およびOut(13)出力は、分離出力段回路(4)の出力である。
【0073】
インパルス性信号(9)が、光学的減結合段回路(23)に入るとき、それは、制御ユニット(1)によって送られるインパルス性信号(9)の周波数にかつ制御ユニット(1)によって送られる振幅を有して切り替わる。
【0074】
本発明の一実施形態では、図9を参照すると、制御ユニット(1)によって命令される信号(9)は、増幅段回路(22)に接続される。増幅段回路(22)は、計装用増幅器から成り、それは次に、第1の演算増幅器が、反転増幅器として働き、第2の演算増幅器が、減結合インピーダンスの機能を有するところの、2つの演算増幅器で構成される。
【0075】
増幅段回路(22)の出力は、光学的減結合段回路(23)に接続される。光学的減結合段回路(23)は、正の入力ソース(41)のための一対のオプトカプラから成り、それらは、それらのそれぞれの抵抗性インピーダンスを用いて、増幅段回路(22)の出力に配置される。
【0076】
これらのオプトカプラの1つ、具体的にはオプトカプラ(23c)は、インパルス性信号(9)が、正の外部ソース(41)を切り替えるとき、負の外部ソース(40)のための回路セグメントを保護する。その上、第2のオプトカプラ集積回路(34a)は、出力信号を調整するために、正の外部ソース(41)をツェナーダイオード、抵抗性インピーダンスおよびMOSFETトランジスタを有する回路のセグメントに接続するために切り替えられる。この出力信号は、PE(12)およびOut(13)出力を通じて送られる。
【0077】
光学的減結合段回路(23)はまた、負の入力ソース(40)のための一対のオプトカプラも有し、それらは、それらのそれぞれの抵抗性インピーダンスを用いて、増幅段回路(22)の出力に配置される。
【0078】
これらのオプトカプラの1つ、具体的にはオプトカプラ(23d)は、インパルス性信号(9)が、負の外部ソース(40)を切り替えるとき、正の外部ソース(41)のための回路セグメントを保護する。その上、第1のオプトカプラ集積回路(16a)は、出力信号を調整するために、負の外部ソース(40)をツェナーダイオード、抵抗性インピーダンスおよびMOSFETトランジスタを有する回路のセグメントに接続するために切り替えられる。この出力信号は、PE(12)およびOut(13)出力を通じて送られる。
【0079】
PE(12)およびOut(13)出力は、トランスデューサが、直接接続されるところの、光学的減結合段(23)の出力に接続される。
【0080】
トランスデューサは、増幅段回路(22)によって増幅される信号によって変調される、正のV. Out(10)および負のV. Out(11)信号を受け取る。トランスデューサのタイプに応じて、入力ソースの要件は、変化し、したがって、マルチソース分配回路(3)に接続される負荷を変えることが必要である。
【0081】
図10を参照すると、制御ユニット(1)は、ユーザインターフェースまたはI/O入力および出力インターフェース(24)を有し、それは、分離出力段回路(4)のPE(12)およびOut(13)スポットに接続されるインピーダンスの挙動を観察するために、アナログ/デジタルコンバータ[ADC](5)によって制御ユニット(1)に伝えられるフィードバック(14)を表示するためのディスプレイ画面、LCD、モニタを有する計算デバイスである。
【0082】
ユーザインターフェースまたはI/O入力および出力インターフェース(24)は、制御ユニット(1)が分離出力段回路(4)に送らなければならない信号(9)の特徴を変えるために、熟練したユーザが指令を制御ユニット(1)に送ることを可能にする。
【0083】
制御ユニット(1)は次に、どの入力ソースが使用されるべきかについての指令を送るために、マルチソース分配回路(3)に接続される。分配器回路は、二重正/負外部ソース(2)に接続される。マルチソース分配回路(3)の出力-正のV. Out(10)および負のV. Out(11)-は、分離出力段回路(4)に接続される。分離出力段回路(4)の出力-PE(12)およびOut(13)-は、アナログ/デジタルコンバータ[ADC](5)に接続され、それは、フィードバック信号(14)を制御ユニット(1)に送る。
【0084】
図11を参照すると、マルチソース分配回路(3)は、正または負である外部ソース(2)に、かつソース制御ライン(6)を通じて制御ユニット(1)に接続される。制御ユニット(1)は、信号制御ライン(26)を通じて信号発生器(27)に接続される。信号発生器(27)は、信号(9)を分離出力段回路(4)に送る。分離出力段回路(4)は、信号発生器(27)によって送られる信号(9)およびマルチソース分配回路(3)によって送られるV. Out(32)信号を受け取る。
【0085】
分離出力段回路(4)の出力-PE(12)およびOut(13)-は、アナログ/デジタルコンバータ[ADC](5)に接続され、それは、PE(12)およびOut(13)に接続されるインピーダンスの挙動を監視するためにフィードバック信号(14)を制御ユニット(1)に送る。
【0086】
図12を参照すると、マルチソース分配回路(3)は、二重正/負外部ソース(2)にかつ高ソース制御ライン(7)および低ソース制御ライン(8)を通じて制御ユニット(1)に接続される。制御ユニット(1)は、信号制御ライン(26)を通じて信号発生器(27)に接続される。信号発生器(27)は、信号(9)を分離出力段回路(4)に送り、それは次に、マルチソース分配回路(3)によって送られる正のV. Out(10)信号および負のV. Out(11)信号を受け取る。
【0087】
分離出力段回路(4)の出力-PE(12)およびOut(13)-は、アナログ/デジタルコンバータ[ADC](5)に接続され、それは、PE(12)およびOut(13)チャンネルに接続されるインピーダンスの挙動を監視するためにフィードバック信号(14)を制御ユニット(1)に送る。
【0088】
図13を参照すると、マルチソース分配回路(3)は、正または負である外部ソース(2)に、かつソース制御ライン(6)を通じて制御ユニット(1)に接続される。制御ユニット(1)は、信号発生器(27)に接続される。信号発生器(27)は、2つ以上の信号(9)を2つ以上の分離出力段回路(4)に送る。
【0089】
信号発生器(27)によって送られる信号(9)およびマルチソース分配回路(3)によって送られるV. Out信号(32)は、分離出力段回路(4)に入る。各出力段回路は、PE(12)およびOut(13)出力を通じてアナログ/デジタルコンバータ[ADC](5)に接続され、それは、監視のために、フィードバック信号(14)を制御ユニット(1)に送る。
【0090】
各分離出力段回路(4)のすべてのPE(12)およびOut(13)出力は、出力制御回路(30)に接続される。出力制御回路(30)は、制御ユニット(1)によって命令される信号を受け取り、それは、どのトランスデューサが刺激されるべきかを選ぶことを可能にする。アクチュエータインターフェース(31)は、出力制御回路(30)の出力に接続される。2つ以上のトランスデューサは、PE'(43)およびOut'(44)出力を通じて、アクチュエータインターフェース(31)に接続される。
【0091】
図14を参照すると、マルチソース分配回路(3)は、二重正/負外部ソース(2)にかつ高ソース制御ライン(7)および低ソース制御ライン(8)を通じて制御ユニット(1)に接続され、それは、正のソースと負のソースとの間で切り替えることを可能にする。制御ユニット(1)は、2つ以上の信号(9)を2つ以上の分離出力段回路(4)に送る。
【0092】
制御ユニット(1)によって送られる信号(9)、マルチソース分配回路(3)によって送られる正のV. Out信号(10)および負のV. Out信号(11)は、分離出力段回路(4)に入る。各出力段回路は、PE(12)およびOut(13)出力を通じてアナログ/デジタルコンバータ[ADC](5)に接続され、それは、監視のために、フィードバック信号(14)を制御ユニット(1)に送る。
【0093】
各分離出力段回路(4)のすべてのPE(12)およびOut(13)出力は、出力制御回路(30)に接続される。出力制御回路(30)は、制御ユニット(1)によって命令される信号を受け取り、それは、どのトランスデューサが刺激されるべきかを選ぶことを可能にする。アクチュエータインターフェース(31)は、出力制御回路(30)の出力に接続される。2つ以上のトランスデューサは、PE'(43)およびOut'(44)出力を通じて、アクチュエータインターフェース(31)に接続される。
【0094】
図15を参照すると、マルチソース分配回路(3)は、二重正/負外部ソース(2)にかつ高ソース制御ライン(7)および低ソース制御ライン(8)を通じて制御ユニット(1)に接続され、それは、正のソースと部のソースとの間で切り替えることを可能にする。制御ユニット(1)は、信号発生器(27)に接続される。信号発生器(27)は、2つ以上の信号を送る。
【0095】
信号発生器(27)によって送られる信号(9)、マルチソース分配回路(3)によって送られる正のV. Out信号(10)および負のV. Out信号(11)は、分離出力段回路(4)に入る。各出力段回路は、PE(12)およびOut(13)出力を通じてアナログ/デジタルコンバータ[ADC](5)に接続され、それは、監視のために、制御ユニット(1)へのフィードバック(14)を可能にする。
【0096】
各分離出力段回路(4)のすべてのPE(12)およびOut(13)出力は、出力制御回路(30)に接続される。出力制御回路(30)は、制御ユニット(1)によって命令される信号を受け取り、それは、どのトランスデューサが刺激されるべきかを選ぶことを可能にする。アクチュエータインターフェース(31)は、出力制御回路(30)の出力に接続される。2つ以上のトランスデューサは、PE'(43)およびOut'(44)出力を通じて、アクチュエータインターフェース(31)に接続される。
【0097】
図16を参照すると、それは、リレー回路の一例を示す。リレー回路は、トランジスタが伝導し始めるか否かを選択することを可能にする、一対のスイッチから成る。トランジスタが伝導し始めるときは、リレーコイルがGNDに接続されることを可能にし、それ故にリレーの状態を変える。
【0098】
図17を参照すると、それは、12ボルトおよび-12ボルトの二重ソースのための回路を示す。この回路は、整流器、フィルタならびに12ボルトおよび-12ボルトのレギュレータから成る。整流回路のセグメントは、2つのダイオードと、抵抗およびキャパシタのグループとを備える。整流段の後に2つの段があり、それらは、電圧に依存し、それが、正である場合、それは、12ボルトの電圧レギュレータを通り抜ける。整流された電圧が、負である場合、それは、-12ボルトの電圧レギュレータを通り抜ける。
【0099】
本発明の例示されない一実施形態では、マルチソース分配回路は。ソース出力セレクタ(20)に接続される制御ユニット(1)を備える。電圧レギュレータ回路(18)は、電流リミッタ(19)に接続される。電流リミッタ(19)は、キャパシタ(21)に、キャパシタバンク(33)にかつソース出力セレクタ(20)に接続され、その場合制御ユニット(1)は、出力制御信号バス(15)を用いてソース出力セレクタ(20)を制御し、ソース出力セレクタ(20)は、キャパシタバンク(33)からの1つまたは複数のキャパシタを接続または分離する。
【0100】
オプションとして、マルチソース分配回路では、計算ユニット(1)は、制御スイッチ回路(16)に接続される。制御スイッチ回路(16)は、電圧レギュレータ回路(18)にかつインピーダンス(17)に接続され、それは、電圧レギュレータ回路(18)にかつ制御スイッチ回路(16)に接続される。その場合制御ユニット(1)は、ソース制御信号(6)を用いて制御スイッチ回路(16)を制御する。
【0101】
別法として、マルチソース分配回路では、計算ユニット(1)は、第2の電圧レギュレータ回路(36)にかつ第2のインピーダンス(35)に接続される第2の制御スイッチ回路(34)に接続され、第2のインピーダンス(35)は、第2の電圧レギュレータ回路(36)および第2の制御スイッチ回路(34)に接続され、第2の電圧レギュレータ回路(36)は、第2の電流リミッタ回路(37)に接続され、それは、第2のキャパシタ(38)、第2のキャパシタバンク(39)およびソース出力セレクタ(42)に接続される。
【0102】
その場合制御ユニット(1)は、ソース制御信号(6)を通じて第2の制御スイッチ回路(34)の開閉を制御し、かつ出力制御信号(15)を通じて第2のソース出力セレクタ(42)を制御する。
【0103】
また、この発明、例えば、マルチソース分配回路の一実施形態では、計算ユニット(1)は、第1の電流リミッタ回路(19)にかつ第1の電圧レギュレータ(18)に接続される第3のソース出力セレクタ(63)、および第2の電流リミッタ(37)にかつ第2の電圧レギュレータ(36)に接続される第4のソース出力セレクタ(64)にも接続される。
【0104】
この発明は、記述されかつ例示される実施形態に限定されると理解すべきでなく、当業者は、以下の特許請求の範囲によってのみ規定される、本発明の趣旨から逸脱しない、多数の変形および変更が、なされてもよいということを理解することになる。
【符号の説明】
【0105】
1 制御ユニット、計算ユニット
2 外部ソース
3 マルチソース分配回路、マルチソース分配器回路
4 分離出力段回路
5 アナログ/デジタルコンバータ[ADC]
6 ソース制御ライン、ソース制御信号
7 高ソース制御信号、高ソース制御ライン
8 低ソース制御信号、低ソース制御ライン
9 デジタル化信号、刺激信号、インパルス性信号
10 正のv. Out、正のV. Out
11 負のv. Out、負のV. Out
12 PE
13 Out
14 フィードバック、フィードバック信号
15 出力制御ライン、出力制御、出力制御信号
16 制御スイッチ回路
16a オプトカプラ、第1のオプトカプラ集積回路
17 インピーダンス
18 電圧レギュレータ回路、電圧レギュレータ
18a ツェナーダイオード
18b ツェナーダイオード
19 電流リミッタ、電流リミッタ回路、電流制限回路
19a pチャンネルMOSFETトランジスタ、トランジスタゲートピン
19b nチャンネルMOSFETトランジスタ
20 ソース出力セレクタ
21 出力Cpキャパシタ、出力キャパシタCp
22 増幅段回路、増幅段
23 光学的減結合段回路
23c オプトカプラ
23d オプトカプラ
24 入力/出力I/Oインターフェース、I/O入力および出力インターフェース
26 信号制御ライン
27 信号発生器
30 外部制御回路
31 アクチュエータインターフェース
32 V. Out出力、V. Out信号
33 キャパシタバンク
34 制御スイッチ回路
34a 第2のオプトカプラ集積回路
35 インピーダンス
36 電圧レギュレータ、電圧レギュレータ回路
36a ツェナーダイオード
36b ツェナーダイオード
37 電流リミッタ回路
37a pチャンネルMOSFETトランジスタ
37b nチャンネルMOSFETトランジスタ
38 出力Cpキャパシタ、出力キャパシタCp
39 キャパシタバンク
40 負のソース、負の外部ソース
41 正のソース、正の外部ソース、正の入力ソース
42 第2のソース出力セレクタ、ソース出力セレクタ
43 PE'
44 Out'
47 第1のオプトカプラ
48 第2のオプトカプラ
49 第3のオプトカプラ
50 第4のオプトカプラ
51 オプトカプラ
52 オプトカプラ
53 オプトカプラ
54 オプトカプラ
55 抵抗性インピーダンス
56 抵抗性インピーダンス
57 第1の高保護インピーダンス、抵抗性インピーダンス
58 第2の高保護インピーダンス、抵抗性インピーダンス
59 抵抗性インピーダンス
60 抵抗性インピーダンス
63 第3のソース出力セレクタ
64 第4のソース出力セレクタ
C4 減結合キャパシタ
2 外部ソース
3 マルチソース分配回路、マルチソース分配器回路
4 分離出力段回路
5 アナログ/デジタルコンバータ[ADC]
6 ソース制御ライン、ソース制御信号
7 高ソース制御信号、高ソース制御ライン
8 低ソース制御信号、低ソース制御ライン
9 デジタル化信号、刺激信号、インパルス性信号
10 正のv. Out、正のV. Out
11 負のv. Out、負のV. Out
12 PE
13 Out
14 フィードバック、フィードバック信号
15 出力制御ライン、出力制御、出力制御信号
16 制御スイッチ回路
16a オプトカプラ、第1のオプトカプラ集積回路
17 インピーダンス
18 電圧レギュレータ回路、電圧レギュレータ
18a ツェナーダイオード
18b ツェナーダイオード
19 電流リミッタ、電流リミッタ回路、電流制限回路
19a pチャンネルMOSFETトランジスタ、トランジスタゲートピン
19b nチャンネルMOSFETトランジスタ
20 ソース出力セレクタ
21 出力Cpキャパシタ、出力キャパシタCp
22 増幅段回路、増幅段
23 光学的減結合段回路
23c オプトカプラ
23d オプトカプラ
24 入力/出力I/Oインターフェース、I/O入力および出力インターフェース
26 信号制御ライン
27 信号発生器
30 外部制御回路
31 アクチュエータインターフェース
32 V. Out出力、V. Out信号
33 キャパシタバンク
34 制御スイッチ回路
34a 第2のオプトカプラ集積回路
35 インピーダンス
36 電圧レギュレータ、電圧レギュレータ回路
36a ツェナーダイオード
36b ツェナーダイオード
37 電流リミッタ回路
37a pチャンネルMOSFETトランジスタ
37b nチャンネルMOSFETトランジスタ
38 出力Cpキャパシタ、出力キャパシタCp
39 キャパシタバンク
40 負のソース、負の外部ソース
41 正のソース、正の外部ソース、正の入力ソース
42 第2のソース出力セレクタ、ソース出力セレクタ
43 PE'
44 Out'
47 第1のオプトカプラ
48 第2のオプトカプラ
49 第3のオプトカプラ
50 第4のオプトカプラ
51 オプトカプラ
52 オプトカプラ
53 オプトカプラ
54 オプトカプラ
55 抵抗性インピーダンス
56 抵抗性インピーダンス
57 第1の高保護インピーダンス、抵抗性インピーダンス
58 第2の高保護インピーダンス、抵抗性インピーダンス
59 抵抗性インピーダンス
60 抵抗性インピーダンス
63 第3のソース出力セレクタ
64 第4のソース出力セレクタ
C4 減結合キャパシタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】