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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-06-28
(45)【発行日】2024-07-08
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/329 20060101AFI20240701BHJP
H01L 29/872 20060101ALI20240701BHJP
H01L 21/8234 20060101ALI20240701BHJP
H01L 27/06 20060101ALI20240701BHJP
H01L 29/861 20060101ALI20240701BHJP
H01L 29/868 20060101ALI20240701BHJP
【ＦＩ】
H01L29/86 301P
H01L27/06 102A
H01L29/86 301E
H01L29/86 301F
H01L29/91 L
【請求項の数】
8
(21)【出願番号】P 2023057083
(22)【出願日】2023-03-31
【審査請求日】2023-03-31
(31)【優先権主張番号】202310239019.0
(32)【優先日】2023-03-14
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】100230086
【弁理士】
【氏名又は名称】譚 粟元
(74)【代理人】
【識別番号】100112737
【弁理士】
【氏名又は名称】藤田 考晴
(74)【代理人】
【識別番号】100136168
【弁理士】
【氏名又は名称】川上 美紀
(74)【代理人】
【識別番号】100196117
【弁理士】
【氏名又は名称】河合 利恵
(72)【発明者】
【氏名】田矢 真敏
(72)【発明者】
【氏名】中野 紀夫
(72)【発明者】
【氏名】夏目 秀隆
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２０１４－８２４４０（ＪＰ，Ａ）
【文献】特開２０１５－２３１７７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／０２９２７３３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／８７２
Ｈ０１Ｌ ２１／３２９
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２１／８２３４
(57)【特許請求の範囲】
【請求項1】
シリコン基板上に第１半導体領域、第２半導体領域及びショットキーバリアダイオード（ＳＢＤ）領域を形成する半導体装置の製造方法であって、前記シリコン基板に対して第１型不純物を注入することにより第１領域を形成する第１領域形成工程と、
前記第１領域におけるＳＢＤ形成領域のアノード形成領域において、前記シリコン基板の厚さ方向に直交する幅方向における中央領域上面をマスクした状態で、前記第１型不純物と反対極性の第２型不純物を注入することにより、前記中央領域を挟んで幅方向両側に第２領域を形成する第２領域形成工程と、
第１半導体形成領域の前記第１領域及び第２半導体形成領域の前記第１領域に前記第１型不純物を注入し、不純物濃度が前記第１領域よりも高い第３領域を形成する第３領域形成工程と、
前記第１半導体形成領域において少なくともチャネル領域が形成される領域の上面、及び、前記ＳＢＤ形成領域において、前記中央領域よりも幅が狭く、かつ、前記中央領域の幅方向における両側の各縁部よりも内側に設けられたインプラント領域の上面以外をマスクした状態で、前記ＳＢＤ形成領域におけるマスク開口部及び前記第２半導体形成領域に対して前記第１型不純物を注入する高濃度領域形成工程と、
コバルトよりも仕事関数が高い材料を用いて、前記ＳＢＤ形成領域の前記アノード形成領域をシリサイド化し、ショットキー接合を形成するショットキー接合工程と、
を有する半導体装置の製造方法。
【請求項2】
前記第１領域形成工程において注入する前記第１型不純物の不純物濃度は、１ｅ＋１６～４ｅ＋１６［／ｃｍ３］であり、前記第２領域形成工程において注入する前記第２型不純物の不純物濃度は、１ｅ＋１６～６ｅ＋１６［／ｃｍ３］であり、
前記第３領域形成工程において注入する前記第１型不純物の不純物濃度は、１ｅ＋１７［／ｃｍ３］よりも高く、
前記高濃度領域形成工程において前記第２半導体形成領域及び前記インプラント領域に注入する不純物のドーズ量は２ｅ＋１２～１．５ｅ＋１３［ｉｏｎｓ／ｃｍ２］であり、
前記高濃度領域形成工程後の前記インプラント領域の不純物濃度は、１ｅ＋１８～１ｅ＋１９［／ｃｍ３］である請求項１に記載の半導体装置の製造方法。
【請求項3】
前記高濃度領域形成工程において、前記インプラント領域の深さは前記シリコン基板表面に対して深さ１００［ｎｍ］の範囲内である請求項１に記載の半導体装置の製造方法。
【請求項4】
前記高濃度領域形成工程において、前記中央領域の各縁部から前記ＳＢＤ形成領域に設けられる前記マスクの開口部の各縁部までの幅方向の距離が、０．１～０．３［μｍ］とされている請求項１に記載の半導体装置の製造方法。
【請求項5】
前記高濃度領域形成工程において、注入する不純物はヒ素（Ａｓ）である請求項１に記載の半導体装置の製造方法。
【請求項6】
前記高濃度領域形成工程において、イオン注入エネルギーは５０［ｋｅＶ］以下である請求項５に記載の半導体装置の製造方法。
【請求項7】
シリコン基板に形成されたショットキーバリアダイオード（ＳＢＤ）領域と、前記シリコン基板に形成され、第１型不純物が注入されたチャネル領域を備える第１ＭＯＳトランジスタ領域と、
前記シリコン基板に形成され、第１型不純物が注入されたチャネル領域を備える第２ＭＯＳトランジスタ領域と、
を備え、
前記ＳＢＤ領域は、コバルトよりも仕事関数が高い材料を用いて、アノード形成領域がシリサイド化された第１層と、前記第１層の下方に設けられるとともに、前記シリコン基板の厚さ方向に直交する幅方向の中央領域付近に設けられ、前記第１型不純物が注入されたインプラント領域とを備え、
前記インプラント領域の不純物濃度は、前記第２ＭＯＳトランジスタ領域の前記チャネル領域の不純物濃度から前記第１ＭＯＳトランジスタ領域の前記チャネル領域の不純物濃度を差し引いた濃度に対して±１０％の範囲内とされている半導体装置。
【請求項8】
前記第２ＭＯＳトランジスタ領域は、ＳＲＡＭに用いられる請求項７に記載の半導体装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
ショットキーバリアダイオード（ＳＢＤ）を備える半導体装置の製造において、５５［ｎｍ］プロセスノードでは、ニッケル（Ｎｉ）をシリサイド化してショットキー接合部を形成することが提案されている。
例えば、特許文献１には、ＭＯＳトランジスタのゲート電極及びソース／ドレイン領域のコンタクト材料にニッケル（Ｎｉ）をシリサイド化した材料であるニッケルシリサイド（ＮｉＳｉ）を用いることが記載されている。
ニッケルシリサイドは、コバルトシリサイド（ＣｏＳｉ２）やチタンシリサイド（ＴｉＳｉ２）よりも少ないシリコン原子で同じ膜厚の金属シリサイド膜を形成することができ、ジャンクションリーク特性を劣化させずに、シリサイド膜を低抵抗化することができるとの特徴がある。
例えば、特許文献１には、ＭＯＳトランジスタのゲート電極及びソース／ドレイン領域のコンタクト材料にニッケル（Ｎｉ）をシリサイド化した材料であるニッケルシリサイド（ＮｉＳｉ）を用いることが記載されている。
ニッケルシリサイドは、コバルトシリサイド（ＣｏＳｉ２）やチタンシリサイド（ＴｉＳｉ２）よりも少ないシリコン原子で同じ膜厚の金属シリサイド膜を形成することができ、ジャンクションリーク特性を劣化させずに、シリサイド膜を低抵抗化することができるとの特徴がある。
【0003】
また、ＳＢＤは、小型パネル用Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ（ＤＤＩＣ）やＴｏｕｃｈ ａｎｄ Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ Ｉｎｔｅｇｒａｔｉｏｎ（ＴＤＤＩ）等、様々な電源が搭載されたデバイスにおいてラッチアップ防止用に利用される。
【先行技術文献】
【特許文献】
【0004】
【文献】国際公開第２００４／０７０８０４号
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＳＢＤを有する半導体装置において、シリサイドに用いる材料にニッケル（Ｎｉ）のような仕事関数が高い材料を用いる場合、ＳＢＤの順方向電流ＩＦが、コバルトを用いる場合の１/１０以下に減少してしまう。また、ニッケル（Ｎｉ）を用いる場合において、コバルトを用いる場合と同程度の順方向電流ＩＦを確保するためには、半導体のサイズを大型化する必要があり、コストが増大してしまう。
【0006】
また、ＳＢＤを小型パネル用ＤＤＩＣやＴＤＤＩ等、様々な電源が搭載されたデバイスにおいてラッチアップ防止用に利用する場合、例として２５［Ｖ］以上の高い降伏電圧を確保することが求められる。
【0007】
本発明は、このような事情に鑑みてなされたものであって、半導体装置の大型化及び製造コストの増大を抑制しつつ、半導体装置の性能低下を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の第１態様に係る半導体装置の製造方法は、シリコン基板上に第１半導体領域、第２半導体領域及びショットキーバリアダイオード（ＳＢＤ）領域を形成する半導体装置の製造方法であって、前記シリコン基板に対して第１型不純物を注入することにより第１領域を形成する第１領域形成工程と、前記第１領域におけるＳＢＤ形成領域のアノード形成領域において、前記シリコン基板の厚さ方向に直交する幅方向における中央領域上面をマスクした状態で、前記第１型不純物と反対極性の第２型不純物を注入することにより、前記中央領域を挟んで幅方向両側に第２領域を形成する第２領域形成工程と、第１半導体形成領域の前記第１領域及び第２半導体形成領域の前記第１領域に前記第１型不純物を注入し、不純物濃度が前記第１領域よりも高い第３領域を形成する第３領域形成工程と、前記第１半導体形成領域において少なくともチャネル領域が形成される領域の上面、及び、前記ＳＢＤ形成領域において、前記中央領域よりも幅が狭く、かつ、前記中央領域の幅方向における両側の各縁部よりも内側に設けられたインプラント領域の上面以外をマスクした状態で、前記ＳＢＤ形成領域におけるマスク開口部及び前記第２半導体形成領域に対して前記第１型不純物を注入する高濃度領域形成工程と、コバルトよりも仕事関数が高い材料を用いて、前記ＳＢＤ形成領域の前記アノード形成領域をシリサイド化し、ショットキー接合を形成するショットキー接合工程と、を有する。
【0009】
本開示の第２態様に係る半導体装置は、シリコン基板に形成されたショットキーバリアダイオード（ＳＢＤ）領域と、前記シリコン基板に形成され、第１型不純物が注入されたチャネル領域を備える第１ＭＯＳトランジスタ領域と、前記シリコン基板に形成され、第１型不純物が注入されたチャネル領域を備える第２ＭＯＳトランジスタ領域と、を備え、前記ＳＢＤ領域は、コバルトよりも仕事関数が高い材料を用いて、アノード形成領域がシリサイド化された第１層と、前記第１層の下方に設けられるとともに、前記シリコン基板の厚さ方向に直交する幅方向の中央領域付近に設けられ、前記第１型不純物が注入されたインプラント領域とを備え、前記インプラント領域の不純物濃度は、前記第２ＭＯＳトランジスタ領域の前記チャネル領域の不純物濃度から前記第１ＭＯＳトランジスタ領域の前記チャネル領域の不純物濃度を差し引いた濃度に対して±１０％の範囲内とされている。
【発明の効果】
【0010】
本発明によれば、半導体装置の大型化を抑制しつつ、製造コストを増加することなく、半導体装置の性能低下を抑制することができるという効果を奏する。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態に係る半導体装置の断面図である。
【図2】本発明の一実施形態に係る半導体装置のＳＢＤ領域において、高い降伏電圧を確保するための設計の例図である。
【図3】本発明の一実施形態に係る半導体装置のＳＢＤ領域の断面図である。
【図4】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図5】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図6】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図7】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図8】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図9】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図10】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図11】本発明の一実施形態に係る半導体装置の製造方法の工程を示した図である。
【図12】本発明の一実施形態に係る半導体装置の第１半導体領域及び第２半導体領域における、半導体基板表面に対する深さと各領域の不純物濃度の関係を示したグラフである。
【図13】本発明の一実施形態に係る半導体装置のＳＢＤ領域における、半導体基板表面に対する深さと各領域の不純物濃度の関係を示したグラフである。
【図14】本発明の一実施形態に係る製造方法によって製造されたＳＢＤの性能評価を示すグラフである。
【発明を実施するための形態】
【0012】
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。
【0013】
（半導体装置の構造）
図１は、半導体装置１００の断面図である。本実施形態において、図１に示すように、シリコン基板の厚さ（深さ）方向Ｈ１に直交する方向を幅方向Ｈ２という。また、厚さ方向Ｈ１及び幅方向Ｈ２のそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
図１に示すように、半導体装置１００は、シリコン基板を基材とする半導体基板１０上に複数の半導体が形成されている。具体的には、半導体装置１００には、ショットキーバリアダイオード（ＳＢＤ）であるＳＢＤ領域１と、Ｌｏｗ Ｖｏｌｔａｇｅ ＰＭＯＳ（ＬＶＰＭＯＳ）である第１半導体領域２及び第２半導体領域３と、Ｈｉｇｈ Ｖｏｌｔａｇｅ ＰＭＯＳ（ＨＶＰＭＯＳ）である第３半導体領域４が形成されている。
図１は、半導体装置１００の断面図である。本実施形態において、図１に示すように、シリコン基板の厚さ（深さ）方向Ｈ１に直交する方向を幅方向Ｈ２という。また、厚さ方向Ｈ１及び幅方向Ｈ２のそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
図１に示すように、半導体装置１００は、シリコン基板を基材とする半導体基板１０上に複数の半導体が形成されている。具体的には、半導体装置１００には、ショットキーバリアダイオード（ＳＢＤ）であるＳＢＤ領域１と、Ｌｏｗ Ｖｏｌｔａｇｅ ＰＭＯＳ（ＬＶＰＭＯＳ）である第１半導体領域２及び第２半導体領域３と、Ｈｉｇｈ Ｖｏｌｔａｇｅ ＰＭＯＳ（ＨＶＰＭＯＳ）である第３半導体領域４が形成されている。
【0014】
（ＳＢＤ領域の構造）
図２は、本実施形態に係る半導体装置のＳＢＤ領域１において、高い降伏電圧を確保するための設計の例図である。ＳＢＤ領域１は、小型パネル用ＤＤＩＣやＴＤＤＩのラッチアップ防止等に利用されるため、２５［Ｖ］以上の降伏電圧が求められる場合がある。降伏電圧を２５［Ｖ］以上の高さにするためには、ＳＢＤ領域１に逆方向電圧を印加した場合に、キャリアが移動する領域である第１Ｎウェル領域に発生する横方向の空乏層領域ＤＬと縦方向の空乏層領域ＤＶとをそれぞれ拡大する必要がある。さらに、空乏層領域ＤＬ及び空乏層領域ＤＶの空乏層を拡大するためには、空乏層領域ＤＬ及び空乏層領域ＤＶを含む領域Ｒの不純物濃度をアノードＡｎ近傍の不純物濃度よりも十分に低くする必要がある。すなわち、領域Ｒの不純物濃度を低くすることにより降伏電圧を高めることができる。
図２は、本実施形態に係る半導体装置のＳＢＤ領域１において、高い降伏電圧を確保するための設計の例図である。ＳＢＤ領域１は、小型パネル用ＤＤＩＣやＴＤＤＩのラッチアップ防止等に利用されるため、２５［Ｖ］以上の降伏電圧が求められる場合がある。降伏電圧を２５［Ｖ］以上の高さにするためには、ＳＢＤ領域１に逆方向電圧を印加した場合に、キャリアが移動する領域である第１Ｎウェル領域に発生する横方向の空乏層領域ＤＬと縦方向の空乏層領域ＤＶとをそれぞれ拡大する必要がある。さらに、空乏層領域ＤＬ及び空乏層領域ＤＶの空乏層を拡大するためには、空乏層領域ＤＬ及び空乏層領域ＤＶを含む領域Ｒの不純物濃度をアノードＡｎ近傍の不純物濃度よりも十分に低くする必要がある。すなわち、領域Ｒの不純物濃度を低くすることにより降伏電圧を高めることができる。
【0015】
図３は、本実施形態の半導体装置のＳＢＤ領域の断面図である。
半導体装置１００のＳＢＤ領域１は、半導体基板１０、第１Ｎウェル領域ＮＷ１、第２Ｎウェル領域ＮＷ２、第１Ｐウェル領域ＰＷ１、中央領域Ｃ、インプラント領域Ｉｍ、アノードＡｎであるシリサイド領域２０、カソードＫ、絶縁部２２、シリサイドブロック２４を含んで構成される。また、第１Ｐウェル領域ＰＷ１の中央領域Ｃ側の縁部を縁部ＰＷ１ｅとする。
半導体装置１００のＳＢＤ領域１は、半導体基板１０、第１Ｎウェル領域ＮＷ１、第２Ｎウェル領域ＮＷ２、第１Ｐウェル領域ＰＷ１、中央領域Ｃ、インプラント領域Ｉｍ、アノードＡｎであるシリサイド領域２０、カソードＫ、絶縁部２２、シリサイドブロック２４を含んで構成される。また、第１Ｐウェル領域ＰＷ１の中央領域Ｃ側の縁部を縁部ＰＷ１ｅとする。
【0016】
第１Ｎウェル領域ＮＷ１は、半導体装置１００の動作時においてキャリアが移動する領域である。第１Ｎウェル領域ＮＷ１は、半導体基板１０表面に対して深さが３～６［μｍ］の範囲において不純物濃度が１ｅ＋１６～４ｅ＋１６［／ｃｍ３］となるように形成される。また、第１Ｎウェル領域ＮＷ１の表面には、ショットキー接合部ＳＪが形成される。また、カソードＫは、ＳＢＤ領域１におけるカソードの電極である。
【0017】
第２Ｎウェル領域ＮＷ２は、アノード－カソード間の電流経路の抵抗を低減するために形成され、カソードＫを覆うウェル領域である。第２Ｎウェル領域ＮＷ２の不純物濃度は１ｅ＋１６～６ｅ＋１６［／ｃｍ３］であり、第１Ｎウェル領域ＮＷ１よりも不純物濃度が高く、第１Ｐウェル領域ＰＷ１に対する接合耐圧が所望の降伏電圧より下がらないよう抑えられている。なお、第２Ｎウェル領域ＮＷ２は、図３に示すようにＳＢＤ領域１の断面図における幅方向Ｈ２において後述のインプラント領域Ｉｍ（高濃度領域）の両側に、例えば、対称形に形成される。
【0018】
第１Ｐウェル領域ＰＷ１は、ショットキー接合領域であるシリサイド領域２０の一部の下面を覆うように形成され、中央領域Ｃを挟んで幅方向両側に形成される。第１Ｐウェル領域ＰＷ１は、半導体基板１０表面に対して深さが１～３［μｍ］の範囲において不純物濃度が１ｅ＋１６～６ｅ＋１６［／ｃｍ３］となるように形成される。また、領域Ｐ＋は、シリサイド領域２０と第１Ｐウェル領域ＰＷ１をオーミックコンタクトさせるために形成される。
【0019】
中央領域Ｃは、ＳＢＤ領域１のシリサイド領域（アノードＡｎ）２０において、幅方向Ｈ２のほぼ中央に位置する領域である。換言すると、中央領域Ｃは、第１Ｐウェル領域ＰＷ１の縁部ＰＷ１ｅに挟まれた領域であり、後述のインプラント領域Ｉｍが形成される領域である。
【0020】
インプラント領域Ｉｍは、第１Ｎウェル領域ＮＷ１に対してヒ素（Ａｓ）を例とするＮ型の不純物を注入することにより、第１Ｎウェル領域ＮＷ１の中央領域Ｃの一部の不純物濃度を高濃度化した領域である。インプラント領域Ｉｍは、半導体基板１０表面に対して深さ１００［ｎｍ］程度の範囲内に分布し、シリサイドに接触する最表面の不純物濃度が１ｅ＋１８～１ｅ＋１９［／ｃｍ３］となるように形成される。なお、インプラント領域Ｉｍは第１Ｐウェル領域の中央領域Ｃ側の縁部ＰＷ１ｅ、換言すると、中央領域Ｃの幅方向における両側の各縁部ＰＷ１ｅと所定の距離Ｘを空けていることが好ましく、所定の距離Ｘは０．１～０．３［μｍ］であることがより好ましい。
【0021】
シリサイド領域（アノードＡｎ）２０は、半導体基板１０と金属材料が加熱されてシリサイド化した領域であり、ショットキー接合部に相当する。シリサイド領域２０は、例えば、ニッケル（Ｎｉ）等の比較的融点が高い金属がスパッタリングにより半導体基板１０上に堆積され、アニール処理によって加熱されることにより形成される。なお、シリサイド領域２０において、インプラント領域Ｉｍ表面とニッケル（Ｎｉ）の界面でシリサイド化が起こることによりアノードＡｎが形成される。
【0022】
絶縁部２２は、第２Ｎウェル領域ＮＷ２と第１Ｐウェル領域ＰＷ１との間の電界を緩和するために設けられる絶縁体領域である。絶縁部２２は、例えば、シャロートレンチアイソレーション（ＳＴＩ）である。絶縁部２２がＳＴＩである場合、パターニング及びエッチングにより半導体基板１０の所定位置に溝が形成され、さらに溝に絶縁材料を埋め込むことにより絶縁部２２が形成される。また、半導体基板１０がシリコン（Ｓｉ）である場合、絶縁材料は、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）等である。
【0023】
シリサイドブロック２４は、アノードＡｎ上に堆積するニッケル（Ｎｉ）を絶縁部２２の端部から所望の距離だけ離すことを目的として設けられる絶縁膜である。また、アノードＡｎ上においてＮｉを堆積する所定の領域をシリサイドブロック２４で挟むことにより、シリサイド膜を形成する領域を選択することができる。これにより、半導体基板１０表面において、シリサイド化する領域とシリサイド化しない領域とを分断する。
【0024】
（第１半導体領域及び第２半導体領域の構造）
図１の説明に戻り、第１半導体領域２及び第２半導体領域３は、ともにＬＶＰＭＯＳであり、ゲートＬＶＧ１下部のＮＷ３領域の不純物濃度が異なる。
第１半導体領域２は、ＭＯＳ構造として、ゲートＬＶＧ１と、ソース／ドレイン部ＳＤと、第１Ｎウェル領域ＮＷ１と、第３Ｎウェル領域ＮＷ３と、絶縁部２２とを備える。ゲートＬＶＧ１は、半導体基板１０表面に形成されるゲート酸化膜ＬＶＧＯＸ上に形成される。
図１の説明に戻り、第１半導体領域２及び第２半導体領域３は、ともにＬＶＰＭＯＳであり、ゲートＬＶＧ１下部のＮＷ３領域の不純物濃度が異なる。
第１半導体領域２は、ＭＯＳ構造として、ゲートＬＶＧ１と、ソース／ドレイン部ＳＤと、第１Ｎウェル領域ＮＷ１と、第３Ｎウェル領域ＮＷ３と、絶縁部２２とを備える。ゲートＬＶＧ１は、半導体基板１０表面に形成されるゲート酸化膜ＬＶＧＯＸ上に形成される。
【0025】
第２半導体領域３は、高濃度チャネル領域Ｃｈを有する点を除いて、第１半導体領域２と同様の構造である。高濃度チャネル領域Ｃｈは、第２半導体領域３のゲートＬＶＧ２下部の第３Ｎウェル領域ＮＷ３に対してヒ素（Ａｓ）を例とするＮ型の不純物を注入することにより、第３Ｎウェル領域ＮＷ３の一部の不純物濃度を高濃度化した領域である。
【0026】
第２半導体領域３が高濃度チャネル領域Ｃｈを有することにより、半導体装置１００は、閾値電圧が異なる複数のＬＶＰＭＯＳ（第１半導体領域２及び第２半導体領域３）を備える。
第２半導体領域３が高濃度チャネル領域Ｃｈを有するため、第２半導体領域３の閾値電圧は、第１半導体領域２の閾値電圧よりも高い。なお、第１半導体領域の閾値は、第３Ｎウェル領域ＮＷ３の形成条件によって変化する。本実施形態においては、第３Ｎウェル領域ＮＷ３の不純物濃度は１ｅ＋１７［／ｃｍ３］～１ｅ＋１８［／ｃｍ３］とする。第２半導体領域３は、閾値電圧を上げるために、第３Ｎウェル領域ＮＷ３に対してＮ型不純物を注入する。また、Ｎ型不純物の注入はＳＢＤ領域１においてインプラント領域Ｉｍを形成する際の工程と同様である。
第２半導体領域３が高濃度チャネル領域Ｃｈを有するため、第２半導体領域３の閾値電圧は、第１半導体領域２の閾値電圧よりも高い。なお、第１半導体領域の閾値は、第３Ｎウェル領域ＮＷ３の形成条件によって変化する。本実施形態においては、第３Ｎウェル領域ＮＷ３の不純物濃度は１ｅ＋１７［／ｃｍ３］～１ｅ＋１８［／ｃｍ３］とする。第２半導体領域３は、閾値電圧を上げるために、第３Ｎウェル領域ＮＷ３に対してＮ型不純物を注入する。また、Ｎ型不純物の注入はＳＢＤ領域１においてインプラント領域Ｉｍを形成する際の工程と同様である。
【0027】
また、第１半導体領域２及び第２半導体領域３の第３Ｎウェル領域ＮＷ３は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を形成する領域内に形成することが好ましい。第３Ｎウェル領域ＮＷ３をＳＲＡＭ領域内に形成することにより、ＳＲＡＭの各製造工程において形成される他の各領域の不純物濃度との比率を好適化することができ、第１半導体領域２及び第２半導体領域３は所望の性能を確保することができる。
【0028】
なお、本実施形態において、第３半導体領域４については、従来のＨＶＰＭＯＳと同様であるため説明を省略する。第３半導体領域４において、第１半導体領域２、第２半導体領域３及びＳＢＤ領域１と同一の符号が付された各領域は、それぞれ同一の不純物濃度である。
【0029】
（半導体装置の製造方法）
以下、ＳＢＤを含む半導体装置１００の製造方法について説明する。図４～図１１は、それぞれ半導体装置１００の製造方法の工程を示した図である。
なお、以降の各工程における各領域及び各部の形成方法については、一般的な半導体の製造フローであり、本発明の趣旨ではないため詳細な説明は省略する。
また、以降の各工程において、ＳＢＤ領域１を形成する領域をＳＢＤ形成領域１ｂ、第１半導体領域２を形成する領域を第１半導体形成領域２ｂ、第２半導体領域３を形成する領域を第２半導体形成領域３ｂ、第３半導体領域４を形成する領域を第３半導体形成領域４ｂとする。
以下、ＳＢＤを含む半導体装置１００の製造方法について説明する。図４～図１１は、それぞれ半導体装置１００の製造方法の工程を示した図である。
なお、以降の各工程における各領域及び各部の形成方法については、一般的な半導体の製造フローであり、本発明の趣旨ではないため詳細な説明は省略する。
また、以降の各工程において、ＳＢＤ領域１を形成する領域をＳＢＤ形成領域１ｂ、第１半導体領域２を形成する領域を第１半導体形成領域２ｂ、第２半導体領域３を形成する領域を第２半導体形成領域３ｂ、第３半導体領域４を形成する領域を第３半導体形成領域４ｂとする。
【0030】
図４に示すステップＳ１０において、半導体基板（シリコン基板）１０上の領域を酸化し、半導体基板１０表面に酸化膜を形成する。酸化膜の形成プロセスは、例えば、ＷＥＴ酸化である。さらに、ＳＢＤ形成領域１ｂ、第１半導体形成領域２ｂ、第２半導体形成領域３ｂ及び第３半導体形成領域４ｂにＮ型の不純物（第１型不純物）を用いてイオン注入処理及びアニール処理を行い、半導体基板１０表面に対して深さ３～６［μｍ］の範囲に不純物濃度が１ｅ＋１６～４ｅ＋１６［／ｃｍ３］の第１Ｎウェル領域（第１領域）ＮＷ１を形成する。ここで、Ｎ型の不純物は、例えば、リン（Ｐ）やヒ素（Ａｓ）である。
【0031】
図５に示すステップＳ１２において、半導体装置１００のＳＢＤ形成領域１ｂ及び第３半導体形成領域４ｂに第２Ｎウェル領域ＮＷ２を形成する。まず、半導体基板１０表面において、第２Ｎウェル領域ＮＷ２に対応する開口部（マスク開口部）を有するマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることにより形成する。そして、レジスト層をマスクとして、半導体基板１０表面にＮ型の不純物を用いたイオン注入処理を行う。イオン注入処理後、レジスト層は除去する。その後、アニール処理を行う。
【0032】
さらに、第２Ｎウェル領域ＮＷ２と同様の形成方法により、半導体装置１００のＳＢＤ形成領域１ｂ及び第３半導体形成領域４ｂにＰ型の不純物（第２型不純物）を用いてイオン注入処理及びアニール処理を行い、半導体基板１０表面に対して深さ１～３［μｍ］の範囲に不純物濃度が１ｅ＋１６～６ｅ＋１６［／ｃｍ３］の第１Ｐウェル領域ＰＷ１（第２領域）を形成する。ここで、ＳＢＤ形成領域１ｂの幅方向Ｈ２における中央領域Ｃは、後の工程においてＳＢＤ領域１のアノードが形成される領域であるため、Ｐ型の不純物を注入する際にはフォトレジストによってマスクされる。なお、半導体基板１０表面に注入するＰ型の不純物は、例えば、ボロン（Ｂ）等を用いる。
【0033】
図６に示すステップＳ１４において、第１半導体形成領域２ｂ、第２半導体形成領域３ｂ及び第３半導体形成領域４ｂにおいてゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３を形成する所定の位置の両側、及び半導体装置１００の各領域の境界となる位置に絶縁部２２としてＳＴＩを形成する。
まず、半導体基板１０表面において、シリコン窒化膜（ＳｉＮ）を堆積した後、ＳＴＩに対応する開口部を有するマスクとして機能するレジスト層を形成する。次に、半導体基板１０表面をエッチングし、レジストを除去した後、エッチングによって形成した溝内を１０［ｎｍ］程度酸化する。次に、溝が埋まるように二酸化シリコン（ＳｉＯ２）等の絶縁物を堆積し、アニール処理を行う。その後、ＣＭＰによって平坦化処理を行い、シリコン窒化膜（ＳｉＮ）を除去する。
まず、半導体基板１０表面において、シリコン窒化膜（ＳｉＮ）を堆積した後、ＳＴＩに対応する開口部を有するマスクとして機能するレジスト層を形成する。次に、半導体基板１０表面をエッチングし、レジストを除去した後、エッチングによって形成した溝内を１０［ｎｍ］程度酸化する。次に、溝が埋まるように二酸化シリコン（ＳｉＯ２）等の絶縁物を堆積し、アニール処理を行う。その後、ＣＭＰによって平坦化処理を行い、シリコン窒化膜（ＳｉＮ）を除去する。
【0034】
次に、第３半導体形成領域４ｂにおいて、Ｔｅｔｒａ ｅｔｈｏｘｙ ｓｉｌａｎｅ（ＴＥＯＳ）を用いたＣＶＤ法により、後の工程においてゲートを設ける所定の領域にゲート酸化膜ＨＶＧＯＸを形成する。
【0035】
図７に示すステップＳ１６において、半導体装置１００の第１半導体形成領域２ｂ及び第２半導体形成領域３ｂに第３Ｎウェル領域（第３領域）ＮＷ３を形成する。
まず、半導体基板１０表面に、半導体装置１００の第１半導体形成領域２ｂ及び第２半導体形成領域３ｂに対応する開口部を有するレジスト層を形成する。レジスト層をマスクとして、Ｎ型の不純物を半導体基板１０表面にイオン注入する。イオン注入後、レジスト層を除去する。その後、アニール処理を行う。これにより、半導体装置１００の第１半導体形成領域２ｂ及び第２半導体形成領域３ｂに不純物濃度が１ｅ＋１７［／ｃｍ３］～１ｅ＋１８［／ｃｍ３］の第３Ｎウェル領域ＮＷ３を形成する。
まず、半導体基板１０表面に、半導体装置１００の第１半導体形成領域２ｂ及び第２半導体形成領域３ｂに対応する開口部を有するレジスト層を形成する。レジスト層をマスクとして、Ｎ型の不純物を半導体基板１０表面にイオン注入する。イオン注入後、レジスト層を除去する。その後、アニール処理を行う。これにより、半導体装置１００の第１半導体形成領域２ｂ及び第２半導体形成領域３ｂに不純物濃度が１ｅ＋１７［／ｃｍ３］～１ｅ＋１８［／ｃｍ３］の第３Ｎウェル領域ＮＷ３を形成する。
【0036】
図８に示すステップＳ１８において、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂにゲート酸化膜ＬＶＧＯＸを形成する。
まず、半導体基板１０表面において、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの第３Ｎウェル領域ＮＷ３に対して開口部を有するレジスト層を形成する。次に、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの第３Ｎウェル領域ＮＷ３の表面にある下敷き酸化膜をＷＥＴエッチング等で除去した後、レジスト層を除去する。次に、厚さ３［ｎｍ］未満のゲート酸化膜ＬＶＧＯＸを形成する。
まず、半導体基板１０表面において、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの第３Ｎウェル領域ＮＷ３に対して開口部を有するレジスト層を形成する。次に、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの第３Ｎウェル領域ＮＷ３の表面にある下敷き酸化膜をＷＥＴエッチング等で除去した後、レジスト層を除去する。次に、厚さ３［ｎｍ］未満のゲート酸化膜ＬＶＧＯＸを形成する。
【0037】
次に、ＳＢＤ形成領域１ｂにインプラント領域Ｉｍを形成し、第２半導体形成領域３ｂに高濃度チャネル領域Ｃｈを形成する。
まず、中央領域Ｃよりも幅が狭く、かつ、中央領域Ｃの幅方向における両側の各縁部に相当する第１Ｐウェル領域ＰＷ１の縁部ＰＷ１ｅよりも内側に設けられたインプラント領域Ｉｍ以外のＳＢＤ形成領域１ｂの全領域と、第１半導体形成領域２ｂの第３Ｎウェル領域ＮＷ３と、第３半導体形成領域４ｂの全領域に対してレジスト層（マスク）ＰＲを形成する。換言すると、ＳＢＤ形成領域１ｂにおけるインプラント領域Ｉｍ上、及び第２半導体形成領域３ｂの第３Ｎウェル領域ＮＷ３上には、レジスト層ＰＲの開口部が位置している。このとき、インプラント領域Ｉｍの各端部と第１Ｐウェル領域ＰＷ１の各縁部ＰＷ１ｅとの距離Ｘが、それぞれ０．１～０．３［μｍ］となるように形成されることが好ましい。
まず、中央領域Ｃよりも幅が狭く、かつ、中央領域Ｃの幅方向における両側の各縁部に相当する第１Ｐウェル領域ＰＷ１の縁部ＰＷ１ｅよりも内側に設けられたインプラント領域Ｉｍ以外のＳＢＤ形成領域１ｂの全領域と、第１半導体形成領域２ｂの第３Ｎウェル領域ＮＷ３と、第３半導体形成領域４ｂの全領域に対してレジスト層（マスク）ＰＲを形成する。換言すると、ＳＢＤ形成領域１ｂにおけるインプラント領域Ｉｍ上、及び第２半導体形成領域３ｂの第３Ｎウェル領域ＮＷ３上には、レジスト層ＰＲの開口部が位置している。このとき、インプラント領域Ｉｍの各端部と第１Ｐウェル領域ＰＷ１の各縁部ＰＷ１ｅとの距離Ｘが、それぞれ０．１～０．３［μｍ］となるように形成されることが好ましい。
【0038】
次に、ＳＢＤ形成領域１ｂ及び第２半導体形成領域３ｂに対してＮ型の不純物であるヒ素（Ａｓ）を注入する。注入するＮ型の不純物のドーズ量は２ｅ＋１２～１．５ｅ＋１３［ｉｏｎｓ／ｃｍ２］である。ＳＢＤ形成領域１ｂにおいてヒ素（Ａｓ）が注入された領域であるインプラント領域Ｉｍは、第１Ｎウェル領域ＮＷ１表面に対して深さ１００［ｎｍ］の範囲内において、第１Ｎウェル領域ＮＷ１表面における不純物濃度が少なくとも１ｅ＋１８～１ｅ＋１９［／ｃｍ３］の領域となる。同様に、第２半導体形成領域３ｂにおいてヒ素（Ａｓ）が注入された領域は、不純物濃度が他のＮＷ３領域よりも高い領域であり、後述の工程により高濃度チャネル領域が形成される領域である。ＳＢＤ形成領域１ｂ及び第２半導体形成領域３ｂにヒ素（Ａｓ）を注入した後、レジスト層ＰＲを除去する。
【0039】
なお、ＳＢＤ形成領域１ｂ及び第２半導体形成領域３ｂに対して注入されるヒ素（Ａｓ）は、リン（Ｐ）に比べて拡散係数が小さいため、プロセス中の熱処理による不純物の拡散が少ない。これにより、インプラント領域Ｉｍは、半導体基板１０表面に対して浅い領域に形成される。さらに、インプラント領域Ｉｍを半導体基板１０に対して浅い領域に形成するためには、ヒ素（Ａｓ）の注入エネルギーは５０［ｋｅＶ］以下とすることが好ましい。
【0040】
図９に示すステップＳ２０において、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの各ゲート酸化膜ＬＶＧＯＸ上及び第３半導体形成領域４ｂのゲート酸化膜ＨＶＧＯＸ上にゲート電極用のポリシリコン膜をそれぞれ堆積し、パターニング及びエッチングを行うことにより所定の形状のポリシリコン膜を形成する。
【0041】
次に、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの所定の箇所を開口したレジスト層を形成し、Ｐ型の不純物を用いた注入処理を行う。次に、レジスト層を除去した後にアニール処理を行うことで、第１半導体形成領域２ｂ及び第２半導体形成領域３ｂの各ゲートＬＶＧ１及びＬＶＧ２の両端部に対応する第３Ｎウェル領域ＮＷ３表面には、ＬＶＰ拡散領域ＬＶＰｅｘを形成する。
【0042】
図１０に示すステップＳ２２において、第１半導体形成領域２ｂ、第２半導体形成領域３ｂ、第３半導体形成領域４ｂにおいて、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３にサイドウォールを形成するとともに、ソース／ドレイン部ＳＤをそれぞれ形成する。また、ＳＢＤ形成領域１ｂにカソードＫを形成する。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３に酸化膜を形成した後、異方性エッチングを行い、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３の側壁にのみ酸化膜を形成する。各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３の側壁に形成された酸化膜がサイドウォールとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３に酸化膜を形成した後、異方性エッチングを行い、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３の側壁にのみ酸化膜を形成する。各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３の側壁に形成された酸化膜がサイドウォールとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
【0043】
さらに、ＳＢＤ形成領域１ｂ、第１半導体形成領域２ｂ、第２半導体形成領域３ｂ、第３半導体形成領域４ｂの各領域において、所定の領域に１ｅ＋１５［ｉｏｎｓ／ｃｍ２］以上のＮ型不純物又はＰ型不純物を注入し、アニール処理を行う。これにより、各領域にソース／ドレイン部ＳＤ又はカソードＫを形成する。また、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３にはＰ型不純物を注入することでＰ型ゲートを形成する。
【0044】
図１１に示すステップＳ２４では、ＳＢＤ形成領域１ｂにシリサイドブロック２４を形成し、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３、各ソース／ドレイン部ＳＤ、アノードＡｎ及びカソードＫの各表面をシリサイド化する。
まず、ＳＢＤ形成領域１ｂにおいてアノードＡｎを絶縁部２２の端部から所定の距離だけ離すために、ＴＥＯＳを用いたＣＶＤ法及びエッチングを行い、ＳＢＤ形成領域１ｂにおいて半導体基板１０表面の所定の位置にシリサイドブロック２４を形成する。
まず、ＳＢＤ形成領域１ｂにおいてアノードＡｎを絶縁部２２の端部から所定の距離だけ離すために、ＴＥＯＳを用いたＣＶＤ法及びエッチングを行い、ＳＢＤ形成領域１ｂにおいて半導体基板１０表面の所定の位置にシリサイドブロック２４を形成する。
【0045】
次に、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３表面、各ソース／ドレイン部ＳＤ表面、アノードＡｎ表面及びカソードＫ表面に対して、ターゲットにニッケル（Ｎｉ）を用いたスパッタリングを行う。スパッタリングにより、各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３表面、各ソース／ドレイン部ＳＤ表面、アノードＡｎ表面及びカソードＫ表面にＮｉの粒子が堆積する。その後、アニール処理を行うことにより、ニッケル（Ｎｉ）の粒子が堆積された各ゲートＬＶＧ１、ＬＶＧ２、ＨＶＧ３表面、各ソース／ドレイン部ＳＤ表面、アノードＡｎ表面及びカソードＫ表面における各界面が加熱され、各界面においてシリサイド化が発生する。
【0046】
（半導体装置の各領域における不純物濃度の比較）
図１２は、第１半導体領域２及び第２半導体領域３の各領域について、半導体基板１０表面に対する深さと各領域の不純物濃度の関係を示したグラフである。横軸は半導体基板１０表面に対する深さであり、縦軸は不純物濃度である。また、図１２において、破線は第１半導体領域２の第３Ｎウェル領域ＮＷ３及び第１Ｎウェル領域ＮＷ１におけるＮ型不純物濃度を示し、実線は第２半導体領域３の高濃度チャネル領域Ｃｈ、第３Ｎウェル領域ＮＷ３及び第１Ｎウェル領域ＮＷ１におけるＮ型不純物濃度を示し、一点鎖線は半導体基板１０におけるＰ型不純物濃度を示す。さらに、第１半導体領域２の半導体基板１０表面に対して深さ１０［ｎｍ］の地点における不純物濃度をｎ１とし、第２半導体領域３の半導体基板１０表面に対して深さ１０［ｎｍ］の地点における不純物濃度をｎ２とする。
図１２は、第１半導体領域２及び第２半導体領域３の各領域について、半導体基板１０表面に対する深さと各領域の不純物濃度の関係を示したグラフである。横軸は半導体基板１０表面に対する深さであり、縦軸は不純物濃度である。また、図１２において、破線は第１半導体領域２の第３Ｎウェル領域ＮＷ３及び第１Ｎウェル領域ＮＷ１におけるＮ型不純物濃度を示し、実線は第２半導体領域３の高濃度チャネル領域Ｃｈ、第３Ｎウェル領域ＮＷ３及び第１Ｎウェル領域ＮＷ１におけるＮ型不純物濃度を示し、一点鎖線は半導体基板１０におけるＰ型不純物濃度を示す。さらに、第１半導体領域２の半導体基板１０表面に対して深さ１０［ｎｍ］の地点における不純物濃度をｎ１とし、第２半導体領域３の半導体基板１０表面に対して深さ１０［ｎｍ］の地点における不純物濃度をｎ２とする。
【0047】
同様に、図１３は、ＳＢＤ領域１のインプラント領域Ｉｍ及び第１Ｎウェル領域ＮＷ１領域について、半導体基板１０表面に対する深さと各領域の不純物濃度の関係を示したグラフである。横軸は半導体基板１０表面に対する深さであり、縦軸は不純物濃度である。また、図１３において、実線はＳＢＤ領域１のインプラント領域Ｉｍ及びＮＷ１領域におけるＮ型不純物濃度を示し、一点鎖線は半導体基板１０におけるＰ型不純物濃度を示す。さらに、ＳＢＤ領域１の半導体基板１０表面に対して深さ１０［ｎｍ］の地点における不純物濃度をｎ３とする。
【0048】
図１２及び図１３によれば、第１半導体領域２、第２半導体領域３及びＳＢＤ領域１の各不純物濃度は、いずれも半導体基板１０表面に対する深さが深くなる程低下している。また、第２半導体領域３の不純物濃度は、上記の製造方法のステップＳ１８において第３Ｎウェル領域ＮＷ３にヒ素（Ａｓ）を注入したことにより、深さ０．１［μｍ］までは第１半導体領域２の不純物濃度よりも高く、該領域は図１に示す高濃度チャネル領域Ｃｈに相当する。さらに、半導体基板１０の表面に対する深さ１０［ｎｍ］地点の各不純物濃度ｎ１、ｎ２及びｎ３は、以下の関係を有する。
（ｎ２－ｎ１）＝ｎ３ （１）
図１に示す半導体装置１００において、上記式（１）を満たすことで上記製造方法のように高濃度チャネル領域Ｃｈ及びインプラント領域Ｉｍの形成工程を共通化することができる。
（ｎ２－ｎ１）＝ｎ３ （１）
図１に示す半導体装置１００において、上記式（１）を満たすことで上記製造方法のように高濃度チャネル領域Ｃｈ及びインプラント領域Ｉｍの形成工程を共通化することができる。
【0049】
（半導体装置の性能評価）
さらに、図１４は、本実施形態に係る製造方法によって製造されたＳＢＤの性能評価を示すグラフである。
図１４において、「●」はコバルトシリサイドを用いた従来のＳＢＤである。また、「▲」はニッケルシリサイドを用いた従来のＳＢＤである。「■」は本実施形態に係る製造方法によって製造されたＳＢＤである。また、図１４のグラフにおいて、横軸は、０．３［Ｖ］の順方向バイアスを印加した場合の順方向電流ＩＦを示す。縦軸は、－１５［Ｖ］の逆方向バイアスを印加した場合のリーク電流ＩＲを示す。
さらに、図１４は、本実施形態に係る製造方法によって製造されたＳＢＤの性能評価を示すグラフである。
図１４において、「●」はコバルトシリサイドを用いた従来のＳＢＤである。また、「▲」はニッケルシリサイドを用いた従来のＳＢＤである。「■」は本実施形態に係る製造方法によって製造されたＳＢＤである。また、図１４のグラフにおいて、横軸は、０．３［Ｖ］の順方向バイアスを印加した場合の順方向電流ＩＦを示す。縦軸は、－１５［Ｖ］の逆方向バイアスを印加した場合のリーク電流ＩＲを示す。
【0050】
従来のＳＢＤの構造（図１４における「●」及び「▲」）では、シリサイドをコバルトシリサイドからニッケルシリサイドに変更することにより、すなわちショットキー接合に用いる金属材料を変更することによりＩＦ性能が大きく劣化していた。本実施形態に係る製造方法によって製造されたＳＢＤを備える半導体装置によれば、ＣｏシリサイドのＳＢＤと同程度のＩＦ性能を有しており、ニッケルシリサイドを用いた従来のＳＢＤと比較し、ＩＦ性能の劣化が大幅に改善される。また、逆方向バイアスを印加した場合の降伏電圧は従来のＳＢＤと同等の３０［Ｖ］以上を有する。これにより、ニッケルシリサイドを用いながらも高い降伏電圧及び高い順方向電流が確保されるため、ＤＤＩＣやＴＤＤＩ等の高い電圧を扱う半導体製品に適したＳＢＤを製造することができる。
このように、本実施形態に係るＳＢＤ領域１の製造方法によれば、製造工程やマスクを新たに追加することなく、すなわち製造コストを増加することなく、ＳＢＤの性能を改善することができる。
このように、本実施形態に係るＳＢＤ領域１の製造方法によれば、製造工程やマスクを新たに追加することなく、すなわち製造コストを増加することなく、ＳＢＤの性能を改善することができる。
【0051】
以上説明したように、本実施形態に係る半導体装置及びその製造方法によれば、シリコン基板（１０）上に第１半導体領域（２）、第２半導体領域（３）及びショットキーバリアダイオード（ＳＢＤ）領域（１）を形成する半導体装置（１００）の製造方法であって、シリコン基板に対して第１型不純物を注入することにより第１領域（ＮＷ１）を形成する第１領域形成工程（Ｓ１０）と、第１領域におけるＳＢＤ形成領域（１ｂ）のアノード形成領域において、シリコン基板の厚さ方（Ｈ１）向に直交する幅方向（Ｈ２）における中央領域（Ｃ）上面をマスクした状態で、第１型不純物と反対極性の第２型不純物を注入することにより、中央領域を挟んで幅方向両側に第２領域（ＰＷ１）を形成する第２領域形成工程（Ｓ１２）と、第１半導体形成領域の第１領域及び第２半導体形成領域の第１領域に第１型不純物を注入し、不純物濃度が第１領域よりも高い第３領域（ＮＷ３）を形成する第３領域形成工程（Ｓ１６）と、第１半導体形成領域において少なくともチャネル領域が形成される領域の上面、及び、ＳＢＤ形成領域において、中央領域よりも幅が狭く、かつ、中央領域の幅方向における両側の各縁部（ＰＷ１ｅ）よりも内側に設けられたインプラント領域（Ｉｍ）の上面以外をマスクした状態で、ＳＢＤ形成領域におけるマスク開口部及び第２半導体形成領域に対して第１型不純物を注入する高濃度領域形成工程（Ｓ１８）と、コバルトよりも仕事関数が高い材料を用いて、ＳＢＤ形成領域のアノード形成領域をシリサイド化し、ショットキー接合を形成するショットキー接合工程（Ｓ２４）と、を有する。これにより、マスクや製造工程を新たに増やすことなく、ＳＢＤ領域におけるショットキー接合箇所に対応する領域の不純物濃度を高めることにより、高い降伏電圧を確保し、かつ順方向電流ＩＦが改善された半導体装置を製造することができる。
【0052】
また、本実施形態に係る半導体装置及びその製造方法によれば、各領域の不純物濃度を所望の値とするために各工程において注入する不純物の種類及びドーズ量を規定する。これにより、高い降伏電圧を確保する等の所望の性能を実現した半導体を製造することができる。
【0053】
また、本実施形態に係る半導体装置及びその製造方法によれば、高濃度領域形成工程において、インプラント領域の深さが、シリコン基板表面に対して深さ１００［ｎｍ］の範囲内とされている。これにより、第１領域内の狭い範囲のみを高濃度化し、降伏電圧の低下を抑制するとともに順方向電流ＩＦの性能を改善することができる。
【0054】
また、本実施形態に係る半導体装置及びその製造方法によれば、中央領域の各縁部からＳＢＤ形成領域に設けられるマスクの開口部の各縁部までの幅方向の距離が、０．１～０．３［μｍ］とされている。これにより、インプラント領域を小さく形成することにより、ＳＢＤ領域の電界強度が高くなることを抑制し、リーク電流を低減することができる。
【0055】
また、本実施形態に係る半導体装置及びその製造方法によれば、高濃度領域形成工程において、注入する不純物はヒ素（Ａｓ）である。これにより、アニール工程等の熱処理による不純物の拡散をリン（Ｐ）に比べて抑制することができる。
【0056】
また、本実施形態に係る半導体装置及びその製造方法によれば、高濃度領域形成工程において、ヒ素（Ａｓ）のイオン注入エネルギーは５０［ｋｅＶ］以下である。イオン注入エネルギーが低いため、イオン注入直後の不純物の分布範囲を半導体基板表面から５０［ｎｍ］未満に収めることができ、アニール工程等の熱処理後の分布範囲を１００［ｎｍ］程度に抑えることができる。ここで、注入エネルギーは半導体基板表面の酸化膜の膜厚を透過するよう最適化されているものとする。
【0057】
本実施形態に係る半導体装置及びその製造方法によれば、シリコン基板（１０）に形成されたショットキーバリアダイオード（ＳＢＤ）領域（１）と、シリコン基板に形成され、第１型不純物が注入されたチャネル領域を備える第１ＭＯＳトランジスタ領域（２）と、シリコン基板に形成され、第１型不純物が注入されたチャネル領域（Ｃｈ）を備える第２ＭＯＳトランジスタ領域（３）と、を備え、ＳＢＤ領域は、コバルトよりも仕事関数が高い材料を用いて、アノード形成領域がシリサイド化された第１層（シリサイド領域２０）と、第１層の下方に設けられるとともに、シリコン基板の厚さ方向に直交する幅方向の中央領域付近に設けられ、第１型不純物が注入されたインプラント領域（Ｉｍ）とを備え、インプラント領域の不純物濃度は、第２ＭＯＳトランジスタ領域のチャネル領域の不純物濃度から第１ＭＯＳトランジスタ領域のチャネル領域の不純物濃度を差し引いた濃度に対して±１０％の範囲内とされている。
【0058】
また、本実施形態に係る半導体装置及びその製造方法によれば、第２ＭＯＳトランジスタ領域は、ＳＲＡＭに用いられる。これにより、ＳＲＡＭの各製造工程において形成される他の各領域の不純物濃度との比率を好適化することができ、第２ＭＯＳトランジスタは所望の性能を確保することができる。
【0059】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、製造工程の追加または削除、各領域を形成する際の各値等について、種々変形実施が可能である。
【符号の説明】
【0060】
１ ：ショットキーバリアダイオード（ＳＢＤ）領域
１ｂ ：ショットキーバリアダイオード（ＳＢＤ）形成領域
２ ：第１半導体領域
２ｂ ：第１半導体形成領域
３ ：第２半導体領域
３ｂ ：第２半導体形成領域
４ ：第３半導体領域
４ｂ ：第３半導体形成領域
１０ ：半導体基板
２０ ：シリサイド領域
２２ ：絶縁部
２４ ：シリサイドブロック
１００ ：半導体装置
Ａｎ ：アノード
Ｃ ：中央領域
Ｃｈ ：高濃度チャネル領域
ＤＬ，ＤＶ ：空乏層領域
ＨＶＧＯＸ，ＬＶＧＯＸ ：ゲート酸化膜
ＩＦ ：順方向電流
ＩＲ ：リーク電流
Ｉｍ ：インプラント領域
Ｋ ：カソード
ＬＶＧ１，ＬＶＧ２，ＨＶＧ３ ：ゲート
ＮＷ１ ：第１Ｎウェル領域
ＮＷ２ ：第２Ｎウェル領域
ＮＷ３ ：第３Ｎウェル領域
ＰＲ ：レジスト層
ＰＷ１ ：第１Ｐウェル領域
Ｒ ：領域
ＳＤ ：ソース／ドレイン部
ＳＪ ：ショットキー接合部
ＬＶＰｅｘ ：ＬＶＰ拡散領域
ｎ１，ｎ２，ｎ３ ：不純物濃度
Ｘ ：距離
１ｂ ：ショットキーバリアダイオード（ＳＢＤ）形成領域
２ ：第１半導体領域
２ｂ ：第１半導体形成領域
３ ：第２半導体領域
３ｂ ：第２半導体形成領域
４ ：第３半導体領域
４ｂ ：第３半導体形成領域
１０ ：半導体基板
２０ ：シリサイド領域
２２ ：絶縁部
２４ ：シリサイドブロック
１００ ：半導体装置
Ａｎ ：アノード
Ｃ ：中央領域
Ｃｈ ：高濃度チャネル領域
ＤＬ，ＤＶ ：空乏層領域
ＨＶＧＯＸ，ＬＶＧＯＸ ：ゲート酸化膜
ＩＦ ：順方向電流
ＩＲ ：リーク電流
Ｉｍ ：インプラント領域
Ｋ ：カソード
ＬＶＧ１，ＬＶＧ２，ＨＶＧ３ ：ゲート
ＮＷ１ ：第１Ｎウェル領域
ＮＷ２ ：第２Ｎウェル領域
ＮＷ３ ：第３Ｎウェル領域
ＰＲ ：レジスト層
ＰＷ１ ：第１Ｐウェル領域
Ｒ ：領域
ＳＤ ：ソース／ドレイン部
ＳＪ ：ショットキー接合部
ＬＶＰｅｘ ：ＬＶＰ拡散領域
ｎ１，ｎ２，ｎ３ ：不純物濃度
Ｘ ：距離
【要約】
【課題】半導体装置の大型化を抑制しつつ、製造コストを増加することなく、半導体装置の性能低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１０に第１型不純物を注入することにより第１領域ＮＷ１を形成する工程と、ショットキーバリアダイオード（ＳＢＤ）形成領域おいて、シリコン基板の幅方向Ｈ２における中央領域Ｃを挟んで幅方向両側に第２領域ＰＷ１を形成する工程と、第１半導体形成領域及び第２半導体形成領域に、不純物濃度が第１領域よりも高い第３領域を形成する工程と、ＳＢＤ形成領域において、中央領域の幅方向における両側の各縁部よりも内側に設けられたインプラント領域Ｉｍ及び第２半導体形成領域に対して第１型不純物を注入する工程と、コバルトよりも仕事関数が高い材料を用いて、ＳＢＤ形成領域のアノード形成領域をシリサイド化する工程と、を有する。
【選択図】図３
【解決手段】半導体装置の製造方法は、シリコン基板１０に第１型不純物を注入することにより第１領域ＮＷ１を形成する工程と、ショットキーバリアダイオード（ＳＢＤ）形成領域おいて、シリコン基板の幅方向Ｈ２における中央領域Ｃを挟んで幅方向両側に第２領域ＰＷ１を形成する工程と、第１半導体形成領域及び第２半導体形成領域に、不純物濃度が第１領域よりも高い第３領域を形成する工程と、ＳＢＤ形成領域において、中央領域の幅方向における両側の各縁部よりも内側に設けられたインプラント領域Ｉｍ及び第２半導体形成領域に対して第１型不純物を注入する工程と、コバルトよりも仕事関数が高い材料を用いて、ＳＢＤ形成領域のアノード形成領域をシリサイド化する工程と、を有する。
【選択図】図３
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
