特許 7512566 メモリ構造体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】メモリ構造体

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240702BHJP

【ＦＩ】

H10B12/00 801

【請求項の数】 10

(21)【出願番号】P 2022128896

(22)【出願日】2022-08-12

(65)【公開番号】P2023109677

(43)【公開日】2023-08-08

【審査請求日】2022-08-12

(31)【優先権主張番号】63/303,508

(32)【優先日】2022-01-27

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/746,996

(32)【優先日】2022-05-18

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】樊 聖亭

(72)【発明者】

【氏名】陳 威臣

(72)【発明者】

【氏名】呂 函庭

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２０２１／０３５８９１３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０３５８５９８（ＵＳ，Ａ１）

【文献】特表２００７－５２５００４（ＪＰ，Ａ）

【文献】特表２０１１－５２７５１５（ＪＰ，Ａ）

【文献】特開２０１２－１５０８７６（ＪＰ，Ａ）

【文献】特開２０１７－１３０６４４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０３００８８６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２１／０３３５７９８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に配置されており、第１方向に沿って互いから分離しており、それぞれ第２方向及び第３方向に沿って延在する、第１ゲート構造体、第２ゲート構造体、及び第３ゲート構造体であって、前記第２ゲート構造体は、前記第１ゲート構造体と前記第３ゲート構造体との間に配置されており、前記第１方向、前記第２方向、及び前記第３方向は、互いに交差している、第１ゲート構造体、第２ゲート構造体、及び第３ゲート構造体と、
互いから分離しており、前記第１方向に沿って前記第１ゲート構造体、前記第２ゲート構造体、及び前記第３ゲート構造体を通過する複数のチャネルボディであって、前記複数のチャネルボディの各々が、第１端部及び第２端部を有し、前記第１端部は、前記第１ゲート構造体に隣接しており、前記第２端部は、前記第３ゲート構造体に隣接しており、前記第２端部は、前記第１端部の反対にある、複数のチャネルボディと、
前記第１ゲート構造体と前記複数のチャネルボディとの間、前記第２ゲート構造体と前記複数のチャネルボディとの間、及び前記第３ゲート構造体と前記複数のチャネルボディとの間に配置された複数の絶縁膜と、
前記基板に電気的に接続された第１サイドプラグと、
前記第３方向に沿って積層され、前記第３方向に沿って互いから分離し、前記第２方向に沿って延在するリング状である複数の第１サイドパッドであって、前記複数の第１サイドパッドの各々は、前記第１サイドプラグに対向する第１面において前記第１サイドプラグと全面で電気接触し、その反対側の第２面において前記複数のチャネルボディのうちの対応する１つの前記第１端部に電気的に接続され、これにより前記第１サイドプラグが前記複数の第１サイドパッド及び前記複数のチャネルボディと電気的に接続される、複数の第１サイドパッドと、
を備え、
前記第１ゲート構造体、前記第２ゲート構造体、及び前記第３ゲート構造体は、前記複数の絶縁膜の各々及び前記複数のチャネルボディの各々を囲んでおり、前記複数の絶縁膜は、電荷蓄積構造体を含まず、
前記基板は、上面を有し、前記上面は、前記第１方向及び前記第２方向と平行であり、前記上面の法線方向は、前記第３方向と平行であり、
前記第３ゲート構造体は、第１島構造体、第２島構造体、及び第３島構造体を有し、前記第１島構造体、前記第２島構造体、及び前記第３島構造体は、前記第３方向に沿ってそれぞれ延在し、前記第２方向に沿って互いから分離しており、かつ前記複数のチャネルボディのうちの少なくとも１つにそれぞれ対応して設けられ、
前記第１ゲート構造体および前記第２ゲート構造体は、前記複数のチャネルボディの全てに対応して設けられる、
メモリ構造体。

【請求項2】

前記第３方向における前記第１島構造体、前記第２島構造体、又は前記第３島構造体の高さは、前記第３方向における前記第１ゲート構造体又は前記第２ゲート構造体の高さに等しく、前記第２方向における前記第１島構造体、前記第２島構造体、又は前記第３島構造体の幅は、前記第２方向における前記第１ゲート構造体又は前記第２ゲート構造体の幅よりも小さい、請求項１に記載のメモリ構造体。

【請求項3】

前記第３方向に沿って積層され、前記第３方向に沿って互いから分離している複数の第２サイドパッドであって、前記複数の第２サイドパッドの各々は、前記複数のチャネルボディのうちの対応する１つの前記第２端部に接続されている、複数の第２サイドパッドと
をさらに備える、請求項１に記載のメモリ構造体。

【請求項4】

複数の第２サイドプラグをさらに備え、前記複数の第２サイドプラグは、前記第２方向に沿って互いから分離しており、それぞれ、前記複数の第２サイドパッド上の複数のランディング領域と電気的に接触するように前記第３方向に沿って延在する、請求項３に記載のメモリ構造体。

【請求項5】

前記第３方向における前記複数の第２サイドプラグの高さは、前記第２方向に沿って増加し、前記複数のランディング領域は、段差構造を形成している、請求項４に記載のメモリ構造体。

【請求項6】

前記複数の第２サイドプラグは、それぞれ、ビット線に接続されている、請求項４に記載のメモリ構造体。

【請求項7】

前記複数の第１サイドパッドは、第１導電型を有し、前記複数の第２サイドパッドは、前記第１導電型を有する、請求項３に記載のメモリ構造体。

【請求項8】

前記複数の第１サイドパッドは、第１導電型を有し、前記複数の第２サイドパッドは、第２導電型を有する、請求項３に記載のメモリ構造体。

【請求項9】

前記複数の絶縁膜の材料は、高誘電率材料を含む、請求項１から８のいずれか一項に記載のメモリ構造体。

【請求項10】

前記複数のチャネルボディの材料は、単結晶シリコンを含む、請求項１から８のいずれか一項に記載のメモリ構造体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して、半導体構造体に関し、より詳細には、メモリ構造体に関する。

【背景技術】

【0002】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、現在一般的な半導体メモリである。従来型ＤＲＡＭの構造は非常に単純であり、各ビットのデータが処理のために１つのトランジスタ（１Ｔ）及び１つのキャパシタ（１Ｃ）を必要とする、すなわち、１Ｔ１Ｃ ＤＲＡＭである。しかしながら、市場の需要を満たすためには、メモリ構造体のサイズをさらに小さくする必要がある。従って、従来のＤＲＡＭの構造をさらに改善することが必要である。

【発明の概要】

【0003】

本発明は、メモリ構造体に関する。本願のメモリ構造体は、メモリのサイズ低減に有益であり、メモリ構造体の性能を維持することもできる。

【0004】

本発明の一実施形態によれば、メモリ構造体が提供される。このメモリ構造体は、基板、第１ゲート構造体、第２ゲート構造体、及び第３ゲート構造体、複数のチャネルボディ、複数の絶縁膜、並びに第１サイドプラグを含む。第１ゲート構造体、第２ゲート構造体、及び第３ゲート構造体は、基板上に配置されており、第１方向に沿って互いから分離しており、第２方向及び第３方向に沿ってそれぞれ延在し、第２ゲート構造体は、第１ゲート構造体と第３ゲート構造体との間に配置されており、第１方向、第２方向、及び第３方向は、互いに交差している。チャネルボディは、互いから分離しており、第１方向に沿って、第１ゲート構造体、第２ゲート構造体、及び第３ゲート構造体を通過する。絶縁膜は、第１ゲート構造体とチャネルボディとの間、第２ゲート構造体とチャネルボディとの間、及び第３ゲート構造体とチャネルボディとの間に配置されている。第１サイドプラグは、基板及びチャネルボディに電気的に接続されている。ここで、第１ゲート構造体、第２ゲート構造体、及び第３ゲート構造体は、絶縁膜の各々及びチャネルボディの各々を囲んでおり、絶縁膜は、電荷蓄積構造体を含まない。

【0005】

本発明の上記及び他の態様は、好ましいが非限定的な実施形態の以下の詳細な説明に関連して、より十分に理解されるであろう。下記説明は、添付図面を参照して行われる。

【図面の簡単な説明】

【0006】

【図1】本発明の一実施形態によるメモリ構造体の概略的立体図を示す。

【0007】

【図2】本発明の別の実施形態によるメモリ構造体の概略的立体図を示す。

【0008】

【図3A】本発明の別の実施形態によるメモリ構造体の等価回路図を示す。

【0009】

【図3B】本発明の別の実施形態によるメモリ構造体のプログラミング動作及び消去動作のシミュレーション結果を示す。

【図3C】本発明の別の実施形態によるメモリ構造体のプログラミング動作及び消去動作のシミュレーション結果を示す。

【0010】

【図4A】本発明の一実施形態による異なる動作モードにおけるメモリ構造体の電圧と時間の関係図を示す。

【0011】

【図4B】本発明の一実施形態によるメモリ構造体における第３ゲート構造体とビット線との間のバンド間トンネリングの発生を示す。

【0012】

【図4C】本発明の一実施形態によるメモリ構造体のプログラミング動作モードにおける、プログラミングパルス時間と、プログラム済み状態と消去状態との間でのビット線の電流差との間の関係を示す図を示す。

【0013】

【図4D】本発明の一実施形態によるプログラミング動作モード中及び消去動作モード中のメモリ構造体の第３ゲート構造体の電圧とビット線電流との間の関係を示す図を示す。

【0014】

【図5A】バンド間トンネリング機構のシミュレーション結果を示す。

【図5B】バンド間トンネリング機構のシミュレーション結果を示す。

【図6A】バンド間トンネリング機構のシミュレーション結果を示す。

【図6B】バンド間トンネリング機構のシミュレーション結果を示す。

【0015】

【図7A】サイリスタの動作機構における実施形態Ｂ及び比較例Ｂのシミュレーション結果を示す。

【0016】

【図7B】サイリスタの動作機構における実施形態Ｂの実験結果を示す。

【発明を実施するための形態】

【0017】

以下は、図面と共に、本開示によって提供されるメモリ構造体を詳細に説明する関連実施形態である。しかしながら、本開示はこれに限定されるものではない。詳細な構造、製造方法のステップ、及び材料の用途などのような実施形態の説明は、例示のみを目的としており、本開示の保護の範囲は、言及される実装態様に限定されるものではない。

【0018】

同時に、本開示が全ての実施可能形態を示すものではないことに留意されたい。当業者は、本開示の精神及び範囲から逸脱することなく、実際の応用のニーズを満たすために、実施形態の構造及び製造方法に変更及び修正を行うことができる。従って、本開示で提案されていない他の実装態様も適用可能であり得る。さらに、図面は、実施形態の内容を明確に説明する目的で単純化されており、図面中の寸法及び比は、実際の成果物の縮尺によって描かれたものではない。従って、説明及び図面は、本開示の保護範囲を限定するためではなく、実施形態を説明するためにのみ使用される。同一又は同様の参照符号は、同一又は同様の要素を表すために使用されている。

【0019】

ＤＲＡＭのスケーリングを保証すべく、産業界では、キャパシタレスＤＲＡＭの様々な代替形態が研究されてきた。シングルトランジスタＤＲＡＭ（１Ｔ ＤＲＡＭ）は、チャネル電位が制御不可能であることに起因して、商品として成功することができなかった。ワード線（ＷＬ）バイアスが、読み取り、プログラミング、又は消去中に他の動作にスイッチされると、１Ｔ ＤＲＡＭの大きなＷＬキャパシタンスにより、ゲートバイアスがフローティングボディに容易に結合し、ごく小さなメモリウィンドウがもたらされる。２トランジスタＤＲＡＭ（２Ｔ ＤＲＡＭ）にも、格納されたデータが過渡動作中にワード線バイアスによって容易に撹乱されるという同様の問題がある。さらに、２Ｔ ＤＲＡＭは、三次元ＤＲＡＭ（３Ｄ ＤＲＡＭ）を実現するために、非常に高価なモノリシック集積化の使用を必要とする。

【0020】

上記の問題を克服すべく、本発明は、３Ｄ ＤＲＡＭ特性及びサイリスタ動作のために３つのトランジスタ（３Ｔ）を含む三次元メモリ構造体（図１及び２のメモリ構造体１０及び２０に示すとおり）を提供する。

【0021】

図１は、本発明の一実施形態によるメモリ構造体１０の三次元概略図である。図１に示すように、本実施形態において、Ｚ方向は第１方向を表し、Ｙ方向は第２方向を表し、Ｘ方向は第３方向を表す。

【0022】

図１を参照すると、メモリ構造体１０は、基板１００、第１ゲート構造体１１２、第２ゲート構造体１１４、第３ゲート構造体１１６、複数のチャネルボディ１２０、複数の絶縁膜１２２、第１プラグ１３２、第２プラグ１３４、第３プラグ１３６、及び第１サイドプラグ１４０を含む。基板１００は、上面１００ａを有し、上面１００ａは、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）と平行であり、上面１００ａの法線方向は、第１方向（例えば、Ｚ方向）と平行である。基板１００の上面１００ａに隣接した領域１００Ｄには、ドーパントがドープされていてもよい。一実施形態において、基板１００の上面１００ａに隣接した領域１００Ｄは、第１導電型、例えば、高濃度のＮ型ドープ（Ｎ＋）を有する。基板１００の領域１００Ｄは、共通のソース線として機能し得る。

【0023】

第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６は、基板１００上に配置されており、第１方向（例えば、Ｚ方向）に沿って連続して積層され互いから分離しており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に沿ってそれぞれ延在し、第２ゲート構造体１１４は、第１ゲート構造体１１２と第３ゲート構造体１１６との間に配置されており、第１方向、第２方向、及び第３方向は、互いに交差しており、例えば、互いに直交しており、すなわち、Ｚ方向、Ｙ方向、及びＸ方向は、互いに直交していてもよい。図面をより簡潔にするために、図１において、いくつかの絶縁材料は省略されている。例えば、基板１００、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６の間の絶縁材料は省略されている。いくつかの実施形態において、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６は、それぞれワード線として機能し得る。

【0024】

チャネルボディ１２０は、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に沿って互いから分離しており、第１方向（例えば、Ｚ方向）に沿って第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６を通過し、基板１００まで延在する。例えば、チャネルボディ１２０は、縦型チャネル構造体を形成するように基板１００と電気接触している。チャネルボディ１２０は、例えば、フローティングボディである。チャネルボディ１２０とゲート構造体（すなわち、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６）の各々との間の交差点の各々において、トランジスタが形成されている。チャネルボディ１２０の各々は、基板１００の上面１００ａと電気的に接触している第１端部１２０Ａと、上面１００ａから離れている第２端部１２０Ｂとを有し、第２端部１２０Ｂは、第１端部１２０Ａの反対にある。チャネルボディ１２０の第２端部１２０Ｂに隣接した領域１２０Ｄには、ドーパントがドープされていてもよい。

【0025】

バンド間トンネリング（ＢＴＢＴ）が動作機構として使用される一実施形態のような一実施形態において、チャネルボディ１２０の第２端部１２０Ｂに隣接した領域１２０Ｄは、第１導電型、例えば、高濃度のＮ型ドープ（Ｎ＋）を有する。サイリスタが動作機構として使用される一実施形態のような別の実施形態では、チャネルボディ１２０の第２端部１２０Ｂに隣接した領域１２０Ｄは、高濃度のＰ型ドープ（Ｐ＋）のような第２導電型を有する。

【0026】

一実施形態において、領域１００Ｄをソースとして機能させることができ、領域１２０Ｄをドレインとして機能させることができるが、本発明はこれに限定されるものではない。

【0027】

絶縁膜１２２は、第１ゲート構造体１１２とチャネルボディ１２０との間、第２ゲート構造体１１４とチャネルボディ１２０との間、及び第３ゲート構造体１１６とチャネルボディ１２０との間に配置されている。すなわち、絶縁膜１２２は、第１方向（例えば、Ｚ方向）に沿って延在し、チャネルボディ１２０の側面を囲んで第１ゲート構造体１１２をチャネルボディ１２０から分離させ、第２ゲート構造体１１４をチャネルボディ１２０から分離させ、第３ゲート構造体１１６をチャネルボディ１２０から分離させる。一実施形態において、異なるチャネルボディ１２０を囲んでいる絶縁膜１２２は、互いに接続されており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に沿って、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６をカバーするように、例えば、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６の上面及び下面をカバーするように延在する（図示せず）。

【0028】

第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６は、絶縁膜１２２の各々及びチャネルボディ１２０の各々を囲んでおり、また、隣接したチャネルボディ１２０間の空間に、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に沿って延在する。第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６は、チャネルボディ１２０の側面全体の対応する位置（すなわち、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６の間の交差位置）を囲んでいるので、これはゲートオールアラウンド（ＧＡＡ）構造とも呼ばれる。さらに、チャネルボディ１２０の各々は、３つのゲート（すなわち、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６）によって制御され得る。

【0029】

第１サイドプラグ１４０は、第１方向（例えば、Ｚ方向）及び第３方向（例えば、Ｘ方向）に沿って延在し、基板１００と電気接触している。例えば、第１サイドプラグ１４０は、基板１００及びチャネルボディ１２０に電気的に接続されている。

【0030】

基板１００は、メモリアレイエリアＭＡ及び階段エリアＳＡに対応する。チャネルボディ１２０は、メモリアレイエリアＭＡ内に配置されている。階段エリアＳＡは、メモリアレイエリアＭＡに隣接している。第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６は、階段エリアＳＡ内で段差構造を形成し、第１ランディング領域ＬＲ１、第２ランディング領域ＬＲ２、及び第３ランディング領域ＬＲ３をそれぞれ露出させる。第１プラグ１３２、第２プラグ１３４、及び第３プラグ１３６は、それぞれ、第１ランディング領域ＬＲ１、第２ランディング領域ＬＲ２、及び第３ランディング領域ＬＲ３上に配置されており、それぞれ、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６と電気的に接触するように、第１方向（例えば、Ｚ方向）に沿って延在する。

【0031】

いくつかの実施形態において、基板１００は、バルクシリコン基板のような半導体基板を含み得る。本実施形態において、チャネルボディ１２０は、エピタキシャル成長プロセスによって形成されていてよく、チャネルボディ１２０の材料は、単結晶シリコンを含み得る。メモリデバイス１０の動作（例えば、プログラミング又は消去）中、チャネルボディ１２０は、キャリア（例えば、電子又は正孔）を蓄積するために使用され得る。絶縁膜１２２がキャリア（例えば、電子又は正孔）を蓄積する機能を有する必要はないので、絶縁膜１２２は、酸化物－窒化物－酸化物（ＯＮＯ）構造のような電荷蓄積構造体を含まない。換言すると、チャネルボディ１２０とゲート構造体（すなわち、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６）との間の空間にＯＮＯ構造は存在しない。一実施形態において、絶縁膜１２２の材料は、酸化物などの誘電材料を含み、絶縁膜１２２は、単一層構造体であり得る。一実施形態において、絶縁膜１２２の材料は、高誘電率材料（高ｋ材料）を含み得る。一実施形態において、第１プラグ１３２、第２プラグ１３４、第３プラグ１３６、第１サイドプラグ１４０、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６の材料は、半導体材料又は金属材料を含み得る。例えば、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６は、単結晶シリコン若しくはポリシリコン又は金属を含み得る。本発明の上述の要素の材料はこれに限定されるものではないことを理解されたい。

【0032】

図２は、本発明の別の実施形態によるメモリ構造体２０の概略的立体図である。図２に示すように、本実施形態において、Ｚ方向は第３方向を表し、Ｙ方向は第２方向を表し、Ｘ方向は第１方向を表す。

【0033】

図２を参照すると、メモリ構造体２０は、基板２００、第１ゲート構造体２１２、第２ゲート構造体２１４、第３ゲート構造体２１６、複数のチャネルボディ２２０、複数の絶縁膜２２２、第１プラグ２３２、第２プラグ２３４、第３プラグ２３６、第１サイドプラグ２４０、第２サイドプラグ２５０、複数の第１サイドパッドＣＰ、及び複数の第２サイドパッドＢＰを含む。基板２００は、上面２００ａを有し、上面２００ａは、第１方向（例えば、Ｘ方向）及び第２方向（例えば、Ｙ方向）と平行であり、上面２００ａの法線方向は、第３方向（例えば、Ｚ方向）と平行である。

【0034】

第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６は、第１方向（例えば、Ｘ方向）に沿って基板２００上に配置されており、第１方向（例えば、Ｘ方向）に沿って互いから分離しており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って延在し、第２ゲート構造体２１４は、第１ゲート構造体２１２と第３ゲート構造体２１６との間に配置されている。第１方向、第２方向、及び第３方向は、互いに交差しており、例えば、互いに直交しており、すなわち、Ｚ方向、Ｙ方向、及びＸ方向は、互いに直交していてもよい。第３ゲート構造体２１６は、第１島構造体２１６１、第２島構造体２１６２、及び第３島構造体２１６３を含み、第１島構造体２１６１、第２島構造体２１６２、及び第３島構造体２１６３は、第３方向（例えば、Ｚ方向）に沿ってそれぞれ延在し、第２方向（例えば、Ｙ方向）に沿って互いから間隔を空けている。一実施形態において、第３方向（例えば、Ｚ方向）における第１島構造体２１６１、第２島構造体２１６２、又は第３島構造体２１６３の高さＨ３は、第３方向（例えば、Ｚ方向）における第１ゲート構造体２１２又は第２ゲート構造体２１４の高さＨ１又はＨ２に等しく、第２方向（例えば、Ｙ方向）における第１島構造体２１６１、第２島構造体２１６２、又は第３島構造体２１６３の幅ＷＤ３１、ＷＤ３２、又はＷＤ３３は、第２方向（例えば、Ｙ方向）における第１ゲート構造体２１６１又は第２ゲート構造体２１６２の幅ＷＤ１又はＷＤ２よりも小さいが、本発明はこれに限定されるものではない。図面をより簡潔にするために、図２において、いくつかの絶縁材料は省略されている。例えば、基板２００、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６の間の絶縁材料、並びに第１島構造体２１６１、第２島構造体２１６２、及び第３島構造体２１６３の間の絶縁材料は省略されている。いくつかの実施形態において、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６は各々、ワード線として機能し得る。

【0035】

チャネルボディ２２０は、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って互いから分離しており、第１方向（例えば、Ｘ方向）に沿って第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６を通過し、すなわち、チャネルボディ２２０の延在方向は、基板２００の上面２００ａと平行であり、横型チャネル構造体を形成する。チャネルボディ２２０は、例えば、フローティングボディである。チャネルボディ２２０の各々は、第１端部２２０Ａ及び第２端部２２０Ｂを有し、第１端部２２０Ａは、第１ゲート構造体２１２に隣接し、第３ゲート構造体２１６から離れており、第２端部２２０Ｂは、第３ゲート構造体２１６に隣接し、第１ゲート構造体２１２から離れており、第２端部２２０Ｂは、第１端部２２０Ａの反対にある。

【0036】

第１サイドパッドＣＰは、第３方向（例えば、Ｚ方向）に沿って積層され、第３方向（例えば、Ｚ方向）に沿って互いから分離しており、第１サイドパッドＣＰの各々は、チャネルボディ２２０のうち対応する第１端部２２０Ａに接続されている。第２サイドパッドＢＰは、第３方向（例えば、Ｚ方向）に沿って積層され、第３方向（例えば、Ｚ方向）に沿って互いから分離しており、第２サイドパッドＢＰの各々は、チャネルボディ２２０のうち対応する第２端部２２０Ｂに接続されている。第１サイドパッドＣＰ及び第２サイドパッドＢＰには、ドーパントがドープされていてもよい。

【0037】

バンド間トンネリング（ＢＴＢＴ）が動作機構として使用される一実施形態のような一実施形態において、第１サイドパッドＣＰは、例えば高濃度のＮ型ドープ（Ｎ＋）を有している、第１導電型を有し、第２サイドパッドＢＰは、例えば高濃度のＮ型ドープ（Ｎ＋）を有している、第１導電型を有する。サイリスタが動作機構として使用される一実施形態のような別の実施形態では、第１サイドパッドＣＰは、例えば高濃度のＮ型ドープ（Ｎ＋）を有している、第１導電型を有し、第２サイドパッドＢＰは、例えば高濃度のＰ型ドープ（Ｐ＋）を有している、第２導電型を有する。

【0038】

一実施形態において、第１サイドパッドＣＰをソースとして使用することができ、第２サイドパッドＢＰをドレインとして使用することができるが、本発明はこれに限定されるものではない。

【0039】

絶縁膜２２２は、第１ゲート構造体２１２とチャネルボディ２２０との間、第２ゲート構造体２１４とチャネルボディ２２０との間、及び第３ゲート構造体２１６とチャネルボディ２２０との間に配置されている。すなわち、絶縁膜２２２は、第１方向（例えば、Ｘ方向）に沿って延在し、チャネルボディ２２０の側面を囲んで第１ゲート構造体２１２をチャネルボディ２２０から分離させ、第２ゲート構造体２１４をチャネルボディ２２０から分離させ、また、第３ゲート構造体２１６をチャネルボディ２２０から分離させる。一実施形態において、異なるチャネルボディ２２０を囲んでいる絶縁膜２２２は、互いに接続されており、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６をカバーするように延在する（図示せず）。

【0040】

第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６は、絶縁膜２２２の各々及びチャネルボディ２２０の各々を囲んでおり、また、隣接したチャネルボディ２２０間の空間内に、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って延在する。第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６は、チャネルボディ２２０の対応する位置（すなわち、第１ゲート構造体２１２、第２ゲート構造体２１４、第３ゲート構造体２１６、及びチャネルボディ２２０の間の交差位置）の側面を囲んでいるので、これはゲートオールアラウンド（ＧＡＡ）構造とも呼ばれる。さらに、チャネルボディ２２０の各々は、３つのゲート（すなわち、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６）によって制御され得る。具体的には、第１島構造体２１６１に対応するチャネルボディ２２０は、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第１島構造体２１６１によって制御することができ、第２島構造体２１６２に対応するチャネルボディ２２０は、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第２島構造体２１６２によって制御することができ、第３島構造体２１６３に対応するチャネルボディ２２０は、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３島構造体２１６３によって制御することができる。チャネルボディ２２０とゲート構造体（すなわち、第１ゲート構造体２１２、第２ゲート構造体２１４、並びに第３ゲート構造体２１６内の第１島構造体２１６１、第２島構造体２１６２、及び第３島２１６３）の各々との間の交差位置の各々において、トランジスタが形成されている。

【0041】

第１サイドプラグ２４０は、第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｚ方向）に沿って延在し、基板２００及び第１サイドパッドＣＰと電気接触している。例えば、第１サイドプラグ２４０は、基板２００及びチャネルボディ２２０に電気的に接続されている。

【0042】

第２サイドプラグ２５０は、第２方向（例えば、Ｙ方向）に沿って互いから分離しており、それぞれ、第２サイドパッドＢＰ上の複数のランディング領域Ｒ１～Ｒ８と電気的に接触するように、第３方向（例えば、Ｚ方向）に沿って延在する。本実施形態において、第３方向（例えば、Ｚ方向）における第２サイドプラグＢＰの高さは、第２方向（例えば、Ｙ方向）に沿って徐々に増加し、ランディング領域Ｒ１～Ｒ８は、段差構造を形成している。しかしながら、本発明はこれに限定されるものではない。第２サイドプラグ２５０の上部は、それぞれ、ビット線（図示せず）に接続されていてもよい。異なる第２サイドプラグ２５０は、異なるビット線（図示せず）に接続される。すなわち、同一層にあるチャネルボディ２２０は、同じ第２サイドプラグ２５０及び対応するビット線（図示せず）に電気的に接続されていてもよい。第２サイドプラグ２５０の数は、第３方向（例えば、Ｙ方向）に沿った、第１サイドパッドＣＰの数、チャネルボディ２２０の数、及び第２サイドパッドＢＰの数とそれぞれ同じ、例えば８であり得るが、本発明はこれに限定されるものではない。例えば、他の実施形態において、第２サイドプラグ２５０の数、第３方向（例えば、Ｙ方向）に沿った第１サイドパッドＣＰの数、第３方向（例えば、Ｙ方向）に沿ったチャネルボディ２２０の数、及び第３方向（例えば、Ｙ方向）に沿った第２サイドパッドＢＰの数は、８より大きくてもよい。

【0043】

いくつかの実施形態において、基板２００は、バルクシリコン基板のような半導体基板を含み得る。本実施形態において、チャネルボディ２２０は、エピタキシャル成長プロセスによって形成されていてよく、チャネルボディ２２０の材料は、単結晶シリコンを含み得る。メモリデバイス２０の動作（例えば、プログラミング又は消去）中、チャネルボディ２２０は、キャリア（例えば、電子又は正孔）を蓄積するために使用され得る。絶縁膜２２２がキャリア（例えば、電子又は正孔）を蓄積する機能を有する必要はないので、絶縁膜２２２は、酸化物－窒化物－酸化物（ＯＮＯ）構造のような電荷蓄積構造体を含まない。換言すると、チャネルボディ２２０とゲート構造体（すなわち、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６）との間の空間にＯＮＯ構造は存在しない。一実施形態において、絶縁膜２２２の材料は、酸化物などの誘電材料を含み、絶縁膜２２２は、単一層構造体であり得る。一実施形態において、絶縁膜２２２の材料は、高誘電率材料（高ｋ材料）を含み得る。一実施形態において、第１サイドプラグ２４０、第２サイドプラグ２５０、第１サイドパッドＣＰ、第２サイドパッドＢＰ、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６の材料は、半導体材料又は金属材料を含み得る。例えば、第１サイドパッドＣＰ、第２サイドパッドＢＰ、第１ゲート構造体２１２、第２ゲート構造体２１４、及び第３ゲート構造体２１６は、単結晶シリコン若しくは多結晶シリコン又は金属を含み得る。本発明の上述の要素の材料はこれに限定されるものではないことを理解されたい。

【0044】

いくつかの実施形態によれば、メモリ構造体２０は、積層ゲートオールアラウンドナノシートＣＭＯＳプロセスによって形成され得る。縦型チャネルを有するメモリ構造体１０と比較すると、横型チャネルを有するメモリ構造体２０は、積層されているチャネルボディ２２０の層をより多く有することができるため、より多くのビットを形成することができ、横型チャネルを有するメモリ構造体２０は、より高い密度のメモリセルを有することができ、これはメモリ構造体のサイズの小型化のためにより有益である。

【0045】

図３Ａは、本発明の別の実施形態によるメモリ構造体２０の等価回路図を示す。図３Ｂ及び３Ｃは、本発明の別の実施形態によるメモリ構造体２０のプログラミング動作及び消去動作のシミュレーション結果を示す。

【0046】

図２及び３Ａを同時に参照すると、図３Ａは、図２における４つの隣接したチャネルボディ２２０を例示し、例えば、チャネルボディ２２０、第１ゲート構造体２１２、第２ゲート構造体２１４、並びに第３ゲート構造体２１６内の第１島構造体２１６１及び第２島構造体２１６２の間の交差位置の各々において、トランジスタが形成されている。図３Ａに示すように、同じチャネルボディ２２０によって接続されたトランジスタＴＡ１、ＴＡ２、及びＴＡ３は、共にメモリセルユニットＣＡを形成し、同じチャネルボディ２２０によって接続されたトランジスタＴＢ１、ＴＢ２、及びＴＢ３は、共にメモリセルユニットＣＢを形成し、同じチャネルボディ２２０によって接続されたトランジスタＴＣ１、ＴＣ２、及びＴＣ３は、共にメモリセルユニットＣＣを形成し、同じチャネルボディ２２０によって接続されたトランジスタＴＳ１、ＴＳ２、及びＴＳ３は、共にメモリセルユニットＣＳを形成する。チャネルボディ２２０の第１端部２２０Ａは、対応する第１サイドパッドＣＰに接続されている。異なる層の第１サイドパッドＣＰは、第１サイドプラグ２４０に電気的に接続されており、ソース線ＳＬに電気的に接続されている。従って、メモリセルＣＡ、ＣＢ、ＣＣ、及びＣＳは、同じソース線ＳＬに接続されている（すなわち、等電位である）。チャネルボディ２２０の第２端部２２０Ｂは、対応する第２サイドパッドＢＰに接続されており、第２サイドパッドＢＰの異なる層は、異なる第２サイドプラグ２５０と電気的に接触し、異なる第２サイドプラグ２５０は、それぞれ、異なるビット線に電気的に接続されており、例えば、同一層にあるメモリセルＣＣ及びＣＳは、第１ビット線ＢＬ１に電気的に接続されており、同一層にあるメモリセルＣＡ及びＣＢは、第２ビット線ＢＬ２に電気的に接続されている。メモリセルＣＡ、ＣＢ、ＣＣ、及びＣＳは、第１ゲート構造体２１２及び第２ゲート構造体２１４をそれぞれ共有する。メモリセルＣＡ及びＣＳは、第３ゲート構造体２１６内の第１島構造体２１６１を共有する。メモリセルＣＢ及びＣＣは、第３ゲート構造体２１６内の第２島構造体２１６２を共有する。

【0047】

図２及び３Ａに示したメモリ構造体２０の動作性能は、技術コンピュータ支援設計（ＴＣＡＤ、Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）ツールを使用したコンピュータシミュレーションによって観測することができ、ここで、メモリセルユニットＣＳが、選択されたメモリセルユニットであり、他のメモリセルユニットＣＡ、ＣＢ、及びＣＣは、非選択のメモリセルユニット（例えば、禁止されたメモリセルユニット）であり、その結果は、図３Ｂ及び３Ｃに示してある。シミュレーション中、下記の表１にリストした異なるバイアス電圧を、第１ゲート構造体２１２、第２ゲート構造体２１４、第１島構造体２１６１、第２島構造体２１６２、第１ビット線ＢＬ１、第２ビット線ＢＬ２、及びソース線ＳＬに適用して、プログラミング動作モード又は消去動作モードのような異なる動作モードを実行することができる。本実施形態及び図面において、「Ｗ１」は、プログラミング動作モードとも呼ばれる、メモリ構造体２０のメモリセルを「１」のデータ状態（すなわち、ロジック「１」）にプログラミングする動作モードを示す「書き込み１（ｗｒｉｔｅ １）」の略語であり、「Ｗ０」は、消去の動作モードとも呼ばれる、メモリ構造体２０のメモリセルを「０」のデータ状態（すなわち、ロジック「０」）にプログラミングする動作モードを示す「書き込み０（ｗｒｉｔｅ ０）」の略語である。

【0048】

【表1】

【0049】

図３Ｂに示すように、動作シーケンスが「Ｗ０」モードから「Ｗ１」モードである場合、選択されたメモリセルユニットＣＳは、「Ｗ１」モードにおいてより高い、例えば約１０μＡ／μｍのビット線電流を有し、非選択のメモリセルユニットＣＡ、ＣＢ、及びＣＣは、「Ｗ１」モードにおいてより低い、例えば約２μＡ／μｍのビット線電流を有する。本発明の一実施形態の動作方法によれば、「Ｗ１」モード後に約８μＡ／μｍのウィンドウが存在してよく、選択されたメモリセルユニットＣＳを非選択のメモリセルＣＡ、ＣＢ、及びＣＣから区別することができ、メモリセルユニットＣＡ、ＣＢ、及びＣＣの禁止に成功することが分かる。

【0050】

図３Ｃに示すように、動作シーケンスが「Ｗ１」モードから「Ｗ０」モードである場合、選択されたメモリセルユニットＣＳは、「Ｗ０」モードにおいてより低い、例えば約０μＡ／μｍのビット線電流を有し、非選択のメモリセルユニットＣＡ、ＣＢ、及びＣＣは、「Ｗ０」モードにおいてより高い、例えば約７～１０μＡ／μｍのビット線電流を有する。本発明の一実施形態の動作方法によれば、「Ｗ０」モード後に少なくとも約７μＡ／μｍのウィンドウが存在してよく、選択されたメモリセルユニットＣＳを非選択のメモリセルユニットＣＡ、ＣＢ、及びＣＣから区別することができ、メモリセルユニットＣＡ、ＣＢ、及びＣＣの禁止に成功することが分かる。

【0051】

図４Ａ～４Ｄは、技術コンピュータ支援設計（ＴＣＡＤ）ツールを使用したコンピュータシミュレーションによる動作性能の観測のような、本発明の一実施形態によるメモリ構造体１０の異なる動作のシミュレーション結果を示す。

【0052】

シミュレーション中、下記の表２にリストした異なるバイアス電圧を、第１ゲート構造体１１２、第２ゲート構造体１１４、第３ゲート構造体１１６、ビット線ＢＬ（領域１２０Ｄに電気的に接続されており、図１には示していない）に適用して、プログラミング、消去、又は読み取りの動作モードのような異なる動作モードを実行することができる。本実施形態及び添付図面において、「Ｗ１」は、メモリ構造体１０のメモリセルユニットを「１」のデータ状態（すなわち、ロジック「１」）にプログラミングする、プログラミング動作モードとも呼ばれる動作モードを示す「書き込み１（ｗｒｉｔｅ １）」の略語であり、「Ｗ０」は、メモリ構造体１０のメモリセルユニットを「０」のデータ状態（すなわち、ロジック「０」）にプログラミングする、消去動作モードとも呼ばれる動作モードを示す「書き込み０（ｗｒｉｔｅ ０）」の略語であり、「読み取り」は、個々のメモリセルの電圧データ状態を検証するためにメモリ構造体１０のメモリセルを読み取る動作モードを示す。

【0053】

【表2】

【0054】

図４Ａは、本発明の一実施形態による異なる動作モードにおけるメモリ構造体１０の電圧（Ｖ）と時間（マイクロ秒、μｓ）の関係図を示す。図４Ｂは、本発明の一実施形態によるメモリ構造体１０のプログラミング動作モードにおける第３ゲート構造体１１６とビット線ＢＬとの間のバンド間トンネリングの発生を示す。図４Ｃは、本発明の一実施形態によるメモリ構造体１０のプログラミング動作モードＷ１における、プログラミングパルス時間（秒）と、プログラム済み状態と消去状態との間でのビット線ＢＬの電流差との間の関係を示す図である。図４Ｄは、本発明の一実施形態によるプログラミング動作モードＷ１中及び消去動作モードＷ０中のメモリ構造体１０の第３ゲート構造体１１６の電圧（Ｖ）とビット線電流（Ａ）との間の関係を示す図である。

【0055】

図４Ａを参照すると、Ｘ軸は時間（μｓ）を表し、Ｙ軸は電圧（Ｖ）を表す。図４Ａは、それぞれ第１ゲート構造体１１２、第２ゲート構造体１１４、第３ゲート構造体１１６、及びビット線ＢＬにおける、電圧と、プログラミング動作モードＷ１、消去動作モードＷ０、及び読み取り動作モード（読み取り）の時間との間の関係を示す。

【0056】

図４Ｂを参照すると、プログラミング動作モードＷ１中の第３ゲート構造体１１６とビット線ＢＬとの間のバンド間トンネリングの発生を示す、図１のＡ－Ａ'線に沿った部分断面図が示されている。ドットの密度が高いほど、バンド間トンネリングがより多く発生する。すなわち、プログラミング動作モードＷ１では、電子及び正孔が生成され、正孔がチャネルボディ１２０に流れ込んでチャネルボディ１２０の電位を上昇させ、その結果、閾値電圧が低下し、電流が増加する。

【0057】

図４Ｃを参照すると、Ｘ軸は、プログラミングパルス時間（秒）を表し、Ｙ軸は、プログラム済み状態と消去状態との間でのビット線ＢＬの電流差（Ａ）を表し、実施形態１～５はそれぞれ、プログラミング動作モードＷ１中のメモリ構造体１０のビット線ＢＬに１Ｖ、２Ｖ、３Ｖ、４Ｖ、又は５Ｖが適用される実施形態を表し、第３ゲート構造体１１６には、実施形態１～５の全てにおいて１Ｖが適用される。プログラミング動作モードＷ１の時間が増加するに従い、より多くの電子及び正孔が生成され、より多くの正孔がチャネルボディ１２０に流れ込むので、チャネルボディ１２０内の電流がより高くなり得、消去動作モードＷ０とプログラミング動作モードＷ１との間の電流差もより大きくなる。ここで、実施形態１～４と比較すると、実施形態５では、プログラミング動作モードＷ１と消去動作モードＷ０との間の電流差がより大きいため、５Ｖがプログラミング動作モードＷ１の動作電圧としてより適切である。

【0058】

図４Ｄを参照すると、Ｘ軸は、第３ゲート構造体１１６の電圧（Ｖ）を表し、Ｙ軸は、ビット線電流（Ａ）を表す。同じ電圧で第３ゲート構造体１１６の結果を読み取ったとき、プログラミング動作モードＷ１の電流は消去動作モードＷ０の電流より大きいことが見出され得る。例えば、第３ゲート構造体１１６の電圧が１．５Ｖであるとき、プログラミング動作モードＷ１の電流は約４μＡであり、消去動作モードＷ０の電流は約９μＡである。

【0059】

図５Ａ～６Ｂは、コンピュータシミュレーションによってその動作性能を観測するために、例えば技術コンピュータ支援設計（ＴＣＡＤ）ツールを使用した、バンド間トンネリング機構のシミュレーション結果を示す。図５Ａは、本発明の一実施形態Ａによるメモリ構造体１０のバンド間トンネリング機構における正孔の分布を示す。図５Ｂは、本発明の実施形態Ａによるバンド間トンネリング機構におけるメモリ構造体１０の保持時間（秒）とビット線電流（μＡ）との間の関係を示すグラフである。図６Ａは、比較例Ａによるメモリ構造体３０のバンド間トンネリング機構における正孔の分布を示す。図６Ｂは、本発明の比較例Ａによるメモリ構造体３０の保持時間（μｓ）とビット線電流（μＡ）との間の関係を示すグラフである。図５Ａ及び６Ａでは、ドットの密度が高いほど、バンド間トンネリング機構においてより多くのキャリア（例えば、正孔）が生成されている。

【0060】

図５Ａを参照すると、Ａ－Ａ'線に沿って見たメモリ構造体１０の断面図が示されている。実施形態Ａでは、基板１００の上面１００ａに隣接した領域１００Ｄと、チャネルボディ１２０の第２端部１２０Ｂ（例えば、上部）に隣接した領域１２０Ｄの両方が、第１導電型を有しており、例えば、高濃度のＮ型ドープ（Ｎ＋）を有していてもよく、領域１００Ｄは、ソース線に対応し、領域１２０Ｄは、ビット線に電気的に接続されている。バンド間トンネリングの動作が実行されると、正孔がチャネルボディ１２０の中間位置（すなわち、第２ゲート構造体１１４に隣接した位置）に集中する。

【0061】

図６Ａを参照すると、メモリ構造体３０の断面図が示されている。メモリ構造体３０とメモリ構造体１０との間の相違点は、メモリ構造体３０が２つのゲート構造体（すなわち、第１ゲート構造体３１２及び第２ゲート構造体３１４）のみを有し、第３ゲート構造体を有しないことである。比較例Ａでは、基板の上面に隣接した領域３００Ｄと、チャネルボディ３２０の第２端部（例えば、上部）に隣接した領域３２０Ｄとの両方が、高濃度のＮ型ドープ（Ｎ＋）のような第１導電型を有しており、領域３００Ｄは、ソース線に対応し、領域３２０Ｄは、ビット線に電気的に接続されている。バンド間トンネリング機構の動作が実行されると、正孔がチャネルボディ３２０の低い位置（すなわち、第１ゲート構造体３１２に隣接した位置）に集中する。

【0062】

図５Ｂに示すように、実施形態Ａでは、保持時間が１０^－５秒であるとき、メモリ構造体１０のプログラミング動作モードＷ１と消去動作モードＷ０との間の電流差は、約１０μＡであり、保持時間が１０^－１秒であるとき、メモリ構造体１０のプログラミング動作モードＷ１と消去動作モードＷ０との間の電流差は、依然として約２μＡに到達し得る。図６Ｂに示すように、比較例Ａでは、開始時におけるメモリ構造体３０のプログラミング動作モードＷ１と消去動作モードＷ０との間の電流差は約１．２μＡである。しかしながら、時間が８０μｓに到達すると、メモリ構造体３０におけるプログラミング動作モードＷ１と消去動作モードＷ０との間の電流差はほとんどなく、そのため、ロジック「１」をロジック「０」から区別するのは不可能である。従って、メモリ構造体１０は、メモリ構造体３０よりも良好な保持時間を有し得る。

【0063】

メモリ構造体３０と比較すると、バンド間トンネリングの動作機構において、正孔がメモリ構造体１０内で集中する場所は、図５Ａ及び６Ａに示すように、基板１００から遠く離れて（すなわち、ソース線から遠く離れて）いてもよく、そのため、図５Ｂ及び６Ｂに示すように、漏洩電流が低減し得、キャリアの蓄積位置の損傷が減り、保持時間が増加し得、その結果、メモリ構造体１０は、より良好な保持特性を有する。

【0064】

図７Ａは、コンピュータシミュレーションによってその動作性能を観測するために、例えば技術コンピュータ支援設計（ＴＣＡＤ）ツールを使用した、サイリスタの動作機構における実施形態Ｂ及び比較例Ｂのシミュレーション結果を示す。図７Ｂは、サイリスタの動作機構における実施形態Ｂの実験結果を示す。

【0065】

実施形態Ｂは、実施形態Ａのものと部分的に類似する特徴を有する。例えば、実施形態Ｂによるメモリ構造体１０は、図５Ａのメモリ構造体１０と同一又は同様の外観を有し、３つのゲート構造体（すなわち、第１ゲート構造体１１２、第２ゲート構造体１１４、及び第３ゲート構造体１１６）を有する。比較例Ｂは、比較例Ａのものと類似するいくつかの特徴を有する。例えば、比較例Ｂによるメモリ構造体３０は、図６Ａのメモリ構造体３０と同一又は同様の外観を有し、２つのゲート構造体（すなわち、ゲート構造体３１２及び第２ゲート構造体３１４）を有する。実施形態Ｂと実施形態Ａとの間の相違点は、実施形態Ｂによるメモリ構造体１０では、チャネルボディ１２０の第２端部１２０Ｂに隣接した領域１２０Ｄが、高濃度のＰ型ドープ（Ｐ＋）のような第２導電型を有することである。比較例Ｂと比較例Ａとの間の相違点は、比較例Ｂによるメモリ構造体３０では、チャネルボディ３２０の第２端部に隣接した領域３２０Ｄが、第２導電型、例えば、高濃度のＰ型ドープ（Ｐ＋）を有することである。

【0066】

図７Ａを参照すると、Ｘ軸は、ドレイン電圧（Ｖｄ）（Ｖ）を表し、Ｙ軸は、ドレイン電流（Ｉｄ）（Ａ）を表す。実線の曲線は、順バイアス（例えば、左から右へのスイープ）を表し、点線の曲線は、逆バイアス（例えば、右から左へのスイープ）を表す。同じドレイン電流下における実線の曲線と点線の曲線との間の距離は、サイリスタウィンドウのサイズを表し、すなわち、サイリスタウィンドウがより大きいとき、プログラミング動作モードＷ１と消去動作モードＷ０との間の電流差はより大きく、ロジカル「１」とロジカル「０」とを区別することがより容易になる。図７Ａに示すように、実施形態Ｂによるメモリ構造体１０では、ドレイン電流が１μＡであるとき、サイリスタウィンドウは約２Ｖである。比較例Ｂによるメモリ構造体３０では、ドレイン電流が１μＡであるとき、サイリスタウィンドウは約０．３Ｖである。比較例Ｂによるメモリ構造体３０と比較すると、実施形態Ｂによるメモリ構造体１０は、ロジック「１」とロジック「０」とを区別するのにより有益である、より大きなサイリスタウィンドウを有し得ることが分かる。

【0067】

図７Ｂを参照すると、Ｘ軸は、ビット線バイアス（Ｖ）を表し、Ｙ軸は、ビット線電流（Ａ）を表す。実線により形成された曲線は、順バイアス（例えば、左から右へのスイープ）を表し、点線から形成された曲線は、逆バイアス（例えば、右から左へのスイープ）を表す。実験結果から、実施形態Ｂによるメモリ構造体１０は、実際にロジック「１」とロジック「０」とを区別できることが分かる。例えば、図７Ｂに示したように、ビット線電圧が１．５Ｖであるとき、電流ウィンドウにおける６桁の差のような、異なる大きさの電流が区別され得る。

【0068】

さらに、実施形態Ｂによるメモリ構造体１０の領域１２０Ｄは高濃度のＰ型ドープ（Ｐ＋）を有するため、実施形態Ａによるメモリ構造体１０（すなわち、バンド間トンネリング機構を使用するもの）と比較して多くの正孔がそれ自体に存在し、実施形態Ｂによるメモリ構造体１０（すなわち、サイリスタ機構を使用するもの）は、正孔をより低い動作電圧でチャネルボディ１２０内に移動させることができ、生成される電界はより低くなり得、その結果、保持時間を延長でき、耐久特性が向上し得る。

【0069】

本発明の一実施形態によれば、ＮＯＲメモリに適用され得る、３つのゲートを有するフローティングボディセルＤＲＡＭ（ＦＢＣ ＤＲＡＭ）が提供される。

【0070】

ゲート構造体を２つのみ有するメモリ構造体と比較すると、本発明の一実施形態によるメモリ構造体は、３つのゲート構造体を有し、ゲートの長さの調整においてより高い柔軟性を有し、フローティングボディ内の電位が比較的安定し得、これにより、メモリウィンドウが改善される。さらに、キャリア（例えば正孔）は、ソースから遠く離れておりデータ保持がより良好である、チャネルボディの中央部（すなわち、チャネルボディにおいて第２ゲート構造体に隣接した位置）に蓄積され得る。さらに、３ゲート構造（すなわち、３つのビット線）は、より柔軟な動作方法を提供することができ、その結果、キャリア生成を改善することができ、データ保持を維持するためにバイアスを適用する際のオプションが増える。

【0071】

本発明を例として、また好ましい実施形態の観点から説明してきたが、本発明はこれに限定されるものではないことを理解されたい。むしろ、様々な修正並びに同様の構成及び手順をカバーすることを意図しており、従って、添付の特許請求の範囲には、そのような修正並びに同様の構成及び手順の全てを網羅するために最も広義の解釈が与えられるべきである。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】