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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-01
(45)【発行日】2024-07-09
(54)【発明の名称】光素子、及び光送信器
(51)【国際特許分類】
G02F 1/01 20060101AFI20240702BHJP
H04J 14/02 20060101ALN20240702BHJP
【ＦＩ】
G02F1/01 B
H04J14/02
【請求項の数】
7
(21)【出願番号】P 2020187728
(22)【出願日】2020-11-11
(65)【公開番号】P2022077082
(43)【公開日】2022-05-23
【審査請求日】2023-07-07
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】秋山 知之
【審査官】野口 晃一
(56)【参考文献】
【文献】特開２００３－１４９４７２（ＪＰ，Ａ）
【文献】特開２０１９－１３５５２４（ＪＰ，Ａ）
【文献】特開２０１３－２０５６２６（ＪＰ，Ａ）
【文献】特開２００２－３１８３７６（ＪＰ，Ａ）
【文献】特開２００６－１０６７４０（ＪＰ，Ａ）
【文献】特開２００１－２６４７０８（ＪＰ，Ａ）
【文献】特開２０１３－１８６３５８（ＪＰ，Ａ）
【文献】国際公開第２０１６／１３２７４７（ＷＯ，Ａ１）
【文献】米国特許出願公開第２００４／０１５１５０９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｂ ６／１２－ ６／１４
Ｇ０２Ｆ １／００－ １／１２５
１／２１－ ７／００
Ｈ０４Ｂ １０／００－１０／９０
Ｈ０４Ｊ １４／００－１４／０８
ＩＥＥＥ Ｘｐｌｏｒｅ
(57)【特許請求の範囲】
【請求項1】
複数の第１単位回路を有する光素子であって、２以上の第１単位回路が縦続接続された第１のカスケード回路と、
２以上の第１単位回路が縦続接続された第２のカスケード回路と、
１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、
を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて、光入力パワーが減少する方向に前記位相シフタを制御する第１コントローラと、を有し、
前記２つの出力の他方が次段の前記第１単位回路の入力または前記コンバイナ回路の入力に接続される光素子。
【請求項2】
前記第１コントローラは、前記第１カスケード構造からの１つの光入力と、２以上のＮ個の前記位相シフタにそれぞれ接続されるＮ個以上の電気出力を有する、請求項１に記載の光素子。
【請求項3】
前記第１のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の一方の入力に接続され、前記第２のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の他方の入力に接続される、
請求項１または２に記載の光素子。
【請求項4】
前記コンバイナ回路の出力に接続される第２単位回路、を有し、前記第２単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の第２位相シフタとＮ＋１個の２入力・２出力の第２カプラが交互に縦続接続された第２カスケード構造と、前記第２カスケード構造の２つの出力の一方に接続されて光入力パワーを増大させる方向に前記第２位相シフタを制御する第２コントローラを有し、
前記第２コントローラは、前記第２カスケード構造からの１つの光入力と、Ｎ個の前記第２位相シフタに接続されるＮ個以上の電気出力を有し、
前記第２カスケード構造の前記２つの出力の他方が前記光素子の出力に接続される、請求項１～３のいずれか１項に記載の光素子。
【請求項5】
前記コンバイナ回路における前記第１単位回路の前記第１カスケード構造の２つの入力の一方は、前記第１のカスケード回路の最終段の前記第１単位回路における前記第１カスケード構造の２つの出力の他方に接続され、
前記コンバイナ回路における前記第１単位回路の前記第１カスケード構造の２つの入力の他方は、前記第２のカスケード回路の最終段の前記第１単位回路における前記第１カスケード構造の２つの出力の他方に接続され、
前記コンバイナ回路における前記第１単位回路の前記第１カスケード構造の２つの出力の他方は、前記第２単位回路の入力に接続される、
請求項４に記載の光素子。
【請求項6】
前記第２単位回路は、波長に対する透過率が周期的に変化する透過特性を有する、請求項４または５に記載の光素子。
【請求項7】
異なる波長の変調光信号を出力する複数の光変調器と、前記複数の光変調器の出力に接続される光素子と、
を有する光送信器において、
前記光素子は複数の第１単位回路で形成されており、
前記光素子は、２以上の第１単位回路が縦続接続された第１のカスケード回路と、２以上の第１単位回路が縦続接続された第２のカスケード回路と、１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路とを有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて光入力パワーが減少する方向に前記位相シフタを制御する第１コントローラとを有し、
前記２つの出力の他方が次段の前記第１単位回路の入力または前記コンバイナ回路の入力に接続される、光送信器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、光素子、及び光送信器に関する。
【背景技術】
【0002】
データ通信量の増大に対処する技術のひとつが、波長分割多重（ＷＤＭ：Wavelength Division Multiplexing）方式の光通信である。ＷＤＭでは、１本の光ファイバに複数の波長の光を多重することで、光ファイバ１本あたりの伝送レートが向上する。ＷＤＭ光送信器では、デジタル電気信号を光信号に変換する際に、一般的にはデジタル信号プロセッサ（ＤＳＰ：Digital Signal Processor）を用いてナイキストシェイピングを行ってスペクトル効率を改善し、クロストークを抑制している。ナイキストシェイピングは、ｓｉｎｃ関数型の変調を行うことで、変調後のスペクトルをナイキスト周波数の中に収めて矩形パルスに整形する技術である。
【0003】
ＤＳＰを用いたナイキストシェイピングは、消費電力が高く、光送信器の集積化、小型化、及び大容量化が制限される。光干渉計型の回路を有する光合分波器でナイキストフィルタリングを行う手法が提案されている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【0004】
【文献】L. Zhuang et al., "Nyquist-Filtering (De)Multiplexer Using a Ring Resonator Assisted Interferometer Circuit", J. Lightwave Technol. 34. 1732 (2016)
【発明の概要】
【発明が解決しようとする課題】
【0005】
光干渉計型の回路を有する光合分波器では、光路長誤差のためスペクトルが設計どおりにならず、隣接するチャネル間でクロストークが発生する。このクロストークゆえに、ＤＳＰを用いずにナイキストシェイピングを行う光素子はいまだ実用化されていない。
【0006】
本開示は、ＤＳＰを用いずにナイキストシェイピングを実現する光素子と、これを用いた光送信器の提供を目的とする。
【課題を解決するための手段】
【0007】
一つの態様では、複数の第１単位回路を有する光素子は、
１以上の第１単位回路が縦続接続された第１のカスケード回路と、
１以上の第１単位回路が縦続接続された第２のカスケード回路と、
１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、
を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて、光入力パワーが減少する方向に前記Ｎ個の位相シフタを制御する第１コントローラと、を有する。
１以上の第１単位回路が縦続接続された第１のカスケード回路と、
１以上の第１単位回路が縦続接続された第２のカスケード回路と、
１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、
を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて、光入力パワーが減少する方向に前記Ｎ個の位相シフタを制御する第１コントローラと、を有する。
【発明の効果】
【0008】
ＤＳＰを用いずに光素子でナイキストシェイピングを実現することができる。
【図面の簡単な説明】
【0009】
【図1】干渉計型のナイキストフィルタリング光合分波器の技術課題を具体的に説明する図である。
【図2】実施形態の光素子を用いた光送信器の模式図である。
【図3】第１実施形態の光素子とパルス整形状態を示す図である。
【図7】入力光パワーを減少させる減少（Ｄ）コントローラを有する第１単位回路の構成例を示す図である。
【図8】入力光パワーを増加させる増加（Ｉ）コントローラを有する第２単位回路の構成例を示す図である。
【図9A】複数の第１単位回路が接続された光合分波器の模式図である。
【図9B】光合分波器に接続される等化器を構成する第２単位回路の模式図である。
【図10】単位回路で用いられる２入力・２出力のカプラの説明図である。
【図11】単位回路で用いられる２入力・２出力の位相シフタの説明図である。
【図12A】１つの光入力ポートと、１以上の電気出力ポートを有するＤコントローラの説明図である。
【図12B】１つの光入力ポートと、１以上の電気出力ポートを有するＩコントローラの説明図である。
【図13】第１単位回路でＮ個の位相シフタを縦続接続することの効果確認に用いるモデル回路図である。
【図15】第２実施形態の第１単位回路の構成例を示す図である。
【図16】第２実施形態の第１単位回路の別の構成例を示す図である。
【図17】第２実施形態の第２単位回路の構成例を示す図である。
【図18】第２実施形態の第２単位回路の透過特性の一例を示す図である。
【図19】第３実施形態の第１単位回路の制御構成を説明する図である。
【図20】第３実施形態のＤコントローラの模式図である。
【図21】第３実施形態のＤコントローラのサブモジュールで行われる処理のフローチャートである。
【図22】第３実施形態のＤコントローラのトリガ回路で行われる処理のフローチャートである。
【図23】第４実施形態の第２単位回路の制御構成を説明する図である。
【図24】第４実施形態のＩコントローラの模式図である。
【図25】第４実施形態のＩコントローラのサブモジュールで行われる処理のフローチャートである。
【図26】第４実施形態のＩコントローラのトリガ回路で行われる処理のフローチャートである。
【図27】光素子の変形例の模式図である。
【図29】光素子の別の変形例の模式図である。
【図31】実施形態の光素子の消費電力低減効果を示す図である。
【発明を実施するための形態】
【0010】
実施形態では、ナイキストシェイピングを、ＤＳＰを用いずに光素子で実現することによって、消費電力を低減する。実施形態の具体的な構成を説明する前に、図１を参照して公知のナイキストフィルタリング構成で生じる技術課題を説明する。
【0011】
図１のナイキストフィルタリング光合分波器は、一方の導波路にΔＬの遅延を有する非対称のマッハツェンダ（ＭＺ：Mach-Zehnder）干渉計で形成されている。円周が２ΔＬの３つのリング共振器を用いて、ナイキストシェイピングが行われる。ＭＺ干渉計に沿って配置される（サイドカップリングされた）リング共振器は、無限インパルス応答フィルタとして機能する。
【0012】
光合分波器が設計どおりに作製されているならば、たとえばλ１～λ４の波長の光が入力されると、ナイキストバンドに整形された４つの矩形パルスが得られる。しかし、実際はプロセス誤差等により、遅延ΔＬ、及び各リング共振器に光路長誤差が発生し、設計通りのスペクトルを得ることが難かしい。光合分波器の実際の光出力ではスペクトルが重なり合い、クロストークが発生する。
【0013】
実施形態では、光路長誤差の自動補正が可能な受動光回路で光合分波器を形成して、ＤＳＰを用いずにナイキストフィルタリングを実現し、消費電力を低減する。良好な実施例では、光合分波器の出力に、受動光回路で形成される等化器を接続し、より良好な矩形パルスを生成する。
【0014】
図２は、実施形態の光素子１０が適用される光送信器１の模式図である。光送信器１は、複数の光源３－１～３－ｎ（適宜、「光源３」と総称する）と、光源３－１～３－ｎのそれぞれに接続される光変調器５－１～５－ｎ（適宜、「光変調器５」と総称する）と、光変調器５－１～５－ｎの出力に接続される光素子１０を有する。
【0015】
複数の光源３はそれぞれ異なる波長の光を出射する。光変調器５には、デジタルデータ信号に基づいて生成されたアナログ駆動信号が入力され、光変調器５に入射した各波長の光を変調する。各光変調器５から出力された変調光信号は、光素子１０の合波器４０によって合波される。
【0016】
合波器４０は、光導波路で形成される受動回路であり、複数波長の変調光信号を、ナイキストバンドにパルス整形して合波する。後述するように、合波器４０は、フィルタリング機能と、光路長誤差を補正または吸収する機能を有し、光変調信号を合波する過程で、入力光信号のスペクトルの重なり合いが抑制されたパルス整形を行う。合波器４０の出力に等化器５０が接続されている場合、各波長の光信号は、より良好な矩形パルスに整形される。
【0017】
光素子１０で合波された信号は、ＷＤＭ信号として光送信器１の出力ポートＰＯＵＴから出力される。以下で、光素子１０の具体的な構成を説明する。以下の説明で、同じ構成要素には同じ符号を付けて、重複する説明を省略することがある。
【0018】
＜第１実施形態；基本構成＞
図３は、第１実施形態の光素子１０と、光素子１０によるパルス整形状態を示す図、図４は、図３の光素子１０を構成する各ブロックと通過点を示す図である。図５は、図４の各通過点のパワースペクトルを示し、図６は、図４の各ブロックでのパワースペクトルを示す。光素子１０は、複数の入力ポート（たとえば、Port 1～Port 4）を有する合波器４０と、合波器４０の出力に接続される等化器５０とを有する。合波器４０は、１以上の第１単位回路２０が縦続接続されたチャネルを複数有する。この第１単位回路が縦続接続された各チャネルを「カスケード回路」と呼んでもよい。複数のチャネルは、合波器４０の最終段の第１単位回路２０によって１つにまとめられる。合波器４０の最終段の第１単位回路２０の出力は、第２単位回路３０で形成された等化器５０の入力に接続されている。
図３は、第１実施形態の光素子１０と、光素子１０によるパルス整形状態を示す図、図４は、図３の光素子１０を構成する各ブロックと通過点を示す図である。図５は、図４の各通過点のパワースペクトルを示し、図６は、図４の各ブロックでのパワースペクトルを示す。光素子１０は、複数の入力ポート（たとえば、Port 1～Port 4）を有する合波器４０と、合波器４０の出力に接続される等化器５０とを有する。合波器４０は、１以上の第１単位回路２０が縦続接続されたチャネルを複数有する。この第１単位回路が縦続接続された各チャネルを「カスケード回路」と呼んでもよい。複数のチャネルは、合波器４０の最終段の第１単位回路２０によって１つにまとめられる。合波器４０の最終段の第１単位回路２０の出力は、第２単位回路３０で形成された等化器５０の入力に接続されている。
【0019】
第１単位回路２０は、入力光のパワーを低減（Decrease）する第１コントローラ２０１（図中、「Ｄ」と表記）と、第１コントローラによって制御される１以上の位相シフタを有する。第１コントローラ２０１は、入力光パワーを減少する制御を行うことから、以下の記載では、「Ｄコントローラ」と称する。図中の第１単位回路２０のブロック内に記載されている数字は、Ｄコントローラによって制御される位相シフタの数を表す。
【0020】
図４に示すように、光素子１０の入力段から出力段の間で、単位回路を含む各段をブロック（ａ）～ブロック（ｆ）で表し、各ブロックの前後の通過点を、（Ａ）～（Ｇ）で表す。各通過点（Ａ）～（Ｇ）でのパワースペクトルを図５に示し、各ブロック（ａ）～（ｆ）のパワースペクトルを図６に示す。
【0021】
たとえば、ＩＴＵの周波数グリッドにおいて、Port 1はチャネル（図中、「Ch」と表記）１の波長、port 2はチャネル３の波長、port 3はチャネル２の波長、port 4はチャネル４の波長を扱う。これらの４波長を合波する場合を考える。図４のブロック（ａ）は、周波数グリッドで入力される光信号をグリッド間隔の４倍の周期で周期的に透過するフィルタを形成し、port 1とport 2の波長信号間のクロストーク、及び、port 3とport 4の波長信号間のクロストークを抑える。この結果、（Ｂ）点では、フィルタリングされた各波長の光信号が得られる。
【0022】
ブロック（ｂ）は、周波数グリッドの光信号をグリッド間隔の４倍の周期で周期的に透過するフィルタを形成し、port 1のチャネル１とport 2のチャネル３という異なる波長の信号を、クロストークを抑えながら合波する。同様に、port 3のチャネル２とport 4のチャネル４という異なる波長の信号を、クロストークを抑えながら合波する。この結果、（Ｃ）点では、チャネル１とチャネル３の信号を含むパワースペクトルと、チャネル２とチャネル４の信号を含むパワースペクトルが得られる。
【0023】
ブロック（ｃ）は、周波数グリッドの光信号をグリッド間隔の２倍の周期で周期的に透過するフィルタを形成し、信号のサイドロープを切り落とすことでナイキストフィルタリングを行う。第１単位回路２０に含まれる位相シフタの数が多いほどスペクトルのスロープを急峻にする効果が得られるが、ヒータ消費電力上昇の問題があり、トレードオフである。図４の例では、ブロック（ｃ）の第１単位回路２０は、５個の位相シフタを有する。この結果、（Ｄ）点では急峻なスロープのスペクトルが得られる。
【0024】
ブロック（ｄ）は、ブロック（ｃ）と同様に、グリッド間隔の２倍の周期で入力光を透過する透過フィルタを形成し、ナイキストフィルタリングする。ここで、ブロック（ｃ）とブロック（ｄ）をひとつのＤコントローラで制御しないのは、１０個の位相シフタを１つのＤコントローラで制御する場合、スロープを急峻にすることはできるが、透過帯域を狭める効果を得ることが困難になり、クロストークが残ってしまうためである。帯域幅を狭くし、かつ、クロストークを低減する効果を得るため、５個の位相シフタを含む第１単位回路２０を２つ、縦列接続する。この結果、（Ｅ）点で信号のスロープがさらに急峻になり、狭帯域に整形されたパワースペクトルが得られる。
【0025】
ブロック（ｅ）は、サイドロープを切り落とすことでナイキストフィルタリングし、かつインターリーバとして偶数チャネルと奇数チャネルを合波する。この結果、（Ｆ）点で４つのチャネルが合波されたパワースペクトルが得られる。
【0026】
ブロック（ｆ）は第２単位回路３０で形成され、各信号のピークを平坦化して、矩形信号を得る。第２単位回路３０は、入力光のパワーを増大(Increase)させる第２コントローラ３０１（図中、「Ｉ」と表記）と、第２コントローラ３０１によって制御される１以上の位相シフタを有する。第２コントローラ３０１は、入力光パワーを増大させる制御を行うことから、以下の記載では、「Ｉコントローラ」と称する。図中の第２単位回路３０のブロック内に記載されている数字は、Ｉコントローラによって制御される位相シフタの数を表す。
【0027】
このように、光素子１０の入力ポート（Port 1～Port 4）となる（Ａ）点では、各波長の光信号がサイドローブを有し、メインローブは利得が３ｄＢ下がった地点で互いに重なり合っている。合波器４０を透過した（Ｆ）点では、各波長の光信号がナイキスト帯域に整形され、光信号間の重なり合いが低減されている。合波器４０によって、クロストークが抑制されたナイキスト帯域のパワースペクトルが得られるが、各チャネルの光パワーは凸形状のピークを有する。（Ｇ）点では、等化器５０を通すことで、ピークが平坦化された矩形パルスに整形されたパワースペクトルが得られる。
【0028】
等化器５０は、チャネル間隔と同じ周期で正弦的に変化する透過率を有する。パワースペクトルＢを後段の等化器５０に通すことで、チャネル間隔周期の正弦関数が適用されるのと同様の効果が得られる。等化器５０の透過率は、透過率の谷が各チャネルの光パワーのピークに一致するように正弦的に変化する。（Ｇ）点で各矩形パルスの上端５１の中央付近でわずかにくぼんでいるのは、等化器５０の透過率の谷が入力パワーのピークにあたるからである。
【0029】
入力ポートPort 1～Port 4から入力された光信号は、光素子１０の合波器４０で合波されることで、クロストークが抑制された状態で、ナイキスト帯域にシェイピングされている。等化器５０を用いることで、合波された光信号は、より良好な形状の矩形パルスにシェイピングされる。
【0030】
図７は、第１単位回路２０の構成例を示す。第１単位回路２０は、Ｄコントローラ２０１と、Ｄコントローラ２０１と電気的に接続されるＮ個（Ｎは１以上の整数）の位相シフタＰＳと、隣接する位相シフタＰＳ間に配置されるカプラＣを有する。位相シフタＰＳとカプラＣは縦続接続されて第１カスケード構造２７が形成される。第１単位回路に含まれる位相シフタＰＳの数をＮとすると、Ｄコントローラ２０１は、１つの光入力と、Ｎ個以上の電気出力を有する。
【0031】
カプラＣは、２入力・２出力のカプラである。図７の例では、最終段のカプラＣの一方の出力が、Ｄコントローラ２０１の光入力に接続される。各位相シフタＰＳは、２入力・２出力を有する。位相シフタＰＳにはポート間結合がなく、ポート間の位相関係がＤコントローラ２０１からの電気信号に従って変化する。図１１を参照して後述するように、Ｄコントローラ２０１から１つの位相シフタＰＳに入力される電気信号の数は１個とは限らないので、Ｎ個の位相シフタＰＳを有する構成では、Ｎ個の位相シフタＰＳに対してＮ個以上の電気入力がある。Ｄコントローラ２０１は、光入力パワーが減少するように電気信号出力を変化させる。
【0032】
この明細書と特許請求の範囲では、位相シフタＰＳの数にかかわらず、Ｎ個（Ｎは自然数）の位相シフタＰＳと、Ｎ＋１個のカプラＣが交互に縦続接続された第１カスケード構造２７の２つの出力の一方がＤコントローラ２０１の光入力となり、かつ、Ｄコントローラの電気出力が各位相シフタＰＳの電気入力になっている構造を、「第１単位回路２０」と呼ぶ。
【0033】
図８は、第２単位回路３０の構成例を示す。第２単位回路３０は、第１単位回路２０のＤコントローラ２０１をＩコントローラ３０１に置き換えた構成を有する。第２単位回路３０は、Ｉコントローラ３０１と、Ｉコントローラ３０１と電気的に接続されるＮ個（Ｎは１以上の整数）の位相シフタＰＳと、隣接する位相シフタＰＳ間に配置されるカプラＣを有する。第１単位回路２０と第２単位回路３０のＮの値は、異なっていてもよいし、同じであってもよい。この明細書と特許請求の範囲で、第２単位回路３０の位相シフタＰＳを、第１単位回路２０の位相シフタＰＳと区別するために「第２位相シフタ」と呼ぶことがある。同様に、第２単位回路３０のカプラＣを、第１単位回路２０のカプラＣと区別するために「第２カプラ」と呼ぶことがある。第２位相シフタＰＳと第２カプラＣは縦続接続されて第２カスケード構造３７が形成される。
【0034】
第２単位回路３０でＮ個の位相シフタＰＳが用いられる場合、Ｉコントローラ３０１は、１つの光入力と、Ｎ個以上の電気出力を有する。カプラＣは、２入力・２出力のカプラであり、図８の例では、最終段のカプラＣの一方の出力が、Ｉコントローラ３０１の光入力に接続される。第２単位回路３０の各位相シフタＰＳにはポート間結合がなく、各位相シフタＰＳのポート間の位相関係がＩコントローラ３０１からの電気信号に従って変化する。Ｉコントローラ３０１から１つの位相シフタＰＳに入力される電気信号の数は１個とは限らないので、Ｎ個の位相シフタＰＳを有する構成では、Ｎ個の位相シフタに対してＮ個以上の電気入力がある。Ｉコントローラ３０１は、光入力パワーが増加するように、各位相シフタＰＳへの電気信号出力を変化させる。
【0035】
この明細書と特許請求の範囲では、第２位相シフタの数にかかわらず、Ｎ個（Ｎは自然数）の位相シフタＰＳと、Ｎ＋１個のカプラＣが交互に縦続接続された第２カスケード構造３７の２つの出力の一方がＩコントローラ３０１への光入力となり、かつ、Ｉコントローラの電気出力が各位相シフタＰＳの電気入力になっている構造を、「第２単位回路３０」と呼ぶ。
【0036】
図９Ａは、図７の第１単位回路２０を縦続接続した合波器４０の模式図である。合波器４０は、１以上の第１単位回路２０が縦続接続された第１のカスケード回路２３と、１以上の第１単位回路２０が縦続接続された第２のカスケード回路２４を有する。この例で、第１のカスケード回路２３はポートＡに接続され、第２のカスケード回路２４はポートＢに接続されている。
【0037】
第１のカスケード回路２３と、第２のカスケード回路２４は、伝搬方向の最終段で、コンバイナ回路２５によって結合される。コンバイナ回路２５は、合波器４０の最終段に配置される第１単位回路２０で形成されている。第１のカスケード回路２３は、それぞれが第１単位回路２０で形成される１以上のフィルタ回路２１－１～２１－ｍ（ｍは１以上の整数）を有する。第２のカスケード回路２４は、それぞれが第１単位回路２０で形成される１以上のフィルタ回路２２－１～２２－ｋ（ｋは１以上の整数）を有する。
【0038】
第１のカスケード回路２３に含まれる第１単位回路２０の数と、第２のカスケード回路２４に含まれる第１単位回路２０の数は、同じであっても、異なっていてもよい。第１のカスケード回路２３、第２のカスケード回路２４、及びコンバイナ回路２５において、第１単位回路２０に含まれる位相シフタＰＳの数Ｎは同じであってもよいし、異なっていてもよい。
【0039】
第１のカスケード回路２３の出力は、コンバイナ回路２５の入力端のカプラＣの一方の入力に接続される。第２のカスケード回路２４の出力は、コンバイナ回路２５の入力端のカプラＣの他方の入力に接続される。
【0040】
コンバイナ回路２５を形成する第１単位回路２０で、最終段のカプラＣの一方の出力はＤコントローラ２０１に接続され、他方の出力は、次段への入力となる。
【0041】
図９Ｂは、図８の第２単位回路３０で形成される等化器５０の模式図である。図９Ａの合波器４０の出力、すなわちコンバイナ回路２５の出力は、等化器５０の入力端のカプラＣの一方の入力に接続される。この入力端のカプラＣに縦続接続される１以上の位相シフタＰＳの各々で、２つの出力間の位相関係はＩコントローラによって制御される。Ｉコントローラによる位相シフタＰＳの制御は、正弦的に変化する等化器５０の透過率の谷を、合波器４０の出力パワースペクトルのピークに合わせこむ制御である。
【0042】
図１０は、第１単位回路２０、及び第２単位回路３０で用いられるカプラＣの模式図である。カプラＣは、２つの入力Ｅi1とＥi2と、及び、２つの出力Ｅo1とＥo2を有する。出力Ｅo1とＥo2は、反射係数ｒと透過係数ｔを用いて、
Ｅo1 ＝ｒ1Ｅi1 ＋ｔ21Ｅi2
Ｅo2 ＝ｔ12Ｅi1＋ｒ2Ｅi2
と表される。
Ｅo1 ＝ｒ1Ｅi1 ＋ｔ21Ｅi2
Ｅo2 ＝ｔ12Ｅi1＋ｒ2Ｅi2
と表される。
【0043】
図１１は、第１単位回路２０、及び第２単位回路３０で用いられる位相シフタＰＳの模式図である。位相シフタＰＳは、２つの光入力Ｅi1とＥi2、２つの電気入力Ｖc1、Vc2、及び、２つの光出力Ｅo1とＥo2を有する。位相シフタＰＳの光出力Ｅo1とＥo2は、それぞれ入力信号の角周波数ωと電気入力Ｖc1、Vc2の関数として、
Ｅo1 ＝ｔ1（ω，Ｖc1）Ｅi1
Ｅo2 ＝ｔ2（ω，Ｖc2）Ｅi2
と表される、２つの出力ポート間の偏角すなわち位相は、
ａｒｇ［ｔ1（ω，Ｖc1）／ｔ2（ω，Ｖc2）］＝ω［τ1（Ｖc1）－τ2（Vc2）］
と表される。ここで、ｔ1、ｔ2は２つの出力ポートへの透過率、τ1、τ2は時間である。
Ｅo1 ＝ｔ1（ω，Ｖc1）Ｅi1
Ｅo2 ＝ｔ2（ω，Ｖc2）Ｅi2
と表される、２つの出力ポート間の偏角すなわち位相は、
ａｒｇ［ｔ1（ω，Ｖc1）／ｔ2（ω，Ｖc2）］＝ω［τ1（Ｖc1）－τ2（Vc2）］
と表される。ここで、ｔ1、ｔ2は２つの出力ポートへの透過率、τ1、τ2は時間である。
【0044】
図１２Ａは、第１単位回路２０で用いられるＤコントローラ２０１の模式図である。この例で、Ｄコントローラ２０１は、１つの光入力Ｐiと、Ｎ個の電気出力Ｖc1～ＶcNを有する。電気出力Ｖc1～ＶcNは対応する位相シフタＰＳに入力される。電気出力Ｖc1～ＶcNの少なくとも一部は、１以上の電気信号を含んでいてもよい。Ｄコントローラ２０１は、光入力Ｐiのパワーが減少するように、電気出力Ｖc1～ＶcNを制御する。
【0045】
図１２Ｂは、第２単位回路３０で用いられるＩコントローラ３０１の模式図である。Ｉコントローラ３０１は、１つの光入力Ｐiと、Ｎ個の電気出力Ｖc1～ＶcNを有する。電気出力Ｖc1～ＶcNは対応する位相シフタＰＳの入力に接続される。電気出力Ｖc1～ＶcNの少なくとも一部は、１以上の電気信号を含んでいてもよい。Ｉコントローラ３０１は、光入力Ｐiのパワーが増大するように、電気出力Ｖc1～ＶcNを制御する。
【0046】
図１３は、Ｄコントローラ２０１を有する第１単位回路２０で、位相シフタＰＳをＮ個縦続接続することの効果確認に用いるモデル回路図、図１４は、効果確認の結果を示す図である。図１３のモデル回路では、８入力ポートの合波器４０の入力段の第１単位回路２０の位相シフタＰＳの数は１個、２段目の第１単位回路２０の位相シフタＰＳの数は２個である。３段目の第１単位回路２０と、コンバイナ回路２５を形成する第１単位回路２０の位相シフタＰＳの数をＮ個に設定し、Ｎの値を変えてビットエラーレートを計算する。図中で「Ｄ」と表記されているブロックは、すべてＤコントローラ２０１である。コンバイナ回路２５の出力は、Ｉコントローラ３０１を有する第２単位回路３０の入力に接続されている。
【0047】
図１４の横軸は、第１単位回路２０の位相シフタＰＳの数Ｎを示し、縦軸はビットエラーレートを示す。ビットエラーレートは、ボーレートを７２Ｇｂｄ、チャネル間隔を７５ＧＨｚとして計算されている。第１単位回路２０で、縦続接続する位相シフタＰＳの数Ｎを増やすほど、ビットエラーレートは急激に小さくなり、クロストークが改善されていることがわかる。上述した条件では、カスケード回路の最終段及びコンバイナ回路の第１単位回路のＮの数は、５～１０個、より好ましくは、７～１０個である。位相シフタＰＳの数を増やして、透過スペクトルの形状を矩形に近くすることでクロストークが減少する。コントローラによる制御能力との関係で、Ｎの数を、狭帯域化すなわちクロストーク低減効果が十分に得られる範囲、たとえば、５～８個に設定してもよい。
【0048】
ボーレートが７２Ｇｂｄよりも低い条件では、Ｎの値が図１４よりも小さくても、図１４と同様の効果が得られることが期待される。デジタルコヒーレント光通信では、Ｃバンドの最短波長から最長波長までをサポートするため、光フィルタも波長可変機能を有することが望ましい。後述するように、位相シフタＰＳにヒータ等を設けて温度制御することで、光素子１０に波長可変機能をもたせることができる。
【0049】
＜第２実施形態；導波路構成＞
図１５と図１６は、第２実施形態の第１単位回路２０の具体的な構成図、図１７は、第２単位回路３０の具体的な構成図である。図１５の第１単位回路２０Ａで、Ｄコントローラ２０１Ａに接続される位相シフタＰＳの数は２個である。図１６の第１単位回路２０Ｂで、Ｄコントローラ２０１Ｂに接続される位相シフタＰＳの数は５個である。
図１５と図１６は、第２実施形態の第１単位回路２０の具体的な構成図、図１７は、第２単位回路３０の具体的な構成図である。図１５の第１単位回路２０Ａで、Ｄコントローラ２０１Ａに接続される位相シフタＰＳの数は２個である。図１６の第１単位回路２０Ｂで、Ｄコントローラ２０１Ｂに接続される位相シフタＰＳの数は５個である。
【0050】
図１５で、各位相シフタＰＳは、非対称ＭＺ干渉計で形成され、非対称ＭＺ干渉計を構成する各光導波路に、ヒータ２０５が設けられている。光導波路は暖めると光路長が長くなるので、温度制御については、非対称ＭＺ干渉計を形成する２つの光導波路の両方を暖めるのは効率が悪く、上側アームか下側アームのいずれか一方のヒータを暖めて、光路長を調整してもよい。
【0051】
位相シフタＰＳ１の入力側のカプラＣ１のパワー分岐比は０．５と０．５である。カプラＣ２で、短い方の光導波路へのパワー分岐比は０．２４である。カプラＣ３で、Ｄコントローラ２０１Ａに接続される光導波路へのパワー分岐比は０．２４である。
【0052】
Ｄコントローラ２０１Ａは、ひとつの光入力と、２つの電気出力を有する。２つの電気信号の少なくとも一方が、一対の電気信号を含んでいてもよい。Ｄコントローラ２０１Ａの光入力は、カプラＣ３の一方の出力である。Ｄコントローラ２０１Ａは、パワーモニタ２０２を有し、カプラＣ３から入力される光のパワーをモニタする。パワーモニタ２０２のモニタ結果は、位相シフタＰＳの数に対応して設けられている減少回路Ｄｅｃに供給される。減少回路Ｄｅｃは、モニタ結果に基づき、光入力パワーが減少する方向に、ヒータ２０５を制御する電気信号のレベルを変化させる。この例では、各減少回路Ｄｅｃから一対の電気信号が出力されているが、上述したように、位相シフタＰＳの２本のアームのいずれか一方のヒータを制御するときは、減少回路Ｄｅｃから１つの電気信号が出力されてもよい。ヒータ２０５の温度を制御することで、２本の光導波路間の実効的な光路長差を設計値に近づけることができる。
【0053】
図１６の第１単位回路２０Ｂは、位相シフタＰＳの数と、減少回路Ｄｅｃの数が増えたことを除いて、図１５の第１単位回路２０Ａと同じである。カプラＣ１のパワー分岐比は０．５と０．５である。カプラＣ２の短い方の光導波路へのパワー分岐比は０．２４である。カプラＣ３の短い方の光導波路へのパワー分岐比は０．２４である。カプラＣ４の短い方の光導波路へのパワー分岐比は０．０９である。カプラＣ５の短い方の光導波路へのパワー分岐比は０．０５４である。カプラＣ６のパワーモニタ２０２へのパワー分岐比は０．０３である。
【0054】
位相シフタＰＳ１～ＰＳ５の各々で、光導波路にヒータ２０５が設けられている。Ｄコントローラ２０１Ｂは、ひとつの光入力と、５つの電気出力を有する。５つの電気出力の少なくとも一部が、一対の電気信号を含んでいてもよい。Ｄコントローラ２０１Ｂの光入力は、カプラＣ６の一方の出力である。パワーモニタ２０２のモニタ結果は、５つの減少回路Ｄｅｃに供給される。減少回路Ｄｅｃは、モニタ結果に基づき、光入力パワーが減少する方向に、対応する位相シフタＰＳのヒータ２０５を制御する電気信号のレベルを変化させる。
【0055】
位相シフタＰＳの温度を制御することで、光路長誤差を吸収するとともに、光素子１０に波長可変機能をもたせることができる。Ｃバンドの帯域全体にわたって光路長誤差を修正し、クロストークの少ないナイキストシェイピングが実現される。
【0056】
図１７で、第２単位回路３０は、ひとつの位相シフタＰＳと、Ｉコントローラ３０１を有する。位相シフタＰＳの各光導波路に、ヒータ３０５が設けられている。Ｉコントローラ３０１は、パワーモニタ３０２と、位相シフタＰＳのヒータ３０５を制御する増加回路Ｉｎｃを有する。位相シフタＰＳ１の入力側のカプラＣ１で、短い方の光導波路へのパワー分岐比は０．１５である。カプラＣ２で、パワーモニタ３０２へのパワー分岐比は０．１５である。
【0057】
Ｉコントローラ３０１は、ひとつの光入力と、一対の電気信号を含む１つの電気出力を有する。Ｉコントローラ３０１の光入力は、カプラＣ２の一方の出力である。パワーモニタ３０２のモニタ結果は、増加回路Ｉｎｃに供給される。増加回路Ｉｎｃは、モニタ結果に基づき、光入力パワーが増大する方向に、ヒータ３０５を制御する電気信号のレベルを変化させる。位相シフタのヒータ３０５を制御する電気信号の数が１つでもよいことは、上述したとおりである。
【0058】
図１８は、第２単位回路３０で構成される等化器５０の特性を示す。カプラＣ１とカプラＣ２の結合係数ｋを変えることで、正弦的に変化する透過率の変化の度合い（振幅）を調整することができる。結合係数ｋを０．０５、０．１、０．１５と大きくしていくと、チャネル間隔で周期的に変化するパワー（または透過率）の変化の振幅が大きくなるが、変化の谷に当たる位置は、各チャネルの中心周波数の位置である。各位相シフタＰＳのヒータ温度を制御することで、透過率の変化の谷を、各チャネルの入力光信号のピークに合わせこむことができる。
【0059】
等化器５０に図１８の透過特性をもたせることで、等化器５０に入力される光信号に含まれる各チャネルの光波形のピークが平坦化され、理想的な矩形パルスの形状に近づき、スペクトル効率を向上することができる。
【0060】
＜第３実施形態；第１単位回路の制御＞
図１９は、第１単位回路２０の制御構成を説明する図である。第１実施形態、及び第２実施形態で説明したように、第１単位回路２０は、カプラＣによって縦続接続される１以上の位相シフタＰＳを含む第１カスケード構造２７と、Ｄコントローラ２０１を有する。Ｄコントローラ２０１は、トリガ信号の入力によって波形シェイピング、各位相シフタＰＳの制御を開始する。トリガ信号は、たとえば光送信器１が収容されるパッケージ内に設けられるロジックデバイス、マイクロプロセッサ等から入力されてもよい。
図１９は、第１単位回路２０の制御構成を説明する図である。第１実施形態、及び第２実施形態で説明したように、第１単位回路２０は、カプラＣによって縦続接続される１以上の位相シフタＰＳを含む第１カスケード構造２７と、Ｄコントローラ２０１を有する。Ｄコントローラ２０１は、トリガ信号の入力によって波形シェイピング、各位相シフタＰＳの制御を開始する。トリガ信号は、たとえば光送信器１が収容されるパッケージ内に設けられるロジックデバイス、マイクロプロセッサ等から入力されてもよい。
【0061】
図２０は、Ｄコントローラ２０１の模式図である。Ｄコントローラ２０１は、トリガ回路２１１と、パワーモニタ２０２と、１つ以上のサブモジュール２１５を有する。サブモジュール２１５は、図１５及び図１６の減少回路Ｄｅｃに相当する。サブモジュール２１５の数は、位相シフタＰＳの数に相当する。
【0062】
パワーモニタ２０２は、第１カスケード構造２７の一方の出力ポートから入力されるモニタ光のパワーＰmonを測定し、モニタ結果を表す電気信号をサブモジュール２１５－１～２１５－Ｎ（以下、適宜「サブモジュール２１５」と総称する）に供給する。トリガ回路２１１は、トリガ信号の入力により、各サブモジュール２１５を駆動する。各サブモジュール２１５は、順次に駆動されてもよいし、同時に駆動されてもよい。
【0063】
図２１は、ｉ番目（ｉは１～Ｎまでの自然数）のサブモジュール２１５で行われる処理のフローチャートである。まず、ｉ番目のサブモジュール２１５－ｉの動作がトリガされたか否かを判断する（Ｓ１１）。トリガの有無は、ｉ番目のサブモジュール２１５－ｉのトリガフラグが「１」に設定されたかどうかで判断されてもよい。トリガフラグが「１」になるまで、フラグ値の監視を続ける（Ｓ１１でＮｏの場合のループ）。トリガフラグが「１」になると、対応する位相シフタＰＳのヒータ電力Ｐiを初期値Ｐi0に初期化し（Ｓ１２）、初期値Ｐi0よりもΔＰ高くした値を、現在のヒータ電力Ｐiとする（Ｓ１３）。
【0064】
現在のヒータ電力で、パワーモニタ２０２からモニタ光の測定値が入力されるまで待機し、モニタ光のパワーが得られると、ヒータ電力をΔＰ上げたときのパワーモニタ値Ｐmon+として記録する（Ｓ１４）。次に、ヒータ電力を初期値Ｐi0よりもΔＰ下げた値を、現在のヒータ電力Ｐiに設定する（Ｓ１５）。現在のヒータ電力でパワーモニタ２０２からモニタ光の測定値が入力されるまで待機し、測定値が得られると、ヒータ電力をΔＰ下げたときのパワーモニタ値Ｐmon‐として記録する（Ｓ１６）。
【0065】
得られたモニタ値を比較し、Ｐmon‐がＰmon+よりも大きいか否か（Ｐmon+＜Ｐmon‐）を判断する（Ｓ１７）。Ｐmon+の方が小さい場合は（Ｓ１７でＹｅｓ）、ヒータ電力をΔＰ上げる制御が、光入力のパワーを減少させる方向の制御になるので、Ｐi0＋ΔＰを現在のヒータ電力値Ｐiに設定する（Ｓ１９）。この時点でｉ番目のサブモジュールのトリガはオフにされており、処理はステップＳ１１に戻って、次にトリガが「１」になるまでＳ１１を繰り返す。
【0066】
Ｐmon‐がＰmon+以下の場合は（Ｓ１７でＮｏ）、ヒータ電力をΔＰだけ低くする制御が光入力のパワーを減少させる方向の制御になる。そこで、、Ｐi0－ΔＰを現在のヒータ電力値Ｐiとして設定し（Ｓ１８）、ステップＳ１１に戻って次にトリガが「１」になるまでＳ１１を繰り返す。図２１の処理により、Ｄコントローラ２０１で光入力パワーを減少させる制御が行われる。
【0067】
図２２は、トリガ回路２１１で行われる処理のフローチャートである。まず、入力されるトリガ信号がオン状態か否かを判断し（Ｓ２１）、トリガ信号がオンになるまでＳ２１を繰り返す。トリガ状態の判断は、たとえば入力されるトリガ信号の値が「１」であるか否かで判断してもよい。トリガ信号がオンになると（Ｓ２１でＹｅｓ）、Ｎ個のサブモジュール２１５を順次、または同時に駆動する。図２２では、順次に駆動する例が示されている。すなわち、サブモジュール２１５－１のトリガフラグを「１」に設定し、その他のサブモジュール２１５－２～２１５－Ｎのトリガフラグを「０」に設定する（Ｓ２２－１）。所定時間待機し（Ｓ２３－１）、次のサブモジュール２１５－２をトリガする（Ｓ２３－２）。すべてのサブモジュール２１５について、ステップＳ２２とＳ２３を繰り返したならば、Ｓ２１に戻って、次にトリガ信号がオンになるまでＳ２１を繰り返す。
【0068】
上記の処理により、トリガのタイミングで第１単位回路２０の制御が行われる。Ｄコントローラ２０１によりモニタ光パワーを低減することで、位相シフタの２つの出力ポート間の位相関係のずれ、すなわち光路長誤差を低減することが可能になる。光路長誤差を低減し、設計どおりの光路長とすることで、ナイキストフィルタリング効果に適した設計どおりのフィルタ特性に補正することが可能になる。
【0069】
＜第４実施形態；第２単位回路の制御＞
図２３は、第２単位回路３０の制御構成を説明する図である。第１実施形態、及び第２実施形態で説明したように、第２単位回路３０は、カプラＣで接続される１以上の位相シフタＰＳを含む第２カスケード構造３７と、Ｉコントローラ３０１を有する。Ｉコントローラ３０１は、トリガ信号の入力により矩形パルスへのシェイピング、すなわちパワーモニタ結果に基づく各位相シフタＰＳの制御を開始する。トリガ信号は、たとえば光送信器１が収容されるパッケージ内に設けられるロジックデバイス、マイクロプロセッサ等から入力されてもよい。
図２３は、第２単位回路３０の制御構成を説明する図である。第１実施形態、及び第２実施形態で説明したように、第２単位回路３０は、カプラＣで接続される１以上の位相シフタＰＳを含む第２カスケード構造３７と、Ｉコントローラ３０１を有する。Ｉコントローラ３０１は、トリガ信号の入力により矩形パルスへのシェイピング、すなわちパワーモニタ結果に基づく各位相シフタＰＳの制御を開始する。トリガ信号は、たとえば光送信器１が収容されるパッケージ内に設けられるロジックデバイス、マイクロプロセッサ等から入力されてもよい。
【0070】
図２４は、Ｉコントローラ３０１の模式図である。Ｉコントローラ３０１は、トリガ回路３１１と、パワーモニタ３０２と、１つ以上のサブモジュール３１５を有する。サブモジュール３１５は、図１７の増加回路Ｉｎｃに相当する。サブモジュール３１５は、縦続接続される位相シフタＰＳの数だけ設けられる。
【0071】
パワーモニタ３０２は、第２カスケード構造３７の一方の出力ポートから入力されるモニタ光のパワーＰmonを測定し、モニタ結果を表す電気信号を各サブモジュール３１５に供給する。トリガ回路３１１は、トリガ信号の入力により、サブモジュール３１５－１～３１５－Ｎのトリカをオンにする。サブモジュール３１５－１～３１５－Ｎの動作は、順次、または同時に駆動されてもよい。
【0072】
図２５は、ｉ番目（ｉは１～Ｎまでの自然数）のサブモジュール３１５で行われる処理のフローチャートである。まず、ｉ番目のサブモジュール３１５－ｉの動作がトリガされたか否かを判断する（Ｓ３１）。トリガの有無は、ｉ番目のサブモジュール３１５－ｉのトリガフラグが「１」に設定されたかどうかで判断されてもよい。トリガフラグが「１」になるまで、フラグ値の監視を続ける（Ｓ３１でＮｏの場合のループ）。トリガフラグが「１」になると、対応する位相シフタＰＳのヒータ電力Ｐiを初期値Ｐi0に設定し（Ｓ３２）、初期値Ｐi0よりもΔＰ高くした値を、現在のヒータ電力Ｐiとする（Ｓ３３）。
【0073】
現在のヒータ電力で、パワーモニタ３０２からモニタ光の測定値が入力されるまで待機し、測定値が得られると、ヒータ電力をΔＰ上げたときのパワーモニタ値Ｐmon+として記録する（Ｓ３４）。次に、ヒータ電力を初期値Ｐi0よりもΔＰ下げた値を、現在のヒータ電力Ｐiに設定する（Ｓ３５）。現在のヒータ電力でパワーモニタ２０２からモニタ光の測定値が入力されるまで待機し、測定値が得られると、ヒータ電力をΔＰ下げたときのパワーモニタ値Ｐmon‐として記録する（Ｓ３６）。
【0074】
得られたモニタ値を比較し、Ｐmon‐がＰmon+よりも小さいか否か（Ｐmon+＞Ｐmon‐）を判断する（Ｓ３７）。Ｐmon+の方が大きい場合は（Ｓ３７でＹｅｓ）、ヒータ電力をΔＰ上昇する制御が光入力のパワーを増大させる方向の制御になるので、Ｐi0＋ΔＰを現在のヒータ電力値Ｐiとして設定する（Ｓ３９）。この時点でトリガはトリガ回路２１１によってオフにされており、処理はステップＳ３１に戻って、次にトリガが「１」になるまでＳ３１を繰り返す。
【0075】
Ｐmon‐がＰmon+以上の場合は（Ｓ３７でＮｏ）、ヒータ電力をΔＰ低くする制御が光入力のパワーを増大させる方向の制御になる。そこで、、Ｐi0－ΔＰを現在のヒータ電力値Ｐiとして設定し（Ｓ３８）、ステップＳ３１に戻って次にトリガが「１」になるまでＳ３１を繰り返す。図２２の処理により、第２単位回路３０で光入力パワーを増加させる制御が行われる。
【0076】
図２６は、トリガ回路３１１で行われる処理のフローチャートである。まず、入力されるトリガ信号がオン状態か否かを判断し（Ｓ４１）、トリガ信号がオンになるまでＳ４１を繰り返す。トリガ状態の判断は、たとえば入力されるトリガ信号の値が「１」であるか否かで判断してもよい。トリガ信号がオンになると（Ｓ４１でＹｅｓ）、Ｎ個のサブモジュール３１５を順次、または同時に駆動する。図２３では、順次に駆動する例が示されている。すなわち、サブモジュール３１５－１のトリガフラグを「１」に設定し、その他のサブモジュール３１５－２～３１５－Ｎのトリガフラグを「０」に設定する（Ｓ４２－１）。所定時間待機し（Ｓ４３－１）、次のサブモジュール３１５－２をトリガする（Ｓ４３－２）。すべてのサブモジュール３１５について、ステップＳ４２とＳ４３を繰り返したならば、Ｓ４１に戻って、次にトリガ信号がオンになるまでＳ４１を繰り返す。
【0077】
上記の処理により、トリガのタイミングで第２単位回路３０の制御が行われる。
【0078】
＜光素子の変形例＞
図２７は、光素子の変形例として８チャネルの光素子１０Ａを示す。光素子１０Ａは、合波器４０Ａと、等化器５０を有する。合波器４０Ａで用いられる第１単位回路２０の構成は、図７で示したものと同じである。等化器５０で用いられる第２単位回路３０の構成は、図８で示したものと同じである。
図２７は、光素子の変形例として８チャネルの光素子１０Ａを示す。光素子１０Ａは、合波器４０Ａと、等化器５０を有する。合波器４０Ａで用いられる第１単位回路２０の構成は、図７で示したものと同じである。等化器５０で用いられる第２単位回路３０の構成は、図８で示したものと同じである。
【0079】
合波器４０Ａのカスケード回路の最終段の第１単位回路２０と、コンバイナ回路２５を構成する第１単位回路２０で、位相シフタＰＳの数は１０個である。コンバイナ回路２５の出力は等化器５０の入力に接続されている。
【0080】
図２８は、図２７の光素子１０Ａの等化器５０の効果を示す図である。図２８の（Ａ）で、破線は各ポートから光素子１０Ａに入力された光信号のパワースペクトル、実線は等化器５０の透過スペクトルである。上述したように、等化器５０の透過率は、入力波形のピークに透過率の谷が来るように周期的に変化する。図２８の（Ｂ）で、破線は、光素子１０Ａに入力された光信号のパワースペクトル、実線は等化器５０から出力される光信号のパワースペクトルである。
【0081】
等化器５０では、Ｉコントローラ３０１によって、透過率の谷が入力光信号のピークと整合するように制御されている。合波器４０Ａで合波された光信号は、等化器５０を通過することでピークが平坦化された矩形パルスに整形される。正弦的に変化する透過率によって、出力パワースペクトルの上端がやや凹状になっているが、ピークの平坦化によるスペクトル効率の改善効果にはそれほど影響しない。
【0082】
図２９は、光素子の別の変形例である１６チャネルの光素子１０Ｂの模式図である。光素子１０ＡＢ、合波器４０Ｂと、等化器５０を有する。合波器４０Ｂで用いられる第１単位回路２０の構成は、図７で示したものと同じである。等化器５０で用いられる第２単位回路３０の構成は、図８で示したものと同じである。
【0083】
合波器４０Ｂのコンバイナ回路２５の第１単位回路２０と、コンバイナ回路２５に接続される２つの第１単位回路２０で、位相シフタＰＳの数は１０個である。コンバイナ回路２５の出力は等化器５０の入力に接続されている。
【0084】
図３０は、図２９の光素子１０Ｂの等化器５０の効果を示す図である。図３０の（Ａ）で、破線は各ポートから光素子１０Ｂに入力された光信号のパワースペクトル、実線は等化器５０の透過スペクトルである。図３０の（Ｂ）で、破線は、光素子１０Ｂに入力された光信号のパワースペクトル、実線は等化器５０から出力される光信号のパワースペクトルである。入力ポート数が１６の場合も、光素子１０Ｂによって、Ｃバンドの帯域全体にわたって、良好な矩形パルスに整形されることがわかる。
【0085】
＜消費電力低減効果＞
図３１は、実施形態の光素子の消費電力低減効果を示す図である。横軸はチャネル数、縦軸は消費電力（Ｗ）である。ＤＳＰを用いてナイキストシェイピングを行う場合、チャネル数が増えるほど、消費電力はリニアに増大する。ここでは、１チャネル当たり１Ｗの電力が消費されると仮定している。一方、実施形態の光素子１０を用いることで、ＤＳＰの制御なしにナイキストシェイピングを行うので、チャネル数が増加しても、ナイキストシェイピングに必要な消費電力はほとんどない。実施形態の光素子１０は、これまで消費電力によって制限されていた光送受信器の集積化、小型化、大容量化に有効である。
図３１は、実施形態の光素子の消費電力低減効果を示す図である。横軸はチャネル数、縦軸は消費電力（Ｗ）である。ＤＳＰを用いてナイキストシェイピングを行う場合、チャネル数が増えるほど、消費電力はリニアに増大する。ここでは、１チャネル当たり１Ｗの電力が消費されると仮定している。一方、実施形態の光素子１０を用いることで、ＤＳＰの制御なしにナイキストシェイピングを行うので、チャネル数が増加しても、ナイキストシェイピングに必要な消費電力はほとんどない。実施形態の光素子１０は、これまで消費電力によって制限されていた光送受信器の集積化、小型化、大容量化に有効である。
【0086】
さらに、上述した光素子１０の光路長誤差の自動修正機能により、クロストークが抑制され、良好なパルス波形が得られる。
【0087】
特定の構成例に基づいて実施形態を説明してきたが、本発明は上述した例に限定されない。合波器４０のカスケード回路を構成する第１単位回路２０の数、第１単位回路２０に含まれる位相シフタＰＳの数は、チャネル数に応じて最適な通信品質が得られるように、適宜選択される。等化器５０の第２単位回路３０に含まれる位相シフタＰＳの数は、１個であってもよいが、必要に応じて、２個以上を縦続接続してもよい。
【0088】
以上の説明に対して、以下の付記を呈示する。
（付記１）
複数の第１単位回路を有する光素子であって、
１以上の第１単位回路が縦続接続された第１のカスケード回路と、
１以上の第１単位回路が縦続接続された第２のカスケード回路と、
１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、
を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて、光入力パワーが減少する方向に前記Ｎ個の位相シフタを制御する第１コントローラと、を有する
光素子。
（付記２）
前記第１コントローラは、前記第１カスケード構造からの１つの光入力と、Ｎ個の前記位相シフタに接続されるＮ個以上の電気出力を有する、
付記１に記載の光素子。
（付記３）
前記第１のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の一方の入力に接続され、
前記第２のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の他方の入力に接続される、
付記１または２に記載の光素子。
（付記４）
前記コンバイナ回路の出力に接続される第２単位回路、
を有し、前記第２単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の第２位相シフタとＮ＋１個の２入力・２出力の第２カプラが交互に縦続接続された第２カスケード構造と、前記第２カスケード構造の２つの出力の一方に接続されて光入力パワーを増大させる方向に前記第２位相シフタを制御する第２コントローラを有し、
前記第２コントローラは、前記第２カスケード構造からの１つの光入力と、Ｎ個の前記第２位相シフタに接続されるＮ個以上の電気出力を有する、
付記１～３のいずれかに記載の光素子。
（付記５）
前記第２単位回路は、波長に対する透過率が周期的に変化する透過特性を有する、付記４に記載の光素子。
（付記６）
前記第２単位回路の前記第２位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている付記４または５に記載の光素子。
（付記７）
前記第１単位回路の前記位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている、付記１～６のいずれかに記載の光素子。
（付記８）
異なる波長の変調光信号を出力する複数の光変調器と、
前記複数の光変調器の出力に接続される光素子と、
を有する光送信器において、
前記光素子は複数の第１単位回路で形成されており、
前記光素子は、１以上の第１単位回路が縦続接続された第１のカスケード回路と、１以上の第１単位回路が縦続接続された第２のカスケード回路と、１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて光入力パワーが減少する方向に前記位相シフタを制御する第１コントローラとを有する、
光送信器。
（付記９）
前記光素子の前記第１コントローラは、前記第１カスケード構造からの１つの光入力と、Ｎ個の前記位相シフタに接続されるＮ個以上の電気出力を有する、
付記８に記載の光送信器。
（付記１０）
前記光素子の前記第１のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の一方の入力に接続され、前記第２のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の他方の入力に接続される、
付記８または９に記載の光送信器。
（付記１１）
前記光素子は、前記コンバイナ回路の出力に接続される第２単位回路を有し、
前記第２単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の第２位相シフタとＮ＋１個の２入力・２出力の第２カプラが交互に縦続接続された第２カスケード構造と、前記第２カスケード構造の２つの出力の一方に接続されて光入力パワーが増大する方向に前記第２位相シフタを制御する第２コントローラとを有し、
前記第２コントローラは、前記第２カスケード構造からの１つの光入力と、Ｎ個の前記位相シフタに接続されるＮ個以上の電気出力を有する、
付記８～１０のいずれかに記載の光送信器。
（付記１２）
前記光素子の前記第２単位回路は、波長に対する透過率が周期的に変化する透過特性を有する、付記１１に記載の光送信器。
（付記１３）
前記光素子の前記第２単位回路の前記第２位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている付記１１または１２に記載の光送信器。
（付記１４）
前記光素子の前記第１単位回路の前記位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている、付記８～１３のいずれかに記載の光送信器。
（付記１）
複数の第１単位回路を有する光素子であって、
１以上の第１単位回路が縦続接続された第１のカスケード回路と、
１以上の第１単位回路が縦続接続された第２のカスケード回路と、
１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、
を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて、光入力パワーが減少する方向に前記Ｎ個の位相シフタを制御する第１コントローラと、を有する
光素子。
（付記２）
前記第１コントローラは、前記第１カスケード構造からの１つの光入力と、Ｎ個の前記位相シフタに接続されるＮ個以上の電気出力を有する、
付記１に記載の光素子。
（付記３）
前記第１のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の一方の入力に接続され、
前記第２のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の他方の入力に接続される、
付記１または２に記載の光素子。
（付記４）
前記コンバイナ回路の出力に接続される第２単位回路、
を有し、前記第２単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の第２位相シフタとＮ＋１個の２入力・２出力の第２カプラが交互に縦続接続された第２カスケード構造と、前記第２カスケード構造の２つの出力の一方に接続されて光入力パワーを増大させる方向に前記第２位相シフタを制御する第２コントローラを有し、
前記第２コントローラは、前記第２カスケード構造からの１つの光入力と、Ｎ個の前記第２位相シフタに接続されるＮ個以上の電気出力を有する、
付記１～３のいずれかに記載の光素子。
（付記５）
前記第２単位回路は、波長に対する透過率が周期的に変化する透過特性を有する、付記４に記載の光素子。
（付記６）
前記第２単位回路の前記第２位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている付記４または５に記載の光素子。
（付記７）
前記第１単位回路の前記位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている、付記１～６のいずれかに記載の光素子。
（付記８）
異なる波長の変調光信号を出力する複数の光変調器と、
前記複数の光変調器の出力に接続される光素子と、
を有する光送信器において、
前記光素子は複数の第１単位回路で形成されており、
前記光素子は、１以上の第１単位回路が縦続接続された第１のカスケード回路と、１以上の第１単位回路が縦続接続された第２のカスケード回路と、１つの第１単位回路で形成され前記第１のカスケード回路と前記第２のカスケード回路を結合するコンバイナ回路と、を有し、
前記第１単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の位相シフタとＮ＋１個の２入力・２出力のカプラが交互に縦続接続された第１カスケード構造と、前記第１カスケード構造の２つの出力の一方に接続されて光入力パワーが減少する方向に前記位相シフタを制御する第１コントローラとを有する、
光送信器。
（付記９）
前記光素子の前記第１コントローラは、前記第１カスケード構造からの１つの光入力と、Ｎ個の前記位相シフタに接続されるＮ個以上の電気出力を有する、
付記８に記載の光送信器。
（付記１０）
前記光素子の前記第１のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の一方の入力に接続され、前記第２のカスケード回路の最終段の前記第１単位回路は、前記コンバイナ回路の他方の入力に接続される、
付記８または９に記載の光送信器。
（付記１１）
前記光素子は、前記コンバイナ回路の出力に接続される第２単位回路を有し、
前記第２単位回路は、Ｎ個（Ｎは１以上の整数）の２入力・２出力の第２位相シフタとＮ＋１個の２入力・２出力の第２カプラが交互に縦続接続された第２カスケード構造と、前記第２カスケード構造の２つの出力の一方に接続されて光入力パワーが増大する方向に前記第２位相シフタを制御する第２コントローラとを有し、
前記第２コントローラは、前記第２カスケード構造からの１つの光入力と、Ｎ個の前記位相シフタに接続されるＮ個以上の電気出力を有する、
付記８～１０のいずれかに記載の光送信器。
（付記１２）
前記光素子の前記第２単位回路は、波長に対する透過率が周期的に変化する透過特性を有する、付記１１に記載の光送信器。
（付記１３）
前記光素子の前記第２単位回路の前記第２位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている付記１１または１２に記載の光送信器。
（付記１４）
前記光素子の前記第１単位回路の前記位相シフタは、非対称マッハツェンダ干渉計型の光導波路で形成されている、付記８～１３のいずれかに記載の光送信器。
【符号の説明】
【0089】
１ 光送信器
３－１～３－Ｎ 光源
５－１～５－Ｎ 光変調器
１０、１０Ａ、１０Ｂ 光素子
２０ 第１単位回路
２１－１～２１－ｍ、２２－１～２２－ｍ フィルタ回路
２３ 第１のカスケード回路
２４ 第２のカスケード回路
２５ コンバイナ回路
２７ 第１カスケード構造
３０ 第２単位回路
３７ 第２カスケード構造
４０、４０Ａ、４０Ｂ 合波器
５０ 等化器
２０１ 第１コントローラ（Ｄコントローラ）
２０２ パワーモニタ
２１１ トリガ回路
２１５－１～２１５－Ｎ サブモジュール
３０１ 第２コントローラ（Ｉコントローラ）
３０２ パワーモニタ
３１５－１～３１５－Ｎ サブモジュール
ＰＳ 位相シフタ
Ｃ カプラ
Ｄｅｃ 減少回路
Ｉｎｃ 増加回路
３－１～３－Ｎ 光源
５－１～５－Ｎ 光変調器
１０、１０Ａ、１０Ｂ 光素子
２０ 第１単位回路
２１－１～２１－ｍ、２２－１～２２－ｍ フィルタ回路
２３ 第１のカスケード回路
２４ 第２のカスケード回路
２５ コンバイナ回路
２７ 第１カスケード構造
３０ 第２単位回路
３７ 第２カスケード構造
４０、４０Ａ、４０Ｂ 合波器
５０ 等化器
２０１ 第１コントローラ（Ｄコントローラ）
２０２ パワーモニタ
２１１ トリガ回路
２１５－１～２１５－Ｎ サブモジュール
３０１ 第２コントローラ（Ｉコントローラ）
３０２ パワーモニタ
３１５－１～３１５－Ｎ サブモジュール
ＰＳ 位相シフタ
Ｃ カプラ
Ｄｅｃ 減少回路
Ｉｎｃ 増加回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】