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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-01
(45)【発行日】2024-07-09
(54)【発明の名称】信号検出回路
(51)【国際特許分類】
H01L 21/822 20060101AFI20240702BHJP
H01L 27/04 20060101ALI20240702BHJP
H03K 17/16 20060101ALI20240702BHJP
H02M 1/08 20060101ALI20240702BHJP
【ＦＩ】
H01L27/04 C
H01L27/04 F
H03K17/16 H
H02M1/08 A
【請求項の数】
5
(21)【出願番号】P 2021084647
(22)【出願日】2021-05-19
(65)【公開番号】P2022178101
(43)【公開日】2022-12-02
【審査請求日】2023-09-07
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】山本 昌弘
(72)【発明者】
【氏名】丹羽 章雅
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開２０２０－１１３８６７（ＪＰ，Ａ）
【文献】特開２００５－１０９０６３（ＪＰ，Ａ）
【文献】特開２００９－２００８２５（ＪＰ，Ａ）
【文献】特開２００６－１５７２６４（ＪＰ，Ａ）
【文献】特開２０１７－１６８８３４（ＪＰ，Ａ）
【文献】特開平０６－２８３６６７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０２３７４６５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４
Ｈ０２Ｍ １／００－１／４４
Ｈ０３Ｋ １７／００－１７／７０
(57)【特許請求の範囲】
【請求項1】
スイッチング素子（６）の主端子の信号である被検出信号を検出する信号検出回路（１０、４１、５１）であって、直列接続された一対の分圧容量（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６）を備え、前記一対の分圧容量により前記スイッチング素子の主端子間の電圧を分圧して出力する分圧回路（１５、４２）と、
前記分圧回路の出力電圧に基づいて前記被検出信号を検出する検出回路（１６）と、
を備え、
前記一対の分圧容量は、同一の半導体装置（３１、４３、６１）に含まれており、
前記半導体装置は、
半導体基板（２２、６２）上に、第１導体層（３２）、第１誘電体層（２３）、第２導体層（２４）、第２誘電体層（２５）および第３導体層（２６）が順に積層されて構成され、
前記第３導体層および前記第２導体層間に形成される容量により前記一対の分圧容量のうち一方と他方の一部とが構成されるとともに、前記第２導体層および前記第１導体層間に形成される容量により前記一対の分圧容量のうち他方の一部が構成され、
前記第１導体層および前記半導体基板間を短絡する短絡部（３４）を備える信号検出回路。
【請求項2】
前記分圧回路（４２）は、前記一対の分圧容量を複数対備え、
前段の前記一対の分圧容量により分圧された電圧を後段の前記一対の分圧容量によりさらに分圧する多段の構成であり、
最終段の前記一対の分圧容量（Ｃ５、Ｃ６）により分圧された電圧を前記出力電圧として出力するようになっている請求項１に記載の信号検出回路。
【請求項3】
前記半導体基板において前記一対の分圧容量のうち一方が形成される第１領域（４８）および前記一対の分圧容量のうち他方が形成される第２領域（４９）は、前記半導体基板の厚み方向に直交する平面の所定方向に沿うように配置されており、前記第２領域は、複数の領域に分割されており、
前記分割された複数の領域は、前記第１領域を前記所定方向に沿って挟み込むように配置されている請求項１または２に記載の信号検出回路。
【請求項4】
前記半導体装置（６１）は、前記第３導体層および前記第２導体層間に形成される容量により前記一対の分圧容量のうち一方の一部と他方の一部とが構成されるとともに、前記第２導体層および前記第１導体層間に形成される容量により前記一対の分圧容量のうち一方の一部と他方の一部とが構成され、
前記第３導体層および前記第２導体層間に形成される容量の耐圧と前記第２導体層および前記第１導体層間に形成される容量の耐圧とが等しくなるように各層間の距離が設定されている請求項１から３のいずれか一項に記載の信号検出回路。
【請求項5】
さらに、前記分圧回路を構成する前記一対の分圧容量と同じ態様で前記半導体基板上にレイアウトされた一対のモニタ容量（Ｃ１Ｍ、Ｃ２Ｍ、Ｃ３Ｍ、Ｃ４Ｍ、Ｃ５Ｍ、Ｃ６Ｍ）を備え、前記一対のモニタ容量により所定の基準電圧を前記分圧回路と同様の分圧比で分圧して出力するモニタ回路（５２）と、
前記モニタ回路の出力電圧に基づいて前記検出回路による検出値を補正する補正部（５３）と、
を備える請求項１から４のいずれか一項に記載の信号検出回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子の主端子の信号である被検出信号を検出する信号検出回路に関する。
【背景技術】
【0002】
従来、ＩＧＢＴ、ＭＯＳＦＥＴなどのスイッチング素子のゲートを駆動するゲート駆動回路において、スイッチング時に発生するサージを抑制する技術、スイッチング素子の主端子の電圧の変化率であるｄＶ／ｄｔを制御する技術などが求められている。非特許文献１には、スイッチング素子のドレイン・ソース間電圧の観測結果に基づいて２種類のゲート抵抗のうち一方をオンするタイミングを操作することによりｄＶ／ｄｔを所望する値に制御する技術が開示されている。これらの技術においては、スイッチング素子の主端子の信号である被検出信号を検出する信号検出回路が用いられることになる。
【先行技術文献】
【非特許文献】
【0003】
【文献】"A 4.5V/ns Active Slew-Rate-Controlling Gate Driver with Robust Discrete-Time Feedback Technique for 600V Superjunction MOSFETs", 2019 IEEE International Solid-State Circuits Conference ,SESSION 15 POWER FOR 5G, WIRELESS POWER, AND GAN CONVERTERS 15.8
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記したような信号検出回路では、スイッチング素子が、その主端子間に比較的高い電圧が生じる用途、いわゆる高電圧用途に用いられる場合には、比較的高い耐圧を有する高耐圧素子を用いて構成する必要があるため、集積化する際に回路面積の増加を招くおそれがある。そこで、従来では、信号検出回路の前段に直列接続された一対の分圧容量からなる分圧回路を設けて主端子間の電圧を降圧してから入力することが考えられている。
【0005】
このような従来の構成では、次のような問題が生じる。すなわち、分圧回路を構成する分圧容量をチップコンデンサなどのＩＣの外付け部品として実装した場合、分圧容量間の相対誤差が大きくなることから信号の検出精度が低下するおそれがあるとともに、信号検出回路全体としての小型化が阻害されるおそれがある。なお、ＩＣは、Integrated Circuitの略称である。
【0006】
本発明は上記事情に鑑みてなされたものであり、その目的は、回路の大型化を抑制しつつ検出精度を良好にすることができる信号検出回路を提供することにある。
【課題を解決するための手段】
【0007】
請求項１に記載の信号検出回路（１０、４１、５１）は、スイッチング素子（６）の主端子の信号である被検出信号を検出するものであって、分圧回路（１５、４２）および検出回路（１６）を備えている。分圧回路は、直列接続された一対の分圧容量（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６）を備え、一対の分圧容量によりスイッチング素子の主端子間の電圧を分圧して出力する。検出回路は、分圧回路の出力電圧に基づいて被検出信号を検出する。一対の分圧容量は、同一の半導体装置（３１、４３、６１）に含まれている。その半導体装置は、半導体基板（２２、６２）上に、第１導体層（３２）、第１誘電体層（２３）、第２導体層（２４）、第２誘電体層（２５）および第３導体層（２６）が順に積層されて構成されている。
【0008】
この場合、第３導体層および第２導体層間に形成される容量により一対の分圧容量のうち一方と他方の一部とが構成されるとともに、第２導体層および第１導体層間に形成される容量により一対の分圧容量のうち他方の一部が構成される。半導体装置は、第１導体層および半導体基板間を短絡する短絡部（３４）を備える。上記構成によれば、分圧回路を構成する一対の分圧容量が同一の半導体装置上に構成されていることから、分圧容量間の相対誤差が小さく抑えられて検出精度を良好にすることができる。
【0009】
なお、上記した構成の半導体装置から第１導体層を省いた構成によっても、上記した構成と同様、分圧回路を構成する一対の分圧容量が同一の半導体装置上に構成されることから、同様の効果が得られると考えられる。ただし、このような構成では、次のような問題が生じるおそれがある。この場合、他方の分圧容量は、第３導体層および第２導体層間に形成される容量によりその一部が構成されるとともに、第２導体層および半導体基板間に形成される容量によりその一部が構成される。
【0010】
ここで、第３導体層および第２導体層に形成される容量のことを第１容量と称するとともに、第２導体層および半導体基板間に形成される容量のことを第２容量と称することとする。上記構成では、第１容量は、第３導体層を介してスイッチング素子の主端子に接続されるものの、第２容量は、半導体基板を介してスイッチング素子の主端子に接続されるような構成となる。一般に、半導体基板は抵抗成分を有するため、このような構成により、例えばサージが重畳した際における急峻な変化を伴う被検出信号を検出することを考えると、その周波数特性が低下し、検出精度が低下するおそれがある。
【0011】
これに対し、上記構成では、第２容量は、抵抗成分を有する半導体基板を介してスイッチング素子の主端子に接続されるだけでなく、第１導体層を介してスイッチング素子の主端子に接続されることになる。このような構成によれば、分圧回路にサージなどの電圧が印加された際、電流は、半導体基板を通過する経路ではなく、第１導体層を通過する経路を流れることになる。したがって、上記構成によれば、半導体基板の抵抗成分に起因する周波数特性の低下を招くことがなく、つまり周波数特性が改善され、その結果、検出精度を良好なものとすることができる。
【図面の簡単な説明】
【0012】
【図1】第１実施形態に係るゲート駆動回路の構成を模式的に示す図
【図2】第１実施形態に係る分圧回路を構成するキャパシタの具体的な第１構成例を示すものであり半導体装置の模式的な断面図
【図3】第１実施形態に係る分圧回路を構成するキャパシタの具体的な第２構成例を示すものであり半導体装置の模式的な断面図
【図4】第２実施形態に係る信号検出回路の回路構成を模式的に示す図
【図5】第２実施形態に係る分圧回路を構成するキャパシタの具体的な構成例を示すものであり半導体装置の模式的な断面図
【図6】第２実施形態に係る半導体装置におけるキャパシタの平面レイアウトの一例を模式的に示す図
【図7】第３実施形態に係る信号検出回路の回路構成を模式的に示す図
【図8】第３実施形態に係る半導体装置におけるキャパシタの平面レイアウトの一例を模式的に示す図その１
【図9】第３実施形態に係る半導体装置におけるキャパシタの平面レイアウトの一例を模式的に示す図その２
【図10】第４実施形態に係る分圧回路を構成するキャパシタの具体的な構成例を示すものであり半導体装置の模式的な断面図
【発明を実施するための形態】
【0013】
以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図３を参照して説明する。
（第１実施形態）
以下、第１実施形態について図１～図３を参照して説明する。
【0014】
＜全体構成＞
図１に示すように、本実施形態のゲート駆動回路１は、一対の直流電源線２、３の間に接続されたハーフブリッジ回路４を構成するスイッチング素子５、６のうち、下アームを構成するスイッチング素子６のゲートを駆動する。ハーフブリッジ回路４の上アームを構成するスイッチング素子５は、ゲート駆動回路１と同様の構成を有するゲート駆動回路７により駆動される。
図１に示すように、本実施形態のゲート駆動回路１は、一対の直流電源線２、３の間に接続されたハーフブリッジ回路４を構成するスイッチング素子５、６のうち、下アームを構成するスイッチング素子６のゲートを駆動する。ハーフブリッジ回路４の上アームを構成するスイッチング素子５は、ゲート駆動回路１と同様の構成を有するゲート駆動回路７により駆動される。
【0015】
この場合、スイッチング素子５、６の駆動は、外部から与えられる制御信号に基づいてＰＷＭ制御される。なお、ＰＷＭは、Pulse Width Modulationの略称である。スイッチング素子５、６は、パワー素子であり、本実施形態では、いずれもＮチャネル型のパワーＭＯＳＦＥＴとなっている。スイッチング素子５の一方の主端子であるドレインは、例えば電池などの図示しない直流電源の高電位側端子に接続される高電位側の直流電源線２に接続されている。
【0016】
スイッチング素子５の他方の主端子であるソースは、スイッチング素子６の一方の主端子であるドレインに接続されている。スイッチング素子６の他方の主端子であるソースは、上記した直流電源の低電位側端子に接続される低電位側の直流電源線３に接続されている。本実施形態では、上記した直流電源から出力される電源電圧は、例えば６００Ｖといった比較的高い電圧となっている。つまり、本実施形態では、スイッチング素子５、６は、高電圧用途に用いられている。図示は省略するが、スイッチング素子５、６の相互接続ノードであるノードＮ１には、例えばインダクタ、モータの巻線などの負荷が接続される。
【0017】
ゲート駆動回路１は、半導体装置、つまりＩＣとして構成されており、スイッチング素子６のドレインに接続される端子Ｐ１、スイッチング素子６のゲートに接続される端子Ｐ２、スイッチング素子６のソースに接続される端子Ｐ３、駆動部９、信号検出回路１０および演算部１１を備えている。駆動部９は、外部から与えられる制御信号Ｓａに基づいてスイッチング素子６のゲートを駆動するものであり、オン駆動部１２およびオフ駆動部１３を備えている。
【0018】
オン駆動部１２は、スイッチＳ１およびゲート抵抗Ｒ１を備えている。スイッチＳ１は、電源電圧ＶＤＤが供給される電源線１４とゲート抵抗Ｒ１の一方の端子との間を開閉する。なお、電源電圧ＶＤＤは、スイッチング素子６のゲート閾値電圧よりも十分に高い電圧であり、例えば２０Ｖとなっている。ゲート抵抗Ｒ１の他方の端子は、端子Ｐ２に接続されるノードＮ２に接続されている。
【0019】
オフ駆動部１３は、スイッチＳ２およびゲート抵抗Ｒ２を備えている。スイッチＳ２は、直流電源線３とゲート抵抗Ｒ２の一方の端子との間を開閉する。ゲート抵抗Ｒ２の他方の端子は、ノードＮ２に接続されている。オン駆動部１２のスイッチＳ１およびオフ駆動部１３のスイッチＳ２は、制御信号Ｓａに基づいて相補的にオンオフされるようになっている。
【0020】
上記構成によれば、オン駆動部１２のスイッチＳ１がオンされることによりスイッチング素子６がターンオンされるとともに、オフ駆動部１３のスイッチＳ２がオンされることによりスイッチング素子６がターンオフされる。なお、この場合、オン駆動部１２は、スイッチング素子６のゲートを定電圧駆動する構成となっているが、スイッチング素子６のゲートを定電流駆動する構成としてもよい。
【0021】
上記構成において、オフ駆動部１３のゲート抵抗Ｒ２は、その抵抗値が可変となっている。つまり、上記構成では、駆動部９の駆動能力、具体的にはスイッチング素子６をターンオフする際における駆動部９の駆動能力を変更することができるようになっている。駆動部９の駆動能力、つまりオフ駆動部１３のゲート抵抗Ｒ２の抵抗値は、演算部１１から出力される能力指令信号Ｓｂに応じた値に設定される。
【0022】
信号検出回路１０には、端子Ｐ１、Ｐ３を介してスイッチング素子６の主端子の信号が入力される。つまり、本実施形態では、スイッチング素子６のドレイン・ソース間の電圧ＶＤＳが、信号検出回路１０により検出される被検出信号となる。このような構成により、信号検出回路１０は、スイッチング素子６のターンオフ時におけるスイッチング素子６の電圧ＶＤＳのピーク電圧、つまりターンオフ時に発生するサージ電圧のピークを検出する。なお、信号検出回路１０は、スイッチング素子６の電圧ＶＤＳの変化率であるｄＶ／ｄｔを検出する用途に用いることもできる。信号検出回路１０は、分圧回路１５および検出回路１６を備えている。分圧回路１５は、２つのキャパシタＣ１、Ｃ２を備えている。
【0023】
キャパシタＣ１の一方の端子は、端子Ｐ１に接続され、その他方の端子はキャパシタＣ２を介して端子Ｐ３に接続されている。つまり、分圧回路１５は、直列接続されたキャパシタＣ１、Ｃ２を備えた構成となっている。この場合、キャパシタＣ１、Ｃ２は、一対の分圧容量として機能するものであり、ノードＮ１に発生する比較的高い電圧が印加されても故障することがないような高い耐圧を有する構成となっている。上記構成により、分圧回路１５は、キャパシタＣ１、Ｃ２によりスイッチング素子６の主端子間の電圧ＶＤＳである入力電圧ＶＩＮを分圧して出力する。具体的には、分圧回路１５は、入力電圧ＶＩＮをキャパシタＣ１、Ｃ２の容量比で分圧し、キャパシタＣ１、Ｃ２の相互接続ノードであるノードＮ３から出力する。
【0024】
検出回路１６は、分圧回路１５の出力電圧である分圧電圧ＶＤＩＶに基づいて被検出信号を検出する。この場合、検出回路１６は、分圧電圧ＶＤＩＶを入力し、その入力電圧のピークを保持したピークホールド電圧ＶＰＨを出力するピークホールド回路として構成されている。検出回路１６から出力されるピークホールド電圧ＶＰＨは、ピーク電圧の検出値に対応した電圧値となる。なお、以下では、ピークホールド電圧ＶＰＨのことを検出電圧ＶＰＨとも呼ぶ。
【0025】
演算部１１は、信号検出回路１０による検出値、つまりサージ電圧のピークの検出値が、所望する指令値に一致するように、駆動部９の駆動能力を変更する、といったフィードバック制御を行う。この場合、所望する指令値は、サージ許容電圧となっている。サージ許容電圧は、スイッチング素子６の耐圧より所定のマージン分だけ低い値であり、その値の電圧が主端子に印加されてもスイッチング素子６が故障する可能性はないものの、その値を超える電圧が主端子に印加されるとスイッチング素子６が故障する可能性があるような値に設定される。本実施形態では、サージ許容電圧は、例えば１２００Ｖに設定されている。
【0026】
演算部１１は、指令生成部１７、減算器１８および制御部１９を備えている。指令生成部１７は、サージ許容電圧に対応した指令電圧Ｖａを生成する。減算器１８は、検出電圧ＶＰＨから指令電圧Ｖａを減算することにより、サージ電圧のピークの検出値と指令値との差に相当する偏差ΔＶを求め、制御部１９に出力する。制御部１９は、偏差ΔＶに対するＰＩ演算を実行して能力設定信号Ｓｂを生成する。能力設定信号Ｓｂは、駆動部９へと出力されるようになっており、これにより、ゲート抵抗Ｒ２の抵抗値、つまり駆動部９のターンオフ時における駆動能力が設定される。
【0027】
このような構成により、演算部１１は、サージ電圧のピークの検出値と所望する指令値であるサージ許容電圧との差に相当する偏差ΔＶを求め、その偏差ΔＶが次第に小さくなるように駆動部９の駆動能力を変更するようになっている。この場合、偏差ΔＶは、求められた時点におけるサージ電圧のピークがスイッチング素子６の耐圧までどの程度余裕があるのかを表す余裕度に相当する。つまり、演算部１１は、このような余裕度が次第に小さくなるように駆動部９の駆動能力を変更するようになっている。
【0028】
この場合、演算部１１は、スイッチング素子６の駆動周期毎または複数の駆動周期毎に偏差ΔＶを求めるようになっている。なお、本実施形態では、スイッチング素子６の駆動周期は、ＰＷＭ制御の１周期となる。また、この場合、演算部１１は、所定のＰＷＭ周期における駆動部９の駆動能力を、その所定のＰＷＭ周期より前のＰＷＭ周期において求めた偏差ΔＶに基づいて変更するようになっている。具体的には、演算部１１は、ＰＷＭ周期毎に偏差ΔＶを求め、前回のＰＷＭ周期で求めた偏差ΔＶに基づいて次回のＰＷＭ周期における駆動部９の駆動能力を変更するようになっている。
【0029】
＜キャパシタＣ１、Ｃ２の具体的な構成例＞
本実施形態において、分圧回路１５を構成するキャパシタＣ１、Ｃ２は、同一の半導体チップ上に形成されている、つまり同一の半導体装置に含まれている。以下、キャパシタＣ１、Ｃ２の具体的な２つの構成例について図２および図３を参照して説明する。
本実施形態において、分圧回路１５を構成するキャパシタＣ１、Ｃ２は、同一の半導体チップ上に形成されている、つまり同一の半導体装置に含まれている。以下、キャパシタＣ１、Ｃ２の具体的な２つの構成例について図２および図３を参照して説明する。
【0030】
［１］第１構成例
図２に示すように、第１構成例では、同一の半導体装置２１上に酸化膜を用いて分圧回路１５を構成するキャパシタＣ１、Ｃ２が形成されている。具体的には、半導体装置２１は、半導体基板２２上に、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が、この順に積層されて構成されている。半導体基板２２は、例えばバルク基板、ＳＯＩ基板などである。第１誘電体層２３および第２誘電体層２５は、例えばＳｉＯ２などである。第２導体層２４および第３導体層２６は、例えばアルミニウムなどである。
図２に示すように、第１構成例では、同一の半導体装置２１上に酸化膜を用いて分圧回路１５を構成するキャパシタＣ１、Ｃ２が形成されている。具体的には、半導体装置２１は、半導体基板２２上に、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が、この順に積層されて構成されている。半導体基板２２は、例えばバルク基板、ＳＯＩ基板などである。第１誘電体層２３および第２誘電体層２５は、例えばＳｉＯ２などである。第２導体層２４および第３導体層２６は、例えばアルミニウムなどである。
【0031】
この場合、第２導体層２４と第３導体層２６との間の距離、つまり第２誘電体層２５の厚み方向の寸法Ｌ２が、半導体基板２２と第２導体層２４との間の距離、つまり第１誘電体層２３の厚み方向の寸法Ｌ１よりも十分に大きい寸法となるように各寸法が設計されている。なお、ここで言う「厚み方向」とは、半導体装置２１の厚み方向のことである。第２誘電体層２５の厚み方向の寸法Ｌ２は、キャパシタＣ１、Ｃ２の耐圧として、サージ許容電圧と同程度の電圧、例えば１２００Ｖを確保できるような値とされている。
【0032】
第３導体層２６には、配線２７および配線２８が形成されている。配線２７は、入力電圧ＶＩＮが与えられる端子Ｐ１に接続されている。配線２８は、回路の基準電位となるグランドが与えられる端子Ｐ３に接続されている。なお、本明細書では、グランドのことをＧＮＤと省略することがある。第２導体層２４には、配線２９が形成されている。配線２９は、分圧電圧ＶＤＩＶが与えられるノードＮ３に接続されている。この場合、半導体基板２２は、ＧＮＤに接続されている。
【0033】
上記構成によれば、第３導体層２６の配線２７および第２導体層２４の配線２９間に形成される容量によりキャパシタＣ１が構成されるとともに、第３導体層２６の配線２８および第２導体層２４の配線２９間に形成される容量によりキャパシタＣ２の一部であるキャパシタＣ２ａが構成される。また、上記構成によれば、第２導体層２４の配線２９および半導体基板２２間に形成される容量によりキャパシタＣ２の一部であるキャパシタＣ２ｂが構成される。この場合、キャパシタＣ２ａおよびキャパシタＣ２ｂの並列合成容量により、キャパシタＣ２が構成される。
【0034】
なお、この場合、キャパシタＣ２ｂは、半導体装置２１の構造上、意図せずに形成される寄生容量である。このように、第１構成例では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ１、Ｃ２のうち一方であるキャパシタＣ１と他方の一部であるキャパシタＣ２ａとが構成されるとともに、第２導体層２４および半導体基板２２間に形成される容量により一対のキャパシタＣ１、Ｃ２のうち他方の一部であるキャパシタＣ２ｂが構成される。
【0035】
［２］第２構成例
図３に示すように、第２構成例では、同一の半導体装置３１上に酸化膜を用いて分圧回路１５を構成するキャパシタＣ１、Ｃ２が形成されている。第２構成例の半導体装置３１は、第１構成例の半導体装置２１に対し、第１導体層３２が追加されている点などが異なっている。半導体装置３１は、半導体基板２２上に、第１導体層３２、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が、この順に積層されて構成される。第１導体層３２は、第２導体層２４などと同様、例えばアルミニウムなどである。
図３に示すように、第２構成例では、同一の半導体装置３１上に酸化膜を用いて分圧回路１５を構成するキャパシタＣ１、Ｃ２が形成されている。第２構成例の半導体装置３１は、第１構成例の半導体装置２１に対し、第１導体層３２が追加されている点などが異なっている。半導体装置３１は、半導体基板２２上に、第１導体層３２、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が、この順に積層されて構成される。第１導体層３２は、第２導体層２４などと同様、例えばアルミニウムなどである。
【0036】
第１導体層３２には、配線３３が形成されている。配線３３は、端子Ｐ３に接続されている。第１導体層３２は、複数のビア３４を介して半導体基板２２に接続されている。なお、図３では、一部のビアにだけ符号を付して示している。この場合、ビア３４は、第１導体層３２および半導体基板２２間を短絡する短絡部として機能する。第２構成例では、第１導体層３２と第２導体層２４との距離が第１誘電体層２３の厚み方向の寸法Ｌ１となる。この場合、第１誘電体層２３の厚み方向の寸法Ｌ１および第２誘電体層２５の厚み方向の寸法Ｌ２は、第１構成例と同様の寸法となるように設計されている。
【0037】
上記構成によれば、第２導体層２４の配線２９および第１導体層３２の配線３３間に形成される容量によりキャパシタＣ２の一部であるキャパシタＣ２ｂが構成される。このように、第２構成例では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ１、Ｃ２のうち一方であるキャパシタＣ１と他方の一部であるキャパシタＣ２ａとが構成されるとともに、第２導体層２４および第１導体層３２間に形成される容量により一対のキャパシタＣ１、Ｃ２のうち他方の一部であるキャパシタＣ２ｂが構成される。
【0038】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態の信号検出回路１０の分圧回路１５を構成する一対のキャパシタＣ１、Ｃ２は、同一の半導体装置２１または３１に含まれている。半導体装置２１は、半導体基板２２上に、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が順に積層されて構成されている。半導体装置３１は、半導体基板２２上に、第１導体層３２、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が順に積層されて構成されている。
本実施形態の信号検出回路１０の分圧回路１５を構成する一対のキャパシタＣ１、Ｃ２は、同一の半導体装置２１または３１に含まれている。半導体装置２１は、半導体基板２２上に、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が順に積層されて構成されている。半導体装置３１は、半導体基板２２上に、第１導体層３２、第１誘電体層２３、第２導体層２４、第２誘電体層２５および第３導体層２６が順に積層されて構成されている。
【0039】
半導体装置２１では、第３導体層２６および第２導体層２４間に形成される容量によりキャパシタＣ１とキャパシタＣ２の一部であるキャパシタＣ２ａとが構成されるとともに、第２導体層２４および半導体基板２２間に形成される容量によりキャパシタＣ２の一部であるキャパシタＣ２ｂが構成される。半導体装置３１では、第３導体層２６および第２導体層２４間に形成される容量によりキャパシタＣ１とキャパシタＣ２の一部であるキャパシタＣ２ａとが構成されるとともに、第２導体層２４および第１導体層３２間に形成される容量によりキャパシタＣ２の一部であるキャパシタＣ２ｂが構成される。
【0040】
上記した各構成によれば、分圧回路１５を構成する一対のキャパシタＣ１、Ｃ２が同一の半導体装置２１または３１上に構成されていることから、キャパシタＣ１、Ｃ２間の相対誤差が小さく抑えられて、言い換えると分圧回路１５の分圧比の精度である比精度のばらつきが低減されて、検出精度を良好にすることができる。なお、本実施形態の構成においてキャパシタＣ１、Ｃ２間の相対誤差が小さく抑えられる理由については、次の通りである。
【0041】
すなわち、分圧回路１５を構成するキャパシタＣ１、Ｃ２を例えばチップコンデンサなどのＩＣの外付け部品として実装した場合、キャパシタＣ１、Ｃ２のそれぞれが独立したばらつきを有することとなり、それにより分圧誤差が大きくなるおそれがある。一方、本実施形態の半導体装置２１、３１では、キャパシタＣ１とキャパシタＣ２ａの各静電容量値が第２誘電体層２５の厚み方向の寸法Ｌ２に依存するとともに、キャパシタＣ２ｂの静電容量値が第１誘電体層２３の厚み方向の寸法Ｌ１に依存する。
【0042】
半導体装置２１、３１において寸法Ｌ１と寸法Ｌ２とは独立してばらつきが生じるものの、上記構成によれば、キャパシタＣ１とキャパシタＣ２の一部であるキャパシタＣ２ａとは、寸法Ｌ２に起因するばらつきが同様に生じることになる。したがって、上記した各構成によれば、分圧回路１５を構成する一対のキャパシタＣ１、Ｃ２間の相対誤差、つまり分圧回路１５による分圧誤差が小さく抑えられる。
【0043】
なお、上記した各構成のうち、半導体装置２１では、次のような問題が生じるおそれがある。この場合、キャパシタＣ２は、第３導体層２６および第２導体層２４間に形成される容量によりその一部であるキャパシタＣ２ａが構成されているとともに、第２導体層２４および半導体基板２２間に形成される容量によりその一部であるキャパシタＣ２ｂが構成されている。
【0044】
上記構成では、キャパシタＣ２ａは、第３導体層２６の配線２８を介してスイッチング素子６のソース、つまりＧＮＤに接続されるものの、キャパシタＣ２ｂは、半導体基板２２を介してＧＮＤに接続されるような構成となる。一般に、半導体基板は抵抗成分を有するため、このような構成において、例えばサージが重畳した際における急峻な変化を伴う被検出信号を検出することを考えると、その周波数特性が低下し、検出精度が低下するおそれがある。これに対し、半導体装置３１は、半導体装置２１に対して第１導体層３２が追加されているとともに、その第１導体層３２および半導体基板２２間を短絡する複数のビア３４を備えている。
【0045】
このような構成の半導体装置３１では、キャパシタＣ２ｂは、抵抗成分を有する半導体基板２２を介してスイッチング素子６のソース、つまりＧＮＤに接続されるだけでなく、第１導体層３２の配線３３を介してＧＮＤに接続されることになる。このような構成によれば、分圧回路１５にサージなどの電圧が印加された際、電流は、半導体基板２２を通過する経路ではなく、よりインピーダンスの低い第１導体層３２を通過する経路を流れることになる。したがって、上記構成によれば、半導体基板２２の抵抗成分に起因する周波数特性の低下を招くことがなく、つまり周波数特性が改善され、その結果、検出精度を良好なものとすることができる。
【0046】
また、半導体装置３１では、複数のビア３４を介して半導体基板２２に接続されている第１導体層３２は、ＧＮＤに接続されており、その全域において半導体基板２２と同電位となっている。したがって、本実施形態によれば、後述する第４実施形態の構成のようにトレンチを形成する必要がないため、半導体基板２２としてバルク基板を用いることが可能となり、半導体装置３１の製造コストを低く抑えることができる。
【0047】
（第２実施形態）
以下、第１実施形態に対し信号検出回路の構成が変更された第２実施形態について図４～図６を参照して説明する。
＜信号検出回路の回路構成＞
図４に示すように、本実施形態の信号検出回路４１は、図１に示した第１実施形態の信号検出回路１０に対し、分圧回路１５に代えて分圧回路４２を備えている点などが異なっている。
以下、第１実施形態に対し信号検出回路の構成が変更された第２実施形態について図４～図６を参照して説明する。
＜信号検出回路の回路構成＞
図４に示すように、本実施形態の信号検出回路４１は、図１に示した第１実施形態の信号検出回路１０に対し、分圧回路１５に代えて分圧回路４２を備えている点などが異なっている。
【0048】
分圧回路４２は、分圧回路１５に対し、キャパシタＣ３～Ｃ６が追加されている点などが異なっている。キャパシタＣ３の一方の端子は、ノードＮ３に接続され、その他方の端子はキャパシタＣ４を介して端子Ｐ３に接続されている。キャパシタＣ５の一方の端子は、キャパシタＣ３、Ｃ４の相互接続ノードであるノードＮ４１に接続され、その他方の端子はキャパシタＣ６を介して端子Ｐ３に接続されている。このように、分圧回路４２は、いずれも直列接続された一対の分圧容量として機能するキャパシタＣ１、Ｃ２と、キャパシタＣ３、Ｃ４と、キャパシタＣ５、Ｃ６と、を備えた構成となっている。
【0049】
つまり、分圧回路４２は、一対の分圧容量を複数対備え、前段の一対の分圧容量により分圧された電圧を後段の一対の分圧容量によりさらに分圧する多段の構成、具体的には３段の構成である。分圧回路４２は、最終段のキャパシタＣ５、Ｃ６により分圧された電圧を、キャパシタＣ５、Ｃ６の相互接続ノードであるノードＮ４２から出力電圧、つまり分圧電圧ＶＤＩＶとして出力するようになっている。
【0050】
分圧回路４２全体の分圧比Ｋ（＝ＶＩＮ／ＶＤＩＶ）は、下記（１）式により表すことができる。ただし、各段の分圧比をＫ１、Ｋ２、Ｋ３とする。より具体的には、キャパシタＣ１、Ｃ２による分圧比をＫ１とし、キャパシタＣ３、Ｃ４による分圧比をＫ２とし、キャパシタＣ５、Ｃ６による分圧比をＫ３とする。
Ｋ＝Ｋ１×Ｋ２×Ｋ３ …（１）
Ｋ＝Ｋ１×Ｋ２×Ｋ３ …（１）
【0051】
本実施形態では、入力電圧ＶＩＮが想定される最大値、例えば１２００Ｖであるときに、分圧電圧ＶＤＩＶが後段の検出回路１６の入力電圧範囲の上限値、例えば３Ｖとなるように分圧比Ｋが設定されている。つまり、本実施形態では、分圧比Ｋが「４００」となるように各段の分圧比が設定されている。各段の分圧比Ｋ１、Ｋ２、Ｋ３が等しい値となるように設定すると、分圧比Ｋ１、Ｋ２、Ｋ３は、Ｋ＝４００の３乗根となるため、下記（２）式により表すことができる。
Ｋ１＝Ｋ２＝Ｋ３＝７．３６ …（２）
Ｋ１＝Ｋ２＝Ｋ３＝７．３６ …（２）
【0052】
ここで、端子Ｐ１－Ｐ３間、つまりＶＩＮ－ＧＮＤ間から見た入力容量を１ｐＦ程度とした場合、Ｃ１～Ｃ６の静電容量値は、下記の通りとなる。
Ｃ１：１．１６［ｐＦ］ Ｃ２：６．３７［ｐＦ］
Ｃ３：１．１６［ｐＦ］ Ｃ４：６．３７［ｐＦ］
Ｃ５：１．１６［ｐＦ］ Ｃ６：７．３７［ｐＦ］
したがって、Ｃ１～Ｃ６のトータルの静電容量値は、２２ｐＦ程度となる。
Ｃ１：１．１６［ｐＦ］ Ｃ２：６．３７［ｐＦ］
Ｃ３：１．１６［ｐＦ］ Ｃ４：６．３７［ｐＦ］
Ｃ５：１．１６［ｐＦ］ Ｃ６：７．３７［ｐＦ］
したがって、Ｃ１～Ｃ６のトータルの静電容量値は、２２ｐＦ程度となる。
【0053】
＜キャパシタＣ１～Ｃ６の具体的な構成例＞
本実施形態の分圧回路４２を構成するキャパシタＣ１～Ｃ６は、第１実施形態の分圧回路１５を構成するキャパシタＣ１、Ｃ２と同様、同一の半導体装置に含まれている。図５に示すように、本実施形態では、同一の半導体装置４３上に酸化膜を用いて分圧回路４２を構成するキャパシタＣ１～Ｃ６が形成されている。半導体装置４３は、第１実施形態の半導体装置３１と同様の層構成となっている。
本実施形態の分圧回路４２を構成するキャパシタＣ１～Ｃ６は、第１実施形態の分圧回路１５を構成するキャパシタＣ１、Ｃ２と同様、同一の半導体装置に含まれている。図５に示すように、本実施形態では、同一の半導体装置４３上に酸化膜を用いて分圧回路４２を構成するキャパシタＣ１～Ｃ６が形成されている。半導体装置４３は、第１実施形態の半導体装置３１と同様の層構成となっている。
【0054】
この場合、第３導体層２６には、配線２７、２８に加え、配線４４、４５が形成されている。配線４４は、ノードＮ４１に接続されている。配線４５は、ＧＮＤが与えられる端子Ｐ３に接続されている。また、この場合、第２導体層２４には、ノードＮ３に接続されている配線２９に加え、配線４６、４７が形成されている。配線４６は、ＧＮＤが与えられる端子Ｐ３に接続されている。配線４７は、分圧電圧ＶＤＩＶが与えられるノードＮ４２に接続されている。
【0055】
上記構成によれば、第１実施形態の半導体装置３１と同様にキャパシタＣ１、Ｃ２が構成される。また、上記構成によれば、第３導体層２６の配線４４および第２導体層２４の配線２９間に形成される容量によりキャパシタＣ３が構成されるとともに、第３導体層２６の配線４４および第２導体層２４の配線４６間の容量によりキャパシタＣ４が構成される。このように、本実施形態の半導体装置４３では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ３、Ｃ４が構成される。なお、第２導体層２４の配線４６および第１導体層３２の配線３３間にも寄生容量が形成されるが、その寄生容量はＧＮＤ同士の間に形成されることになるため、充放電されることがなく、分圧回路４２の機能に何ら影響を及ぼさないことから、その図示を省略している。
【0056】
上記構成によれば、第３導体層２６の配線４４および第２導体層２４の配線４７間に形成される容量によりキャパシタＣ５が構成されるとともに、第３導体層２６の配線４５および第２導体層２４の配線４７間に形成される容量によりキャパシタＣ６の一部であるキャパシタＣ６ａが構成される。また、上記構成によれば、第２導体層２４の配線４７および第１導体層３２の配線３３間に形成される容量によりキャパシタＣ６の一部であるキャパシタＣ６ｂが構成される。この場合、キャパシタＣ６ａおよびキャパシタＣ６ｂの並列合成容量により、キャパシタＣ６が構成される。
【0057】
なお、この場合、キャパシタＣ６ｂは、半導体装置４３の構造上、意図せずに形成される寄生容量である。このように、本実施形態の半導体装置４３では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ５、Ｃ６のうち一方であるキャパシタＣ５と他方の一部であるキャパシタＣ６ａとが構成されるとともに、第２導体層２４および第１導体層３２間に形成される容量により一対のキャパシタＣ５、Ｃ６のうち他方の一部であるキャパシタＣ６ｂが構成される。
【0058】
＜キャパシタＣ１～Ｃ６の具体的なレイアウト例＞
図６に示すように、キャパシタＣ１～Ｃ６の平面レイアウトは、キャパシタＣ１、Ｃ２のペア比、キャパシタＣ３、Ｃ４のペア比およびキャパシタＣ５、Ｃ６のペア比がとれるように、コモンセントロイド配置とされている。すなわち、半導体装置４３には、第１領域４８および第２領域４９が設けられている。
図６に示すように、キャパシタＣ１～Ｃ６の平面レイアウトは、キャパシタＣ１、Ｃ２のペア比、キャパシタＣ３、Ｃ４のペア比およびキャパシタＣ５、Ｃ６のペア比がとれるように、コモンセントロイド配置とされている。すなわち、半導体装置４３には、第１領域４８および第２領域４９が設けられている。
【0059】
第１領域４８および第２領域４９は、半導体基板２２の厚み方向に直交する平面の所定方向、この場合、図６の左右方向に沿うように配置されている。以下、図６の左右方向のことを横方向と称することとする。第２領域４９は、複数の領域、この場合、２つの領域に分割されており、分割された複数の領域は、第１領域４８を横方向に沿って挟み込むように配置されている。第１領域４８には、一対の分圧容量のうち一方、つまりキャパシタＣ１、Ｃ３、Ｃ５が形成されている。第２領域４９には、一対の分圧容量のうち他方、つまりキャパシタＣ２、Ｃ４、Ｃ６が形成されている。
【0060】
以上説明したように、本実施形態の信号検出回路４１の分圧回路４２を構成するキャパシタＣ１～Ｃ６は、同一の半導体装置４３に含まれている。そのため、本実施形態によっても、第１実施形態と同様、キャパシタＣ１、Ｃ２間、キャパシタＣ３、Ｃ４間、キャパシタＣ５、Ｃ６間の各相対誤差が小さく抑えられて、言い換えると分圧回路４２の分圧比の精度である比精度のばらつきが低減されて、検出精度を良好にすることができる。
【0061】
また、本実施形態によれば、次のような効果が得られる。すなわち、本実施形態の信号検出回路４１の分圧回路４２は、一対の分圧容量を複数対備えた多段の構成、具体的には３段の構成となっている。このような多段の構成の分圧回路４２によれば、第１実施形態の分圧回路１５のような１段の構成に対し、次のようなメリットがある。すなわち、第１実施形態の１段構成の分圧回路１５において、本実施形態の分圧回路４２と同様の分圧比「Ｋ＝４００」を実現する場合、入力容量を本実施形態と同様に１ｐＦ程度とすると、キャパシタＣ１の静電容量値を１ｐＦにするとともに、キャパシタＣ２の静電容量値を４００ｐＦにする必要が生じる。そうすると、キャパシタＣ１、Ｃ２のトータルの静電容量値が４０１ｐＦとなり、それを確保するため、分圧回路１５を構成するために必要な回路面積が非常に大きなものとなる。
【0062】
これに対し、本実施形態の３段構成の分圧回路４２において、分圧比「Ｋ＝４００」を実現する場合、前述したとおり、キャパシタＣ１～Ｃ６のトータルの静電容量値を、２２ｐＦ程度に抑えることが可能となる。したがって、本実施形態の構成によれば、第１実施形態の構成に対し、分圧回路４２を構成する分圧容量のトータルの静電容量値が１／２０程度に抑えられることから、分圧回路４２を構成するために必要な回路面積も同様に１／２０程度に抑えることができる。
【0063】
本実施形態では、キャパシタＣ１～Ｃ６の平面レイアウトは、コモンセントロイド配置となっている。例えば、一対のキャパシタＣ１、Ｃ２の配置に着目すると、キャパシタＣ１が形成される第１領域４８の横方向の両側にキャパシタＣ２が形成される第２領域４９が配置される、といったレイアウトとなる。半導体装置では、プロセスの勾配があり、例えば横方向の一端部から他端部にかけて厚みなどが大きい部分から小さい部分へと変化することがある。
【0064】
そうすると、上記したような平面レイアウトによれば、一端部側の第２領域４９に形成されたキャパシタＣ２は厚みが最も大きくなり、キャパシタＣ１は厚みが中間の値となり、他端部側の第２領域４９に形成されたキャパシタＣ２は厚みが最も小さくなる。そのため、キャパシタＣ１の厚みは中間の値であり、キャパシタＣ２の総合的な厚みは、最も大きい値と最も小さい値の平均値、つまり中間の値となる。つまり、上記した平面レイアウトによれば、プロセスの勾配に関係なく、キャパシタＣ１、Ｃ２の厚みが同様のものとなり、それらのペア比を良好に維持することができる。
【0065】
このように、本実施形態によれば、キャパシタＣ１～Ｃ６の平面レイアウトをコモンセントロイド配置としたことにより、キャパシタＣ１、Ｃ２のペア比、キャパシタＣ３、Ｃ４のペア比およびキャパシタＣ５、Ｃ６のペア比を良好に維持することができ、その結果、分圧回路４２の分圧比の精度である比精度が一層良好なものとなり、検出精度を一層高めることができる。
【0066】
（第３実施形態）
以下、第２実施形態に対し信号検出回路の構成が変更された第３実施形態について図７～図９を参照して説明する。
＜信号検出回路の回路構成＞
図７に示すように、本実施形態の信号検出回路５１は、図４に示した第２実施形態の信号検出回路４１に対し、モニタ回路５２および補正部５３が追加されている点などが異なっている。
以下、第２実施形態に対し信号検出回路の構成が変更された第３実施形態について図７～図９を参照して説明する。
＜信号検出回路の回路構成＞
図７に示すように、本実施形態の信号検出回路５１は、図４に示した第２実施形態の信号検出回路４１に対し、モニタ回路５２および補正部５３が追加されている点などが異なっている。
【0067】
モニタ回路５２は、直列接続された一対のキャパシタＣ１Ｍ、Ｃ２Ｍ、直列接続された一対のキャパシタＣ３Ｍ、Ｃ４Ｍおよび直列接続された一対のキャパシタＣ５Ｍ、Ｃ６Ｍを備えている。キャパシタＣ１Ｍ、Ｃ２Ｍは、分圧回路４２を構成するキャパシタＣ１、Ｃ２と同じ態様で半導体基板２２上にレイアウトされたものであり、一対のモニタ容量として機能する。
【0068】
キャパシタＣ１Ｍ、Ｃ２Ｍの各静電容量値は、キャパシタＣ１、Ｃ２の各静電容量値よりも十分に小さい値であり且つキャパシタＣ１Ｍ、Ｃ２Ｍの比がキャパシタＣ１、Ｃ２の比と同じ値になるように設定されている。キャパシタＣ１Ｍの一方の端子は、基準電圧線５４に接続され、その他方の端子はキャパシタＣ２Ｍを介して端子Ｐ３に接続されている。基準電圧線５４には、ＩＣ内部の変動の少ない高精度な既知の電圧である基準電圧Ｖｒが与えられる。
【0069】
キャパシタＣ３Ｍ、Ｃ４Ｍは、分圧回路４２を構成するキャパシタＣ３、Ｃ４と同じ態様で半導体基板２２上にレイアウトされたものであり、一対のモニタ容量として機能する。キャパシタＣ３Ｍ、Ｃ４Ｍの各静電容量値は、キャパシタＣ３、Ｃ４の各静電容量値よりも十分に小さい値であり且つキャパシタＣ３Ｍ、Ｃ４Ｍの比がキャパシタＣ３、Ｃ４の比と同じ値になるように設定されている。キャパシタＣ３Ｍの一方の端子は、基準電圧線５４に接続され、その他方の端子はキャパシタＣ４Ｍを介して端子Ｐ３に接続されている。
【0070】
キャパシタＣ５Ｍ、Ｃ６Ｍは、分圧回路４２を構成するキャパシタＣ５、Ｃ６と同じ態様で半導体基板２２上にレイアウトされたものであり、一対のモニタ容量として機能する。キャパシタＣ５Ｍ、Ｃ６Ｍの各静電容量値は、キャパシタＣ５、Ｃ６の各静電容量値よりも十分に小さい値であり且つキャパシタＣ５Ｍ、Ｃ６Ｍの比がキャパシタＣ５、Ｃ６の比と同じ値になるように設定されている。キャパシタＣ５Ｍの一方の端子は、基準電圧線５４に接続され、その他方の端子はキャパシタＣ６Ｍを介して端子Ｐ３に接続されている。
【0071】
上記したような構成により、モニタ回路５２は、キャパシタＣ１Ｍ、Ｃ２Ｍにより所定の基準電圧Ｖｒを分圧回路４２のキャパシタＣ１、Ｃ２と同様の分圧比Ｋ１で分圧した電圧ＶＭ１をキャパシタＣ１Ｍ、Ｃ２Ｍの相互接続ノードであるノードＮ５１から出力する。また、モニタ回路５２は、キャパシタＣ３Ｍ、Ｃ４Ｍにより所定の基準電圧Ｖｒを分圧回路４２のキャパシタＣ３、Ｃ４と同様の分圧比Ｋ２で分圧した電圧ＶＭ２をキャパシタＣ３Ｍ、Ｃ４Ｍの相互接続ノードであるノードＮ５２から出力する。また、モニタ回路５２は、キャパシタＣ５Ｍ、Ｃ６Ｍにより所定の基準電圧Ｖｒを分圧回路４２のキャパシタＣ５、Ｃ６と同様の分圧比Ｋ３で分圧した電圧ＶＭ３をキャパシタＣ５Ｍ、Ｃ６Ｍの相互接続ノードであるノードＮ５３から出力する。
【0072】
補正部５３は、Ａ／Ｄ変換器などを備えた構成となっている。なお、本明細書では、Ａ／Ｄ変換器のことをＡＤＣと省略することがある。補正部５３には、モニタ回路５２の出力電圧である電圧ＶＭ１、ＶＭ２、ＶＭ３が入力されている。補正部５３は、電圧ＶＭ１、ＶＭ２、ＶＭ３に基づいて検出回路１６による検出値を表す検出電圧ＶＰＨを補正する。すなわち、電圧ＶＭ１は、現在のキャパシタＣ１Ｍ、Ｃ２Ｍによる分圧比、ひいては現在のキャパシタＣ１、Ｃ２による分圧比Ｋ１に対応した電圧となる。
【0073】
また、電圧ＶＭ２は、現在のキャパシタＣ３Ｍ、Ｃ４Ｍによる分圧比、ひいては現在のキャパシタＣ３、Ｃ４による分圧比Ｋ２に対応した電圧となる。また、電圧ＶＭ３は、現在のキャパシタＣ５Ｍ、Ｃ６Ｍによる分圧比、ひいては現在のキャパシタＣ５、Ｃ６による分圧比Ｋ３に対応した電圧となる。補正部５３は、既知である基準電圧Ｖｒの電圧値および電圧ＶＭ１、ＶＭ２、ＶＭ３に基づいて現在の分圧比Ｋ１、Ｋ２、Ｋ３の値を算出する。
【0074】
補正部５３は、このようにして算出した現在の分圧比Ｋ１～Ｋ３の値と、分圧比Ｋ１～Ｋ３の目標値（＝７．３６）との差分を求め、それらの差分をキャンセルするように検出電圧ＶＰＨを補正する。つまり、補正部５３は、分圧比Ｋ１～Ｋ３の目標値からのずれを補正するようになっている。補正部５３は、このような補正後の検出電圧ＶＰＨを出力する。補正部５３による上記補正は、信号検出回路５１が設けられる装置やシステムの起動時などにおける初期設定時に行われるとともに、装置やシステムの起動後における所定のタイミングに行われる。
【0075】
＜キャパシタＣ１Ｍ～Ｃ６Ｍの具体的なレイアウト例＞
図８および図９に示すように、キャパシタＣ１Ｍ～Ｃ６Ｍの平面レイアウトは、キャパシタＣ１Ｍ、Ｃ２Ｍのペア比、キャパシタＣ３Ｍ、Ｃ４Ｍのペア比およびキャパシタＣ５Ｍ、Ｃ６Ｍのペア比がとれるように、コモンセントロイド配置とされている。図８に示す第１レイアウト例は、分圧回路４２のキャパシタＣ１～Ｃ６とモニタ回路５２のキャパシタＣ１Ｍ～Ｃ６Ｍとを別々の領域に配置した例である。
図８および図９に示すように、キャパシタＣ１Ｍ～Ｃ６Ｍの平面レイアウトは、キャパシタＣ１Ｍ、Ｃ２Ｍのペア比、キャパシタＣ３Ｍ、Ｃ４Ｍのペア比およびキャパシタＣ５Ｍ、Ｃ６Ｍのペア比がとれるように、コモンセントロイド配置とされている。図８に示す第１レイアウト例は、分圧回路４２のキャパシタＣ１～Ｃ６とモニタ回路５２のキャパシタＣ１Ｍ～Ｃ６Ｍとを別々の領域に配置した例である。
【0076】
第１レイアウト例では、半導体装置４３には、キャパシタＣ１Ｍ～Ｃ６Ｍを形成するための専用の領域である第１領域５５および第２領域５６が設けられている。第１領域５５および第２領域５６は、第１領域４８および第２領域４９と同じ態様となるように設けられている。第１領域５５には、一対のモニタ容量のうち一方、つまりキャパシタＣ１Ｍ、Ｃ３Ｍ、Ｃ５Ｍが形成されている。第２領域５６には、一対のモニタ容量のうち他方、つまりキャパシタＣ２Ｍ、Ｃ４Ｍ、Ｃ６Ｍが形成されている。
【0077】
図９に示す第２レイアウト例は、分圧回路４２のキャパシタＣ１～Ｃ６とモニタ回路５２のキャパシタＣ１Ｍ～Ｃ６Ｍとを同じ領域に配置した例、つまり分圧回路４２内にモニタ回路５２のキャパシタＣ１Ｍ～Ｃ６Ｍを配置した例である。第２レイアウト例では、第１領域４８には、一対の分圧容量のうち一方、つまりキャパシタＣ１、Ｃ３、Ｃ５に加え、一対のモニタ容量のうち一方、つまりキャパシタＣ１Ｍ、Ｃ３Ｍ、Ｃ５Ｍが形成されている。第２領域４９には、一対の分圧容量のうち他方、つまりキャパシタＣ２、Ｃ４、Ｃ６に加え、一対のモニタ容量のうち一方、つまりキャパシタＣ２Ｍ、Ｃ４Ｍ、Ｃ６Ｍが形成されている。
【0078】
以上説明した本実施形態によっても第２実施形態と同様の効果が得られるうえ、さらに次のような効果も得られる。すなわち、本実施形態の信号検出回路５１は、分圧回路４２を構成するキャパシタＣ１～Ｃ６と同じ態様で半導体基板２２上にレイアウトされたキャパシタＣ１Ｍ～Ｃ６Ｍを備え、それらキャパシタＣ１Ｍ～Ｃ６Ｍにより所定の基準電圧Ｖｒを分圧回路４２と同様の分圧比で分圧して出力するモニタ回路５２と、そのモニタ回路５２の出力電圧に基づいて検出回路１６による検出値を補正する補正部５３と、を備えている。
【0079】
このような構成によれば、半導体装置４３の各層間、つまり第３導体層２６および第２導体層２４間、第２導体層２４および第１導体層３２間における容量ばらつきなどに起因して分圧比が目標値から外れた値となる分圧比ずれが生じたとしても、その分圧比ずれを補正することが可能となる。したがって、上記構成によれば、半導体装置４３の各層間の容量ばらつきなどに起因する検出精度の低下が抑制される。また、補正部５３による上記補正は、装置やシステムの起動時などにおける初期設定時に行われるとともに、装置やシステムの起動後における所定のタイミングに行われるようになっている。このようにすれば、製造過程において生じる初期的な分圧比ずれだけでなく、経年劣化に伴い生じる分圧比ずれについても補正することができる。
【0080】
モニタ回路５２のキャパシタＣ１Ｍ～Ｃ６Ｍの平面レイアウトは、分圧回路４２のキャパシタＣ１～Ｃ６と同様、コモンセントロイド配置となっている。このようにすれば、キャパシタＣ１Ｍ、Ｃ２Ｍのペア比、キャパシタＣ３Ｍ、Ｃ４Ｍのペア比およびキャパシタＣ５Ｍ、Ｃ６Ｍのペア比を良好に維持することができ、その結果、モニタ回路５２の分圧比の精度である比精度が良好なものとなり、補正部５３による補正の精度を高めることができる。また、本実施形態では、モニタ回路５２のキャパシタＣ１Ｍ～Ｃ６Ｍの静電容量値が分圧回路４２のキャパシタＣ１～Ｃ６の静電容量値に比べて十分に小さい値に設定されているため、モニタ回路５２の追加に伴う回路面積の増加を極力小さく抑えることができる。
【0081】
（第４実施形態）
以下、第２実施形態に対し分圧回路を構成するキャパシタの具体的な構成が変更された第４実施形態について図１０を参照して説明する。
＜キャパシタＣ１～Ｃ６の具体的な構成例＞
図１０に示すように、本実施形態の分圧回路４２を構成するキャパシタＣ１～Ｃ６は、第２実施形態と同様、同一の半導体装置に含まれている。
以下、第２実施形態に対し分圧回路を構成するキャパシタの具体的な構成が変更された第４実施形態について図１０を参照して説明する。
＜キャパシタＣ１～Ｃ６の具体的な構成例＞
図１０に示すように、本実施形態の分圧回路４２を構成するキャパシタＣ１～Ｃ６は、第２実施形態と同様、同一の半導体装置に含まれている。
【0082】
なお、この場合、キャパシタＣ１１、Ｃ１２の並列合成容量によりキャパシタＣ１が構成され、キャパシタＣ２１、Ｃ２２の並列合成容量によりキャパシタＣ２が構成され、キャパシタＣ３１、Ｃ３２の並列合成容量によりキャパシタＣ３が構成され、キャパシタＣ４１、Ｃ４２の並列合成容量によりキャパシタＣ４が構成され、キャパシタＣ５１、Ｃ５２の並列合成容量によりキャパシタＣ５が構成され、キャパシタＣ６１、Ｃ６２の並列合成容量によりキャパシタＣ６が構成される。
【0083】
図１０に示すように、本実施形態では、同一の半導体装置６１上に酸化膜を用いて分圧回路４２を構成するキャパシタＣ１～Ｃ６が形成されている。半導体装置６１は、第２実施形態の半導体装置４３と同様の層構成となっている。半導体装置６１は、半導体装置４３に対し、半導体基板２２に代えて半導体基板６２を備える点などが異なっている。半導体基板６２は、例えばＳＯＩ基板などである。この場合、第１誘電体層２３の厚み方向の寸法Ｌ１と第２誘電体層２５の厚み方向の寸法Ｌ２とが、同じ寸法となるように各寸法が設計されている。これら各寸法Ｌ１、Ｌ２は、キャパシタＣ１～Ｃ６の耐圧として、サージ許容電圧と同程度の電圧、例えば１２００Ｖを確保できるような値とされている。
【0084】
この場合、第３導体層２６には、配線６３～６５が形成されている。配線６３は、ノードＮ３に接続されている。配線６４は、ノードＮ４１に接続されている。配線６５は、分圧電圧ＶＤＩＶが与えられるノードＮ４２に接続されている。この場合、第２導体層２４には、配線６６～７２が形成されている。配線６６は、入力電圧ＶＩＮが与えられる端子Ｐ１に接続されている。配線６７は、ＧＮＤが与えられる端子Ｐ３に接続されている。配線６８は、ビア７３を介して第３導体層２６の配線６３に接続されている、つまりノードＮ３に接続されている。配線６９は、ＧＮＤが与えられる端子Ｐ３に接続されている。
【0085】
配線７０は、ビア７４を介して第３導体層２６の配線６４に接続されている、つまりノードＮ４１に接続されている。配線７１は、ＧＮＤが与えられる端子Ｐ３に接続されている。配線７２は、ビア７５を介して第３導体層２６の配線６５に接続されている、つまりノードＮ４２に接続されている。この場合、第１導体層３２には、配線７６～７８が形成されている。配線７６は、ビア７３を介して第３導体層２６の配線６３に接続されている、つまりノードＮ３に接続されている。
【0086】
配線７７は、ビア７４を介して第３導体層２６の配線６４に接続されている、つまりノードＮ４１に接続されている。配線７８は、ビア７５を介して第３導体層２６の配線６５に接続されている、つまりノードＮ４２に接続されている。この場合も、第１導体層３２は、複数のビア３４を介して半導体基板６２に接続されている。ただし、この場合、第１導体層３２に形成された３つの配線７６～７８は、互いに異なる電位となっている。そのため、半導体基板６２には、第１導体層３２の配線７６～７８のそれぞれに対応する３つの領域を絶縁分離するためのトレンチ７９が形成されている。
【0087】
上記構成によれば、第３導体層２６の配線６３および第２導体層２４の配線６６間に形成される容量によりキャパシタＣ１１が構成されるとともに、第３導体層２６の配線６３および第２導体層２４の配線６７間の容量によりキャパシタＣ２１が構成される。また、上記構成によれば、第２導体層２４の配線６６および第１導体層３２の配線７６間に形成される容量によりキャパシタＣ１２が構成されるとともに、第２導体層２４の配線６７および第１導体層３２の配線７６間の容量によりキャパシタＣ２２が構成される。
【0088】
上記構成によれば、第３導体層２６の配線６４および第２導体層２４の配線６８間に形成される容量によりキャパシタＣ３１が構成されるとともに、第３導体層２６の配線６４および第２導体層２４の配線６９間の容量によりキャパシタＣ４１が構成される。また、上記構成によれば、第２導体層２４の配線６８および第１導体層３２の配線７７間に形成される容量によりキャパシタＣ３２が構成されるとともに、第２導体層２４の配線６９および第１導体層３２の配線７７間の容量によりキャパシタＣ４２が構成される。
【0089】
上記構成によれば、第３導体層２６の配線６５および第２導体層２４の配線７０間に形成される容量によりキャパシタＣ５１が構成されるとともに、第３導体層２６の配線６５および第２導体層２４の配線７１間の容量によりキャパシタＣ６１が構成される。また、上記構成によれば、第２導体層２４の配線７０および第１導体層３２の配線７８間に形成される容量によりキャパシタＣ５２が構成されるとともに、第２導体層２４の配線７１および第１導体層３２の配線７８間の容量によりキャパシタＣ６２が構成される。
【0090】
このように、本実施形態の半導体装置６１では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ１、Ｃ２のうち一方の一部であるキャパシタＣ１１と他方の一部であるキャパシタＣ２１とが構成されるとともに、第２導体層２４および第１導体層３２間に形成される容量により一対のキャパシタＣ１、Ｃ２のうち一方の一部であるキャパシタＣ１２と他方の一部であるキャパシタＣ２２とが構成される。
【0091】
また、本実施形態の半導体装置６１では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ３、Ｃ４のうち一方の一部であるキャパシタＣ３１と他方の一部であるキャパシタＣ４１とが構成されるとともに、第２導体層２４および第１導体層３２間に形成される容量により一対のキャパシタＣ３、Ｃ４のうち一方の一部であるキャパシタＣ３２と他方の一部であるキャパシタＣ４２とが構成される。
【0092】
また、本実施形態の半導体装置６１では、第３導体層２６および第２導体層２４間に形成される容量により一対のキャパシタＣ５、Ｃ６のうち一方の一部であるキャパシタＣ５１と他方の一部であるキャパシタＣ６１とが構成されるとともに、第２導体層２４および第１導体層３２間に形成される容量により一対のキャパシタＣ５、Ｃ６のうち一方の一部であるキャパシタＣ５２と他方の一部であるキャパシタＣ６２とが構成される。
【0093】
さらに、本実施形態の半導体装置６１では、第３導体層２６および第２導体層２４間に形成される容量であるキャパシタＣ１１、Ｃ２１、Ｃ３１、Ｃ４１、Ｃ５１、Ｃ６１の耐圧と第２導体層２４および第１導体層３２間に形成される容量であるキャパシタＣ１２、Ｃ２２、Ｃ３２、Ｃ４２、Ｃ５２、Ｃ６２の耐圧とが等しくなるように各層間の距離が設定されている。
【0094】
以上説明したように、本実施形態の分圧回路４２を構成するキャパシタＣ１～Ｃ６は、同一の半導体装置６１に含まれている。そのため、本実施形態によっても、第２実施形態と同様の効果が得られる。また、本実施形態によれば、次のような効果も得られる。第２実施形態の半導体装置４３では、キャパシタＣ２の一部であるキャパシタＣ２ｂおよびキャパシタＣ６の一部であるキャパシタＣ６ｂには、寸法Ｌ１に起因するばらつきが生じることになり、これらの影響により分圧誤差が生じてしまい、その結果、検出精度の低下を招くおそれがあった。
【0095】
これに対し、本実施形態の半導体装置６１では、キャパシタＣ１の一部であるキャパシタＣ１１およびキャパシタＣ２の一部であるキャパシタＣ２１の静電容量値が寸法Ｌ２に依存するとともに、キャパシタＣ１の一部であるキャパシタＣ１１およびキャパシタＣ２の一部であるキャパシタＣ２２の静電容量値が寸法Ｌ１に依存する。つまり、半導体装置６１では、キャパシタＣ１、Ｃ２のそれぞれの静電容量値が寸法Ｌ１、Ｌ２の両方に依存する。
【0096】
また、キャパシタＣ３、Ｃ４およびキャパシタＣ５、Ｃ６についても同様に、それぞれの静電容量値が寸法Ｌ１、Ｌ２の両方に依存する。そのため、半導体装置６１では、寸法Ｌ１、Ｌ２が独立してばらついたとしても、キャパシタＣ１、Ｃ２間、キャパシタＣ３、Ｃ４間およびキャパシタＣ５、Ｃ６間の各相対誤差を小さく抑えることができる。したがって、本実施形態によれば、分圧回路４２による分圧誤差を一層小さく抑えることができ、その結果、検出精度を一層高めることができる。
【0097】
ただし、第２実施形態の半導体装置４３は、本実施形態の半導体装置６１に対し、次のような点において優位性がある。すなわち、半導体装置６１では、キャパシタＣ１～Ｃ６の耐圧として、サージ許容電圧と同程度の比較的高い電圧を確保するためには、第１誘電体層２３および第２誘電体層２５の各厚み、つまり寸法Ｌ１およびＬ２を比較的大きくする必要がある。
【0098】
これに対し、半導体装置４３では、第１誘電体層２３の厚み、つまり寸法Ｌ１だけを比較的大きくすることにより、キャパシタＣ１～Ｃ６の耐圧として比較的高い電圧を確保することができる。そのため、半導体装置４３では、半導体装置６１に比べ、第２誘電体層２５の厚み、つまり寸法Ｌ２を小さくすることができる。したがって、第２実施形態の半導体装置４３によれば、本実施形態の半導体装置６１に対し、その製造に係る工数を少なくするとともに製造コストを低減することができる。
【0099】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
本発明は、ハーフブリッジ回路４の下アームを構成するスイッチング素子６の主端子の信号である被検出信号を検出する信号検出回路１０、４１、５１に限らず、例えばハーフブリッジ回路４の上アームを構成するスイッチング素子６の主端子の信号である被検出信号を検出する信号検出回路など、スイッチング素子の主端子の信号である被検出信号を検出する信号検出回路全般に適用することができる。
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
本発明は、ハーフブリッジ回路４の下アームを構成するスイッチング素子６の主端子の信号である被検出信号を検出する信号検出回路１０、４１、５１に限らず、例えばハーフブリッジ回路４の上アームを構成するスイッチング素子６の主端子の信号である被検出信号を検出する信号検出回路など、スイッチング素子の主端子の信号である被検出信号を検出する信号検出回路全般に適用することができる。
【0100】
分圧回路４２は、３段の構成となっていたが、多段の構成であればよく、回路面積の低減効果が所望する程度得られるようであれば、例えば２段の構成とすることもできるし、４段以上の構成とすることもできる。なお、分圧回路４２の段数を何段にすれば回路面積の低減効果が最大限に得られるかは、被検出信号の電圧値、所望する分圧比などに応じて定まることになる。
【0101】
半導体装置４３、６１において、キャパシタＣ１～Ｃ６、Ｃ１Ｍ～Ｃ６Ｍの平面レイアウトは、コモンセントロイド配置となっていたが、分圧比の精度が所望する程度に得られるようであれば、他の平面レイアウトを採用することもできる。
【0102】
信号検出回路５１において、モニタ回路５２を構成するキャパシタＣ１Ｍ～Ｃ６Ｍは、分圧回路４２を構成するキャパシタＣ１～Ｃ６と同一の半導体装置４３に含まれるように構成されていた、つまり同一の半導体チップ上に形成されていたが、別の半導体装置として構成すること、つまり別の半導体チップ上に形成することもできる。
【0103】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0104】
６…スイッチング素子、１０、４１、５１…信号検出回路、１５、４２…分圧回路、１６…検出回路、２２、６２…半導体基板、２３…第１誘電体層、２４…第２導体層、２５…第２誘電体層、２６…第３導体層、３１、４３、６１…半導体装置、３２…第１導体層、３４…ビア、４８…第１領域、４９…第２領域、５２…モニタ回路、５３…補正部、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６…キャパシタ、Ｃ１Ｍ、Ｃ２Ｍ、Ｃ３Ｍ、Ｃ４Ｍ、Ｃ５Ｍ、Ｃ６Ｍ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】