特許 7513061 ゲート駆動回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】ゲート駆動回路及び半導体装置

(51)【国際特許分類】

   H03K 17/16 20060101AFI20240702BHJP

   H02M 1/08 20060101ALI20240702BHJP

【ＦＩ】

H03K17/16 J

H02M1/08 A

【請求項の数】 3

(21)【出願番号】P 2022112288

(22)【出願日】2022-07-13

(65)【公開番号】P2024010787

(43)【公開日】2024-01-25

【審査請求日】2023-07-20

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】井上 隆

(72)【発明者】

【氏名】政所 隆大

【審査官】福田 正悟

(56)【参考文献】

【文献】特開２０２２－０４３８４２（ＪＰ，Ａ）

【文献】特開２０２１－０６１６６３（ＪＰ，Ａ）

【文献】特開２０２１－１０３８４９（ＪＰ，Ａ）

【文献】特開２０１８－２０７２７６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／１６

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

パワー素子のゲート容量を充電する電流を流すソース側スイッチ素子と、前記パワー素子のゲート容量から放電する電流を流すシンク側スイッチ素子と、を備えたゲート駆動回路であって、
前記シンク側スイッチ素子に並列に接続されたシンク側サブスイッチ素子と、
前記シンク側スイッチ素子を駆動するローサイド側駆動信号を遅延させる遅延回路を用いて、前記シンク側サブスイッチ素子を、前記シンク側スイッチ素子と共に駆動を開始させた後、第１遅延時間が経過すると駆動を停止させ、前記シンク側スイッチ素子の駆動開始から前記第１遅延時間よりも長い第２遅延時間が経過すると駆動を開始させるローサイド側サブ駆動信号を生成するサブ駆動信号生成回路と、を具備し、
前記遅延回路は、
前記シンク側スイッチ素子と前記シンク側サブスイッチ素子との両方の駆動によって前記パワー素子のゲート容量がローレベルに遷移するまでの時間よりも短い前記第１遅延時間と、
前記シンク側サブスイッチ素子の駆動が停止した後に前記シンク側スイッチ素子のみの駆動によって前記パワー素子のゲート容量が前記ローレベルに遷移するまでの時間よりも長い前記第２遅延時間と、を生成することを特徴とするゲート駆動回路。

【請求項2】

前記シンク側スイッチ素子及び前記シンク側サブスイッチ素子は、ＭＯＳトランジスタで構成され、
前記遅延回路は、ＣＭＯＳを用いて前記ローサイド側駆動信号を遅延させることを特徴とする請求項１に記載のゲート駆動回路。

【請求項3】

請求項１又は２に記載のゲート駆動回路を備えることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワー素子をスイッチングするゲート駆動回路及び半導体装置に関するものである。

【背景技術】

【0002】

高電圧と大電流を制御するパワー素子は、スイッチングに際し、スイッチング損失とノイズとが相反する事象として存在している。スイッチング損失とノイズとの抑制は、スイッチングの初期と後期とでゲート抵抗値を変化させるステップドライブ回路によって両立できる。

【0003】

一方、パワー素子を用いたシステムを構成する場合、パワー素子は、ミラー容量による誤動作の可能性がある。ミラー容量による誤動作は、パワー素子のゲートをハイレベル又はローレベルに維持するミラークランプ回路によって防止できる。

【0004】

ステップドライブ回路及びミラークランプ回路の追加により、ＩＣチップの制御回路部の素子面積は、増大する傾向にある。そこで、ステップドライブ回路及びミラークランプ回路を小さな素子面積で実現する技術が提案されている（例えば、特許文献１参照）。

【0005】

特許文献１の半導体装置は、複数個が並列に接続されたパワー素子駆動用のＭＯＳトランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor）と、パワー素子のゲート電圧を検知するための２個のコンパレータと、を備える。パワー素子のオンオフの際は、最初はすべてのＭＯＳトランジスタに駆動信号が入力されてオンとなり、高い電流でパワー素子のゲートに充電がされる。一方のコンパレータの基準電圧は、ステップドライブ用であり、パワー素子のゲート電圧がステップドライブ用の基準値を超えることで、ＭＯＳトランジスタのいくつかがオンからオフに切り替わる。これにより、充電電流は、低下し、入力波形をなまらせることで、ノイズが低減される。他方のコンパレータの基準電圧は、ミラークランプ用であり、パワー素子のゲート電圧がミラークランプ用の基準値を超えることで、すべてのＭＯＳトランジスタがオンになる。これにより、パワー素子のゲート電圧は、維持されて誤動作が防止される。

【先行技術文献】

【特許文献】

【0006】

【文献】特許第６６３４３２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、従来技術は、複数の基準電圧によってパワー素子のゲート電圧をモニタして、ＭＯＳトランジスタのオンオフ制御を実施している。このため、依然として、回路の複雑化や素子面積の増大につながっている。例えば、３相のインバータ回路を１パッケージに収めたＩＰＭ（Intelligent Power Module）等に従来技術を適用する場合、回路の複雑化や素子面積の増大は、無視できなってしまう。

【0008】

また、近年では高速動作の必要性が高くなっており、その際に使用されるパワー素子として、ＳｉＣ（シリコンカーバイド）を使用したＭＯＳトランジスタやＳＪ（スーパージャンクション）－ＭＯＳトランジスタの採用が増加している。これらのＭＯＳトランジスタは、動作速度が高速化しているため、パワー素子のゲート電圧をモニタし、コンパレータ経由してからの動作では応答が遅れることになり、想定した機能動作が実現できないことが懸念される。

【0009】

本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、パワー素子のゲート電圧をモニタすることなく、ステップドライブ機能とミラークランプ機能とを実現できるゲート駆動回路及び半導体装置を提供する点にある。

【課題を解決するための手段】

【0010】

本発明に係るゲート駆動回路及び半導体装置は、上記の目的を達成するため、次のように構成される。
本発明に係るゲート駆動回路は、パワー素子のゲート容量を充電する電流を流すソース側スイッチ素子と、前記パワー素子のゲート容量から放電する電流を流すシンク側スイッチ素子と、を備えたゲート駆動回路であって、前記シンク側スイッチ素子に並列に接続されたシンク側サブスイッチ素子と、前記シンク側スイッチ素子を駆動するローサイド側駆動信号を遅延させる遅延回路を用いて、前記シンク側サブスイッチ素子を、前記シンク側スイッチ素子と共に駆動を開始させた後、第１遅延時間が経過すると駆動を停止させ、前記シンク側スイッチ素子の駆動開始から前記第１遅延時間よりも長い第２遅延時間が経過すると駆動を開始させるローサイド側サブ駆動信号を生成するサブ駆動信号生成回路と、を具備し、前記遅延回路は、前記シンク側スイッチ素子と前記シンク側サブスイッチ素子との両方の駆動によって前記パワー素子のゲート容量がローレベルに遷移するまでの時間よりも短い前記第１遅延時間と、前記シンク側サブスイッチ素子の駆動が停止した後に前記シンク側スイッチ素子のみの駆動によって前記パワー素子のゲート容量が前記ローレベルに遷移するまでの時間よりも長い前記第２遅延時間と、を生成することを特徴とする。
本発明に係る半導体装置は、上述のゲート駆動回路を備えることを特徴とする。

【発明の効果】

【0011】

本発明のゲート駆動回路及び半導体装置は、パワー素子のゲート電圧をモニタすることなく、ステップドライブとミラークランプとを実現できるため、回路を簡略して素子面積を削減できると共に、パワー素子の高速化に追従できるという効果を奏する。

【図面の簡単な説明】

【0012】

【図1】本発明に係るゲート駆動回路の実施の形態の構成を示す回路図である。

【図2】図１に示すステップドライブ期間生成回路の構成を示す図である。

【図3】図１に示すミラークランプ期間生成回路の構成を示す図である。

【図4】図１に示すサブ駆動信号生成回路で使用される遅延回路を示す図である。

【図5】図１に示すゲート駆動回路における各部の信号波形を示す図である。

【発明を実施するための形態】

【0013】

以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。

【0014】

本実施の形態の半導体装置１は、図１を参照すると、パワー素子Ｑ１を駆動するゲート駆動回路２を備えたＩＣ（集積回路）である。半導体装置１は、パワー素子Ｑ１のゲートが接続される出力端子ＨＯと、高電位に接続される高電位端子ＶＢと、低電位に接続される低電位端子ＨＳと、を備える。

【0015】

パワー素子Ｑ１は、高電圧と大電流を制御するスイッチ素子であり、ＳｉＣ（シリコンカーバイド）を使用したＭＯＳトランジスタ(Metal-Oxide-Semiconductor Field Effect Transistor)やＳＪ（スーパージャンクション）－ＭＯＳトランジスタ等の使用を想定している。パワー素子Ｑ１は、通常のＭＯＳやＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。

【0016】

ゲート駆動回路２は、主ドライブ回路１０と、サブドライブ回路２０と、サブ駆動信号生成回路３０と、インバータＩＮＶ０とを備える。

【0017】

主ドライブ回路１０は、ＰチャネルのＰＭＯＳトランジスタＱ１１と、ｎチャネルのＮＭＯＳトランジスタＱ１２とを備える。ＰＭＯＳトランジスタＱ１１は、ソースが高電位端子ＶＢに接続され、ドレインが出力端子ＨＯに接続される。ＮＭＯＳトランジスタＱ１２は、ソースが低電位端子ＨＳに接続され、ドレインが出力端子ＨＯに接続される。

【0018】

サブドライブ回路２０は、ｎチャネルのＮＭＯＳトランジスタＱ２１と、ｎチャネルのＮＭＯＳトランジスタＱ２２とを備える。ＮＭＯＳトランジスタＱ２１は、ドレインが高電位端子ＶＢに接続され、ソースが出力端子ＨＯに接続される。ＮＭＯＳトランジスタＱ２２は、ソースが低電位端子ＨＳに接続され、ドレインが出力端子ＨＯに接続される。

【0019】

主ドライブ回路１０及びサブドライブ回路２０の駆動によって、出力端子ＨＯの信号レベルは、パワー素子Ｑ１を駆動するゲート信号としてハイレベルとローレベルに遷移する。

【0020】

主ドライブ回路１０のＰＭＯＳトランジスタＱ１１と、サブドライブ回路２０のＮＭＯＳトランジスタＱ２１とは、パワー素子Ｑ１のゲート容量を充電（注入）する電流を流すソース側に、並列に接続されたスイッチ素子である。ソース側のＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ２１との何れか若しくは両方を駆動させることで、出力端子ＨＯの信号レベルは、パワー素子Ｑ１のゲート容量が充電されて、パワー素子Ｑ１をオンするハイレベルに遷移する。ＰＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ２１とは、適宜のスイッチ素子を用いることができる。

【0021】

主ドライブ回路１０のＮＭＯＳトランジスタＱ１２と、サブドライブ回路２０のＮＭＯＳトランジスタＱ２２とは、パワー素子Ｑ１のゲート容量から放電（抽出）する電流を流すシンク側に、並列に接続されたスイッチ素子である。シンク側のＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ２２との何れか若しくは両方を駆動させることで、出力端子ＨＯの信号レベルは、パワー素子Ｑ１のゲート容量が放電されて、パワー素子Ｑ１をオフするローレベルに遷移する。ＮＭＯＳトランジスタＱ１２と、ＮＭＯＳトランジスタＱ２２とは、適宜のスイッチ素子を用いることができる。

【0022】

主ドライブ回路１０のＰＭＯＳトランジスタＱ１１は、ゲートに入力されるハイサイド側駆動信号ＩＮＨによって駆動が制御される。サブドライブ回路２０のＮＭＯＳトランジスタＱ２１は、ハイサイド側駆動信号ＩＮＨがインバータＩＮＶ０を介してゲートに入力され、ハイサイド側駆動信号ＩＮＨを反転したハイサイド側サブ駆動信号ＩＮＨ_ＳＵＢによって駆動が制御される。

【0023】

主ドライブ回路１０のＮＭＯＳトランジスタＱ１２は、ゲートに入力されるローサイド側駆動信号ＩＮＬによって駆動が制御される。サブドライブ回路２０のＮＭＯＳトランジスタＱ２２は、ローサイド側駆動信号ＩＮＬがサブ駆動信号生成回路３０を介してゲートに入力され、ローサイド側駆動信号ＩＮＬに基づいてサブ駆動信号生成回路３０で生成されたローサイド側サブ駆動信号ＩＮＬ_ＳＵＢによって駆動が制御される。

【0024】

ハイサイド側駆動信号ＩＮＨ、ローサイド側駆動信号ＩＮＬは、パワー素子Ｑ１のオンオフを制御する制御信号に基づいて、半導体装置１のデッドタイム生成回路３によって生成される。ローサイド側駆動信号ＩＮＬは、ハイサイド側駆動信号ＩＮＨと同時オンによる貫通電流を流さないためのデッドタイムを設けた信号である。

【0025】

サブ駆動信号生成回路３０は、ステップドライブ期間生成回路３１と、ミラークランプ期間生成回路３２と、オア回路ＯＲとを備える。

【0026】

ステップドライブ期間生成回路３１は、図２（ａ）を参照すると、第１遅延回路３１１と、ナンド回路ＮＡＮＤ１と、インバータＩＮＶ１とを備える。ナンド回路ＮＡＮＤ１の一方の入力端子には、ローサイド側駆動信号ＩＮＬが入力される。ナンド回路ＮＡＮＤ１の他方の入力端子には、第１遅延回路３１１によって遅延されたローサイド側駆動信号ＩＮＬが入力される。ナンド回路ＮＡＮＤ１の出力は、インバータＩＮＶ１を介してオア回路ＯＲの一方の入力端子に入力される。

【0027】

第１遅延回路３１１は、奇数個のインバータＩＮＶ１１～ＩＮＶ１ｍが直列に接続されて構成される。第１遅延回路３１１の遅延時間Ｔ１は、ＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ２２との両方の駆動によって出力端子ＨＯの信号レベルがローレベルに遷移するまでの時間よりも短く設定される。第１遅延回路３１１の遅延時間Ｔ１は、サブドライブ回路２０のＮＭＯＳトランジスタＱ２２をステップドライブ用に駆動させる期間となる。

【0028】

図２（ｂ）は、上からローサイド側駆動信号ＩＮＬ、第１遅延回路３１１の出力信号、ナンド回路ＮＡＮＤ１の出力信号、インバータＩＮＶ１の出力信号のそれぞれの波形である。図２（ｂ）を参照すると、ローサイド側駆動信号ＩＮＬの立ち上がりで立ち上がり、第１遅延回路３１１の遅延時間Ｔ１が経過すると立ち下がる。すなわち、ＮＭＯＳトランジスタＱ２２は、ＮＭＯＳトランジスタＱ１２と共に駆動を開始した後、第１遅延回路３１１の遅延時間Ｔ１が経過すると駆動を停止する。インバータＩＮＶ１の出力信号、すなわちステップドライブ期間生成回路３１の出力信号は、ステップドライブ用駆動信号ＳＤとなる。

【0029】

ミラークランプ期間生成回路３２は、図３（ａ）を参照すると、第２遅延回路３２１と、ナンド回路ＮＡＮＤ２と、インバータＩＮＶ２とを備える。ナンド回路ＮＡＮＤ２の一方の入力端子には、ローサイド側駆動信号ＩＮＬが入力される。ナンド回路ＮＡＮＤ２の他方の入力端子には、第２遅延回路３２１によって遅延されたローサイド側駆動信号ＩＮＬが入力される。ナンド回路ＮＡＮＤ２の出力は、インバータＩＮＶ２を介してオア回路ＯＲの他方の入力端子に入力される。

【0030】

第２遅延回路３２１は、偶数個のインバータＩＮＶ２１～ＩＮＶ２ｎが直列に接続されて構成される。第２遅延回路３２１の遅延時間Ｔ２は、ＮＭＯＳトランジスタＱ２２が駆動を停止した後ＮＭＯＳトランジスタＱ１２のみの駆動によって出力端子ＨＯの信号レベルがローレベルに遷移するまでの時間よりも長く、ローサイド側駆動信号ＩＮＬのパルス幅よりも短く設定される。第２遅延回路３２１の遅延時間Ｔ２は、サブドライブ回路２０のＮＭＯＳトランジスタＱ２２をミラークランプ用として駆動させるまで期間となる。

【0031】

図３（ｂ）は、上からローサイド側駆動信号ＩＮＬ、第２遅延回路３２１の出力信号、ナンド回路ＮＡＮＤ２の出力信号、インバータＩＮＶ２の出力信号のそれぞれの波形である。図３（ｂ）を参照すると、ローサイド側駆動信号ＩＮＬの立ち上がりから第２遅延回路３２１の遅延時間Ｔ２が経過すると立ち上がり、ローサイド側駆動信号ＩＮＬの立下りで立ち下がる。すなわち、ＮＭＯＳトランジスタＱ２２は、ＮＭＯＳトランジスタＱ１２の駆動開始から第２遅延回路３２１の遅延時間Ｔ２が経過すると駆動を開始する。インバータＩＮＶ２の出力信号、すなわちミラークランプ期間生成回路３２の出力は、ミラークランプ用駆動信号ＭＣとなる。

【0032】

第１遅延回路３１１のインバータＩＮＶ１１～ＩＮＶ１ｍと、第２遅延回路３２１のインバータＩＮＶ２１～ＩＮＶ２ｎとは、図４に示すように、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳで構成される。遅延時間Ｔ１、Ｔ２は、前段のＮＭＯＳトランジスタのＯＮ抵抗と後段のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの入力容量Ｃ_ｉｓｓ（ゲートドレイン間容量Ｃ_ｇｄ＋ゲートソース間容量Ｃ_ｇｓ）のＣＲ時定数で生成される。

【0033】

第１遅延回路３１１及び第２遅延回路３２１のＮＭＯＳトランジスタと、ＮＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ２２とは、同一チップ上に同一プロセスで製作することができる。そして、ＮＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ２２の入力容量Ｃ_ｉｓｓは、ゲート酸化膜の静電容量で決まる。従って、入力容量Ｃ_ｉｓｓ、オン抵抗の変動は、温度変動等があっても、第１遅延回路３１１及び第２遅延回路３２１のＮＭＯＳトランジスタと、ＮＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ２２とで同じ傾向を示す。これにより、出力端子ＨＯの放電時間と遅延時間Ｔ１、Ｔ２の温度等による変動を、ある程度連動させることができる。

【0034】

次に、ゲート駆動回路２の動作について図５を参照して詳細に説明する。図５は、上からパワー素子Ｑ１の制御信号、ハイサイド側駆動信号ＩＮＨ、インバータＩＮＶ０の出力信号、ローサイド側駆動信号ＩＮＬ、ローサイド側サブ駆動信号ＩＮＬ_ＳＵＢ、出力端子ＨＯの電圧のそれぞれの波形である。

【0035】

デッドタイム生成回路３は、不図示の制御回路からの制御信号ＩＮに基づいて、ハイサイド側駆動信号ＩＮＨと、貫通電流を流さないためのデッドタイムＴｄを設けたローサイド側駆動信号ＩＮＬとを生成する。

【0036】

時刻ｔ１で、ハイサイド側駆動信号ＩＮＨがパワー素子Ｑ１をオフに制御するハイレベルに遷移すると、ＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ２１は、駆動を停止する。

【0037】

その後、時刻ｔ１からデッドタイムＴｄが経過した時刻ｔ２で、ローサイド側駆動信号ＩＮＬは、ハイレベルに遷移する。ローサイド側駆動信号ＩＮＬがハイレベルに遷移すると、ＮＭＯＳトランジスタＱ１２は、駆動を開始する。

【0038】

ローサイド側サブ駆動信号ＩＮＬ_ＳＵＢは、ステップドライブ期間生成回路３１のステップドライブ用駆動信号ＳＤと、第２遅延回路３２１のミラークランプ用駆動信号ＭＣとがオア回路ＯＲで合成された信号である。従って、ローサイド側サブ駆動信号ＩＮＬ_ＳＵＢは、時刻ｔ２のローサイド側駆動信号ＩＮＬの立ち上がりで立ち上がり、第１遅延回路３１１の遅延時間Ｔ１が経過した時刻ｔ３で立ち下がる第１のパルス（ステップドライブ用駆動信号ＳＤ）を備える。遅延時間Ｔ１は、ＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ２２との両方の駆動によって出力端子ＨＯの信号レベルがローレベルに遷移するまでの時間よりも短く設定される。

【0039】

これにより、パワー素子Ｑ１のゲート容量を放電するための電流が、放電が完了してローレベルに遷移する前に減少するため、パワー素子Ｑ１のゲート信号のスルーレートが低下し、ノイズの発生の低減するステップドライブ機能が得られる。

【0040】

ローサイド側サブ駆動信号ＩＮＬ_ＳＵＢは、時刻ｔ２のローサイド側駆動信号ＩＮＬの立ち上がりから遅延時間Ｔ２が経過した時刻ｔ５で立ち上がり、時刻ｔ６の第１遅延回路３１１の立下りで立ち下がる第２のパルス（ミラークランプ用駆動信号ＭＣ）を備える。遅延時間Ｔ２は、ＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ２２との駆動によって出力端子ＨＯの信号レベルがローレベルに遷移するまでの時間（時刻ｔ２～ｔ４）よりも長く設定される。

【0041】

これにより、パワー素子Ｑ１のゲート信号がローレベルに遷移後に、パワー素子Ｑ１のゲート容量を放電する抵抗値が下がるため、ミラークランプ機能が得られる。

【0042】

以上のように、サブドライブ回路２０のＮＭＯＳトランジスタＱ２２は、ステップドライブ機能及びミラークランプ機能として使用される。ＮＭＯＳトランジスタＱ２２をオンオフ制御するローサイド側サブ駆動信号ＩＮＬ_ＳＵＢは、パワー素子Ｑ１のゲート電圧をモニタすることなく、ローサイド側駆動信号ＩＮＬを遅延させることで生成している。

【0043】

以上説明したように、本実施の形態は、パワー素子Ｑ１のゲート容量を充電する電流を流すＰＭＯＳトランジスタＱ１１（ソース側スイッチ素子）と、パワー素子Ｑ１のゲート容量から放電する電流を流すＮＭＯＳトランジスタＱ１２（シンク側スイッチ素子）と、を備えたゲート駆動回路であって、ＮＭＯＳトランジスタＱ１２に並列に接続されたＮＭＯＳトランジスタＱ２２（シンク側サブスイッチ素子）と、ＮＭＯＳトランジスタＱ１２を駆動するローサイド側駆動信号ＩＮＬを遅延させる第１遅延回路３１１、第２遅延回路３２１（遅延回路）を用いて、ＮＭＯＳトランジスタＱ２２を、ＮＭＯＳトランジスタＱ１２と共に駆動を開始させた後、遅延時間Ｔ１（第１遅延時間）が経過すると駆動を停止させ、ＮＭＯＳトランジスタＱ１２の駆動開始から遅延時間Ｔ１よりも長い遅延時間Ｔ２（第２遅延時間）が経過すると駆動を開始させるローサイド側サブ駆動信号ＩＨＬ_ＳＵＢを生成するサブ駆動信号生成回路３０とを備える。
この構成は、パワー素子Ｑ１のゲート電圧をモニタすることなく、ステップドライブ機能とミラークランプ機能とを実現できるため、回路を簡略して素子面積を削減できると共に、パワー素子Ｑ１の高速化に追従できる。

【0044】

さらに、本実施形態において、第１遅延回路３１１は、ＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ２２との両方の駆動によってパワー素子Ｑ１のゲート容量がローレベルに遷移するまでの時間よりも短い遅延時間Ｔ１を生成し、第２遅延回路３２１は、ＮＭＯＳトランジスタＱ２２の駆動が停止した後にＮＭＯＳトランジスタＱ１２のみの駆動によってパワー素子Ｑ１のゲート容量がローレベルに遷移するまでの時間よりも長い遅延時間Ｔ２を生成する。
この構成は、第１遅延回路３１１によって遅延時間Ｔ１をステップドライブ用に生成すると共に、第２遅延回路３２１によって遅延時間Ｔ２をミラークランプ用に生成することができ、両方の機能に適した駆動タイミングでＮＭＯＳトランジスタＱ２２を駆動ができる。

【0045】

さらに、本実施形態において、第１遅延回路３１１及び第２遅延回路３２１は、ＣＭＯＳを用いてローサイド側駆動信号ＩＨＬを遅延させる。
この構成は、ＮＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ２２と、第１遅延回路３１１及び第２遅延回路３２１とを同一チップ上に同一プロセスで製作することができるため、出力端子ＨＯの放電時間と遅延時間Ｔ１、Ｔ２の温度等による変動を、ある程度連動させることができる。

【0046】

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。

【符号の説明】

【0047】

１ 半導体装置
２ ゲート駆動回路
３ デッドタイム生成回路
１０ 主ドライブ回路
２０ サブドライブ回路
３０ サブ駆動信号生成回路
３１ ステップドライブ期間生成回路
３２ ミラークランプ期間生成回路
３１１ 第１遅延回路
３２１ 第２遅延回路
ＨＯ 出力端子
ＨＳ 低電位端子
ＩＮＶ０～２、１１～１m、２１～２ｎ インバータ
ＮＡＮＤ１、２ ナンド回路
ＯＲ オア回路
Ｑ１ パワー素子
Ｑ１１ ＰＭＯＳトランジスタ
Ｑ１２、２１、２２ ＮＭＯＳトランジスタ
ＶＢ 高電位端子

【図1】

【図2】

【図3】

【図4】

【図5】