特許 7513301 メモリユニット、半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】メモリユニット、半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法

(51)【国際特許分類】

   H10B 99/00 20230101AFI20240702BHJP

   H01L 21/3205 20060101ALI20240702BHJP

   H01L 21/768 20060101ALI20240702BHJP

   H01L 23/522 20060101ALI20240702BHJP

   H01L 25/00 20060101ALI20240702BHJP

   H01L 23/12 20060101ALI20240702BHJP

【ＦＩ】

H10B99/00 495

H01L21/88 T

H01L25/00 A

H01L23/12 501B

【請求項の数】 17

(21)【出願番号】P 2022511495

(86)(22)【出願日】2020-04-03

(86)【国際出願番号】 JP2020015403

(87)【国際公開番号】W WO2021199447

(87)【国際公開日】2021-10-07

【審査請求日】2022-08-17

(73)【特許権者】

【識別番号】515225518

【氏名又は名称】ウルトラメモリ株式会社

(74)【代理人】

【識別番号】100106002

【弁理士】

【氏名又は名称】正林 真之

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100190621

【弁理士】

【氏名又は名称】崎間 伸洋

(72)【発明者】

【氏名】奥津 文武

(72)【発明者】

【氏名】増田 隆俊

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２０１１－０２９３７０（ＪＰ，Ａ）

【文献】国際公開第２０１７／１２６０１４（ＷＯ，Ａ１）

【文献】特開２０１３－０１２２３３（ＪＰ，Ａ）

【文献】特開平０８－００８３９２（ＪＰ，Ａ）

【文献】特開２０１２－１５６４７８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ９９／００

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２５／００

Ｈ０１Ｌ ２３／１２

(57)【特許請求の範囲】

【請求項1】

複数のメモリチップを有するメモリユニットであって、
積層される複数のメモリチップを有するメモリユニットと、
前記メモリユニットの積層方向に沿う側面から突出して配置される突出端子と、
を備え、
前記突出端子は、突出方向に交差する方向に位置する表面のうち、一方を向く表面の面粗度において、他方を向く表面の面粗度よりも大きいメモリユニット。

【請求項2】

前記突出端子は、
前記メモリユニットに埋設される複数の基部と、
積層方向に沿って配置され、前記メモリユニットの側面から露出するとともに、前記基部を連結する連結部と、
を備え、
前記連結部は、前記基部の突出方向に交差する方向に位置する表面のうち、一方を向く表面において、他方を向く表面の面粗度よりも大きい請求項１に記載のメモリユニット。

【請求項3】

前記突出端子は、積層方向の一方に沿う方向を向く位置の表面において、他方を向く位置の表面の面粗度よりも大きい請求項１又は２に記載のメモリユニット。

【請求項4】

複数のメモリチップを有する半導体モジュールであって、
一方の面である配置面に露出する電源端子を有するメモリ基板と、
請求項１に記載のメモリユニットであって、前記メモリ基板の配置面に配置される少なくとも１つのメモリユニットと、
を備え、
前記突出端子は、積層方向一端面から突出し、前記電源端子に接続される半導体モジュール。

【請求項5】

隣接される一対のメモリユニットの前記突出端子に隣接する接着層をさらに備える請求項４に記載の半導体モジュール。

【請求項6】

前記突出端子の突出方向一端と前記電源端子との間に配置され、前記突出端子及び前記電源端子を電気的に接続する接続部をさらに備える請求項４又は５に記載の半導体モジュール。

【請求項7】

前記メモリチップは、前記メモリ基板に隣接する一端部に、前記メモリ基板の通信回路と通信可能な通信部を有する請求項４から６のいずれかに記載の半導体モジュール。

【請求項8】

複数のメモリチップを有する半導体モジュールであって、
請求項１に記載のメモリユニットと、前記突出端子に接続される電源供給プレートを備え、前記突出端子は、前記メモリユニットが載置されるメモリ基板が有する通信回路と通信可能な通信部と異なる側面に配置される半導体モジュール。

【請求項9】

前記メモリ基板の配置面のうち、前記突出端子に対向する位置を除く前記メモリユニットに対向する位置に配置され、前記メモリ基板の配置面に前記メモリユニットをマウントするマウント部をさらに備える請求項７又は８に記載の半導体モジュール。

【請求項10】

請求項４から９のいずれかに記載の複数の前記半導体モジュールと、
少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、
を備えるＤＩＭＭモジュール。

【請求項11】

請求項４から９のいずれかに記載の複数の前記半導体モジュールと、
少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、
複数の前記半導体モジュールのメモリユニットのそれぞれに跨って配置されるとともに、前記メモリユニット又は接着層又はその両方に接触して配置されるヒートスプレッダと、
を備えるＤＩＭＭモジュール。

【請求項12】

複数のメモリチップを有するメモリユニットの製造方法であって、
複数の前記メモリチップとスクライブエリアとに跨って配置される突出端子を有するメモリウェハを積層してメモリユニットを形成するメモリユニット形成工程と、
前記突出端子を除いて前記スクライブエリアをエッチングすることで、前記メモリユニットを個片化するとともに前記突出端子を露出させる個片化工程と、
を備えるメモリユニットの製造方法。

【請求項13】

前記メモリチップを配置するメモリユニット配置工程であって、前記突出端子の面内方向一端と電源端子とを対向配置するメモリユニット配置工程と、
メモリ基板に対して前記メモリユニットを電気的に接続する接続工程と、
をさらに備える請求項１２に記載の半導体モジュールの製造方法。

【請求項14】

前記メモリチップを配置するメモリユニット配置工程であって、前記突出端子の面内方向一端と電源供給プレートとを接続する電源供給プレート接続工程と、
メモリ基板に対して前記メモリユニットを対向配置するメモリユニット配置工程と、
をさらに備える請求項１２に記載の半導体モジュールの製造方法。

【請求項15】

前記メモリユニット配置工程の前に、前記メモリユニットの前記突出端子の積層方向一面に他の前記メモリユニットを接着するための接着層を形成する接着層形成工程と、
前記接着層形成工程の後、前記メモリユニット配置工程の前に、前記接着層を用いて、２つの前記メモリユニットを接着する接着工程と、
をさらに備える請求項１３又は１４に記載の半導体モジュールの製造方法。

【請求項16】

請求項１２から１５のいずれかの半導体モジュールの製造方法と、
ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、
を備えるＤＩＭＭモジュールの製造方法。

【請求項17】

請求項１２から１５のいずれかの半導体モジュールの製造方法と、
ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、
複数の前記半導体モジュールのメモリユニットのそれぞれに跨って、前記メモリユニット又は前記接着層又はその両方に接触してヒートスプレッダを配置するヒートスプレッダ配置工程と、
を備えるＤＩＭＭモジュールの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリユニット、半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法に関する。

【背景技術】

【0002】

従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの脆弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。

【0003】

そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。例えば、複数の集積回路チップを積み重ねて接着するときに、集積回路チップの側面に電極端子を設けた半導体モジュールが提案されている（例えば、特許文献１から３参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】特表平８－５０５２６７号公報

【文献】特開２００８－１３０９３２号公報

【文献】特開２０１４－１２０６１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、積層体の一面がエッチングされるとともに、露出した電気リードに金属皮膜が形成される。特許文献１では、積層体を形成した後にその側面に対して半導体プロセスを施すため、ウェハに対する処理のような既に確立されたプロセスとはならない。そのため、装置の手配及び処理精度の維持のため、コストが高くなるという課題がある。

【0006】

また、特許文献２及び３では、ウェハを切断する際に、その切断面に側面電極が形成される。特許文献２及び３では、１枚のウェハごとに側面電極を形成しつつ個片化が実施される。そのため、形成コストが高くなるという課題がある。また、側面電極の位置を揃えるのが難しいという課題がある。

【0007】

本発明は、コストを抑制しつつ、積層体の側面に電極を形成可能なメモリユニット、半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は、複数のメモリチップを有するメモリユニットであって、積層される複数のメモリチップを有するメモリユニットと、前記メモリユニットの積層方向に沿う側面から突出して配置される突出端子と、を備え、前記突出端子は、突出方向に交差する方向に位置する表面のうち、一方を向く表面の面粗度において、他方を向く表面の面粗度よりも大きいメモリユニットに関する。

【0009】

また、前記突出端子は、前記メモリユニットに埋設される複数の基部と、積層方向に沿って配置され、前記メモリユニットの側面から露出するとともに、前記基部を連結する連結部と、を備え、前記連結部は、前記基部の突出方向に交差する方向に位置する表面のうち、一方を向く表面において、他方を向く表面の面粗度よりも大きいのが好ましい。

【0010】

また、前記突出端子は、積層方向の一方に沿う方向を向く位置の表面において、他方を向く位置の表面の面粗度よりも大きいのが好ましい。

【0011】

また、本発明は、複数のメモリチップを有する半導体モジュールであって、一方の面である配置面に露出する電源端子を有するメモリ基板と、上記のメモリユニットであって、前記メモリ基板の配置面に配置される少なくとも１つのメモリユニットと、を備え、前記突出端子は、積層方向一端面から突出し、前記電源端子に接続される半導体モジュールに関する。

【0012】

また、半導体モジュールは、隣接される一対のメモリユニットの前記突出端子に隣接する接着層をさらに備えるのが好ましい。

【0013】

また、半導体モジュールは、前記突出端子の突出方向一端と前記電源端子との間に配置され、前記突出端子及び前記電源端子を電気的に接続する接続部をさらに備えるのが好ましい。

【0014】

また、前記メモリチップは、前記メモリ基板に隣接する一端部に、前記メモリ基板の通信回路と通信可能な通信部を有するのが好ましい。

【0015】

また、本発明は、複数のメモリチップを有する半導体モジュールであって、上記のメモリユニットと、前記突出端子に接続される電源供給プレートを備え、前記突出端子は、前記メモリユニットが載置されるメモリ基板が有する通信回路と通信可能な通信部と異なる側面に配置される半導体モジュールに関する。

【0016】

また、半導体モジュールは、前記メモリ基板の配置面のうち、前記突出端子に対向する位置を除く前記メモリユニットに対向する位置に配置され、前記メモリ基板の配置面に前記メモリユニットをマウントするマウント部をさらに備えるのが好ましい。

【0017】

また、本発明は、複数のメモリチップを有する半導体モジュールであって、一方の面である配置面に露出する電源端子と通信回路を有するメモリ基板と、積層される複数の前記メモリチップを有するメモリユニットであって、前記メモリ基板の配置面に配置される少なくとも１つのメモリユニットと、前記メモリユニットの露出面に対向配置される電源供給プレートであって、前記電源端子に電気的に接続される電源供給プレートと、を備え、前記メモリチップは、前記メモリ基板に隣接する一端部に、前記メモリ基板の通信回路と非接触に通信可能な通信部と、前記メモリ基板の配置面に対向しない面であって、積層方向とは異なる面から突出する突出端子と、を有する半導体モジュールに関する。

【0018】

また、本発明は、上記複数の前記半導体モジュールと、少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、を備えるＤＩＭＭモジュールに関する。

【0019】

また、本発明は、上記の複数の前記半導体モジュールと、少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、複数の前記半導体モジュールのメモリユニットのそれぞれに跨って配置されるとともに、前記メモリユニット又は前記接着層又はその両方に接触して配置されるヒートスプレッダと、を備えるＤＩＭＭモジュールに関する。

【0020】

また、本発明は、複数のメモリチップを有するメモリユニットの製造方法であって、複数の前記メモリチップとスクライブエリアとに跨って配置される突出端子を有するメモリウェハを積層してメモリユニットを形成するメモリユニット形成工程と、前記突出端子を除いて前記スクライブエリアをエッチングすることで、前記メモリユニットを個片化するとともに前記突出端子を露出させる個片化工程と、を備えるメモリユニットの製造方法に関する。

【0021】

また、メモリユニットの製造方法は、前記個片化工程の実行後に、前記突出端子を折り曲げる屈曲工程をさらに備えるのが好ましい。

【0022】

また、メモリユニットの製造方法は、前記メモリチップを配置するメモリユニット配置工程であって、前記突出端子の面内方向一端と前記電源端子とを対向配置するメモリユニット配置工程と、前記メモリ基板に対して前記メモリユニットを電気的に接続する接続工程と、をさらに備えるのが好ましい。

【0023】

また、メモリユニットの製造方法は、前記メモリチップを配置するメモリユニット配置工程であって、前記突出端子の面内方向一端と電源供給プレートとを接続する電源供給プレート接続工程と、メモリ基板に対して前記メモリユニットを対向配置するメモリユニット配置工程と、をさらに備えるのが好ましい。

【0024】

また、メモリユニットの製造方法は、前記メモリユニット配置工程の前に、前記メモリユニットの前記突出端子の積層方向一面に他の前記メモリユニットを接着するための接着層を形成する接着層形成工程と、前記接着層形成工程の後、前記メモリユニット配置工程の前に、前記接着層を用いて、２つの前記メモリユニットを接着する接着工程と、をさらに備えるのが好ましい。

【0025】

また、メモリユニットの製造方法は、前記メモリユニット形成工程の後、前記接着層形成工程の前に、前記メモリユニットを個片化する個片化工程をさらに備えるのが好ましい。

【0026】

また、本発明は、上記の半導体モジュールの製造方法と、ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、を備えるＤＩＭＭモジュールの製造方法に関する。

【0027】

また、本発明は、上記の半導体モジュールの製造方法と、ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、複数の前記半導体モジュールのメモリユニットのそれぞれに跨って、前記メモリユニット又は前記接着層又はその両方に接触してヒートスプレッダを配置するヒートスプレッダ配置工程と、を備えるＤＩＭＭモジュールの製造方法に関する。

【発明の効果】

【0028】

本発明によれば、コストを抑制しつつ、積層体の側面に電極を形成可能なメモリユニット、半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法を提供することができる。

【図面の簡単な説明】

【0029】

【図1】本発明の第１実施形態に係る半導体モジュールの斜視図を示す。

【図2】図１のＡ－Ａ線断面図を示す。

【図3】第１実施形態のメモリユニットの一製造過程を示す概略図である。

【図4】第１実施形態の半導体モジュールの一製造過程を示す概略図である。

【図5】第１実施形態の半導体モジュールの一製造過程を示す概略図である。

【図6】第１実施形態の半導体モジュールの一製造過程を示す概略図である。

【図7】本発明の第２実施形態に係る半導体モジュールの斜視図を示す。

【図8】図７のＢ－Ｂ線断面図を示す。

【図9】本発明の第３実施形態に係るメモリユニットの一製造過程を示す概略図である。

【図10】本発明の第４実施形態に係るメモリユニットの一製造過程を示す概略図である。

【図11】本発明の第５実施形態に係る半導体モジュールを示す概略断面図である。

【図12】本発明の第６実施形態に係る半導体モジュールを示す概略断面図である。

【図13】本発明の第７実施形態に係る半導体モジュールを示す概略断面図である。

【図14】第７実施形態に係る半導体モジュールを示す概略斜視図である。

【図15】本発明の第８実施形態に係るメモリユニットを示す側面図である。

【図16】本発明の第９実施形態に係るＤＩＭＭモジュールを示す斜視図である。

【図17】第９実施形態に係るＤＩＭＭモジュールにヒートスプレッダを配置した斜視図である。

【図18】本発明の変形例に係る半導体モジュールを示す斜視図である。

【図19】本発明の変形例に係るメモリモジュールを示す斜視図である。

【図20】本発明の変形例に係る半導体モジュールを示す概略断面図である。

【図21】本発明の変形例に係る半導体モジュールを示す概略断面図である。

【発明を実施するための形態】

【0030】

以下、本発明の各実施形態に係るメモリユニット２０、半導体モジュール１、ＤＩＭＭモジュール１００、及びその製造方法について図１から図１６を参照して説明する。
各実施形態に係る半導体モジュール１は、例えば、積層される複数のメモリチップ２１（例えばＤＲＡＭチップ）を有するメモリ部材である。半導体モジュール１は、例えば、メモリ基板１０上に積層された複数のメモリチップ２１を配置して構成される。このとき、半導体モジュール１は、メモリチップ２１の積層方向Ｄを配置されるメモリ基板１０の面内方向に向けることで、配置されるメモリチップ２１の枚数の増加を図ったものである。また、各実施形態に係るメモリユニット２０は、側面から突出する端子を有することで、半導体モジュールの製造を容易にして、コストを抑制するものである。

【0031】

［第１実施形態］
次に、本発明の第１実施形態に係るメモリユニット２０、半導体モジュール１、ＤＩＭＭモジュール１００、及びその製造方法について、図１から図６を参照して説明する。
本実施形態に係る半導体モジュール１は、例えば、ＤＲＡＭモジュールである。半導体モジュール１は、図１及び図２に示すように、複数のメモリチップ２１を有する。そして、半導体モジュール１は、複数のメモリチップ２１をメモリ基板１０の面内方向に沿って配置することで構成される。半導体モジュール１は、メモリ基板１０と、メモリユニット２０と、接着層４０と、接続部５０と、マウント部６０と、を備える。なお接着層４０は、例えばフィルム状の基材（図示せず）の両面に接着剤を塗布したものでも良い。また、接着層４０は、メモリチップで発生した熱を外部に放出するための放熱部材であっても良い。また接着層４０は、後述する隣接するメモリユニット２０間のスペースを調整するスペーサとして機能しても良い。

【0032】

メモリ基板１０は、例えば、シリコン基板である。メモリ基板１０は、例えば、アクティブインターポーザである。メモリ基板１０は、厚さ方向に貫通する導電経路１３を備える。本実施形態において、メモリ基板１０は、上記導電経路１３の一部として、一方の面である配置面Ｃに一部が露出する電源端子１２を有する。また、メモリ基板１０は、一方の面側に配置される通信回路（図示せず）（例えば信号用上面電極又は非接触通信回路）を有する。本実施形態において、メモリ基板１０は、信号用上面電極又は非接触通信可能な通信回路を有する。また、メモリ基板１０は、他方の面側に、上記の導電経路１３に接続し他の基板等と電気的に接続可能なバンプ３０を有する。

【0033】

メモリユニット２０は、複数のメモリチップ２１を積層して構成される。メモリユニット２０は、少なくとも１つが、メモリ基板１０の配置面Ｃに配置される。本実施形態において、メモリユニット２０は、２つ配置される。メモリユニット２０は、メモリチップ２１と、突出端子２４と、を備える。

【0034】

メモリチップ２１は、記憶回路を含む正面視矩形の板状体である。メモリチップ２１は、複数枚積層される。本実施形態において、メモリチップ２１は、４枚積層される。メモリチップ２１は、積層方向Ｄを配置面Ｃに沿って配置される。

【0035】

突出端子２４は、金属（例えば、Ｃｕ、Ａｕ、Ａｌ等）によって構成され、メモリユニット２０の積層方向Ｄに沿う側面から突出して配置される。突出端子２４は、例えば、図２に示すように、それぞれのメモリチップ２１ごとに設けられる。また、突出端子２４は、図３に示すように、メモリチップ２１の積層方向Ｄに交差する方向において、複数配置される。なお、突出端子２４は、突出方向に交差する方向に位置する表面のうち、一方を向く表面の面粗度において、他方を向く表面の面粗度よりも大きい。本実施形態において、突出端子２４は、積層方向Ｄの一方に沿う方向を向く位置の表面において、他方を向く位置の表面の面粗度よりも大きい。換言すると、突出端子２４は、後述するエッチングにさらされる面の面粗度において、エッチングにさらされない面の面粗度よりも大きい。この突出端子２４は、対応するメモリチップ２１の電極端子又は通信端子として機能する。なお、エッチングにさらされる面の面粗度は、エッチングにさらされない面の面粗度よりも５ｎｍ乃至２００ｎｍ程度大きい。

【0036】

接着層４０は、正面視矩形の板状体である。また、接着層４０は、積層方向Ｄにおいて、メモリチップ２１と同じ又は略同じ大きさで形成される。接着層４０は、隣接される一対のメモリユニット２０の間に配置される。接着層４０は、少なくとも一方のメモリユニット２０のメモリチップ２１に接触する。これにより、接着層４０は、一対のメモリユニット２０同士を接着する。接着層４０は、絶縁材料を用いて形成される。本実施形態において、接着層４０は、熱伝導率の比較的高い材料（例えば酸化ベリリウム等の基材）で形成される。

【0037】

接続部５０は、金属等の導電体で形成される。接続部５０は、例えば、マイクロバンプである。接続部５０は、メモリ基板１０の配置面Ｃにおいて露出する電源端子１２又は通信回路（図示せず）と、突出端子２４の先端部とを接続する位置に配置される。すなわち、接続部５０は、メモリユニット２０の突出端子２４ごとに、電源端子１２又は通信回路との間に配置される。

【0038】

マウント部６０は、メモリ基板１０とメモリチップ２１との間に配置される。マウント部６０は、メモリ基板１０の配置面Ｃにメモリユニット２０をマウントする。

【0039】

次に、本実施形態に係る半導体モジュール１の動作について説明する。
メモリ基板１０は、バンプ３０と厚さ方向に貫通する電極及び電源端子１２を通して、接続部５０に電力を供給する。接続部５０は、メモリユニット２０の突出端子２４に電力を供給する。そして、突出端子２４は、メモリチップ２１のそれぞれに電力を供給する。

【0040】

メモリチップ２１のそれぞれは、接続部５０を用いて通信回路に接続されている突出端子２４を介して通信可能に構成される。すなわち、メモリチップ２１のそれぞれは、他のメモリチップ２１との同期等に影響されずに通信可能に構成される。

【0041】

次に、本実施形態に係るメモリユニット２０及び半導体モジュール１の製造方法について説明する。
本実施形態に係る半導体モジュール１の製造方法は、メモリユニット形成工程と、個片化工程と、接着層形成工程と、接着工程と、マウント部配置工程と、接続部形成工程と、メモリユニット配置工程と、接続工程と、を備える。

【0042】

まず、メモリユニット形成工程において、図３及び図４に示すように、メモリユニット２０が形成される。具体的には、メモリユニット形成工程において、スクライブエリア２５によって区切られる複数のメモリチップ２１を有するメモリウェハ（図示せず）が積層されることによって、複数のメモリユニット２０が形成される。ここで、メモリウェハは、複数のメモリチップ２１とスクライブエリア２５とに跨って配置される突出端子２４を有する。メモリユニット形成工程の実施により、積層方向Ｄに交差する方向において、複数のメモリユニット２０が接続された状態でメモリウェハの積層体が形成される。すなわち、積層方向Ｄに交差する方向において、複数のメモリユニット２０が並設された状態でメモリウェハの積層体が形成される。

【0043】

次いで、個片化工程が実施される。個片化工程は、メモリユニット形成工程の後、接着層形成工程の前に実施される。個片化工程では、複数のメモリユニット２０が並設されたメモリウェハにおいて、突出端子２４以外のスクライブエリア２５をエッチングすることで、メモリユニット２０が個片化される。個片化工程では、例えば、メモリチップ２１の位置に保護膜（ホトレジストやハードマスク）（図示せず）が付された後、スクライブエリア２５がプラズマダイシングを用いてエッチングされる。これにより、突出端子２４以外のスクライブエリア２５が除去される。すなわち、個片化工程では、積層方向Ｄに交差する側面から突出端子２４が突出した状態で露出するメモリユニット２０が個片化される。本実施形態において、個片化工程では、積層方向Ｄに交差するメモリユニット２０の一側面に、突出端子２４が突出した状態で露出する。なお、エッチングは、プラズマダイシング以外の方法で実施されてもよい。例えば、エッチングは、プラズマエッチング等のドライエッチング、もしくはプラズマダイシング又はドライエッチングとウエットエッチングとの組み合わせで実施されてもよい。エッチングの手法は、突出端子２４が突出した状態で露出するプロセスであれば、プラズマダイシングに制限されない。

【0044】

次いで、接着層形成工程が実施される。接着層形成工程では、図５に示すように、メモリユニット２０（本実施形態では、突出端子２４）の積層方向Ｄの一面に他のメモリユニット２０を接着するための接着層４０が形成される。

【0045】

次いで、接着工程が実施される。接着工程では、図６に示すように、接着層４０を用いて、２つのメモリユニット２０が接着される。これにより、２つのメモリユニット２０は、積層方向Ｄに重ねられて配置される。

【0046】

次いで、マウント部配置工程が実施される。マウント部配置工程では、例えば、図２に示すように、メモリ基板１０の通信回路（図示せず）に重なる位置に層状のマウント部６０が配置される。マウント部配置工程では、例えば、メモリ基板１０の配置面Ｃと、メモリ基板１０の配置面Ｃで露出する電源端子１２及び通信回路のうち、メモリユニット２０の側面に対向する位置にマウント部６０が配置される。すなわち、マウント部配置工程では、メモリ基板１０の配置面Ｃのうち、突出端子２４に対向する位置を除くメモリユニット２０に対向する位置にマウント部６０が配置される。

【0047】

次いで、接続部形成工程が実施される。接続部形成工程では、図２に示すように、メモリ基板１０の配置面Ｃに露出する電源端子１２に接続部５０が形成される。

【0048】

次いで、メモリユニット配置工程が実施される。メモリユニット配置工程では、一方の面である配置面Ｃに露出する電源端子１２及び通信回路を有するメモリ基板１０にメモリユニット２０が配置される。メモリユニット配置工程では、一部の突出端子２４と電源端子１２とが対向配置される。また、メモリユニット配置工程では、他部の突出端子２４と通信回路とが対向配置される。

【0049】

次いで、接続工程が実施される。接続工程では、メモリ基板１０に対してメモリユニット２０が電気的に接続される。その後、メモリ基板１０の他方の面側に、他の基板等と電気的に接続可能なバンプ３０が形成される。これにより、図１及び図２に示すような、半導体モジュール１が形成される。

【0050】

以上のような第１実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法によれば、以下の効果を奏する。
（１）複数のメモリチップ２１を有するメモリユニット２０であって、積層される複数のメモリチップ２１と、メモリチップ２１の積層方向Ｄに沿う側面から突出して配置される突出端子２４と、を備え、突出端子２４は、突出方向に交差する方向に位置する表面のうち、一方を向く表面の面粗度において、他方を向く表面の面粗度よりも大きい。
また、複数のメモリチップ２１を有する半導体モジュールであって、一方の面である配置面Ｃに露出する電源端子１２を有するメモリ基板１０と、上記のメモリユニット２０であって、メモリ基板の配置面Ｃに配置される少なくとも１つのメモリユニット２０と、を備え、突出端子２４は、積層方向Ｄの一端面から突出し、電源端子１２に接続される。これにより、個片化するだけで突出端子２４を形成することができるので、メモリユニット２０及び半導体モジュール１の製造コストを抑制することができる。

【0051】

（２）半導体モジュール１は、隣接される一対のメモリユニット２０の間に配置され、少なくとも一方のメモリユニット２０の電極層２３に隣接する接着層４０をさらに備える。これにより、メモリユニット２０同士を接着した状態で、メモリ基板１０の面内方向に積層方向Ｄを向けて配置することができる。したがって、メモリ基板１０に対するメモリユニット２０の実装をより容易にすることができる。また、接着層４０に熱伝導率の高い材料を用いることで、ヒートシンクとしての効果を期待することができる。

【0052】

（３）半導体モジュール１は、突出端子２４の突出方向一端と電源端子１２との間に配置され、突出端子２４及び電源端子１２を電気的に接続する接続部５０をさらに備える。これにより、メモリ基板１０と突出端子２４との間の電気的な接続を得ることができるので、メモリ基板１０からメモリユニット２０への電力供給を安定させることができる。

【0053】

（４）半導体モジュール１は、メモリ基板１０の配置面Ｃのうち、突出端子２４に対向する位置を除くメモリユニット２０に対向する位置に配置され、基板の配置面Ｃにメモリユニット２０をマウントするマウント部６０をさらに備える。これにより、メモリチップ２１の側面がメモリ基板１０にマウントされるので、メモリ基板１０に対して、メモリユニット２０を安定して取り付けることができる。

【0054】

（５）複数のメモリチップ２１を有するメモリユニット２０の製造方法であって、複数のメモリチップ２１とスクライブエリア２５とに跨って配置される突出端子２４を有するメモリウェハを積層してメモリユニット２０を形成するメモリユニット形成工程と、突出端子２４を除いてスクライブエリア２５をエッチングすることで、メモリユニット２０を個片化するとともに突出端子２４を露出させる個片化工程と、を備える。これにより、エッチングにより突出端子２４を露出させることができるので、メモリチップ２１ごとに端子を形成して積層する場合、又は積層後に端子を形成する場合に比べ、製造コストを抑制することができる。

【0055】

（６）半導体モジュール１の製造方法は、メモリチップ２１を配置するメモリユニット配置工程であって、突出端子２４の面内方向一端と電源端子１２とを対向配置するメモリユニット配置工程と、メモリ基板１０に対してメモリユニット２０を電気的に接続する接続工程と、をさらに備える。これにより、２つのメモリユニット２０を容易に接続できる。したがって、メモリ基板１０に対して配置される複数のメモリユニット２０を容易に形成することができる。

【0056】

（７）半導体モジュール１の製造方法は、メモリユニット配置工程の前に、メモリユニット２０の突出端子２４の積層方向Ｄの一面に他のメモリユニット２０を接着するための接着層４０を形成する接着層形成工程と、接着層形成工程の後、メモリユニット配置工程の前に、接着層４０を用いて、２つのメモリユニット２０を接着する接着工程と、をさらに備える。これにより、接着された複数のメモリユニット２０を容易に得ることができる。

【0057】

［第２実施形態］
次に、本発明の第２実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法について、図７及び８を用いて説明する。第２実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体モジュール１は、図７及び図８に示すように、パッケージ基板７０と、封止部９０と、をさらに備える点で、第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１は、メモリ基板１０が、バンプ３０に代えて、ピラー３１を有する点で第１実施形態と異なる。

【0058】

パッケージ基板７０は、例えば、シリコン基板や有機基板である。パッケージ基板７０は、メモリ基板１０よりもより大きな面積を有して構成される。パッケージ基板７０は、厚さ方向に貫通する、もしくは電気的接続経路を形成するパッケージ電極７１を有する。また、パッケージ基板７０は、一端面においてメモリ基板１０に対向され、他端面において、露出するパッケージ電極７１に接触される半田ボール８０を有する。

【0059】

封止部９０は、メモリ基板１０及びパッケージ基板７０の間を封止する。具体的には、封止部９０は、メモリ基板１０の配置面Ｃとは逆の面と、パッケージ基板７０の一端面との間を封止する。

【0060】

ピラー３１は、例えば、Ｃｕピラーである。ピラー３１の先端部には例えば半田が配置され、メモリ基板１０の電源端子１２と、パッケージ基板７０のパッケージ電極７１との間を導通する。

【0061】

次に、本実施形態の半導体モジュール１の製造方法について説明する。
第１実施形態において製造される半導体モジュール１において、バンプ３０をピラー３１に変更されて形成される。そして、ピラー３１がパッケージ基板７０のパッケージ電極７１に位置合わせされて、ピラー３１の先端部の半田によりパッケージ電極７１に導通した後、封止部９０によって封止される。これにより、本実施形態の半導体モジュール１が製造される。

【0062】

以上のような第２実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（８）半導体モジュール１は、パッケージ基板７０と、封止部９０と、をさらに備える。これにより、取り扱いのよい半導体モジュール１を提供することができる。例えば、ＪＤＥＣ（JEDEC Solid State Technology Association）に準拠する半田ボール８０のレイアウトを採用することで、汎用性の高い半導体モジュール１を提供することができる。

【0063】

［第３実施形態］
次に、本発明の第３実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法について、図９を参照して説明する。第３実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係るメモリユニット２０は、図９に示すように、突出端子２４が、基部２４１と、連結部２４２と、を備える点で第１及び第２実施形態と異なる。

【0064】

基部２４１は、図９に示すように、複数設けられる。本実施形態において、基部２４１は、平面視矩形の平板状に構成される。基部２４１は、メモリユニット２０に埋設される。基部２４１は、例えば、メモリユニット２０の積層方向Ｄに交差する一側部に埋設される。

【0065】

連結部２４２は、例えば、柱状体である。基部２４１は、積層方向Ｄに沿って配置され、メモリユニット２０の側面から露出するとともに、基部２４１を連結する。連結部２４２は、例えば、円柱であり、メモリユニット２０の一側部に埋設される基部２４１を連結する。本実施形態において、連結部２４２は、積層方向Ｄに交差する方向に３つ並設される。また、本実施形態において、連結部２４２は、基部２４１の突出方向に交差する方向に位置する表面のうち、一方を向く表面において、他方を向く表面の面粗度よりも大きい。

【0066】

次に、本実施形態に係るメモリユニット２０及び半導体モジュール１の製造方法について説明する。
半導体モジュール１の製造方法は、連結部形成工程をさらに備える。また、メモリユニット形成工程において、突出端子２４のうちの基部２４１が、スクライブエリア２５に位置しない点で第１及び第２実施形態と異なる。

【0067】

連結部形成工程は、メモリチップ形成工程と、個片化工程との間に実施される。連結部形成工程では、積層方向Ｄに沿って、スクライブエリア２５と基部２４１の形成位置とに跨るビアホール（図示せず）が形成される。次いでビアホール内に電極（Ｃｕ等）が充填される。そして、連結部形成工程では、スクライブエリア２５をエッチングしてメモリユニット２０を個片化する際にスクライブエリア内に形成されたビアホール内の電極が残ることで、連結部２４２が形成される。

【0068】

以上のような第３実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法によれば、以下の効果を奏する。
（９）突出端子２４は、メモリチップ２１に一部埋設され、メモリユニット２０から突出する複数の基部２４１と、積層方向Ｄに沿って配置され、基部２４１の露出部分を連結する連結部２４２と、を備え、連結部２４２は、基部２４１の突出方向に交差する方向に位置する表面のうち、一方を向く表面において、他方を向く表面の面粗度よりも大きい。これにより、基板の配置面Ｃに対する突出端子２４の接触面積を増やすことができる。したがって、基板に対するメモリチップ２１の接着を容易にすることができる。

【0069】

［第４実施形態］
次に、本発明の第４実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法について、図１０を参照して説明する。なお、図１０は、メモリユニット２０を積層方向Ｄから見た平面図である。第４実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第４実施形態に係るメモリユニット２０の製造方法は、図１０に示すように、個片化工程において、スクライブエリア２５にステルスダイシングを実行する点で、第１～第３実施形態と異なる。

【0070】

個片化工程において、ステルスダイシングによって、スクライブエリア２５のシリコンが改質される。例えば、スクライブエリア２５に沿って、ビアホールの中心より偏心した位置のシリコンが点線状に改質される。そして、メモリウェハが改質位置に沿ってエキスパンドカットされることで、メモリユニット２０が個片化される。この際第３実施形態と同様に、スクライブエリア内に形成されたビアホールのうち偏心した側がビアホール内の電極から剥離することで、連結部２４２が形成される。このように改質位置は、エキスパンドカット時に側面突出端子が剥がれないように、例えば円柱上の中心よりも外側を改質位置とする等適宜設定される。

【0071】

以上のような第４実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法によれば、以下の効果を奏する。
（１０）個片化工程において、スクライブエリア２５にステルスダイシングを実行する。このような手法を用いることでも、突出端子２４を残しつつ、メモリユニット２０を個片化することができる。

【0072】

［第５実施形態］
次に、本発明の第５実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法について、図１１を参照して説明する。第５実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第５実施形態に係るメモリユニット２０は、図１１に示すように、メモリユニット２０において複数のメモリチップ２１を貫通する貫通電極２２を備える点で、第１から第４実施形態と異なる。また、第５実施形態に係るメモリユニット２０は、通信部１２１を備える点で、第１から第４実施形態と異なる。また、第５実施形態に係る半導体モジュール１は、通信回路１１を有する点で、第１から第４実施形態と異なる。また、第５実施形態に係るメモリユニット２０は、突出端子２４が、メモリチップ２１の積層方向Ｄの一端に配置される電極層２３の一端部により形成される点で、第１から第４実施形態と異なる。また、第５実施形態に係るメモリユニット２０の製造方法は、メモリチップ２１を積層した後に、電極層２３をさらに積層する点で、第１から第４実施形態と異なる。

【0073】

貫通電極２２は、例えば、金属等の導電体で形成されるビアである。貫通電極２２は、複数のメモリチップ２１を積層方向Ｄに貫通する。具体的には、貫通電極２２は、積層方向Ｄに沿って、一端に配置されるメモリチップ２１から、他端に配置されるメモリチップ２１の前に配置されるメモリチップ２１まで貫通して配置される。本実施形態において、貫通電極２２は、複数設けられ、各メモリチップ２１に電力を供給する。

【0074】

通信部１２１（信号用側面電極（非接触通信回路））は、メモリ基板１０の一方の面に配置される通信回路１１と非接触で通信可能な構成である。通信部１２１（信号用側面電極（非接触通信回路））は、メモリチップ２１のメモリ基板１０に隣接する一端部に配置される。

【0075】

電極層２３は、例えば、金属等の導電体で形成される板状体である。電極層２３は、積層方向Ｄの一端面に積層され、貫通電極２２に接続されるとともに、第１の実施例と同じ形成方法で形成される突出端子２４により電源端子１２に接続される。具体的には、電極層２３は、積層方向Ｄの一端側に配置されるメモリチップ２１の一端側の面に積層され、貫通電極２２及び電源端子１２に接続される。

【0076】

以上のような第５実施形態に係るメモリユニット２０、半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１１）電極層２３が、メモリチップ２１の積層方向Ｄの一端に配置される。メモリチップ２１とは別に電極層２３を積層した後にスクライブエリア２５をエッチングすることで、メモリチップ２１の側面から突出する突出端子２４を得ることができる。したがって、メモリチップ２１の積層後に突出端子２４を配置した場合であっても、コストを抑制することができる。

【0077】

［第６実施形態］
次に、本発明の第６実施形態に係るメモリユニット２０、半導体モジュール、及びその製造方法について、図１２を参照して説明する。第６実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第６実施形態に係るメモリユニット２０は、図１２に示すように、接着層４０をＳｉ基板で形成するとともに、接着層４０の一面に突出端子２４の層を形成する点で、第５実施形態と異なる。そして、接着層４０を個片化する際に、接着層４０から突出する突出端子２４を形成する点で、第５実施形態と異なる。また、突出端子２４が、メモリユニット２０の積層方向Ｄの一端面に接合層２７を用いて接合されるとともに、マイクロバンプ２８を用いて貫通電極２２に接続される点で、第５実施形態と異なる。

【0078】

以上のような第６実施形態に係るメモリユニット２０、半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１２）突出端子２４は、接着層４０の一面に形成される。このように突出端子２４を形成することでもメモリチップ２１の積層後に突出端子２４を配置でき、コストを抑制することができる。

【0079】

［第７実施形態］
次に、本発明の第７実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法について、図１３及び図１４を参照して説明する。第７実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第７実施形態に係る半導体モジュール１は、図１３及び図１４に示すように、突出端子２４が基板１０とは対向しない面に配置される点で、第５及び第６実施形態と異なる。また、第７実施形態に係る半導体モジュール１は、突出端子２４に接続される電源供給プレート２９をさらに備える点で、第５及び第６実施形態と異なる。

【0080】

突出端子２４は、メモリユニット２０の側面のうち、通信部１２１が配置される一面とは異なる面から突出する。本実施形態において、突出端子２４は、メモリチップ２１の側面において、厚さ方向の一端側に沿って配置される。また、突出端子２４は、メモリチップ２１の積層方向Ｄに沿って、メモリチップ２１ごとに、横一列に並ぶ位置に配置される。なお、突出端子２４は、メモリチップ２１の通信部１２１が配置される辺とは反対の辺に当たる上面において厚さ方向の一端側に沿って配置されても良い。また、メモリユニット２０の突出端子２４は図１１及び図１２に示すように、メモリチップ２１の積層方向Ｄの一端に配置されていても良い。

【0081】

電源供給プレート２９は、平面視矩形の板状体である。電源供給プレート２９は、一方の面に、突出端子２４の位置に対応する端子が配置される。また、電源供給プレート２９は、外部の電源供給回路（図示せず）に接続される。

【0082】

以上のような第７実施形態に係るメモリユニット２０、半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１３）半導体モジュール１は、突出端子２４に接続される電源供給プレート２９をさらに備え、突出端子２４は、通信部１２１と異なる側面に配置される。これにより、基板１０によらず、外部からメモリユニット２０に電力を供給することが可能になる。

【0083】

［第８実施形態］
次に、本発明の第８実施形態に係るメモリユニット２０、半導体モジュール１、及びその製造方法について、図１５を参照して説明する。第８実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第８実施形態に係る半導体モジュールは、図１５に示すように、突出端子２４が、積層方向Ｄの両端のそれぞれのメモリチップ２１の所定の位置に配置される点で、第１から第７実施形態と異なる。

【0084】

突出端子２４は、積層方向Ｄの両端のメモリチップ２１の一側面において、幅方向両端のそれぞれに配置される。突出端子２４は、幅方向両端のそれぞれで異なる形状で配置されてもよい。具体的には、突出端子２４は、幅方向両端において、メモリチップ２１の厚さ方向に複数並べて配置され、所定の形状を構成する。突出端子２４は、例えば、メモリチップ２１の厚さ方向に４つ並べて配置され、幅方向一端で四角形状、幅方向他端で丸形状を構成する。また、突出端子２４は、例えば、積層方向Ｄの一端側の突出端子２４の配置と、他端側の突出端子２４の配置とを逆位置とするように配置される。突出端子２４は、例えば、メモリユニット２０をメモリ基板１０に載置する際のアライメントマークとして用いられる。突出端子２４は、例えば、アライメントマークとして用いられることで、他の端子に接続されない。

【0085】

以上のような第８実施形態に係るメモリユニット２０、半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１４）突出端子２４は、積層方向Ｄ両端のメモリチップ２１の一側面において、幅方向両端のそれぞれに配置される。突出端子２４がアライメントメークとして用いられるので、容易にアライメントマークを構成することができる。また、メモリ基板１０とメモリユニット２０との接続位置の精度を高めることができる。

【0086】

［第９実施形態］
次に、本発明の第９実施形態に係るＤＩＭＭモジュール１００及びその製造方法について図１６及び図１７を参照して説明する。
第９実施形態に係るＤＩＭＭモジュール１００は、第１から第８実施形態の複数の半導体モジュール１に加えて、ＤＩＭＭ基板１０１と、ヒートスプレッダ１０２と、を備える。また、第９実施形態に係るＤＩＭＭモジュール１００の製造方法は、第１から第８実施形態の半導体モジュール１の製造方法に加えて、載置工程と、ヒートスプレッダ配置工程と、を備える。

【0087】

ＤＩＭＭ基板１０１は、図１６に示すように、少なくとも一方の面である載置面に、半導体モジュール１が複数載置される。本実施形態において、ＤＩＭＭ基板１０１は、８つの半導体モジュール１が載置される。

【0088】

ヒートスプレッダ１０２は、図１７に示すように、ＤＩＭＭ基板１０１に載置されている半導体モジュール１に跨って配置可能な面積を有する板状体である。ヒートスプレッダ１０２は、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って配置されるとともに、メモリユニット２０又は接着層４０又はその両方に接触して配置される。

【0089】

次に、本実施形態に係るＤＩＭＭモジュール１００の製造方法について説明する。
載置工程では、ＤＩＭＭ基板１０１の少なくとも一方の面である載置面に、製造された半導体モジュール１が複数載置される。本実施形態において、載置工程では、半導体モジュール１は、ＤＩＭＭ基板１０１の一面上に、所定の間隔を開けて直線状に配置される。

【0090】

次いで、ヒートスプレッダ配置工程が実施される。ヒートスプレッダ配置工程では、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って、メモリユニット２０又は接着層４０又はその両方に接触してヒートスプレッダ１０２が配置される。

【0091】

次に、ＤＩＭＭモジュール１００の一例について説明する。
メモリチップ２１のチップ厚を１０μｍ～２０μｍ、メモリユニット２０１つにおけるメモリチップ２１の積層数を４枚、接着層４０の厚さを２０μｍ～５０μｍ、メモリユニット２０を複数接着後の厚さを最大５ｍｍとすると、半導体モジュール１へのメモリユニット２０の搭載数は８３ユニット～３８ユニット、メモリチップ２１の搭載枚数に換算すると３３２枚～１５２枚となり、２ＧＢ（１６Ｇｂ）のチップを用いて、６６４ＧＢ～３０４ＧＢのメモリ容量を持った半導体モジュール１が実現できる。８つの半導体モジュール１を有するＤＩＭＭモジュール１００は、５３１２ＧＢ～２４３２ＧＢのメモリ容量が実現できる。

【0092】

以上のような第９実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１５）ＤＩＭＭモジュール１００は、上記の複数の半導体モジュール１と、少なくとも一方の面である載置面に、半導体モジュール１が複数載置されるＤＩＭＭ基板１０１と、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って配置されるとともに、メモリユニット２０又は接着層４０又はその両方に接触して配置されるヒートスプレッダ１０２と、を備える。これにより、大容量のＤＩＭＭモジュール１００を実現することができる。また、ヒートスプレッダ１０２をメモリユニット２０又は接着層４０又はその両方に接触させて配置させることで、より冷却効果の高いＤＩＭＭモジュール１００を提供することができる。

【0093】

（１６）ＤＩＭＭモジュール１００の製造方法は、上記の半導体モジュール１の製造方法と、ＤＩＭＭ基板１０１の少なくとも一方の面である載置面に、製造された半導体モジュール１を複数載置する載置工程と、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って、メモリユニット２０又は接着層４０又はその両方に接触してヒートスプレッダ１０２を配置するヒートスプレッダ配置工程と、を備える。これにより、大容量かつ冷却効果の高いＤＩＭＭモジュール１００を製造することができる。

【0094】

以上、本発明のメモリユニット２０、半導体モジュール１、ＤＩＭＭモジュール１００、及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

【0095】

例えば、上記実施形態において、半導体モジュール１が１つのメモリユニット２０のみを備えてもよい。この場合、半導体モジュール１は、接着層４０を備えずともよい。

【0096】

また、上記第１から第６実施形態において、図１８に示すように、メモリ基板１０は、厚さ方向に貫通する電極に代えて、配置面Ｃに配置される電源端子１２と、ワイヤボンディングに用いられるワイヤＷとを有してもよい。これに伴い、メモリ基板１０は、ピラー３１を有せずともよい。また、半導体モジュール１は、封止材を備えずともよい。この場合、メモリ基板１０及びパッケージ基板７０は、直接接続される。これにより、メモリ基板１０を厚さ方向に貫通する電源電極を必要としないので、製造コストを抑制することができる。

【0097】

また、上記第１実施形態において、図１９に示すように、突出端子２４は、メモリチップ２１の側面に沿って屈曲されてもよい。これにより、突出端子２４の接続面積を広くすることができ、突出端子２４及び基板の接合を容易にすることができる。

【0098】

また、上記第７実施形態において、第３実施形態及び第４実施形態のように、突出端子２４は、連結部２４２を有してもよい。例えば、積層されるメモリチップ２１間で同電位となる突出端子２４であれば、連結部２４２を有してもよい。

【0099】

また、第７実施形態においては、突出端子２４は、メモリチップ２１の側面において、厚さ方向の一端側に沿って配置される。また、半導体モジュール１は、突出端子２４に接続される電源供給プレート２９を備え、外部の電源供給回路に接続される。これに対し、図２０に示すように、電源供給プレート２９は、メモリチップ２１の両側面あるいは少なくとも一方の側面に対向配置されてもよい。すなわち、電源供給プレート２９は、メモリチップ２１の厚さ方向に交差する方向の面のうち露出する面に対向配置されてもよい。また、電源供給プレート２９及びメモリ基板１０には、接続部５０及び電源端子１２を介して接続される導電経路１３が設けられてもよい。メモリチップ２１とメモリ基板１０との間の通信は、通信回路１１と通信部１２１とによって非接触に行われても良い。この場合、通信回路１１と通信部１２１とが存在する領域内には接続部５０が存在しないため、通信回路１１と通信部１２１との位置合わせ精度を向上させることができる。メモリユニット２０の側面と電源供給プレート２９の間には、封止部９０が配置されても良い。

【0100】

また、図２１に示すように、突出端子２４は、メモリユニット２０の面のうち、メモリ基板１０の対向面とは反対側の上面から突出してもよい。これにより、突出端子２４は、メモリチップ２１の面のうち、メモリ基板１０の配置面に対向しない面であって、積層方向とは異なる面から突出してもよい。そして、メモリチップ２１のそれぞれは、突出端子２４から電力を供給されてもよい。具体的には、電力は、導電経路１３、マイクロバンプ２８、及び接続部５０を介して突出端子２４から電力を供給されてもよい。ここで、導電経路１３は、メモリユニット２０の上面と、積層方向Ｄの両側面あるいは少なくとも一方の側面に設置される電源供給プレート２９とに配置される。すなわち、電源供給プレート２９は、メモリユニット２０の露出面に配置される。そして、導電経路１３（電源供給プレート２９）は、接続部５０に電気的に接続される。また、マイクロバンプ２８は、突出端子２４と導電経路１３とを接続する。メモリチップ２１とメモリ基板１０との間の通信は、通信回路１１と通信部１２１とによって非接触に行われても良い。この場合、通信回路１１及び通信部１２１が存在する領域内には接続部５０が存在しないため、通信回路１１と通信部１２１との位置合わせ精度を向上させることができる。メモリユニット２０の上面と電源供給プレート２９の間には封止部９０が配置されても良い。

【符号の説明】

【0101】

１ 半導体モジュール
１０ メモリ基板
１１ 通信回路
１２ 電源端子
１３ 導電経路
２０ メモリユニット
２１ メモリチップ
２２ 貫通電極
２３ 電極層
２４ 突出端子
２５ スクライブエリア
２７ 接合層
２８ マイクロバンプ
２９ 電源供給プレート
３０ バンプ
３１ ピラー
４０ 接着層
５０ 接続部
６０ マウント部
７０ パッケージ基板
７１ パッケージ電極
８０ 半田ボール
９０ 封止部
１００ ＤＩＭＭモジュール
１０１ ＤＩＭＭ基板
１０２ ヒートスプレッダ
１２１ 通信部
２４１ 基部
２４２ 連結部
Ｃ 配置面
Ｄ 積層方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】