(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-01
(45)【発行日】2024-07-09
(54)【発明の名称】半導体素子を用いたメモリ装置の製造方法
(51)【国際特許分類】
G11C 16/04 20060101AFI20240702BHJP
G11C 11/401 20060101ALI20240702BHJP
H10B 12/00 20230101ALI20240702BHJP
【FI】
G11C16/04
G11C11/401
H10B12/00 671B
H10B12/00 801
(21)【出願番号】P 2022576902
(86)(22)【出願日】2021-01-22
(86)【国際出願番号】 JP2021002251
(87)【国際公開番号】W WO2022157929
(87)【国際公開日】2022-07-28
【審査請求日】2023-06-05
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Unisantis Electronics Singapore Pte Ltd.
(74)【代理人】
【識別番号】100094569
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【氏名又は名称】大塚 文昭
(74)【代理人】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100141553
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】原田 望
(72)【発明者】
【氏名】作井 康司
【審査官】後藤 彰
(56)【参考文献】
【文献】特開2008-218556(JP,A)
【文献】特開2006-80280(JP,A)
【文献】米国特許第8902663(US,B1)
【文献】米国特許出願公開第2014/0252451(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 16/04
G11C 11/401
H10B 12/00
(57)【特許請求の範囲】
【請求項1】
第1のゲート導体層と、第2のゲート導体層と、第3のゲート導体層と、第1の不純物領域と、第2の不純物領域と、に印加する電圧を制御して、第1の半導体柱、第2の半導体柱、第3の半導体柱、第4の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記第1乃至4の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行うメモリ装置の製造方法であって、
基板上に垂直方向に立ち、且つ平面視において第1の線上に隣接して配置した前記第1の半導体柱と前記第2の半導体柱と、前記第1の線に並行した第2の線上に隣接して配置した前記第3の半導体柱と前記第4の半導体柱と、を形成する工程と、
前記第1乃至第4の半導体柱の下方を囲む第1のゲート絶縁層と、前記第1のゲート絶縁層を囲み、且つ前記第1乃至第4の半導体柱間で繋がった前記第1のゲート導体層を形成する工程と、
垂直方向において、前記第1のゲート絶縁層上にある、前記第1乃至第4の半導体柱の側面を囲んで第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第1乃至第4の半導体柱の頂部下方にあり、且つ前記第1の線上で前記第1の半導体柱と前記第2の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第2のゲート導体層と、前記第2の線上の前記第3の半導体柱と前記第4の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第3のゲート導体層と、を形成する工程と、
前記第1乃至第4の半導体柱を形成する前に、または後に前記第1乃至第4の半導体柱との底部に繋がった前記第1の不純物領域を形成する工程と、
前記第1乃至第4の半導体柱を形成する前に、または後に、前記第1乃至第4の半導体柱の頂部のそれぞれに前記第2の不純物領域を形成する工程と、
前記第1の半導体柱と、前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった第1の配線導体層と、前記第2の半導体柱と、前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった第2の配線導体層とを形成する工程と、
有することを特徴とする柱状半導体素子を用いたメモリ装置の製造方法。
【請求項2】
平面視において、前記第1の半導体柱と、前記第2の半導体柱とを囲む前記第1のゲート絶縁層の2つの外周線と、前記第1の線との交点の内で向かい合った2点間の第1の長さが、前記第1の半導体柱と、前記第3の半導体柱とを囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の線と直交する第2の線との交点の内の向かい合った2点間の第2の長さより小さく、
前記第2の長さが、前記第2の線上にあって前記第1の半導体柱を囲む前記第1のゲート導体層の厚さである第3の長さの2倍より大きく、
前記第1の長さが前記第3の長さの2倍より小さい、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項3】
前記第2のゲート絶縁層を形成した後、前記第2のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第2の不純物領域の下端付近にある第1の導体層を形成する工程と、
前記第1の導体層上にあり、前記第1乃至第4の半導体柱と頂部上にある第1のマスク材料層と、前記第2の不純物領域の側面を囲み、前記第1の半導体柱と前記第2の半導体柱の間で繋がった第2のマスク材料層と、前記第3の半導体柱と前記第4の半導体柱の間で繋がった第3のマスク材料層と、を互いに離れて形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層とをマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と、前記第3のゲート導体層とを形成する工程と、
を有することを特徴とする請求項2に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項4】
前記第2のゲート絶縁層を形成した後、前記第2のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第2のゲート導体層の上端になる第2の導体層を形成する工程と、
前記第2の導体層の上に、第1の絶縁層を形成する工程と、
前記第1の絶縁層上にあって、前記第1のマスク材料層と、前記第2の不純物領域のそれぞれを囲み、且つ互いに離れた第4のマスク材料層を形成する工程と、
前記第4のマスク材料層上にあって、平面視において前記第1の半導体柱と前記第2の半導体柱に少なくとも1部が重なった第5のマスク材料層と、平面視において前記第3の半導体柱と前記第4の半導体柱に少なくとも1部が重なった第6のマスク材料層と、を形成する工程と、
前記第1乃至第4の半導体柱との頂部上にある第7のマスク材料層と、前記第5のマスク材料層と、前記第6のマスク材料層と、をマスクにして前記第2のゲート導体層と、前記第3のゲート導体層と、を形成する工程と、
を有することを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項5】
前記第1の不純物領域に繋がる配線はソース線であり、前記第2の不純物領域に繋がる配線はビット線であり、前記第1のゲート導体層に繋がる配線と、前記第2のゲート導体層と前記第3のゲート導体層に繋がる配線との一方がワード線であれば、他方が第1の駆動制御線であるように形成し、
前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と前記メモリ書き込み動作とを行う、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項6】
前記第1のゲート導体層と、前記第1の半導体柱との間の第1のゲート容量が、前記第2のゲート導体層と、前記第1の半導体柱との間の第2のゲート容量よりも大きくなるように形成する、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項7】
平面視において、前記第2のゲート導体層と、前記第3のゲート導体層の間に、第1の空孔を形成する、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項8】
前記第1の配線導体層と、前記第2の配線導体層との間に第2の空孔を形成する、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項9】
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層とをマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と前記第3のゲート導体層を形成する工程と、
前記第2のゲート導体層と、前記第3のゲート導体層と、前記第2のマスク材料層と、前記第3のマスク材料層の側面を囲んだ第2の絶縁層を形成する工程と、
前記第2のマスク材料層と、前記第3のマスク材料層と、前記第2の絶縁層をマスクにして、前記第1乃至第4の半導体柱の頂部上にある前記第1のマスク材料層をエッチングして、前記第2の不純物領域のそれぞれの上に第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールを介して、前記第1の半導体柱と前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった前記第1の配線導体層と、前記第2の半導体柱と前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった前記第2の配線導体層とを形成する工程と、
有することを特徴とする請求項3に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項10】
前記第7のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層とをマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と前記第3のゲート導体層とを形成する工程と、
前記第2のゲート導体層と、前記第3のゲート導体層と、前記第2のマスク材料層と、前記第3のマスク材料層の側面を囲んだ第3の絶縁層を形成する工程と、
前記第2のマスク材料層と、前記第3のマスク材料層と、前記第3の絶縁層をマスクにして、前記第1乃至第4の半導体柱の頂部上にある前記第7のマスク材料層をエッチングして、前記第2の不純物領域のそれぞれの上に第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールを介して、前記第1の半導体柱と、前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった前記第1の配線導体層と、前記第2の半導体柱と、前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった前記第2の配線導体層とを形成する工程と、
有することを特徴とする請求項4に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項11】
前記第7のマスク材料層と、前記第4のマスク材料層と、前記第5のマスク材料層と、前記第6のマスク材料層をマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と、前記第3のゲート導体層とを形成する工程と、
前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のマスク材料層の側面を囲んだ第4の絶縁層を形成する工程と、
前記第4の絶縁層と、前記第4のマスク材料層とをマスクにして、前記第1乃至第4の半導体柱の頂部上にある前記第7のマスク材料層をエッチングして、前記第2の不純物領域のそれぞれの上に第3のコンタクトホールを形成する工程と、
前記第3のコンタクトホールを介して、前記第1の半導体柱と前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった前記第1の配線導体層と、前記第2の半導体柱と前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった前記第2の配線導体層とを形成する工程と、
有することを特徴とする請求項4に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項12】
前記第1のゲート導体層と、前記第2乃至3のゲート導体層と、の垂直方向での絶縁が、前記第1乃至第4の半導体柱の側面を囲み、且つ前記第1のゲート導体層上に繋がって前記第2のゲート絶縁層を形成して、前記第1のゲート導体層と、前記第2乃至3のゲート導体層と、の垂直方向での絶縁を行う、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子を用いたメモリ装置の製造方法に関する。
【背景技術】
【0002】
近年、LSI(Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
【0003】
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。このSGTを選択トランジスタとして用いて、キャパシタを接続したDRAM(Dynamic Random Access Memory、例えば、非特許文献2を参照)、抵抗変化素子を接続したPCM(Phase Change Memory、例えば、非特許文献3を参照)、RRAM(Resistive Random Access Memory、例えば、非特許文献4、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるMRAM(Magneto-resistive Random Access Memory、例えば、非特許文献5、を参照 )などの高集積化を行うことができる。また、キャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセル(非特許文献7を参照)などがある。本願は、抵抗変化素子やキャパシタを有しない、MOSトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
【0004】
図7に、前述したキャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセルの書込み動作と、
図8に、動作上の問題点と、
図9に、読出し動作を示す(非特許文献7~10を参照)。
【0005】
図7にDRAMメモリセルの書込み動作を示す。(a)は、“1”書込み状態を示している。ここで、メモリセルは、SOI基板101に形成され、ソース線SLに接続されるソースN
+層103(以下、ドナー不純物を高濃度で含む半導体領域を「N
+層」と称する。)、ビット線BLに接続されるドレインN
+層104、ワード線WLに接続されるゲート導電層105、MOSトランジスタ110aのフローティングボディ(Floating Body)102により構成され、キャパシタを有さず、MOSトランジスタ110aが1個でDRAMのメモリセルが構成されている。なお、フローティングボディ102直下には、SOI基板のSiO
2層101が接している。この1個のMOSトランジスタ110aで構成されたメモリセルの“1”書込みを行う際には、MOSトランジスタ110aを線形領域で動作させる。すなわち、ソースN
+層103から延びる電子のチャネル107には、ピンチオフ点108があり、ビット線が接続しているドレインN
+層104までには、到達していない。このようにドレインN
+層104に接続されたビット線BLとゲート導電層105に接続されたワード線WLを共に高電圧にして、ゲート電圧をドレイン電圧の約1/2程度で、MOSトランジスタ110aを動作させると、ドレインN
+層104近傍のピンチオフ点108において、電界強度が最大となる。この結果、ソースN
+層103からドレインN
+層104に向かって流れる加速された電子は、Siの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子(図示せず)は、ドレインN
+層104に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜109を飛び越えて、ゲート導電層105に到達する。そして、同時に発生した正孔106は、フローティングボディ102を充電する。この場合、発生した正孔は、フローティングボディ102がP型Siのため、多数キャリアの増分として、寄与する。フローティングボディ102は、生成された正孔106で満たされ、フローティングボディ102の電圧がソースN
+層103よりもVb以上に高くなると、さらに生成された正孔は、ソースN
+層103に放電する。ここで、Vbは、ソースN
+層103とP層のフローティングボディ102との間のPN接合のビルトイン電圧であり、約0.7Vである。
図7の(b)には、生成された正孔106でフローティングボディ102が飽和充電された様子を示している。
【0006】
次に、
図7の(c)を用いて、メモリセル110の“0”書込み動作を説明する。共通な選択ワード線WLに対して、ランダムに“1”書込みのメモリセル110aと“0”書込みのメモリセル110bが存在する。(c)では、“1”書込み状態から“0”書込み状態に書き換わる様子を示している。“0”書込み時には、ビット線BLの電圧を負バイアスにして、ドレインN
+層104とP層のフローティングボディ102との間のPN接合を順バイアスにする。この結果、フローティングボディ102に予め前サイクルで生成された正孔106は、ビット線BLに接続されたドレインN
+層104に流れる。書込み動作が終了すると、生成された正孔106で満たされたメモリセル110a(図(b))と、生成された正孔が吐き出されたメモリセル110b(図(c))の2つのメモリセルの状態が得られる。正孔106で満たされたメモリセル110aのフローティングボディ102の電位は、生成された正孔がいないフローティングボディ102よりも高くなる。したがって、メモリセル110aのしきい値電圧は、メモリセル110bのしきい値電圧よりも低くなる。その様子を図(d)に示す。
【0007】
次に、この1個のMOSトランジスタで構成されたメモリセルの動作上の問題点を、
図8を用いて、説明する。(a)に示したように、フローティングボディ102の容量C
FBは、ワード線の接続されたゲートとフローティングボディ102間の容量C
WLと、ソース線の接続されたソースN
+層103とフローティングボディ102との間のPN接合の接合容量C
SLと、ビット線の接続されたドレインN
+層103とフローティングボディ102との間のPN接合の接合容量C
BLとの総和で、
C
FB = C
WL + C
BL + C
SL (1)
で表される。したがって、書込み時にワード線電圧V
WLが振動すると、メモリセルの記憶ノード(接点)となるフローティングボディ102の電圧も、その影響を受ける。その様子を(b)に示している。書込み時にワード線電圧V
WLが0VからV
ProgWLに上昇すると、フローティングボディ102の電圧V
FBは、ワード線電圧が変化する前の初期状態の電圧V
FB1からV
FB2へのワード線との容量結合によって上昇する。その電圧変化量ΔV
FBは、
ΔV
FB = V
FB1 - V
FB2
= C
WL / (C
WL + C
BL + C
SL) × V
ProgWL (2)
で表される。
ここで、
β= C
WL / (C
WL + C
BL + C
SL) (3)
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、C
WLの寄与率が大きく、例えば、C
WL:C
BL:C
SL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線とフローティングボディ102との容量結合によって、フローティングボディ102が、5V×β=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
【0008】
図9に読出し動作を示す。(a)は、“1”書込み状態を、(b)は、“0”書込み状態を示している。しかし、実際には、“1”書込みでフローティングボディ102にVbが書き込まれていても、書込み終了でワード線が0Vに戻ると、フローティングボディ102は、負バイアスに引き下げられる。“0”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“1”と“0”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本DRAMメモリセルの大きい問題であった。加えて、このDRAMメモリセルを高密度化する課題がある。
【先行技術文献】
【特許文献】
【0009】
【文献】特開平2-188966号公報
【文献】特開平3-171768号公報
【文献】特許第3957774号公報
【非特許文献】
【0010】
【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【文献】H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
【文献】H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
【文献】T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
【文献】W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
【文献】M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
【文献】J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
【文献】T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
【文献】T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
【文献】E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
【文献】J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
【文献】N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
【文献】H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
【文献】E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
【発明の概要】
【発明が解決しようとする課題】
【0011】
SGTを用いたメモリ装置でキャパシタを無くした、1個のトランジス型のDRAM(ゲインセル)では、ワード線とフローティングのSGTのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振動させると、直接SGTボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした1トランジス型のDRAM(ゲインセル)の実用化が困難となっていた。そして、上記問題を解決すると共に、DRAMメモリセルを高密度化する必要がある。
【課題を解決するための手段】
【0012】
上記の課題を解決するために、本発明に係る柱状半導体素子を用いたメモリ装置の製造方法は、
第1のゲート導体層と、第2のゲート導体層と、第3のゲート導体層と、第1の不純物領域と、第2の不純物領域と、に印加する電圧を制御して、第1の半導体柱、第2の半導体柱、第3の半導体柱、第4の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記第1乃至4の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行うメモリ装置の製造方法であって、
基板上に垂直方向に立ち、且つ平面視において第1の線上に隣接して配置した前記第1の半導体柱と前記第2の半導体柱と、前記第1の線に並行した第2の線上に隣接して配置した前記第3の半導体柱と前記第4の半導体柱と、を形成する工程と、
前記第1乃至第4の半導体柱の下方を囲む第1のゲート絶縁層と、前記第1のゲート絶縁層を囲み、且つ前記第1乃至第4の半導体柱間で繋がった前記第1のゲート導体層を形成する工程と、
垂直方向において、前記第1のゲート絶縁層上にある、前記第1乃至第4の半導体柱の側面を囲んで第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第1乃至第4の半導体柱の頂部下方にあり、且つ前記第1の線上で前記第1の半導体柱と前記第2の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第2のゲート導体層と、前記第2の線上の前記第3の半導体柱と前記第4の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第3のゲート導体層と、を形成する工程と、
前記第1乃至第4の半導体柱を形成する前に、または後に前記第1乃至第4の半導体柱との底部に繋がった前記第1の不純物領域を形成する工程と、
前記第1乃至第4の半導体柱を形成する前に、または後に、前記第1乃至第4の半導体柱の頂部のそれぞれに前記第2の不純物領域を形成する工程と、
前記第1の半導体柱と、前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった第1の配線導体層と、前記第2の半導体柱と、前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった第2の配線導体層とを形成する工程と、
有することを特徴とする。
【0013】
上記の柱状半導体素子を用いたメモリ装置の製造方法はさらに、
平面視において、前記第1の半導体柱と、前記第2の半導体柱とを囲む前記第1のゲート絶縁層の2つの外周線と、前記第1の線との交点の内で向かい合った2点間の第1の長さが、前記第1の半導体柱と、前記第3の半導体柱とを囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の線と直交する第2の線との交点の内の向かい合った2点間の第2の長さより小さく、
前記第2の長さが、前記第2の線上にあって前記第1の半導体柱を囲む前記第1のゲート導体層の厚さである第3の長さの2倍より大きく、
前記第1の長さが前記第3の長さの2倍より小さい、
ことを特徴とする。
【0014】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第2のゲート絶縁層を形成した後、前記第2のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第2の不純物領域の下端付近にある第1の導体層を形成する工程と、
前記第1の導体層上にあり、前記第1乃至第4の半導体柱と頂部上にある第1のマスク材料層と、前記第2の不純物領域の側面を囲み、前記第1の半導体柱と前記第2の半導体柱の間で繋がった第2のマスク材料層と、前記第3の半導体柱と前記第4の半導体柱の間で繋がった第3のマスク材料層と、を互いに離れて形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層とをマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と、前記第3のゲート導体層とを形成する工程と、
を有することを特徴とする。
【0015】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第2のゲート絶縁層を形成した後、前記第2のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第2のゲート導体層の上端になる第2の導体層を形成する工程と、
前記第2の導体層の上に、第1の絶縁層を形成する工程と、
前記第1の絶縁層上にあって、前記第1のマスク材料層と、前記第2の不純物領域のそれぞれを囲み、且つ互いに離れた第4のマスク材料層を形成する工程と、
前記第4のマスク材料層上にあって、平面視において前記第1の半導体柱と前記第2の半導体柱に少なくとも1部が重なった第5のマスク材料層と、平面視において前記第3の半導体柱と前記第4の半導体柱に少なくとも1部が重なった第6のマスク材料層と、を形成する工程と、
前記第1乃至第4の半導体柱との頂部上にある第7のマスク材料層と、前記第5のマスク材料層と、前記第6のマスク材料層と、をマスクにして前記第2のゲート導体層と、前記第3のゲート導体層と、を形成する工程と、
を有することを特徴とする。
【0016】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第1の不純物領域に繋がる配線はソース線であり、前記第2の不純物領域に繋がる配線はビット線であり、前記第1のゲート導体層に繋がる配線と、前記第2のゲート導体層と前記第3のゲート導体層に繋がる配線との一方がワード線であれば、他方が第1の駆動制御線であるように形成し、
前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と前記メモリ書き込み動作とを行う、
ことを特徴とする。
【0017】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第1のゲート導体層と、前記第1の半導体柱との間の第1のゲート容量が、前記第2のゲート導体層と、前記第1の半導体柱との間の第2のゲート容量よりも大きくなるように形成する、
ことを特徴とする。
【0018】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
平面視において、前記第2のゲート導体層と、前記第3のゲート導体層の間に、第1の空孔を形成する、
ことを特徴とする。
【0019】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第1の配線導体層と、前記第2の配線導体層との間に第2の空孔を形成する、
ことを特徴とする。
【0020】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層とをマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と前記第3のゲート導体層を形成する工程と、
前記第2のゲート導体層と、前記第3のゲート導体層と、前記第2のマスク材料層と、前記第3のマスク材料層の側面を囲んだ第2の絶縁層を形成する工程と、
前記第2のマスク材料層と、前記第3のマスク材料層と、前記第2の絶縁層をマスクにして、前記第1乃至第4の半導体柱の頂部上にある前記第1のマスク材料層をエッチングして、前記第2の不純物領域のそれぞれの上に第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールを介して、前記第1の半導体柱と前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった前記第1の配線導体層と、前記第2の半導体柱と前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった前記第2の配線導体層とを形成する工程と、
有することを特徴とする。
【0021】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第7のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層とをマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と前記第3のゲート導体層とを形成する工程と、
前記第2のゲート導体層と、前記第3のゲート導体層と、前記第2のマスク材料層と、前記第3のマスク材料層の側面を囲んだ第3の絶縁層を形成する工程と、
前記第2のマスク材料層と、前記第3のマスク材料層と、前記第3の絶縁層をマスクにして、前記第1乃至第4の半導体柱の頂部上にある前記第7のマスク材料層をエッチングして、前記第2の不純物領域のそれぞれの上に第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールを介して、前記第1の半導体柱と、前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった前記第1の配線導体層と、前記第2の半導体柱と、前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった前記第2の配線導体層とを形成する工程と、
有することを特徴とする。
【0022】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第7のマスク材料層と、前記第4のマスク材料層と、前記第5のマスク材料層と、前記第6のマスク材料層をマスクにして前記第1の導体層をエッチングして、前記第2のゲート導体層と、前記第3のゲート導体層とを形成する工程と、
前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のマスク材料層の側面を囲んだ第4の絶縁層を形成する工程と、
前記第4の絶縁層と、前記第4のマスク材料層とをマスクにして、前記第1乃至第4の半導体柱の頂部上にある前記第7のマスク材料層をエッチングして、前記第2の不純物領域のそれぞれの上に第3のコンタクトホールを形成する工程と、
前記第3のコンタクトホールを介して、前記第1の半導体柱と前記第3の半導体柱の頂部の前記第2の不純物領域に繋がった前記第1の配線導体層と、前記第2の半導体柱と前記第4の半導体柱の頂部の前記第2の不純物領域に繋がった前記第2の配線導体層とを形成する工程と、
有することを特徴とする。
【0023】
上記の柱状半導体素子を用いたメモリ装置の製造方法は、さらに、
前記第1のゲート導体層と、前記第2乃至3のゲート導体層と、の垂直方向での絶縁が、前記第1乃至第4の半導体柱の側面を囲み、且つ前記第1のゲート導体層上に繋がって前記第2のゲート絶縁層を形成して、前記第1のゲート導体層と、前記第2乃至3のゲート導体層と、の垂直方向での絶縁を行う、
ことを特徴とする。
【図面の簡単な説明】
【0024】
【
図1】第1実施形態に係るSGTを有するメモリ装置の構造図である。
【
図2】第1実施形態に係るSGTを有するメモリ装置の消去動作メカニズムを説明するための図である。
【
図3】第1実施形態に係るSGTを有するメモリ装置の書込み動作メカニズムを説明するための図である。
【
図4A】第1実施形態に係るSGTを有するメモリ装置の読出し動作メカニズムを説明するための図である。
【
図4B】第1実施形態に係るSGTを有するメモリ装置の読出し動作メカニズムを説明するための図である。
【
図5A】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5B】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5C】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5D】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5E】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5F】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5G】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5H】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図5I】第1実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図6A】第2実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図6B】第2実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図6C】第2実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図6D】第2実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図6E】第2実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図6F】第2実施形態に係るSGTを有するメモリ装置の製造方法を説明するための図である。
【
図7】従来例のキャパシタを有しない、DRAMメモリセルの動作上の問題点を説明するための図である。
【
図8】従来例のキャパシタを有しない、DRAMメモリセルの動作上の問題点を説明するための図である。
【
図9】従来例のキャパシタを有しない、DRAMメモリセルの読出し動作を示す図である。
【発明を実施するための形態】
【0025】
以下、本発明に係る、半導体素子を用いたメモリ装置(以後、ダイナミック フラッシュ メモリと呼ぶ)の製造方法について、図面を参照しながら説明する。
【0026】
(第1実施形態)
図1~
図5を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。
図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、
図2を用いてデータ消去メカニズムを、
図3を用いてデータ書き込みメカニズムを、
図4を用いてデータ書き込みメカニズムを説明する。
図5を用いて、ダイナミック・フラッシュ・メモリの製造方法を説明する。
【0027】
図1に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板1上に形成した、P型又はi型(真性型)の導電型を有するSi柱2(以下、シリコン半導体柱を「Si柱」と称する。)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN
+層3a、3bが形成されている。このソース、ドレインとなるN
+層3a、3b間のSi柱2の部分がチャネル領域7となる。このチャネル領域7を囲むように第1のゲート絶縁層4a、第2のゲート絶縁層4bが形成されている。この第1のゲート絶縁層4a、第2のゲート絶縁層4bは、このソース、ドレインとなるN
+層3a、3bに、それぞれ接するか、または近接している。この第1のゲート絶縁層4a、第2のゲート絶縁層4bを囲むように第1のゲート導体層5a、第2のゲート導体層5bがそれぞれ形成されている。そして、第1のゲート導体層5a、第2のゲート導体層5bは絶縁層6により分離されている。そして、N
+層3a、3b間のSi柱2の部分のチャネル領域7は、第1のゲート絶縁層4aで囲まれた第1のチャネル領域7aと、第2のゲート絶縁層4bで囲まれた第2のチャネル領域7bと、よりなる。これによりソース、ドレインとなるN
+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bからなるダイナミック フラッシュ メモリセル9が形成される。そして、ソースとなるN
+層3aはソース線SLに、ドレインとなるN
+層3bはビット線BLに、第1のゲート導体層5aはプレート線PLに、第2のゲート導体層5bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を有することが望ましい。
【0028】
なお、
図1では、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるように第1のゲート導体層5aのゲート長を、第2のゲート導体層5bのゲート長よりも長くしている。しかし、その他にも、第1のゲート導体層5aのゲート長を、第2のゲート導体層5bのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第1のゲート絶縁層4aのゲート絶縁膜の膜厚を、第2のゲート絶縁層4bのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第1のゲート絶縁層4aのゲート絶縁膜の誘電率を、第2のゲート絶縁層4bのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、5a、5bの長さ、ゲート絶縁層4a、4bの膜厚、誘電率のいずれかを合わせて、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくしてもよい。
【0029】
図2を参照して、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの消去動作メカニズムを説明する。N
+層3a、3b間のチャネル領域7は、電気的に基板から分離され、フローティングボディとなっている。
図2の(a)に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群11がチャネル領域7に蓄えられている状態を示す。そして。
図2の(b)に示すように、消去動作時には、ソース線SLの電圧を、負電圧V
ERAにする。ここで、V
ERAは、例えば、-3Vである。その結果、チャネル領域7の初期電位の値に関係なく、ソース線SLが接続されているソースとなるN
+層3aとチャネル領域7のPN接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域7に蓄えられていた、正孔群11が、ソース部のN
+層3aに吸い込まれ、チャネル領域7の電位V
FBは、V
FB=V
ERA+Vbとなる。ここで、VbはPN接合のビルトイン電圧であり、約0.7Vである。したがって、V
ERA=-3Vの場合、チャネル領域7の電位は、-2.3Vになる。この値が、消去状態のチャネル領域7の電位状態となる。このため、フローティングボディのチャネル領域7の電位が負の電圧になると、ダイナミック フラッシュ メモリセル10のNチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、
図2の(c)に示すように、このワード線WLが接続された第2のゲート導体層5bのしきい値電圧は高くなる。このチャネル領域7の消去状態は論理記憶データ“0”となる。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
【0030】
図3に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。
図3の(a)に示すように、ソース線SLの接続されたN
+層3aに例えば0Vを入力し、ビット線BLの接続されたN
+層3bに例えば3Vを入力し、プレート線PLの接続された第1のゲート導体層5aに、例えば、2Vを入力し、ワード線WLの接続された第2のゲート導体層5bに、例えば、5Vを入力する。その結果、
図3の(a)に示すように、プレート線PLの接続された第1のゲート導体層5aの内周には、反転層12aが形成され、第1のゲート導体層5aを有する第1のNチャネルMOSトランジスタは線形領域で動作させる。この結果、プレート線PLの接続された第1のゲート導体層5aの内周の反転層12aには、ピンチオフ点13が存在する。一方、ワード線WLの接続された第2のゲート導体層12bを有する第2のNチャネルMOSトランジスタは飽和領域で動作させる。この結果、ワード線WLの接続された第2のゲート導体層5bの内周には、ピンチオフ点は存在せずに全面に反転層12bが形成される。このワード線WLの接続された第2のゲート導体層5bの内周に全面に形成された反転層12bは、第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタの実質的なドレインとして働く。この結果、直列接続された第1のゲート導体層5aを有する第1のNチャネルMOSトランジスタと、第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタとの間のチャネル領域7の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線WLの接続された第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線SLの接続されたN
+層3aからビット線の接続されたN
+層3bに向かって電子が流れる。加速された電子が格子Si原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第1のゲート導体層5aと第2のゲート導体層5bに流れるが、大半はビット線BLの接続されたN
+層3bに流れる。また、“1”書込みにおいて、GIDL(Gate Induced Drain Leakage)電流を用いて電子・正孔対を発生させ(非特許文献14を参照)、生成された正孔群でフローティングボディFB内を満たしてもよい。
【0031】
そして、
図3において、(b)に示すように、生成された正孔群11は、チャネル領域7の多数キャリアであり、チャネル領域7を正バイアスに充電する。ソース線SLの接続されたN
+層3aは、0Vであるため、チャネル領域7はソース線SLの接続されたN
+層3aとチャネル領域7との間のPN接合のビルトイン電圧Vb(約0.7V)まで充電される。チャネル領域7が正バイアスに充電されると、第1のNチャネルMOSトランジスタと第2のNチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、
図3の(c)で示すように、ワード線WLの接続された第2のチャネル領域7bのNチャネルMOSトランジスタのしきい値電圧は、低くなる。このチャネル領域7の書込み状態を論理記憶データ“1”に割り当てる。
【0032】
なお、書込み動作時に、第1の不純物層と第1のチャネル半導体層との第2の境界領域、または、第2の不純物層と第2のチャネル半導体層との第3の境界領域で、インパクトイオン化現象、またはGIDL電流で、電子・正孔対を発生させ、発生した正孔群11でチャネル領域7を充電しても良い。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
【0033】
図4A及び
図4Bを用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。
図4Aの(a)~(c)を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。(a)に示すように、チャネル領域102がビルトイン電圧Vb(約0.7V)まで充電されると、NチャネルMOSトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“1”に割り当てる。(b)に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“0”にある場合は、チャネル領域7がフローティング電圧V
FBはV
ERA+Vbとなっている。書込み動作によってランダムに書込み状態“1”が記憶される。この結果、ワード線WLに対して、論理“0”と“1”の論理記憶データが作成される。(c)に示すように、このワード線WLに対する2つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
【0034】
図4Bの(d)~(g)を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、2つの第1のゲート導体層5aと第2のゲート導体層5bのゲート容量の大小関係と、これに関係する動作を説明する。ワード線WLの接続する第2のゲート導体層5bのゲート容量は、プレート線PLの接続する第1のゲート導体層5aのゲート容量よりも小さく設計することが望ましい。(d)に示すように、プレート線PLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第2のゲート導体層5bの垂直方向の長さより長くして、ワード線WLの接続する第2のゲート導体層5bのゲート容量は、プレート線PLの接続する第1のゲート導体層5aのゲート容量よりも小さくする。(e)に(d)のダイナミック フラッシュ メモリの1セルの等価回路を示す。そして、(f)にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、C
WLは第2のゲート導体層5bの容量であり、C
PLは第1のゲート導体層5aの容量であり、C
BLはドレインとなるN
+層3bと第2のチャネル領域7bとの間のPN接合の容量であり、C
SLはソースとなるN
+層3aと第1のチャネル領域7aとの間のPN接合の容量である。(g)に示すように、ワード線WL電圧が振動すると、その動作がチャネル領域7にノイズとして影響を与える。この時のチャネル領域7の電位変動ΔV
FBは、ΔV
FB = C
WL/(C
PL+C
WL+C
BL+C
SL) × V
ReadWLとなる。ここで、V
ReadWLはワード線WLの読出し時の振幅電位である。式(1)から明らかなようにチャネル領域7の全体の容量C
PL+C
WL+C
BL+C
SLに比べて、C
WLの寄与率を小さくすれば、ΔV
FBは小さくなることが分かる。C
BL+C
SLはPN接合の容量であり、大きくするためには、例えば、Si柱2の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートPLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第1のゲート導体層5bの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔV
FBを更に小さくできる。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
【0035】
図5A~
図5Iを用いて、本実施形態のダイナミック フラッシュ メモリの製造方法を説明する。各図において、(a)は平面図、(b)は(a)のX-X’線に沿った断面図、(c)は(a)のY-Y’線に沿った断面図を示す。
【0036】
図5Aに示すように、基板10(特許請求の範囲の「基板」の一例である)上に、下からN
+層11(特許請求の範囲の「第1の不純物領域」の一例である)、SiよりなるP層12、N
+層13を形成する。そして、平面視において円形状のマスク材料層14a、14b、14c、14d(特許請求の範囲の「第1のマスク材料層」の一例である)を形成する。なお、基板10はSOI(Silicon On Insulator)、単層または複数層よりなるSiまたは他の半導体材料より形成してもよい。また、基板10はN層、またはP層の単層、又は複数層よりなるウエル層であってもよい。
【0037】
次に、5Bに示すように、マスク材料層14a~14dをマスクにして、N+層13、P層12、そしてN+層11の上部をエッチングして、N+層11a上にSi柱12a(特許請求の範囲の「第1の半導体柱」の一例である)、12b(特許請求の範囲の「第2の半導体柱」の一例である)、12c(特許請求の範囲の「第3の半導体柱」の一例である)、12d(図示せず、特許請求の範囲の「第4の半導体柱」の一例である)、N+層13a、13b、13c、13d(図示せず)(それぞれを以て特許請求の範囲の「第2の不純物領域」の一例である)を形成する。
【0038】
次に、5Cに示すように、全体を覆ってゲート絶縁層HfO2層17(特許請求の範囲の「第1の絶縁層」の一例である)を、例えばALD(Atomic Layer Deposition)を用いて形成する。そして、全体にゲート導体層となるTIN層(図示せず)を覆って形成する。そして、CMP(Chemical Mechanical Polishing)により、上面位置がマスク材料層14a~14dの上面になるように研磨する。そして、RIE(Reactive Ion Etching)により、TiN層を垂直方向における上面位置がSi柱12a~12dの中間位置付近になるようにエッチングして、TiN層18(特許請求の範囲の「第1のゲート導体層」の一例である)を形成する。なお、HfO2層17は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、TiN層18はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、TiN層を垂直方向における上面位置はSi柱12a~12dの中間位置より上になるようにエッチングするのが望ましい。
【0039】
次に、
図5Dに示すように、SiO
2層23(特許請求の範囲の「第1の絶縁層」の一例である)を、TiN層18上に形成する。
【0040】
次に、
図5Eに示すように、SiO
2層23より上部のHfO
2層17をエッチングして、HfO
2層17a(特許請求の範囲の「第1のゲート絶縁層」の一例である)を形成する。そして、全体にHfO
2層17b(特許請求の範囲の「第2のゲート絶縁層」の一例である)を形成する。そして、全体にTiN層(図示せず)をCVD法により被覆する。そして、TiN層をCMP法により上面位置がN
+層13a~13dの下端付近になるようにRIE法によりエッチングする。そして、N
+層13a、13b、マスク材料層14a、14bの側面を囲み、且つ繋がったSiN層27a(特許請求の範囲の「第2のマスク材料層」の一例である)を形成する。同様にN
+層13c、13d、マスク材料層14c、14dの側面を囲み、且つ繋がったSiN層27b(特許請求の範囲の「第3のマスク材料層」の一例である)を形成する。そして、SiN層27a、27bをマスクにして、TiN層をエッチングして、TiN層26a(特許請求の範囲の「第2のゲート導体層」の一例である)、26b(特許請求の範囲の「第3のゲート導体層」の一例である)を形成する。ここで、Si柱12a、12bを囲むHfO
2層17bの外周線と、X-X’線との交点間の長さL1が、Y-Y’線でのSiN層27a、27bの幅L2の2倍より小さくし、且つSi柱12a、12cを囲むHfO
2層17bの外周線と、Y-Y’線との交点間の長さL3がL2の2倍より大きくすることにより、SiN層27aをSi柱12a、12b間で繋がり、且つSi柱12a、12c間で離れて形成することができた。同様に、SiN層27bをSi柱12c、12d間で繋がり、且つSi柱12a、12c間で離れて形成される。
【0041】
次に、
図5Fに示すように、TiN層26a、26bとSiN層27a、27bの側面間、及び周辺に、空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc(特許請求の範囲の「第1の空孔」の一例である)を含んだSiO
2層29を形成する。なお、空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31ccの上端位置は、図(d)の点線で示すTiN層26a、26bの上端位置より低く形成する。
【0042】
次に、
図5Gに示すように、マスク材料層14a~14dをエッチングして、コンタクトホール30a、30b、30c、30d(特許請求の範囲の「第1のコンタクトホール」の一例である)を形成する。
【0043】
次に、
図5Hに示すように、コンタクトホール30a、30cを介して、N
+層13a、13cに繋がったビット線BL1導体層32a(特許請求の範囲の「第1の配線導体層」の一例である)と、コンタクトホール30b、30dを介して、N
+層13b、13dに繋がったビット線BL2導体層32b(特許請求の範囲の「第2の配線導体層」の一例である)と、を形成する。そして、ビット線BL1導体層32a、ビット線BL2導体層32b間、及び両側に空孔34a、34b、34c(特許請求の範囲の「第2の空孔」の一例である)を含んだSiO2層33を形成する。これにより、基板10上にダイナミック フラッシュ メモリが形成される。TiN層26a、26bはワード線導体層WL1,WL2となり、TiN層18はゲート導体層を兼ね備えたプレート線導体層PLとなり、N
+層11aはソース不純物層を兼ね備えたソース線導体層SLとなる。
【0044】
図5Iに、
図5Hに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層SLのN
+層11aは、全面に繋がって形成される。そして、PL線導体層PLも全体に繋がって形成される。そして、ワード線導体層WL1に繋がるゲート導体TiN層26aが隣接したSi柱12a、12b間でX方向において互いに繋がり形成される。同じく、ワード線導体層WL2に繋がるゲート導体TiN層26bが隣接したSi柱12c、12d間でX方向において互いに繋がり形成される。そして、N
+層13a、13cに繋がるビット線導体層BL1と、N
+層13b、13dに繋がるビット線導体層BL2と、がX方向と直交するY方向に形成される。
【0045】
なお、
図1において、プレート線PLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第1のゲート導体層5bの垂直方向の長さより更に長くして、C
PL>C
WLとした。しかし、プレート線PLを付加することだけでも、ワード線WLのチャネル領域7に対する、容量結合のカップリング比(C
WL/(C
PL+C
WL+C
BL+C
SL))が小さくなる。その結果、フローティングボディのチャネル領域7の電位変動ΔV
FBは、小さくなる。
【0046】
また、プレート線PLの電圧VErasePLは、各動作モードに関わらず、例えば、2Vの固定電圧を印加しても良い。また、プレート線PLの電圧VErasePLは、消去時のみ、例えば、0Vを印加しても良い。また、プレート線PLの電圧VErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
【0047】
また、
図1において、Si柱2の断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
【0048】
また、
図1において、垂直方向において、絶縁層6で囲まれた部分のチャネル領域7では、第1のチャネル領域7a、第2のチャネル領域7bの電位分布が繋がって形成されている。これにより、第1のチャネル領域7a、第2のチャネル領域7bのチャネル領域7が、垂直方向において、絶縁層6で囲まれた領域で繋がっている。
【0049】
また、
図5Fでは、空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31ccは互いに孤立して形成した。これに対し、Si柱12a、12c間、Si柱12b、12d間の距離を大きくして、空孔31aa、31ab、31ac間を繋げ、31ba、31bb、31bc間を繋げ、31ca、31cb、31cc間を繋げて形成してもよい。
【0050】
本実施形態は、下記の特徴を供する。
(特徴1)
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bが、全体として柱状に形成される。また、ソースとなるN+層3aはソース線SLに、ドレインとなるN+層3bはビット線BLに、第1のゲート導体層5aはプレート線PLに、第2のゲート導体層5bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第1のゲート導体層5aと、第2のゲート導体層5bが、積層されている。このため、プレート線PLが接続された、第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
【0051】
(特徴2)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのプレート線PLの接続する第1のゲート導体層5aの役割に注目すると、以下(1)~(5)の5つある。
(1) ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線WLの電圧が上下に振動する。この際に、プレート線PLは、ワード線WLとチャネル領域7との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振動する際の、チャネル領域7の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
(2) ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線PLが接続された、第1のゲート導体層5aと、ワード線WLが接続された第2のゲート電極5bと、の両者が、SGTトランジスタのゲートとして働く。ビット線BLからソース線SLに電流が流れる際に、SGTトランジスタの短チャネル効果(Short Channel Effect)を抑えることができる。このように、プレート線PLの接続された第1のゲート導体層5aにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
(3) ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域7へ徐々に正孔群が貯まり、プレート線PLを有する、第1のMOSトランジスタと、ワード線WLを有する、第2のMOSトランジスタのしきい値電圧は低下する。この時に、プレート線PLを有する、第1のMOSトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線PLは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
(4) “1”書込みを行った、ダイナミック フラッシュ メモリセルにおいて、プレート線PLを有する、第1のMOSトランジスタのしきい値電圧が低下している。この結果、プレート線PLに正バイアスを印加すると、常時、プレート線PLに繋がる第1のゲート導体層5aの内周には、反転層が形成される。この結果、プレート線PLに繋がる第1のゲート導体層5aの内周に形成された、反転層に溜まる電子層が、導体電波シールド層となる。これにより、“1”書込みを行った、ダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
(5) ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第1のゲート導体層5aと第2のゲート導体層5bとで反射を繰り返し、Si柱2の垂直方向に進んで行く。この際に、プレート線PLは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
(特徴3)
図5Iに示すように、プレート線PL線に繋がったTiN層18は、Si柱12a~12d間のX、Y方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図られる。
(特徴4)
図5Eに示したように、Si柱12a、12bを囲むHfO
2層17bの外周線と、X-X’線との交点間の長さL1が、Y-Y’線でのSiN層27a、27bの幅L2の2倍より小さくし、且つSi柱12a、12cを囲むHfO
2層17bの外周線と、Y-Y’線との交点間の長さL3がL2の2倍より大きくすることにより、SiN層27aをSi柱12a、12b間で繋がり、且つSi柱12b、12c間で離れて形成することができた。同様に、SiN層27bをSi柱12c、12d間で繋がり、且つSi柱12a、12c間で離れて形成された。そして、SiN層27a、27bは、Si柱12a~12dに対して自己整合で形成される。従って、SiN層27、27bをエッチングマスクにして形成されるワード線PLであり、且つゲート導体層であるTiN層26a、26bはSi柱12a~12dに対して、自己整合で形成される。この自己整合により、TiN層26a、26bが形成されることにより、ダイナミック フラッシュ メモリの高集積化が図れる。そして、TiN層26a、26bの形成には、リソグラフィ工程におけるマスクパターンがないので、使用するマスクの低コスト化と、工程の簡易化が図れる。
(特徴5)
図5Gで示したように、Si柱12a~12dを形成に用いたマスク材料層14a~14dを除去することにより、コンタクトホール30a~30dを形成した。
図5Hで示すように、コンタクトホール30a、30cを介してN
+層13a、13cとビット線BL1導体層32aとが接続される、同じくコンタクトホール30b、30dを介してN
+層13b、13dとビット線BL2導体層32bとが接続される。コンタクトホール30a~30dはSi柱12a~12dに対して自己整合で形成される。そして、コンタクトホール30a~30dを形成するための、リソグラフィ工程を必要としない。これにより、低コストで、高密度のダイナミック フラッシュ メモリが形成できる。
【0052】
(第2実施形態)
図6A~
図6Eを用いて、第2実施形態のダイナミック フラッシュ メモリの製造方法を示す。各図において、(a)は平面図、(b)は(a)のX-X’線に沿った断面図、(c)は(a)のY-Y’線に沿った断面図を示す。
【0053】
図5A~
図5Cに示した工程を行う。そして、
図6Aに示すように、垂直方向において、TiN層40(
図5DにおけるTiN層18に対応)の上面より上のHfO
2層17を除去して、HfO
2層17aを形成する。そして、全体にHfO
2層41を形成する。そして、全体にTiN層(図示せず)を被覆する。そして、CMP法により、上面がマスク材料層14a~14dの上面になるように研摩する。そして、RIE法により、上面位置がN
+層13a~13dの下端付近までエッチングしてTiN層42を形成する。そして、TiN層42の上で、且つN
+層13a~13dの周辺部に酸化アルミニウ(AlO)層43を形成する。そして、全面にSiN層(図示せず)を被覆する。そして、CMP法により、上面位置がマスク材料層14a~14dの上面になるように研磨する。そして、RIE法によりSiN層をエッチングして、N
+層13a~13d、マスク材料層14a~14dの側面のHfO
2層41を囲んでSiN層45a、45b、45c、45d(特許請求の範囲の「第4のマスク材料層」の一例である)を形成する。
【0054】
次に、
図6Bに示すように、平面視において、Si柱12a、12bに重なってX-X’線方向に伸延したマスク材料層46a(特許請求の範囲の「第5のマスク材料層」の一例である)と、Si柱12c、12dに重なってX-X’線方向に伸延したマスク材料層46b(特許請求の範囲の「第6のマスク材料層」の一例である)を形成する。なお、マスク材料層46a、46bは、マスク材料層45a、45bの側面を、例えばSiO
2層で囲み、このSiO
2層とマスク材料層14a~14dの上に形成してもよい。
【0055】
次に、
図6Cに示すように、マスク材料層14a~14d(特許請求の範囲の「第7のマスク材料層」の一例である)、45a~45d、46a、46bをマスクにして、AlO層43、TiN層をRIE法によりエッチングしてAlO層43a、43b、TiN層42a、42bを形成する。そして、全体にSiO
2層(図示せず)を被覆して、CMP法により、上面位置がマスク材料層14a~14dの上面になるように研磨してSiO2層46(特許請求の範囲の「第2の絶縁層」の一例である)を形成する。このSiO
2層46は、TiN層42a、42bの間、及び両側に、平面視においてX-X’線方向に延びた空孔47a、47b、47cを含むように形成する。これら空孔47a~47cの上面位置は、TiN層42a、42bの上端位置より低くなるように形成する。
【0056】
次に、
図6Dに示すように、マスク材料層14a~14d、45a~45dと、マスク材料層とN
+層13a~13dとを囲んだHfO
2層41と、をエッチングしてコンタクトホール47a、47b、47c、47d(特許請求の範囲の「第2のコンタクトホール」の一例である)を形成する。
【0057】
次に、
図6Eに示すように、コンタクトホール47a~47d内に導体層49a、49b、49c、49dを形成する。そして、導体層49a、49cに接して、平面視において、Y-Y’方向に伸延するビット線BL1導体層48aと、導体層49b、49dに接して、平面視において、Y-Y’方向に伸延するビット線BL2導体層48bと、を形成する。そして、ビット線BL1導体層48a、ビット線BL2導体層48bの間と、両側に、Y-Y’線方向に伸延する空孔51a、51b、51cを含んだSiO
2層50を形成する。これにより、第1実施形態と同じく、基板10上にダイナミック フラッシュ メモリが形成される。
【0058】
図6Fに、
図6Eに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層SLのN
+層11aは、全面に繋がって形成される。そして、プレート線PLに繋がるTiN層40も全体に繋がって形成される。そして、ワード線WL1に繋がるゲート導体TiN層26aが隣接したSi柱12a、12b間でX方向において互いに繋がり形成される。同じく、ワード線WL2に繋がるゲート導体TiN層26bが隣接したSi柱12c、12d間でX方向において互いに繋がり形成される。そして、N
+層13a、13cに繋がるビット線BL1と、N
+層13b、13dに繋がるビット線BL2と、がX方向と直交するY方向に形成される。
【0059】
なお、
図6Dにおいては、マスク材料層14a~14d、45a~45dと、マスク材料層とN
+層13a~13dとを囲んだHfO
2層41と、をエッチングしてコンタクトホール47a、47b、47c、47dを形成したが、マスク材料層45a~45dを除去しないで、マスク材料層14a~14d、HfO2層41を除去してコンタクトホールを形成してもよい。この場合のコンタクトホールは、
図5Gにおけるコンタクトホール30a~30dと同じように形成される。
【0060】
なお、HfO2層41の形成の前に、露出しているSi柱12a~12dの側面を低温、または室温で酸化して薄いSiO2層を形成してもよい。この場合、この薄いSiO2層とHfO2層41がゲート絶縁層となる。また、この薄いSiO2層はALD(Atomic Layer Deposition)法で形成してもよい。この場合、この薄いSiO2層は、TiN層40上にも形成される。
【0061】
また、
図6Dでは、マスク材料層14a~14d、45a~45dと、マスク材料層とN
+層13a~13dとを囲んだHfO
2層41と、をエッチングしてコンタクトホール47a、47b、47c、47dを形成した。これに対して、マスク材料層14a~14dをエッチングして、
図5Gで示したコンタクトホール30a~30dを形成したのと同じく、N
+層13a~13d上にコンタクトホールを形成してもよい。
【0062】
本実施形態は、下記の特徴を供する。
(特徴1)
本実施形態においても、第1実施形態と同じく、プレート線に繋がるゲートTiN層40は、Si柱12a~12d間のX、Y方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図れる。
(特徴2)
第1実施形態では、
図5Eに示したように、マスク材料層であるSiN層27aがSi柱12a、12b間で繋がり、SiN層27bがSi柱12c、12d間で繋がって形成される。これには、SiN層27a、27bを形成するため、Si柱12a、12b間、およびSi柱12c、12d間と、を近づけて形成する必要がある。これに対して、本実施形態では、平面視において、Si柱12a、12b、マスク材料層45a、45bに重なってX-X’線方向に伸延したマスク材料層46aと、Si柱12c、12d、マスク材料層45c、45dに重なってX-X’線方向に伸延したマスク材料層46bを形成した。そして、SiN層45a~45d、マスク材料層46a、46bをマスクにして、TiN層42をエッチングして、ワード線導体層であるTiN層42a、42bを形成した。このように、SiN層45a~45dの形成を、Si柱12a、12b間、及びSi柱12c、12d間で繋がって形成する必要がない。これにより、SiN層45a~45d形成工程が容易になる。また、空孔47a~47c、51a~51cを大きくしたり、また配置などの最適化が容易になる。
【0063】
(その他の実施形態)
なお、本発明では、Si柱2、12a~12dを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0064】
また、第1実施形態における、N+層3a、3b、11、13は、ドナー不純物を含んだSi、または他の半導体材料層より形成してもよい。また、N+層3a、3b、11、13は異なる半導体材料層より形成してもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でN+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0065】
また、
図5Aに示した、マスク材料層14a~14dは、例えば、SiO
2層、酸化アルミニウム(Al
2O
3。AlOとも称する)層、SiN層などの、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0066】
また、
図5Aに示した、マスク材料層14a~14dの厚さ、及び形状は、その後のCMPによる研磨、及びRIEエッチング、洗浄により変化する。この変化は、本発明の目的に合うものであれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
【0067】
また、
図5Eにおいて、マスク材料層27a、27bの上端位置がマスク材料層14a~14dの上端位置になるようにした。これに対し、RIE工程において、N
+層13a~13dの側面を覆う条件を満たせば、垂直方向における、マスク材料層27a、27bの上端は、マスク材料層14a~14dの側面にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0068】
また、第1実施形態では、プレート線PLと、このプレート線PLに繋がるゲート導体層5aとしてTiN層18a、18bを用いた。これに対して、TiN層18a、18bに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線WLと、このワード線WLに繋がるゲート導体層5bとしてTiN層26a、26bを用いた。これに対して、TiN層18a、18b、26a、26bに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートTiN層は、その外側を、例えばWなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0069】
また、
図6Eに示す導体層49a、49b、49c、49dは、全体が単層または複数層の金属層で形成しても、またはN
+層13a~13dに接して、例えば選択エピタキシャル結晶成長法でN
+層を形成した後に、金属層で覆ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0070】
また、
図5Eに示すSiN層27a、27bは、TiN層26a、26bを形成するためのエッチングマスク層である。SiN層27a、27bは、本実施形態におけるエッチングマスクの機能を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0071】
また、第2実施形態で、ゲート絶縁層として、Si柱12a~12dを囲んで、ゲート絶縁層となるHfO2層17a、26aを形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0072】
また、
図6Aでは、TiN層42の上で、且つN
+層13a~13dの周辺部に酸化アルミニウ(AlO)層43を形成した。AlO層43は、本工程で求められる効果を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0073】
図5Hの説明では、ビット線BL1導体層32a、ビット線BL2導体層32bを一つの工程で形成したが、まずコンタクトホール30a~30d内を第1の導体層で形成して、そして、これら導体層に繋げて、ビット線BL1導体層、ビット線BL2導体層になる導体層を形成してもよい。また、
図6Eでは、ビット線BL1導体層48a、ビット線BL2導体層48bを形成した後に、SiO
2層50を形成したが、SiO2層50を形成した後に、N
+層13a~13d上にコンタクトホールを形成してからビット線BL1導体層48a、ビット線BL2導体層48bを形成してもよい。
【0074】
また、第1実施形態では、Si柱12a~12dの平面視における形状は、円形状であった。そして、Si柱12a~12dの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるSi柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
【0075】
また、第1実施形態では、Si柱12a~12d上下に、同じ極性の導電性を有するN+層11a、13a~13dを用いて、ソース、ドレインを構成するダイナミック フラッシュ メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
【0076】
また、第1実施形態および第2実施形態では、消去動作時にソース線SLを負バイアスにして、フローティングボディFBであるチャネル領域7内の正孔群を引き抜いていたが、ソース線SLに代わり、ビット線BLを負バイアスにして、あるいは、ソース線SLとビット線BLを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0077】
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
【産業上の利用可能性】
【0078】
本発明に係る、柱状半導体素子を用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
【符号の説明】
【0079】
1、10 基板
2、12a、12b、12c、12d Si柱
3a、3b、11、11a、13、13a、13b、13c、13d N+層
4a 第1のゲート絶縁層
4b 第2のゲート絶縁層
5a 第1のゲート導体層
5b 第2のゲート導体層
6 絶縁層
7 チャネル領域
7a 第1のチャネル領域
7b 第2のチャネル領域
SL ソース線
PL プレート線
WL、WL1、WL2 ワード線
BL、BL1、BL2 ビット線
12 P層
14a、14b、14c、14d、45a、45b、45c、45d マスク材料層
17、17a、17b、33、41 HfO2層
18、18a、18b、26a、26b、34、34a、34b、40、42 TiN層
20、20a、20b、23、46、50 SiO2層
21a、21b、27a、27b、36a、36b、45a、45b、45c、45d SiN層
30a、30b、30c、30d、31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc、34a、34b、34c、47a、47b、47c、47d、51a、51b、51c コンタクトホール
32a、32b、48a、48b ビット線導体層
31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc、34a、34b、34c、51a、51b、51c 空孔
43 AlO層
49a、49b、49c、49d 導体層