特許 7513445 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G11C 7/04 20060101AFI20240702BHJP

   G11C 5/04 20060101ALI20240702BHJP

   G11C 11/44 20060101ALI20240702BHJP

   G11C 29/02 20060101ALI20240702BHJP

【ＦＩ】

G11C7/04

G11C5/04 220

G11C11/44

G11C29/02 170

【請求項の数】 18

(21)【出願番号】P 2020117214

(22)【出願日】2020-07-07

(65)【公開番号】P2022014710

(43)【公開日】2022-01-20

【審査請求日】2023-07-03

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】佐貫 朋也

(72)【発明者】

【氏名】饗場 悠太

(72)【発明者】

【氏名】田中 瞳

(72)【発明者】

【氏名】三浦 正幸

(72)【発明者】

【氏名】松尾 美恵

(72)【発明者】

【氏名】藤澤 俊雄

(72)【発明者】

【氏名】前田 高志

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０１７６０４９（ＵＳ，Ａ１）

【文献】特表２００９－５４０８０７（ＪＰ，Ａ）

【文献】国際公開第２０１９／１３３２０２（ＷＯ，Ａ１）

【文献】特開２００４－３４９４７６（ＪＰ，Ａ）

【文献】特表２０１３－５３３５７１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／０４

Ｇ１１Ｃ ５／０４

Ｇ１１Ｃ １１／４４

Ｇ１１Ｃ ２９／０２

(57)【特許請求の範囲】

【請求項1】

メモリと、
前記メモリが実装されて－４０℃以下に設定される第１基板と、
前記メモリを制御するコントローラと、
前記コントローラが実装されて－４０℃以上の温度に設定され、前記第１基板と信号伝送ケーブルを介して信号の送受を行う第２基板と、
外部接続用の複数のピンを有するとともに、前記メモリを覆うパッケージと、
前記メモリが有する複数のパッドと前記複数のピンとを接続する複数の中空ボンディングワイヤと、を備える、メモリシステム。

【請求項2】

前記メモリは、矩形状の複数のチップを積層した積層体であり、
前記複数の中空ボンディングワイヤは、前記積層体の各層のチップから四辺方向に均等に配置される、請求項１に記載のメモリシステム。

【請求項3】

メモリと、
前記メモリが実装されて－４０℃以下に設定される第１基板と、
前記メモリを制御するコントローラと、
前記コントローラが実装されて－４０℃以上の温度に設定され、前記第１基板と信号伝送ケーブルを介して信号の送受を行う第２基板と、を備え、
前記メモリは、前記メモリの動作条件を記憶する不揮発性記憶部を有し、
前記不揮発性記憶部は、前記メモリをダイシングする前のウエハを－４０℃以上の温度条件下でテストした結果に基づいて、－４０℃以上の温度で前記動作条件を記憶する、メモリシステム。

【請求項4】

前記不揮発性記憶部は、前記ウエハのテスト結果に基づいて、－４０℃以下の温度で前記不揮発性記憶部の読み出しを行うことを想定して、－４０℃以上の温度で前記動作条件を記憶する、請求項３に記載のメモリシステム。

【請求項5】

前記不揮発性記憶部は、－４０℃以下の温度で前記不揮発性記憶部の読み出しを行う場合、－４０℃以上の温度で前記不揮発性記憶部の読み出しを行う場合よりも、閾値電圧が上昇することを想定して前記動作条件を設定する、請求項４に記載のメモリシステム。

【請求項6】

前記コントローラは、－４０℃以上の温度で前記不揮発性記憶部に書き込んだ前記動作条件を－４０℃以下の温度で読み出して、エラー訂正後に再び前記不揮発性記憶部に書き込む、請求項３に記載のメモリシステム。

【請求項7】

前記コントローラは、－４０℃以上の温度で前記メモリに書き込んだデータを、－４０℃以下の特定の温度で読み出したときの閾値電圧に基づいて、前記データが書き込まれた時点での温度情報を前記不揮発性記憶部に書き込む、請求項３に記載のメモリシステム。

【請求項8】

メモリと、
前記メモリが実装されて－４０℃以下に設定される第１基板と、
前記メモリを制御するコントローラと、
前記コントローラが実装されて－４０℃以上の温度に設定され、前記第１基板と信号伝送ケーブルを介して信号の送受を行う第２基板と、を備え、
前記メモリは、－４０℃以下の温度条件下で使用を継続した結果、前記メモリの特性が劣化した場合、常温よりも高い所定の温度条件下で所定の時間継続してアニール処理を行い、前記アニール処理により前記特性が回復した後に再び－４０℃以下の温度条件下で使用される、メモリシステム。

【請求項9】

前記メモリが実装された前記第１基板を－４０℃以下の温度に制御する温度制御部を備える、請求項１乃至８のいずれか一項に記載のメモリシステム。

【請求項10】

前記メモリ及び前記第１基板の少なくとも一方は、温度検出器を有し、
前記コントローラは、前記温度検出器で検出された温度を前記温度制御部に送信し、
前記温度制御部は、前記温度検出器で検出された温度に基づいて、前記第１基板の温度を制御する、請求項９に記載のメモリシステム。

【請求項11】

前記メモリは、温度検出器を内蔵し、
前記温度検出器は、前記メモリ内の導電体の抵抗値により、前記メモリの温度を検出する、請求項８又は９に記載のメモリシステム。

【請求項12】

前記メモリを覆うパッケージの内部、前記パッケージの表面、前記第１基板上の少なくとも一つに配置される温度検出器を有し、
前記温度検出器は、熱電対に生じる電圧にて温度を検出する、請求項８又は９に記載のメモリシステム。

【請求項13】

前記メモリは、フローティングゲート又はチャージトラップ膜に電荷を保持する不揮発性メモリである、請求項１乃至１２のいずれか一項に記載のメモリシステム。

【請求項14】

前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリの少なくとも一方を有する、請求項１３に記載のメモリシステム。

【請求項15】

前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリの少なくとも一方を内蔵するＳＳＤ（Solid State Drive）である、請求項１４に記載のメモリシステム。

【請求項16】

前記メモリが実装された前記第１基板は、７７Ｋ以下の温度に設定される、請求項１乃至１５のいずれか一項に記載のメモリシステム。

【請求項17】

前記メモリは、７７Ｋ以下の温度で動作するメモリコントローラを内蔵する、請求項１６に記載のメモリシステム。

【請求項18】

前記第１基板は、液体窒素中に配置される、請求項１６又は１７に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、メモリシステムに関する。

【背景技術】

【0002】

大きな温度変動環境下、かつ、極低温環境下で使用される電子機器に使用されるメモリやストレージは安定に動作することが要求される。

【先行技術文献】

【特許文献】

【0003】

【文献】米国公開公報ＵＳ２０１９／０１６４９８５

【文献】米国特許公報ＵＳ７９１１２６５

【文献】米国特許公報ＵＳ７３６９３７７

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一態様では、極低温で安定かつ低コストで動作させることができるメモリシステムを提供するものである。

【課題を解決するための手段】

【0005】

上記の課題を解決するために、本発明の一実施形態によれば、メモリと、
前記メモリが実装されて－４０℃以下に設定される第１基板と、
前記メモリを制御するコントローラと、
前記コントローラが実装されて－４０℃以上の温度に設定され、前記第１基板と信号伝送ケーブルを介して信号の送受を行う第２基板と、を備える、メモリシステムが提供される。

【図面の簡単な説明】

【0006】

【図1】一実施形態によるメモリシステム１の概略構成を示す図。

【図2】第１変形例によるメモリシステム１の概略構成を示す図。

【図3】第２変形例によるメモリシステム１の概略構成を示す図。

【図4】第３変形例によるメモリシステム１の概略構成を示す図。

【図5A】温度検出器１２の第１例を示す図。

【図5B】温度検出器１２の第２例を示す図。

【図6】ＮＡＮＤフラッシュメモリ１００の構成を示すブロック図。

【図7】３次元構造のＮＡＮＤフラッシュメモリセルアレイの一例を示す回路図。

【図8】３次元構造のＮＡＮＤフラッシュメモリのＮＡＮＤフラッシュメモリセルアレイの一部領域の断面図。

【図9】本実施形態に係るＳＳＤにおけるメモリセルトランジスタの閾値分布の一例を示す図。

【図10】メモリチップのパッドとパッケージのピンとをボンディングワイヤで接続する際に中空ボンディングを行う例を示す断面図。

【図11A】複数のメモリチップを積層した状態を示す斜視図。

【図11B】図１１Ａの積層チップをチップ面の法線方向から見た平面図。

【図11C】図１１Ｂの矢印の方向から見た側面図。

【図12】図１に示すメモリシステムを製造する手順を模式的に示す工程図。

【図13】本実施形態によるメモリシステムで用いられるＮＡＮＤフラッシュメモリのＩＶ特性を示す図。

【図14】閾値電圧分布が重なり合う不具合に対する対策の手順を示す図。

【図15】２５０℃で２時間の熱処理を行う前後のＮＡＮＤフラッシュメモリの閾値電圧の変動特性を示す図。

【発明を実施するための形態】

【0007】

以下、図面を参照して、メモリシステムの実施形態について説明する。以下では、メモリシステムの主要な構成部分を中心に説明するが、メモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0008】

一般に物質は、温度を下げるほど電気伝導率が高くなることが知られている。特に、液体窒素の沸点温度である７７Ｋ（ケルビン）以下の極低温になると、導電体の電気伝導率は急激に高くなり、損失やノイズ無く電子状態（電気信号による情報）を伝送することができる。このような背景から、例えば量子コンピュータでは、演算処理回路を極低温で動作させることが検討されており、演算処理回路がアクセスするメモリやストレージも、演算処理回路への熱伝達を防止するために、やはり極低温で動作させる必要がある。

【0009】

また、宇宙開発が進んでいるが、宇宙空間は、太陽光が照射される場合と照射されない場合で、温度が著しく異なっており、宇宙空間で使用される電子機器に用いられるメモリやストレージは、大きな温度変動に耐えられ、かつ極低温でも安定に動作することが要求される。

【0010】

ストレージのビット単価は年々下がっており、現状では、ＮＡＮＤ型フラッシュメモリを内蔵したＳＳＤ（Solid State Drive）のビット単価が安くなっている。このため、極低温で使用されるストレージについても、ＳＳＤを使うことができれば望ましい。

【0011】

このような状況、例えば、ＳＳＤなどのストレージに関しては、ストレージを極低温で安定的にかつ低コストで動作させる技術の確立が望まれている。

【0012】

以下に説明する一実施形態によるメモリシステムは、１）量子コンピューティング向けのストレージとして使用でき、かつ２）最小のビット単価のストレージを使用でき、かつ３）宇宙産業向けのストレージとしても使用できるものである。本実施形態によるメモリシステムの構成及び動作を説明する前に、上述した１）～３）のストレージについて概略を説明する。

【0013】

１）量子コンピューティング向けのストレージ
量子コンピュータは、既存のコンピュータよりもはるかに高い演算処理能力を持っているが、量子コンピュータのＣＰＵ（Central Processing Unit）は、１Ｋ未満のｍＫの極低温で動作させることを前提としている。しかしながら、現実的には、ｍＫの極低温でＣＰＵを動作させることは困難である。その代用として、４Ｋ程度で動作するジョセフション接合型素子などの演算処理回路の開発が進められている。極低温で動作する演算処理回路に配線を繋ぐと、熱伝導が生じて演算処理回路の周辺温度が上昇するが、４Ｋ程度なら熱伝導を抑制して極低温を維持できる見込みである。

【0014】

ＣＰＵ等の演算処理回路にはメモリやストレージを接続する必要がある。信号伝送損失と熱伝導を抑制する観点では、メモリやストレージをＣＰＵと同じ温度（例えば４Ｋ）に設定するのが望ましい。ところが、メモリやストレージを４Ｋの温度で動作させるのは困難である。メモリやストレージで使用されるＣＭＯＳ回路やメモリ素子は、４Ｋでは動作しないか、特性が大きく異なるために従来と同じ動作をさせることはできない。しかしながら、後述するように本発明者の実験によれば、７７Ｋでは動作することがわかった。量子コンピュータのＣＰＵを例えば４Ｋで動作させる場合に、ＣＰＵとは別の基板にメモリを実装して例えば７７Ｋに設定した場合、メモリからの熱がＣＰＵに伝達されないようにＣＰＵとメモリを配置することは可能である。そこで、本実施形態によるメモリシステムは、７７Ｋ程度の極低温下でもメモリを正常に動作させることができることを特徴の一つとしている。

【0015】

２）最小ビット単価のストレージ
量子コンピュータは、実用化に向けて、種々の技術開発が進められており、極低温で安定して読み書きを行えるメモリに対する需要はますます高まることが予想される。メモリやストレージには、動作原理が異なる種々のタイプのものが存在するが、扱うデータ量は年々増え続けているため、ビット単価が最小のメモリを極低温で安定して動作させることが求められている。現時点では、ＳＳＤに用いられるＮＡＮＤフラッシュメモリが他のメモリや各種の記録装置よりもビット単価が安価であると言われている。よって、本実施形態によるメモリシステムは、ＮＡＮＤフラッシュメモリを極低温（例えば７７Ｋ）で安定して動作させることを特徴の一つとしている。なお、後述するように、本実施形態によるメモリシステムに用いられるメモリは、必ずしもＮＡＮＤフラッシュメモリに限定されるものではないが、ＮＡＮＤフラッシュメモリを用いた場合でも、極低温で安定して使用することができる。

【0016】

３）宇宙産業向けのストレージ
宇宙空間では、太陽光が当たらない場所と当たる場所で、温度が－２００℃近く～１００℃以上まで大きく変動する。宇宙空間で使用する電子機器は、大きな温度変動に耐えられる設計になっていて、内部にヒーターや冷却装置を持ち、内部の電子部品が室温に近い環境で動作させることができるが、コストが高くなるという問題がある。宇宙開発は、今後ますます進展する見込みであり、できるだけ安い価格で安定して動作するメモリが望まれている。

【0017】

以上の１）～３）のストレージとしても利用可能なメモリシステムについて、以下に詳細に説明する。図１は一実施形態によるメモリシステム１の概略構成を示す図である。図１に示すように、一実施形態によるメモリシステム１は、信号伝送ケーブル２で互いに接続された第１基板３及び第２基板４を備えている。第１基板３及び第２基板４の種類は特に問わないが、例えばプリント配線板やガラス基板などである。信号伝送ケーブル２の種類及び長さも問わないが、信号伝送ケーブル２は例えば数十ｃｍ以上の長さを有する。信号伝送ケーブル２は、例えば、ＦＰＣ（Flexible Printed Circuit）でもよいし、その他の信号伝送ケーブル２、例えばＵＳＢ（Universal Serial Bus）信号伝送ケーブル２などでもよい。信号ケーブルを数十ｃｍ以上とするのは、第１基板３と第２基板４との間での熱の伝達を防止するためである。

【0018】

第１基板３上にはメモリ５が実装されており、－４０℃以下に設定される。なお、温度計や温度センサは環境条件等により測定誤差を含むため、本明細書における「－４０℃以下」とは、目標温度を「－４０℃以下」にする趣旨であり、温度センサ等による測定誤差に起因して、－４０℃よりも若干高い温度に設定される場合もありうる。メモリ５の種類は問わないが、典型的には、ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリ等の不揮発性メモリである。その他の種々の不揮発性メモリ、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＲＡＭ（Phase change RAM）、ＲｅＲＡＭ（Resistive RAM）などをメモリ５として用いることも可能である。また、メモリ５は、ＤＲＡＭ（Dynamic RAM）等の揮発性メモリ５でもよい。以下では、メモリ５としてＮＡＮＤフラッシュメモリ１００を用いる例を主に説明する。

【0019】

本明細書では、ＮＡＮＤフラッシュメモリを実装した第１基板３をＳＳＤモジュールと呼ぶことがある。メモリ５は、パッケージングされた状態で第１基板３に実装される。一つのパッケージの中に、複数個のメモリチップ１１が積層される場合もありうる。本明細書では、第１基板３に実装されるメモリチップを内蔵するパッケージを総称してメモリ５と呼ぶ。また、メモリ５が実装された第１基板３は、筐体又は樹脂等で覆われてモジュール化されていてもよい。この場合、モジュールの内部の温度を－４０℃以下に設定することを想定している。メモリ５が実装された第１基板３を－４０℃以下に設定する理由は、本実施形態では極低温でメモリ５を動作させることを想定しているためである。通常のメモリ５が動作を保証する最低温度は－４０℃であることが多いが、本実施形態によるメモリ５は、通常のメモリの動作保証温度以下の温度である－４０℃以下の温度で使用することを想定している点で、通常のメモリとは異なる。－４０℃以下でメモリ５を動作させた場合の特性等については、後述する。メモリ５は、内部にメモリコントローラを有するが、メモリコントローラについては７７Ｋで動作することが本発明者の実験により確認済みである。

【0020】

第２基板４上にはコントローラ６が実装されており、－４０℃以上に設定される。コントローラ６は、ホスト機器からの指示に応じて、メモリ５に対するデータの書き込み、読み出し又は消去を制御する。コントローラ６は、ＣＭＯＳ回路によって構成されており、動作保証範囲は一般的に－４０℃～１２５℃であるため、従来のＳＳＤ製品に使われている技術で製造されたものを使用することができる。

【0021】

本発明者は、既存のＮＡＮＤフラッシュメモリが実装された基板を液体窒素（７７Ｋ、約－１９６℃）に浸して動作実験を行った。その結果、正常に読み出し動作を行えることを確認した。

【0022】

以上の実験結果を踏まえて、本実施形態によるメモリシステム１では、メモリ５が実装された第１基板３を、通常のメモリ５の動作保証最低温度である－４０℃以下で動作させることにした。

【0023】

図１の例では、メモリ５が実装された第１基板３を例えば液体窒素の中に浸すことを想定している。液体窒素は、工業的に安価なコストで製造できるため、液体窒素の中に第１基板３を浸すこと自体は、それほどコストをかけずに実現可能である。なお、第１基板３は、－４０℃以下の温度に設定すればよいため、液体窒素以外の冷媒を用いて、冷媒中に第１基板３を配置すればよい。

【0024】

本発明者は、コントローラ６が実装された第２基板４についても、－４０℃以下で動作するか否かの実験を行った。具体的には、コントローラ６が実装された第２基板４を複数用意して、それぞれを液体窒素に浸して動作実験を行ったところ、すべての第２基板４のコントローラ６が動作しなかった。その要因として、コントローラ６にはロジック回路が内蔵されており、ロジック回路は－４０℃までしか動作保証をしていないことから、ロジック回路内の各信号のタイミングがずれて誤動作したことなどが考えられる。また、コントローラ６は、第１基板３に実装されたすべてのメモリ５を制御するため、発熱が生じやすく、例えば液体窒素に第２基板４を浸した場合に液体窒素の消費量が大きくなり、冷却コストが高くなるという問題もある。

【0025】

そこで、本実施形態では、コントローラ６が実装された第２基板４については、－４０℃以上の温度に設定することにした。

【0026】

メモリ５が実装された第１基板３を－４０℃以下に設定する具体的な一例として、図２に示す第１変形例によるメモリシステム１ａのように、－４０℃以下の冷媒７が収納された筐体８の中に第１基板３を入れることが考えられる。冷媒７としては、例えば液体窒素や液体二酸化炭素などの沸点が－４０℃以下の液体である。また、冷媒７は、人間に無害の物質である必要があることに加えて、安価に入手できるものが望ましい。筐体８は、冷媒７が大気に触れて冷媒７の温度が上昇することを防止し、かつ冷媒７が大気中に拡散して冷媒７の量が減ることを防止するために、できるだけ開口部を小さくした断熱容器等が考えられる。

【0027】

一方、コントローラ６が実装された第２基板４は、－４０℃以上に設定すればよいため、冷媒７や冷却部材を用いずに例えば室温に設定してもよい。ただし、コントローラ６が発熱するおそれがある場合は、ヒートシンクなどの冷却部材をコントローラ６に接触させる等の放熱対策が適宜行われる。

【0028】

図３は図１の第２変形例によるメモリシステム１ｂの概略構成を示す図である。図３のメモリシステム１ｂは、メモリ５が実装された第１基板３とコントローラ６が実装された第２基板４の他に、温度制御部９を備えている。温度制御部９は、メモリ５が実装された第１基板３を－４０℃以下の温度に制御する。

【0029】

図４は図３の構成をより具体化した第３変形例によるメモリシステム１ｃのブロック図である。図４のメモリシステム１ｃは、冷媒７が収納された筐体８の中に第１基板３を入れるとともに、冷媒７の温度と量の少なくとも一方を制御する冷媒制御部１０を備えている。温度制御部９は、後述するように、第１基板３又はメモリ５の温度を検出する後述する温度検出器からの温度情報に基づいて冷媒制御部１０を制御する。冷媒制御部１０は、第１基板３が－４０℃以下になるように、筐体８内の冷媒７の温度と量の少なくとも一方を制御する。

【0030】

図５Ａは温度検出器１２の第１例を示す図、図５Ｂは温度検出器１２の第２例を示す図である。図５Ａと図５Ｂはいずれも、第１基板３上に積層された複数のメモリチップ１１をパッケージ１３で覆ったメモリ５を備えている。

【0031】

図５Ａの温度検出器１２は、第１基板３上に実装されるメモリ５に内蔵されている。図５Ａは、第１基板３上に複数のメモリチップ１１が積層される例を示しているが、必ずしもメモリチップ１１ごとに温度検出器１２を設ける必要はない。極低温では、熱伝導性がよくなるため、積層された複数のメモリチップ１１の温度差は小さくなる。よって、積層された複数のメモリチップ１１のうち、一部のメモリチップ１１に温度検出器１２を設けることで、温度検出器１２を内蔵しないメモリチップ１１の温度も精度よく推定できる。

【0032】

図５Ａの温度検出器１２は、例えばメモリチップ１１内の導電体（例えば配線パターン）の抵抗値の変化に基づいて、温度を検出する。これにより、小さな回路面積で精度よく温度を検出できる。温度検出器１２で検出された温度情報は、信号伝送ケーブル２を介してコントローラ６に送られる。コントローラ６は、温度制御部９に対して温度情報を送信する。なお、温度制御部９は、例えばホスト機器に内蔵されていてもよい。ホスト機器からの指令で、第１基板３を冷却する冷媒７の温度や量が制御されてもよい。

【0033】

図５Ｂの第２例では、積層された複数のメモリチップ１１のうちの一部のメモリチップ１１の内部に温度検出器１２を設けるとともに、最上層のメモリチップ１１の上面と第１基板３上にも温度検出器１２を設けている。図５Ｂでは省略しているが、パッケージ１３の表面に温度検出器１２を設けてもよい。このように、メモリチップ１１の内部だけでなく、パッケージの内部や表面、第１基板３上に温度検出器１２を設けることで、積層された複数のメモリチップ１１の温度を精度よく検出できる。

【0034】

上述したように、第１基板３は－４０℃以下に設定されるが、例えば－４０℃に近い温度での熱伝導率は、－１００℃以下の温度での熱伝導率よりも低い。よって、例えば第１基板３を－４０℃に近い温度に設定する場合には図５Ｂのようにメモリチップ１１の内部以外の箇所にも温度検出器１２を設けて各メモリチップ１１の温度を推定し、熱伝導率が十分に高い極低温に第１基板３を設定する場合は、図５Ａのように一部のメモリチップ１１の内部だけに温度検出器１２を設けてもよい。

【0035】

図５Ｂのメモリチップ１１の上面又は第１基板３上に配置された温度検出器１２は、例えば異なる２つの金属を接続した熱電対であってもよい。熱電対を用いて温度計測を行うことで、小さい回路面積で精度よく温度を検出できる。

【0036】

［ＮＡＮＤフラッシュメモリ］
本実施形態によるメモリ５として、ビット単価の安いＮＡＮＤフラッシュメモリ１００を用いることができる。ＮＡＮＤフラッシュメモリ１００と、図１のコントローラ６に対応するコントローラ２００でＳＳＤを構成することができる。図６はＳＳＤの概略構成を示すブロック図である。図１に示したように、ＮＡＮＤフラッシュメモリ１００は第１基板３に実装され、コントローラ２００は第２基板４に実装される。

【0037】

ＮＡＮＤフラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、図１に示す信号伝送ケーブル２内に設けられるＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤフラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤフラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばパーソナルコンピュータ等の電子機器であり、ホストバスは、例えばＰＣＩｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＵＦＳ（Universal Flash Storage）、Ethernet（登録商標）などのインタフェースに従ったバスである。ＮＡＮＤバスは、Toggle IFなどのＮＡＮＤインタフェースに従って信号の送受信を行う。

【0038】

コントローラ２００は、ホストインタフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。

【0039】

ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。

【0040】

ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えばＣＰＵ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はファームウェアをＣＰＵが実行することで実現されても良いし、またはハードウェアで実現されても良い。

【0041】

ＮＡＮＤインタフェース回路２５０は、信号伝送ケーブル２内のＮＡＮＤバスを介してＮＡＮＤフラッシュメモリ１００と接続され、ＮＡＮＤフラッシュメモリ１００との通信を司る。そしてＮＡＮＤインタフェース回路２５０は、ＣＰＵ２３０から受信した命令に基づき、種々の信号をＮＡＮＤフラッシュメモリ１００へ送信し、またＮＡＮＤフラッシュメモリ１００から受信する。バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。

【0042】

ＲＡＭ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリ５であり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。

【0043】

ＥＣＣ回路２６０は、ＮＡＮＤフラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。

【0044】

次に、ＮＡＮＤフラッシュメモリ１００の構成について説明する。図６はＮＡＮＤフラッシュメモリ１００を備えたメモリシステム１、１ａ、１ｂ、１ｃのブロック図である。図６に示すようにＮＡＮＤフラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、カラム制御回路１４０、レジスタ群１５０、及びシーケンサ１６０を備える。

【0045】

メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図６では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。

【0046】

ロウデコーダ１２０は、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。

【0047】

カラム制御回路１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。

【0048】

レジスタ群１５０は、アドレスレジスタやコマンドレジスタなどを有する。アドレスレジスタは、コントローラ２００から受信したアドレスを保持する。コマンドレジスタは、コントローラ２００から受信したコマンドを保持する。

【0049】

シーケンサ１６０は、レジスタ群１５０に保持された種々の情報に基づき、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。

【0050】

図７は３次元構造のＮＡＮＤフラッシュメモリセルアレイ１１０の一例を示す回路図である。図７は、３次元構造のＮＡＮＤフラッシュメモリセルアレイ１１０内の複数のブロックのうちの１つのブロックＢＬＫの回路構成を示している。ＮＡＮＤフラッシュメモリセルアレイ１１０の他のブロックも図７と同様の回路構成を有する。なお、本実施形態は、２次元構造のメモリセルにも適用可能である。

【0051】

図７に示すように、ブロックＢＬＫは、例えば４つのフィンガーＦＮＧ（ＦＮＧ０～ＦＮＧ３）を有する。また各々のフィンガーＦＮＧは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば縦続接続された８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを有する。本明細書では、各々のフィンガーＦＮＧをストリングＳｔと呼ぶ場合がある。

【0052】

なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴの個数は８個に限られない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２の間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は、選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は、選択トランジスタＳＴ２の電流経路の一端に接続されている。

【0053】

フィンガーＦＮＧ０～ＦＮＧ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のフィンガーＦＮＧ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のフィンガーＦＮＧ０～ＦＮＧ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもフィンガーＦＮＧ０～ＦＮＧ３のそれぞれ毎に独立している。

【0054】

ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極には、それぞれワード線ＷＬ０～ＷＬ７が接続されており、また、同一のフィンガーＦＮＧ内の各ＮＡＮＤストリングＮＳ中のｉ番目のメモリセルトランジスタＭＴｉ（ｉ＝０～ｎ）は、同一のワード線ＷＬｉ（ｉ＝０～ｎ）によって共通接続されている。すなわち、ブロックＢＬＫ内の同一行のメモリセルトランジスタＭＴｉの制御ゲート電極は、同一のワード線ＷＬｉに接続される。

【0055】

各ＮＡＮＤストリングＮＳは、ワード線ＷＬｉに接続するとともにビット線にも接続される。各ＮＡＮＤストリングＮＳ内の各メモリセルは、ワード線ＷＬｉ及びセレクトゲート線ＳＧＤ０～ＳＧＤ３を識別するアドレスとビット線を識別するアドレスとで識別可能である。上述した通り、同一のブロックＢＬＫ内にあるメモリセル（メモリセルトランジスタＭＴ）のデータは、一括して消去される。一方、データの読み出し及び書き込みは、物理セクタＭＳ単位で行われる。１物理セクタＭＳは、１つのワード線ＷＬｉに接続され、かつ１つのフィンガーＦＮＧに属する複数のメモリセルを含む。

【0056】

コントローラ２００は、一つのフィンガー内の１本のワード線に接続されている全ＮＡＮＤストリングＮＳを単位として、書込み（プログラム）を行う。このため、コントローラ２００がプログラムを行うデータ量の単位は、４ビット×ビット線数になる。

【0057】

リード動作及びプログラム動作時において、物理アドレスに応じて、１本のワード線ＷＬｉ及び１本のセレクトゲート線ＳＧＤが選択され、物理セクタＭＳが選択される。なお、本明細書では、メモリセルにデータを書き込むことを、必要に応じてプログラムと呼ぶ。

【0058】

図８は３次元構造のＮＡＮＤフラッシュメモリ１００のＮＡＮＤフラッシュメモリセルアレイ１１０の一部領域の断面図である。図８に示すように、半導体基板のｐ型ウェル領域（P-well）４１上に複数のＮＡＮＤストリングＮＳが上下方向に形成されている。すなわち、ｐ型ウェル領域４１上には、セレクトゲート線ＳＧＳとして機能する複数の配線層４２、ワード線ＷＬｉとして機能する複数の配線層４３、及びセレクトゲート線ＳＧＤとして機能する複数の配線層４４が上下方向に形成されている。

【0059】

そして、これらの配線層４２、４３、４４を貫通してｐ型ウェル領域４１に達するメモリホール４５が形成されている。メモリホール４５の側面には、ブロック絶縁膜４６、電荷蓄積層４７、及びゲート絶縁膜４８が順次形成され、更にメモリホール４５内に導電膜４９が埋め込まれている。導電膜４９は、ＮＡＮＤストリングＮＳの電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域である。電荷蓄積層４７は、チャージトラップ膜で形成されてもよいし、フローティングゲートで形成されてもよい。

【0060】

各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域４１上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。導電膜４９の上端には、ビット線ＢＬとして機能する配線層が形成される。

【0061】

さらに、ｐ型ウェル領域４１の表面内には、ｎ＋型不純物拡散層及びｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ５０が形成され、コンタクトプラグ５０上には、ソース線ＳＬとして機能する配線層が形成される。またｐ＋型不純物拡散層上にはコンタクトプラグ５１が形成され、コンタクトプラグ５１上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層が形成される。ウェル配線ＣＰＷＥＬＬは消去電圧を印加するために用いられる。

【0062】

図８に示したＮＡＮＤフラッシュメモリセルアレイ１１０は、図８の紙面の奥行き方向に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのフィンガーＦＮＧが形成される。他のフィンガーＦＮＧは例えば図８の左右方向に形成されている。図７には４つのフィンガーＦＮＧ０～３が図示されているが、図８にはコンタクトプラグ５０，５１の間に３つのフィンガーを配置した例を示している。

【0063】

図９は本実施形態に係るＳＳＤにおけるメモリセルトランジスタＭＴの閾値分布の一例を示す図である。図９は、４ビット／Ｃｅｌｌ（ＱＬＣ（Quadruple Level Cell））の不揮発性メモリ５の閾値領域の分布の一例を示している。不揮発性メモリ５では、メモリセルの電荷蓄積層４７に蓄えられた電子の電荷量により情報を記憶する。各メモリセルは、電子の電荷量に応じた閾値電圧を有する。そして、メモリセルに記憶する複数のデータ値を、閾値電圧が異なる複数の領域（閾値領域）にそれぞれ対応させる。

【0064】

図９の領域Ｓ０～Ｓ１５は、１６個の閾値領域内の閾値分布を示している。図９の横軸は閾値電圧を示し、縦軸はメモリセル数（セル数）である。閾値分布とは、閾値が変動する範囲である。このように、各メモリセルは、１５個の境界によって仕切られた１６個の閾値領域を有し、各閾値領域は、固有の閾値分布を有する。Ｖｒ１～Ｖｒ１５は、各閾値領域の境界となる閾値電圧である。

【0065】

ＮＡＮＤフラッシュメモリ１００のような不揮発性メモリ５では、メモリセルの複数の閾値領域に複数のデータ値をそれぞれ対応させる。この対応をデータコーディングという。このデータコーディングをあらかじめ定めておき、データの書き込み（プログラム）時には、データコーディングに従って記憶するデータ値に応じた閾値領域内となるようにメモリセル内の電荷蓄積層４７に電荷を注入する。そして、読み出し時には、メモリセルに読み出し電圧を印加し、読み出し電圧よりメモリセルの閾値が低いか高いかにより、データ論理が決定される。

【0066】

データの読み出し時には、読み出し対象の境界の読み出しレベルよりも、読み出し対象のメモリセルの閾値が低いか高いかでデータの論理が決定される。閾値が最も低い場合は、「消去」状態であり、全てのビットのデータが”１”と定義される。閾値が、「消去」状態よりも高い場合は、「プログラムされた」状態であり、コーディングに従ってデータが”１”または”０”と定義される。

【0067】

［ワイヤボンディング］
上述したように、第１基板３は－４０℃以下の温度に設定されるが、第１基板３上に複数のメモリチップ１１を積層する場合、各層のメモリチップ１１のパッドとパッケージの外部接続用のピンとをボンディングワイヤで接続する必要がある。－４０℃以下の温度に設定した状態では、ボンディングワイヤが縮んで圧縮応力が働き、ボンディングワイヤとパッド（ピン）との接合力が弱くなり、場合によってはボンディングワイヤがパッド（ピン）から外れてしまったり、ボンディングワイヤが断線するおそれがある。特に、ボンディングワイヤの周囲が樹脂で覆われている場合、樹脂と金属では低温時の熱収縮率が異なるため、樹脂と金属の熱収縮率のずれによってボンディングワイヤの断線や接続不良が生じやすくなる。

【0068】

そこで、本実施形態では、中空ボンディングを採用することができる。図１０はメモリチップ１１のパッドとパッケージ１３のピンとをボンディングワイヤ１５で接続する際に中空ボンディングを行う例を示す断面図である。図１０の例では、メモリチップ１１の周囲は樹脂部材では覆われておらず、中空になっている。メモリチップ１１は、パッケージ１３の凹部に配置され、凹部内のメモリチップ１１の上方には、パッケージ１３を封止するためのリッド部材１４が配置されている。リッド部材１４、パッケージ１３及びメモリチップ１１で囲まれる中空部にボンディングワイヤ１５が配置されている。中空部は、真空にしてもよいし、特定の気体（例えば窒素）を除去（パージ）してもよい。図１０に示すようにボンディングワイヤ１５の周囲を樹脂で覆わないように中空ボンディングを行うことで、樹脂部材と金属部材との熱収縮率の違いによるボンディングワイヤ１５の断線や接続不良を防止できる。

【0069】

図１０はパッケージ１３の凹部に単層のメモリチップ１１を配置する例を示したが、積層された複数のメモリチップ１１を配置してもよい。複数のメモリチップ１１を積層する場合、図１１Ａの斜視図に示すように、矩形状のメモリチップ１１の四辺から均等にボンディングワイヤ１５を引き出すのが望ましい。これにより、メモリチップ１１を四辺から略同一の力で支持することになり、応力の偏りがなくなって、一部のボンディングワイヤ１５に過度の応力がかからなくなり、ボンディングワイヤ１５の断線等の不具合を防止できる。

【0070】

図１１Ｂは図１１Ａの積層チップをチップ面の法線方向から見た平面図、図１１Ｃは図１１Ｂの矢印の方向から見た側面図である。なお、図１１Ａと図１１Ｂは簡略化のために２つのメモリチップ１１を積層した状態を示すのに対し、図１１Ｃは４つのメモリチップ１１を積層した状態を示している。図示のように、各メモリチップ１１を段差を持たせて積層することで、積層順が偶数のメモリチップ１１のボンディングワイヤ１５を同一方向に引き出し、積層順が奇数のメモリチップ１１のボンディングワイヤ１５を反対側に引き出すことができる。各層とも、四辺のうち隣り合う二辺からボンディングワイヤ１５を引き出しており、２つのメモリチップ１１を積層したときに、四辺方向に均等にボンディングワイヤ１５が引き出されるようにし、ボンディングワイヤ１５に均等な応力がかかるようにしている。また、いずれのボンディングワイヤ１５も、中空ボンディングが可能であり、ボンディングワイヤ１５の断線防止を図ることができる。

【0071】

［メモリシステムの製造手順］
図１２は図１に示すメモリシステム１、１ａ、１ｂ、１ｃを製造する手順を模式的に示す工程図である。半導体装置の製造工程では、ウエハ２１の状態で半導体テスタ２２を用いて電気特性等の検査が行われる。半導体テスタ２２は、一般には０℃～８５℃の温度範囲を動作保証温度としており、－４０℃までの温度で動作する特殊な半導体装置を検査する半導体テスタ２２に限って－４０℃まで動作保証をしている。本実施形態では、メモリ５が実装された第１基板３を－４０℃以下に設定するため、その温度条件下では既存の半導体テスタ２２で検査をすることはできない。－４０℃以下の温度で検査可能な半導体テスタ２２を開発するのには膨大な時間と費用がかかるおそれがある。そこで、本実施形態では、図１２の工程図に示すように、第１基板３に実装されるメモリ５については、ダイシングする前のウエハ２１の状態で、既存の半導体テスタ２２を用いて、その半導体テスタ２２の動作保証温度（例えば、０℃～８５℃の温度範囲）で検査を行う（ステップＳ１）。検査にパスしたウエハ２１をダイシングして個々のメモリチップ１１に個片化し（ステップＳ２）、パッケージングを行う（ステップＳ３）。その後、パッケージ化されたメモリ５を第１基板３に実装するとともに、コントローラ６を第２基板４に実装する（ステップＳ４）。この後、メモリチップ１１が実装された第１基板３を－４０℃以下に設定した検査を行う。

【0072】

図１２のステップＳ１において半導体テスタ２２で検査を行う際、ＮＡＮＤフラッシュメモリ１００内のＲＯＭとして使用する一部のメモリ領域（以下、ＲＯＭブロックと呼ぶ）に、ＮＡＮＤフラッシュメモリ１００の動作に必要な情報を書き込む場合がある。ＲＯＭブロック内のデータは、極低温でも正常にデータを読み出せなければならない。そのためには、ＲＯＭブロックにデータを書き込む半導体検査工程の温度（例えば室温）から、実使用時には－４０℃以下の温度（例えば７７Ｋ）に下げることを予め念頭に置いて、ＲＯＭブロック内にデータを書き込む必要がある。

【0073】

［ＲＯＭブロックの書き込み］
図１３は本実施形態によるメモリシステム１、１ａ、１ｂ、１ｃで用いられるＮＡＮＤフラッシュメモリ１００のメモリセルトランジスタのＩＶ特性を示す図である。図１３の横軸はゲート電圧、縦軸はソース電流である。図１３にはＮＡＮＤフラッシュメモリ１００の温度を変えた場合のＩＶ特性曲線を示している。波形ｗ１は８５℃、波形ｗ２は室温（ＲＴ：Room Temperature）、波形ｗ３は７７Ｋ（－１９６℃）、波形ｗ４は－１００℃である。

【0074】

図１３の波形ｗ５は、基準となるソース電流（例えば１ナノアンペア）を示している。波形ｗ１～ｗ４と、波形ｗ５との各交点におけるゲート電圧はメモリセルトランジスタの閾値電圧（Ｖth）であり、その差は、室温と７７Ｋでは１Ｖ程度になる。具体的には、７７Ｋの閾値電圧は、室温の閾値電圧よりも１Ｖ程度高い方にシフトする。これはすなわち、温度が下がるほど、ＮＡＮＤフラッシュメモリ１００の閾値電圧が上昇することを意味する。よって、半導体検査工程にて、ウエハ２１の状態で各ＮＡＮＤフラッシュメモリ１００内のＲＯＭブロックに設定情報を書き込む際には、ＲＯＭブロック内のデータを－４０℃以下の温度（例えば７７Ｋ）で読み出すことを念頭に置いて、例えば室温時の閾値電圧よりも１Ｖ程度低い閾値電圧になるようにデータを書き込む。これにより、－４０℃以下の温度に設定したときに、閾値電圧が上昇することから、エラーが少なくなり、正常にデータを読み出すことが可能となる。

【0075】

また、メモリ５が実装された第１基板３を－４０℃以下の温度（例えば７７Ｋ）に設定した状態で、ＮＡＮＤフラッシュメモリ１００内のデータを読み出してエラー訂正を行い、エラー訂正後のデータを再度ＮＡＮＤフラッシュメモリ１００に記憶するようにしてもよい。これにより、極低温でエラー訂正したデータを、その温度でＮＡＮＤフラッシュメモリ１００に記憶すれば、同じ温度条件に設定されている限りにおいては、閾値電圧は変動しないため、その後のデータ読み出し時のエラー発生頻度を低下させることができる。

【0076】

なお、ＮＡＮＤフラッシュメモリ１００内にデータを書き込む際には、書き込み時の温度情報を合わせて書き込むようにしてもよい。図１３に示すように、温度によってＮＡＮＤフラッシュメモリ１００の閾値電圧は変動する。このため、第１基板３を－４０℃以下の特定の温度に設定した場合には、ＮＡＮＤフラッシュメモリ１００にデータを書き込んだときの温度と、－４０以下の特定の温度とに基づいて、特定の温度でのＮＡＮＤフラッシュメモリ１００の閾値電圧を把握することができる。

【0077】

なお、ＮＡＮＤフラッシュメモリ１００に書き込んだデータは、時間とともに保持特性が低下して、リテンションエラーが起きる可能性が高くなる。このため、メモリ５が実装された第１基板３を－４０℃以下の温度に設定する場合には、－４０℃以下の温度に設定する直前にＲＯＭブロック等にデータを書き込むのが望ましい。

【0078】

図１に示すメモリ５が実装された第１基板３を、複数の温度条件で使用する場合、メモリ５内に複数の温度条件に対応した複数のメモリ領域を設けてもよい。より具体的な一例としては、ＮＡＮＤフラッシュメモリ１００内に、－４０℃以上の温度条件で書き込み読み出しをするブロックと、７７Ｋ（約１９６℃）で書き込み読み出しをするブロックとを設けてもよい。各ブロックにデータを書き込む際には、読み出す温度を考慮に入れて、書き込み電圧を調整することもできる。

【0079】

［熱処理による特性改善］
ＮＡＮＤフラッシュメモリ１００は、読み書きを繰り返すと、隣り合う閾値電圧分布が重なり合うという不具合が生じる。図１４は閾値電圧分布が重なり合う不具合に対する対策の手順を示す図である。図１４のステップＳ１１のように、隣り合う閾値電圧分布が重なり合っている場合、ＮＡＮＤフラッシュメモリ１００をパッケージ１３されたままで高温で所定時間、熱処理を行うことで（ステップＳ１２）、閾値電圧分布の重なりを解消することができる（ステップＳ１３）。

【0080】

図１５は２５０℃で２時間の熱処理を行う前後のＮＡＮＤフラッシュメモリ１００の閾値電圧の変動特性を示す図である。図１５には４つの書き込み条件（１）～（３）の熱処理前後の閾値変動ΔＶth1～ΔＶth3が図示されている。（１）のΔＶth1は初期の状態で１回だけ読み書きした場合の閾値変動である。（２）のΔＶth2は初期の状態から１２００回の読み書きを繰り返した後での閾値変動である。（３）のΔＶth3は２５０℃で２時間の熱処理後の閾値変動である。

【0081】

読み書きを繰り返すことによって閾値電圧の変動は大きくなっているが、図１５に示すように、熱処理を行うことで、ＮＡＮＤフラッシュメモリ１００の閾値電圧の変動を抑制でき、再び初期の状態に戻すことができる。本実施形態にあるようにＮＡＮＤフラッシュメモリ１００を－４０℃以下の温度で使用し、ある程度の回数の読み書きを繰り返したことによってメモリセルトランジスタの閾値電圧の分布の重なりが大きくなってきた場合には、一旦－４０℃以下の環境の外にだして、高温で熱処理をすることによって初期の特性に戻し、再び－４０℃以下の環境で使用することができる。

【0082】

このように、本実施形態では、ＮＡＮＤフラッシュメモリ１００が－４０℃以下の温度でも正常に読み書きができることと、コントローラ６については－４０℃以上であれば正常に動作できることが実験により確かめられたことから、図１に示すように、メモリ５が実装される第１基板３を－４０℃以下に設定し、第１基板３に信号伝送ケーブル２で接続されコントローラ６が実装される第２基板４を－４０℃以上に設定する。－４０℃以下でメモリ５の読み書きをすることで、メモリ５のアクセス速度を向上させることができる。また、コントローラ６は、－４０℃以上で動作させるため、既存のコントローラ６をそのまま利用でき、開発コストを抑制できる。コントローラ６は、第１基板３に実装されたすべてのメモリ５を制御することから、動作時間が長く、消費電力が大きく発熱量が大きいが、本実施形態ではコントローラ６を－４０℃以上で動作させるため、第１基板３を冷却するために用いられる冷媒７（例えば液体窒素）の使用量を抑制でき、保守費用を低く抑えることができる。

【0083】

また、第１基板３と第２基板４を信号伝送ケーブル２で接続しているため、第２基板４上のコントローラ６の熱が第１基板３に伝達されることを防止でき、それほどコストをかけずに第１基板３を低い温度に維持できる。

【0084】

本実施形態の一具体例としては、冷媒７として安価な液体窒素の中に、メモリ５が実装された第１基板３を浸し、第１基板３に接続された信号伝送ケーブル２の他端側に接続される第２基板４を、－４０℃以上の温度に設定してコントローラ６を動作させることができる。特に高価な部材を用いずに、既存の部材を用いてメモリシステム１、１ａ、１ｂ、１ｃを構築できるため、開発コスト及び保守コストを抑制できる。

【0085】

本実施形態によるメモリシステム１、１ａ、１ｂ、１ｃは、－４０℃以下の極低温でメモリ５の読み書きを行うことを想定しているため、例えば量子コンピュータが使用するメモリ５に適用可能である。本実施形態によるメモリシステム１、１ａ、１ｂ、１ｃでは、第２基板４に実装されたコントローラ６を－４０℃以上で動作させるが、第１基板３と第２基板４は信号伝送ケーブル２により熱を遮断しているため、量子コンピュータなどへの適用も容易に行える。

【0086】

また、本実施形態によるメモリシステム１、１ａ、１ｂ、１ｃは、宇宙空間などの温度差が非常に大きい場所でも使用することができる。上述したように、第１基板３に実装されるメモリ５内に、複数の温度条件に対応する複数のメモリ領域を設けて、各メモリ領域には、対応する温度条件に最適な閾値電圧を設定することができるため、幅広い温度条件でメモリ５を使用することができる。

【0087】

さらに、第１基板３に実装されるメモリ５として、ビット単価が最も安いＮＡＮＤ型フラッシュメモリ５を使用でき、またコントローラ６は既存のものを流用できるため、本実施形態によるメモリシステム１、１ａ、１ｂ、１ｃの部材コストを低く抑えることができる。

【0088】

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

【符号の説明】

【0089】

１、１ａ、１ｂ、１ｃ メモリシステム、２ 信号伝送ケーブル、３ 第１基板、４ 第２基板、５ メモリ、６ コントローラ、７ 冷媒、８ 筐体、９ 温度制御部、１０ 冷媒制御部、１１ メモリチップ、１２ 温度検出器、１３ パッケージ、１００ ＮＡＮＤフラッシュメモリ、２００ コントローラ、１４ リッド部材、１５ ボンディングワイヤ

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図12】

【図13】

【図14】

【図15】