特許 7513553 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240702BHJP

   H01L 29/739 20060101ALI20240702BHJP

   H01L 21/336 20060101ALI20240702BHJP

   H01L 29/06 20060101ALI20240702BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 655A

H01L29/78 652K

H01L29/78 652F

H01L29/78 658H

H01L29/78 658F

H01L29/78 652D

H01L29/06 301D

H01L29/06 301V

【請求項の数】 10

(21)【出願番号】P 2021039142

(22)【出願日】2021-03-11

(65)【公開番号】P2022138962

(43)【公開日】2022-09-26

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】諏訪 剛史

(72)【発明者】

【氏名】末代 知子

(72)【発明者】

【氏名】岩鍜治 陽子

(72)【発明者】

【氏名】糸数 裕子

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２００１－０１５７４７（ＪＰ，Ａ）

【文献】特開２０１０－２５８３８６（ＪＰ，Ａ）

【文献】特開２０１８－０４６１６３（ＪＰ，Ａ）

【文献】特開２００９－１６４５５８（ＪＰ，Ａ）

【文献】特開２０１７－１５２５７９（ＪＰ，Ａ）

【文献】特開２０１５－１４４２３２（ＪＰ，Ａ）

【文献】特開２００５－０５７０５９（ＪＰ，Ａ）

【文献】特開平１０－２９４４６１（ＪＰ，Ａ）

【文献】特開平０９－００８３０４（ＪＰ，Ａ）

【文献】特開平０９－２７０５１３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０１６１７３６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、を含む半導体部と、
前記半導体部上に設けられた第１電極と、
前記半導体部の前記第１電極に向き合う表面側に設けられた複数のトレンチ内にそれぞれ配置され、前記半導体部から絶縁膜を介して電気的に絶縁された複数の制御電極であって、第１制御電極と、前記第１制御電極に隣り合う第２制御電極と、を含む複数の制御電極と、
を備え、
前記第２半導体層は、前記第１制御電極と前記第２制御電極との間において、前記第１半導体層と前記第１電極との間に設けられ、前記絶縁膜を介して前記第１制御電極および前記第２制御電極に向き合い、
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、前記第２半導体層の前記第１電極に向き合う表面に沿って並び、前記第１電極に電気的に接続され、
前記半導体部は、前記第１半導体層と前記第２半導体層との間に部分的に設けられ、前記第１半導体層と前記第３半導体層との間に位置する領域をさらに含み、
前記領域は、前記第１半導体層の熱伝導率よりも低い熱伝導率を有し、
前記半導体部の前記領域は、アモルファス化された半導体を含む半導体装置。

【請求項2】

前記第３半導体層と前記第４半導体層は離間して配置され、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に設けられる部分を含む請求項１記載の半導体装置。

【請求項3】

前記複数の制御電極は、前記半導体部の前記第１電極に向き合う表面上に設けられ、前記第１制御電極および前記第２制御電極をつなぐ平面制御部を含み、
前記平面制御部は、前記第２半導体層の前記部分に前記絶縁膜を介して向き合うように設けられる請求項２記載の半導体装置。

【請求項4】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、を含む半導体部と、
前記半導体部上に設けられた第１電極と、
前記半導体部の前記第１電極に向き合う表面側に設けられた複数のトレンチ内にそれぞれ配置され、前記半導体部から絶縁膜を介して電気的に絶縁された複数の制御電極であって、第１制御電極と、前記第１制御電極に隣り合う第２制御電極と、を含む複数の制御電極と、
を備え、
前記第２半導体層は、前記第１制御電極と前記第２制御電極との間において、前記第１半導体層と前記第１電極との間に設けられ、前記絶縁膜を介して前記第１制御電極および前記第２制御電極に向き合い、
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、前記第２半導体層の前記第１電極に向き合う表面に沿って並び、前記第１電極に電気的に接続され、
前記半導体部は、前記第１半導体層と前記第２半導体層との間に部分的に設けられ、前記第１半導体層と前記第３半導体層との間に位置する領域をさらに含み、
前記領域は、前記第１半導体層の熱伝導率よりも低い熱伝導率を有し、
前記第３半導体層と前記第４半導体層は離間して配置され、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に設けられる部分を含み、
前記複数の制御電極は、前記半導体部の前記第１電極に向き合う表面上に設けられ、前記第１制御電極および前記第２制御電極をつなぐ平面制御部を含み、
前記平面制御部は、前記第２半導体層の前記部分に前記絶縁膜を介して向き合うように設けられる半導体装置。

【請求項5】

前記半導体部の前記領域は、絶縁体を含む請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

前記絶縁体は、前記複数の制御電極を前記半導体部から絶縁する前記絶縁膜と同じ材料を含む請求項５記載の半導体装置。

【請求項7】

前記半導体部の前記領域は、前記第１半導体層と前記第２半導体層との境界に沿って、前記第１半導体層と前記第４半導体層の一部との間に延在する請求項１～６のいずれか１つに記載の半導体装置。

【請求項8】

前記半導体部に電気的に接続された第２電極をさらに備え、
前記半導体部は、前記第１電極と前記第２電極との間に位置し、前記第１半導体層と前記第２電極との間に設けられた前記第１導電形の第５半導体層をさらに含む請求項１～７のいずれか１つに記載の半導体装置。

【請求項9】

前記半導体部は、前記第５半導体層と前記第２電極との間に設けられた前記第２導電形の第６半導体層をさらに含む請求項８記載の半導体装置。

【請求項10】

前記半導体部は、前記第１半導体層と前記第４半導体層との間に部分的に設けられ、前記第１半導体層から前記第４半導体層に向かう方向に延在し、前記第１半導体層および前記第４半導体層につながる前記第２導電形の第７半導体層をさらに含み、
前記第７半導体層は、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項１～９のいずれか1つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御用半導体装置は、過電流による発熱に対して高い耐性を有することが望ましい。例えば、ＭＯＳ（Metal Oxide Semiconductor）構造を有するトランジスタは、ｐｎｐ寄生トランジスタを含み、過電流による発熱は、寄生トランジスタをターンオンさせる。寄生トランジスタのターンオンは、さらなる電流の増加と発熱、所謂、熱暴走を生じさせ、最終的に素子破壊に至る。

【先行技術文献】

【特許文献】

【0003】

【文献】特開平８－２７４３２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、寄生トランジスタのターンオンを防ぎ、過電流に起因した熱暴走を抑制できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１導電形の第１半導体層と第２導電形の第２半導体層と前記第１導電形の第３半導体層と前記第２導電形の第４半導体層とを含む半導体部と、前記半導体部上に設けられた第１電極と、前記半導体部の前記第１電極に向き合う表面側に設けられた複数のトレンチ内にそれぞれ配置され、前記半導体部から絶縁膜を介して電気的に絶縁される複数の制御電極と、を備える。前記複数の制御電極は、第１制御電極と、前記第１制御電極に隣り合う第２制御電極と、を含む。前記第２半導体層は、前記第１制御電極と前記第２制御電極との間において、前記第１半導体層と前記第１電極との間に設けられ、前記絶縁膜を介して前記第１制御電極および前記第２制御電極に向き合う。前記第３半導体層および前記４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、前記第２半導体層の前記第１電極に向き合う表面に沿って並び、前記第１電極に電気的に接続される。前記半導体部は、前記第１半導体層と前記第２半導体層との間に部分的に設けられ、前記第１半導体層と前記第３半導体層との間に位置する領域をさらに含み、前記領域は、前記第１半導体層の熱伝導率よりも低い熱伝導率を有する。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を模式的に示す斜視図である。

【図2】実施形態に係る半導体装置を示す模式断面図である。

【図3】実施形態の第１変形例に係る半導体装置を模式的に示す斜視図である。

【図4】実施形態の第２変形例に係る半導体装置を示す模式断面図である。

【図5】実施形態の第３変形例に係る半導体装置を模式的に示す斜視図である。

【図6】実施形態の第４変形例に係る半導体装置を模式的に示す斜視図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を模式的に示す斜視図である。半導体装置１は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、もしくは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。

【0010】

半導体装置１は、例えば、半導体部１０と、第１電極と、第２電極と、複数の制御電極ＧＥ１～ＧＥ３と、を含む。第１電極は、半導体部１０の表面上に設けられ、第２電極は、半導体部１０の裏面上に設けられる（図２参照）。なお、図１では、第１電極および第２電極の図示を省略している。

【0011】

図１に示すように、半導体装置１は、複数の制御電極ＧＥ１～ＧＥ３を含む。制御電極ＧＥ１～ＧＥ３は、それぞれ、半導体部１０に設けられたトレンチＴＲの内部に配置され、ゲート絶縁膜ＧＩにより半導体部１０から電気的に絶縁される。制御電極ＧＥ１およびＧＥ２は、例えば、ゲート電極である。制御電極ＧＥ３は、例えば、制御電極ＧＥ１およびＧＥ２とは独立に制御される。

【0012】

制御電極ＧＥ１は、制御電極ＧＥ２と隣り合うように設けられる。また、制御電極ＧＥ２は、制御電極ＧＥ１と制御電極ＧＥ３との間に設けられる。制御電極ＧＥ３もまた制御電極ＧＥ２と隣り合う。

【0013】

半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、を含む。半導体部１０は、例えば、シリコンを含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。

【0014】

第１半導体層１１は、例えば、ｎ形ドリフト層もしくはｎ形ベース層である。制御電極ＧＥ１～ＧＥ３は、半導体部１０の表面側から第１半導体層１１中に延在する。

【0015】

第２半導体層１３は、例えば、ｐ形拡散層もしくはｐ形ベース層である。第２半導体層１３は、例えば、制御電極ＧＥ１と制御電極ＧＥ２との間、および、制御電極ＧＥ２と制御電極ＧＥ３との間において、それぞれ、第１半導体層１１の上に設けられる。第２半導体層１３は、ゲート絶縁膜ＧＩを介して、制御電極ＧＥ１～ＧＥ３のそれぞれに向き合うように設けられる。

【0016】

第３半導体層１５は、例えば、ｎ形ソース層もしくはｎ形エミッタ層である。第３半導体層１５は、制御電極ＧＥ１と制御電極ＧＥ２との間において、第２半導体層１３の上に設けられる。第３半導体層１５は、例えば、ゲート絶縁膜ＧＩに接するように設けられる。

【0017】

第４半導体層１７は、例えば、ｐ形コンタクト層である。第４半導体層１７は、制御電極ＧＥ１と制御電極ＧＥ２との間、および、制御電極ＧＥ２と制御電極ＧＥ３との間において、それぞれ、第２半導体層１３の上に設けられる。第３半導体層１５および第４半導体層１７は、制御電極ＧＥ１と制御電極ＧＥ２との間において、第２半導体層１３上に並ぶ。第４半導体層１７は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。

【0018】

図１に示すように、半導体部１０は、ガード領域ＧＲをさらに含む。制御電極ＧＥ１と制御電極ＧＥ２との間において、ガード領域ＧＲは、第１半導体層１１と第２半導体層１３の間に部分的に設けられる。さらに、ガード領域ＧＲは、第１半導体層１１と第３半導体層１５との間に位置するように設けられる。

【0019】

ガード領域ＧＲは、第１半導体層１１の熱伝導率よりも低い熱伝導率を有する材料を含む。すなわち、ガード領域ＧＲは、第１半導体層１１で発生するジュール熱が第３半導体層１５の下に位置する第２半導体層１３の領域に伝わることを抑制する。

【0020】

ガード領域ＧＲは、例えば、絶縁体を含んでも良い。ガード領域ＧＲは、ゲート絶縁膜ＧＩと同じ材料、例えば、酸化シリコンを含む。また、ガード領域ＧＲは、アモルファス構造の半導体、例えば、アモルファスシリコンを含んでも良い。

【0021】

図２（ａ）は、実施形態に係る半導体装置１を示す模式断面図である。図２（ａ）は、制御電極ＧＥ１と制御電極ＧＥ２との間におけるＹ－Ｚ平面に平行な断面を表す模式図である。半導体装置１は、ＭＯＳＦＥＴである。

【0022】

図２（ａ）に示すように、半導体装置１は、第１電極ＳＥと第２電極ＤＥとを備える。第１電極ＳＥは、例えば、ソース電極である。第２電極ＤＥは、例えば、ドレイン電極である。半導体部１０は、第１電極ＳＥと第２電極ＤＥとの間に設けられる。制御電極ＧＥ１～ＧＥ３は、半導体部１０の第１電極ＳＥに向き合う表面から第１半導体層１１中に延在するように設けられる（図１参照）。

【0023】

第１半導体層１１は、第１電極ＳＥと第２電極ＤＥとの間に延在する。第１半導体層１１は、例えば、ｎ形ドリフト層である。

【0024】

第２半導体層１３は、第１半導体層１１と第１電極ＳＥとの間に設けられる。第２半導体層１３は、例えば、ｐ形拡散層である。

【0025】

第３半導体層１５および第４半導体層１７は、第２半導体層１３と第１電極ＳＥとの間に設けられる。第３半導体層１５は、例えば、ｎ形ソース層である。

【0026】

第３半導体層１５および第４半導体層１７は、第２半導体層１３の第１電極ＳＥに向き合う表面に沿って並ぶ。第３半導体層１５および第４半導体層１７は、第１電極ＳＥに接し、且つ、電気的に接続される。第２半導体層１３は、第４半導体層１７を介して、第１電極ＳＥに電気的に接続される。

【0027】

制御電極ＧＥ１～ＧＥ３（図１参照）は、半導体部１０の表面に沿った方向（例えば、Ｙ方向）に延在する。第２半導体層１３および第４半導体層１７は、制御電極ＧＥ１～ＧＥ３の延在方向（Ｙ方向）に沿って延在する。

【0028】

第３半導体層１３および第４半導体層１７は、例えば、制御電極ＧＥ１およびＧＥ２の延在方向（Ｙ方向）に並ぶ。第４半導体層１７のＹ方向の幅は、第３半導体層１５のＹ方向の幅よりも広い。

【0029】

ガード領域ＧＲは、第１半導体層１１と第２半導体層１３との間に部分的に設けられ、第１半導体層１１と第３半導体層１５との間に位置する。第１半導体層１１と第２半導体層１３との境界に沿った方向（例えば、Ｙ方向）において、ガード領域ＧＲの幅ＷＲは、第３半導体層１５の幅ＷＳよりも広い。第２半導体層１３は、ガード領域ＧＲと第４半導体層１７との間に位置する部分を含む。

【0030】

半導体部１０は、第１導電形の第５半導体層１９をさらに含む。第５半導体層１９は、例えば、ドレイン層である。第５半導体層１９は、第１半導体層１１と第２電極ＤＥとの間に位置する。第５半導体層１９は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第５半導体層１９は、例えば、第２電極ＤＥに接し、且つ、電気的に接続される。第２電極ＤＥは、第５半導体層１９を介して、第１半導体層１１に電気的に接続される。

【0031】

図２（ｂ）は、実施形態に係る半導体装置２を示す模式断面図である。図２（ｂ）は、制御電極ＧＥ１と制御電極ＧＥ２との間におけるＹ－Ｚ平面に平行な断面を表す模式図である。半導体装置２は、例えば、ＩＧＢＴである。

【0032】

図２（ｂ）に示すように、半導体装置２は、第１電極ＥＥと、第２電極ＣＥと、を備える。第１電極ＥＥは、例えば、エミッタ電極である。第２電極ＣＥは、例えば、コレクタ電極である。半導体部１０は、第１電極ＥＥと第２電極ＣＥとの間に設けられる。
第１半導体層１１は、例えば、ｎ形ベース層である。第２半導体層１３は、例えば、ｐ形ベース層である。第３半導体層１５は、例えば、ｎ形エミッタ層である。また、第５半導体層１９は、例えば、ｎ形バッファ層である。

【0033】

半導体部１０は、第２導電形の第６半導体層２１をさらに含む。第６半導体層２１は、第５半導体層１９と第２電極ＣＥとの間に設けられる。第６半導体層２１は、例えば、ｐ形コレクタ層である。第６半導体層２１は、例えば、第２電極ＣＥに接し、且つ、電気的に接続される。

【0034】

この例でも、半導体部１０は、ガード領域ＧＲを含む。ガード領域ＧＲは、第１半導体層１１と第２半導体層１３との間に部分的に設けられる。また、ガード領域ＧＲは、第１半導体層１１と第３半導体層１５との間に位置する。

【0035】

実施形態に係る半導体装置１もしくは半導体装置２は、例えば、インバータなどの電力変換装置に用いられ、電力線間に別の半導体装置と直列接続される。例えば、別の半導体装置が短絡故障を起こした場合、半導体装置１もしくは２には、短絡電流（過電流）が流れる。半導体装置１および半導体装置２では、ガード領域ＧＲを設けることにより、そのような過電流により生じるジュール熱が、第１半導体層１１から第２半導体層１３に伝わることを抑制する。このため、第１半導体層１１、第２半導体層１３および第３半導体層１５により構成されるｎｐｎ寄生トランジスタにおいて、第２半導体層１３の温度上昇に起因するターンオンを防ぐことができる。その結果、過電流のさらなる増加およびそれに起因する発熱、所謂、熱暴走を抑制し、素子破壊を回避することができる。

【0036】

ガード領域ＧＲは、第１半導体層１１中に、例えば、酸化シリコンなどの絶縁体を部分的に形成した後、第２半導体層１３、第３半導体層１５および第４半導体層１７となる別の半導体層をエピタキシャル成長することにより形成できる。また、第１半導体層１１に、例えば、水素原子をイオン注入し、ガード領域ＧＲとなる部分をアモルファス化しても良い。

【0037】

図３は、実施形態の第１変形例に係る半導体装置３を模式的に示す斜視図である。半導体装置３は、例えば、ＭＯＳＦＥＴである。図３では、第１電極ＳＥ、第２電極ＤＥおよび制御電極ＧＥ１～ＧＥ３の図示を省略している。なお、半導体装置３は、ＩＧＢＴであっても良い。以下の実施例についても同様である。

【0038】

半導体装置３では、制御電極ＧＥ１および制御電極ＧＥ２により第２半導体層１３とゲート絶縁膜ＧＩとの界面に第１導電形の反転層が誘起される。半導体装置３は、ターンオン時に、第３半導体層１５から反転層を介して第１半導体層１１へ電子電流を流すことにより動作する。これは、他の実施例に係る半導体装置でも同じである。

【0039】

実施形態では、ガード領域ＧＲが第１半導体層１１と第２半導体層１３との間に設けられるため、電子電流Ｉｅは、第３半導体層１５からガード領域ＧＲを迂回して第１半導体層１１へ流れる。このため、第３半導体層１５から第１半導体層１１に至るチャネル長が長くなり、オン抵抗が大きくなるが、実施形態は、熱暴走を抑止する利点を重視する。

【0040】

図３に示すように、第４半導体層１７は、第３半導体層１５から離間して設けられる。第２半導体層１３は、第３半導体層１５と第４半導体層１７との間に延在する部分を有する。これにより、第２半導体層１３とゲート絶縁膜ＧＩとの界面に誘起される第１導電形反転層のＺ方向の幅を広げることができる。その結果、半導体装置３では、第３半導体層１５から第１半導体層１１に反転層を介して流れる電子電流の経路が広がり、オン抵抗を低減することができる。

【0041】

図４（ａ）および（ｂ）は、実施形態の第２変形例に係る半導体装置４を示す模式断面図である。
図４（ａ）は、図４（ｂ）中に示すＡ－Ａ線に沿った断面を表す模式図である。
図４（ｂ）は、図４（ａ）中に示すＢ－Ｂ線に沿った断面を表す模式図である。

【0042】

図４（ａ）に示すように、半導体装置４は、制御電極ＧＥ１と制御電極ＧＥ２とをつなぐ平面制御部ＰＧを含む。平面制御部ＰＧは、半導体部１０の表面上に設けられる。

【0043】

平面制御部ＰＧは、第２半導体層１３と第１電極ＳＥとの間に設けられ、ゲート絶縁膜ＧＩを介して、第２半導体層１３に向き合う。また、平面制御部ＰＧは、層間絶縁膜ＬＩにより第１電極ＳＥから電気的に絶縁される。制御電極ＧＥ１と制御電極ＧＥ２との間において、ガード領域ＧＲは、第１半導体層１１と平面制御部ＰＧとの間に位置する。また、ガード領域ＧＲと平面制御部ＰＧとの間には、第３半導体層１５は設けられない。

【0044】

図４（ｂ）に示すように、平面制御部ＰＧは、第３半導体層１５と第４半導体層１７とが離間した領域の上に設けられる。平面制御部ＰＧは、第２半導体層１３の第３半導体層１５と第４半導体層１７との間に延在する部分の上に設けられる。

【0045】

半導体装置４では、第２半導体層１３と制御電極ＧＥ１との間、および、第２半導体層１３と制御電極ＧＥ２との間に加えて、第２半導体層１３と平面制御部ＰＧとの間にも、第１導電形の反転層が誘起される。これにより、第３半導体層１５から第１半導体層１１に至る、第１導電形反転層を介した電子電流の経路が拡大され、オン抵抗を低減することができる。

【0046】

図５は、実施形態の第３変形例に係る半導体装置５を模式的に示す斜視図である。図５は、半導体装置５の半導体部１０を示している。図５では、例えば、第１電極ＳＥ、第２電極ＤＥおよび制御電極ＧＥ１～ＧＥ３の図示を省略している。

【0047】

図５に示すように、半導体部１０は、第２導電形の第７半導体層２３をさらに含む。第７半導体層２３は、第１半導体層１１と第４半導体層１７との間に部分的に設けられる。第７半導体層２３は、第２半導体層１３中に延在し、第１半導体層１１および第４半導体層１７に接するように設けられる。第７半導体層２３は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。

【0048】

第７半導体層２３を設けることにより、第１半導体層１１から第４半導体層１７に至る正孔電流Ｉｈの経路が形成される。第７半導体層２３は、第１半導体層１１から第１電極ＳＥもしくは第１電極ＥＥへ至る正孔の排出経路となる。これにより、半導体装置４のターンオフ時に、第１半導体層１１の正孔の排出を促進し、スイッチング損失を低減することができる。第７半導体層２３は、この例に限定される訳ではなく、ここに示す他の半導体装置にも適用することができる。

【0049】

図６は、実施形態の第４変形例に係る半導体装置６を模式的に示す斜視図である。図６は、半導体装置６の半導体部１０を示す模式図である。図６では、例えば、第１電極ＳＥおよび第２電極ＤＥの図示を省略している。

【0050】

半導体装置６では、制御電極ＧＥ２と制御電極ＧＥ３との間にもガード領域ＧＲが設けられる。ガード領域ＧＲは、第１半導体層１１と第２半導体層１３との間に部分的に設けられる（図２（ｂ）参照）。制御電極ＧＥ３は、例えば、第１電極ＳＥもしくは第１電極ＥＥと同電位となるようにバイアスされる。

【0051】

図６に示すように、制御電極ＧＥ２と制御電極ＧＥ３との間には、第３半導体層１５が設けられない。このため、制御電極ＧＥ２と制御電極ＧＥ３との間に位置する半導体部１０の領域には、電子電流は流れず、正孔の排出経路として機能する。

【0052】

例えば、トレンチゲート構造が微細化され、制御電極ＧＥ１と制御電極ＧＥ２との間だけにガード領域ＧＲを設けることが難しい場合、ガード領域ＧＲは、制御電極ＧＥ２と制御電極ＧＥ３との間にも設けられる。これにより、制御電極ＧＥ２と制御電極ＧＥ３との間の正孔の排出経路が狭められるが、第７半導体層２３（図５参照）を設けることにより正孔の排出を促進することができる。

【0053】

以上、いくつかの実施形態を例示したが、各半導体装置の特徴を示す構成は、それぞれの例に限定される訳ではなく、技術的に可能であれば他の実施例にも適用できることにも留意すべきである。

【0054】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0055】

１、２、３、４、５、６…半導体装置、 １０…半導体部、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 ２１…第６半導体層、 ２３…第７半導体層、 ＣＥ、ＤＥ…第２電極、 ＥＥ、ＳＥ…第１電極、 ＧＥ１、ＧＥ２、ＧＥ３…制御電極、 ＧＩ…ゲート絶縁膜、 ＧＲ…ガード領域、 Ｉｅ…電子電流、 Ｉｈ…正孔電流、 ＬＩ…層間絶縁膜、 ＰＧ…平面制御部、 ＴＲ…トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】