特許 7513554 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20240702BHJP

   H01L 29/78 20060101ALI20240702BHJP

   H01L 21/336 20060101ALI20240702BHJP

   H01L 29/06 20060101ALI20240702BHJP

【ＦＩ】

H01L29/78 655B

H01L29/78 653C

H01L29/78 652K

H01L29/78 652M

H01L29/78 652F

H01L29/78 658A

H01L29/78 655F

H01L29/06 301V

H01L29/06 301F

H01L29/06 301D

H01L29/78 652P

【請求項の数】 12

(21)【出願番号】P 2021039143

(22)【出願日】2021-03-11

(65)【公開番号】P2022138963

(43)【公開日】2022-09-26

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】諏訪 剛史

(72)【発明者】

【氏名】末代 知子

(72)【発明者】

【氏名】岩鍜治 陽子

(72)【発明者】

【氏名】糸数 裕子

【審査官】西村 治郎

(56)【参考文献】

【文献】特開平０９－３０７１０４（ＪＰ，Ａ）

【文献】特開２０１９－１８６２６１（ＪＰ，Ａ）

【文献】特開２０１３－０９８４１５（ＪＰ，Ａ）

【文献】特開２００５－１７５０６２（ＪＰ，Ａ）

【文献】特開２００９－２１８５４３（ＪＰ，Ａ）

【文献】特開２０１９－０６７８９０（ＪＰ，Ａ）

【文献】特開２００２－２４６５９７（ＪＰ，Ａ）

【文献】特開２００６－３５１９２４（ＪＰ，Ａ）

【文献】特開平０１－２８２８７２（ＪＰ，Ａ）

【文献】特開平０６－２０４４８１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、少なくとも１つの前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、少なくとも１つの前記第１導電形の第６半導体層と、前記第１導電形の第７半導体層と、を含み、第１表面と、前記第１表面の反対側の第２表面を有する半導体部と、 前記半導体部の前記第１表面上に設けられた第１電極であって、
前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられ、
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、
前記半導体部の前記第１表面に沿って並ぶ前記第３半導体層および前記第４半導体層に電気的に接続された第１電極と、
前記半導体部の前記第２表面上に設けられた第２電極であって、
前記半導体部は、前記第１電極と前記第２電極との間に設けられ、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第５半導体層は、前記第２電極と前記第１半導体層との間に設けられ、前記第２電極に電気的に接続され、
前記第６半導体層および前記第７半導体層は、前記第１半導体層と前記第５半導体層との間に設けられ、前記第５半導体層に沿って並び、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物をそれぞれ含み、
前記第６半導体層は、前記第２表面に平行な平面における第１面密度の前記第１導電形不純物を含み、前記第７半導体層は、前記第２表面に平行な前記平面における第２面密度の前記第１導電形不純物を含み、前記第１面密度は、前記第２面密度よりも高く、
前記第７半導体層は、前記第６半導体層の隣り合う２つの部分の間、もしくは、前記第６半導体層と別の第６半導体層との間に設けられるように配置された、第２電極と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層および前記第２半導体層に向き合う少なくとも１つの制御電極であって、前記第１半導体層、前記第２半導体層および前記第３半導体層は、前記第１絶縁膜に沿って並ぶように設けられた、制御電極と、
を備え、
前記第６半導体層は、前記第２電極から前記第１電極に向かう第１方向における第１導電形不純物分布において第１ピーク濃度を有し、
前記第７半導体層は、前記第１方向における第１導電形不純物分布の第２ピーク濃度を有し、
前記第２ピーク濃度は、前記第１ピーク濃度よりも高い半導体装置。

【請求項2】

前記制御電極は、前記第１電極と前記第６半導体層との間に設けられ、前記第１電極と前記第７半導体層との間には設けられない請求項１記載の半導体装置。

【請求項3】

前記第１電極と前記第６半導体層との間に設けられた第１制御電極と、
前記第１電極と前記第７半導体層との間に設けられた第２制御電極と、
前記第１電極と前記第７半導体層との間に設けられた第３制御電極と、
前記第１制御電極および前記第２制御電極に電気的に接続された第１制御端子と、
前記第３制御電極に電気的に接続された第２制御端子と、
を備えた請求項１または２に記載の半導体装置。

【請求項4】

前記第３制御電極は、前記第２制御電極に隣り合う位置に設けられる請求項３記載の半導体装置。

【請求項5】

前記第１電極と前記第６半導体層との間に設けられた第１制御電極と、
前記第１電極と前記第７半導体層との間に設けられた第２制御電極と、
をさらに備え、
前記半導体部は、前記第１電極と前記第７半導体層との間において、前記第２半導体層中に延在し、前記第１半導体層と前記第４半導体層とにつながった前記第２導電形の第８半導体層をさらに含み、
前記第８半導体層は、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、少なくとも１つの前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、少なくとも１つの前記第１導電形の第６半導体層と、前記第１導電形の第７半導体層と、を含み、第１表面と、前記第１表面の反対側の第２表面を有する半導体部と、 前記半導体部の前記第１表面上に設けられた第１電極であって、
前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられ、
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、
前記半導体部の前記第１表面に沿って並ぶ前記第３半導体層および前記第４半導体層に電気的に接続された第１電極と、
前記半導体部の前記第２表面上に設けられた第２電極であって、
前記半導体部は、前記第１電極と前記第２電極との間に設けられ、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第５半導体層は、前記第２電極と前記第１半導体層との間に設けられ、前記第２電極に電気的に接続され、
前記第６半導体層および前記第７半導体層は、前記第１半導体層と前記第５半導体層との間に設けられ、前記第５半導体層に沿って並び、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物をそれぞれ含み、
前記第６半導体層は、前記第２表面に平行な平面における第１面密度の前記第１導電形不純物を含み、前記第７半導体層は、前記第２表面に平行な前記平面における第２面密度の前記第１導電形不純物を含み、前記第１面密度は、前記第２面密度よりも高く、
前記第７半導体層は、前記第６半導体層の隣り合う２つの部分の間、もしくは、前記第６半導体層と別の第６半導体層との間に設けられるように配置された、第２電極と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層および前記第２半導体層に向き合う少なくとも１つの制御電極であって、前記第１半導体層、前記第２半導体層および前記第３半導体層は、前記第１絶縁膜に沿って並ぶように設けられた、制御電極と、
前記第１電極と前記第６半導体層との間に設けられた第１制御電極と、
前記第１電極と前記第７半導体層との間に設けられた第２制御電極と、
前記半導体部の前記第１表面上において、前記第１電極から離間して設けられ、前記第４半導体層とは別の第４半導体層に電気的に接続された第４電極と、
を備え、
前記第４電極は、前記第２電極から前記第１電極に向かう第１方向において、前記第７半導体層に重なる位置に設けられる半導体装置。

【請求項7】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、少なくとも１つの前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、少なくとも１つの前記第１導電形の第６半導体層と、前記第１導電形の第７半導体層と、を含み、第１表面と、前記第１表面の反対側の第２表面を有する半導体部と、 前記半導体部の前記第１表面上に設けられた第１電極であって、
前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられ、
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、
前記半導体部の前記第１表面に沿って並ぶ前記第３半導体層および前記第４半導体層に電気的に接続された第１電極と、
前記半導体部の前記第２表面上に設けられた第２電極であって、
前記半導体部は、前記第１電極と前記第２電極との間に設けられ、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第５半導体層は、前記第２電極と前記第１半導体層との間に設けられ、前記第２電極に電気的に接続され、
前記第６半導体層および前記第７半導体層は、前記第１半導体層と前記第５半導体層との間に設けられ、前記第５半導体層に沿って並び、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物をそれぞれ含み、
前記第６半導体層は、前記第２表面に平行な平面における第１面密度の前記第１導電形不純物を含み、前記第７半導体層は、前記第２表面に平行な前記平面における第２面密度の前記第１導電形不純物を含み、前記第１面密度は、前記第２面密度よりも高く、
前記第７半導体層は、前記第６半導体層の隣り合う２つの部分の間、もしくは、前記第６半導体層と別の第６半導体層との間に設けられるように配置された、第２電極と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層および前記第２半導体層に向き合う少なくとも１つの制御電極であって、前記第１半導体層、前記第２半導体層および前記第３半導体層は、前記第１絶縁膜に沿って並ぶように設けられた、制御電極と、
前記第１電極と前記第６半導体層との間に設けられた第１制御電極と、
前記第１電極と前記第７半導体層との間に設けられ、前記第１制御電極の材料の熱伝導
率よりも高い熱伝導率を有する材料を含む第２制御電極と、
を備えた半導体装置。

【請求項8】

前記第６半導体層は、前記第２電極から前記第１電極に向かう第１方向における第１導電形不純物分布において第１ピーク濃度を有し、
前記第７半導体層は、前記第１方向における第１導電形不純物分布の第２ピーク濃度を有し、
前記第２ピーク濃度は、前記第１ピーク濃度よりも高い請求項６または７に記載の半導体装置。

【請求項9】

前記第２電極から前記第１電極に向かう第１方向における前記第７半導体層の層厚は、前記第１方向における前記第６半導体層の層厚よりも薄い請求項１～８のいずれか１つに記載の半導体装置。

【請求項10】

前記半導体部は、前記第１表面に平行な平面において、前記第２半導体層を含む活性領域と、前記活性領域を囲む終端領域と、を有し、
前記第７半導体層は、前記活性領域内に設けられる請求項１～９のいずれか１つに記載の半導体装置。

【請求項11】

前記制御電極は、前記半導体部の前記第１表面から前記第１半導体層に至る第１トレンチの内部に設けられる請求項１～１０のいずれか１つに記載の半導体装置。

【請求項12】

前記半導体部の前記第１表面から前記第１半導体層に至る第２トレンチの内部に設けられた第３電極をさらに備えた請求項１～１１のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置には、電流の局部的な集中に対して大きな破壊耐量を有することが求められる。例えば、電力制御用のＩＧＢＴ（Insulated Gate Bipolar Transistor）では、所謂、電流フィラメントを介した過剰電流によりｎｐｎ寄生トランジスタがターンオンする。これにより、さらなる電流集中が生じ、最終的に素子破壊に至る場合がある。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－４９８６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、寄生トランジスタのターンオンを防ぐことにより破壊耐量を向上させる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体部と、第１電極と、第２電極と、少なくとも１つの制御電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、少なくとも１つの前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、少なくとも１つの前記第１導電形の第６半導体層と、前記第１導電形の第７半導体層と、を含む。前記半導体部は、第１表面と、前記第１表面の反対側の第２表面を有し、前記第１電極は、前記半導体部の前記第１表面上に設けられ、前記第２電極は、前記半導体部の前記第２表面上に設けられる。前記半導体部は、前記第１電極と前記第２電極との間に設けられ、前記第１半導体層は、前記第１電極と前記第２電極との間に延在する。前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられる。前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第１電極との間に設けられ、前記半導体部の前記第１表面に沿って並ぶ。前記第２電極は、前記第３半導体層および前記第４半導体層に電気的に接続される。前記第５半導体層は、前記第２電極と前記第１半導体層との間に設けられ、前記第１電極に電気的に接続される。前記第６半導体層および前記第７半導体層は、前記第１半導体層と前記第５半導体層との間に設けられ、前記第５半導体層に沿って並び、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物をそれぞれ含む。前記第６半導体層は、前記第２表面に平行な平面における第１面密度の前記第１導電形不純物を含み、前記第７半導体層は、前記第２表面に平行な前記平面における第２面密度の前記第１導電形不純物を含み、前記第１面密度は、前記第２面密度よりも高い。前記第７半導体層は、前記第６半導体層の隣り合う２つの部分の間、もしくは、前記第６半導体層と別の第６半導体層との間に設けられる。前記制御電極は、前記半導体部と前記第１電極との間に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層および前記第２半導体層に向き合う。前記第１半導体層、前記第２半導体層および前記第３半導体層は、前記第１絶縁膜に沿って並ぶ。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す模式断面図である。

【図2】第１実施形態に係る半導体装置の構成を示す模式図である。

【図3】第１実施形態に係る半導体装置を示す模式平面図である。

【図4】第１実施形態の第１変形例に係る半導体装置を示す模式平面図である。

【図5】第１実施形態の第２変形例に係る半導体装置を示す模式平面図である。

【図6】第１実施形態の第３変形例に係る半導体装置を示す模式平面図である。

【図7】第１実施形態の第４変形例に係る半導体装置を示す模式平面図である。

【図8】第１実施形態の第５変形例に係る半導体装置を示す模式平面図である。

【図9】第１実施形態の第６変形例に係る半導体装置を示す模式平面図である。

【図10】第１実施形態の第７変形例に係る半導体装置を示す模式平面図である。

【図11】第２実施形態に係る半導体装置を示す模式断面図である。

【図12】第２実施形態の第１変形例に係る半導体装置を示す模式断面図である。

【図13】第２実施形態の第２変形例に係る半導体装置を示す模式断面図である。

【図14】第２実施形態の第３変形例に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＩＧＢＴである。

【0010】

図１に示すように、半導体装置１は、半導体部ＳＢと、第１電極１０と、第２電極２０と、第３電極３０と、制御電極４０と、を備える。半導体部ＳＢは、例えば、シリコンである。第１電極１０は、例えば、エミッタ電極である。第２電極２０は、例えば、コレクタ電極である。第３電極３０は、例えば、エミッタ電極と同電位の電極板である。制御電極４０は、例えば、ゲート電極である。

【0011】

半導体部ＳＢは、第１表面１Ｓと第２表面２Ｓとを有する。第２表面は、第１表面１Ｓとは反対側の裏面である。第１電極１０は、第１表面１Ｓ上に設けられる。第２電極２０は、第２表面２Ｓ上に設けられる。すなわち、半導体部ＳＢは、第１電極１０と第２電極２０との間に設けられる。

【0012】

半導体部ＳＢは、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１２と、第１導電形の第３半導体層１３と、第２導電形の第４半導体層１４と、第２導電形の第５半導体層１５と、第１導電形の第６半導体層１６と、第１導電形の第７半導体層１７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。

【0013】

第１半導体層１１は、例えば、ｎ形ベース層である。第１半導体層１１は、第１電極１０と第２電極２０との間に延在する。

【0014】

第２半導体層１２は、例えば、ｐ形ベース層である。第２半導体層１２は、第１半導体層１１と第１電極１０との間に設けられる。

【0015】

第３半導体層１３は、例えば、ｎ形エミッタ層である。第３半導体層１３は、第２半導体層１２と第１電極１０との間に部分的に設けられる。第３半導体層１３は、第１電極１０に電気的に接続される。

【0016】

第４半導体層１４は、例えば、ｐ形コンタクト層である。第４半導体層１４は、第２半導体層１２と第１電極１０との間に部分的に設けられる。第４半導体層１４は、第１電極１０に電気的に接続される。第４半導体層１４は、第２半導体層１２の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。

【0017】

第３半導体層１３および第４半導体層１４は、第２半導体層１２上に設けられ、例えば、半導体部ＳＢの第１表面１Ｓに沿って並ぶ。第２半導体層１２は、第４半導体層１４を介して、第１電極１０に電気的に接続される。

【0018】

第５半導体層１５は、例えば、コレクタ層である。第５半導体層１５は、第１半導体層１１と第２電極２０との間に設けられる。第５半導体層１５は、第２電極２０に電気的に接続される。

【0019】

第６半導体層１６および第７半導体層１７は、例えば、ｎ形バッファ層である。第６半導体層１６および第７半導体層１７は、第１半導体層１１と第５半導体層１５との間に設けられる。第６半導体層１６および第７半導体層１７は、例えば、半導体部ＳＢの第２表面２Ｓに沿った方向、例えば、Ｘ方向に並ぶ。第６半導体層１６および第７半導体層１７は、それぞれ、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。

【0020】

第７半導体層１７は、例えば、第６半導体層１６の一部と、第６半導体層１６の別の一部と、の間に設けられる。もしくは、第７半導体層１７は、第６半導体層１６と、別の第６半導体層１６と、の間に設けられる。

【0021】

第６半導体層１６は、例えば、半導体部ＳＢの第２表面２Ｓに平行な平面における第１面密度を有する第１導電形不純物を含む。第７半導体層１７は、例えば、半導体部ＳＢの第２表面２Ｓに平行な平面における第２面密度を有する第１導電形不純物を含む。第１面密度は、第２面密度よりも高い。

【0022】

また、第２電極２０から第１電極１０に向かう方向、例えば、Ｚ方向において、第６半導体層１６の層厚は、第７半導体層１７の層厚よりも厚い。

【0023】

第３電極３０および制御電極４０は、例えば、半導体部ＳＢと第１電極１０との間に設けられる。第３電極３０および制御電極４０は、半導体部ＳＢの第１表面１Ｓから第１半導体層１１に至る深さを有するトレンチＴＧの内部にそれぞれ設けられる。第３電極３０および制御電極４０は、第１表面１Ｓに沿って並ぶ。例えば、Ｘ方向に並ぶ２つの制御電極４０の間に、複数の第３電極３０が設けられる。第３電極３０および制御電極４０は、例えば、導電性を有するポリシリコンである。

【0024】

第３電極３０と半導体部ＳＢとの間には、絶縁膜３３が設けられる。絶縁膜３３は、例えば、シリコン酸化膜である。第３電極３０は、第１電極１０に電気的に接続される。第３電極３０は、例えば、第１電極１０と同電位になるように設けられる。

【0025】

制御電極４０は、絶縁膜４３により半導体部ＳＢから電気的に絶縁される。また、制御電極４０は、絶縁膜４５により第１電極１０から電気的に絶縁される。制御電極４０は、制御端子ＧＴ１に電気的に接続される。絶縁膜４３および絶縁膜４５は、例えば、シリコン酸化膜である。制御端子ＧＴ１は、例えば、ゲートパッドである。

【0026】

第２半導体層１２は、例えば、隣り合う２つの第３電極３０の間、および、第３電極３０と制御電極４０との間にそれぞれ設けられる。例えば、隣り合う２つの制御電極４０が設けられ、第２半導体層１２は、２つの制御電極４０の間に設けられても良い。

【0027】

実施形態は、複数の第２半導体層１２が設けられる実施例に限定される訳ではなく、第２半導体層１２は一体に設けられ、２つの第３電極３０の間、および、第３電極３０と制御電極４０との間にそれぞれ設けられる部分を含む構成であっても良い。

【0028】

第１半導体層１１および第２半導体層１２は、絶縁膜４３を介して、第３電極３０に向き合う。また、第１半導体層１１および第２半導体層１２は、絶縁膜４３を介して、制御電極４０に向き合う。第３半導体層１３は、第１電極１０と第２半導体層１２との間において、例えば、絶縁膜４３に接するように設けられる。

【0029】

例えば、半導体装置１のターンオン時に、第２半導体層１２と絶縁膜３３との界面に第１導電形の反転層が誘起され、第１半導体層１１と第３半導体層１３は電気的に接続される。これにより、第１導電形のキャリア（電子）が、第３半導体層１３から第１導電形の反転層を介して第１半導体層１１へ注入される。これに対応して、第２導電形のキャリア（以下、正孔）が第５半導体層１５から第６半導体層１６および第７半導体層１７を介して第１半導体層１１に注入される。さらに、第１半導体層１１から第２半導体層１２に正孔が注入され、第４半導体層１４を介して第１電極２０に排出される。

【0030】

第７半導体層１７は、第６半導体層１６の第１導電形不純物の面密度よりも低い面密度の第１導電形不純物を含む。これにより、第７半導体層１７を介して第１半導体層１１に注入される正孔の量は、第６半導体層１６を介して第１半導体層１１に注入される正孔の量よりも多くなる。このため、第２半導体層１２と第７半導体層１７との間に位置する第１半導体層１１の領域における正孔密度は、第２半導体層１２と第６半導体層１６との間に位置する第１半導体層１１の領域の正孔密度よりも高くなる。その結果、第７半導体層１７と第１電極１０との間において、第１半導体層１１から第１電極１０へより多くの正孔が排出される。すなわち、第７半導体層１７と第１電極１０との間において、正孔電流Ｉｈによる電流フィラメントが生じ易くなる。

【0031】

さらに、このような電流フィラメントが生じると、その近傍の温度が上昇し、電流フィラメントはより低温の領域へ移動する。半導体装置１では、電流フィラメントは、半導体部ＳＢの第２表面２Ｓに平行な領域であって、第７半導体層１７が設けられた領域内を移動する。言い換えれば、半導体装置１では、第７半導体層１７を設けた領域内に電流フィラメントを閉じ込めることができる。

【0032】

一方、半導体装置１では、第３半導体層１３は、第１電極１０と第６半導体層１６との間に設けられる。すなわち、半導体装置１におけるｎｐｎ寄生トランジスタは、第１電極１０と第６半導体層１６との間に設けられる。このため、半導体装置１では、電流フィラメントがｎｐｎ寄生トランジスタの近傍で発生することがなく、そのターンオンを回避し、破壊耐量を向上させることができる。

【0033】

図２は、第１実施形態に係る半導体装置１の構成を示す模式図である。
図２は、第１半導体層１１、第５半導体層１５、第６半導体層１６、第７半導体層１７における不純物分布を表している。横軸は、第１表面１Ｓから第２表面２Ｓに向かう方向の深さである。縦軸は、各層の不純物濃度である。第１半導体層１１、第６半導体層１６および第７半導体層１７では、第１導電形不純物（ｎ形不純物）の濃度分布、第５半導体層１５では、第２導電形不純物（ｐ形不純物）の濃度分布を示している。

【0034】

図２に示すように、第６半導体層１６および第７半導体層１７の不純物濃度は、第１半導体層１１の不純物濃度よりも高い。また、第５半導体層１５の不純物濃度のピーク値は、第６半導体層１６の不純物濃度および第７半導体層１７の不純物濃度よりも高い。第６半導体層１６の深さ方向の幅は、例えば、第７半導体層１７の深さ方向の幅よりも広い。

【0035】

第７半導体層１７の不純物濃度のピーク値は、例えば、第６半導体層１６の不純物濃度のピーク値よりも高い。また、第７半導体層１７の不純物分布のピーク位置から半導体部ＳＢの第２表面２Ｓ（図１参照）までの距離は、第６半導体層１６の不純物分布のピーク位置から半導体部ＳＢの第２表面２Ｓまでの距離よりも短い。すなわち、第７半導体層１７の不純物分布のピークは、第５半導体層１５の不純物分布のピーク位置と、第６半導体層１６の不純物分布のピーク位置と、の間に位置する。

【0036】

第５半導体層１５、第６半導体層１６および第７半導体層１７は、例えば、半導体部ＳＢの第２表面２Ｓを通して、第２導電形不純物および第１導電形不純物をイオン注入することにより形成される。第１導電形不純物は、例えば、リン（Ｐ）であり、第２導電形不純物は、例えば、ボロン（Ｂ）である。

【0037】

例えば、第７半導体層１７を形成するためのイオン注入エネルギーは、第６半導体層１６を形成するためのイオン注入エネルギーよりも低い。また、第５半導体層１５を形成するためのイオン注入エネルギーは、第７半導体層１７を形成するためのイオン注入エネルギーよりも低い。第７半導体層１７における第１導電形不純物のドーズ量は、第６半導体層１６における第１導電形不純物のドーズ量よりも少ない。なお、実施形態は、上記の例に限定される訳ではなく、例えば、第７半導体層１７を形成するために、第１導電形不純物を第２表面２Ｓの全面にイオン注入した後、第６半導体層１６を形成するために、第１導電形不純物を選択的にイオン注入しても良い。すなわち、第６半導体層１６は、２重のイオン注入により形成されても良い。

【0038】

図３は、第１実施形態に係る半導体装置１を示す模式平面図である。
図３は、第１電極１０および絶縁膜４５を除いた、半導体部ＳＢの第１表面を表している。図１は、例えば、図３中に示すＡ－Ａ線に沿った断面図である。

【0039】

図３に示すように、第３電極３０および制御電極４０は、それぞれ、Ｙ方向に延在するように設けられる。例えば、Ｘ方向において近接するように設けられた２つの制御電極４０の間において、第３半導体層１３および第４半導体層１４は、Ｙ方向に交互に並ぶ。第３半導体層１３のＹ方向の幅は、例えば、第４半導体層１４のＹ方向の幅よりも狭い。また、別の第４半導体層１４は、Ｘ方向において隣り合う２つの第３電極３０の間、および、Ｘ方向において隣り合う第３電極３０と制御電極５０との間において、それぞれＹ方向に延在するように設けられる。

【0040】

図３中に破線で示すように、第６半導体層１６および第７半導体層１７は、それぞれ、第３電極および制御電極４０と同じ方向（Ｙ方向）に延在するように設けられる。

【0041】

図４は、第１実施形態の第１変形例に係る半導体装置２を示す模式平面図である。図４は、第１電極１０および絶縁膜４５を除いた、半導体部ＳＢの第１表面１Ｓ（図１参照）を表している。この例でも、第３電極３０および制御電極４０は、それぞれＹ方向に延在する。

【0042】

図４に示すように、第３半導体層１３は、Ｘ方向において隣り合う第３電極３０と制御電極４０との間に部分的に設けられる。さらに、複数の第３半導体層１３が制御電極４０の延在方向（Ｙ方向）に並ぶように設けられる。第３半導体層１３は、それぞれ、絶縁膜４３に接するように設けられる。また、複数の第３半導体層１３は、Ｙ方向において相互に離間して設けられる。また、第３半導体層１３は、制御電極４０を挟んで、Ｘ方向に並ぶ。

【0043】

第４半導体層１４は、Ｘ方向において隣り合う２つの第３電極３０の間に設けられ、Ｙ方向に延在する。また、第４半導体層１４は、Ｘ方向において隣り合う第３電極３０と制御電極４０との間にも設けられる。第４半導体層１４は、第３電極３０と制御電極４０との間において、絶縁膜３３に接するように設けられる。また、第４半導体層１４は、第３電極３０と制御電極４０との間において、第１部分１４ａと、第２部分１４ｂと、を有する。第１部分１４ａは、第３半導体層１３と絶縁膜３３との間に位置する。第２部分１４ｂは、Ｙ方向において隣り合う２つの第３半導体層１３の間に延在し、絶縁膜４３に接するように設けられる。

【0044】

第６半導体層１６および第７半導体層１７は、それぞれＸ方向に延在する。第７半導体層１７は、Ｙ方向に並んだ２つの第６半導体層１６の間に設けられる。第７半導体層１７は、第４半導体層１４の第２部分１４ｂの下方に位置する。また、第６半導体層１６は、第３半導体層１３の下方に位置するように設けられる。

【0045】

図５は、第１実施形態の第２変形例に係る半導体装置３を示す模式平面図である。
図５は、第１電極１０および絶縁膜４５を除いた、半導体部ＳＢの第１表面１Ｓ（図１参照）を表している。第３電極３０および制御電極４０は、それぞれＹ方向に延在する。

【0046】

図５に示すように、第３半導体層１３は、Ｘ方向において隣り合う第３電極３０と制御電極４０との間に部分的に設けられる。さらに、複数の第３半導体層１３が制御電極４０の延在方向（Ｙ方向）に並ぶように設けられる。複数の第３半導体層１３は、絶縁膜４３に接し、Ｙ方向において相互に離間して設けられる。また、第３半導体層１３は、制御電極４０を挟んで、Ｘ方向に並ぶ。

【0047】

第４半導体層１４は、Ｘ方向において隣り合う２つの第３電極３０の間、および、Ｘ方向において隣り合う第３電極３０と制御電極４０との間に設けられる。この例でも、第４半導体層１４は、第３電極３０と制御電極４０との間において、第１部分１４ａと、第２部分１４ｂと、を有する。第１部分１４ａは、第３半導体層１３と絶縁膜３３との間に位置する。第２部分１４ｂは、Ｙ方向において隣り合う２つの第３半導体層１３の間に延在し、絶縁膜４３に接する。

【0048】

第７半導体層１７は、２つの第３電極３０の間の第４半導体層１４の下方、第４半導体層１４の第１部分１４ａの下方、および、第２部分１４ｂの下方に位置する。また、第６半導体層１６は、第３半導体層１３の下方に位置するように設けられる。

【0049】

図３～図５に示すように、第６半導体層１６および第７半導体層１７は、任意に配置できる。以下、図６（ａ）～図１０（ｂ）を参照して、第６半導体層１６および第７半導体層１７の平面配置を説明する。

【0050】

図６（ａ）～（ｃ）は、第１実施形態の第３変形例に係る半導体装置を示す模式平面図である。図６（ａ）～（ｃ）は、第５半導体層１５上に設けられた第６半導体層１６および第７半導体層１７を例示する平面図である。

【0051】

図６（ａ）に示すように、第６半導体層１６は、複数の第７半導体層１７を囲むように設けられる。複数の第７半導体層１７は、それぞれＹ方向に延在し、Ｘ方向に並ぶ。第６半導体層１６は、Ｘ方向に並んだ第７半導体層１７の間に延在する部分を含む。

【0052】

図６（ｂ）に示すように、複数の第７半導体層１７は、第６半導体層１６中において、それぞれＸ方向に延在し、Ｘ方向に並んでも良い。

【0053】

図６（ｃ）に示すように、第７半導体層１７は、例えば、格子状に設けられる。第６半導体層１６は、第７半導体層１７の外周に沿って、格子状の第７半導体層１７を囲む。また、第６半導体層１６は、格子状の第７半導体層１７の内側にも設けられる。

【0054】

図７（ａ）～（ｃ）は、第１実施形態の第４変形例に係る半導体装置を示す模式平面図である。図７（ａ）～（ｃ）は、第５半導体層１５上に設けられた第６半導体層１６および第７半導体層１７を例示する平面図である。

【0055】

図７（ａ）に示すように、第７半導体層１７は、例えば、枠状に設けられる。第６半導体層１６は、第７半導体層１７の外周に沿って、第７半導体層１７を囲むように設けられる。また、第６半導体層１６は、枠状の第７半導体層１７の内側にも設けられる。

【0056】

図７（ｂ）に示すように、第７半導体層１７は、例えば、枠状の部分と、その内側に設けられた格子状の部分と、を組み合わせた形状に設けられる。第６半導体層１６は、第７半導体層１７の外周に沿って、第７半導体層１７を囲むように設けられる。第６半導体層１６は、格子状の第７半導体層１７の内側にも設けられる。

【0057】

図７（ｃ）に示すように、第７半導体層１７は、円形もしくは楕円形の枠状に設けられても良い。第６半導体層１６は、第７半導体層１７の外周に沿って、第７半導体層１７を囲むように設けられる。第６半導体層１６は、枠状の第７半導体層１７の内側にも設けられる。

【0058】

図８（ａ）および（ｂ）は、第１実施形態の第５変形例に係る半導体装置を示す模式平面図である。図８（ａ）および（ｂ）は、第５半導体層１５上に設けられた第６半導体層１６および第７半導体層１７を例示する平面図である。

【0059】

図８（ａ）に示すように、複数の第７半導体層１７が、それぞれ島状に設けられる。第７半導体層１７は、円形、楕円形もしくは方形の形状を有する。第６半導体層１６は、複数の第７半導体層１７を囲むように設けられる。複数の第７半導体層１７は、例えば、Ｘ方向およびＹ方向に並ぶ。

【0060】

図８（ｂ）に示すように、複数の第７半導体層１７は、その一部が相互に連結されても良い。複数の第７半導体層１７のうちの相互に連結されないものは、島状に配置される。複数の第７半導体層１７の一部は、例えば、Ｘ方向およびＹ方向に連結され、一体化される。

【0061】

図９（ａ）および（ｂ）は、第１実施形態の第６変形例に係る半導体装置を示す模式平面図である。図９（ａ）および（ｂ）は、第５半導体層１５上に設けられた第６半導体層１６および第７半導体層１７を例示する平面図である。

【0062】

半導体部ＳＢは、例えば、第２半導体層１１、第３半導体層１３および第４半導体層１４を含む活性領域ＡＣＲと、活性領域ＡＣＲを囲む終端領域ＥＴＲと、を含む。図９（ａ）中および図９（ｂ）中に示す破線は、活性領域ＡＣＲと終端領域ＥＴＲとの境界ＢＤである。

【0063】

図９（ａ）に示すように、複数の第７半導体層１７は、活性領域ＡＣＲに設けられる。第７半導体層１７は、例えば、Ｙ方向に延在し、その両端は、活性領域ＡＣＲと終端領域ＥＴＲの境界ＢＤに位置する。第６半導体層１６は、Ｘ方向に並ぶ複数の第７半導体層１７の間に設けられる部分を含む。また、第６半導体層１６は、終端領域ＥＴＲに設けられ、境界ＢＤに沿って活性領域ＡＣＲを囲む部分を含む。

【0064】

図９（ｂ）に示すように、第７半導体層１７は、活性領域ＡＣＲにおいて、格子状に設けられる。第７半導体層１７のＸ方向およびＹ方向にそれぞれ延在する部分の両端は、活性領域ＡＣＲと終端領域ＥＴＲとの境界ＢＤに位置する。第６半導体層１６は、終端領域ＥＴＲにおいて、境界ＢＤに沿って第７半導体層１７を囲むように設けられる。また、第６半導体層１６は、格子状の第７半導体層１７の内側にも設けられる。終端領域ＥＴＲに設けられる第６半導体層１６は、第７半導体層１７の端部間に延在する部分１６ｃを含む。第７半導体層１７は、活性領域ＡＣＲにおいて、例えば、隣り合う２つの第６半導体層１６の間に位置する部分を含む。

【0065】

図９（ａ）および（ｂ）に示すように、第７半導体層１７は、電流フィラメントが活性領域ＡＣＲの内部で発生するように設けられる。すなわち、終端領域ＥＴＲにおける電流集中を防ぐように設けられる。

【0066】

図１０（ａ）および（ｂ）は、第１実施形態の第７変形例に係る半導体装置を示す模式平面図である。図１０（ａ）および（ｂ）は、第５半導体層１５上に設けられた第６半導体層１６および第７半導体層１７を例示する平面図である。

【0067】

図１０（ａ）に示すように、第７半導体層１７は、活性領域ＡＣＲに設けられた枠状の部分と、枠状の部分から活性領域ＡＣＲと終端領域ＥＴＲとの境界ＢＤに伸びる複数の延伸部１７ｅｘと、を含む。第６半導体層１６は、枠状の第７半導体層１７の内側に設けられる。また、第６半導体層１６は、終端領域ＥＴＲに設けられ、境界ＢＤに沿って活性領域ＡＣＲを囲むように設けられる。さらに、終端領域ＥＴＲに設けられる第６半導体層１６は、第７半導体層１７の延伸部１７ｅｘの間に延在する部分１６ｄを含む。例えば、活性領域ＡＣＲと終端領域ＥＴＲとの境界近傍で発生した電流フィラメントは、第７半導体層１７の延伸部１７ｅｘを介して枠状の部分へ導かれる。

【0068】

図１０（ｂ）に示すように、第７半導体層１７は、活性領域ＡＣＲと終端領域ＥＴＲとの境界ＢＤに沿って設けられる。第６半導体層１６は、活性領域ＡＣＲおよび終端領域ＥＴＲの両方にそれぞれ設けられる。第７半導体層１７は、活性領域ＡＣＲに設けられた第６半導体層１６と、終端領域ＥＴＲに設けられた第６半導体層１６との間に位置する。これにより、電流フィラメントは、活性領域ＡＣＲと終端領域ＥＴＲとの間に発生し、境界ＢＤに沿って移動する。

【0069】

（第２実施形態）
図１１は、第２実施形態に係る半導体装置４を示す模式断面図である。半導体装置４は、例えば、ＩＧＢＴである。

【0070】

図１１に示すように、半導体装置４は、半導体部ＳＢと、第１電極１０と、第２電極２０と、第３電極３０と、制御電極４０と、制御電極５０と、を備える。半導体部ＳＢは、第１電極１０と第２電極２０との間に設けられ、第１～第７半導体層１１～１７を含む。

【0071】

この例では、制御電極４０は、第１電極１０と第７半導体層１７との間にも設けられる。また、第１電極１０と第７半導体層１７との間において、第３半導体層１３ｃが制御電極４０に接するように設けられる。すなわち、ｎｐｎ寄生トランジスタは、第１電極１０と第７半導体層１７との間にも設けられる。

【0072】

さらに、制御電極５０は、第１電極１０と第７半導体層１７との間において、制御電極４０と隣り合う位置に設けられる。制御電極５０は、半導体部ＳＢの第１表面１Ｓから第１半導体層１１に至る深さを有する別のトレンチＴＧの内部に配置される。

【0073】

制御電極５０は、半導体部ＳＢと第１電極１０との間に位置する。制御電極５０は、絶縁膜５３により半導体部ＳＢから電気的に絶縁される。また、制御電極５０は、絶縁膜５５により第１電極１０から電気的に絶縁される。制御電極５０は、例えば、制御端子ＧＴ２に電気的に接続される。制御電極５０は、制御電極４０から独立して制御される。制御端子ＧＴ２は、例えば、別のゲートパッドであり、制御端子ＧＴ１とは電気的に絶縁される。

【0074】

制御電極５０は、絶縁膜５３を介して、第１半導体層１１および第２半導体層１２に向き合う。例えば、制御端子ＧＴ２を介して、制御電極５０に負電位を印加することにより、第１半導体層１１と絶縁膜５３との界面に、第２導電形の反転層を誘起することができる。これにより、第１半導体層１１から第２半導体層１２へ、第２導電形の反転層を介して、正孔を排出する経路が形成される。

【0075】

例えば、第１電極１０と第７半導体層１７との間において、制御電極４０の近傍に電流フィラメントが生じた場合、第２導電形の反転層、絶縁膜５３に接した第２半導体層１２および第４半導体層１４を介して第１電極１０に正孔電流を流すことができる。これにより、第１半導体層１１と第３半導体層１３ｃとの間に位置する第２半導体層１２に正孔が過剰に注入されることを回避し、ｎｐｎ寄生トランジスタのターンオンを防ぐことができる。

【0076】

図１２は、第２実施形態の第１変形例に係る半導体装置５を示す模式断面図である。半導体装置５は、例えば、ＩＧＢＴである。

【0077】

図１２に示すように、半導体装置５は、半導体部ＳＢと、第１電極１０と、第２電極２０と、第３電極３０と、制御電極４０と、を備える。半導体部ＳＢは、第１電極１０と第２電極２０との間に設けられ、第１～第７半導体層１１～１７を含む。

【0078】

この例では、制御電極４０は、第１電極１０と第７半導体層１７との間にも設けられる。また、第１電極１０と第７半導体層１７との間において、第３半導体層１３ｃが制御電極４０に接するように設けられる。すなわち、ｎｐｎ寄生トランジスタは、第１電極１０と第７半導体層１７との間にも設けられる。

【0079】

半導体装置５は、さらに、第１電極１０から電気的に分離された別の第１電極１０ａをさらに備える。第１電極１０ａは、例えば、Ｚ方向において、第７半導体層１７と重なる位置に設けられる。第７半導体層１７は、第１電極１０ａと第２電極２０との間に位置する。第１電極１０ａは、制御電極４０に隣接する第４半導体層１４ｃに電気的に接続される。第４半導体層１４ｃは、第１電極１０ａと第７半導体層１７との間に位置する。また、第４半導体層１４ｃは、第３半導体層１３ｃに近接した位置に設けられる。

【0080】

第１電極１０ａは、例えば、第１電極１０よりも低い電位にバイアスされる。このため、正孔電流は、第１電極１０ａと第１半導体層１１との間に位置する第２半導体層１２および第４半導体層１４ｃを介して、第１半導体層１１から第１電極１０ａにより多く流れる。例えば、制御電極４０の近傍に電流フィラメントが生じた場合、第１半導体層１１から第１電極１０ａへ正孔電流を流すことにより、第１半導体層１１と第３半導体層１３ｃとの間に位置する第２半導体層１２に正孔が過剰に注入されることを回避できる。これにより、ｎｐｎ寄生トランジスタのターンオンを防ぐことができる。

【0081】

図１３は、第２実施形態の第２変形例に係る半導体装置６を示す模式断面図である。半導体装置６は、例えば、ＩＧＢＴである。

【0082】

図１３に示すように、半導体装置６は、半導体部ＳＢと、第１電極１０と、第２電極２０と、第３電極３０と、制御電極４０と、制御電極６０と、を備える。半導体部ＳＢは、第１電極１０と第２電極２０との間に設けられ、第１～第７半導体層１１～１７を含む。制御電極６０は、半導体部ＳＢの第１表面１Ｓから第１半導体層１１に至る深さを有する別のトレンチＴＧの内部に配置される。

【0083】

この例では、制御電極６０は、第１電極１０と第７半導体層１７との間に設けられる。制御電極６０は、半導体部ＳＢと第１電極１０との間に位置する。制御電極６０は、絶縁膜６３により半導体部ＳＢから電気的に絶縁される。また、制御電極６０は、絶縁膜６５により第１電極１０から電気的に絶縁される。制御電極６０は、例えば、制御端子ＧＴ１に電気的に接続される。すなわち、制御電極６０には、制御電極４０と同じ電位が印加される。

【0084】

さらに、第３半導体層１３ｃは、絶縁膜６３を介して制御電極６０に隣接するように設けられる。第３半導体層１３ｃは、絶縁膜６３に接する。すなわち、ｎｐｎ寄生トランジスタは、第１電極１０と第７半導体層１７との間にも設けられる。

【0085】

制御電極６０は、第３電極３０および制御電極４０とは異なる材料を含む。制御電極６０の材料は、第３電極３０および制御電極４０の材料よりも高い熱伝導率を有する。制御電極６０は、例えば、タングステンなどの金属である。第３電極３０および制御電極４０は、例えば、ポリシリコンである。

【0086】

この例では、半導体部ＳＢで発生したジュール熱の制御電極６０を介した放熱が促進される。これにより、制御電極６０に近接したｎｐｎ寄生トランジスタの温度上昇を抑制し、ターンオンを防ぐことができる。

【0087】

図１４（ａ）および（ｂ）は、第２実施形態の第３変形例に係る半導体装置７を示す模式断面図である。図１４（ｂ）は、図１４（ａ）中に示すＢ－Ｂ線に沿った断面図である。半導体装置７は、例えば、ＩＧＢＴである。

【0088】

図１４（ａ）に示すように、半導体装置７は、半導体部ＳＢと、第１電極１０と、第２電極２０と、第３電極３０と、制御電極４０と、を備える。半導体部ＳＢは、第１電極１０と第２電極２０との間に設けられ、第１～第７半導体層１１～１７を含む。

【0089】

制御電極４０は、第１電極１０と第７半導体層１７との間にも設けられる。また、第３半導体層１３ｃも、第１電極１０と第７半導体層１７との間に設けられ、絶縁膜４３を介して制御電極４０に隣接する。すなわち、ｎｐｎ寄生トランジスタは、第１電極１０と第７半導体層１７との間にも設けられる。

【0090】

図１４（ｂ）に示すように、半導体部ＳＢは、第２導電形の第８半導体層１８をさらに含む。第８半導体層１８は、第３半導体層１３ｃの近傍において、第２半導体層１２中に延在し、第１半導体層１１と第４半導体層１４とをつなぐように設けられる。第８半導体層１８は、第２半導体層１２の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。

【0091】

第８半導体層１８は、第１半導体層１１から第４半導体層１４に至る低抵抗の正孔排出経路となる。このため、制御電極４０の近傍に電流フィラメントが生じた場合、正孔電流は、第８半導体層１８を介して第４半導体層１４に流れる。これにより、第１半導体層１１と第３半導体層１３ｃとの間に位置する第２半導体層１２の領域に正孔が過剰に注入されることを回避し、ｎｐｎ寄生トランジスタのターンオンを防ぐことができる。

【0092】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0093】

１～７…半導体装置、 １Ｓ…第１表面、 ２Ｓ…第２表面、 １０、１０ａ…第１電極、 １１…第１半導体層、 １２…第２半導体層、 １３、１３ｃ…第３半導体層、 １４、１４ｃ…第４半導体層、 １５…第５半導体層、 １６…第６半導体層、 １７…第７半導体層、 １７ｅｘ…延伸部、 １８…第８半導体層、 ２０…第２電極、 ３０…第３電極、 ３３、４３、４５、５３、５５、６３、６５…絶縁膜、 ４０、５０、６０…制御電極、 ＡＣＲ…活性領域、 ＢＤ…境界、 ＥＴＲ…終端領域、 ＧＴ１、ＧＴ２…制御端子、 Ｉｈ…正孔電流、 ＳＢ…半導体部、 ＴＧ…トレンチ、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】