特許 7513595 窒化物半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】窒化物半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240702BHJP

   H01L 29/812 20060101ALI20240702BHJP

   H01L 29/778 20060101ALI20240702BHJP

   H01L 21/337 20060101ALI20240702BHJP

   H01L 29/808 20060101ALI20240702BHJP

   H01L 21/28 20060101ALI20240702BHJP

   H01L 29/423 20060101ALI20240702BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 H

H01L29/80 C

H01L21/28 301B

H01L29/58 Z

【請求項の数】 21

(21)【出願番号】P 2021514818

(86)(22)【出願日】2020-03-06

(86)【国際出願番号】 JP2020009797

(87)【国際公開番号】W WO2020213291

(87)【国際公開日】2020-10-22

【審査請求日】2023-01-20

(31)【優先権主張番号】P 2019077283

(32)【優先日】2019-04-15

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】大嶽 浩隆

(72)【発明者】

【氏名】近松 健太郎

(72)【発明者】

【氏名】▲高▼堂 真也

(72)【発明者】

【氏名】長瀬 和也

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２０１４－７２５２８（ＪＰ，Ａ）

【文献】特開２０１５－２０４３０４（ＪＰ，Ａ）

【文献】特開２０１７－７３５０６（ＪＰ，Ａ）

【文献】特開２００８－１５９６８１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４２３

(57)【特許請求の範囲】

【請求項1】

電子走行層を構成する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりもバンドギャップが大きく、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に形成されたゲート部とを含み、
前記ゲート部は、
前記第２窒化物半導体層上に形成され、アクセプタ型不純物を含む窒化物半導体からなるリッジ形状の半導体ゲート層と、
前記半導体ゲート層上に形成されたゲート電極とを含み、
前記半導体ゲート層は、前記第２窒化物半導体層上に形成されたゲート層本体部と、前記ゲート層本体部の上面の幅中間部上に形成された上方張出部とからなり、
前記上方張出部の頂面上に前記ゲート電極が形成されており、
前記上方張出部の両側面の下縁と前記ゲート層本体部の対応する側面の上縁とをそれぞれ接続するゲート層本体部の両側部の上面は、前記ゲート層本体部の幅中央に向かって徐々に厚くなる傾斜面に形成されている、窒化物半導体装置。

【請求項2】

前記上方張出部の側面と当該側面の下縁に接続された前記ゲート層本体部の上面とを覆う第１誘電体膜と、
前記ゲート層本体部の側面と前記第２窒化物半導体層の表面とを覆う第２誘電体膜とをさらに含む、請求項１に記載の窒化物半導体装置。

【請求項3】

前記第２誘電体膜には、前記第２誘電体膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールが形成されており、
前記窒化物半導体装置は、前記ソースコンタクトホールおよびドレインコンタクトホールをそれぞれ貫通して前記第２窒化物半導体層にオーミック接触しているソース電極およびドレイン電極をさらに含む、請求項２に記載の窒化物半導体装置。

【請求項4】

前記上方張出部の厚さが、前記ゲート層本体部の厚さよりも薄い、請求項１～３のいずれか一項に記載の窒化物半導体装置。

【請求項5】

前記上方張出部の厚さが、前記ゲート層本体部の厚さよりも厚い、請求項１～３のいずれか一項に記載の窒化物半導体装置。

【請求項6】

前記ゲート層本体部の両側面は、前記ゲート電極側に向かって前記ゲート層本体部の幅が徐々に狭くなる傾斜面に形成されており、
前記上方張出部の両側面は、前記ゲート電極側に向かって前記ゲート層本体部の幅が徐々に狭くなる傾斜面に形成されている、請求項１～５のいずれか一項に記載の窒化物半導体装置。

【請求項7】

前記ゲート層本体部の側面の平均傾斜角度が、前記上方張出部の側面の平均傾斜角度と異なる、請求項６に記載の窒化物半導体装置。

【請求項8】

前記ゲート電極は、前記上方張出部の頂面全体を覆うように形成されている、請求項１～７のいずれか一項に記載の窒化物半導体装置。

【請求項9】

平面視において、前記ゲート電極の下面の両側縁は、前記上方張出部の頂面の対応する側縁よりも内側に後退している、請求項１～７のいずれか一項に記載の窒化物半導体装置。

【請求項10】

前記第１窒化物半導体層がＧａＮ層からなり、
前記第２窒化物半導体層がＡｌ_ｘＧａ_１－ｘＮ（０＜ｘ≦１）層からなり、
前記半導体ゲート層がｐ型ＧａＮ層からなる、請求項１～９のいずれか一項に記載の窒化物半導体装置。

【請求項11】

前記半導体ゲート層を第１半導体ゲート層とすると、前記第１半導体ゲート層と前記ゲート電極との間に、前記第１半導体ゲート層よりもバンドギャップが大きい窒化物半導体からなる第２半導体ゲート層が介在している、請求項１～１０のいずれか一項に記載の窒化物半導体装置。

【請求項12】

前記半導体ゲート層を第１半導体ゲート層とすると、前記第１半導体ゲート層と前記ゲート電極との間に、窒化物半導体からなる第２半導体ゲート層が介在しており、
前記第２半導体ゲート層が、Ａｌ_ｙＧａ_１－ｙＮ（０≦ｙ＜１，ｙ≦ｘ）層からなる、請求項１０に記載の窒化物半導体装置。

【請求項13】

前記ゲート電極は、Ｔｉ膜、ＴｉＮ膜およびＴｉＷ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されている、請求項１～１２のいずれか一項に記載の窒化物半導体装置。

【請求項14】

前記ゲート電極の上面に形成された第３誘電体層をさらに含む、請求項１～１３に記載の窒化物半導体装置。

【請求項15】

前記ゲート電極の上面に形成された第３誘電体層をさらに含み、前記第３誘電体層の厚さが、前記第２誘電体層の厚さよりも厚い、請求項２に記載の窒化物半導体装置。

【請求項16】

前記第１誘電体層および前記第２誘電体層が、ＳｉＮ膜、ＳｉＯ_２膜、ＳｉＯＮ膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜、およびＡｌＯＮ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されている、請求項２に記載の窒化物半導体装置。

【請求項17】

前記第１誘電体層と前記第２誘電体層とが同じ材料から構成されている、請求項１６に記載の窒化物半導体装置。

【請求項18】

電子走行層を構成する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりもバンドギャップが大きく、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に形成されたゲート部とを含み、
前記ゲート部は、
前記第２窒化物半導体層上に形成され、アクセプタ型不純物を含む窒化物半導体からなるリッジ形状の半導体ゲート層と、
前記半導体ゲート層上に形成されたゲート電極とを含み、
前記半導体ゲート層は、前記第２窒化物半導体層上に形成されたゲート層本体部と、前記ゲート層本体部の上面の幅中間部上に形成された上方張出部とからなり、
前記上方張出部の頂面上に前記ゲート電極が形成されており、
前記上方張出部の側面と当該側面の下縁に接続された前記ゲート層本体部の上面とを覆う第１誘電体膜と、
前記ゲート層本体部の側面と前記第２窒化物半導体層の表面とを覆う第２誘電体膜とをさらに含み、
前記第１誘電体層および前記第２誘電体層が、ＳｉＮ膜、ＳｉＯ _２ 膜、ＳｉＯＮ膜、Ａｌ _２ Ｏ _３ 膜、ＡｌＮ膜、およびＡｌＯＮ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されており、
前記第１誘電体層と前記第２誘電体層とが異なる材料から構成されている、窒化物半導体装置。

【請求項19】

前記上方張出部の側面と当該側面の下縁に接続された前記ゲート層本体部の上面とを覆う第１誘電体膜と、
前記第１誘電体膜を覆う第２誘電体膜とをさらに含む、請求項１に記載の窒化物半導体装置。

【請求項20】

基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体からなる半導体ゲート材料膜とを、その順に形成する工程と、
前記半導体ゲート材料膜上に、ゲート電極膜を形成する工程と、
前記ゲート電極膜上にトップ用誘電体膜を選択的に形成する工程と、
前記トップ用誘電体膜をマスクとしたドライエッチングにより、前記ゲート電極膜および前記半導体ゲート材料膜を、前記半導体ゲート材料膜の厚さ途中まで選択的に除去することにより、前記ゲート電極膜からなるゲート電極と、前記ゲート電極上に配された前記トップ用誘電体膜からなるトップウォールと、前記ゲート電極直下に上方張出部を有する前記半導体ゲート材料膜を形成する工程と、
前記トップウォール、前記ゲート電極および前記半導体ゲート材料膜の露出面を覆うサイド用誘電体膜を形成する工程と、
前記サイド用誘電体膜のうち、前記トップウォール、前記ゲート電極膜および前記上方張出部の側面を覆っている部分以外の部分をエッチングによって除去することにより、前記サイド用誘電体膜からなりかつ前記トップウォール、前記ゲート電極および前記上方張出部の側面を覆うサイドウォールを形成する工程と、
前記トップウォールおよび前記サイドウォールをマスクしたドライエッチングによって、前記第２窒化物半導体層の表面が露出するまで前記半導体ゲート材料膜を選択的に除去することにより、前記第２窒化物半導体層上に形成されたゲート層本体と、前記ゲート層本体上面の幅中間部上に形成された前記上方張出部とからなる半導体ゲート層を形成する半導体ゲート層形成工程とを含む、窒化物半導体装置の製造方法。

【請求項21】

前記半導体ゲート層形成工程の後、前記トップウォール、前記サイドウォールおよび前記第２窒化物半導体層の露出面を覆うパッシベーション膜を形成する工程と、
前記パッシベーション膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールを、前記パッシベーション膜に形成する工程と、
前記ソースコンタクトホールおよびドレインコンタクトホールをそれぞれ貫通して前記第２窒化物半導体層にオーミック接触するソース電極およびドレイン電極を形成する工程をさらに含む、請求項２０に記載の窒化物半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置およびその製造方法に関する。

【背景技術】

【0002】

III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、Ａｌ_ｘＩｎ_ｙＧａ_１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。

【0003】

このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。

【0004】

ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。

【0005】

窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が、例えば特許文献１において提案されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１７－７３５０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１は、ＡｌＧａＮ電子供給層にｐ型ＧａＮゲート層(窒化物半導体ゲート層)を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。

【0008】

このような構成では、ｐ型ＧａＮゲート層の上面とゲート電極の下面の側縁との接触部（ゲート電極の下面の幅方向端）に電界が集中しやすいため、ゲートリーク電流が大きいという問題がある。

【0009】

ゲートリーク電流が大きい場合、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるＨＥＭＴにとって大きな課題となる。

【0010】

この発明の目的は、ゲートリーク電流を低減でき、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる窒化物半導体装置およびその製造方法を提供することにある。

【課題を解決するための手段】

【0011】

本発明の一実施形態は、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりもバンドギャップが大きく、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に形成されたゲート部とを含み、前記ゲート部は、前記第２窒化物半導体層上に形成され、アクセプタ型不純物を含む窒化物半導体からなるリッジ形状の半導体ゲート層と、前記半導体ゲート層上に形成されたゲート電極とを含み、前記半導体ゲート層は、前記第２窒化物半導体層上に形成されたゲート層本体部と、前記ゲート層本体部の上面の幅中間部上に形成された上方張出部とからなり、前記上方張出部の頂面上に前記ゲート電極が形成されている、窒化物半導体装置を提供する。

【0012】

この構成では、半導体ゲート層のゲート層本体部の上面と上方張出部の側面とが交わる箇所に電界が集中する。つまり、この構成では、電界が集中する位置を、ゲート電極の下面の幅方向端から離すことができる。これにより、ゲート電極の幅方向端からのゲートリーク電流を抑制することが可能となる。これにより、ゲートリーク電流を低減でき、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる窒化物半導体装置を実現することができる。

【0013】

本発明の一実施形態では、前記上方張出部の側面と当該側面の下縁に接続された前記ゲート層本体部の上面とを覆う第１誘電体膜と、前記ゲート層本体部の側面と前記第２窒化物半導体層の表面とを覆う第２誘電体膜とをさらに含む。

【0014】

本発明の一実施形態では、前記第２誘電体膜には、前記第２誘電体膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールが形成されており、前記窒化物半導体装置は、ソースコンタクトホールおよびドレインコンタクトホールをそれぞれ貫通して前記第２窒化物半導体層にオーミック接触しているソース電極およびドレイン電極をさらに含む。

【0015】

本発明の一実施形態では、前記上方張出部の厚さが、前記ゲート層本体部の厚さよりも薄い。

【0016】

本発明の一実施形態では、前記上方張出部の厚さが、前記ゲート層本体部の厚さよりも厚い。

【0017】

本発明の一実施形態では、前記ゲート層本体部の両側面は、前記ゲート電極側に向かって前記ゲート層本体部の幅が徐々に狭くなる傾斜面に形成されており、前記上方張出部の両側面は、前記ゲート電極側に向かって前記ゲート層本体部の幅が徐々に狭くなる傾斜面に形成されている。

【0018】

本発明の一実施形態では、前記ゲート層本体部の側面の平均傾斜角度が、前記上方張出部の側面の平均傾斜角度と異なる。

【0019】

本発明の一実施形態では、前記上方張出部の両側面の下縁と前記ゲート層本体部の対応する側面の上縁とをそれぞれ接続するゲート層本体部の両側部の上面は、前記ゲート層本体部の幅中央に向かって徐々に厚くなる傾斜面に形成されている。

【0020】

本発明の一実施形態では、前記ゲート電極は、前記上方張出部の頂面全体を覆うように形成されている。

【0021】

本発明の一実施形態では、平面視において、前記ゲート電極の下面の両側縁は、前記上方張出部の頂面の対応する側縁よりも内側に後退している。

【0022】

本発明の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなり、前記第２窒化物半導体層がＡｌ_ｘＧａ_１－ｘＮ（０＜ｘ≦１）層からなり、前記半導体ゲート層がｐ型ＧａＮ層からなる。

【0023】

本発明の一実施形態では、前記半導体ゲート層を第１半導体ゲート層とすると、前記第１半導体ゲート層と前記ゲート電極との間に、前記第１半導体ゲート層よりもバンドギャップが大きい窒化物半導体からなる第２半導体ゲート層が介在している。

【0024】

本発明の一実施形態では、前記半導体ゲート層を第１半導体ゲート層とすると、前記第１半導体ゲート層と前記ゲート電極との間に、窒化物半導体からなる第２半導体ゲート層が介在しており、前記第２半導体ゲート層が、Ａｌ_ｙＧａ_１－ｙＮ（０≦ｙ＜１，ｙ≦ｘ）層からなる。

【0025】

本発明の一実施形態では、前記ゲート電極は、Ｔｉ膜、ＴｉＮ膜およびＴｉＷ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されている。

【0026】

本発明の一実施形態では、前記ゲート電極の上面に形成された第３誘電体層をさらに含む。

【0027】

本発明の一実施形態では、前記ゲート電極の上面に形成された第３誘電体層をさらに含み、前記第３誘電体層の厚さが、前記第２誘電体層の厚さよりも厚い。

【0028】

本発明の一実施形態では、前記第１誘電体層および前記第２誘電体層が、ＳｉＮ膜、ＳｉＯ_２膜、ＳｉＯＮ膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜、およびＡｌＯＮ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されている。

【0029】

本発明の一実施形態では、前記第１誘電体層と前記第２誘電体層とが同じ材料から構成されている。

【0030】

本発明の一実施形態では、前記第１誘電体層と前記第２誘電体層とが異なる材料から構成されている。

【0031】

本発明の一実施形態は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体からなる半導体ゲート材料膜とを、その順に形成する工程と、前記半導体ゲート材料膜上に、ゲート電極膜を形成する工程と、前記ゲート電極膜上にトップ用誘電体膜を選択的に形成する工程と、前記トップ用誘電体膜をマスクとしたドライエッチングにより、前記ゲート電極膜および前記半導体ゲート材料膜を、前記半導体ゲート材料膜の厚さ途中まで選択的に除去することにより、前記ゲート電極膜からなるゲート電極と、前記ゲート電極上に配された前記トップ用誘電体膜からなるトップウォールと、前記ゲート電極直下に上方張出部を有する前記半導体ゲート材料膜を形成する工程と、前記トップウォール、前記ゲート電極および前記半導体ゲート材料膜の露出面を覆うサイド用誘電体膜を形成する工程と、前記サイド用誘電体膜のうち、前記トップウォール、前記ゲート電極膜および前記上方張出部の側面を覆っている部分以外の部分をエッチングによって除去することにより、前記サイド用誘電体膜からなりかつ前記トップウォール、前記ゲート電極および前記上方張出部の側面を覆うサイドウォールを形成する工程と、前記トップウォールおよび前記サイドウォールをマスクしたドライエッチングによって、前記第２窒化物半導体層の表面が露出するまで前記半導体ゲート材料膜を選択的に除去することにより、前記第２窒化物半導体層上に形成されたゲート層本体と、前記ゲート層本体上面の幅中間部上に形成された前記上方張出部とからなる半導体ゲート層を形成する半導体ゲート層形成工程とを含む、窒化物半導体装置の製造方法を提供する。

【0032】

この製造方法によれば、ゲートリーク電流を低減でき、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる窒化物半導体装置を製造できる。

【0033】

本発明の一実施形態では、前記半導体ゲート層形成工程の後、前記トップウォール、前記サイドウォールおよび前記第２窒化物半導体層の露出面を覆うパッシベーション膜を形成する工程と、前記パッシベーション膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールを、前記パッシベーション膜に形成する工程と、前記ソースコンタクトホールおよびドレインコンタクトホールをそれぞれ貫通して前記第２窒化物半導体層にオーミック接触するソース電極およびドレイン電極を形成する工程をさらに含む。

【0034】

本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0035】

【図1】図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図2A】図２Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図である。

【図2B】図２Ｂは、図２Ａの次の工程を示す断面図である。

【図2C】図２Ｃは、図２Ｂの次の工程を示す断面図である。

【図2D】図２Ｄは、図２Ｃの次の工程を示す断面図である。

【図2E】図２Ｅは、図２Ｄの次の工程を示す断面図である。

【図2F】図２Ｆは、図２Ｅの次の工程を示す断面図である。

【図2G】図２Ｇは、図２Ｆの次の工程を示す断面図である。

【図2H】図２Ｈは、図２Ｇの次の工程を示す断面図である。

【図3】図３は、比較例に係る窒化物半導体装置を示す断面図である。

【図4】図４は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図5】図５は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図6】図６は、この発明の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図7】図７は、この発明の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図8】図８は、この発明の第６実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図9】図９は、この発明の第７実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【図10】図１０は、この発明の第８実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【発明を実施するための形態】

【0036】

図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。

【0037】

窒化物半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５と、第２窒化物半導体層５上に形成されたゲート部２０とを含む。

【0038】

さらに、この窒化物半導体装置１は、第２窒化物半導体層５およびゲート部２０を覆うパッシベーション膜（第２誘電体膜）６を含む。さらに、この窒化物半導体装置１は、パッシベーション膜６に形成されたソースコンタクトホール７およびドレインコンタクトホール８を貫通して第２窒化物半導体層５にオーミック接触しているソース電極９およびドレイン電極１０を含む。ソース電極９およびドレイン電極１０は、間隔を開けて配置されている。ソース電極９は、ゲート部２０を覆うように形成されている。

【0039】

基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板２は、ソース電極９に電気的に接続されている。

【0040】

バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層３は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。

【0041】

第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層４を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０^１６ｃｍ^－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。

【0042】

第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌ_ｘＧａ_１－ｘＮ層（０＜ｘ≦１）からなり、その厚さは５ｎｍ～１５ｎｍ程度である。

【0043】

このように第１窒化物半導体層（電子走行層）４と第２窒化物半導体層（電子供給層）５とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４内には、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１１が広がっている。

【0044】

ゲート部２０は、第２窒化物半導体層５上にエピタキシャル成長されたリッジ形状の半導体ゲート層２１と、半導体ゲート層２１上に形成されたゲート電極２２とを含む。ゲート部２０は、ソースコンタクトホール７寄りに偏って配置されている。

【0045】

この実施形態では、半導体ゲート層２１は、横断面が略矩形のゲート層本体部２１１と、ゲート層本体部２１１の上面の幅中間部上に形成され、横断面が略矩形の上方張出部２１２とからなる。上方張出部２１２の頂面（上面）２１２ｂとゲート層本体部２１１の一方側の上面２１１ｂとの間に段差が形成されているとともに、上方張出部２１２の頂面２１２ｂとゲート層本体部２１１の他方側の上面２１１ｂとの間に段差が形成されている。

【0046】

ゲート層本体部２１１の一方の側部の上面２１１ｂは、上方張出部２１２の一方の側面２１２ａの下縁と、ゲート層本体部２１１の一方の側面２１１ａの上縁とを接続している。ゲート層本体部２１１の他方の側部の上面２１１ｂは、上方張出部２１２の他方の側面２１２ａの下縁と、ゲート層本体部２１１の他方の側面２１１ａの上縁とを接続している。

【0047】

上方張出部２１２の頂面に、ゲート電極２２が形成されている。この実施形態では、ゲート電極２２は、上方張出部２１２の頂面２１２ｂ全体を覆うように形成されている。

【0048】

半導体ゲート層２１は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、半導体ゲート層２１は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっている。半導体ゲート層２１の膜厚は、閾値電圧を適切な大きさにするために、５０ｎｍ以上であることが好ましく、７０ｎｍ以上であることがより好ましい。

【0049】

この実施形態では、上方張出部２１２の厚さは、ゲート層本体部２１１の厚さよりも薄い。ゲート層本体部２１１の厚さは、４０ｎｍ～６０ｎｍ程度であり、上方張出部２１２の厚さは、１０ｎｍ～４０ｎｍ程度である。

【0050】

半導体ゲート層２１に注入されるアクセプタ型不純物の濃度は、１×１０^１９ｃｍ^－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。半導体ゲート層２１は、ゲート部２０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面付近に生じる二次元電子ガス１１を相殺するために設けられている。

【0051】

ゲート電極２２は、半導体ゲート層２１の上方張出部２１２にショットキー接合している。ゲート電極２２は、ＴｉＮからなる。ゲート電極２２の膜厚は、５０ｎｍ～１５０ｎｍ程度である。ゲート電極２２は、Ｔｉ膜、ＴｉＮ膜およびＴｉＷ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。

【0052】

ゲート部２０は、ゲート電極２２の上面を覆うトップウォール（第３誘電体膜）２３と、トップウォール２３および上方張出部２１２の両側面２１２ａをそれぞれ覆うサイドウォール（第１誘電体膜）２４とをさらに含んでいる。各サイドウォール２４は、ゲート層本体部２１１における対応する側部の上面２１１ｂをも覆っている。この実施形態では、トップウォール２３およびサイドウォール２４は、ＳｉＮ膜からなる。

【0053】

パッシベーション膜６は、第２窒化物半導体層５の表面（コンタクトホール７，８が臨んでいる領域を除く）およびゲート部２０の側面および表面を覆っている。この実施形態では、パッシベーション膜６は、ＳｉＮ膜からなる。

【0054】

トップウォール２３の膜厚は、５０ｎｍ～２００ｎｍ程度である。サイドウォール２４の膜厚は、１１０ｎｍ～３９０ｎｍ程度である。パッシベーション膜６の膜厚は、５０ｎｍ～２００ｎｍ程度である。ゲート電極２２上面からのゲートリーク電流を抑制するために、トップウォール２３の膜厚は、パッシベーション膜６の膜厚よりも厚いことが好ましい。

【0055】

トップウォール２３、サイドウォール２４およびパッシベーション膜６は、ＳｉＮ膜、ＳｉＯ_２膜、ＳｉＯＮ膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜、およびＡｌＯＮ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。サイドウォール２４とパッシベーション膜６とは、同じ材料から構成されてもよいし、異なる材料から構成されてもよい。

【0056】

ソース電極９およびドレイン電極１０は、例えば、第２窒化物半導体層５にオーミック接触する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。

【0057】

この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１１が形成され、この二次元電子ガス１１をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極２２は、半導体ゲート層２１を挟んで、第２窒化物半導体層５に対向している。

【0058】

ゲート電極２２の下方においては、ｐ型ＧａＮ層からなる半導体ゲート層２１に含まれるイオン化アクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層４と第２窒化物半導体層５との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート電極２２（ゲート部２０）の直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１１が形成されない。

【0059】

よって、ゲート電極２２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１１によるチャネルはゲート電極２２の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極２２に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート電極２２の直下の第１窒化物半導体層４内にチャネルが誘起され、ゲート電極２２の両側の二次元電子ガス１１が接続される。これにより、ソース－ドレイン間が導通する。

【0060】

使用に際しては、たとえば、ソース電極９とドレイン電極１０との間に、ドレイン電極１０側が正となる所定の電圧（たとえば１０Ｖ～５００Ｖ）が印加される。その状態で、ゲート電極２２に対して、ソース電極９を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。

【0061】

図２Ａ～図２Ｉは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。

【0062】

まず、図２Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、バッファ層３、第１窒化物半導体層（電子走行層）４および第２窒化物半導体層（電子供給層）５がエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層５上に、半導体ゲート層２１の材料膜である半導体ゲート材料膜７１がエピタキシャル成長される。

【0063】

次に、図２Ｂに示すように、スパッタ法によって、露出した表面全体を覆うように、ゲート電極２２の材料膜であるゲート電極膜７２が形成される。そして、ゲート電極膜７２上に、ゲート電極形成予定領域を覆うようにトップウォール２３の材料である第３誘電体膜７３が形成される。第３誘電体膜７３は、例えばＳｉＮからなる。

【0064】

次に、図２Ｃに示すように、第３誘電体膜７３をマスクとしたドライエッチングにより、ゲート電極膜７２および半導体ゲート材料膜７１が、半導体ゲート材料膜７１の厚さ途中まで選択的に除去される。エッチングされる。これにより、ゲート電極膜７２からなるゲート電極２２と、ゲート電極２２上に配された第３誘電体膜７３からなるトップウォール２３と、ゲート電極２２直下に上方張出部２１２を有する半導体ゲート材料膜７１とが形成される。

【0065】

次に、図２Ｄに示すように、トップウォール２３、ゲート電極２２および半導体ゲート材料膜７１の露出面を覆うように、サイドウォール２４の材料である第１誘電体膜７４が形成される。第１誘電体膜７４は例えばＳｉＮからなる。

【0066】

次に、図２Ｅに示すように、第１誘電体膜７４のうち、トップウォール２３、ゲート電極２２および上方張出部２１２の側面２１２ａを覆っている部分以外の部分を、異方性ドライエッチングによって除去する。これにより、第１誘電体膜７４からなり、トップウォール２３、ゲート電極２２および上方張出部２１２の側面２１２ａを覆うサイドウォール２４が形成される。

【0067】

次に、図２Ｆに示すように、トップウォール２３およびサイドウォール２４をマスクとしたドライエッチングにより、第２窒化物半導体層５の表面が露出するまで半導体ゲート材料膜７１が選択的に除去される。これにより、第２窒化物半導体層５上に形成されたゲート層本体部２１１と、ゲート層本体上面の幅中間部上に形成された上方張出部２１２とからなる半導体ゲート層２１が形成される。これにより、半導体ゲート層２１と、ゲート電極２２と、トップウォール２３と、サイドウォール２４とからなるゲート部２０が形成される。

【0068】

次に、図２Ｇに示すように、露出した表面全体を覆うように、パッシベーション膜６が形成される。パッシベーション膜６は例えばＳｉＮからなる。そして、パッシベーション膜６に、第２窒化物半導体層５に達するソースコンタクトホール７およびドレインコンタクトホール８が形成される。

【0069】

次に、図２Ｈに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜７５が形成される。

【0070】

最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜７５がパターニングされることにより、第２窒化物半導体層５にオーミック接触するソース電極９およびドレイン電極１０が形成される。こうして、図１に示すような構造の窒化物半導体装置１が得られる。

【0071】

図３は、比較例に係る窒化物半導体装置１０１を示す断面図である。図３において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。比較例に係る窒化物半導体装置１０１は、第１実施形態に係る窒化物半導体装置１に比べて、半導体ゲート層２１の形状が異なっている。比較例の半導体ゲート層２１の横断面形状は、幅が図１の本体部２１１の幅と同じで厚さが図１の半導体ゲート層２１の厚さと同じ矩形である。そして、半導体ゲート層２１の上面全体にゲート電極２２が形成されている。この比較例においても、ゲート電極２２の上面を覆うトップウォールは形成されているが、サイドウォール２４は形成されていない。

【0072】

比較例に係る窒化物半導体装置１０１では、半導体ゲート層２１の上面とゲート電極２２の下面の側縁との接触部Ｃに電界が集中しやすいため、ゲート電極２２の幅方向端Ｃからのゲートリーク電流が大きくなる。

【0073】

これに対して、第１実施形態に係る窒化物半導体装置１では、半導体ゲート層２１のゲート層本体部２１１の上面２１１ｂと上方張出部２１２の側面２１２ａとが交わる箇所Ａ（図１参照）に電界が集中する。つまり、第１実施形態に係る窒化物半導体装置１では、電界が集中する位置を、ゲート電極２２の下面の幅方向端Ｂから離すことができる。これにより、ゲート電極２２の幅方向端Ｂからのゲートリーク電流を抑制することが可能となる。これにより、ゲートリーク電流を低減でき、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる窒化物半導体装置を実現することができる。

【0074】

また、半導体ゲート層２１の上方張出部２１２の厚さが、半導体ゲート層２１のゲート層本体部２１１の厚さよりも薄いので、半導体ゲート層２１内で電界が横方向全域にわたって均一になりやすい。このため、ゲート部２０直下の二次元電子ガス１１の密度も均一となりやすいので、オン抵抗の上昇を抑制できる。

【0075】

また、ゲート電極２２は、上方張出部２１２の頂面２１２ｂ全体を覆うように形成されているので、ゲート電極２２と上方張出部２１２との境界部付近での電界が横方向全域にわたってほぼ均一となる。これにより、ゲート電極２２の両側部でのショットキーバリアが低下する領域が存在しないので、ゲートリーク電流を低減することができ、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる。

【0076】

図４～図１０は、この発明の第２～第８実施形態に係る窒化物半導体装置１Ａ～１Ｆの構成を説明するための断面図である。図４～図１０において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。

【0077】

図４を参照して、第２実施形態に係る窒化物半導体装置１Ａでは、ゲート電極２２の幅は、半導体ゲート層２１の上方張出部２１２の幅よりも狭い。そして、ゲート電極２２は、上方張出部２１２の頂面２１２ｂの幅中間部上に形成されている。したがって、平面視において、ゲート電極２２の下面の両側縁は、上方張出部２１２の頂面２１２ｂの対応する側縁よりも内側に後退している。

【0078】

第２実施形態に係る窒化物半導体装置１Ａでは、ゲート電極２２の両側縁から半導体ゲート層２１の側面までの抵抗が増加するので、半導体ゲート層２１の側壁近傍を通る経路のゲートリーク電流を低減することができる。

【0079】

図５を参照して、第３実施形態に係る窒化物半導体装置１Ｂは、半導体ゲート層２１の上方張出部２１２の厚さが、半導体ゲート層２１のゲート層本体部２１１の厚さよりも厚い。この場合、ゲート層本体部２１１の厚さは、２０ｎｍ～４０ｎｍ程度であり、上方張出部２１２の厚さは、３０ｎｍ～６０ｍ程度である。

【0080】

第３実施形態に係る窒化物半導体装置１Ｂでは、第１実施形態に係る窒化物半導体装置１に比べて、電界が集中する箇所Ａを、ゲート電極２２の下面の幅方向端Ｂから遠ざけることができるので、上方張出部２１２とゲート電極２２との接合部でのゲートリーク電流の増加を抑制できる。

【0081】

図６および図７を参照して、この発明の第４および第５実施形態に係る窒化物半導体装置１Ｃ，１Ｄでは、ゲート層本体部２１１の両側面２１１ａは、ゲート電極２２側に向かってゲート層本体部２１１の幅が徐々に狭くなる傾斜面に形成されている。また、上方張出部２１２の両側面２１２ａは、ゲート電極２２側に向かって上方張出部２１２の幅が徐々に狭くなる傾斜面に形成されている。

【0082】

第４実施形態に係る窒化物半導体装置１Ｃでは、ゲート層本体部２１１の側面２１１ａの第２窒化物半導体層５の表面に対する平均傾斜角度が、上方張出部２１２の側面２１２ａの第２窒化物半導体層５の表面に対する平均傾斜角度よりも大きい。

【0083】

第５実施形態に係る窒化物半導体装置１Ｄでは、ゲート層本体部２１１の側面２１１ａの第２窒化物半導体層５の表面に対する平均傾斜角度が、上方張出部２１２の側面２１２ａの第２窒化物半導体層５の表面に対する平均傾斜角度よりも小さい。

【0084】

ゲート層本体部２１１の側面２１１ａの平均傾斜角度および上方張出部２１２の側面２１２ａの平均傾斜角度のいずれかが大きいのは、構造形成のためのエッチング条件が異なることを意味するが、ゲート層側面の途中にプラズマダメージの小さい領域（抵抗の高い領域）が存在することで、ゲートリーク電流を低減し、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる。

【0085】

図８を参照して、この発明の第６実施形態に係る窒化物半導体装置１Ｅでは、上方張出部２１２の両側面２１２ａの下縁とゲート層本体部２１１の対応する側面２１１ａの上縁とをそれぞれ接続するゲート層本体部２１１の両側部の上面２１１ｂは、ゲート層本体部２１１の両側部の厚さがゲート層本体部２１１の幅中央に向かって厚くなる傾斜面に形成されている。

【0086】

第６実施形態に係る窒化物半導体装置１Ｅでは、第１実施形態に係る窒化物半導体装置１に比べて、電界が集中する箇所Ａでの電界集中を緩和できるので、ゲートリーク電流を低減することができ、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる。

【0087】

図９を参照して、この発明の第７実施形態に係る窒化物半導体装置１Ｆでは、半導体ゲート層２１を第１半導体ゲート層２１とすると、第１半導体ゲート層２１とゲート電極２２との間に、窒化物半導体からなる第２半導体ゲート層２５が介在している。

【0088】

第２半導体ゲート層２５は、第１半導体ゲート層２１よりもバンドギャップが大きい窒化物半導体からなる。第７実施形態では、第２半導体ゲート層２５は、Ａｌ_ｙＧａ_１－ｙＮ（０≦ｙ＜１，ｙ≦ｘ）層からなっており、その厚さは１０ｎｍ程度である。第１半導体ゲート層２１に注入されるアクセプタ型不純物がＭｇである場合、メモリ効果により、第２半導体ゲート層２５にＭｇが注入される。

【0089】

第７実施形態に係る窒化物半導体装置１Ｅでは、第１半導体ゲート層（ｐＧａＮ）２１と第２半導体ゲート層（ＡｌＧａＮ）２５との境界において、価電子帯中にホールに対する障壁が形成される。これにより、ゲート電極２２から第１半導体ゲート層（ｐＧａＮ）２１へのホールの注入を抑制することができるので、ゲートリーク電流をより低減することができ、ゲートに安定して印加可能な最大値であるゲート定格電圧の低下を抑止できる。

【0090】

図１０を参照して、この発明の第８実施形態に係る窒化物半導体装置１Ｇは、トップウォール２３およびサイドウォール２４が形成されていない点で、図１の窒化物半導体装置１と異なる。上方張出部２１１および上方張出部２１２からなる半導体ゲート層２１と、上方張出部２１２上に形成されたゲート電極２２とから構成されている。

【0091】

以上、この発明の第１～第７実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板や絶縁基板などの任意の基板材料を適用できる。

【0092】

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

【0093】

この出願は、２０１９年４月１５日に日本国特許庁に提出された特願２０１９－０７７２８３号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。

【符号の説明】

【0094】

１，１Ａ～１Ｇ 窒化物半導体装置
２ 基板
３ バッファ層
４ 第１窒化物半導体層
５ 第２窒化物半導体層
６ パッシベーション膜（第２誘電体膜）
７ ソースコンタクトホール
８ ドレインコンタクトホール
９ ソース電極
１０ ドレイン電極
１１ 二次元電子ガス（２ＤＥＧ）
２０ ゲート部
２１ 半導体ゲート層（第１半導体ゲート層）
２１１ ゲート層本体部
２１１ａ 側面
２１１ｂ 上面
２１２ 上方張出部
２１２ａ 側面
２１２ｂ 頂面（上面）
２２ ゲート電極
２３ トップウォール
２４ サイドウォール
２５ 第２半導体ゲート層
７１ 半導体ゲート材料膜
７２ ゲート電極膜
７３ 第３誘電体膜
７４ 第１誘電体膜
７５ ソース・ドレイン電極膜

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】