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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-01
(45)【発行日】2024-07-09
(54)【発明の名称】窒化物半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240702BHJP
H01L 29/778 20060101ALI20240702BHJP
H01L 29/812 20060101ALI20240702BHJP
H01L 21/337 20060101ALI20240702BHJP
H01L 29/808 20060101ALI20240702BHJP
H01L 29/41 20060101ALI20240702BHJP
H01L 29/47 20060101ALI20240702BHJP
H01L 29/872 20060101ALI20240702BHJP
H01L 29/417 20060101ALI20240702BHJP
【ＦＩ】
H01L29/80 H
H01L29/80 C
H01L29/80 L
H01L29/44 L
H01L29/44 P
H01L29/44 S
H01L29/48 D
H01L29/50 J
【請求項の数】
16
(21)【出願番号】P 2021519279
(86)(22)【出願日】2020-03-12
(86)【国際出願番号】 JP2020010866
(87)【国際公開番号】W WO2020230434
(87)【国際公開日】2020-11-19
【審査請求日】2023-01-20
(31)【優先権主張番号】P 2019090147
(32)【優先日】2019-05-10
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】大嶽 浩隆
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２０１５－１７３１５１（ＪＰ，Ａ）
【文献】特開２０１８－１５７１７７（ＪＰ，Ａ）
【文献】特開２０１５－２０７６１０（ＪＰ，Ａ）
【文献】特開２０１４－１１０３９３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／３３７
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２９／４７
Ｈ０１Ｌ ２９／４１７
(57)【特許請求の範囲】
【請求項1】
電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む半導体ゲート層と、
前記半導体ゲート層の少なくとも前記リッジ部上に形成されたゲート電極と、
前記第２窒化物半導体層上に配置されたソース電極およびドレイン電極と、
前記半導体ゲート層内のホールを引き抜くために前記半導体ゲート層上に形成され、前記ソース電極に電気的に接続されたホール引抜電極とを含み、
前記ソース電極は、前記リッジ部に平行なソース主電極部を有し、
前記ドレイン電極は、前記リッジ部を挟んで、前記ソース主電極部と対向するように配置されており、
前記半導体ゲート層は、前記ソース主電極部と前記ドレイン電極とが対向していない領域に形成された延長部を有しており、
前記延長部の表面における前記ゲート電極が形成されていない領域に、前記ホール引抜電極が形成されている、窒化物半導体装置。
【請求項2】
平面視において、前記半導体ゲート層が、前記ソース主電極部を囲むように配置されており、前記半導体ゲート層は、前記ソース主電極部の両側それぞれに配置された一対の前記リッジ部と、これらのリッジ部の対応する端部どうしを連結する２つのリッジ連結部とを有しており、
前記ドレイン電極は、前記一対のリッジ部の一方のリッジ部を挟んで前記ソース主電極部と対向しており、
前記ホール引抜電極は、前記２つのリッジ連結部のうちの少なくとも一方のリッジ連結部上に形成されている、請求項１に記載の窒化物半導体装置。
【請求項3】
前記ゲート電極は、前記一対のリッジ部上にそれぞれ形成された一対のゲート主電極部と、前記リッジ連結部上に形成され、前記一対のゲート主電極部の対応する端部どうしを連結する２つのベース部とを有しており、前記２つのベース部のうちの少なくとも一方のベース部には、前記ベース部が形成されていない除去領域が形成されており、
前記除去領域内において、前記リッジ連結部の表面上に、前記ホール引抜電極が形成されている、請求項２に記載の窒化物半導体装置。
【請求項4】
前記ソース主電極部の両側に、前記ゲート主電極部および前記ドレイン電極が、前記ソース主電極部に近い方からその順に配置されている、請求項３に記載の窒化物半導体装置。
【請求項5】
前記半導体ゲート層における前記ホール引抜電極が形成されている領域の厚さが、前記リッジ部の厚さよりも薄い、請求項１～４のいずれか一項に記載の窒化物半導体装置。
【請求項6】
電子走行層を構成する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む半導体ゲート層と、
前記半導体ゲート層の少なくとも前記リッジ部上に形成されたゲート電極と、
前記第２窒化物半導体層上に配置されたソース電極およびドレイン電極と、
前記半導体ゲート層内のホールを引き抜くために前記半導体ゲート層上に形成され、前記ソース電極に電気的に接続されたホール引抜電極とを含み、
前記半導体ゲート層における前記ホール引抜電極が形成されている領域の厚さが、前記リッジ部の厚さよりも薄い、窒化物半導体装置。
【請求項7】
前記除去領域直下の前記リッジ連結部は、厚さが前記リッジ部の厚さよりも薄い薄膜領域を有しており、前記薄膜領域の表面に前記ホール引抜電極が形成されている、請求項３に記載の窒化物半導体装置。
【請求項8】
前記ホール引抜電極と前記ゲート電極とが、異なる材料から構成されている、請求項１～７のいずれか一項に記載の窒化物半導体装置。
【請求項9】
電子走行層を構成する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む半導体ゲート層と、
前記半導体ゲート層の少なくとも前記リッジ部上に形成されたゲート電極と、
前記第２窒化物半導体層上に配置されたソース電極およびドレイン電極と、
前記半導体ゲート層内のホールを引き抜くために前記半導体ゲート層上に形成され、前記ソース電極に電気的に接続されたホール引抜電極とを含み、
前記ホール引抜電極と前記ゲート電極とが、異なる材料から構成されている、窒化物半導体装置。
【請求項10】
前記ゲート電極は、前記半導体ゲート層に対して第１ショットキー接触しており、前記ホール引抜電極は、前記半導体ゲート層に対して第２ショットキー接触しており、
前記第１ショットキー接触は、前記第２ショットキー接触よりも、ホールに対するバリアハイトが高い、請求項８または９に記載の窒化物半導体装置。
【請求項11】
前記ゲート電極は、前記半導体ゲート層に対してショットキー接触しており、前記ホール引抜電極は、前記半導体ゲート層に対してオーミック接触している、請求項８または９に記載の窒化物半導体装置。
【請求項12】
前記ホール引抜電極と前記半導体ゲート層との間に、第３窒化物半導体層が形成されている、請求項１～１１のいずれか一項に記載の窒化物半導体装置。
【請求項13】
前記第１窒化物半導体層がＧａＮ層からなり、前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなり、
前記半導体ゲート層がｐ型ＧａＮ層からなる、請求項１～１２のいずれか一項に記載の窒化物半導体装置。
【請求項14】
基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む半導体ゲート層材料膜とを、その順に形成する工程と、前記半導体ゲート層材料膜上に、ゲート電極およびホール引抜電極の材料膜である電極膜を形成する工程と、
前記電極膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、リッジ形状のリッジ部と前記リッジ部から延びた延長部を有する半導体ゲート層と、前記半導体ゲート層上に形成された電極膜を形成する工程と、
前記電極膜、前記半導体ゲート層および前記第２窒化物半導体層の露出面を覆うように第１誘電体膜を形成した後、前記第１誘電体膜における前記リッジ部を挟んで対向する位置に、前記第１誘電体膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールを形成する工程と、
前記ソースコンタクトホールおよびドレインコンタクトホールを貫通し、前記第２窒化物半導体層に接触するソース電極およびドレイン電極を形成する工程と、
前記延長部において、前記第１誘電体膜に平面視環状の第１環状開口部を形成するとともに、前記電極膜に前記第１環状開口部に連通する平面視環状の第２環状開口部を形成することにより、前記第２環状開口部の内側の前記電極膜からなりかつ前記延長部に接触する前記ホール引抜電極と、前記第２環状開口部の外側の前記電極膜からなる前記ゲート電極を形成する工程とを含む、窒化物半導体装置の製造方法。
【請求項15】
基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む半導体ゲート層材料膜とを、その順に形成する工程と、前記半導体ゲート層材料膜上に、ゲート電極の材料膜であるゲート電極膜を形成する工程と、
前記ゲート電極膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、リッジ形状のリッジ部と前記リッジ部から延びた延長部を有する半導体ゲート層と、前記半導体ゲート層上に形成されたゲート電極膜を形成する工程と、
前記ゲート電極膜、前記半導体ゲート層および前記第２窒化物半導体層の露出面を覆うように第１誘電体膜を形成した後、前記第１誘電体膜における前記リッジ部を挟んで対向する位置に、前記第１誘電体膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールを形成する工程と、
前記ソースコンタクトホールおよびドレインコンタクトホールを貫通し、前記第２窒化物半導体層に接触するソース電極およびドレイン電極を形成する工程と、
前記延長部において、前記第１誘電体膜を厚さ方向に貫通する第１開口部を形成するとともに、前記ゲート電極膜に前記第１開口部に連通する第２開口部を形成することにより、ゲート電極を形成する工程と、
前記第２開口部の底面を覆う第２誘電体膜を形成する工程と、
前記第２誘電体膜に、前記第２誘電体膜を厚さ方向に貫通する第３開口部を形成する工程と、
前記第３開口部を覆い、前記延長部に接触するホール引抜電極を形成するホール引抜電極形成工程とを含む、窒化物半導体装置の製造方法。
【請求項16】
前記ホール引抜電極形成工程は、前記延長部の表面に、前記第３開口部に連通する凹部を形成する工程と、
前記第２誘電体膜上に前記第３開口部を覆うように形成され、その一部が前記凹部内で前記延長部に接触するホール引抜電極を形成する工程とを含む、請求項１５に記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置およびその製造方法に関する。
【背景技術】
【0002】
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
【0003】
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
【0004】
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
【0005】
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が例えば特許文献１において提案されており、現在ではこのようなコンセプトのデバイスが量産され、市場に流通している。
【0006】
特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮゲート層（半導体ゲート層）を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
【0007】
しかし、ｐ型ＧａＮゲート層を利用したノーマリーオフ型の窒化物半導体ＨＥＭＴでは、ｐ型ＧａＮゲート層におけるＡｌＧａＮ電子供給層との界面付近にホールが蓄積される価電子帯の溝が形成される。このため、特許文献１に記載の窒化物半導体ＨＥＭＴでは、ｐ型ＧａＮゲート層にホールが注入された場合にホールが容易に抜け出すことができず、ゲート閾値が変動するおそれがある。なお、この傾向はゲート電極とｐＧａＮゲート層の間でショットキー接合が形成されている場合に、より影響が大きい。
【0008】
この問題を解決するために、特許文献２は、ＡｌＧａＮ電子供給層上のｐ型ＧａＮゲート層とソース電極との間に、ＡＩＮ層とＡｌＧａＮ層との積層膜を形成し、ＡＩＮ層とＡｌＧａＮ層の界面近傍に二次元ホールガスを発生させることにより、ｐ型ＧａＮゲート層内のホールをソース電極側に引き抜くことを提案している。
【先行技術文献】
【特許文献】
【0009】
【文献】特開２０１７－７３５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかし、特許文献２に記載の窒化物半導体ＨＥＭＴでは、ＡｌＧａＮ電子供給層上にリッジ形状のｐ型ＧａＮゲート層を形成した後に、ＡｌＧａＮ電子供給層上にＡＩＮ層とＡｌＧａＮ層とを成長させる必要があり、結晶品質の確保が難しいという問題がある。また、再成長工程が必要になるため、コスト増加の背反が存在する。
【0011】
この発明の目的は、半導体ゲート層を形成した後に電子供給層上に結晶を成長させることなく、半導体ゲート層内のホールをソース電極側に引き抜くことができる、窒化物半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0012】
この発明の一実施形態は、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む半導体ゲート層と、前記半導体ゲート層の少なくとも前記リッジ部上に形成されたゲート電極と、前記第２窒化物半導体層上に配置されたソース電極およびドレイン電極と、前記半導体ゲート層内のホールを引き抜くために前記半導体ゲート層上に形成され、前記ソース電極に電気的に接続されたホール引抜電極とを含む、窒化物半導体装置を提供する。
【0013】
この構成では、半導体ゲート層を形成した後に電子供給層上に結晶を成長させることなく、半導体ゲート層内のホールをソース電極側に引き抜くことができる。
【0014】
この発明の一実施形態では、前記ソース電極は、前記リッジ部に平行なソース主電極部を有し、前記ドレイン電極は、前記リッジ部を挟んで、前記ソース主電極部と対向するように配置されており、前記半導体ゲート層は、前記ソース主電極部と前記ドレイン電極とが対向していない領域に形成された延長部を有しており、前記延長部の表面における前記ゲート電極が形成されていない領域に、前記ホール引抜電極が形成されている。
【0015】
この発明の一実施形態では、平面視において、前記半導体ゲート層が、前記ソース主電極部を囲むように配置されており、前記半導体ゲート層は、前記ソース主電極部の両側それぞれに配置された一対の前記リッジ部と、これらのリッジ部の対応する端部どうしを連結する２つのリッジ連結部とを有しており、前記ドレイン電極は、前記一対のリッジ部の一方のリッジ部を挟んで前記ソース主電極部と対向しており、前記ホール引抜電極は、前記２つのリッジ連結部のうちの少なくとも一方のリッジ連結部上に形成されている。
【0016】
この発明の一実施形態では、前記ゲート電極は、前記一対のリッジ部上にそれぞれ形成された一対のゲート主電極部と、前記リッジ連結部上に形成され、前記一対のゲート主電極部の対応する端部どうしを連結する２つのベース部とを有しており、前記２つのベース部のうちの少なくとも一方のベース部には、前記ベース部が形成されていない除去領域が形成されており、前記除去領域内において、前記リッジ連結部の表面上に、前記ホール引抜電極が形成されている。
【0017】
この発明の一実施形態では、前記ソース主電極部の両側に、前記ゲート主電極部および前記ドレイン電極が、前記ソース主電極部に近い方からその順に配置されている。
【0018】
この発明の一実施形態では、前記半導体ゲート層における前記ホール引抜電極が形成されている領域の厚さが、前記リッジ部の厚さよりも薄い。
【0019】
この発明の一実施形態では、前記除去領域直下の前記リッジ連結部は、厚さが前記リッジ部の厚さよりも薄い薄膜領域を有しており、前記薄膜領域の表面に前記ホール引抜電極が形成されている。
【0020】
この発明の一実施形態では、前記ホール引抜電極と前記ゲート電極とが、異なる材料から構成されている。
【0021】
この発明の一実施形態では、前記ゲート電極は、前記半導体ゲート層に対して第１ショットキー接触しており、前記ホール引抜電極は、前記半導体ゲート層に対して第２ショットキー接触しており、前記第１ショットキー接触は、前記第２ショットキー接触よりも、ホールに対するバリアハイトが高い。
【0022】
この発明の一実施形態では、前記ゲート電極は、前記半導体ゲート層に対してショットキー接触しており、前記ホール引抜電極は、前記半導体ゲート層に対してオーミック接触している。
【0023】
この発明の一実施形態では、前記ホール引抜電極と前記半導体ゲート層との間に、第３窒化物半導体層が形成されている。
【0024】
この発明の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなり、前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなり、前記半導体ゲート層がｐ型ＧａＮ層からなる。
【0025】
この発明の一実施形態は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む半導体ゲート層材料膜とを、その順に形成する工程と、前記半導体ゲート層材料膜上に、ゲート電極およびホール引抜電極の材料膜である電極膜を形成する工程と、前記電極膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、リッジ形状のリッジ部と前記リッジ部から延びた延長部を有する半導体ゲート層と、前記半導体ゲート層上に形成された電極膜を形成する工程と、前記電極膜、前記半導体ゲート層および前記第２窒化物半導体層の露出面を覆うように第１誘電体膜を形成した後、前記第１誘電体膜における前記リッジ部を挟んで対向する位置に、前記第１誘電体膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールを形成する工程と、前記ソースコンタクトホールおよびドレインコンタクトホールを貫通し、前記第２窒化物半導体層に接触するソース電極およびドレイン電極を形成する工程と、前記延長部において、前記第１誘電体膜に平面視環状の第１環状開口部を形成するとともに、前記電極膜に前記開口部に連通する平面視環状の第２環状開口部を形成することにより、前記第２環状開口部の内側の前記電極膜からなりかつ前記延長部に接触する前記ホール引抜電極と、前記第２環状開口部の外側の前記電極膜からなる前記ゲート電極を形成する工程とを含む、窒化物半導体装置の製造方法を提供する。「環状」には、円環状の他、楕円環状、四角環状、三角環状等の閉曲線形状が含まれる。
【0026】
この製造方法では、半導体ゲート層を形成した後に電子供給層上に結晶を成長させることなく、半導体ゲート層内のホールをソース電極側に引き抜くことができる窒化物半導体装置を製造できる。
【0027】
この発明の一実施形態は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む半導体ゲート層材料膜とを、その順に形成する工程と、前記半導体ゲート層材料膜上に、ゲート電極の材料膜であるゲート電極膜を形成する工程と、前記ゲート電極膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、リッジ形状のリッジ部と前記リッジ部から延びた延長部を有する半導体ゲート層と、前記半導体ゲート層上に形成されたゲート電極膜を形成する工程と、前記ゲート電極膜、前記半導体ゲート層および前記第２窒化物半導体層の露出面を覆うように第１誘電体膜を形成した後、前記第１誘電体膜における前記リッジ部を挟んで対向する位置に、前記第１誘電体膜を厚さ方向に貫通するソースコンタクトホールおよびドレインコンタクトホールを形成する工程と、前記ソースコンタクトホールおよびドレインコンタクトホールを貫通し、前記第２窒化物半導体層に接触するソース電極およびドレイン電極を形成する工程と、前記延長部において、前記第１誘電体膜を厚さ方向に貫通する第１開口部を形成するとともに、前記ゲート電極膜に前記第１開口部に連通する第２開口部を形成することにより、ゲート電極を形成する工程と、前記第２開口部の底面を覆う第２誘電体膜を形成する工程と、前記第２誘電体膜に、前記第２誘電体膜を厚さ方向に貫通する第３開口部を形成する工程と、前記第３開口部を覆い、前記延長部に接触するホール引抜電極を形成するホール引抜電極形成工程とを含む、窒化物半導体装置の製造方法を提供する。
【0028】
この製造方法では、半導体ゲート層を形成した後に電子供給層上に結晶を成長させることなく、半導体ゲート層内のホールをソース電極側に引き抜くことができる窒化物半導体装置を製造できる。
【0029】
この発明の一実施形態では、前記ホール引抜電極形成工程は、前記延長部の表面に、前記第３開口部に連通する凹部を形成する工程と、前記第２誘電体膜上に前記第３開口部を覆うように形成され、その一部が前記凹部内で前記延長部に接触するホール引抜電極を形成する工程とを含む。
【0030】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0031】
【発明を実施するための形態】
【0032】
【0033】
説明の便宜上、図１においては、図２および図３に符号１６で示されるパッシベーション膜は省略されている。また、説明の便宜上、図１においては、図２に符号３Ａで示されるソース主電極部３Ａを実線で表し、図２に符号３Ｂで示される延長部３Ｂは省略されている。ただし、図１においては、延長部３Ｂの輪郭を二点鎖線で示している。
【0034】
また、説明の便宜上、以下において、図１、図２および図３に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、窒化物半導体装置１の表面に沿う所定の方向であり、＋Ｙ方向は、窒化物半導体装置１の表面の沿う方向であって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向とは反対の方向であり、－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
【0035】
窒化物半導体装置１は、半導体積層構造（窒化物半導体構造）２と、半導体積層構造２上に配置された電極メタル構造とを含む。
【0036】
電極メタル構造は、図１に示すように、複数のソース電極３、複数のゲート電極４、複数のドレイン電極５および複数のホール引抜電極６を含む。ソース電極３およびドレイン電極５はＸ方向に延びている。ゲート電極４は、互いに平行にＸ方向に延びた一対のゲート主電極部４Ａと、これらの一対のゲート主電極部４Ａの対応する端部どうしをそれぞれ連結する２つのベース部４Ｂ、４Ｃとを含む。以下において、２つのベース部４Ｂ、４Ｃのうちの一方を第１ベース部４Ｂといい、他方を第２ベース部４Ｃという場合がある。
【0037】
第２ベース部４Ｃには、平面視円形の除去領域７が形成されている。除去領域７は、ゲート電極４が形成されていない領域である。除去領域７には、ホール引抜電極６が配置されている。ゲート電極４とホール引抜電極６との間には間隔が設けられており、これらは互いに絶縁されている。
【0038】
１つのソース電極３は、平面視において、１つのゲート電極４の一対のゲート主電極部４Ａのほぼ全域を覆うように形成されている。ソース電極３は、平面視において、一対のゲート主電極部４Ａ間の幅中央部に配置されたソース主電極部３Ａと、ソース主電極部３Ａの周囲の延長部３Ｂとからなる。この実施形態では、ソース主電極部３Ａとは、平面視において、ソース電極３の全領域のうち、ソースコンタクトホール８の輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。延長部３Ｂは、平面視において、ソース電極３の全領域のうち、ソース主電極部３Ａ以外の部分をいう。延長部３Ｂは、一対のゲート主電極部４Ａのほぼ全域を覆っている。
【0039】
１つのソース電極３の両側のそれぞれに、ドレイン電極５が配置されている。隣り合うドレイン電極５およびソース主電極部３Ａは、ゲート主電極部４Ａを挟んで互いに対向している。この実施形態では、ドレイン電極５の長さとソース主電極部３Ａの長さはほぼ等しく、ドレイン電極５の両端のＸ方向位置とソース主電極部３Ａの対応する端のＸ方向位置とは、ほぼ一致している。
【0040】
図１の例では、ソース主電極部３Ａ（Ｓ）、ゲート主電極部４Ａ（Ｇ）およびドレイン電極５（Ｄ）は、Ｙ方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース主電極部３Ａ（Ｓ）およびドレイン電極５（Ｄ）でゲート主電極部４Ａ（Ｇ）を挟むことによって素子構造が構成されている。半導体積層構造２上の表面の領域は、当該素子構造を含むアクティブエリア５１と、アクティブエリア５１の外側のノンアクティブエリア５２とからなる。ゲート電極４のベース部４Ｂは、ノンアクティブエリア５２において、一対のゲート主電極部４Ａの対応する端部どうしをそれぞれ連結している。
【0041】
半導体積層構造２は、図２および図３に示すように、基板１１と、基板１１の表面に形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長された第１窒化物半導体層１３と、第１窒化物半導体層１３上にエピタキシャル成長された第２窒化物半導体層１４とを含む。
【0042】
基板１１は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板１１は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板１１の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板１１は、ソース電極３に電気的に接続されている。
【0043】
バッファ層１２は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層１２は、基板１１の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板１１とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層１２は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
【0044】
第１窒化物半導体層１３は、電子走行層を構成している。この実施形態では、第１窒化物半導体層１３は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層１３を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
【0045】
第２窒化物半導体層１４は、電子供給層を構成している。第２窒化物半導体層１４は、第１窒化物半導体層１３よりもバンドギャップの大きい窒化物半導体からなっている。この実施形態では、第２窒化物半導体層１４は、第１窒化物半導体層１３よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバンドギャップは大きくなる。この実施形態では、第２窒化物半導体層１４は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～２５ｎｍ程度である。
【0046】
このように第１窒化物半導体層（電子走行層）１３と第２窒化物半導体層（電子供給層）１４とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層１３と第２窒化物半導体層１４との界面における第１窒化物半導体層１３の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層１３内には、第１窒化物半導体層１３と第２窒化物半導体層１４との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１０が広がっている。
【0047】
第２窒化物半導体層１４とゲート電極４（４Ａ，４Ｂ，４Ｃ）との間には、半導体ゲート層１５が介在している。半導体ゲート層１５は、エピタキシャル成長によって、第２窒化物半導体層１４の表面に形成されている。半導体ゲート層１５は、平面視において、ゲート電極４とほぼ同じ形状を有している。具体的には、半導体ゲート層１５は、互いに平行にＸ方向に延びた一対のリッジ部１５Ａと、これらの一対のリッジ部１５Ａの対応する端部どうしをそれぞれ連結する２つのリッジ連結部１５Ｂ，１５Ｃとを含む。以下において、２つのリッジ連結部１５Ｂ，１５Ｃのうちの一方を第１リッジ連結部１５Ｂといい、他方を第２リッジ連結部１５Ｃという場合がある。第２リッジ連結部１５Ｃは、本発明の「延長部」の一例である。
【0048】
図１、図２および図３に示すように、半導体ゲート層１５のリッジ部１５Ａ上にゲート電極４のゲート主電極部４Ａが形成され、半導体ゲート層１５の第１および第２リッジ連結部１５Ｂ，１５Ｃ上にそれぞれゲート電極４の第１および第２ベース部４Ｂ，４Ｃが形成されている。したがって、図１に示すように、平面視において、半導体ゲート層１５は、ゲート電極４と同様に、ソース主電極部３Ａを取り囲むように形成されている。つまり、ゲート電極４および半導体ゲート層１５は、それぞれ平面視で環状に形成されている。図２に示すように、半導体ゲート層１５のリッジ部１５Ａと、その上に形成されたゲート電極４のゲート主電極部４Ａとによって、ゲート部２０が構成されている。
【0049】
半導体ゲート層１５は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、半導体ゲート層１５は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっている。半導体ゲート層１５の厚さは、４０ｎｍ～１５０ｎｍが好ましく、４０ｎｍ～１００ｎｍがさらに好ましい。半導体ゲート層１５に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。半導体ゲート層１５（１５Ａ）は、ゲート部２０の直下の領域において、第１窒化物半導体層（電子走行層）１３と第２窒化物半導体層（電子供給層）１４との界面付近に生じる二次元電子ガス１０を電圧印加のない定常状態において消滅させるために設けられている。
【0050】
ゲート電極４は、この実施形態では、ＴｉＮからなる。ゲート電極４の膜厚は、５０ｎｍ～２００ｎｍ程度である。
【0051】
図１および図３に示すように、ゲート電極４の第２ベース部４Ｃには、平面視円形状の除去領域７が形成されている。半導体ゲート層１５の第２リッジ連結部１５Ｃにおける除去領域７に露出している表面上に、半導体ゲート層１５内のホールを引き抜くためのホール引抜電極６が形成されている。平面視において、ホール引抜電極６とゲート電極４の第２ベース部４Ｃとの間には、平面視環状の環状空間部７ａが形成されている。ホール引抜電極６は、この実施形態では、ＴｉＮからなる。ホール引抜電極６の膜厚は、５０ｎｍ～２００ｎｍ程度である。
【0052】
図２および図３に示すように、第２窒化物半導体層１４上には、ゲート電極４、ホール引抜電極６および半導体ゲート層１５の露出面（環状空間部７ａに臨む領域を除く）ならびに第２窒化物半導体層１４の露出面（ソースおよびドレインコンタクトホール８，９に臨む領域を除く）を覆うパッシベーション膜（第１誘電体膜）１６が形成されている。
【0053】
この実施形態では、パッシベーション膜１６はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜１６は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つからなる単膜またはそれらの任意の組み合わせからなる複合膜から構成されてもよい。
【0054】
パッシベーション膜１６には、パッシベーション膜１６を厚さ方向に貫通しかつ環状空間部７ａに連通する平面視環状の環状開口部１６ａならびにパッシベーション膜１６を厚さ方向に貫通するコンタクトホール８およびドレインコンタクトホール９が形成されている。ソースコンタクトホール８およびドレインコンタクトホール９は、ゲート部２０を挟む配置で形成されている。
【0055】
ソース電極３のソース主電極部３Ａは、ソースコンタクトホール８を貫通して、第２窒化物半導体層１４に接触している。図１および図２に示すように、アクティブエリア５１において、ソース電極３の延長部３Ｂは、ゲート部２０（ゲート主電極部４Ａ）を覆っている。ドレイン電極５は、ドレインコンタクトホール９を貫通して、第２窒化物半導体層１４に接触している。なお、ソース電極３およびドレイン電極５は、二次元電子ガス１０に対してオーミック接触している。
【0056】
ソース電極３およびドレイン電極５は、例えば、第２窒化物半導体層１４に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌを含む層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
【0057】
ホール引抜電極６は、図示しない内部配線（ビアプラグ、配線膜等）を介してソース電極３に電気的に接続されている。
【0058】
この窒化物半導体装置１では、第１窒化物半導体層（電子走行層）１３上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層（電子供給層）１４が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層１３と第２窒化物半導体層１４との界面付近の第１窒化物半導体層１３内に二次元電子ガス１０形成され、この二次元電子ガス１０をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極４のゲート主電極部４Ａは、半導体ゲート層１５のリッジ部１５Ａを挟んで第２窒化物半導体層１４に対向している。
【0059】
ゲート主電極部４Ａの下方においては、ｐ型ＧａＮ層からなるリッジ部１５Ａに含まれるイオン化アクセプタによって、第１窒化物半導体層１３および第２窒化物半導体層１４のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層１３と第２窒化物半導体層１４との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート主電極部４Ａ（ゲート部２０）の直下では、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１０が形成されない。
【0060】
よって、ゲート電極４にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１０によるチャネルはゲート主電極部４Ａの直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極４に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート主電極部４Ａの直下の第１窒化物半導体層１３内にチャネルが誘起され、ゲート主電極部４Ａの両側の二次元電子ガス１０が接続される。これにより、ソース－ドレイン間が導通する。
【0061】
使用に際しては、たとえば、ソース電極３とドレイン電極５の間に、ドレイン電極５側が正となる所定の電圧（たとえば１０Ｖ～５００Ｖ）が印加される。その状態で、ゲート電極４に対して、ソース電極３を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
【0062】
図４Ａ～図４Ｅおよび図５Ａ～図５Ｆは、窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。図４Ａ～図４Ｅは、図２の切断面に対応する断面図であり、図５Ａ～図５Ｆは、図３の切断面に対応する断面図である。
【0063】
まず、図４Ａおよび図５Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１１上に、バッファ層１２、第１窒化物半導体層１３および第２窒化物半導体層１４がエピタキシャル成長される。これにより、半導体積層構造２が得られる。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層１４上に、半導体ゲート層１５の材料膜であるゲート層材料膜３１が形成される。
【0064】
次に、図４Ｂおよび図５Ｂに示すように、スパッタ法によって、ゲート層材料膜３１上に、ゲート電極４およびホール引抜電極６の材料膜であるゲート・引抜電極膜３２が形成される。この実施形態では、ゲート層材料膜３１はｐ型ＧａＮ膜であり、ゲート・引抜電極膜３２はＴｉＮ膜である。
【0065】
次に、図４Ｃおよび図５Ｃに示すように、フォトリソグラフィにより、ゲート・引抜電極膜３２におけるゲート電極４および引抜電極６となる部分および環状空間部７ａが形成される部分を覆うように、ゲート・引抜電極膜３２上にレジストパターン３３が形成される。そして、レジストパターン３３をマスクとするエッチングにより、ゲート・引抜電極膜３２およびゲート層材料膜３１がパターニングされる。
【0066】
これにより、ゲート層材料膜３１からなる半導体ゲート層１５（１５Ａ，１５Ｂ，１５Ｃ）と、半導体ゲート層１５上に形成されたゲート・引抜電極膜３２が得られる。半導体ゲート層１５は、リッジ部１５Ａとリッジ部１５Ａの対応する端部どうしを連結する２つのリッジ連結部１５Ｂ，１５Ｃとからなる。半導体ゲート層１５上に形成されたゲート・引抜電極膜３２は、リッジ部１５Ａ上に形成されたゲート主電極部４Ａと、第１リッジ連結部１５Ｂ上に形成された第１ベース部４Ｂと、第２リッジ連結部１５Ｃ上に形成された部分３２Ｃとからなる。これにより、リッジ部１５Ａとその上に形成されたゲート主電極部４Ａとからなるゲート部２０が得られる。この後、レジストパターン３３が除去される。なお、ゲート主電極部４Ａとリッジ部１５Ａの端部は揃っている必要はなく、ゲート主電極部４Ａの端部がリッジ部１５Ａ端部より内側にあってよい。
【0067】
次に、図４Ｄおよび図５Ｄに示すように、フォトリソグラフィおよびエッチングによって、第２窒化物半導体層１４の表面に、露出した表面全体を覆うように、パッシベーション膜１６が形成される。パッシベーション膜１６は例えばＳｉＮからなる。そして、パッシベーション膜１６に、第２窒化物半導体層１４に達するソースコンタクトホール８およびドレインコンタクトホール９が形成される。
【0068】
次に、露出した表面全体を覆うようにソース・ドレイン電極膜が形成される。この後、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜がパターニングされることにより、図４Ｅおよび図５Ｅに示すように、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極５が形成される。
【0069】
次に、図５Ｆに示すように、第２リッジ連結部１５Ｃ上に配置されているパッシベーション膜１６に、パッシベーション膜１６を厚さ方向に貫通する環状開口部（第１環状開口部）１６ａが形成される。この後、第２リッジ連結部１５Ｃ上に形成されているゲート・引抜電極膜３２に、環状開口部１６ａに連通しかつゲート・引抜電極膜３２を厚さ方向に貫通する環状空間部（第２環状開口部）７ａが形成される。
【0070】
これにより、第２リッジ連結部１５Ｃ上において、ゲート・引抜電極膜３２における環状空間部７ａに囲まれた領域によってホール引抜電極６が形成され、ゲート・引抜電極膜３２における環状空間部７ａの外側の領域によってゲート電極４の第２ベース部４Ｃが形成される。こうして、図１～図３に示すような構造の窒化物半導体装置１が得られる。
【0071】
図１の窒化物半導体装置１に対してホール引抜電極６が形成されていない、つまり、ゲート電極４に除去領域７が存在しない窒化物半導体装置を比較例ということにする。
【0072】
比較例に対して、ゲートリーク電流を測定するための実験（以下、「ＩＧ－ＶＧＳ測定実験」という。）を行った。具体的には、０Ｖから５Ｖ、０Ｖから６Ｖ、…、０Ｖから２０Ｖというように、０Ｖからの増加幅が１Ｖずつ大きくなるように、ゲート－ソース間電圧ＶＧＳ［Ｖ］を０Ｖから繰り返し漸増させながら、ゲート－ソース間電流ＩＧ（ゲートリーク電流）を測定した。
【0073】
図６は、比較例に対して行ったＩＧ－ＶＧＳ測定実験の結果を示すグラフである。
【0074】
図６から、０Ｖからの増加幅を変化させてくと、ゲートリーク電流特性が変動することがわかる。
【0075】
ＩＧ－ＶＧＳ測定実験を行う前の比較例に対して、ゲート－ソース間ＶＧＳに対するドレイン電流ＩＤの特性を測定した。そして、ＩＧ－ＶＧＳ測定実験を行った後の比較例に対して、ゲート－ソース間ＶＧＳに対するドレイン電流ＩＤの特性を測定した。
【0076】
図７は、比較例に対して行ったゲート－ソース間ＶＧＳに対するドレイン電流ＩＤの測定結果を示すグラフである。図７において、グラフａは、ＩＧ－ＶＧＳ測定実験前の測定結果を示し、グラフｂは、ＩＧ－ＶＧＳ測定実験後の測定結果を示している。
【0077】
１×１０－３Ａのドレイン電流ＩＤが流れるときのゲート－ソース間ＶＧＳをしきい値電圧と定義すると、図７に矢印で示すように、ＩＧ－ＶＧＳ測定実験後のしきい値電圧は、ＩＧ－ＶＧＳ測定実験前の閾値電圧に比べて低下している。
【0078】
この理由について説明する。図８に示すように、第１窒化物半導体層１３（ＧａＮ）における第２窒化物半導体層１４（ＡｌＧａＮ）との界面付近には、電子に対して抵抗が低い伝導帯の溝が形成される。これにより、第１窒化物半導体層１３（ＧａＮ）内に二次元電子ガス１０が形成される。
【0079】
一方、半導体ゲート層１５（ｐＧａＮ）における第２窒化物半導体層１４（ＡｌＧａＮ）との界面付近には、ホールに対して抵抗の低い価電子帯の溝が形成される。このため、半導体ゲート層１５（ｐＧａＮ）内にホールが注入された場合、ホールが容易に抜け出すことができなくなる。これにより、ゲート電極４に電圧を印可していない場合でも、ホールによってゲート電極４に電圧が印可された状態となるため、しきい値電圧が下がったと考えられる。この傾向は、ゲート電極４が半導体ゲート層１５に対してショットキー接合している場合に、より顕著になる。
【0080】
【0081】
ゲート電極４は、ショットキーダイオードＤ１、ｐｎ接合ダイオードＤ２および二次元電子ガス領域の抵抗Ｒａｃおよびゲート－ソース間のインダクタンスＬｇｓを介してソース電極３に接続されている。ショットキーダイオードＤ１は、ゲート電極４と半導体ゲート層１５との接合部によって形成されるショットキーダイオードである。ｐｎ接合ダイオードＤ２は、半導体ゲート層１５と第２窒化物半導体層１４との接合部によって形成されるダイオードである。
【0082】
本実施形態では、半導体ゲート層１５にホール引抜電極６が形成されており、ホール引抜電極６は内部配線により、ソース電極３に電気的に接続されている。したがって、ショットキーダイオードＤ１とｐｎ接合ダイオードＤ２との接続点は、ホール引抜電極６およびホール引抜電極６をソース電極３に接続するための内部配線からなるホール回収経路を介してソース電極３に接続されている。
【0083】
言い換えれば、ショットキーダイオードＤ１とｐｎ接合ダイオードＤ２との接続点は、ホール回収経路の抵抗ＲＨを介してソース電極３に接続されている。これにより、図９に矢印で示すように、半導体ゲート層１５に蓄積されたホールは、回収経路を通ってソース電極３側に回収される。これにより、しきい値電圧の変動を抑制できる。
【0084】
また、本実施形態では、半導体ゲート層１５を形成した後に電子供給層１４上に結晶を成長させることなく、半導体ゲート層１５内のホールをソース電極側に引き抜くことができる。
【0085】
また、本実施形態では、ホール引抜電極６をノンアクティブエリア５２に形成しているため、ホール引抜電極６の存在による総ゲート幅の減少を抑制でき、チャネル抵抗の増加を抑制できる。
【0086】
なお、アクティブ領域５１の長さは、ホール引抜電極６によるゲート主電極部４Ａからのホール引抜き効果度合いを上げるために、適切に設計されていてよい。例えば、８０μｍ未満に設計されていてよい。
【0087】
【0088】
図１０において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。図１１において、前述の図２の各部に対応する部分には、図２と同じ符号を付して示す。図１２において、前述の図３の各部に対応する部分には、図３と同じ符号を付して示す。
【0089】
説明の便宜上、図１０においては、図１１および図１２に符号１６で示されるパッシベーション膜および符号４３で示される層間絶縁膜は省略されている。また、説明の便宜上、図１０においては、図１１に符号３Ａで示されるソース主電極部３Ａを実線で表し、図１１に符号３Ｂで示される延長部３Ｂは省略されている。ただし、図１０においては、延長部３Ｂの輪郭を二点鎖線で示している。
【0090】
第２実施形態に係る窒化物半導体装置１Ａは、第１実施形態に係る窒化物半導体装置１と比べて、主としてホール引抜電極の構造および形成方法が異なっている。
【0091】
半導体ゲート層１５の第２リッジ連結部１５Ｃ上には、ゲート電極４の第２ベース部４Ｃが形成されている。ゲート電極４の第２ベース部４Ｃには、平面視円形状の除去領域（第２開口部）４１が形成されている。半導体ゲート層２５の第２リッジ連結部１５Ｃにおける除去領域４１に露出している表面の中央部には、平面視円形状の凹部４２が形成されている。
【0092】
第２窒化物半導体層１４上には、ゲート電極４および半導体ゲート層２５の露出面（除去領域４１に臨む領域を除く）と、第２窒化物半導体層１４の露出面（ソースおよびドレインコンタクトホール８，９に臨む領域を除く）とを覆うパッシベーション膜（第１誘電体膜）１６が形成されている。パッシベーション膜１６には、平面視において、除去領域４１と整合する円形開口部（第１開口部）１６ｂ（図１２参照）が形成されている。
【0093】
第２窒化物半導体層１４上には、除去領域４１の側面および底面（凹部４２に臨む領域を除く）と、パッシベーション膜１６の露出面と、ソース電極３と、ドレイン電極５とを覆う層間絶縁膜（第２誘電体膜）４３が形成されている。層間絶縁膜４３は、例えば、ＳｉＮ膜からなる。除去領域４１において、層間絶縁膜４３には、層間絶縁膜４３を厚さ方向に貫通し、凹部４２に連通する平面視円形の開口部（第３開口部）４３ａが形成されている。除去領域４１において、層間絶縁膜４３上には、開口部４３ａを覆う、平面視円形状のホール引抜電極６が形成されている。ホール引抜電極６の一部は、開口部４３ａおよび凹部４２内に入り込み、凹部４２内で半導体ゲート層１５（１５Ｃ）に接合されている。
【0094】
ホール引抜電極６とゲート電極４とは同じ材料から構成されてもよいし、異なる材料から構成されてもよい。例えば、ゲート電極４がＴｉｚ１Ｎ１－ｚ１（０＜ｚ１＜１）からなり、ホール引抜電極６がＴｉｚ２Ｎ１－ｚ２（０＜ｚ２＜１、ｚ１＞ｚ２）からなってもよい。この場合、ゲート電極４は、半導体ゲート層１５に対して第１ショットキー接触し、ホール引抜電極６は、半導体ゲート層１５に対して第２ショットキー接触する。そして、第１ショットキー接触は、第２ショットキー接触よりも、ホールに対するバリアハイトが高くなる。
【0095】
また、例えば、ゲート電極４がＴｉＮからなり、ホール引抜電極６がＴｉ／Ａｌからなってもよい。この場合、ゲート電極４は、半導体ゲート層１５に対してショットキー接触し、ホール引抜電極６は、半導体ゲート層１５に対してオーミック接触する。
【0096】
図１３Ａ～図１３Ｂおよび図１４Ａ～図１４Ｃ、窒化物半導体装置１Ａの製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。図１３Ａ～図１３Ｂは、図１１の切断面に対応する断面図であり、図１４Ａ～図１４Ｃは、図１２の切断面に対応する断面図である。
【0097】
第１実施形態に係る窒化物半導体装置１の図４Ａ～図４Ｅおよび図５Ａ～図５Ｅの製造工程は、第２実施形態に係る窒化物半導体装置１Ａにも共通している。ただし、第１実施形態の「ゲート電極４および引抜電極６の材料であるゲート・引抜電極膜３２」は、第２実施形態では、「ゲート電極４の材料膜であるゲート電極膜３２」となる。
【0098】
前述した図４Ｅおよび図５Ｅの工程によって、ソース電極３およびドレイン電極５が形成されると、図１３Ａ（図４Ｅと同じ図）および図１４Ａに示すように、フォトリソグラフィおよびエッチングによって、第２リッジ連結部１５Ｃ上に配置されているパッシベーション膜１６に、パッシベーション膜１６を厚さ方向に貫通する円形開口部（第１開口部）１６ｂが形成される。この後、第２リッジ連結部１５Ｃ上に形成されているゲート電極膜３２に、円形開口部１６ｂに連通する除去領域（第２開口部）４１が形成される。これにより、第２リッジ連結部１５Ｃ上にゲート電極４の第２ベース部４Ｃが形成される。
【0099】
次に、図１３Ｂおよび図１４Ｂに示すように、露出した全面を覆う層間絶縁膜４３が形成される。この後、フォトリソグラフィおよびエッチングによって、平面視で除去領域４１内において、平面視円形の開口部（第３開口部）４３ａが層間絶縁膜４３に形成され、続いて開口部４３ａに連通する凹部４２が半導体ゲート層１５に形成される。
【0100】
次に、図１４Ｃに示すように、平面視で除去領域４１内において、層間絶縁膜４３上に開口部４３ａを覆い、かつ凹部４２内で第２リッジ連結部１５Ｃに接合されるホール引抜電極６が形成される。これにより、図１０～図１２に示すような構造の窒化物半導体装置１Ａが得られる。
【0101】
第２実施形態に係る窒化物半導体装置１Ａにおいても、第１実施形態に係る窒化物半導体装置１と同様な効果が得られる。第２実施形態に係る窒化物半導体装置１Ａでは、半導体ゲート層１５におけるホール引抜電極６が形成されている領域の厚さが、リッジ部１５Ａの厚さよりも薄い。これにより、第２実施形態に係る窒化物半導体装置１Ａでは、第１実施形態に係る窒化物半導体装置１に比べて、半導体ゲート層１５における第２窒化物半導体層１４との界面付近に蓄積されるホールをより効果的にソース電極３側に引き抜くことができる。
【0102】
なお、第２実施形態に係る窒化物半導体装置１Ａでは、第２リッジ連結部１５Ｃに凹部４２が形成されているが、凹部４２は形成されなくてもよい。この場合には、層間絶縁膜４３上に開口部４３ａを覆うように形成されたホール引抜電極６は、第２リッジ連結部１５Ｃの表面に接合される。
【0103】
【0104】
【0105】
説明の便宜上、図１５においては、図１６に符号１６で示されるパッシベーション膜は省略されている。また、説明の便宜上、図１５においては、第１および第２ソース主電極部３Ａａ，３Ａｂを実線で表し、図１６に符号３Ｂで示される延長部３Ｂは省略されている。ただし、図１５においては、延長部３Ｂの輪郭を二点鎖線で示している。
【0106】
第３実施形態に係る窒化物半導体装置１Ｂにおいても、ソース電極３は、ソース主電極部３Ａと延長部３Ｂとからなる。しかし、ソース主電極部３Ａは、その長さ方向中間部が切除されており、第１ソース主電極部３Ａａと第２ソース主電極部３Ａｂとに分離されている。ソースコンタクトホール８も同様に、その長さ方向中間部が切除されており、第１ソース主電極部３Ａａが貫通する第１ホール部８ａと、第２ソース主電極部３Ａｂが貫通する第２ホール部８ｂとからなる。
【0107】
この実施形態では、第１および第２ソース主電極部３Ａａ，３Ａｂは、平面視において、ソース電極３の全領域のうち、対応する第１および第２ホール部８ａ，８ｂの輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。延長部３Ｂは、平面視において、ソース電極３の全領域のうち、第１および第２ソース主電極部３Ａａ，３Ａｂ以外の部分をいう。延長部３Ｂは、一対のゲート主電極部４Ａのほぼ全域を覆っている。第１および第２ソース主電極部３Ａａ，３Ａｂは、本発明の「ソース主電極」の一例である。
【0108】
半導体ゲート層１５は、一対のリッジ部１５Ａと、一対のリッジ部１５Ａの対応する端部どうしをそれぞれ連結する第１および第２リッジ連結部１５Ｂ，１５Ｃと、一対のリッジ部１５Ａの長さ中央部どうしを連結する第３連結部１５Ｄを含む。第３連結部１５Ｄは、第１ソース主電極部３Ａａと第２ソース主電極部３Ａｂとの間に配置されている。言い換えれば、第３連結部１５Ｄは、第１ソース主電極部３Ａａおよび第２ソース主電極部３Ａｂとドレイン電極５とが対向している領域から外れた領域に配置されている。第３連結部１５Ｄは、本発明の「延長部」の一例である。
【0109】
ゲート電極４は、一対のリッジ部１５Ａ上に形成されたゲート主電極部４Ａと、第１および第２リッジ連結部１５Ｂ，１５Ｃ上にそれぞれ形成された第２および第３ベース部４Ｂ，４Ｃとからなる。
【0110】
第２窒化物半導体層１４上には、ゲート電極４および半導体ゲート層１５の露出面ならびに第２窒化物半導体層１４の露出面（ソースコンタクトホール８（８ａ，８ｂ）およびドレインコンタクトホール９に臨む領域を除く）を覆うパッシベーション膜１６が形成されている。第３連結部１５Ｄ上のパッシベーション膜１６の中央部には、平面視矩形状の開口部１６ｃが形成されている。第３連結部１５Ｄ上のパッシベーション膜１６上には、開口部１６ｃを覆うホール引抜電極６が形成されている。ホール引抜電極６の一部は、開口部１６ｃに入り込み、開口部１６ｃ内で半導体ゲート層１５（１５Ｄ）に接合されている。
【0111】
第３実施形態に係る窒化物半導体装置１Ｂにおいても、第１実施形態に係る窒化物半導体装置１と同様な効果が得られる。
【0112】
図１７、図１８および図１９は、それぞれ第３実施形態に係る窒化物半導体装置１Ｂの第１、第２および第３変形例を示す断面図であり、図１６の断面図に対応する断面図である。図１７、図１８および図１９において、前述の図１６の各部に対応する部分には図１６と同じ符号を付して示す。
【0113】
図１７を参照して、第１変形例に係る窒化物半導体装置１Ｃでは、半導体ゲート層１５の第３連結部１５Ｄの表面に、開口部１６ｃに連通する凹部４５が形成されている。第３連結部１５Ｄ上のパッシベーション膜１６上に、開口部１６ｃおよび凹部４５を覆うホール引抜電極６が形成されている。ホール引抜電極６の一部は、開口部１６ｃおよび凹部４５に入り込み、凹部４５内で半導体ゲート層１５（１５Ｄ）に接合されている。
【0114】
第１変形例では、半導体ゲート層１５におけるホール引抜電極６が形成されている領域の厚さが、リッジ部１５Ａの厚さよりも薄い。これにより、第１変形例では、第３実施形態に係る窒化物半導体装置１Ｂに比べて、半導体ゲート層１５における第２窒化物半導体層１４との界面付近に蓄積されるホールをより効果的にソース電極３側に引き抜くことができる。
【0115】
図１８を参照して、第２変形例に係る窒化物半導体装置１Ｄは、第１変形例に係る窒化物半導体装置１Ｃとほぼ同様である。第２変形例においても、第１変形例と同様に、半導体ゲート層１５の第３連結部１５Ｄの表面に、開口部１６ｃに連通する凹部４５が形成されている。第２変形例では、凹部４５の底面の表層部には、ｎ型領域（ｎ型ＧａＮ）４６が形成されている。第３連結部１５Ｄ上のパッシベーション膜１６上に、開口部１６ｃおよび凹部４５を覆うホール引抜電極６が形成されている。ホール引抜電極６の一部は、開口部１６ｃおよび凹部４５に入り込み、凹部４５内で半導体ゲート層１５のｎ型領域４６に接合されている。
【0116】
図１９を参照して、第３変形例に係る窒化物半導体装置１Ｅは、第３実施形態に係る窒化物半導体装置１Ｂとほぼ同様である。第３変形例では、半導体ゲート層１５とゲート電極４との間および半導体ゲート層１５とホール引抜電極６との間に、第３窒化物半導体層４７が介在している点で、第１変形例と異なっている。第３窒化物半導体層４７は、例えば、ｎ型ＧａＮ層である。第３窒化物半導体層４７は、ＡｌＧａＮ層であってもよい。
【0117】
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の第１および第２実施形態では、ホール引抜電極６は、第１リッジ連結部１５Ｂおよび第２リッジ連結部１５Ｃのうち、第２リッジ連結部１５Ｃ上にのみ形成されているが、第１リッジ連結部１５Ｂ上にのみ形成されてもよい。また、第１リッジ連結部１５Ｂおよび第２リッジ連結部１５Ｃのそれぞれにホール引抜電極６が形成されてもよい。
【0118】
また、前述の実施形態では、基板１１の材料例としてシリコンを例示したが、かにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
【0119】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【0120】
この出願は、２０１９年５月１０日に日本国特許庁に提出された特願２０１９－０９０１４７号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【0121】
１，１Ａ，１Ｂ、１Ｃ，１Ｅ 窒化物半導体装置
２ 半導体積層構造
３ ソース電極
３Ａ ソース主電極部
３Ａａ 第１ソース主電極部
３Ａｂ 第２ソース主電極部
３Ｂ 延長部
４ ゲート電極
４Ａ ゲート主電極部
４Ｂ，４Ｃ ベース部
５ ドレイン電極
６ ホール引抜電極
７ 除去領域
７ａ 環状空間部（第２環状開口部）
８ ソースコンタクトホール
８ａ 第１ホール部
８ｂ 第２ホール部
９ ドレインコンタクトホール
１０ 二次元電子ガス（２ＤＥＧ）
１１ 基板
１２ バッファ層
１３ 第１窒化物半導体層（電子走行層）
１４ 第２窒化物半導体層（電子供給層）
１５ 半導体ゲート層
１５Ａ リッジ部
１５Ｂ，１５Ｃ，１５Ｄ リッジ連結部
１６ パッシベーション膜
１６ａ 環状開口部（第１環状開口部）
１６ｂ 円形開口部（第１開口部）
２０ ゲート部
３１ ゲート層材料膜
３２ ゲート・引抜電極膜
３３ レジストパターン
３４ ソース・ドレイン電極膜
４１ 除去領域（第２開口部）
４２ 凹部
４３ 層間絶縁膜
４３ａ 開口部（第３開口部）
４４ 開口部
４５ 凹部
４６ ｎ型領域
４７ 第３窒化物半導体層
５１ アクティブエリア
５２ ノンアクティブエリア
２ 半導体積層構造
３ ソース電極
３Ａ ソース主電極部
３Ａａ 第１ソース主電極部
３Ａｂ 第２ソース主電極部
３Ｂ 延長部
４ ゲート電極
４Ａ ゲート主電極部
４Ｂ，４Ｃ ベース部
５ ドレイン電極
６ ホール引抜電極
７ 除去領域
７ａ 環状空間部（第２環状開口部）
８ ソースコンタクトホール
８ａ 第１ホール部
８ｂ 第２ホール部
９ ドレインコンタクトホール
１０ 二次元電子ガス（２ＤＥＧ）
１１ 基板
１２ バッファ層
１３ 第１窒化物半導体層（電子走行層）
１４ 第２窒化物半導体層（電子供給層）
１５ 半導体ゲート層
１５Ａ リッジ部
１５Ｂ，１５Ｃ，１５Ｄ リッジ連結部
１６ パッシベーション膜
１６ａ 環状開口部（第１環状開口部）
１６ｂ 円形開口部（第１開口部）
２０ ゲート部
３１ ゲート層材料膜
３２ ゲート・引抜電極膜
３３ レジストパターン
３４ ソース・ドレイン電極膜
４１ 除去領域（第２開口部）
４２ 凹部
４３ 層間絶縁膜
４３ａ 開口部（第３開口部）
４４ 開口部
４５ 凹部
４６ ｎ型領域
４７ 第３窒化物半導体層
５１ アクティブエリア
５２ ノンアクティブエリア
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図14C】
【図15】
【図16】
【図17】
【図18】
【図19】