特許 7513720 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-01

(45)【発行日】2024-07-09

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240702BHJP

【ＦＩ】

H10B12/00 671

H10B12/00 611

【請求項の数】 9

(21)【出願番号】P 2022538408

(86)(22)【出願日】2021-01-29

(65)【公表番号】

(43)【公表日】2023-02-20

(86)【国際出願番号】 CN2021074295

(87)【国際公開番号】W WO2022032995

(87)【国際公開日】2022-02-17

【審査請求日】2022-06-20

(31)【優先権主張番号】202010816754.X

(32)【優先日】2020-08-14

(33)【優先権主張国・地域又は機関】CN

【前置審査】

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ルー ジンウェン

(72)【発明者】

【氏名】チュー ビンユー

(72)【発明者】

【氏名】バイ シージエ

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２０１３－０５１２５０（ＪＰ，Ａ）

【文献】特開２００３－０６８６７０（ＪＰ，Ａ）

【文献】特表２００５－５０９２８８（ＪＰ，Ａ）

【文献】特開２０１１－２４９５８３（ＪＰ，Ａ）

【文献】特開２００５－０２６６４１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

半導体構造の製造方法であって、
半導体基板を提供するステップであって、前記半導体基板はアレイ領域及び周辺回路領域を含み、前記アレイ領域において前記半導体基板に複数の電気容量接触ホールを有し、前記電気容量接触ホールの底部に第１導電層が堆積しており、前記周辺回路領域において前記半導体基板に素子層を有するステップと、
前記第１導電層を処理して、前記第１導電層の粗さを増大するステップと、
前記周辺回路領域に導線接触ホールを形成し、前記導線接触ホールから前記半導体基板を露出させるステップと、
遷移層を形成するステップであって、前記遷移層は少なくとも前記第１導電層の表面及び前記導線接触ホールから露出した前記半導体基板の表面をカバーするステップと、
第２導電層を形成するステップであって、前記第２導電層は前記遷移層をカバーし、前記電気容量接触ホール及び前記導線接触ホールに充填されるステップと、を含み、
前記半導体基板に個別に設置されるビット線構造を複数形成し、前記電気容量接触ホールが前記ビット線構造の間に設置され、前記第１導電層を処理するステップの前に、前記アレイ領域のビット線構造及び前記周辺回路領域の素子層に対して薄肉化処理を行うことを特徴とする、半導体構造の製造方法。

【請求項2】

前記ビット線構造はビット線接触島及びビット線を備え、前記ビット線接触島が前記半導体基板と接触し、前記ビット線が前記ビット線接触島に設置され、前記ビット線が導電層及び前記導電層に設置される媒体層を含み、薄肉化処理ステップで前記媒体層が薄肉化されることを特徴とする
請求項１に記載の半導体構造の製造方法。

【請求項3】

前記第１導電層を処理するステップは、前記第１導電層に対してイオン注入を行って、第１導電層の表面平坦度を破壊して、前記第１導電層の粗さを増大するステップを更に含むことを特徴とする
請求項１に記載の半導体構造の製造方法。

【請求項4】

前記第１導電層が多結晶シリコン層であり、前記第１導電層に対してイオン注入を行うステップは、前記第１導電層に対してゲルマニウムイオン、炭素イオン又はヒ素イオン注入を行うことであることを特徴とする
請求項３に記載の半導体構造の製造方法。

【請求項5】

前記第１導電層に対してイオン注入を行うステップで、前記周辺回路領域の素子層の表面に堆積層も形成されることを特徴とする
請求項３に記載の半導体構造の製造方法。

【請求項6】

前記第１導電層を処理するステップの後、更に、隔離層を形成するステップであって、前記隔離層は前記アレイ領域及び前記周辺回路領域の表面をカバーするステップと、前記周辺回路領域に導線接触ホールを形成するステップの後、前記隔離層を除去するステップと、を含むことを特徴とする
請求項１に記載の半導体構造の製造方法。

【請求項7】

遷移層を形成するステップは、
コバルト層を堆積させるステップであって、前記電気容量接触ホールの底部及び前記導線接触ホールの底部で、コバルトがそれぞれ前記第１導電層及び前記半導体基板と反応して、前記遷移層を形成するステップと、
急速加熱処理を行うステップと、を更に含むことを特徴とする
請求項１に記載の半導体構造の製造方法。

【請求項8】

前記アレイ領域に位置する遷移層の厚さが前記周辺回路領域に位置する遷移層の厚さより大きいことを特徴とする
請求項１に記載の半導体構造の製造方法。

【請求項9】

前記第２導電層が粘着層及び金属導電層を含み、第２導電層を形成するステップは、更に、
遷移層の表面に粘着層を形成するステップと、
前記粘着層の表面に金属導電層を形成し、前記金属導電層が前記電気容量接触ホール及び前記導線接触ホールに充填されるステップと、を含むことを特徴とする
請求項１に記載の半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２０年８月１４日に提出された、出願番号が２０２０１０８１６７５４．Ｘであり、出願名称が「半導体構造及びその製造方法」である中国特許の優先権を主張し、その全ての内容は参照によって本願に組み込まれる。

【0002】

本発明は、半導体製造分野に関し、特に、半導体構造及びその製造方法に関するものである。

【背景技術】

【0003】

ダイナミック・ランダム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）は、コンピュータによく使用される半導体記憶装置であり、その記憶アレイ領域が多数の重複する記憶ユニットで構成される。各記憶ユニットは、一般にコンデンサとトランジスタを含み、トランジスタのゲートがビット線構造に接続され、ドレインとソースのうちの一方がビット線構造に接続され、ドレインとソースのうちの一方がコンデンサに接続され、ビット線構造における電圧信号がトランジスタのオン・オフを制御でき、更にビット線構造を介してコンデンサに記憶されているデータ情報を読み出し、又は、ビット線構造を介してデータ情報をコンデンサに書き込んで記憶させる。

【0004】

製造プロセスの微細化に伴い、ダイナミック・ランダム・アクセス・メモリの中の各導線接続位置の接触抵抗がますます重要になってきている。その中で、アレイ領域のコンデンサとＤＲＡＭのトランジスタの導電接続位置の接触抵抗及び周辺回路領域のＭＯＳトランジスタのソース・ドレイン領域の導線接続位置の接触抵抗が特に重要である。現在、導線構造を作製する時、接触抵抗を小さくし、層間接続性能を増加するために、金属導線を堆積させる前に先に１層の遷移層を堆積させる。

【0005】

アレイ領域と周辺回路領域の遷移層が同一のステップで形成されるので、アレイ領域と周辺回路領域の遷移層の厚さが同じとなる。アレイ領域にとっては、遷移層が厚いほど、その導通電流が大きくなり、導線性能が良くなるが、周辺回路領域にとっては、遷移層が厚すぎると、高すぎる導通電流をもたらすことがあって、絶縁破壊効果を引き起こして、漏電の増大に繋がる可能性がある。

【0006】

従って、アレイ領域と周辺回路領域に異なる厚さの遷移層をどのように形成するかは、現在迫って解決しようとする問題となる。

【発明の概要】

【0007】

発明が解決しようとする技術的問題は、アレイ領域と周辺回路領域に異なる厚さの遷移層を形成でき、アレイ領域の導線の導電性能を向上させると共に、周辺回路領域の厚すぎる遷移層による漏電を回避することができる半導体構造及びその製造方法を提供することである。

【0008】

上記問題を解決するために、本発明は、半導体基板を提供するステップであって、前記半導体基板はアレイ領域及び周辺回路領域を含み、前記アレイ領域において前記半導体基板に複数の電気容量接触ホールを有し、前記電気容量接触ホールの底部に第１導電層が堆積しており、前記周辺回路領域において前記半導体基板に素子層を有するステップと、前記第１導電層を処理して、前記第１導電層の粗さを増大するステップと、前記周辺回路領域に導線接触ホールを形成し、前記導線接触ホールから前記半導体基板を露出させるステップと、遷移層を形成するステップであって、前記遷移層は少なくとも前記第１導電層の表面及び前記導線接触ホールから露出した前記半導体基板の表面をカバーするステップと、第２導電層を形成するステップであって、前記第２導電層は前記遷移層をカバーし、前記電気容量接触ホール及び前記導線接触ホールに充填されるステップと、を含む半導体構造の製造方法を提供する。

【0009】

更に、前記半導体基板に個別に設置されるビット線構造を複数形成し、前記電気容量接触ホールが前記ビット線構造の間に設置され、前記第１導電層を処理するステップの前に、前記アレイ領域のビット線構造及び前記周辺回路領域の素子層に対して薄肉化処理を行う。

【0010】

更に、前記ビット線構造はビット線接触島及びビット線を備え、前記ビット線接触島が前記半導体基板と接触し、前記ビット線が前記ビット線接触島に設置され、前記ビット線が導電層及び前記導電層に設置される媒体層を含み、薄肉化処理ステップで前記媒体層が薄肉化される。

【0011】

更に、前記第１導電層を処理するステップは、前記第１導電層に対してイオン注入を行って、第１導電層の表面平坦度を破壊して、前記第１導電層の粗さを増大するステップを更に含む。

【0012】

更に、前記第１導電層が多結晶シリコン層であり、前記第１導電層に対してイオン注入を行うステップは、前記第１導電層に対してゲルマニウムイオン、炭素イオン又はヒ素イオン注入を行うことである。

【0013】

更に、前記第１導電層に対してイオン注入を行うステップで、前記周辺回路領域の素子層の表面に堆積層も形成される。

【0014】

更に、前記第１導電層を処理するステップの後、更に、隔離層を形成するステップであって、前記隔離層は前記アレイ領域及び前記周辺回路領域の表面をカバーするステップと、前記周辺回路領域に導線接触ホールを形成するステップの後、前記隔離層を除去するステップと、を含む。

【0015】

更に、遷移層を形成するステップは、コバルト層を堆積させるステップであって、前記電気容量接触ホールの底部及び前記導線接触ホールの底部で、コバルトがそれぞれ前記第１導電層及び前記半導体基板と反応して、前記遷移層を形成するステップと、急速加熱処理を行うステップと、を更に含む。

【0016】

更に、前記アレイ領域に位置する遷移層の厚さが前記周辺回路領域に位置する遷移層の厚さより大きい。

【0017】

更に、前記第２導電層が粘着層及び金属導電層を含み、第２導電層を形成するステップは、更に、
遷移層の表面に粘着層を形成するステップと、
前記粘着層の表面に金属導電層を形成し、前記金属導電層が前記電気容量接触ホール及び前記導線接触ホールに充填されるステップと、を含む。

【0018】

本発明は、アレイ領域及び周辺回路領域を含む半導体基板であって、前記アレイ領域において前記半導体基板に複数の電気容量接触ホールを有し、前記電気容量接触ホールが前記半導体基板を露出させ、前記周辺回路領域において前記半導体基板に複数の導線接触ホールを有し、前記導線接触ホールが前記半導体基板を露出させる半導体基板と、前記電気容量接触ホール内に設置される複数の電気容量導電構造であって、一部の前記電気容量接触ホールに充填される第１導電層、少なくとも前記第１導電層をカバーする遷移層、及び前記遷移層をカバーし且つ前記電気容量接触ホールに充填される第２導電層を含み、前記第１導電層が前記半導体基板と接触する複数の電気容量導電構造と、前記導線接触ホール内に設置される複数の導線構造であって、前記半導体基板の表面をカバーする遷移層、及び前記遷移層をカバーし且つ前記導線接触ホールに充填される第２導電層を含み、前記遷移層が前記半導体基板と接触する複数の導線構造と、を備え、前記電気容量導電構造の遷移層の厚さが前記導線構造の遷移層の厚さより大きい半導体構造を更に提供する。

【0019】

更に、前記周辺回路領域において前記半導体基板に構造層を有し、前記導線接触ホールが前記構造層を貫通する。

【0020】

更に、前記電気容量導電構造は前記第１導電層内に位置するイオン注入層を更に含み、前記周辺回路領域において前記構造層は素子層及び前記素子層に位置する堆積層を更に含み、前記堆積層が前記イオン注入層と同種の材料層である。

【0021】

更に、アレイ領域において、前記半導体基板に個別に設置されるビット線構造を複数有し、前記電気容量接触ホールが前記ビット線構造間に設置される。

【0022】

更に、前記ビット線構造はビット線接触島及びビット線を備え、前記ビット線接触島が前記半導体基板と接触し、前記ビット線が前記ビット線接触島に設置され、前記ビット線が導電層及び前記導電層に設置される媒体層を含む。

【0023】

更に、前記第２導電層は、少なくとも前記遷移層の表面をカバーする粘着層と、前記粘着層をカバーし且つそれぞれ前記電気容量接触ホール及び前記導線接触ホールに充填される金属導電層とを含む。

【0024】

本発明のメリットは、アレイ領域において第１導電層の表面に対して粗面化処理を行うことで、同一のステップでアレイ領域と周辺回路領域に形成された遷移層の厚さが異なり、アレイ領域と周辺回路領域の遷移層の厚さに対する要求が満たされて、アレイ領域の導線の導電性能を向上させると共に、周辺回路領域の厚すぎる遷移層による漏電を回避することができ、半導体構造の性能が大幅に高くなり、製造プロセスが簡単で、煩わしいプロセスステップを別に増加しないことである。

【図面の簡単な説明】

【0025】

【図1】本発明の半導体構造の製造方法の一実施例のステップの模式図である。

【図2】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図3】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図4】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図5】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図6】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図7】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図8】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【図9】本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【発明を実施するための形態】

【0026】

以下において、図面を参照しながら本発明による半導体構造及びその製造方法の具体的な実施形態を詳細に説明する。

【0027】

図１は本発明の半導体構造の製造方法の一実施例のステップの模式図である。図１に示すように、前記半導体構造の製造方法は、半導体基板を提供するステップであって、前記半導体基板はアレイ領域及び周辺回路領域を含み、前記アレイ領域において前記半導体基板に複数の電気容量接触ホールを有し、前記電気容量接触ホールの底部に第１導電層が堆積しており、前記周辺回路領域において前記半導体基板に素子層を有するステップＳ１０と、前記第１導電層を処理して、前記第１導電層の粗さを増大するステップＳ１１と、前記周辺回路領域に導線接触ホールを形成し、前記導線接触ホールから前記半導体基板を露出させるステップＳ１２と、遷移層を形成するステップであって、前記遷移層は少なくとも前記第１導電層の表面及び前記導線接触ホールから露出した前記半導体基板の表面をカバーするステップＳ１３と、第２導電層を形成するステップであって、前記第２導電層は前記遷移層をカバーし、前記電気容量接触ホール及び前記導線接触ホールに充填されるステップＳ１４とを含む。

【0028】

図２～図９は本発明の半導体構造の製造方法の一実施例のプロセスのフローチャートである。

【0029】

ステップＳ１０及び図２に示すように、アレイ領域Ａ及び周辺回路領域Ｂを含む半導体基板２００を提供し、前記アレイ領域Ａにおいて前記半導体基板２００に複数の電気容量接触ホール２１０を有し、前記電気容量接触ホール２１０の底部に第１導電層２２０が堆積しており、前記周辺回路領域Ｂにおいて前記半導体基板２００に素子層２３０を備える。

【0030】

前記半導体基板２００はシリコン基板又はゲルマニウム基板を含むが、それらに限定されない。

【0031】

前記アレイ領域Ａにおいて、前記半導体基板２００内には浅溝隔離構造２０１及び前記浅溝隔離構造２０１によって仕切られたアクティブ領域２０２が設置されている。前記電気容量接触ホール２１０が一部の前記アクティブ領域２０２を露出させる。前記第１導電層２２０は前記電気容量接触ホール２１０の底部に堆積しており、前記アクティブ領域２０２に電気的に接続可能である。本実施例では、前記第１導電層２２０は多結晶シリコン層である。

【0032】

更に、前記半導体基板２００に、個別に設置されるビット線構造２０３が複数形成され、隣接するビット線構造２０３の間に間隔があり、前記電気容量接触ホール２１０が隣接する前記ビット線構造２０３の間の間隔領域に設置される。前記ビット線構造２０３が設定方向に沿って延在し、例えば、この実施例では、前記ビット線構造２０３が紙表面に垂直な方向に沿って延在する。

【0033】

前記ビット線構造２０３はビット線接触島２０３Ａ及び前記ビット線接触島２０３Ａに設置されるビット線を含む。前記ビット線接触島２０３Ａは間隔を空けて前記半導体基板２００に分布され、例えば、本実施例では、前記ビット線２０３の延在方向において前記ビット線接触島２０３Ａが順次並べられる。前記ビット線接触島２０３Ａは半導体基板２００の中のアクティブ領域２０２と接触して、ビット線をアクティブ領域２０２に電気的に接続させる。具体的には、図２に示す断面模式図において、ビット線接触島２０３Ａが存在する領域において、ビット線が前記ビット線接触島２０３Ａを介してアクティブ領域２０２に電気的に接続され、ビット線接触島２０３Ａが存在しない領域において、ビット線とアクティブ領域の間に絶縁層があり、即ちビット線がアクティブ領域２０２に電気的に接続されない。前記ビット線接触島２０３Ａは多結晶シリコン等の材料で形成されてもよい。前記ビット線は多層導電層２０３１で構成してもよく、例えば、一実施例では、前記ビット線は多結晶シリコン層、ＴｉＮ層及び金属タングステン層等の導電層で構成される。前記導電層２０３１に前記導電層を保護する媒体層２０３２が設置され、前記媒体層２０３２は窒化ケイ素層を含むが、それに限定されない。

【0034】

更に、前記ビット線構造２０３は前記導電層２０３１及び前記媒体層２０３２の側壁に設置される保護層２０３３を更に含み、前記保護層２０３３は窒化ケイ素層であってもよい。

【0035】

前記周辺回路領域Ｂにおいて、前記半導体基板２００は浅溝隔離構造２０１、前記浅溝隔離構造２０１によって仕切られたアクティブ領域２０２、及び前記半導体基板２００に設置された前記素子層２３０を含む。前記素子層２３０は半導体基板の表面に設置された導電構造層２３１及び絶縁層２３２を含む。前記導電構造層２３１内には前記アクティブ領域２０２に対応する導電構造が設置される。前記導電構造はトランジスタのゲートとしてもよい。前記絶縁層２３２は前記導電構造層２３１をカバーして、前記導電構造層２３１を保護する。

【0036】

更に、後続のプロセスを容易に行うように、例えば、後続の第２導電層（図９に示す）の充填を容易に行うように、ステップＳ１０の後、薄肉化ステップを更に含む。具体的には、図３に示すように、前記アレイ領域Ａのビット線構造２０３及び前記周辺回路領域Ｂの素子層２３０に対して薄肉化処理を行う。当該ステップで、アレイ領域Ａにおいて、前記ビット線の導電層２０３１が露出しないように前記媒体層２０３２及びその側壁の保護層２０３３が薄肉化される。前記周辺回路領域Ｂにおいて、前記素子層２３０の導電構造層２３１における導電構造が露出しないように前記素子層２３０の絶縁層２３２が薄肉化される。更に、エッチング等の方式で前記媒体層２０３２、前記保護層２０３３及び前記絶縁層２３２を薄肉化してもよい。

【0037】

ステップＳ１１及び図４を参照して、前記第１導電層２２０を処理して、前記第１導電層２２０の粗さを増大する。当該ステップで、前記第１導電層２２０の表面の粗さが増加すると、その表面の表面積が増大し、後で遷移層２５０（図８に示す）を形成するプロセスに寄与し、遷移層と第１導電層２２０の接触面積が増大すると、更に遷移層の厚さを増大できる。

【0038】

本実施例では、前記第１導電層２２０に対してイオン注入を行って、第１導電層２２０の表面平坦度を破壊して、前記第１導電層２２０の粗さを増大し、図４において第１導電層２２０の表面における影響された領域２２０Ａを陰影で示す。前記第１導電層２２０に対してイオン注入を行う時、イオンは第１導電層２２０の表面に衝撃して第１導電層２２０の化学結合を切断して、第１導電層２２０の表面の平坦度を破壊して、第１導電層２２０の表面粗さを増加する。例えば、前記第１導電層２２０が多結晶シリコンである時、イオン注入は多結晶シリコンのＳｉ－Ｓｉ化学結合を切断して、多結晶シリコンの表面の平坦度を破壊して、多結晶シリコンの表面粗さを増加して、更に後続の遷移層と多結晶シリコンの反応面積を増加して、遷移層の厚さを増大する。

【0039】

ここで、原子半径が大きいイオン、例えばゲルマニウムイオン、炭素イオン又はヒ素イオンを採用してイオン注入を行ってもよく、これによって第１導電層２２０の化学結合を更に切断して、第１導電層２２０の粗さを更に増加する。

【0040】

図４に示すように、イオン注入を行った後、アレイ領域Ａにおいて、前記第１導電層２２０にイオン注入層４００が形成されている。周辺回路領域Ｂにおいて、前記素子層２３０の遮断作用によって、具体的には、絶縁層２３２の遮断によって、イオンが前記素子層２３０に注入されず、素子層２３０の表面に堆積して堆積層４１０を形成している。イオン注入の深さは実際の状況に応じて決定可能であり、イオン注入後形成された前記イオン注入層４００の位置が後続の遷移層２５０の形成に影響しなければよい。

【0041】

更に、後続プロセスで第１導電層が酸化されることを回避するために、ステップＳ１１の後、隔離層を形成するステップを更に含む。具体的には、図５に示すように、前記アレイ領域Ａ及び前記周辺回路領域Ｂの表面をカバーする隔離層５００を形成する。この実施例では、前記隔離層５００は窒化ケイ素層であり、アレイ領域Ａにおいて、前記ビット線構造２０３の表面、前記第１導電層２２０の表面をカバーし、周辺回路領域Ｂにおいて、前記堆積層４１０の表面をカバーする。

【0042】

ステップＳ１２及び図６を参照して、前記周辺回路領域Ｂにおいて、導線接触ホール２４０を形成し、前記導線接触ホール２４０は前記半導体基板２００を露出させる。具体的には、本実施例では、フォトリソグラフィ及びエッチングプロセスを採用して前記導線接触ホール２４０を形成する。前記導線接触ホール２４０は前記堆積層４１０及び前記素子層２３０を貫通し、前記半導体基板２００のアクティブ領域２０２を露出させる。ここで、前記導線接触ホール２４０が前記導電構造層２３１の導電構造の両側に設置される。

【0043】

前記導線接触ホール２４０を形成する時、前記アレイ領域Ａがマスクによって遮蔽されて、エッチングされることを回避することが理解可能である。

【0044】

更に、ステップＳ１２で、導線接触ホールを形成した後、図７に示すように、前記隔離層５００を除去して、前記第１導電層２２０を露出させるステップを更に含む。当該ステップで、エッチングの方法で前記隔離層５００を除去してもよい。

【0045】

ステップＳ１３及び図８を参照して、少なくとも前記第１導電層２２０の表面及び前記導線接触ホール２４０から露出した前記半導体基板２００の表面をカバーする遷移層２５０を形成する。

【0046】

本実施例では、前記遷移層２５０を形成する方法は、アレイ領域Ａ及び周辺回路領域Ｂにコバルトを堆積させ、前記電気容量接触ホール２１０の底部及び前記導線接触ホール２４０の底部で、コバルトがそれぞれ前記半導体基板２００及び前記第１導電層２２０と反応して遷移層２５０を形成し、他の領域において、例えば、前記電気容量接触ホール２１０の側壁及び前記導線接触ホール２４０の側壁において、コバルトを堆積させてコバルト層を形成する。コバルトを堆積した後、酸洗等の方法で前記電気容量接触ホール２１０の側壁及び前記導線接触ホール２４０の側壁のコバルト層を洗浄除去して、前記遷移層２５０を残す。具体的には、前記半導体基板がシリコン基板であり、前記第１導電層２２０が多結晶シリコン層である時、前記電気容量接触ホール２１０の底部及び前記導線接触ホール２４０の底部で、コバルトがシリコンと反応して珪化コバルト（ＣｏＳｉｘ）層を形成し、前記珪化コバルト層が前記遷移層であり、他の領域において、コバルトが堆積されてコバルト層を形成する。コバルトが堆積された後、前記コバルト層を洗浄除去する。図８で遷移層２５０の構造を明らかに示すために、遷移層２５０のサイズを適当に誇大に示している。

【0047】

更に、遷移層２５０を形成した後、不活性ガスの環境で急速加熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ：ＲＴＰ）を行い、例えば、作製プロセス温度７００℃～８５０℃の温度環境で行う。このようにして、電気容量接触ホール２１０及び導線接触ホール２４０において未反応のコバルト及び反応が不完全なＣｏＳｉ相珪化物が完全に反応して完璧な珪化コバルト層を形成して、その抵抗値を更に低くする。

【0048】

ステップＳ１３で、第１導電層２２０が粗面化処理されたが、導線接触ホール２４０から露出した半導体基板２００が粗面化処理されておらず、その表面が平坦な表面であるため、第１導電層２２０の表面の粗さが導線接触ホール２４０から露出した半導体基板２００の粗さより大きく、このようにコバルトを堆積させる時、コバルトと第１導電層２２０の接触面積がコバルトと導線接触ホール２４０から露出した半導体基板２００の接触面積より大きく、電気容量接触ホール２１０に形成された遷移層２５０の厚さが導線接触ホール２４０に形成された遷移層２５０の厚を遥かに超える。アレイ領域Ａにとっては、遷移層２５０は厚さが十分に厚く、その導通電流が大きく、導線性能が優れるが、周辺回路領域Ｂにとっては、遷移層２５０は厚過ぎなく、更に高過ぎる導通電流を招くことがなく、絶縁破壊効果が回避されて、漏電の増大が回避される。

【0049】

ステップＳ１４及び図９を参照して、前記遷移層２５０をカバーし、前記電気容量接触ホール２１０及び前記導線接触ホール２４０に充填される第２導電層２６０を形成する。

【0050】

本実施例では、前記第２導電層２６０は粘着層２６１及び金属導電層２６２を含む。第２導電層２６０を形成し、更に、遷移層２５０の表面、電気容量接触ホール２１０の側壁及び導線接触ホール２４０の側壁に粘着層２６１を形成し、前記粘着層２６１はＴｉＮ層を含むが、それに限定されないステップと、前記粘着層２６１の表面に金属導電層２６２を形成し、前記金属導電層２６２は前記電気容量接触ホール２１０及び前記導線接触ホール２４０に充填され、前記金属導電層２６２は金属タングステン層であってもよいステップと、を含む。

【0051】

前記アレイ領域Ａにおいて、前記第１導電層２２０、前記遷移層２５０及び前記第２導電層２６０が電気容量導電構造を形成し、前記遷移層２５０が第１導電層２２０と第２導電層２６０との間の接触抵抗を低減できる。

【0052】

前記周辺回路領域Ｂにおいて、前記遷移層２５０と前記第２導電層２６０が導線構造を形成し、前記遷移層２５０はそれぞれ前記半導体基板２００と第２導電層２６０に接続されて、前記半導体基板２００と第２導電層２６０との間の接触抵抗を低減し、層間接続性能を増加することができる。前記周辺回路領域において、前記導線構造は半導体基板２００におけるトランジスタのソース・ドレイン領域と接触して、ソース・ドレイン領域を引き出すことに用いられ、前記素子層２３０の導電構造層２３１の中の導電構造はトランジスタのゲートとして、トランジスタの導通を制御することに用いられる。前記トランジスタは主に制御回路として用いられる。

【0053】

本発明の半導体構造の製造方法は同一のステップでアレイ領域Ａに厚さが厚い遷移層を形成でき、周辺回路領域Ｂに厚さが薄い遷移層を形成でき、アレイ領域Ａ及び周辺回路領域Ｂの遷移層の厚さに対する要求を満たし、半導体構造の性能を大幅に向上させる。

【0054】

本発明は更に上記製造方法で製造された半導体構造を提供する。図９に示すように、前記半導体構造は半導体基板２００、複数の電気容量導電構造及び複数の導線構造を含む。

【0055】

前記半導体基板２００はアレイ領域Ａ及び周辺回路領域Ｂを含む。前記アレイ領域Ａにおいて前記半導体基板２００に複数の電気容量接触ホール２１０を有し、前記電気容量接触ホール２１０が前記半導体基板２００を露出させ、前記周辺回路領域Ｂにおいて前記半導体基板２００に複数の導線接触ホール２４０を有し、前記導線接触ホール２４０が前記半導体基板２００を露出させる。複数の電気容量導電構造が前記電気容量接触ホール２１０内に設置される。前記電気容量導電構造は一部の前記電気容量接触ホール２１０に充填される第１導電層２２０、少なくとも前記第１導電層２２０をカバーする遷移層２５０、及び前記遷移層２５０をカバーし且つ前記電気容量接触ホール２１０に充填される第２導電層２６０を含み、前記第１導電層２２０が前記半導体基板２００と接触し、前記遷移層２５０が前記第１導電層２２０に形成される。前記遷移層２５０は前記第１導電層２２０と前記第２導電層２６０の接触抵抗を低減して、電気容量導電構造の性能を向上させることができる。

【0056】

更に、アレイ領域Ａにおいて、前記半導体基板２００に個別に設置されるビット線構造２０３を複数有し、前記電気容量接触ホール２１０が前記ビット線構造２０３の間に設置され、このように前記電気容量導電構造も前記ビット線構造２０３の間に位置する。前記ビット線構造２０３はビット線接触島２０３Ａ及びビット線を備え、前記ビット線接触島２０３Ａが前記半導体基板２００と接触し、前記ビット線が前記ビット線接触島２０３Ａに設置される。更に、前記ビット線は導電層２０３１及び前記導電層２０３１に設置される媒体層２０３２を含む。

【0057】

更に、前記電気容量導電構造は前記第１導電層２２０内に位置するイオン注入層４００を更に含む。

【0058】

複数の導線構造は前記導線接触ホール２４０内に設置され、前記導線構造は前記半導体基板２００の表面をカバーする遷移層２５０、前記遷移層２５０をカバーし且つ前記導線接触ホール２４０に充填される第２導電層２６０を含み、前記遷移層２５０が前記半導体基板２００と接触する。更に、前記周辺回路領域Ｂにおいて前記半導体基板２００に構造層を有し、前記導線接触ホール２４０が前記構造層を貫通する。前記構造層は素子層２３０及び前記素子層２３０に位置する堆積層４１０を含む。前記堆積層４１０が前記イオン注入層４００と同種の材料層であり、例えば、いずれもゲルマニウム材料層、炭素材料層又はヒ素材料層である。

【0059】

更に、前記第２導電層２６０は、少なくとも前記遷移層２５０の表面をカバーする粘着層２６１と、前記粘着層２６１をカバーし且つそれぞれ前記電気容量接触ホール２１０及び前記導線接触ホール２４０に充填される金属導電層２６２とを含む。

【0060】

前記電気容量導電構造の遷移層２５０の厚さが前記導線構造の遷移層２５０の厚さより大きく、アレイ領域Ａ及び周辺回路領域Ｂの遷移層の厚さに対する要求を満たして、半導体構造の性能を大幅に向上させる。

【0061】

上記は本発明の好ましい実施形態に過ぎず、当業者であれば、本発明の原理を逸脱することなく更に若干の改良と修正を実施可能であり、これらの改良と修正も本発明の保護範囲とされるべきであることは指摘する必要がある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】