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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-01
(45)【発行日】2024-07-09
(54)【発明の名称】表示装置およびその駆動方法
(51)【国際特許分類】
   G09G 3/3266 20160101AFI20240702BHJP
   G09G 3/20 20060101ALI20240702BHJP
   G09G 3/3233 20160101ALI20240702BHJP
   G11C 19/28 20060101ALI20240702BHJP
   H01L 29/786 20060101ALI20240702BHJP
   H10K 59/129 20230101ALI20240702BHJP
   H10K 59/179 20230101ALI20240702BHJP
【FI】
G09G3/3266
G09G3/20 611A
G09G3/20 611F
G09G3/20 611G
G09G3/20 621K
G09G3/20 622D
G09G3/20 622E
G09G3/20 622Q
G09G3/20 622Z
G09G3/20 624B
G09G3/20 641D
G09G3/3233
G11C19/28 230
H01L29/78 612B
H01L29/78 618B
H10K59/129
H10K59/179
【請求項の数】 14
(21)【出願番号】P 2023532859
(86)(22)【出願日】2021-07-05
(86)【国際出願番号】 JP2021025247
(87)【国際公開番号】W WO2023281556
(87)【国際公開日】2023-01-12
【審査請求日】2023-11-29
(73)【特許権者】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】山本 薫
【審査官】村上 遼太
(56)【参考文献】
【文献】米国特許出願公開第2019/0057646(US,A1)
【文献】米国特許出願公開第2016/0063921(US,A1)
【文献】米国特許出願公開第2016/0351121(US,A1)
【文献】米国特許出願公開第2014/9456(US,A1)
【文献】特表2013-511061(JP,A)
【文献】国際公開第2013/001575(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G09G3/00-5/42
(57)【特許請求の範囲】
【請求項1】
電流によって駆動される表示素子を用いた表示装置であって、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線が所定期間ずつ順次に選択状態となることを特徴とする、表示装置。
【請求項2】
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、
セット信号と制御クロック信号とを受け取り、
前記セット信号がオフレベルからオンレベルに変化した時点以降に最初に前記制御クロック信号がオフレベルからオンレベルに変化した時に、対応するQ本の第2走査信号線を非選択状態から選択状態に変化させ、
前記セット信号がオンレベルからオフレベルに変化した時点以降に最初に前記制御クロック信号がオフレベルからオンレベルに変化した時に、対応するQ本の第2走査信号線を選択状態から非選択状態に変化させることを特徴とする、請求項1に記載の表示装置。
【請求項3】
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、
第1内部ノードと、
第2内部ノードと、
第3内部ノードと、
第4内部ノードと、
対応するQ本の第2走査信号線に接続された出力端子と、
前記第2内部ノードに接続された制御端子と、前記制御クロック信号が与えられる第1導通端子と、前記第4内部ノードに接続された第2導通端子とを有する第1トランジスタと、
前記制御クロック信号が与えられる制御端子と、前記セット信号が与えられる第1導通端子と、前記第1内部ノードに接続された第2導通端子とを有する第2トランジスタと、
前記セット信号が与えられる制御端子と、前記第2内部ノードに接続された第1導通端子と、オフレベルの電源電圧が与えられる第2導通端子とを有する第3トランジスタと、
前記第1内部ノードに接続された制御端子と、前記第4内部ノードに接続された第1導通端子と、オフレベルの電源電圧が与えられる第2導通端子とを有する第4トランジスタと、
オンレベルの電源電圧が与えられる制御端子と、前記第1内部ノードに接続された第1導通端子と、前記第3内部ノードに接続された第2導通端子とを有する第5トランジスタと、
前記第4内部ノードに接続された制御端子と、前記出力端子に接続された第1導通端子と、オフレベルの電源電圧が与えられる第2導通端子とを有する第6トランジスタと、
前記第3内部ノードに接続された制御端子と、オンレベルの電源電圧が与えられる第1導通端子と、前記出力端子に接続された第2導通端子とを有する第7トランジスタと、
前記第6トランジスタの制御端子に接続された第1電極と、前記第6トランジスタの第2導通端子に接続された第2電極とを有する第1キャパシタと、
前記第7トランジスタの制御端子に接続された第1電極と、前記第7トランジスタの第2導通端子に接続された第2電極とを有する第2キャパシタと、
前記第1トランジスタの制御端子に接続された第1電極と、前記第1トランジスタの第1導通端子に接続された第2電極とを有する第3キャパシタと
を含むことを特徴とする、請求項2に記載の表示装置。
【請求項4】
前記発光制御線駆動回路は、前記複数の第1発光制御線を駆動する第1発光制御線駆動回路と前記複数の第2発光制御線を駆動する第2発光制御線駆動回路とからなり、
前記第1発光制御線駆動回路は、前記複数の第1発光制御線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第2発光制御線駆動回路は、前記複数の第2発光制御線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第1発光制御線であって互いに隣接するQ本の第1発光制御線をまとめて駆動し、
前記第2発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2発光制御線であって互いに隣接するQ本の第2発光制御線をまとめて駆動することを特徴とする、請求項1から3までのいずれか1項に記載の表示装置。
【請求項5】
前記第1発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路および前記第2発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路と同じ構成を有することを特徴とする、請求項4に記載の表示装置。
【請求項6】
1フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みが停止される休止期間が設けられ、
前記休止期間には、
前記複数の画素回路において、前記閾値電圧補償トランジスタと前記初期化トランジスタとはオフ状態かつ前記発光制御トランジスタはオン状態で維持され、
前記複数のデータ信号線には、前記表示素子の第1端子の電圧を初期化するためのリセット電圧が与えられ、
各画素回路において、前記電源供給制御トランジスタがオン状態からオフ状態に変化した時点から前記電源供給制御トランジスタがオフ状態からオン状態に変化する時点までの期間のうちの一部の期間に前記書き込み制御トランジスタがオン状態で維持されることによって、前記表示素子の第1端子の電圧が初期化されることを特徴とする、請求項4または5に記載の表示装置。
【請求項7】
前記発光制御線駆動回路は、前記複数の第1発光制御線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
Kを整数として、前記発光制御線駆動回路を構成するシフトレジスタに含まれるK段目の単位回路は、(Q×K-(Q-1))番目から(Q×K)番目までの第2発光制御線と(Q×K+1)番目から(Q×K+Q)番目までの第1発光制御線とをまとめて駆動することを特徴とする、請求項1から3までのいずれか1項に記載の表示装置。
【請求項8】
前記発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路と同じ構成を有することを特徴とする、請求項7に記載の表示装置。
【請求項9】
1フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みが停止される休止期間が設けられ、
前記休止期間には、
前記複数の画素回路において、前記閾値電圧補償トランジスタと前記初期化トランジスタとはオフ状態で維持され、
前記複数のデータ信号線には、前記表示素子の第1端子の電圧を初期化するためのリセット電圧が与えられ、
各画素回路において、前記発光制御トランジスタがオン状態かつ前記電源供給制御トランジスタがオフ状態で維持されている期間のうちの一部の期間に前記書き込み制御トランジスタがオン状態で維持されることによって、前記表示素子の第1端子の電圧が初期化されることを特徴とする、請求項7または8に記載の表示装置。
【請求項10】
前記駆動トランジスタ、前記書き込み制御トランジスタ、前記閾値電圧補償トランジスタ、前記電源供給制御トランジスタ、前記発光制御トランジスタ、および前記初期化トランジスタは、Nチャネル型の薄膜トランジスタであることを特徴とする、請求項1から9までのいずれか1項に記載の表示装置。
【請求項11】
前記駆動トランジスタ、前記書き込み制御トランジスタ、前記閾値電圧補償トランジスタ、前記電源供給制御トランジスタ、前記発光制御トランジスタ、および前記初期化トランジスタは、酸化物半導体によって形成されたチャネル領域を有することを特徴とする、請求項10に記載の表示装置。
【請求項12】
電流によって駆動される表示素子を用いた表示装置であって、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第3走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第3走査信号線を選択的に駆動する第3走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第3走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第3走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第3走査信号線駆動回路は、前記複数の第3走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
前記第3走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第3走査信号線であって互いに隣接するQ本の第3走査信号線をまとめて駆動し、
まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記初期化トランジスタがオン状態かつ前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線が所定期間ずつ順次に選択状態となることを特徴とする、表示装置。
【請求項13】
電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
前記表示装置は、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
前記駆動方法は、
前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
1フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
を含み、
前記データ書き込みステップでは、まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第1端子の電圧が初期化された後、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
前記休止ステップでは、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記初期化トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記発光制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線を所定期間選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路において前記表示素子の第1端子の電圧が初期化されることを特徴とする、駆動方法。
【請求項14】
電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
前記表示装置は、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第3走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第3走査信号線を選択的に駆動する第3走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第3走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第3走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第3走査信号線駆動回路は、前記複数の第3走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
前記第3走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第3走査信号線であって互いに隣接するQ本の第3走査信号線をまとめて駆動し、
前記駆動方法は、
前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
1フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
を含み、
前記データ書き込みステップでは、まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第1端子の電圧が初期化された後、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
前記休止ステップでは、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記書き込み制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持され、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第3走査信号線を所定期間だけ選択状態かつ前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1発光制御線を所定期間だけ非選択状態とすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路において前記表示素子の第1端子の電圧が初期化されることを特徴とする、駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、電流によって駆動される表示素子を用いた表示装置およびその駆動方法に関する。
【背景技術】
【0002】
近年、有機EL素子を含む画素回路を備えた有機EL表示装置が実用化されている。有機EL素子は、OLED(Organic Light-Emitting Diode)とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機EL素子は自発光型の表示素子であるので、有機EL表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。
【0003】
有機EL表示装置の画素回路に関し、有機EL素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ(TFT)が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、閾値電圧のばらつきを補償する各種処理(補償処理)が提案されている。
【0004】
補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。
【0005】
補償処理に内部補償方式を採用した有機EL表示装置の画素回路としては、1個の有機EL素子と複数個のPチャネル型の薄膜トランジスタと1個の保持キャパシタとによって構成された画素回路が広く知られている。これに対して、米国特許第10304378号の図4には、1個の有機EL素子と6個のNチャネル型の薄膜トランジスタと1個の保持キャパシタとによって構成された画素回路が開示されている。Nチャネル型の薄膜トランジスタとして酸化物TFT(酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタ)を採用することによって、消費電力の低減が図られている。
【0006】
米国特許第10304378号に開示された表示装置では、トランジスタT3,T6の制御端子に接続された制御信号線(後述する「第1走査信号線」)、トランジスタT1の制御端子に接続された制御信号線(後述する「第2走査信号線」)、トランジスタT5の制御端子に接続された制御信号線(後述する「第1発光制御線」)、およびトランジスタT4の制御端子に接続された制御信号線(後述する「第2発光制御線」)を駆動するための駆動回路(後述する「走査側駆動回路」)が表示部の端部に設けられている。なお、駆動回路の面積の削減を図るために発光制御線を2本ずつまとめて駆動するようにした構成が日本の特開2008-216961号公報に開示されている。
【先行技術文献】
【特許文献】
【0007】
【文献】米国特許第10304378号明細書
【文献】日本の特開2008-216961号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
1個の有機EL素子と6個のNチャネル型の薄膜トランジスタと1個の保持キャパシタとによって構成された画素回路(米国特許第10304378号の図4に開示された画素回路)を有する有機EL表示装置については、図35に示すように、第1走査信号線を駆動する第1走査信号線駆動回路91と第2走査信号線を駆動する第2走査信号線駆動回路92と第1発光制御線を駆動する第1発光制御線駆動回路93と第2発光制御線を駆動する第2発光制御線駆動回路94とからなる走査側駆動回路が設けられている。なお、図35には、4行分に相当する部分の構成のみを示している(図1図18図21図24図30、および図34も同様)。また、図35では、上記4行の各行に含まれる1つの画素回路を符号90を付した矩形で表している。
【0009】
第1走査信号線駆動回路91、第2走査信号線駆動回路92、第1発光制御線駆動回路93、および第2発光制御線駆動回路94はそれぞれシフトレジスタによって構成されている。詳しくは、第1走査信号線駆動回路91は、第1走査信号線の数に等しい数の単位回路910を含むシフトレジスタによって構成され、第2走査信号線駆動回路92は、第2走査信号線の数に等しい数の単位回路920を含むシフトレジスタによって構成され、第1発光制御線駆動回路93は、第1発光制御線の数に等しい数の単位回路930を含むシフトレジスタによって構成され、第2発光制御線駆動回路94は、第2発光制御線の数に等しい数の単位回路940を含むシフトレジスタによって構成されている。
【0010】
近年、スマートフォンなどの携帯端末装置に関して狭額縁化への要求が高まっているが、上記のような構成によれば、走査側駆動回路用の領域として多数の回路素子(薄膜トランジスタやキャパシタなど)が形成される領域が表示部の周辺に必要となる。それ故、狭額縁化の実現が困難となっている。
【0011】
そこで、以下の開示は、電流によって駆動される表示素子を用いた表示装置の狭額縁化を実現することを目的とする。
【課題を解決するための手段】
【0012】
本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を用いた表示装置であって、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線が所定期間ずつ順次に選択状態となる。
【0013】
本開示の他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を用いた表示装置であって、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第3走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第3走査信号線を選択的に駆動する第3走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第3走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第3走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第3走査信号線駆動回路は、前記複数の第3走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
前記第3走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第3走査信号線であって互いに隣接するQ本の第3走査信号線をまとめて駆動し、
まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記初期化トランジスタがオン状態かつ前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線が所定期間ずつ順次に選択状態となる。
【0014】
本開示のいくつかの実施形態に係る(表示装置の)駆動方法は、電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
前記表示装置は、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
前記駆動方法は、
前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
1フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
を含み、
前記データ書き込みステップでは、まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第1端子の電圧が初期化された後、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
前記休止ステップでは、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記初期化トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記発光制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線を所定期間選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続された画素回路において前記表示素子の第1端子の電圧が初期化される。
【0015】
本開示の他のいくつかの実施形態に係る(表示装置の)駆動方法は、電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
前記表示装置は、
複数のデータ信号線と、複数の第1走査信号線と、複数の第2走査信号線と、複数の第3走査信号線と、複数の第1発光制御線と、複数の第2発光制御線と、第1電源線と、第2電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
前記複数の第1走査信号線を選択的に駆動する第1走査信号線駆動回路と、前記複数の第2走査信号線を選択的に駆動する第2走査信号線駆動回路と、前記複数の第3走査信号線を選択的に駆動する第3走査信号線駆動回路と、前記複数の第1発光制御線および前記複数の第2発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線の1つ、前記複数の第1走査信号線の1つ、前記複数の第2走査信号線の1つ、前記複数の第3走査信号線の1つ、前記複数の第1発光制御線の1つ、および前記複数の第2発光制御線の1つに対応し、
前記複数の画素回路のそれぞれは、
第1端子と、前記第2電源線に接続された第2端子とを有する前記表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
対応する第2走査信号線に接続された制御端子と、対応するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第2導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
対応する第1走査信号線に接続された制御端子と、前記駆動トランジスタの第1導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
対応する第2発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
対応する第1発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと、
対応する第3走査信号線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記第1走査信号線駆動回路は、前記複数の第1走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
Qを2以上の整数として、前記第2走査信号線駆動回路は、前記複数の第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第3走査信号線駆動回路は、前記複数の第3走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、
前記第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する1本の第1走査信号線を駆動し、
前記第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第2走査信号線であって互いに隣接するQ本の第2走査信号線をまとめて駆動し、
前記第3走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するQ本の第3走査信号線であって互いに隣接するQ本の第3走査信号線をまとめて駆動し、
前記駆動方法は、
前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
1フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
を含み、
前記データ書き込みステップでは、まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第1端子の電圧が初期化された後、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
前記休止ステップでは、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記書き込み制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持され、前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第3走査信号線を所定期間だけ選択状態かつ前記まとめて駆動されるQ本の第2走査信号線に対応するQ本の第1発光制御線を所定期間だけ非選択状態とすることによって、前記まとめて駆動されるQ本の第2走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるQ本の第3走査信号線のそれぞれに接続された画素回路において前記表示素子の第1端子の電圧が初期化される。
【発明の効果】
【0016】
本開示のいくつかの実施形態によれば、Qを2以上の整数として、第2走査信号線がQ本ずつ駆動されるよう、第2走査信号線駆動回路は第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成されている。これにより、第2走査信号線を駆動するために表示部の周辺に必要とされる回路領域の面積が小さくなる。すなわち、額縁領域の面積の低減が可能となる。以上より、1個の表示素子(電流によって駆動される表示素子)と6個のトランジスタと1個の保持キャパシタとによって構成された画素回路を有する表示装置の狭額縁化が実現される。
【0017】
本開示の他のいくつかの実施形態によれば、Qを2以上の整数として、第2走査信号線がQ本ずつ駆動されるよう、第2走査信号線駆動回路は第2走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成され、第3走査信号線がQ本ずつ駆動されるよう、第3走査信号線駆動回路は第3走査信号線の数のQ分の1に等しい数の単位回路を含むシフトレジスタによって構成されている。これにより、第2走査信号線および第3走査信号線を駆動するために表示部の周辺に必要とされる回路領域の面積が小さくなる。すなわち、額縁領域の面積の低減が可能となる。以上より、1個の表示素子(電流によって駆動される表示素子)と6個のトランジスタと1個の保持キャパシタとによって構成された画素回路を有する表示装置の狭額縁化が実現される。
【図面の簡単な説明】
【0018】
図1】第1の実施形態における走査側駆動回路の概略構成を示すブロック図である。
図2】上記第1の実施形態に係る有機EL表示装置の全体構成を示すブロック図である。
図3】上記第1の実施形態における画素回路の構成を示す回路図である。
図4】上記第1の実施形態において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。
図5】上記第1の実施形態において、休止期間における画素回路の動作について説明するためのタイミングチャートである。
図6】上記第1の実施形態における第1走査信号線駆動回路の構成を示すブロック図である。
図7】上記第1の実施形態において、第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の構成を示す回路図である。
図8】上記第1の実施形態において、第1走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の動作について説明するためのタイミングチャートである。
図9】上記第1の実施形態における第2走査信号線駆動回路の構成を示すブロック図である。
図10】上記第1の実施形態において、第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の構成を示す回路図である。
図11】上記第1の実施形態において、第2走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の動作について説明するためのタイミングチャートである。
図12】上記第1の実施形態における第1発光制御線駆動回路の構成を示すブロック図である。
図13】上記第1の実施形態における第2発光制御線駆動回路の構成を示すブロック図である。
図14】上記第1の実施形態において、第1発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路の構成を示す回路図である。
図15】上記第1の実施形態において、第1発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路の動作について説明するためのタイミングチャートである。
図16】上記第1の実施形態において、駆動期間における全体の動作について説明するためのタイミングチャートである。
図17】上記第1の実施形態において、休止期間における全体の動作について説明するためのタイミングチャートである。
図18】上記第1の実施形態の第1の変形例における走査側駆動回路の概略構成を示すブロック図である。
図19】上記第1の実施形態の第1の変形例において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。
図20】上記第1の実施形態の第1の変形例において、休止期間における画素回路の動作について説明するためのタイミングチャートである。
図21】上記第1の実施形態の第2の変形例における走査側駆動回路の概略構成を示すブロック図である。
図22】上記第1の実施形態の第2の変形例において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。
図23】上記第1の実施形態の第2の変形例において、休止期間における画素回路の動作について説明するためのタイミングチャートである。
図24】第2の実施形態における走査側駆動回路の概略構成を示すブロック図である。
図25】上記第2の実施形態における発光制御線駆動回路の構成を示すブロック図である。
図26】上記第2の実施形態において、休止期間における画素回路の動作について説明するためのタイミングチャートである。
図27】第3の実施形態における画素回路の構成を示す回路図である。
図28】上記第3の実施形態において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。
図29】上記第3の実施形態において、休止期間における画素回路の動作について説明するためのタイミングチャートである。
図30】上記第3の実施形態における走査側駆動回路の概略構成を示すブロック図である。
図31】上記第3の実施形態における第3走査信号線駆動回路の構成を示すブロック図である
図32】上記第3の実施形態において、駆動期間における全体の動作について説明するためのタイミングチャートである。
図33】上記第3の実施形態において、休止期間における全体の動作について説明するためのタイミングチャートである。
図34】上記第3の実施形態の変形例における走査側駆動回路の概略構成を示すブロック図である。
図35】従来例における走査側駆動回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【0019】
以下、添付図面を参照しつつ、実施形態について説明する。第2の実施形態および第3の実施形態については、主に第1の実施形態と異なる点について説明し、第1の実施形態と同様の点については適宜説明を省略する。なお、以下においては、iおよびjは2以上の整数であると仮定する。また、以下の各実施形態では、トランジスタとしてNチャネル型の薄膜トランジスタが用いられるので、ハイレベルがオンレベルに相当し、ローレベルがオフレベルに相当する。
【0020】
<1.第1の実施形態>
<1.1 全体構成>
図2は、第1の実施形態に係る有機EL表示装置の全体構成を示すブロック図である。図2に示すように、この有機EL表示装置は、表示制御回路100と表示部200と走査側駆動回路300とデータ側駆動回路400とを備えている。表示部200を有する有機EL表示パネル5内に走査側駆動回路300とデータ側駆動回路400とが含まれている。本実施形態においては、走査側駆動回路300はモノリシック化されている。データ側駆動回路400については、モノリシック化されていても良いし、モノリシック化されていなくても良い。
【0021】
表示部200には、i本の第1走査信号線SCAN1(1)~SCAN1(i)、i本の第2走査信号線SCAN2(1)~SCAN2(i)、i本の第1発光制御線EM1(1)~EM1(i)、i本の第2発光制御線EM2(1)~EM2(i)、およびj本のデータ信号線D(1)~D(j)が配設されている。各第1走査信号線SCAN1は第1走査信号を伝達し、各第2走査信号線SCAN2は第2走査信号を伝達し、各第1発光制御線EM1は第1発光制御信号を伝達し、各第2発光制御線EM2は第2発光制御信号を伝達する。表示部200には、また、i×j個の画素回路20が設けられている。それらi×j個の画素回路20のそれぞれは、i本の第1走査信号線SCAN1(1)~SCAN1(i)の1つ、i本の第2走査信号線SCAN2(1)~SCAN2(i)の1つ、i本の第1発光制御線EM1(1)~EM1(i)の1つ、i本の第2発光制御線EM2(1)~EM2(i)の1つ、およびj本のデータ信号線D(1)~D(j)の1つに対応している。第1走査信号線SCAN1(1)~SCAN1(i)と第2走査信号線SCAN2(1)~SCAN2(i)と第1発光制御線EM1(1)~EM1(i)と第2発光制御線EM2(1)~EM2(i)とは典型的には互いに平行になっている。第1走査信号線SCAN1(1)~SCAN1(i)とデータ信号線D(1)~D(j)とは直交している。以下、必要に応じて、第1走査信号線SCAN1(1)~SCAN1(i)にそれぞれ与えられる第1走査信号にも符号SCAN1(1)~SCAN1(i)を付し、第2走査信号線SCAN2(1)~SCAN2(i)にそれぞれ与えられる第2走査信号にも符号SCAN2(1)~SCAN2(i)を付し、第1発光制御線EM1(1)~EM1(i)にそれぞれ与えられる第1発光制御信号にも符号EM1(1)~EM1(i)を付し、第2発光制御線EM2(1)~EM2(i)にそれぞれ与えられる第2発光制御信号にも符号EM2(1)~EM2(i)を付し、データ信号線D(1)~D(j)にそれぞれ与えられるデータ信号にも符号D(1)~D(j)を付す。
【0022】
さらに、表示部200には、各画素回路20に共通の図示しない電源線が配設されている。より詳細には、有機EL素子を駆動するためのハイレベル電源電圧ELVDDを供給する電源線(以下、「ハイレベル電源線」という。)、有機EL素子を駆動するためのローレベル電源電圧ELVSSを供給する電源線(以下、「ローレベル電源線」という。)、および初期化電圧Viniを供給する電源線(以下、「初期化電源線」という。)が配設されている。ハイレベル電源電圧ELVDD、ローレベル電源電圧ELVSS、および初期化電圧Viniは、図示しない電源回路から供給される。なお、ハイレベル電源線は第1電源線に相当し、ローレベル電源線は第2電源線に相当する。
【0023】
以下、図2に示す各構成要素の動作について説明する。表示制御回路100は、外部から送られる入力画像信号DINとタイミング信号群(水平同期信号、垂直同期信号など)TGとを受け取り、デジタル映像信号DVと、走査側駆動回路300の動作を制御する制御信号SCTLと、データ側駆動回路400の動作を制御する制御信号DCTLとを出力する。
【0024】
走査側駆動回路300は、第1走査信号線SCAN1(1)~SCAN1(i)、第2走査信号線SCAN2(1)~SCAN2(i)、第1発光制御線EM1(1)~EM1(i)、および第2発光制御線EM2(1)~EM2(i)に接続されている。走査側駆動回路300は、表示制御回路100から出力された制御信号SCTLに基づいて、第1走査信号線SCAN1(1)~SCAN1(i)に第1走査信号を印加し、第2走査信号線SCAN2(1)~SCAN2(i)に第2走査信号を印加し、第1発光制御線EM1(1)~EM1(i)に第1発光制御信号を印加し、第2発光制御線EM2(1)~EM2(i)に第2発光制御信号を印加する。なお、走査側駆動回路300には、後述する各単位回路の動作を制御するためのハイレベル電源電圧GVDDおよびローレベル電源電圧GVSSも与えられる。走査側駆動回路300の詳細な構成や動作については後述する。
【0025】
データ側駆動回路400は、データ信号線D(1)~D(j)に接続されている。データ側駆動回路400は、図示しないjビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびj個のD/Aコンバータなどを含んでいる。シフトレジスタは、縦続接続されたj個のレジスタを有している。シフトレジスタは、制御信号DCTLに含まれるクロック信号に基づき、制御信号DCTLに含まれるスタートパルスを入力端(初段のレジスタ)から出力端(最終段のレジスタ)へと順次に転送する。これにより、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号DVを記憶する。ラッチ回路は、サンプリング回路に記憶された1行分のデジタル映像信号DVを制御信号DCTLに含まれるラッチストローブ信号に従って取り込んで保持する。D/Aコンバータは、各データ信号線D(1)~D(j)に対応するように設けられている。D/Aコンバータは、ラッチ回路に保持されたデジタル映像信号DVをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線D(1)~D(j)に一斉に印加される。
【0026】
以上のようにして、データ信号線D(1)~D(j)にデータ信号が印加され、第1走査信号線SCAN1(1)~SCAN1(i)に第1走査信号が印加され、第2走査信号線SCAN2(1)~SCAN2(i)に第2走査信号が印加され、第1発光制御線EM1(1)~EM1(i)に第1発光制御信号が印加され、第2発光制御線EM2(1)~EM2(i)に第2発光制御信号が印加されることによって、入力画像信号DINに基づく画像が表示部200に表示される。
【0027】
<1.2 画素回路の構成および動作>
次に、表示部200内の画素回路20の構成について説明する。図3に示す画素回路20は、表示素子としての1個の有機EL素子(有機発光ダイオード)21と、6個のトランジスタT1~T6(書き込み制御トランジスタT1、駆動トランジスタT2、閾値電圧補償トランジスタT3、電源供給制御トランジスタT4、発光制御トランジスタT5、初期化トランジスタT6)と、1個の保持キャパシタCstとを含んでいる。本実施形態においては、トランジスタT1~T6は、酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタ(以下、「酸化物TFT」という。)であって、Nチャネル型である。酸化物TFTとしては、典型的には、インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタが採用される。保持キャパシタCstは、2つの電極(第1電極および第2電極)からなる容量素子である。
【0028】
書き込み制御トランジスタT1については、制御端子は第2走査信号線SCAN2に接続され、第1導通端子はデータ信号線Dに接続され、第2導通端子は駆動トランジスタT2の第2導通端子と発光制御トランジスタT5の第1導通端子とに接続されている。駆動トランジスタT2については、制御端子は閾値電圧補償トランジスタT3の第2導通端子と保持キャパシタCstの第1電極とに接続され、第1導通端子は閾値電圧補償トランジスタT3の第1導通端子と電源供給制御トランジスタT4の第2導通端子とに接続され、第2導通端子は書き込み制御トランジスタT1の第2導通端子と発光制御トランジスタT5の第1導通端子とに接続されている。閾値電圧補償トランジスタT3については、制御端子は第1走査信号線SCAN1に接続され、第1導通端子は電源供給制御トランジスタT4の第2導通端子と駆動トランジスタT2の第1導通端子とに接続され、第2導通端子は駆動トランジスタT2の制御端子と保持キャパシタCstの第1電極とに接続されている。
【0029】
電源供給制御トランジスタT4については、制御端子は第2発光制御線EM2に接続され、第1導通端子はハイレベル電源線に接続され、第2導通端子は駆動トランジスタT2の第1導通端子と閾値電圧補償トランジスタT3の第1導通端子とに接続されている。発光制御トランジスタT5については、制御端子は第1発光制御線EM1に接続され、第1導通端子は書き込み制御トランジスタT1の第2導通端子と駆動トランジスタT2の第2導通端子とに接続され、第2導通端子は初期化トランジスタT6の第1導通端子と有機EL素子21のアノード端子と保持キャパシタCstの第2電極とに接続されている。初期化トランジスタT6については、制御端子は第1走査信号線SCAN1に接続され、第1導通端子は発光制御トランジスタT5の第2導通端子と有機EL素子21のアノード端子と保持キャパシタCstの第2電極とに接続され、第2導通端子は初期化電源線に接続されている。
【0030】
保持キャパシタCstについては、第1電極は駆動トランジスタT2の制御端子と閾値電圧補償トランジスタT3の第2導通端子とに接続され、第2電極は発光制御トランジスタT5の第2導通端子と初期化トランジスタT6の第1導通端子と有機EL素子21のアノード端子とに接続されている。有機EL素子21については、アノード端子は発光制御トランジスタT5の第2導通端子と初期化トランジスタT6の第1導通端子と保持キャパシタCstの第2電極とに接続され、カソード端子はローレベル電源線に接続されている。有機EL素子21に関し、アノード端子は第1端子に相当し、カソード端子は第2端子に相当する。
【0031】
なお、図3において、駆動トランジスタT2の第1導通端子と閾値電圧補償トランジスタT3の第1導通端子と電源供給制御トランジスタT4の第2導通端子とに接続されたノードには符号N1を付し、駆動トランジスタT2の制御端子と閾値電圧補償トランジスタT3の第2導通端子と保持キャパシタCstの第1電極とに接続されたノードには符号N2を付し、発光制御トランジスタT5の第2導通端子と初期化トランジスタT6の第1導通端子と有機EL素子21のアノード端子と保持キャパシタCstの第2電極とに接続されたノードには符号N3を付している。
【0032】
ところで、本実施形態においては、低消費電力を実現するために休止駆動(間欠駆動または低周波駆動とも呼ばれている)が採用されている。休止駆動とは、同じ画像を続けて表示するときに駆動期間(リフレッシュ期間)と休止期間(非リフレッシュ期間)とを設けて、駆動期間には駆動回路を動作させ、休止期間には駆動回路の動作を停止させる駆動方法である。このようにして、休止期間には、1フレーム期間以上の期間を通じて全ての画素回路20へのデータ信号Dの書き込みが停止される。休止駆動は、画素回路20内のトランジスタのオフリーク特性が良い(オフリーク電流が小さい)場合に適用できる。従って、上述したように、本実施形態における画素回路20内のトランジスタT1~T6には酸化物TFTが採用されている。
【0033】
図3に示した画素回路20の動作について説明する。後述するように、第1走査信号線SCAN1(1)~SCAN1(i)については1本ずつ駆動されるが、第2走査信号線SCAN2(1)~SCAN2(i)と第1発光制御線EM1(1)~EM1(i)と第2発光制御線EM2(1)~EM2(i)とについては2本ずつ駆動される。従って、ここでは、nを偶数として、データ信号線Dの延びる方向に隣接する2個の画素回路20である(n-1)行目の画素回路20とn行目の画素回路20とに着目する。便宜上、(n-1)行目の画素回路20を「第1画素回路」といい、n行目の画素回路20を「第2画素回路」という。
【0034】
まず、図4に示すタイミングチャートを参照しつつ、駆動期間における画素回路20の動作について説明する。なお、図4に関し、各信号がハイレベルやローレベルで維持される期間の長さを正確に表しているわけではない(タイミングチャートを示した他の図面も同様)。この駆動期間における動作によってデータ書き込みステップが実現される。
【0035】
時刻t01の直前の時点には、第1走査信号SCAN1(n-1)、第1走査信号SCAN1(n)、第2走査信号SCAN2(n-1)、および第2走査信号SCAN2(n)はローレベルであり、第1発光制御信号EM1(n-1)、第1発光制御信号EM1(n)、第2発光制御信号EM2(n-1)、および第2発光制御信号EM2(n)はハイレベルである。このとき、第1画素回路および第2画素回路において、書き込み制御トランジスタT1、閾値電圧補償トランジスタT3、および初期化トランジスタT6はオフ状態であり、電源供給制御トランジスタT4および発光制御トランジスタT5はオン状態である。したがって、有機EL素子21は駆動電流の大きさに応じて発光している。
【0036】
時刻t01になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオフ状態となる。その結果、有機EL素子21への電流の供給が遮断され、有機EL素子21は消灯状態となる。
【0037】
時刻t02になると、第1走査信号SCAN1(n-1)がローレベルからハイレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となる。このとき、電源供給制御トランジスタT4はオン状態で維持されている。以上より、第1画素回路において、ノードN2にハイレベル電源電圧ELVDDが与えられ、ノードN3に初期化電圧Viniが与えられる。その結果、第1画素回路において、保持キャパシタCstの保持電圧および有機EL素子21のアノード電圧が初期化される。
【0038】
時刻t03になると、第1走査信号SCAN1(n-1)がハイレベルからローレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオフ状態となる。
【0039】
時刻t04になると、第1走査信号SCAN1(n)がローレベルからハイレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となる。このとき、電源供給制御トランジスタT4はオン状態で維持されている。以上より、第2画素回路において、ノードN2にハイレベル電源電圧ELVDDが与えられ、ノードN3に初期化電圧Viniが与えられる。その結果、第2画素回路において、保持キャパシタCstの保持電圧および有機EL素子21のアノード電圧が初期化される。
【0040】
時刻t05になると、第1走査信号SCAN1(n)がハイレベルからローレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオフ状態となる。また、時刻t05には、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオフ状態となる。
【0041】
時刻t06になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオン状態となる。
【0042】
時刻t07になると、第1走査信号SCAN1(n-1)がローレベルからハイレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となる。このとき、電源供給制御トランジスタT4および発光制御トランジスタT5はオフ状態である。以上より、第1画素回路において、書き込み制御トランジスタT1、駆動トランジスタT2、および閾値電圧補償トランジスタT3を介してデータ信号DがノードN2に与えられ、初期化トランジスタT6を介して初期化電圧ViniがノードN3に与えられる。その結果、第1画素回路において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。なお、図4では、データ信号Dが第1画素回路用の電圧となっている部分に符号61を付している。
【0043】
時刻t08になると、第1走査信号SCAN1(n-1)がハイレベルからローレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオフ状態となる。
【0044】
時刻t09になると、第1走査信号SCAN1(n)がローレベルからハイレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となる。このとき、電源供給制御トランジスタT4および発光制御トランジスタT5はオフ状態である。以上より、第2画素回路において、書き込み制御トランジスタT1、駆動トランジスタT2、および閾値電圧補償トランジスタT3を介してデータ信号DがノードN2に与えられ、初期化トランジスタT6を介して初期化電圧ViniがノードN3に与えられる。その結果、第2画素回路において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。なお、図4では、データ信号Dが第2画素回路用の電圧となっている部分に符号62を付している。
【0045】
時刻t10になると、第1走査信号SCAN1(n)がハイレベルからローレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオフ状態となる。
【0046】
時刻t11になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオフ状態となる。
【0047】
時刻t12になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオン状態となる。このとき、電源供給制御トランジスタT4はオフ状態で維持されている。従って、第1画素回路および第2画素回路において、有機EL素子21は消灯状態で維持される。
【0048】
時刻t13になると、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオン状態となる。その結果、第1画素回路および第2画素回路において、保持キャパシタCstの充電電圧(保持電圧)に応じた駆動電流が有機EL素子21に供給され、当該駆動電流の大きさに応じて有機EL素子21が発光する。その後、次に第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化するまでの期間を通じて、第1画素回路および第2画素回路において有機EL素子21は発光する。
【0049】
次に、図5に示すタイミングチャートを参照しつつ、休止期間における画素回路20の動作について説明する。なお、休止期間を通じて、データ信号線Dにはアノードリセット電圧(有機EL素子21のアノード電圧を初期化する電圧)が印加される。本実施形態においては、アノードリセット電圧としてローレベル電源電圧ELVSSがデータ信号線Dに印加される。また、休止期間を通じて、第1走査信号SCAN1(n-1)および第1走査信号SCAN1(n)はローレベルで維持され、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)はハイレベルで維持される。この休止期間における動作によって休止ステップが実現される。
【0050】
時刻t21の直前の時点には、駆動期間における時刻t01(図4参照)の直前の時点と同様、第1画素回路および第2画素回路において、有機EL素子21は駆動電流の大きさに応じて発光している。
【0051】
時刻t21になると、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオフ状態となる。その結果、第1画素回路および第2画素回路において、有機EL素子21への電流の供給が遮断され、有機EL素子21は消灯状態となる。
【0052】
時刻t22になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオン状態となる。このとき、発光制御トランジスタT5はオン状態であり、上述したようにデータ信号線Dにはローレベル電源電圧ELVSSが印加されている。以上より、書き込み制御トランジスタT1および発光制御トランジスタT5を介して、ローレベル電源電圧ELVSSがノードN3に与えられる。その結果、第1画素回路および第2画素回路において、有機EL素子21のアノード電圧が初期化される。
【0053】
時刻t23になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオフ状態となる。
【0054】
時刻t24になると、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオン状態となる。その結果、第1画素回路および第2画素回路において、保持キャパシタCstの充電電圧に応じた駆動電流が有機EL素子21に供給され、当該駆動電流の大きさに応じて有機EL素子21が発光する。その後、次に第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がハイレベルからローレベルに変化するまでの期間を通じて、第1画素回路および第2画素回路において有機EL素子21は発光する。ところで、休止期間には、閾値電圧補償トランジスタT3がオフ状態で維持されるので、ノードN2の電位に変化はない。従って、保持キャパシタCstの充電電圧は、直前の駆動期間にデータ信号Dに基づいて当該保持キャパシタCstに充電された電圧に等しい。
【0055】
<1.3 走査側駆動回路の概略構成>
図1は、本実施形態における走査側駆動回路300の概略構成を示すブロック図である。走査側駆動回路300は、第1走査信号線駆動回路31と第2走査信号線駆動回路32と第1発光制御線駆動回路33と第2発光制御線駆動回路34とによって構成されている。第1走査信号線駆動回路31は第1走査信号線に第1走査信号SCAN1を印加し、第2走査信号線駆動回路32は第2走査信号線に第2走査信号SCAN2を印加し、第1発光制御線駆動回路33は第1発光制御線に第1発光制御信号EM1を印加し、第2発光制御線駆動回路34は第2発光制御線に第2発光制御信号EM2を印加する。
【0056】
第1走査信号線駆動回路31は、第1走査信号線SCAN1の数に等しい数の単位回路310を含むシフトレジスタによって構成されている。すなわち、第1走査信号線駆動回路31を構成するシフトレジスタに含まれる各単位回路は、1本の第1走査信号線SCAN1に対応している。従って、i本の第1走査信号線SCAN1(1)~SCAN1(i)は、第1走査信号線駆動回路31によって1本ずつ駆動される。
【0057】
第2走査信号線駆動回路32は、第2走査信号線SCAN2の数の2分の1に等しい数の単位回路320を含むシフトレジスタによって構成されている。すなわち、第2走査信号線駆動回路32を構成するシフトレジスタに含まれる各単位回路は、2本の第2走査信号線SCAN2に対応している。従って、i本の第2走査信号線SCAN2(1)~SCAN2(i)は、第2走査信号線駆動回路32によって2本ずつ駆動される。
【0058】
第1発光制御線駆動回路33は、第1発光制御線EM1の数の2分の1に等しい数の単位回路330を含むシフトレジスタによって構成されている。すなわち、第1発光制御線駆動回路33を構成するシフトレジスタに含まれる各単位回路は、2本の第1発光制御線EM1に対応している。従って、i本の第1発光制御線EM1(1)~EM1(i)は、第1発光制御線駆動回路33によって2本ずつ駆動される。
【0059】
第2発光制御線駆動回路34は、第2発光制御線EM2の数の2分の1に等しい数の単位回路340を含むシフトレジスタによって構成されている。すなわち、第2発光制御線駆動回路34を構成するシフトレジスタに含まれる各単位回路は、2本の第2発光制御線EM2に対応している。従って、i本の第2発光制御線EM2(1)~EM2(i)は、第2発光制御線駆動回路34によって2本ずつ駆動される。
【0060】
<1.4 第1走査信号線駆動回路>
<1.4.1 シフトレジスタの構成>
図6は、第1走査信号線駆動回路31の構成を示すブロック図である。第1走査信号線駆動回路31は、i本の第1走査信号線SCAN1(1)~SCAN1(i)と1対1で対応するi段(i個の単位回路310)からなるシフトレジスタによって構成されている。なお、図6には、nを偶数として、(n-1)段目、n段目、(n+1)段目、および(n+2)段目の単位回路310(n-1)、310(n)、310(n+1)、および310(n+2)のみを示している。
【0061】
第1走査信号線駆動回路31を構成するシフトレジスタには、クロック信号S1CK1、クロック信号S1CK2、スタートパルスS1SP(図6では不図示)、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSが与えられる。
【0062】
各単位回路310は、クロック信号CKA1、クロック信号CKA2、セット信号SA、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSをそれぞれ受け取るための入力端子と、出力信号OUTAを出力するための出力端子とを含んでいる。
【0063】
奇数段目の単位回路310については、クロック信号S1CK1がクロック信号CKA1として与えられ、クロック信号S1CK2がクロック信号CKA2として与えられる。偶数段目の単位回路310については、クロック信号S1CK2がクロック信号CKA1として与えられ、クロック信号S1CK1がクロック信号CKA2として与えられる。ハイレベル電源電圧GVDDおよびローレベル電源電圧GVSSについては、全ての単位回路310に共通的に与えられる。また、各段の単位回路310には、前段の単位回路310からの出力信号OUTAがセット信号SAとして与えられる。但し、1段目の単位回路310(1)にはセット信号SAとしてスタートパルスS1SPが与えられる。各段の単位回路310からの出力信号OUTAは、対応する第1走査信号線SCAN1に第1走査信号として与えられるとともに次段の単位回路310にセット信号SAとして与えられる。
【0064】
<1.4.2 単位回路の構成>
図7は、単位回路310の構成を示す回路図である。図7に示すように、単位回路310は、8個のトランジスタM11~M18と2個のキャパシタC11,C12とを備えている。トランジスタM11~M18はNチャネル型の酸化物TFTである。なお、図7では、出力信号OUTAを出力する出力端子に符号319を付している。
【0065】
図7において、トランジスタM11の第1導通端子とトランジスタM12の第2導通端子とトランジスタM13の制御端子とトランジスタM16の第1導通端子とに接続されたノードには符号NA1を付し、トランジスタM11の第2導通端子とトランジスタM14の第1導通端子とに接続されたノードには符号NA2を付し、トランジスタM16の第2導通端子とトランジスタM18の制御端子とキャパシタC12の第1電極とに接続されたノードには符号NA3を付し、トランジスタM13の第1導通端子とトランジスタM14の制御端子とトランジスタM15の第2導通端子とトランジスタM17の制御端子とキャパシタC11の第1電極とに接続されたノードには符号NA4を付している。
【0066】
ところで、単位回路310には、3つの制御回路311~313と1つの出力回路314とが含まれている。制御回路311は、トランジスタM12を含んでいる。制御回路312は、トランジスタM13とトランジスタM15とを含んでいる。制御回路313は、トランジスタM11とトランジスタM14とを含んでいる。出力回路314は、トランジスタM17とトランジスタM18とキャパシタC11とキャパシタC12とを含んでいる。
【0067】
トランジスタM11については、制御端子にはクロック信号CKA2が与えられ、第1導通端子はノードNA1に接続され、第2導通端子はノードNA2に接続されている。トランジスタM12については、制御端子にはクロック信号CKA1が与えられ、第1導通端子にはセット信号SAが与えられ、第2導通端子はノードNA1に接続されている。トランジスタM13については、制御端子はノードNA1に接続され、第1導通端子はノードNA4に接続され、第2導通端子にはクロック信号CKA1が与えられている。トランジスタM14については、制御端子はノードNA4に接続され、第1導通端子はノードNA2に接続され、第2導通端子にはローレベル電源電圧GVSSが与えられている。
【0068】
トランジスタM15については、制御端子にはクロック信号CKA1が与えられ、第1導通端子にはハイレベル電源電圧GVDDが与えられ、第2導通端子はノードNA4に接続されている。トランジスタM16については、制御端子にはハイレベル電源電圧GVDDが与えられ、第1導通端子はノードNA1に接続され、第2導通端子はノードNA3に接続されている。トランジスタM17については、制御端子はノードNA4に接続され、第1導通端子は出力端子319に接続され、第2導通端子にはローレベル電源電圧GVSSが与えられている。トランジスタM18については、制御端子はノードNA3に接続され、第1導通端子にはクロック信号CKA2が与えられ、第2導通端子は出力端子319に接続されている。
【0069】
キャパシタC11については、第1電極はトランジスタM17の制御端子に接続され、第2電極はトランジスタM17の第2導通端子に接続されている。キャパシタC12については、第1電極はトランジスタM18の制御端子に接続され、第2電極はトランジスタM18の第2導通端子に接続されている。
【0070】
<1.4.3 単位回路の動作>
図8を参照しつつ、単位回路310の動作について説明する。時刻t31の直前の時点には、ノードNA1、ノードNA2、およびノードNA3の電位はローレベルであり、ノードNA4の電位はハイレベルであり、出力信号OUTAはローレベルである。
【0071】
時刻t31になると、クロック信号CKA1がローレベルからハイレベルに変化する。これにより、トランジスタM12がオン状態となる。また、時刻t31には、セット信号SAがローレベルからハイレベルに変化する。これにより、ノードNA1の電位が上昇する。このとき、トランジスタM16はオン状態であり、ノードNA1の電位の上昇に伴いノードNA3の電位も上昇する。その結果、トランジスタM18がオン状態となる。しかしながら、クロック信号CKA2がローレベルで維持されているので、出力信号OUTAはローレベルで維持される。また、トランジスタM13およびトランジスタM15がオン状態となるが、クロック信号CKA1がハイレベルとなっているためノードNA4の電位はハイレベルで維持される。
【0072】
時刻t32になると、クロック信号CKA1がハイレベルからローレベルに変化する。これにより、トランジスタM12およびトランジスタM15がオフ状態となる。このとき、トランジスタM13はオン状態で維持されており、かつ、クロック信号CKA1がローレベルとなっているため、ノードNA4の電位はハイレベルからローレベルに変化する。その結果、トランジスタM14およびトランジスタM17がオフ状態となる。また、時刻t32には、セット信号SAがハイレベルからローレベルに変化する。
【0073】
時刻t33になると、クロック信号CKA2がローレベルからハイレベルに変化する。このとき、トランジスタM18はオン状態であるので、当該トランジスタM18の第1導通端子の電位の上昇とともに出力端子319の電位(出力信号OUTAの電位)が上昇する。これに伴い、キャパシタC12を介してノードNA3の電位がさらに上昇する。その結果、トランジスタM18の制御端子には大きな電圧が印加され、出力端子319の接続先の閾値電圧補償トランジスタT3および初期化トランジスタT6(図3参照)がオン状態となるのに充分なレベルにまで出力信号OUTAの電位が上昇する。なお、時刻t33~時刻t34の期間には、ノードNA3の電位がハイレベル電源電圧GVDDの電位よりも高くなるが、トランジスタM16がオフ状態となるので、ノードNA1の電位は変化しない。これにより、ノードNA1に接続されたトランジスタの第1導通端子あるいは第2導通端子への高電圧の印加が防止される。また、時刻t33には、トランジスタM11がオン状態となる。このとき、ノードNA1の電位はハイレベルであるので、ノードNA2の電位もハイレベルとなる。
【0074】
時刻t34になると、クロック信号CKA2がハイレベルからローレベルに変化する。このとき、トランジスタM18はオン状態であるので、当該トランジスタM18の第1導通端子の電位の低下とともに出力端子319の電位(出力信号OUTAの電位)が低下する。出力端子319の電位が低下すると、キャパシタC12を介してノードNA3の電位も低下する。
【0075】
時刻t35になると、クロック信号CKA1がローレベルからハイレベルに変化する。これにより、トランジスタM12がオン状態となる。このとき、セット信号SAはローレベルであるので、ノードNA1の電位がローレベルとなる。これに伴い、ノードNA3の電位もローレベルとなる。ノードNA1の電位がローレベルとなることによって、トランジスタM13がオフ状態となる。また、時刻t35には、クロック信号CKA1がハイレベルとなることによって、トランジスタM15がオン状態となる。これにより、ノードNA4の電位はハイレベルとなり、トランジスタM14およびトランジスタM17がオン状態となる。トランジスタM14がオン状態となることによってノードNA2の電位がローレベルとなり、トランジスタM17がオン状態となることによって出力端子319の電位(出力信号OUTAの電位)はノイズが生じていてもローレベルで維持される。
【0076】
なお、時刻t31以前の期間および時刻t35以降の期間には、クロック信号CKA2がハイレベルとなったときにトランジスタM11がオン状態となる。このとき、トランジスタM14はオン状態で維持されていてノードNA2の電位はローレベルで維持されているので、ノイズが生じてもノードNA1の電位も確実にローレベルで維持される。これにより、異常動作の発生が防止される。
【0077】
<1.5 第2走査信号線駆動回路>
<1.5.1 シフトレジスタの構成>
図9は、第2走査信号線駆動回路32の構成を示すブロック図である。p=i/2として、第2走査信号線駆動回路32は、p段(p個の単位回路320)からなるシフトレジスタによって構成されている。各段(各単位回路320)は、互いに隣接する2本の第2走査信号線SCAN2に対応している。なお、k=n/2かつkを奇数として、図9には、4本の第2走査信号線SCAN2(n-1)~SCAN2(n+2)に対応する2個の単位回路320(k),320(k+1)のみを示している。
【0078】
第2走査信号線駆動回路32を構成するシフトレジスタには、クロック信号S2CK1、クロック信号S2CK2、スタートパルスS2SP(図9では不図示)、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSが与えられる。
【0079】
各単位回路320は、クロック信号CKB1、セット信号SB、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSをそれぞれ受け取るための入力端子と、出力信号OUTBを出力するための出力端子とを含んでいる。
【0080】
奇数段目の単位回路320については、クロック信号S2CK1がクロック信号CKB1として与えられる。偶数段目の単位回路320については、クロック信号S2CK2がクロック信号CKB1として与えられる。ハイレベル電源電圧GVDDおよびローレベル電源電圧GVSSについては、全ての単位回路320に共通的に与えられる。また、各段の単位回路320には、前段の単位回路320からの出力信号OUTBがセット信号SBとして与えられる。但し、1段目の単位回路320(1)にはセット信号SBとしてスタートパルスS2SPが与えられる。各段の単位回路320からの出力信号OUTBは、対応する2本の第2走査信号線SCAN2に第2走査信号として与えられるとともに次段の単位回路320にセット信号SBとして与えられる。
【0081】
以上のように、互いに隣接する2本の第2走査信号線SCAN2が1つのペアとされ、各ペアを構成する2本の第2走査信号線SCAN2には同じ波形の第2走査信号SCAN2が与えられる。
【0082】
<1.5.2 単位回路の構成>
図10は、単位回路320の構成を示す回路図である。図10に示すように、単位回路320は、7個のトランジスタM21~M27と3個のキャパシタC21~C23とを備えている。トランジスタM21~M27はNチャネル型の酸化物TFTである。なお、図10では、出力信号OUTBを出力する出力端子に符号329を付している。
【0083】
図10において、トランジスタM22の第2導通端子とトランジスタM24の制御端子とトランジスタM25の第1導通端子とに接続されたノードには符号NB1を付し、トランジスタM21の制御端子とトランジスタM23の第1導通端子とキャパシタC23の第1電極とに接続されたノードには符号NB2を付し、トランジスタM25の第2導通端子とトランジスタM27の制御端子とキャパシタC22の第1電極とに接続されたノードには符号NB3を付し、トランジスタM21の第2導通端子とトランジスタM24の第1導通端子とトランジスタM26の制御端子とキャパシタC21の第1電極とに接続されたノードには符号NB4を付している。
【0084】
ところで、単位回路320には、2つの制御回路321,322と1つの出力回路323とが含まれている。制御回路321は、トランジスタM22を含んでいる。制御回路322は、トランジスタM21とトランジスタM23とトランジスタM24とキャパシタC23とを含んでいる。出力回路323は、トランジスタM26とトランジスタM27とキャパシタC21とキャパシタC22とを含んでいる。
【0085】
トランジスタM21については、制御端子はノードNB2に接続され、第1導通端子にはクロック信号CKB1が与えられ、第2導通端子はノードNB4に接続されている。トランジスタM22については、制御端子にはクロック信号CKB1が与えられ、第1導通端子にはセット信号SBが与えられ、第2導通端子はノードNB1に接続されている。トランジスタM23については、制御端子にはセット信号SBが与えられ、第1導通端子はノードNB2に接続され、第2導通端子にはローレベル電源電圧GVSSが与えられている。トランジスタM24については、制御端子はノードNB1に接続され、第1導通端子はノードNB4に接続され、第2導通端子にはローレベル電源電圧GVSSが与えられている。
【0086】
トランジスタM25については、制御端子にはハイレベル電源電圧GVDDが与えられ、第1導通端子はノードNB1に接続され、第2導通端子はノードNB3に接続されている。トランジスタM26については、制御端子はノードNB4に接続され、第1導通端子は出力端子329に接続され、第2導通端子にはローレベル電源電圧GVSSが与えられている。トランジスタM27については、制御端子はノードNB3に接続され、第1導通端子にはハイレベル電源電圧GVDDが与えられ、第2導通端子は出力端子329に接続されている。
【0087】
キャパシタC21については、第1電極はトランジスタM26の制御端子に接続され、第2電極はトランジスタM26の第2導通端子に接続されている。キャパシタC22については、第1電極はトランジスタM27の制御端子に接続され、第2電極はトランジスタM27の第2導通端子に接続されている。キャパシタC23については、第1電極はトランジスタM21の制御端子に接続され、第2電極はトランジスタM21の第1導通端子に接続されている。なお、キャパシタC23の容量はノードNB2の寄生容量よりも充分に大きいと仮定する。
【0088】
本実施形態においては、トランジスタM21によって第1トランジスタが実現され、トランジスタM22によって第2トランジスタが実現され、トランジスタM23によって第3トランジスタが実現され、トランジスタM24によって第4トランジスタが実現され、トランジスタM25によって第5トランジスタが実現され、トランジスタM26によって第6トランジスタが実現され、トランジスタM27によって第7トランジスタが実現され、キャパシタC21によって第1キャパシタが実現され、キャパシタC22によって第2キャパシタが実現され、キャパシタC23によって第3キャパシタが実現され、ノードNB1によって第1内部ノードが実現され、ノードNB2によって第2内部ノードが実現され、ノードNB3によって第3内部ノードが実現され、ノードNB4によって第4内部ノードが実現され、クロック信号CKB1によって制御クロック信号が実現されている。
【0089】
<1.5.3 単位回路の動作>
図11を参照しつつ、単位回路320の動作について説明する。時刻t41の直前の時点には、ノードNB1、ノードNB2、およびノードNB3の電位はローレベルであり、ノードNB4の電位はハイレベルであり、出力信号OUTBはローレベルである。
【0090】
時刻t41になると、セット信号SBがローレベルからハイレベルに変化する。このとき、クロック信号CKB1はローレベルで維持されていてトランジスタM22はオフ状態であるので、ノードNB1の電位はローレベルで維持される。なお、セット信号SBがハイレベルで維持されている期間中(時刻t41~時刻t44の期間中)、トランジスタM23はオン状態で維持されるので、クロック信号CKB1のレベルの変化に関わらずノードNB2の電位はローレベルで維持される。
【0091】
時刻t42になると、クロック信号CKB1がローレベルからハイレベルに変化する。これにより、トランジスタM22がオン状態となる。セット信号SBはハイレベルで維持されているので、ノードNB1の電位が上昇する。これにより、トランジスタM24がオン状態となり、ノードNB4の電位がハイレベルからローレベルに変化する。その結果、トランジスタM26がオフ状態となる。また、時刻t42には、トランジスタM25はオン状態であり、ノードNB1の電位の上昇に伴いノードNB3の電位も上昇する。これにより、トランジスタM27がオン状態となり、出力端子329の電位(出力信号OUTBの電位)が上昇する。これに伴い、キャパシタC22を介してノードNB3の電位がさらに上昇する。その結果、トランジスタM27の制御端子には大きな電圧が印加され、出力端子329の接続先の書き込み制御トランジスタT1(図3参照)がオン状態となるのに充分なレベルにまで出力信号OUTBの電位が上昇する。
【0092】
時刻t43になると、クロック信号CKB1がハイレベルからローレベルに変化する。これにより、トランジスタM22はオフ状態となる。
【0093】
時刻t44になると、セット信号SBがハイレベルからローレベルに変化する。これにより、トランジスタM23はオフ状態となる。このとき、クロック信号CKB1はローレンベルで維持されているので、ノードNB2の電位はローレベルで維持される。
【0094】
時刻t45になると、クロック信号CKB1がローレベルからハイレベルに変化する。これにより、トランジスタM22がオン状態となる。このとき、セット信号SBはローレベルであるので、ノードNB1の電位が低下する。これにより、トランジスタM24がオフ状態となる。また、トランジスタM23はオフ状態であるので、クロック信号CKB1がローレベルからハイレベルに変化することによって、キャパシタC23を介してノードNB2の電位がローレベルからハイレベルに変化する。これにより、トランジスタM21がオン状態となり、ノードNB4の電位がローレベルからハイレベルに変化する。その結果、トランジスタM26がオン状態となる。また、ノードNB1の電位の低下に伴いノードNB3の電位も低下する。これにより、トランジスタM27はオフ状態となる。以上のようにトランジスタM27はオフ状態かつトランジスタM26はオン状態となるので、出力端子329の電位(出力信号OUTBの電位)はローレベルとなる。
【0095】
なお、時刻t41以前の期間および時刻t45以降の期間には、クロック信号CKB1がローレベルからハイレベルに変化する毎にトランジスタM21がオン状態となることによって、ノードNB4の電位がハイレベルで維持される。その結果、トランジスタM26がオン状態で維持されるので、ノイズが生じても出力信号OUTBは確実にローレベルで維持される。これにより、異常動作の発生が防止される。
【0096】
<1.6 発光制御線駆動回路>
<1.6.1 シフトレジスタの構成>
図12は、第1発光制御線駆動回路33の構成を示すブロック図である。第2走査信号線駆動回路32と同様、p=i/2として、第1発光制御線駆動回路33は、p段(p個の単位回路330)からなるシフトレジスタによって構成されている。各段(各単位回路330)は、互いに隣接する2本の第1発光制御線EM1に対応している。
【0097】
第1発光制御線駆動回路33を構成するシフトレジスタには、クロック信号E1CK1、クロック信号E1CK2、スタートパルスE1SP(図12では不図示)、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSが与えられる。
【0098】
各単位回路330は、クロック信号ECK、セット信号SE、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSをそれぞれ受け取るための入力端子と、出力信号EOUTを出力するための出力端子とを含んでいる。
【0099】
奇数段目の単位回路330については、クロック信号E1CK1がクロック信号ECKとして与えられる。偶数段目の単位回路330については、クロック信号E1CK2がクロック信号ECKとして与えられる。ハイレベル電源電圧GVDDおよびローレベル電源電圧GVSSについては、全ての単位回路330に共通的に与えられる。また、各段の単位回路330には、前段の単位回路330からの出力信号EOUTがセット信号SEとして与えられる。但し、1段目の単位回路330(1)にはセット信号SEとしてスタートパルスE1SPが与えられる。各段の単位回路330からの出力信号EOUTは、対応する2本の第1発光制御線EM1に第1発光制御信号として与えられるとともに次段の単位回路330にセット信号SEとして与えられる。
【0100】
以上のように、互いに隣接する2本の第1発光制御線EM1が1つのペアとされ、各ペアを構成する2本の第1発光制御線EM1には同じ波形の第1発光制御信号EM1が与えられる。
【0101】
図13は、第2発光制御線駆動回路34の構成を示すブロック図である。第2発光制御線駆動回路34を構成するシフトレジスタには、クロック信号E2CK1、クロック信号E2CK2、スタートパルスE2SP(図13では不図示)、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSが与えられる。それ以外の点については第1発光制御線駆動回路33と同じであるので、第2発光制御線駆動回路34についての詳しい説明は省略する。
【0102】
<1.6.2 単位回路の構成>
図14は、単位回路330の構成を示す回路図である。図14に示すように、単位回路330は、7個のトランジスタM31~M37と3個のキャパシタC31~C33とを備えている。図10および図14から把握されるように、第1発光制御線駆動回路33を構成するシフトレジスタに含まれる単位回路330は、第2走査信号線駆動回路32を構成するシフトレジスタに含まれる単位回路320と同様の構成を有している。図14におけるトランジスタM31~M37、キャパシタC31~C33、ノードNC1~NC4、出力端子339、制御回路331、制御回路332、出力回路333、セット信号SE、クロック信号ECK、および出力信号EOUTは、それぞれ、図10におけるトランジスタM21~M27、キャパシタC21~C23、ノードNB1~NB4、出力端子329、制御回路321、制御回路322、出力回路323、セット信号SB、クロック信号CKB1、および出力信号OUTBに対応する。従って、単位回路330の構成についての詳しい説明は省略する。
【0103】
<1.6.3 単位回路の動作>
図15を参照しつつ、単位回路330の動作について説明する。時刻t51の直前の時点には、ノードNC1およびノードNC3の電位はハイレベルであり、ノードNC2およびノードNC4の電位はローレベルであり、出力信号EOUTはハイレベルである。
【0104】
時刻t51になると、セット信号SEがハイレベルからローレベルに変化する。これにより、トランジスタM33はオフ状態となる。また、このとき、クロック信号ECKはローレベルで維持されていてトランジスタM32はオフ状態であるので、ノードNC1の電位はハイレベルで維持される。
【0105】
時刻t52になると、クロック信号ECKがローレベルからハイレベルに変化する。これにより、トランジスタM32がオン状態となる。このとき、セット信号SEはローレベルであるので、ノードNC1の電位が低下する。これにより、トランジスタM34がオフ状態となる。また、トランジスタM33はオフ状態であるので、クロック信号ECKがローレベルからハイレベルに変化することによって、キャパシタC33を介してノードNC2の電位がローレベルからハイレベルに変化する。これにより、トランジスタM31がオン状態となり、ノードNC4の電位がローレベルからハイレベルに変化する。その結果、トランジスタM36がオン状態となる。また、ノードNC1の電位の低下に伴いノードNC3の電位も低下する。これにより、トランジスタM37はオフ状態となる。以上のようにトランジスタM37はオフ状態かつトランジスタM36はオン状態となるので、出力端子339の電位(出力信号EOUTの電位)はローレベルとなる。
【0106】
時刻t53になると、クロック信号ECKがハイレベルからローレベルに変化する。これにより、トランジスタM32はオフ状態となる。また、キャパシタC33を介してノードNC2の電位がハイレベルからローレベルに変化する。
【0107】
時刻t54になると、クロック信号ECKがローレベルからハイレベルに変化する。これにより、トランジスタM32がオン状態となる。このとき、セット信号SEはローレベルであるので、ノードNC1の電位はローレベルで維持される。また、トランジスタM33はオフ状態であるので、クロック信号ECKがローレベルからハイレベルに変化することによって、キャパシタC33を介してノードNC2の電位がローレベルからハイレベルに変化する。これにより、トランジスタM31がオン状態となり、ノードNC4の電位はハイレベルで維持される。その結果、トランジスタM36がオン状態で維持されるので、ノイズが生じても出力信号EOUTは確実にローレベルで維持される。
【0108】
時刻t55になると、クロック信号ECKがハイレベルからローレベルに変化する。これにより、トランジスタM32はオフ状態となる。また、キャパシタC33を介してノードNC2の電位がハイレベルからローレベルに変化する。
【0109】
時刻t56になると、セット信号SEがローレベルからハイレベルに変化する。このとき、クロック信号ECKはローレベルで維持されていてトランジスタM32はオフ状態であるので、ノードNC1の電位はローレベルで維持される。
【0110】
時刻t57になると、クロック信号ECKがローレベルからハイレベルに変化する。これにより、トランジスタM32がオン状態となる。セット信号SEはハイレベルで維持されているので、ノードNC1の電位が上昇する。これにより、トランジスタM34がオン状態となり、ノードNC4の電位がハイレベルからローレベルに変化する。その結果、トランジスタM36がオフ状態となる。また、時刻t57には、トランジスタM35はオン状態であり、ノードNC1の電位の上昇に伴いノードNC3の電位も上昇する。これにより、トランジスタM37がオン状態となり、出力端子339の電位(出力信号EOUTの電位)が上昇する。これに伴い、キャパシタC32を介してノードNC3の電位がさらに上昇する。その結果、トランジスタM37の制御端子には大きな電圧が印加され、出力端子339の接続先の発光制御トランジスタT5(図3参照)がオン状態となるのに充分なレベルにまで出力信号EOUTの電位が上昇する。
【0111】
時刻t57以降の期間には、ノードNC1およびノードNC3の電位はハイレベルで維持され、ノードNC2およびノードNC4の電位はローレベルで維持され、出力信号EOUTはハイレベルで維持される。
【0112】
<1.7 全体の動作>
以下、全体の動作について説明する。但し、ここで示す動作は一例であって、これには限定されない。なお、以下においては、zを整数として、z水平走査期間に相当する期間の長さを「zH」という。例えば、「8H」は、8水平走査期間に相当する期間の長さを表す。
【0113】
まず、図16に示すタイミングチャートを参照しつつ、駆動期間における全体の動作について説明する。スタートパルスS1SP,S2SPのパルス幅(ハイレベルの期間の長さ)は2Hである。クロック信号S1CK1,S1CK2については、ハイレベルの期間の長さは0.5Hであり、ローレベルの期間の長さは1.5Hである。クロック信号S2CK1,S2CK2については、ハイレベルの期間の長さは0.5Hであり、ローレベルの期間の長さは3.5Hである。スタートパルスE1SP,E2SPのパルス幅(ローレベルの期間の長さ)は8Hである。クロック信号E1CK1,E1CK2については、ハイレベルの期間の長さは1Hであり、ローレベルの期間の長さは3Hである。クロック信号E2CK1,E2CK2については、ハイレベルの期間の長さは1Hであり、ローレベルの期間の長さは3Hである。
【0114】
スタートパルスE1SPがハイレベルからローレベルに変化した後にクロック信号E1CK1がローレベルからハイレベルに変化することによって、発光制御信号EM1(1),EM1(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、発光制御トランジスタT5がオフ状態となり、有機EL素子21は消灯状態となる。なお、スタートパルスE1SPがハイレベルからローレベルに変化する前に、スタートパルスS1SPはローレベルからハイレベルに変化している。
【0115】
その後、クロック信号S1CK1がローレベルからハイレベルに変化することによって、第1走査信号SCAN1(1)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となり、保持キャパシタCstの保持電圧および有機EL素子21のアノード電圧が初期化される。さらに、クロック信号S1CK2がローレベルからハイレベルに変化することによって、第1走査信号SCAN1(2)がローレベルからハイレベルに変化する。これにより、2行目の画素回路20において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となり、保持キャパシタCstの保持電圧および有機EL素子21のアノード電圧が初期化される。なお、第1走査信号SCAN1(2)がローレベルからハイレベルに変化するタイミングで、スタートパルスE2SPはハイレベルからローレベルに変化している。
【0116】
その後、クロック信号E2CK1がローレベルからハイレベルに変化することによって、第2発光制御信号EM2(1),EM2(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、電源供給制御トランジスタT4がオフ状態となる。
【0117】
その後、スタートパルスS2SPがローレベルからハイレベルに変化した後にクロック信号S2CK1がローレベルからハイレベルに変化することによって、第2走査信号SCAN2(1),SCAN2(2)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、書き込み制御トランジスタT1がオン状態となる。
【0118】
その後、再度、スタートパルスS1SPがローレベルからハイレベルに変化する。そして、クロック信号S1CK1がローレベルからハイレベルに変化することによって、第1走査信号SCAN1(1)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20において、閾値電圧補償トランジスタT3および初期化トランジスタT6がオン状態となる。このとき、1行目の画素回路20において、電源供給制御トランジスタT4および発光制御トランジスタT5はオフ状態である。従って、1行目の画素回路20において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。さらに、クロック信号S1CK2がローレベルからハイレベルに変化することによって、第1走査信号SCAN1(2)がローレベルからハイレベルに変化する。これにより、2行目の画素回路20においても、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。
【0119】
クロック信号S1CK1,S1CK2,S2CK1,S2CK2,E1CK1,E1CK2,E2CK1,およびE2CK2の動作に基づいて、3~i行目の画素回路20で同様の動作が順次に行われる。その際、図16から把握されるように、第1走査信号線SCAN1については1本ずつ駆動され、第2走査信号線SCAN2、第1発光制御線EM1,および第2発光制御線EM2については2本ずつ駆動される。第1発光制御線EM1および第2発光制御線EM2が2本ずつ駆動されることにより、有機EL素子21の点灯状態/消灯状態の切り替えは2行ずつ行われる。また、第2走査信号線SCAN2は2本ずつ駆動されるが第1走査信号線SCAN1が1本ずつ駆動されることにより、画素回路20の状態の初期化や画素回路20内へのデータの書き込みは1行ずつ行われる。
【0120】
次に、図17に示すタイミングチャートを参照しつつ、休止期間における全体の動作について説明する。スタートパルスS2SPのパルス幅(ハイレベルの期間の長さ)は2Hである。クロック信号S2CK1,S2CK2については、ハイレベルの期間の長さは0.5Hであり、ローレベルの期間の長さは3.5Hである。クロック信号E1CK1,E1CK2については、ハイレベルの期間の長さは1Hであり、ローレベルの期間の長さは3Hである。スタートパルスE2SPのパルス幅(ローレベルの期間の長さ)は8Hである。クロック信号E2CK1,E2CK2については、ハイレベルの期間の長さは1Hであり、ローレベルの期間の長さは3Hである。なお、スタートパルスS1SPおよびクロック信号S1CK1,S1CK2は休止期間を通じてローレベルで維持され、スタートパルスE1SPは休止期間を通じてハイレベルで維持される。また、上述したように、全てのデータ信号線Dには休止期間を通じてアノードリセット電圧(本実施形態ではローレベル電源電圧ELVSS)が印加される。
【0121】
スタートパルスE2SPがハイレベルからローレベルに変化した後にクロック信号E2CK1がローレベルからハイレベルに変化することによって、第2発光制御信号EM2(1),EM2(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、電源供給制御トランジスタT4がオフ状態となり、有機EL素子21は消灯状態となる。
【0122】
その後、スタートパルスS2SPがローレベルからハイレベルに変化した後にクロック信号S2CK1がローレベルからハイレベルに変化することによって、第2走査信号SCAN2(1),SCAN2(2)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、書き込み制御トランジスタT1がオン状態となる。このとき、1行目の画素回路20および2行目の画素回路20において、電源供給制御トランジスタT4はオフ状態であるが、発光制御トランジスタT5はオン状態である。また、データ信号線Dにはアノードリセット電圧が印加されている。以上より、1行目の画素回路20および2行目の画素回路20において、有機EL素子21のアノード電圧が初期化される。
【0123】
クロック信号S2CK1,S2CK2,E2CK1,およびE2CK2の動作に基づいて、3~i行目の画素回路20で同様の動作が順次に行われる。その際、第2走査信号線SCAN2および第2発光制御線EM2は2本ずつ駆動されるので、有機EL素子21のアノード電圧の初期化は2行ずつ行われる。
【0124】
<1.8 効果>
本実施形態によれば、第2走査信号線SCAN2が2本ずつ駆動されるよう第2走査信号線駆動回路32は第2走査信号線SCAN2の数の2分の1に等しい数の単位回路320からなるシフトレジスタによって構成され、第1発光制御線EM1が2本ずつ駆動されるよう第1発光制御線駆動回路33は第1発光制御線EM1の数の2分の1に等しい数の単位回路330からなるシフトレジスタによって構成され、第2発光制御線EM2が2本ずつ駆動されるよう第2発光制御線駆動回路34は第2発光制御線EM2の数の2分の1に等しい数の単位回路340からなるシフトレジスタによって構成されている。これにより、第2走査信号線SCAN2、第1発光制御線EM1、および第2発光制御線EM2を駆動するために表示部200の周辺に必要とされる回路領域の面積が小さくなる。すなわち、有機EL表示パネル5の額縁領域の面積の低減が可能となる。以上のように、本実施形態によれば、図3に示したように1個の有機EL素子21と6個のNチャネル型のトランジスタT1~T6と1個の保持キャパシタCstとによって構成された画素回路20を有する有機EL表示装置の狭額縁化が実現される。
【0125】
<1.9 変形例>
上記第1の実施形態においては、第2走査信号線SCAN2、第1発光制御線EM1、および第2発光制御線EM2は2本ずつ駆動されていた。しかしながら、これには限定されず、第2走査信号線SCAN2、第1発光制御線EM1、および第2発光制御線EM2が3本以上ずつ駆動されるようにしても良い。すなわち、Qを2以上の整数として、第2走査信号線SCAN2、第1発光制御線EM1、および第2発光制御線EM2がQ本ずつ駆動されるようにしても良い。但し、Qの値が大きくなるにつれて発光期間(各画素回路20において有機EL素子21が発光した状態で維持される期間)の長さが短くなることに留意すべきである。以下、「Q=3」のケースを第1の変形例とし、「Q=4」のケースを第2の変形例とする。
【0126】
<1.9.1 第1の変形例>
図18は、第1の変形例における走査側駆動回路300の概略構成を示すブロック図である。第1走査信号線駆動回路31については、上記第1の実施形態と同様である。第2走査信号線駆動回路32は、第2走査信号線SCAN2の数の3分の1に等しい数の単位回路320を含むシフトレジスタによって構成されている。但し、図18には1つの単位回路320のみを示している。第2走査信号線駆動回路32を構成するシフトレジスタに含まれる各単位回路は、3本の第2走査信号線SCAN2に対応している。従って、i本の第2走査信号線SCAN2(1)~SCAN2(i)は、第2走査信号線駆動回路32によって3本ずつ駆動される。第1発光制御線駆動回路33は、第1発光制御線EM1の数の3分の1に等しい数の単位回路330を含むシフトレジスタによって構成されている。但し、図18には1つの単位回路330のみを示している。第1発光制御線駆動回路33を構成するシフトレジスタに含まれる各単位回路は、3本の第1発光制御線EM1に対応している。従って、i本の第1発光制御線EM1(1)~EM1(i)は、第1発光制御線駆動回路33によって3本ずつ駆動される。第2発光制御線駆動回路34は、第2発光制御線EM2の数の3分の1に等しい数の単位回路340を含むシフトレジスタによって構成されている。但し、図18には1つの単位回路340のみを示している。第2発光制御線駆動回路34を構成するシフトレジスタに含まれる各単位回路は、3本の第2発光制御線EM2に対応している。従って、i本の第2発光制御線EM2(1)~EM2(i)は、第2発光制御線駆動回路34によって3本ずつ駆動される。
【0127】
本変形例においては、駆動期間には、図19に示すように、まとめて駆動される3本の第1発光制御線EM1にそれぞれ与えられる第1発光制御信号EM1(n-2),EM1(n-1),およびEM1(n)がローレベル、かつ、まとめて駆動される3本の第2発光制御線EM2にそれぞれ与えられる第2発光制御信号EM2(n-2),EM2(n-1),およびEM2(n)がハイレベルとなっている期間(符号71を付した矢印で示す期間)中に、(n-2)~n行目に対応する3本の第1走査信号線SCAN1にそれぞれ与えられる第1走査信号SCAN1(n-2),第1走査信号SCAN1(n-1),および第1走査信号SCAN1(n)が所定期間ずつ順次にオン状態となる。これにより、(n-2)行目の画素回路20、(n-1)行目の画素回路20、およびn行目の画素回路20において、保持キャパシタCstの保持電圧の初期化および有機EL素子21のアノード電圧の初期化が行われる。駆動期間には、さらに、図19に示すように、第1発光制御信号EM1(n-2),EM1(n-1),およびEM1(n)がローレベル、かつ、第2発光制御信号EM2(n-2),EM2(n-1),およびEM2(n)がローレベルとなっている期間のうちの一部の期間に、(n-2)~n行目に対応する3本の第2走査信号線SCAN2にそれぞれ与えられる第2走査信号SCAN2(n-2),第2走査信号SCAN2(n-1),および第2走査信号SCAN2(n)がハイレベルで維持される。このようにして第2走査信号SCAN2(n-2),第2走査信号SCAN2(n-1),および第2走査信号SCAN2(n)がハイレベルで維持されている期間(符号72を付した矢印で示す期間)中に、再度、第1走査信号SCAN1(n-2),第1走査信号SCAN1(n-1),および第1走査信号SCAN1(n)が所定期間ずつ順次にオン状態となる。これにより、(n-2)行目の画素回路20、(n-1)行目の画素回路20、およびn行目の画素回路20において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。
【0128】
本変形例においては、休止期間には、図20に示すように、まとめて駆動される3本の第2発光制御線EM2にそれぞれ与えられる第2発光制御信号EM2(n-2),EM2(n-1),およびEM2(n)がローレベルとなっている期間のうちの一部の期間(符号73を付した矢印で示す期間)中に、(n-2)~n行目に対応する3本の第2走査信号線SCAN2にそれぞれ与えられる第2走査信号SCAN2(n-2),第2走査信号SCAN2(n-1),および第2走査信号SCAN2(n)がハイレベルで維持される。これにより、(n-2)行目の画素回路20、(n-1)行目の画素回路20、およびn行目の画素回路20において、有機EL素子21のアノード電圧が初期化される。
【0129】
<1.9.2 第2の変形例>
図21は、第2の変形例における走査側駆動回路300の概略構成を示すブロック図である。第1走査信号線駆動回路31については、上記第1の実施形態と同様である。第2走査信号線駆動回路32は、第2走査信号線SCAN2の数の4分の1に等しい数の単位回路320を含むシフトレジスタによって構成されている。但し、図21には1つの単位回路320のみを示している。第2走査信号線駆動回路32を構成するシフトレジスタに含まれる各単位回路は、4本の第2走査信号線SCAN2に対応している。従って、i本の第2走査信号線SCAN2(1)~SCAN2(i)は、第2走査信号線駆動回路32によって4本ずつ駆動される。第1発光制御線駆動回路33は、第1発光制御線EM1の数の4分の1に等しい数の単位回路330を含むシフトレジスタによって構成されている。但し、図21には1つの単位回路330のみを示している。第1発光制御線駆動回路33を構成するシフトレジスタに含まれる各単位回路は、4本の第1発光制御線EM1に対応している。従って、i本の第1発光制御線EM1(1)~EM1(i)は、第1発光制御線駆動回路33によって4本ずつ駆動される。第2発光制御線駆動回路34は、第2発光制御線EM2の数の4分の1に等しい数の単位回路340を含むシフトレジスタによって構成されている。但し、図21には1つの単位回路340のみを示している。第2発光制御線駆動回路34を構成するシフトレジスタに含まれる各単位回路は、4本の第2発光制御線EM2に対応している。従って、i本の第2発光制御線EM2(1)~EM2(i)は、第2発光制御線駆動回路34によって4本ずつ駆動される。
【0130】
本変形例においては、駆動期間には、図22に示すように、まとめて駆動される4本の第1発光制御線EM1にそれぞれ与えられる第1発光制御信号EM1(n-3),EM1(n-2),EM1(n-1),およびEM1(n)がローレベル、かつ、まとめて駆動される本の第2発光制御線EM2にそれぞれ与えられる第2発光制御信号EM2(n-3),EM2(n-2),EM2(n-1),およびEM2(n)がハイレベルとなっている期間(符号74を付した矢印で示す期間)中に、(n-3)~n行目に対応する4本の第1走査信号線SCAN1にそれぞれ与えられる第1走査信号SCAN1(n-3),第1走査信号SCAN1(n-2),第1走査信号SCAN1(n-1),および第1走査信号SCAN1(n)が所定期間ずつ順次にオン状態となる。これにより、(n-3)行目の画素回路20、(n-2)行目の画素回路20、(n-1)行目の画素回路20、およびn行目の画素回路20において、保持キャパシタCstの保持電圧の初期化および有機EL素子21のアノード電圧の初期化が行われる。駆動期間には、さらに、図22に示すように、第1発光制御信号EM1(n-3),EM1(n-2),EM1(n-1),およびEM1(n)がローレベル、かつ、第2発光制御信号EM2(n-3),EM2(n-2),EM2(n-1),およびEM2(n)がローレベルとなっている期間のうちの一部の期間に、(n-3)~n行目に対応する4本の第2走査信号線SCAN2にそれぞれ与えられる第2走査信号SCAN2(n-3),第2走査信号SCAN2(n-2),第2走査信号SCAN2(n-1),および第2走査信号SCAN2(n)がハイレベルで維持される。このようにして第2走査信号SCAN2(n-3),第2走査信号SCAN2(n-2),第2走査信号SCAN2(n-1),および第2走査信号SCAN2(n)がハイレベルで維持されている期間(符号75を付した矢印で示す期間)中に、再度、第1走査信号SCAN1(n-3),第1走査信号SCAN1(n-2),第1走査信号SCAN1(n-1),および第1走査信号SCAN1(n)が所定期間ずつ順次にオン状態となる。これにより、(n-3)行目の画素回路20、(n-2)行目の画素回路20、(n-1)行目の画素回路20、およびn行目の画素回路20において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。
【0131】
本変形例においては、休止期間には、図23に示すように、まとめて駆動される4本の第2発光制御線EM2にそれぞれ与えられる第2発光制御信号EM2(n-3),EM2(n-2),EM2(n-1),およびEM2(n)がローレベルとなっている期間のうちの一部の期間(符号76を付した矢印で示す期間)中に、(n-3)~n行目に対応する4本の第2走査信号線SCAN2にそれぞれ与えられる第2走査信号SCAN2(n-3),第2走査信号SCAN2(n-2),第2走査信号SCAN2(n-1),および第2走査信号SCAN2(n)がハイレベルで維持される。これにより、(n-3)行目の画素回路20、(n-2)行目の画素回路20、(n-1)行目の画素回路20、およびn行目の画素回路20において、有機EL素子21のアノード電圧が初期化される。
【0132】
<2.第2の実施形態>
<2.1 概要>
上記第1の実施形態においては、第1発光制御線EM1を駆動する第1発光制御線駆動回路33と第2発光制御線EM2を駆動する第2発光制御線駆動回路34とが別々に設けられていた。ところが、図16を参照すると、第1発光制御信号EM1(n+1),EM1(n+2)の波形と第2発光制御信号EM2(n-1),EM2(n)の波形とは同じである。そこで、本実施形態に係る有機EL表示装置では、第1発光制御線EM1と第2発光制御線EM2とを1つのシフトレジスタによって駆動するという構成が採用されている。
【0133】
有機EL表示装置の全体構成および動作については、上記第1の実施形態と同様である(図2参照)。画素回路20の構成および動作についても、上記第1の実施形態と同様である(図3参照)。すなわち、本実施形態に係る有機EL表示装置も、1個の有機EL素子21と6個のNチャネル型のトランジスタT1~T6と1個の保持キャパシタCstとによって構成された画素回路20を有している。
【0134】
<2.2 走査側駆動回路の概略構成>
図24は、本実施形態における走査側駆動回路300の概略構成を示すブロック図である。走査側駆動回路300は、第1走査信号線駆動回路31と第2走査信号線駆動回路32と発光制御線駆動回路35とによって構成されている。第1走査信号線駆動回路31は第1走査信号線に第1走査信号SCAN1を印加し、第2走査信号線駆動回路32は第2走査信号線に第2走査信号SCAN2を印加し、発光制御線駆動回路35は第1発光制御線に第1発光制御信号EM1を印加するとともに第2発光制御線に第2発光制御信号EM2を印加する。
【0135】
第1走査信号線駆動回路31および第2走査信号線駆動回路32は上記第1の実施形態と同様の構成を有している。従って、i本の第1走査信号線SCAN1(1)~SCAN1(i)は第1走査信号線駆動回路31によって1本ずつ駆動され、i本の第2走査信号線SCAN2(1)~SCAN2(i)は第2走査信号線駆動回路32によって2本ずつ駆動される。
【0136】
発光制御線駆動回路35は、第1発光制御線EM1の数の2分の1に等しい数の単位回路350を含むシフトレジスタによって構成されている。図24に示すように、発光制御線駆動回路35を構成するシフトレジスタに含まれる各単位回路は、2本の第2発光制御線EM2と2本の第1発光制御線EM1とに対応している。従って、本実施形態においては、i本の第1発光制御線EM1(1)~EM1(i)が発光制御線駆動回路35によって2本ずつ駆動されるとともにi本の第2発光制御線EM2(1)~EM2(i)が発光制御線駆動回路35によって2本ずつ駆動される。すなわち、発光制御線駆動回路35を構成するシフトレジスタに含まれる各単位回路によって、4本の発光制御線(2本の第1発光制御線EM1と2本の第2発光制御線EM2)がまとめて駆動される。
【0137】
<2.3 発光制御線駆動回路>
図25は、発光制御線駆動回路35の構成を示すブロック図である。p=i/2として、発光制御線駆動回路35は、p段(p個の単位回路350)からなるシフトレジスタによって構成されている。各段(各単位回路350)は、互いに隣接する2本の第2発光制御線EM2と互いに隣接する2本の第1発光制御線EM1とに対応している。k=n/2かつkを奇数とすると、k段目の単位回路350(k)は、第2発光制御線EM2(n-1)と第2発光制御線EM2(n)と第1発光制御線EM1(n+1)と第1発光制御線EM1(n+2)とに対応している。なお、図25には、8本の第2発光制御線EM2(n-1)~EM2(n+6)と8本の第1発光制御線EM1(n+1)~EM1(n+8)とに対応する4個の単位回路350(k)~350(k+3)のみを示している。各単位回路350は、図14に示した構成を有している。
【0138】
発光制御線駆動回路35を構成するシフトレジスタには、クロック信号ECK1、クロック信号ECK2、スタートパルスESP(図25では不図示)、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSが与えられる。
【0139】
上述したように、各単位回路350は、図14に示した構成を有している。すなわち、各単位回路350は、クロック信号ECK、セット信号SE、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSをそれぞれ受け取るための入力端子と、出力信号EOUTを出力するための出力端子とを含んでいる。
【0140】
奇数段目の単位回路350については、クロック信号ECK1がクロック信号ECKとして与えられる。偶数段目の単位回路350については、クロック信号ECK2がクロック信号ECKとして与えられる。ハイレベル電源電圧GVDDおよびローレベル電源電圧GVSSについては、全ての単位回路350に共通的に与えられる。また、各段の単位回路350には、前段の単位回路350からの出力信号EOUTがセット信号SEとして与えられる。但し、1段目の単位回路350(1)にはセット信号SEとしてスタートパルスESPが与えられる。各段の単位回路350からの出力信号EOUTは、対応する2本の第2発光制御線EM2に第2発光制御信号として与えられ、対応する2本の第1発光制御線EM1に第1発光制御信号として与えられ、次段の単位回路350にセット信号SEとして与えられる。
【0141】
以上のように、4本の発光制御線(2本の第1発光制御線EM1と2本の第2発光制御線EM2)が1つの組とされ、各組を構成する4本の発光制御線には同じ波形の発光制御信号が与えられる。詳しくは、Kを整数として、発光制御線駆動回路35を構成するシフトレジスタに含まれるK段目の単位回路350(K)は、(2K-1)番目の第2発光制御線EM2(2K-1)と2K番目の第2発光制御線EM2(2K)と(2K+1)番目の第1発光制御線EM1(2K+1)と(2K+2)番目の第1発光制御線EM1(2K+2)とに同じ信号を与えることにより、それらをまとめて駆動する。
【0142】
<2.4 動作>
次に、本実施形態における画素回路20の動作について説明する。但し、駆動期間における画素回路20の動作については、上記第1の実施形態と同様であるので、説明を省略する。
【0143】
図26に示すタイミングチャートを参照しつつ、休止期間における画素回路20の動作について説明する。ここでも、(n-1)行目の画素回路20である第1画素回路およびn行目の画素回路20である第2画素回路に着目する。なお、休止期間を通じて、データ信号線Dにはアノードリセット電圧としてローレベル電源電圧ELVSSが印加される。また、休止期間を通じて、第1走査信号SCAN1(n-1)および第1走査信号SCAN1(n)はローレベルで維持される。
【0144】
時刻t61の直前の時点には、第1走査信号SCAN1(n-1)、第1走査信号SCAN1(n)、第2走査信号SCAN(n-1)、および第2走査信号SCAN(n)はローレベルであり、第1発光制御信号EM1(n-1)、第1発光制御信号EM1(n)、第2発光制御信号EM2(n-1)、および第2発光制御信号EM2(n)はハイレベルである。このとき、第1画素回路および第2画素回路において、書き込み制御トランジスタT1、閾値電圧補償トランジスタT3、および初期化トランジスタT6はオフ状態であり、電源供給制御トランジスタT4および発光制御トランジスタT5はオン状態である。したがって、有機EL素子21は駆動電流の大きさに応じて発光している。
【0145】
時刻t61になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオフ状態となる。その結果、有機EL素子21への電流の供給が遮断され、有機EL素子21は消灯状態となる。
【0146】
時刻t62になると、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオフ状態となる。
【0147】
時刻t63になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオン状態となる。このとき、第1画素回路および第2画素回路では、電源供給制御トランジスタT4がオフ状態であるので、有機EL素子21は消灯状態で維持される。
【0148】
時刻t64になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオン状態となる。このとき、発光制御トランジスタT5はオン状態であり、上述したようにデータ信号線Dにはローレベル電源電圧ELVSSが印加されている。以上より、書き込み制御トランジスタT1および発光制御トランジスタT5を介して、ローレベル電源電圧ELVSSがノードN3に与えられる。その結果、第1画素回路および第2画素回路において、有機EL素子21のアノード電圧が初期化される。
【0149】
時刻t65になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオフ状態となる。
【0150】
時刻t66になると、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオン状態となる。その結果、第1画素回路および第2画素回路において、保持キャパシタCstの充電電圧に応じた駆動電流が有機EL素子21に供給され、当該駆動電流の大きさに応じて有機EL素子21が発光する。その後、次に第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化するまでの期間を通じて、第1画素回路および第2画素回路において有機EL素子21は発光する。
【0151】
本実施形態においては、第1発光制御線EM1と第2発光制御線EM2とが1つのシフトレジスタによって駆動される。このため、上記第1の実施形態とは異なり、休止期間中に第1発光制御信号EM1をハイレベルで維持することができない。しかしながら、第2走査信号線SCAN2、第1発光制御線EM1、および第2発光制御線EM2を上記のように駆動することによって、休止期間中に各画素回路20内の有機EL素子21のアノード電圧を初期化することが可能となる。
【0152】
<2.5 効果>
本実施形態によれば、表示部200に配設された第1発光制御線EM1および第2発光制御線EM2が、第1発光制御線EM1の数(第2発光制御線EM2の数は第1発光制御線EM1の数に等しい)の2分の1に等しい数の単位回路からなる1つのシフトレジスタによって駆動される。このため、第1発光制御線EM1および第2発光制御線EM2を駆動するために表示部200の周辺に必要とされる回路領域の面積が上記第1の実施形態に比べて小さくなる。以上より、1個の有機EL素子21と6個のNチャネル型のトランジスタT1~T6と1個の保持キャパシタCstとによって構成された画素回路20を有する有機EL表示装置に関し、上記第1の実施形態と比べて額縁面積を小さくすることが可能となる。
【0153】
<2.6 変形例>
上記第2の実施形態についても、上記第1の実施形態の変形例と同様、Qを2以上の整数として、第2走査信号線SCAN2、第1発光制御線EM1、および第2発光制御線EM2がQ本ずつ駆動されるようにしても良い。これに関し、本変形例においては、発光制御線駆動回路35を構成するシフトレジスタに含まれる各単位回路によって、(Q×2)本の発光制御線(Q本の第1発光制御線EM1とQ本の第2発光制御線EM2)がまとめて駆動される。
【0154】
例えば、「Q=3」のケースでは、発光制御線駆動回路35は、第1発光制御線EM1の数の3分の1に等しい数の単位回路350を含むシフトレジスタによって構成される。そして、6本の発光制御線(3本の第1発光制御線EM1と3本の第2発光制御線EM2)が1つの組とされ、各組を構成する6本の発光制御線には同じ波形の発光制御信号が与えられる。詳しくは、Kを整数として、発光制御線駆動回路35を構成するシフトレジスタに含まれるK段目の単位回路350(K)は、(3K-2)番目の第2発光制御線EM2(3K-2)と(3K-1)番目の第2発光制御線EM2(3K-1)と3K番目の第2発光制御線EM2(3K)と(3K+1)番目の第1発光制御線EM1(3K+1)と(3K+2)番目の第1発光制御線EM1(3K+2)と(3K+3)番目の第1発光制御線EM1(3K+3)とに同じ信号を与えることにより、それらをまとめて駆動する。
【0155】
また、例えば、「Q=4」のケースでは、発光制御線駆動回路35は、第1発光制御線EM1の数の4分の1に等しい数の単位回路350を含むシフトレジスタによって構成される。そして、8本の発光制御線(4本の第1発光制御線EM1と4本の第2発光制御線EM2)が1つの組とされ、各組を構成する8本の発光制御線には同じ波形の発光制御信号が与えられる。詳しくは、Kを整数として、発光制御線駆動回路35を構成するシフトレジスタに含まれるK段目の単位回路350(K)は、(4K-3)番目の第2発光制御線EM2(4K-3)と(4K-2)番目の第2発光制御線EM2(4K-2)と(4K-1)番目の第2発光制御線EM2(4K-1)と4K番目の第2発光制御線EM2(4K)と(4K+1)番目の第1発光制御線EM1(4K+1)と(4K+2)番目の第1発光制御線EM1(4K+2)と(4K+3)番目の第1発光制御線EM1(4K+3)と(4K+4)番目の第1発光制御線EM1(4K+4)とに同じ信号を与えることにより、それらをまとめて駆動する。
【0156】
以上のように、本変形例においては、発光制御線駆動回路35は、第1発光制御線EM1の数のQ分の1に等しい数の単位回路350を含むシフトレジスタによって構成される。そして、Kを整数として、発光制御線駆動回路35を構成するシフトレジスタに含まれるK段目の単位回路350(K)は、(Q×K-(Q-1))番目から(Q×K)番目までの第2発光制御線EM2と(Q×K+1)番目から(Q×K+Q)番目までの第1発光制御線EM1とをまとめて駆動する。
【0157】
<3.第3の実施形態>
<3.1 概要>
上記第1の実施形態および上記第2の実施形態においては、閾値電圧補償トランジスタT3と初期化トランジスタT6とは同じ信号(第1走査信号SCAN1)によって制御されていた。しかしながら、これには限定されず、閾値電圧補償トランジスタT3と初期化トランジスタT6とが異なる信号によって制御される構成(本実施形態の構成)を採用することもできる。以下、これについて説明する。
【0158】
本実施形態においては、閾値電圧補償トランジスタT3は第1走査信号SCAN1によって制御され、初期化トランジスタT6は第3走査信号SCAN3によって制御される。第3走査信号SCAN3は第3走査信号線によって伝達される。
【0159】
本実施形態に係る有機EL表示装置の全体構成および動作については、表示部200にi本の第3走査信号線SCAN3(1)~SCAN3(i)が配設されている点を除いて、上記第1の実施形態と同様である(図2参照)。
【0160】
<3.2 画素回路の構成および動作>
図27は、本実施形態における画素回路20の構成を示す回路図である。本実施形態における画素回路20は、上記第1の実施形態と同様、1個の有機EL素子21と6個のNチャネル型のトランジスタT1~T6(書き込み制御トランジスタT1、駆動トランジスタT2、閾値電圧補償トランジスタT3、電源供給制御トランジスタT4、発光制御トランジスタT5、初期化トランジスタT6)と1個の保持キャパシタCstとを含んでいる。本実施形態においては、初期化トランジスタT6の制御端子が第3走査信号線SCAN3に接続されている。それ以外の点については上記第1の実施形態と同様である。
【0161】
図27に示した画素回路20の動作について説明する。なお、本実施形態においても、休止駆動が採用されている。ここでも、(n-1)行目の画素回路20である第1画素回路およびn行目の画素回路20である第2画素回路に着目する。
【0162】
まず、図28に示すタイミングチャートを参照しつつ、駆動期間における画素回路20の動作について説明する。この駆動期間における動作によってデータ書き込みステップが実現される。
【0163】
時刻t71の直前の時点には、第1走査信号SCAN1(n-1)、第1走査信号SCAN1(n)、第2走査信号SCAN(n-1)、第2走査信号SCAN(n)、第3走査信号SCAN3(n-1)、および第3走査信号SCAN3(n)はローレベルであり、第1発光制御信号EM1(n-1)、第1発光制御信号EM1(n)、第2発光制御信号EM2(n-1)、および第2発光制御信号EM2(n)はハイレベルである。このとき、第1画素回路および第2画素回路において、書き込み制御トランジスタT1、閾値電圧補償トランジスタT3、および初期化トランジスタT6はオフ状態であり、電源供給制御トランジスタT4および発光制御トランジスタT5はオン状態である。したがって、有機EL素子21は駆動電流の大きさに応じて発光している。
【0164】
時刻t71になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオフ状態となる。その結果、有機EL素子21への電流の供給が遮断され、有機EL素子21は消灯状態となる。また、時刻t71には、第3走査信号SCAN3(n-1)および第3走査信号SCAN3(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、初期化トランジスタT6がオン状態となり、ノードN3に初期化電圧Viniが与えられる。その結果、第1画素回路および第2画素回路において、有機EL素子21のアノード電圧が初期化される。
【0165】
時刻t72になると、第1走査信号SCAN1(n-1)がローレベルからハイレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3がオン状態となる。このとき、電源供給制御トランジスタT4はオン状態で維持されている。また、初期化トランジスタT6は時刻t71にオン状態となっている。以上より、第1画素回路において、ノードN3に初期化電圧Viniが与えられている状態でノードN2にハイレベル電源電圧ELVDDが与えられる。その結果、第1画素回路において、保持キャパシタCstの保持電圧が初期化される。
【0166】
時刻t73になると、第1走査信号SCAN1(n-1)がハイレベルからローレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3がオフ状態となる。
【0167】
時刻t74になると、第1走査信号SCAN1(n)がローレベルからハイレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3がオン状態となる。このとき、電源供給制御トランジスタT4はオン状態で維持されている。また、初期化トランジスタT6は時刻t71にオン状態となっている。以上より、第2画素回路において、ノードN3に初期化電圧Viniが与えられている状態でノードN2にハイレベル電源電圧ELVDDが与えられる。その結果、第2画素回路において、保持キャパシタCstの保持電圧が初期化される。
【0168】
時刻t75になると、第1走査信号SCAN1(n)がハイレベルからローレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3がオフ状態となる。また、時刻t75には、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオフ状態となる。
【0169】
時刻t76になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオン状態となる。
【0170】
時刻t77になると、第1走査信号SCAN1(n-1)がローレベルからハイレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3がオン状態となる。このとき、電源供給制御トランジスタT4および発光制御トランジスタT5はオフ状態である。また、ノードN3には初期化電圧Viniが与えられている。以上より、第1画素回路において、書き込み制御トランジスタT1、駆動トランジスタT2、および閾値電圧補償トランジスタT3を介して、データ信号DがノードN2に与えられる。その結果、第1画素回路において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。
【0171】
時刻t78になると、第1走査信号SCAN1(n-1)がハイレベルからローレベルに変化する。これにより、第1画素回路において、閾値電圧補償トランジスタT3がオフ状態となる。
【0172】
時刻t79になると、第1走査信号SCAN1(n)がローレベルからハイレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3がオン状態となる。このとき、電源供給制御トランジスタT4および発光制御トランジスタT5はオフ状態である。また、ノードN3には初期化電圧Viniが与えられている。以上より、第2画素回路において、書き込み制御トランジスタT1、駆動トランジスタT2、および閾値電圧補償トランジスタT3を介して、データ信号DがノードN2に与えられる。その結果、第2画素回路において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。
【0173】
時刻t80になると、第1走査信号SCAN1(n)がハイレベルからローレベルに変化する。これにより、第2画素回路において、閾値電圧補償トランジスタT3がオフ状態となる。
【0174】
時刻t81になると、第2走査信号SCAN2(n-1)および第2走査信号SCAN2(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、書き込み制御トランジスタT1がオフ状態となる。
【0175】
時刻t82になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオン状態となる。このとき、電源供給制御トランジスタT4はオフ状態で維持されている。従って、第1画素回路および第2画素回路において、有機EL素子21は消灯状態で維持される。また、時刻t82には、第3走査信号SCAN3(n-1)および第3走査信号SCAN3(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、初期化トランジスタT6がオフ状態となる。
【0176】
時刻t83になると、第2発光制御信号EM2(n-1)および第2発光制御信号EM2(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、電源供給制御トランジスタT4がオン状態となる。その結果、第1画素回路および第2画素回路において、保持キャパシタCstの充電電圧に応じた駆動電流が有機EL素子21に供給され、当該駆動電流の大きさに応じて有機EL素子21が発光する。その後、次に第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化するまでの期間を通じて、第1画素回路および第2画素回路において有機EL素子21は発光する。
【0177】
次に、図29に示すタイミングチャートを参照しつつ、休止期間における画素回路20の動作について説明する。なお、本実施形態においては、休止期間を通じてデータ信号線Dはハイインピーダンスの状態で維持される。この休止期間における動作によって休止ステップが実現される。
【0178】
時刻t91の直前の時点には、駆動期間における時刻t71(図28参照)の直前の時点と同様、第1画素回路および第2画素回路において、有機EL素子21は駆動電流の大きさに応じて発光している。
【0179】
時刻t91になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオフ状態となる。その結果、有機EL素子21への電流の供給が遮断され、有機EL素子21は消灯状態となる。また、時刻t91には、第3走査信号SCAN3(n-1)および第3走査信号SCAN3(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、初期化トランジスタT6がオン状態となり、ノードN3に初期化電圧Viniが与えられる。その結果、第1画素回路および第2画素回路において、有機EL素子21のアノード電圧が初期化される。
【0180】
時刻t92になると、第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がローレベルからハイレベルに変化する。これにより、第1画素回路および第2画素回路において、発光制御トランジスタT5がオン状態となる。また、時刻t92には、第3走査信号SCAN3(n-1)および第3走査信号SCAN3(n)がハイレベルからローレベルに変化する。これにより、第1画素回路および第2画素回路において、初期化トランジスタT6がオフ状態となる。このとき、電源供給制御トランジスタT4はオン状態で維持されている。従って、第1画素回路および第2画素回路において、保持キャパシタCstの充電電圧に応じた駆動電流が有機EL素子21に供給され、当該駆動電流の大きさに応じて有機EL素子21が発光する。その後、次に第1発光制御信号EM1(n-1)および第1発光制御信号EM1(n)がハイレベルからローレベルに変化するまでの期間を通じて、第1画素回路および第2画素回路において有機EL素子21は発光する。
【0181】
<3.3 走査側駆動回路の概略構成>
図30は、本実施形態における走査側駆動回路300の概略構成を示すブロック図である。走査側駆動回路300は、第1走査信号線駆動回路31と第2走査信号線駆動回路32と第3走査信号線駆動回路36と第1発光制御線駆動回路33と第2発光制御線駆動回路34とによって構成されている。第1走査信号線駆動回路31は第1走査信号線に第1走査信号SCAN1を印加し、第2走査信号線駆動回路32は第2走査信号線に第2走査信号SCAN2を印加し、第3走査信号線駆動回路36は第3走査信号線に第3走査信号SCAN3を印加し、第1発光制御線駆動回路33は第1発光制御線に第1発光制御信号EM1を印加し、第2発光制御線駆動回路34は第2発光制御線に第2発光制御信号EM2を印加する。
【0182】
第1走査信号線駆動回路31、第2走査信号線駆動回路32、第1発光制御線駆動回路33、および第2発光制御線駆動回路34は、上記第1の実施形態と同様の構成を有している。従って、それらの構成についての詳しい説明は省略する。
【0183】
第3走査信号線駆動回路36は、第3走査信号線SCAN3の数の2分の1に等しい数の単位回路360を含むシフトレジスタによって構成されている。すなわち、第3走査信号線駆動回路36を構成するシフトレジスタに含まれる各単位回路は、2本の第3走査信号線SCAN3に対応している。従って、i本の第3走査信号線SCAN3(1)~SCAN3(i)は、第3走査信号線駆動回路36によって2本ずつ駆動される。
【0184】
<3.4 第3走査信号線駆動回路>
図31は、第3走査信号線駆動回路36の構成を示すブロック図である。第2走査信号線駆動回路32と同様、p=i/2として、第3走査信号線駆動回路36は、p段(p個の単位回路360)からなるシフトレジスタによって構成されている。各段(各単位回路360)は、互いに隣接する2本の第3走査信号線SCAN3に対応している。
【0185】
図31に示すように、第3走査信号線駆動回路36を構成するシフトレジスタには、クロック信号S3CK1、クロック信号S3CK2、スタートパルスE3SP(図31では不図示)、ハイレベル電源電圧GVDD、およびローレベル電源電圧GVSSが与えられる。それ以外の点については第2走査信号線駆動回路32と同じであるので、第3走査信号線駆動回路36についての詳しい説明は省略する。
【0186】
<3.5 全体の動作>
以下、全体の動作について説明する。但し、ここで示す動作についても一例であって、これには限定されない。
【0187】
まず、図32に示すタイミングチャートを参照しつつ、駆動期間における全体の動作について説明する。スタートパルスS3SPのパルス幅(ハイレベルの期間の長さ)は5Hである。クロック信号S3CK1,S3CK2については、ハイレベルの期間の長さは0.5Hであり、ローレベルの期間の長さは3.5Hである。それら以外の信号については、上記第1の実施形態と同様である。
【0188】
スタートパルスE1SPがハイレベルからローレベルに変化した後にクロック信号E1CK1がローレベルからハイレベルに変化することによって、発光制御信号EM1(1),EM1(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、発光制御トランジスタT5がオフ状態となり、有機EL素子21は消灯状態となる。また、スタートパルスS3SPがローレベルからハイレベルに変化した後にクロック信号S3CK1がローレベルからハイレベルに変化することによって、第3走査信号SCAN3(1),SCAN3(2)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、初期化トランジスタT6がオン状態となり、有機EL素子21のアノード電圧が初期化される。この例では、発光制御信号EM1(1),EM1(2)がハイレベルからローレベルに変化するタイミングと第3走査信号SCAN3(1),SCAN3(2)がローレベルからハイレベルに変化するタイミングとは同じである。なお、スタートパルスE1SPがハイレベルからローレベルに変化する前に、スタートパルスS1SPはローレベルからハイレベルに変化している。
【0189】
その後、クロック信号S1CK1がローレベルからハイレベルに変化することによって、第1走査信号SCAN1(1)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20において、閾値電圧補償トランジスタT3がオン状態となり、保持キャパシタCstの保持電圧が初期化される。さらに、クロック信号S1CK2がローレベルからハイレベルに変化することによって、第1走査信号SCAN1(2)がローレベルからハイレベルに変化する。これにより、2行目の画素回路20において、閾値電圧補償トランジスタT3がオン状態となり、保持キャパシタCstの保持電圧が初期化される。なお、第1走査信号SCAN1(2)がローレベルからハイレベルに変化するタイミングで、スタートパルスE2SPはハイレベルからローレベルに変化している。
【0190】
その後、クロック信号E2CK1がローレベルからハイレベルに変化することによって、第2発光制御信号EM2(1),EM2(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、電源供給制御トランジスタT4がオフ状態となる。
【0191】
その後、スタートパルスS2SPがローレベルからハイレベルに変化した後にクロック信号S2CK1がローレベルからハイレベルに変化することによって、第2走査信号SCAN2(1),SCAN2(2)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、書き込み制御トランジスタT1がオン状態となる。
【0192】
その後、再度、スタートパルスS1SPがローレベルからハイレベルに変化する。そして、クロック信号S1CK1がローレベルからハイレベルに変化することによって第1走査信号SCAN1(1)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20において、閾値電圧補償トランジスタT3がオン状態となる。このとき、1行目の画素回路20において、電源供給制御トランジスタT4および発光制御トランジスタT5はオフ状態であり、初期化トランジスタT6はオン状態である。従って、1行目の画素回路20において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。さらに、クロック信号S1CK2がローレベルからハイレベルに変化することによって第1走査信号SCAN1(2)がローレベルからハイレベルに変化し、2行目の画素回路20において、駆動トランジスタT2の閾値電圧のばらつきが補償されるよう、データ信号Dに応じた電圧が保持キャパシタCstに充電される。
【0193】
クロック信号S1CK1,S1CK2,S2CK1,S2CK2,S3CK1,S3CK2,E1CK1,E1CK2,E2CK1,およびE2CK2の動作に基づいて、3~i行目の画素回路20で同様の動作が順次に行われる。その際、図32から把握されるように、第1走査信号線SCAN1については1本ずつ駆動され、第2走査信号線SCAN2、第3走査信号線SCAN3、第1発光制御線EM1,および第2発光制御線EM2については2本ずつ駆動される。第3走査信号線SCAN3、第1発光制御線EM1、および第2発光制御線EM2が2本ずつ駆動されることにより、有機EL素子21のアノード電圧の初期化や有機EL素子21の点灯状態/消灯状態の切り替えは2行ずつ行われる。また、第2走査信号線SCAN2および第3走査信号線SCAN3は2本ずつ駆動されるが第1走査信号線SCAN1が1本ずつ駆動されることにより、保持キャパシタCstの保持電圧の初期化や画素回路20内へのデータの書き込みは1行ずつ行われる。
【0194】
次に、図33に示すタイミングチャートを参照しつつ、休止期間における全体の動作について説明する。スタートパルスS3SPのパルス幅(ハイレベルの期間の長さ)は5Hである。クロック信号S3CK1,S3CK2については、ハイレベルの期間の長さは0.5Hであり、ローレベルの期間の長さは3.5Hである。スタートパルスE1SPのパルス幅(ローレベルの期間の長さ)は8Hである。クロック信号S2CK1,S2CK2,E1CK1,E1CK2,E2CK1,およびE2CK2については、上記第1の実施形態と同様である。なお、スタートパルスS1SP,S2SPおよびクロック信号S1CK1,S1CK2は休止期間を通じてローレベルで維持され、スタートパルスE2SPは休止期間を通じてハイレベルで維持される。また、上述したように、全てのデータ信号線Dは休止期間を通じてハイインピーダンスの状態で維持される。
【0195】
スタートパルスE1SPがハイレベルからローレベルに変化した後にクロック信号E1CK1がローレベルからハイレベルに変化することによって、発光制御信号EM1(1),EM1(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、発光制御トランジスタT5がオフ状態となり、有機EL素子21は消灯状態となる。また、スタートパルスS3SPがローレベルからハイレベルに変化した後にクロック信号S3CK1がローレベルからハイレベルに変化することによって、第3走査信号SCAN3(1),SCAN3(2)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、初期化トランジスタT6がオン状態となり、有機EL素子21のアノード電圧が初期化される。
【0196】
その後、スタートパルスS3SPがハイレベルからローレベルに変化した後にクロック信号S3CK1がローレベルからハイレベルに変化することによって、第3走査信号SCAN3(1),SCAN3(2)がハイレベルからローレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、初期化トランジスタT6がオフ状態となる。また、スタートパルスE1SPがローレベルからハイレベルに変化した後にクロック信号E1CK1がローレベルからハイレベルに変化することによって、発光制御信号EM1(1),EM1(2)がローレベルからハイレベルに変化する。これにより、1行目の画素回路20および2行目の画素回路20において、発光制御トランジスタT5がオン状態となる。以上より、第1画素回路および第2画素回路において、保持キャパシタCstの充電電圧に応じた駆動電流が有機EL素子21に供給され、当該駆動電流の大きさに応じて有機EL素子21が発光する。
【0197】
クロック信号S3CK1,S3CK2,E1CK1,およびE1CK2の動作に基づいて、3~i行目の画素回路20で同様の動作が順次に行われる。その際、第3走査信号線SCAN3および第1発光制御線EM1は2本ずつ駆動されるので、有機EL素子21のアノード電圧の初期化は2行ずつ行われる。
【0198】
<3.6 効果>
本実施形態によれば、上記第1の実施形態と同様、1個の有機EL素子21と6個のNチャネル型のトランジスタT1~T6と1個の保持キャパシタCstとによって構成された画素回路20(図27参照)を有する有機EL表示装置の狭額縁化が実現される。
【0199】
<3.7 変形例>
上記第3の実施形態においては、第1発光制御線EM1を駆動する第1発光制御線駆動回路33と第2発光制御線EM2を駆動する第2発光制御線駆動回路34とが別々に設けられていた。しかしながら、上記第2の実施形態のように第1発光制御線EM1と第2発光制御線EM2とを1つのシフトレジスタによって駆動するという構成を採用することもできる。すなわち、図34に示すように、第1発光制御線駆動回路33と第2発光制御線駆動回路34とに代えて上記第2の実施形態と同様の構成を有する発光制御線駆動回路35を設けるようにしても良い。
【0200】
また、上記第1の実施形態の変形例と同様にして、第2走査信号線SCAN2、第3走査信号線SCAN3、第1発光制御線EM1、および第2発光制御線EM2が3本以上ずつ駆動されるようにしても良い。
【0201】
<4.その他>
上記各実施形態(変形例を含む)では有機EL表示装置を例に挙げて説明したが、これには限定されない。電流によって駆動される表示素子を用いた表示装置であれば、無機EL表示装置、QLED表示装置などにも上記開示内容を適用することができる。
【符号の説明】
【0202】
5…有機EL表示パネル
20…画素回路
21…有機EL素子
31…第1走査信号線駆動回路
32…第2走査信号線駆動回路
33…第1発光制御線駆動回路
34…第2発光制御線駆動回路
35…発光制御線駆動回路
36…第3走査信号線駆動回路
100…表示制御回路
200…表示部
300…走査側駆動回路
310,320,330,340,350,360…単位回路
400…データ側駆動回路
SCAN1…第1走査信号線、第1走査信号
SCAN2…第2走査信号線、第2走査信号
SCAN3…第3走査信号線、第3走査信号
EM1…第1発光制御線、第1発光制御信号
EM2…第2発光制御線、第2発光制御信号
T1…書き込み制御トランジスタ
T2…駆動トランジスタ
T3…閾値電圧補償トランジスタ
T4…電源供給制御トランジスタ
T5…発光制御トランジスタ
T6…初期化トランジスタ
図1
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