特許 7514240 記憶装置、半導体装置、及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-02

(45)【発行日】2024-07-10

(54)【発明の名称】記憶装置、半導体装置、及び電子機器

(51)【国際特許分類】

   G11C 11/4091 20060101AFI20240703BHJP

   G11C 7/06 20060101ALI20240703BHJP

   H01L 29/786 20060101ALI20240703BHJP

   H10B 12/00 20230101ALI20240703BHJP

   H10B 41/70 20230101ALI20240703BHJP

   H10B 99/00 20230101ALI20240703BHJP

【ＦＩ】

G11C11/4091 120

G11C7/06 110

H01L29/78 612C

H01L29/78 613B

H01L29/78 618B

H10B12/00 801

H10B41/70

H10B99/00 441

【請求項の数】 8

(21)【出願番号】P 2021532545

(86)(22)【出願日】2020-07-06

(86)【国際出願番号】 IB2020056325

(87)【国際公開番号】W WO2021009607

(87)【国際公開日】2021-01-21

【審査請求日】2023-06-19

(31)【優先権主張番号】P 2019130021

(32)【優先日】2019-07-12

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】八窪 裕人

(72)【発明者】

【氏名】石津 貴彦

【審査官】後藤 彰

(56)【参考文献】

【文献】国際公開第２０１９／００３０４５（ＷＯ，Ａ１）

【文献】特開２０１１－１９２３２９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４０９１

Ｇ１１Ｃ ７／０６

Ｈ０１Ｌ ２９／７８６

Ｈ１０Ｂ １２／００

Ｈ１０Ｂ ４１／７０

Ｈ１０Ｂ ９９／００

(57)【特許請求の範囲】

【請求項1】

第１層と、第２層と、を有し、
前記第２層は、前記第１層の上方に位置し、
前記第１層は、読み出し回路を有し、
前記第２層は、第１メモリセルと、第２メモリセルと、を有し、
前記読み出し回路に含まれているトランジスタは、チャネル形成領域にシリコンを有し、
前記第１メモリセルに含まれているトランジスタ、及び前記第２メモリセルに含まれているトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有し、
前記第１メモリセルは、第１配線を介して、前記読み出し回路に電気的に接続され、
前記第２メモリセルは、第２配線を介して、前記読み出し回路に電気的に接続され、
前記読み出し回路から前記第１メモリセルに、前記第１メモリセルに保持されている第１データに応じた第１電流が流れ、かつ前記読み出し回路から前記第２メモリセルに、前記第２メモリセルに保持されている第２データに応じた第２電流が流れたとき、前記読み出し回路は、前記第１電流と、前記第２電流と、の大小関係に応じて、前記第１データを読み出す機能を有する、
記憶装置。

【請求項2】

請求項１において、
前記読み出し回路は、第１トランジスタと、第２トランジスタと、を有し、
前記第１トランジスタと、前記第２トランジスタと、は、ｎチャネル型トランジスタであり、
前記第１トランジスタの第１端子は、前記第１配線に電気的に接続され、
前記第２トランジスタの第１端子は、前記第２配線に電気的に接続されている、
記憶装置。

【請求項3】

請求項２において、
前記読み出し回路は、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１回路と、を有し、
前記第９トランジスタと、前記第１０トランジスタと、のそれぞれは、ｎチャネル型トランジスタであり、
前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、のそれぞれは、ｐチャネル型トランジスタであり、
前記第１トランジスタの第２端子は、前記第３トランジスタの第１端子と、前記第５トランジスタの第１端子と、前記第５トランジスタのゲートと、前記第７トランジスタのゲートと、に電気的に接続され、
前記第７トランジスタの第１端子は、前記第９トランジスタの第１端子と、前記第１回路の入力端子と、に電気的に接続され、
前記第２トランジスタの第２端子は、前記第４トランジスタの第１端子と、前記第６トランジスタの第１端子と、前記第６トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタの第１端子は、前記第１０トランジスタの第１端子と、前記第１０トランジスタのゲートと、前記第９トランジスタのゲートと、に電気的に接続され、
前記第１回路は、前記第１回路の入力端子の第１電位に応じて、前記第１回路の出力端子から前記第１データの読み出し電位を出力する機能を有し、
前記第１電位は、前記第１電流と前記第２電流とに応じた電位である、
記憶装置。

【請求項4】

請求項１において、
前記読み出し回路は、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１回路と、を有し、
前記第９トランジスタと、前記第１０トランジスタと、のそれぞれは、ｎチャネル型トランジスタであり、
前記第３トランジスタと、前記第４トランジスタと、前記第５トランジスタと、前記第６トランジスタと、前記第７トランジスタと、前記第８トランジスタと、のそれぞれは、ｐチャネル型トランジスタであり、
前記第３トランジスタの第１端子は、前記第１配線と、前記第５トランジスタの第１端子と、前記第５トランジスタのゲートと、前記第７トランジスタのゲートと、に電気的に接続され、
前記第７トランジスタの第１端子は、前記第９トランジスタの第１端子と、前記第１回路の入力端子と、に電気的に接続され、
前記第４トランジスタの第１端子は、前記第２配線と、前記第６トランジスタの第１端子と、前記第６トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタの第１端子は、前記第１０トランジスタの第１端子と、前記第１０トランジスタのゲートと、前記第９トランジスタのゲートと、に電気的に接続され、
前記第１回路は、前記第１回路の入力端子の第１電位に応じて、前記第１回路の出力端子から前記第１データの読み出し電位を出力する機能を有し、
前記第１電位は、前記第１電流と前記第２電流とに応じた電位である、
記憶装置。

【請求項5】

請求項１乃至請求項４のいずれか一において、
前記第１メモリセルは、第１１トランジスタと、第１２トランジスタと、第１３トランジスタと、第１容量と、を有し、
前記第２メモリセルは、第１４トランジスタと、第１５トランジスタと、第１６トランジスタと、第２容量と、を有し、
前記第１１トランジスタのゲートは、前記第１２トランジスタの第１端子と、前記第１容量の第１端子と、に電気的に接続され、
前記第１１トランジスタの第１端子は、前記第１３トランジスタの第１端子に電気的に接続され、
前記第１３トランジスタの第２端子は、前記第１配線に電気的に接続され、
前記第１４トランジスタのゲートは、前記第１５トランジスタの第１端子と、前記第２容量の第１端子と、に電気的に接続され、
前記第１４トランジスタの第１端子は、前記第１６トランジスタの第１端子に電気的に接続され、
前記第１６トランジスタの第２端子は、前記第２配線に電気的に接続されている、
記憶装置。

【請求項6】

請求項１乃至請求項４のいずれか一において、
前記第１メモリセルは、第１１トランジスタと、第１２トランジスタと、第１容量と、を有し、
前記第２メモリセルは、第１４トランジスタと、第１５トランジスタと、第２容量と、を有し、
前記第１１トランジスタのゲートは、前記第１２トランジスタの第１端子と、前記第１容量の第１端子と、に電気的に接続され、
前記第１１トランジスタの第１端子は、前記第１配線に電気的に接続され、
前記第１４トランジスタのゲートは、前記第１５トランジスタの第１端子と、前記第２容量の第１端子と、に電気的に接続され、
前記第１４トランジスタの第１端子は、前記第２配線に電気的に接続されている、
記憶装置。

【請求項7】

請求項１乃至請求項６のいずれか一の記憶装置と、プロセッサと、を有し、
前記プロセッサは、前記第１層に含まれている、半導体装置。

【請求項8】

請求項１乃至請求項６のいずれか一の記憶装置と、筐体と、を有する電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、記憶装置、半導体装置、及び電子機器に関する。

【0002】

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。

【背景技術】

【0003】

近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２、特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。

【0004】

ところで、記憶装置に記録されているデータの読み出し方法としては、一例として、電圧読み出し型（ＶＳＡ：Ｖｏｌｔａｇｅ Ｓｅｎｓｉｎｇ Ａｍｐｌｉｆｉｅｒ）と、電流読み出し型（ＣＳＡ：Ｃｕｒｒｅｎｔ Ｓｅｎｓｉｎｇ Ａｍｐｌｉｆｉｅｒ）と、が挙げられる。半導体装置の記憶容量が大きい場合、データの読み出し方法としては、電圧読み出し型よりも電流読み出し型のほうが好ましい場合がある。例えば、１本のビット線に電気的に接続されているメモリセルの数が多い場合、電圧読み出し型では、ビット線にかかる負荷（例えば、寄生容量）が大きくなるため、ビット線への特定電位のプリチャージ時間、及びディスチャージ時間が長くなり、判定可能な電位に達するまでのウェイト時間が長くなる。一方、電流読み出し型では、ビット線にかかる負荷が大きくなっても、高速にデータを読み出すことができる。非特許文献１には、電圧読み出し型と複数の種類の電流読み出し型とのそれぞれの条件において、ビット線に接続されているメモリセルの数と、アクセス時間と、の関係が示されている。非特許文献１には、ビット線に接続されているメモリセルの数が１２８個以上である場合、アクセス時間は、電圧読み出し型よりも電流読み出し型のほうが短くなることが開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許出願公開２０１１／００６５２７０号明細書

【文献】米国特許第９６３４０９７号明細書

【文献】米国特許第９１７７８７２号明細書

【非特許文献】

【0006】

【文献】Ｓｈｙｈ－Ｓｈｙｕａｎ Ｓｈｅｕ，ｅｔ．ａｌ．，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．２００－２０２、２０１１．

【発明の概要】

【発明が解決しようとする課題】

【0007】

記憶装置において、扱われるデータが大きくなる場合、例えば、１本のビット線に電気的に接続されているメモリセルの数が多くなる場合、アクセス時間も長くなる傾向がある。また、データ読み出し方法として、電圧読み出し型よりも電流読み出し型のほうがアクセス時間を短くすることができる場合があるが、データ読み出し時の消費電力は、電圧読み出し型よりも電流読み出し型のほうが大きくなる場合がある。

【0008】

本発明の一態様は、データ読み出し時におけるアクセス時間が短縮された記憶装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された記憶装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された記憶装置を提供することを課題の一とする。

【0009】

又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。

【0010】

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。

【課題を解決するための手段】

【0011】

（１）
本発明の一態様は、第１層と、第１層の上方に位置する第２層と、を有する記憶装置であって、第１層は、読み出し回路を有し、第２層は、第１メモリセルと、第２メモリセルと、を有する。読み出し回路に含まれているトランジスタは、チャネル形成領域にシリコンを有し、第１メモリセルに含まれているトランジスタ、及び第２メモリセルに含まれているトランジスタは、チャネル形成領域に金属酸化物を有する。第１メモリセルは、第１配線を介して、読み出し回路に電気的に接続され、第２メモリセルは、第２配線を介して、読み出し回路に電気的に接続されている。読み出し回路は、読み出し回路から第１メモリセルに、第１メモリセルに保持されている第１データに応じた第１電流が流れ、かつ読み出し回路から第２メモリセルに、第２メモリセルに保持されている第２データに応じた第２電流が流れたときに、第１電流と、第２電流と、の大小関係に応じて、第１データを読み出す機能を有する。

【0012】

（２）
また、上記（１）の構成において、読み出し回路が、第１トランジスタと、第２トランジスタと、を有してもよい。具体的な接続構成としては、第１トランジスタの第１端子は、第１配線に電気的に接続され、第２トランジスタの第１端子は、第２配線に電気的に接続されている。なお、第１トランジスタと、第２トランジスタと、は、ｎチャネル型トランジスタであることが好ましい。

【0013】

（３）
また、上記（２）の構成において、読み出し回路が、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１回路と、を有してもよい。具体的な接続構成としては、第１トランジスタの第２端子は、第３トランジスタの第１端子と、第５トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタのゲートと、に電気的に接続され、第７トランジスタの第１端子は、第９トランジスタの第１端子と、第１回路の入力端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第４トランジスタの第１端子と、第６トランジスタの第１端子と、第６トランジスタのゲートと、第８トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第１０トランジスタの第１端子と、第１０トランジスタのゲートと、第９トランジスタのゲートと、に電気的に接続されている。なお、第９トランジスタと、第１０トランジスタと、のそれぞれは、ｎチャネル型トランジスタであって、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、のそれぞれは、ｐチャネル型トランジスタであることが好ましい。第１回路は、第１回路の入力端子の第１電位に応じて、第１回路の出力端子から第１データの読み出し電位を出力する機能を有する。なお、第１電位は、第１電流と第２電流とに応じた電位である。

【0014】

（４）
また、上記（１）の構成において、読み出し回路が、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１回路と、を有してもよい。具体的な接続構成としては、第３トランジスタの第１端子は、第１配線と、第５トランジスタの第１端子と、第５トランジスタのゲートと、第７トランジスタのゲートと、に電気的に接続され、第７トランジスタの第１端子は、第９トランジスタの第１端子と、第１回路の入力端子と、に電気的に接続されている。また、第４トランジスタの第１端子は、第２配線と、第６トランジスタの第１端子と、第６トランジスタのゲートと、第８トランジスタのゲートと、に電気的に接続され、第８トランジスタの第１端子は、第１０トランジスタの第１端子と、第１０トランジスタのゲートと、第９トランジスタのゲートと、に電気的に接続されている。なお、第９トランジスタと、第１０トランジスタと、のそれぞれは、ｎチャネル型トランジスタであって、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、のそれぞれは、ｐチャネル型トランジスタであることが好ましい。第１回路は、第１回路の入力端子の第１電位に応じて、第１回路の出力端子から第１データの読み出し電位を出力する機能を有する。なお、第１電位は、第１電流と第２電流とに応じた電位である。

【0015】

（５）
また、上記（１）乃至（４）のいずれか一の構成において、第１メモリセルは、第１１トランジスタと、第１２トランジスタと、第１３トランジスタと、第１容量と、を有し、第２メモリセルは、第１４トランジスタと、第１５トランジスタと、第１６トランジスタと、第２容量と、を有してもよい。具体的な接続構成としては、第１１トランジスタのゲートは、第１２トランジスタの第１端子と、第１容量の第１端子と、に電気的に接続され、第１１トランジスタの第１端子は、第１３トランジスタの第１端子に電気的に接続され、第１３トランジスタの第２端子は、第１配線に電気的に接続されている。また、第１４トランジスタのゲートは、第１５トランジスタの第１端子と、第２容量の第１端子と、に電気的に接続され、第１４トランジスタの第１端子は、第１６トランジスタの第１端子に電気的に接続され、第１６トランジスタの第２端子は、第２配線に電気的に接続されている。

【0016】

（６）
また、上記（１）乃至（４）のいずれか一の構成において、第１メモリセルは、第１１トランジスタと、第１２トランジスタと、第１容量と、を有し、第２メモリセルは、第１４トランジスタと、第１５トランジスタと、第２容量と、を有してもよい。具体的な構成としては、第１１トランジスタのゲートは、第１２トランジスタの第１端子と、第１容量の第１端子と、に電気的に接続され、第１１トランジスタの第１端子は、第１配線に電気的に接続されている。また、第１４トランジスタのゲートは、第１５トランジスタの第１端子と、第２容量の第１端子と、に電気的に接続され、第１４トランジスタの第１端子は、第２配線に電気的に接続されている。

【0017】

（７）
また、本発明の一態様は、上記（１）乃至（６）のいずれか一の記憶装置と、プロセッサと、を有する半導体装置である。なお、プロセッサは、第１層に含まれていることが好ましい。

【0018】

（８）
また、本発明の一態様は、上記（１）乃至（６）のいずれか一の記憶装置と、筐体と、を有する電子機器である。

【0019】

なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

【0020】

また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

【0021】

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

【0022】

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

【0023】

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。

【0024】

また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

【0025】

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

【0026】

また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０^９Ω以下としてもよい。

【0027】

また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。

【0028】

また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。

【0029】

また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

【0030】

また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。

【0031】

また、本明細書等において、「高レベル電位」「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。

【0032】

「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。

【0033】

また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

【0034】

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。

【0035】

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

【0036】

また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

【0037】

また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。

【0038】

また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

【0039】

本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体に欠陥準位密度が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

【0040】

本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

【0041】

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

【0042】

機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

【0043】

本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

【発明の効果】

【0044】

本発明の一態様によって、データ読み出し時におけるアクセス時間が短縮された記憶装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された記憶装置を提供することができる。又は、本発明の一態様によって、回路面積が低減された記憶装置を提供することができる。

【0045】

又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。

【0046】

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

【図面の簡単な説明】

【0047】

図１は、記憶装置の一例を示す回路図である。
図２Ａ乃至図２Ｄは、記憶装置が有する回路の一例を示す回路図である。
図３は、半導体装置の一例を示す模式図である。
図４Ａ、及び図４Ｂは、記憶装置の動作例を示すタイミングチャートである。
図５は、記憶装置の一例を示す回路図である。
図６は、記憶装置の一例を示す回路図である。
図７は、記憶装置の一例を示す回路図である。
図８は、記憶装置の構成例を説明する断面模式図である。
図９は、記憶装置の構成例を説明する断面模式図である。
図１０は、記憶装置の構成例を説明する断面模式図である。
図１１Ａ乃至図１１Ｃは、トランジスタの構成例を説明する断面模式図である。
図１２Ａ、及び図１２Ｂは、トランジスタの構成例を説明する断面模式図である。
図１３は、記憶装置の構成例を説明する断面模式図である。
図１４Ａ、及び図１４Ｂは、トランジスタの構成例を説明する断面模式図である。
図１５は、記憶装置の構成例を説明する断面模式図である。
図１６Ａは容量の構成例を示す上面図であり、図１６Ｂ、及び図１６Ｃは容量の構成例を示す断面斜視図である。
図１７Ａは容量の構成例を示す上面図であり、図１７Ｂは容量の構成例を示す断面図であり、図１７Ｃは容量の構成例を示す断面斜視図である。
図１８ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図１８Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図１８Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図１９は、記憶装置の構成例を説明するブロック図である。
図２０Ａは半導体ウェハの一例を示す斜視図であり、図２０Ｂはチップの一例を示す斜視図であり、図２０Ｃ、及び図２０Ｄは電子部品の一例を示す斜視図である。
図２１Ａ乃至図２１Ｊは、製品の一例を説明する斜視図、又は、模式図である。
図２２Ａ乃至図２２Ｅは、製品の一例を説明する斜視図、又は、模式図である。
図２３Ａ、及び図２３Ｂは、回路計算の条件を説明する回路図である。
図２４Ａは、回路計算の条件を説明するグラフであり、図２４Ｂ乃至図２４Ｅは、回路計算の結果を説明するグラフである。
図２５Ａは、回路計算の条件を説明するグラフであり、図２５Ｂ乃至図２５Ｅは、回路計算の結果を説明するグラフである。

【発明を実施するための形態】

【0048】

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。

【0049】

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

【0050】

また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

【0051】

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

【0052】

なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

【0053】

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

【0054】

本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

【0055】

本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。

【0056】

また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

【0057】

（実施の形態１）
本実施の形態では、本発明の一態様の記憶装置の構成例と、当該記憶装置の動作例について、説明する。

【0058】

＜構成例１＞
図１は、本発明の一態様の記憶装置の構成例を示す回路図である。記憶装置１００は、一例として、メモリセルアレイＭＣＡと、読み出し回路ＲＤＣと、を有する。

【0059】

メモリセルアレイＭＣＡは、一例として、複数のメモリセルＭＣと、複数のメモリセルＭＣｒと、を有する。特に、メモリセルＭＣｒは、メモリセルＭＣの参照メモリセルとして機能する。なお、メモリセルＭＣが、メモリセルＭＣｒの参照メモリセルとして機能してもよい。また、メモリセルＭＣ、及びメモリセルＭＣｒは、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）と呼ばれるＲＡＭの一例であって、ゲインセル型のメモリセルとして機能する。

【0060】

図１の記憶装置１００は、例えば、メモリセルＭＣに１ビットのデータが書き込まれたとき、メモリセルＭＣｒには、当該データの論理が反転されたデータが書き込まれる。なお、メモリセルＭＣｒには、メモリセルＭＣに書き込まれるデータに関わらず、参照用のデータを書き込んでもよい。

【0061】

メモリセルＭＣは、一例として、トランジスタＭ１乃至トランジスタＭ３と、容量Ｃ１と、を有する。

【0062】

メモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＣＶＬ２に電気的に接続され、トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子に電気的に接続され、トランジスタＭ１のゲートは、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ２の第２端子は、配線ＷＢＬに電気的に接続され、トランジスタＭ２のゲートは、配線ＷＷＬに電気的に接続されている。容量Ｃ１の第２端子は、配線ＣＶＬ１に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＢＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＲＷＬに電気的に接続されている。

【0063】

なお、図１の記憶装置１００において、トランジスタＭ１のゲートと、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、の電気的な接続点をノードＮとしている。

【0064】

配線ＢＬは、メモリセルＭＣに記憶されたデータを読み出し回路ＲＤＣに供給するための配線として機能する。つまり、配線ＢＬは、読み出しビット線などと呼ばれることがある。

【0065】

配線ＷＷＬは、トランジスタＭ２のオン状態とオフ状態とを切り替えるための制御配線として機能する。トランジスタＭ２は、メモリセルＭＣにおける書き込みトランジスタとして機能するため、配線ＷＷＬは、書き込みワード線などと呼ばれることがある。

【0066】

配線ＲＷＬは、トランジスタＭ３のオン状態とオフ状態とを切り替えるための制御配線として機能する。トランジスタＭ３がオン状態のとき、トランジスタＭ１の第２端子と配線ＢＬとの間が導通状態となるため、配線ＲＷＬは、読み出しワード線などと呼ばれることがある。

【0067】

配線ＷＢＬは、メモリセルＭＣに書き込むためのデータを供給するための配線として機能する。つまり、配線ＷＢＬは、書き込みビット線などと呼ばれることがある。

【0068】

配線ＣＶＬ１は、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。本実施の形態では、配線ＣＶＬ１は、低レベル電位を与える配線として機能するものとする。

【0069】

配線ＣＶＬ２は、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位、高レベル電位などとすることができる。本実施の形態では、配線ＣＶＬ２は、低レベル電位を与える配線として機能するものとする。

【0070】

なお、図１の記憶装置１００において、メモリセルＭＣｒは、メモリセルＭＣと同様の構成となっている。そのため、メモリセルＭＣｒが有する回路素子などには、メモリセルＭＣが有する回路素子などと区別をするため、符号に「ｒ」を付している。つまり、メモリセルＭＣｒは、トランジスタＭ１ｒと、トランジスタＭ２ｒと、トランジスタＭ３ｒと、容量Ｃ１ｒと、を有する。

【0071】

また、図１には、メモリセルＭＣの読み出しビット線として、配線ＢＬを図示しているが、メモリセルＭＣｒの読み出しビット線としては、配線ＢＬＢを図示している。メモリセルＭＣｒにおいて、トランジスタＭ３ｒの第２端子は、配線ＢＬＢに電気的に接続されている。

【0072】

読み出し回路ＲＤＣは、配線ＢＬに電気的に接続されているメモリセルＭＣに記憶されているデータを読み出す機能を有する。

【0073】

読み出し回路ＲＤＣは、一例として、トランジスタＴｒ１乃至トランジスタＴｒ５と、トランジスタＴｒ１ｍ乃至トランジスタＴｒ５ｍと、回路ＯＰＣと、を有する。特に、図１の記憶装置１００において、トランジスタＴｒ１乃至トランジスタＴｒ３、及びトランジスタＴｒ１ｍ乃至トランジスタＴｒ３ｍをｐチャネル型トランジスタとし、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ４ｍ、及びトランジスタＴｒ５ｍをｎチャネル型トランジスタとしている。

【0074】

また、図１には、読み出し回路ＲＤＣとメモリセルアレイＭＣＡとを電気的に接続している配線ＢＬに流れる電流Ｉ_ＢＬと、読み出し回路ＲＤＣとメモリセルアレイＭＣＡとを電気的に接続している配線ＢＬＢに流れる電流Ｉ_ＢＬＢと、を図示している。

【0075】

トランジスタＴｒ１の第１端子は、トランジスタＴｒ２の第１端子と、トランジスタＴｒ２のゲートと、トランジスタＴｒ３のゲートと、トランジスタＴｒ４の第１端子と、に電気的に接続されている。トランジスタＴｒ１の第２端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１のゲートは、配線ＳＡＥＮに電気的に接続されている。トランジスタＴｒ２の第２端子は、配線ＶＤＤＬに電気的に接続されている。トランジスタＴｒ４の第２端子は、配線ＢＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＶＯＬＰに電気的に接続されている。トランジスタＴｒ３の第１端子は、トランジスタＴｒ５の第１端子と、回路ＯＰＣの入力端子に電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＶＤＤＬに電気的に接続されている。また、回路ＯＰＣの出力端子は、配線ＯＬに電気的に接続されている。

【0076】

トランジスタＴｒ１ｍの第１端子は、トランジスタＴｒ２ｍの第１端子と、トランジスタＴｒ２ｍのゲートと、トランジスタＴｒ３ｍのゲートと、トランジスタＴｒ４ｍの第１端子と、に電気的に接続されている。トランジスタＴｒ１ｍの第２端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１ｍのゲートは、配線ＳＡＥＮに電気的に接続されている。トランジスタＴｒ２ｍの第２端子は、配線ＶＤＤＬに電気的に接続されている。トランジスタＴｒ４ｍの第２端子は、配線ＢＬＢに電気的に接続され、トランジスタＴｒ４ｍのゲートは、配線ＶＯＬＰに電気的に接続されている。トランジスタＴｒ３ｍの第１端子は、トランジスタＴｒ５ｍの第１端子と、トランジスタＴｒ５のゲートと、トランジスタＴｒ５ｍのゲートと、に電気的に接続され、トランジスタＴｒ３ｍの第２端子は、配線ＶＤＤＬに電気的に接続されている。

【0077】

トランジスタＴｒ５の第２端子は、トランジスタＴｒ５ｍの第２端子と、配線ＶＳＳＬと、に電気的に接続されている。

【0078】

配線ＶＤＤＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位などとすることができる。

【0079】

配線ＶＳＳＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。

【0080】

配線ＳＡＥＮは、読み出し回路ＲＤＣに対してイネーブル信号を送信するための配線として機能する。例えば、記憶装置１００において、配線ＳＡＥＮに高レベル電位を与えた時、読み出し回路ＲＤＣはディセーブル状態となって読み出し動作を行わず、また、配線ＳＡＥＮに低レベル電位を与えた時、読み出し回路ＲＤＣはイネーブル状態となって読み出し動作を行う。

【0081】

配線ＶＯＬＰについては、後の動作例で説明する。

【0082】

図１の記憶装置１００において、トランジスタＴｒ２、及びトランジスタＴｒ３によって、カレントミラー回路ＣＭが構成されている。同様に、トランジスタＴｒ２ｍ、及びトランジスタＴｒ３ｍによって、カレントミラー回路ＣＭｒが構成され、トランジスタＴｒ５、及びトランジスタＴｒ５ｍによって、カレントミラー回路ＣＭｄが構成されている。

【0083】

回路ＯＰＣは、回路ＯＰＣの入力端子に入力された電位に応じた電位を、回路ＯＰＣの出力端子に出力する機能を有する。一例としては、回路ＯＰＣは、回路ＯＰＣの入力端子に入力されるアナログ電位を、高レベル電位又は低レベル電位のデジタル電圧に変換して、回路ＯＰＣの出力端子に出力する機能を有してもよい。この場合、回路ＯＰＣは、一例として、比較器を有してもよい。

【0084】

また、回路ＯＰＣは、回路ＯＰＣの入力端子に流れた電流の量に応じた電圧を、回路ＯＰＣの出力端子から配線ＯＬに出力する機能を有してもよい。この場合、回路ＯＰＣは、一例として、電流電圧変換回路を有する。なお、当該電圧は、メモリセルＭＣから読み出されたデータに相当する。このため、例えば、メモリセルＭＣに書き込まれているデータが１ビットである場合、当該電圧としては、高レベル電位、又は低レベル電位の一方とすればよいので、回路ＯＰＣは、一例として、比較器を有していてもよい。

【0085】

また、図１では、回路ＯＰＣの入力端子をトランジスタＴｒ５の第１端子とトランジスタＴｒ３の第１端子とに電気的に接続する構成としているが、回路ＯＰＣの回路構成によっては、回路ＯＰＣに更に入力端子を設けて、当該入力端子をトランジスタＴｒ５ｍの第１端子とトランジスタＴｒ３ｍの第１端子とに電気的に接続する構成としてもよい（図示しない。）。

【0086】

ここで、回路ＯＰＣの具体的な回路構成の例について説明する。回路ＯＰＣは、例えば、図２Ａに示す構成とすることができる。図２Ａに示す回路ＯＰＣは、一例として、トランジスタＴｒ６と、負荷ＬＥ２と、比較器ＣＭＰと、を有する。

【0087】

図２Ａにおいて、負荷ＬＥ２としては、例えば、抵抗、容量、ダイオード、トランジスタなどとすることができる。

【0088】

なお、図２Ａには、回路ＯＰＣとその周辺の回路との接続構成を示すため、トランジスタＴｒ３と、トランジスタＴｒ５と、配線ＯＬと、も図示している。

【0089】

トランジスタＴｒ６のゲートは、トランジスタＴｒ３の第１端子と、トランジスタＴｒ５の第１端子と、に電気的に接続されている。つまり、トランジスタＴｒ６のゲートは、回路ＯＰＣの入力端子に電気的に接続されている。トランジスタＴｒ６の第１端子は、負荷ＬＥ２の第１端子と、比較器ＣＭＰの第１端子と、に電気的に接続され、トランジスタＴｒ６の第２端子は、配線ＶＡＬに電気的に接続されている。比較器ＣＭＰの出力端子は、配線ＯＬに電気的に接続されている。つまり、比較器ＣＭＰの出力端子は、回路ＯＰＣの出力端子に電気的に接続されている。

【0090】

負荷ＬＥ２の第２端子は、配線ＶＧＬ２に電気的に接続されている。比較器ＣＭＰの第２端子は、配線ＶＢＬに電気的に接続されている。

【0091】

配線ＶＧＬ２は、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。

【0092】

配線ＶＡＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位などとすることができる。

【0093】

配線ＶＢＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、比較器ＣＭＰに与える参照電位などとすることができる。

【0094】

図２Ａの回路ＯＰＣは、トランジスタＴｒ６と負荷ＬＥ２とからなるソースフォロワ回路を有する。また、トランジスタＴｒ３の第１端子、及びトランジスタＴｒ５の第１端子の電位がトランジスタＴｒ６のゲートに入力されることによって、トランジスタＴｒ６の第１端子（負荷ＬＥ２の第１端子）の電位は、トランジスタＴｒ６のゲートの電位とほぼ等しくなる。したがって、回路ＯＰＣは、回路ＯＰＣの入力端子に入力された電位とほぼ等しい電位を、比較器ＣＭＰの第１端子に入力することができる。

【0095】

比較器ＣＭＰは、比較器ＣＭＰの第１端子に入力された電位と、配線ＶＢＬから入力された参照電位とを比較して、高レベル電位又は低レベル電位を比較器ＣＭＰの出力端子に出力する。比較器ＣＭＰの出力端子に出力された電位は、メモリセルＭＣから読み出されたデータに応じた電位として扱うことができる。

【0096】

また、例えば、回路ＯＰＣは、図２Ｂに示す構成とすることができる。図２Ｂに示す回路ＯＰＣは、一例として、ＮＯＴ回路ＲＢ１を有する。ＮＯＴ回路ＲＢ１の入力端子は、トランジスタＴｒ３の第１端子と、トランジスタＴｒ５の第１端子と、に電気的に接続されている。つまり、ＮＯＴ回路ＲＢ１の入力端子は、回路ＯＰＣの入力端子に電気的に接続されている。ＮＯＴ回路ＲＢ１の出力端子は、配線ＯＬに電気的に接続されている。つまり、ＮＯＴ回路ＲＢ１の出力端子は、回路ＯＰＣの出力端子に電気的に接続されている。

【0097】

図２Ｂの回路ＯＰＣは、トランジスタＴｒ３、及びトランジスタＴｒ５に流れる電流に応じた電位を入力電位としてＮＯＴ回路に入力して、ＮＯＴ回路から出力電位を得る回路である。

【0098】

また、図２Ｃの回路ＯＰＣのとおり、図２Ｂの回路ＯＰＣに、更にＮＯＴ回路ＲＢ２を設けて、ＮＯＴ回路ＲＢ１とＮＯＴ回路ＲＢ２とを直列に接続した構成としてもよい。図２Ｂの回路ＯＰＣの出力電位の論理を反転した電位を得たい場合は、図２Ｃの回路ＯＰＣを用いることが好適である。

【0099】

また、例えば、回路ＯＰＣは、図２Ｄに示す構成とすることができる。図２Ｄに示す回路ＯＰＣは、一例として、トランジスタＴｒ１１乃至トランジスタＴｒ１５と、トランジスタＴｒ１１ｍ乃至トランジスタＴｒ１４ｍと、ＮＯＴ回路ＲＢＡと、ＮＯＴ回路ＲＢＢと、を有する。図２Ｄの回路ＯＰＣは入力端子を２つ有し、入力端子の一方は、トランジスタＴｒ５の第１端子とトランジスタＴｒ３の第１端子とに電気的に接続され、入力端子の他方は、トランジスタＴｒ５ｍの第１端子とトランジスタＴｒ３ｍの第１端子とに電気的に接続されている。また、図２Ｄの回路ＯＰＣは出力端子を２つ有し、ＮＯＴ回路ＲＢＡの出力端子は、配線ＯＬに電気的に接続され、ＮＯＴ回路ＲＢＢの出力端子は、配線ＯＬＢに電気的に接続されている。つまり、ＮＯＴ回路ＲＢＡの出力端子は、回路ＯＰＣの一方の出力端子に電気的に接続され、ＮＯＴ回路ＲＢＢの出力端子は、回路ＯＰＣの他方の出力端子に電気的に接続されている。なお、配線ＯＬＢは、配線ＯＬと同様に、回路ＯＰＣから出力された電位を送信するための配線として機能する。

【0100】

トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２の第１端子と、トランジスタＴｒ１１ｍのゲートと、トランジスタＴｒ１２ｍのゲートと、トランジスタＴｒ１３ｍの第１端子と、ＮＯＴ回路ＲＢＡの入力端子と、に電気的に接続されている。トランジスタＴｒ１１ｍの第１端子は、トランジスタＴｒ１２ｍの第１端子と、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１２のゲートと、トランジスタＴｒ１３の第１端子と、ＮＯＴ回路ＲＢＢの入力端子と、に電気的に接続されている。トランジスタＴｒ１２の第２端子は、トランジスタＴｒ１４の第１端子に電気的に接続されている。トランジスタＴｒ１２ｍの第２端子は、トランジスタＴｒ１４ｍの第１端子に電気的に接続されている。トランジスタＴｒ１４の第２端子と、トランジスタＴｒ１４ｍの第２端子と、は、トランジスタＴｒ１５の第１端子に電気的に接続されている。トランジスタＴｒ１４のゲートは、回路ＯＰＣの入力端子の一方に電気的に接続され、トランジスタＴｒ１４ｍのゲートは、回路ＯＰＣの入力端子の他方に電気的に接続されている。トランジスタＴｒ１５の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ１５のゲートは、配線ＯＥＮに電気的に接続されている。トランジスタＴｒ１１とトランジスタＴｒ１１ｍとトランジスタＴｒ１３とトランジスタＴｒ１３ｍとのそれぞれの第２端子は、配線ＶＤＤＬに電気的に接続されている。トランジスタＴｒ１３のゲートと、トランジスタＴｒ１３ｍのゲートと、のそれぞれは、配線ＯＥＮに電気的に接続されている。

【0101】

また、上述した接続構成によって、回路ＯＰＣは、トランジスタＴｒ１１、トランジスタＴｒ１１ｍ、トランジスタＴｒ１２、及びトランジスタＴｒ１２ｍによるインバータループ回路を有する。

【0102】

配線ＯＥＮは、回路ＯＰＣを駆動するための信号（例えば、低レベル電位や高レベル電位など）を送信する配線として機能する。

【0103】

例えば、配線ＯＥＮに低レベル電位が入力された時、トランジスタＴｒ１３及びトランジスタＴｒ１３ｍはオン状態となり、トランジスタＴｒ１５はオフ状態となる。このとき、配線ＶＤＤＬが与える定電圧（ここでは高レベル電位とする。）が、トランジスタＴｒ１１とトランジスタＴｒ１２とトランジスタＴｒ１１ｍとトランジスタＴｒ１２ｍのそれぞれのゲートに入力される。このため、トランジスタＴｒ１１及びトランジスタＴｒ１１ｍはオフ状態となり、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍはオン状態となる。これにより、トランジスタＴｒ１２の第２端子には、トランジスタＴｒ１３ｍを介して配線ＶＤＤＬからの電流が流れ、トランジスタＴｒ１２ｍの第２端子には、トランジスタＴｒ１３を介して配線ＶＤＤＬからの電流が流れる。また、トランジスタＴｒ１５はオフ状態であるため、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍのそれぞれの第２端子は、特定の電位にまでチャージされる。例えば、トランジスタＴｒ１２の第２端子の電位は、配線ＶＤＤＬが与える定電圧よりもトランジスタＴｒ１２のしきい値電圧分低い電位となり、また、例えば、トランジスタＴｒ１２ｍの第２端子の電位は、配線ＶＤＤＬが与える高レベル電位よりもトランジスタＴｒ１２ｍのしきい値電圧分低い電位となる。また、トランジスタＴｒ１３ｍがオン状態であるため、回路ＯＰＣは、回路ＯＰＣの一方の出力端子から配線ＯＬに低レベル電位を出力することができる。また、トランジスタＴｒ１３がオン状態であるため、回路ＯＰＣは、回路ＯＰＣの他方の出力端子から配線ＯＬＢに低レベル電位を出力することができる。

【0104】

次に、例えば、配線ＯＥＮの電位を低レベル電位から高レベル電位に変化させることで、トランジスタＴｒ１３及びトランジスタＴｒ１３ｍはオフ状態となり、トランジスタＴｒ１５はオン状態となる。

【0105】

ところで、図２Ｄの回路ＯＰＣにおいて、トランジスタＴｒ１４及びトランジスタＴｒ１４ｍが差動対として機能する。そのため、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍのそれぞれの第２端子の電位は、トランジスタＴｒ１４及びトランジスタＴｒ１４ｍのそれぞれのゲートの電位に応じて変化する。

【0106】

例えば、トランジスタＴｒ１４のゲートの電位が、トランジスタＴｒ１４ｍのゲートの電位よりも高いとき、トランジスタＴｒ１２の第２端子の電位は、トランジスタＴｒ１２ｍの第２端子の電位よりも低くなる。このため、トランジスタＴｒ１１の第１端子とトランジスタＴｒ１２の第１端子との間の電位は、トランジスタＴｒ１１ｍの第１端子とトランジスタＴｒ１２ｍの第１端子との間の電位よりも低くなる。そして、上述したインバータループ回路は、トランジスタＴｒ１２がオン状態となり、トランジスタＴｒ１２ｍがオフ状態となるように動作する。結果として、ＮＯＴ回路ＲＢＡの入力端子には、トランジスタＴｒ１１の第１端子とトランジスタＴｒ１２の第１端子との間の電位が入力されるため、回路ＯＰＣは、回路ＯＰＣの一方の出力端子から配線ＯＬに高レベル電位を出力することができる。また、ＮＯＴ回路ＲＢＢの入力端子には、トランジスタＴｒ１１ｍの第１端子とトランジスタＴｒ１２ｍの第１端子との間の電位が入力されるため、回路ＯＰＣは、回路ＯＰＣの他方の出力端子から配線ＯＬＢに低レベル電位を出力することができる。

【0107】

また、例えば、トランジスタＴｒ１４のゲートの電位が、トランジスタＴｒ１４ｍのゲートの電位よりも低いとき、トランジスタＴｒ１２の第２端子の電位は、トランジスタＴｒ１２ｍの第２端子の電位よりも高くなる。このため、トランジスタＴｒ１１の第１端子とトランジスタＴｒ１２の第１端子との間の電位は、トランジスタＴｒ１１ｍの第１端子とトランジスタＴｒ１２ｍの第１端子との間の電位よりも高くなる。そして、上述したインバータループ回路は、トランジスタＴｒ１２がオフ状態となり、トランジスタＴｒ１２ｍがオン状態となるように動作する。結果として、ＮＯＴ回路ＲＢＡの入力端子には、トランジスタＴｒ１１の第１端子とトランジスタＴｒ１２の第１端子との間の電位が入力されるため、回路ＯＰＣは、回路ＯＰＣの一方の出力端子から配線ＯＬに低レベル電位を出力することができる。また、ＮＯＴ回路ＲＢＢの入力端子には、トランジスタＴｒ１１ｍの第１端子とトランジスタＴｒ１２ｍの第１端子との間の電位が入力されるため、回路ＯＰＣは、回路ＯＰＣの他方の出力端子から配線ＯＬＢに高レベル電位を出力することができる。

【0108】

ここで、読み出し回路ＲＤＣの構成と、電流Ｉ_ＢＬと電流Ｉ_ＢＬＢとの大小について考える。電流Ｉ_ＢＬよりも電流Ｉ_ＢＬＢが大きいとき、トランジスタＴｒ５の第１端子及びトランジスタＴｒ３の第１端子の電位は、トランジスタＴｒ５ｍの第１端子及びトランジスタＴｒ３ｍの第１端子の電位よりも低くなる。また、電流Ｉ_ＢＬよりも電流Ｉ_ＢＬＢが小さいとき、トランジスタＴｒ５の第１端子及びトランジスタＴｒ３の第１端子の電位は、トランジスタＴｒ５ｍの第１端子及びトランジスタＴｒ３ｍの第１端子の電位よりも高くなる。

【0109】

したがって、図２Ｄの回路ＯＰＣは、トランジスタＴｒ１４ｍのゲートの電位よりも、トランジスタＴｒ１４のゲートの電位が低いときに、つまり、電流Ｉ_ＢＬよりも電流Ｉ_ＢＬＢが大きいときに、配線ＯＥＮの電位を低レベル電位から高レベル電位に変化させることによって、回路ＯＰＣの一方の出力端子から配線ＯＬに低レベル電位を出力することができ、回路ＯＰＣの他方の出力端子から配線ＯＬＢに高レベル電位を出力することができる。一方、トランジスタＴｒ１４ｍのゲートの電位よりも、トランジスタＴｒ１４のゲートの電位が高いときに、つまり、電流Ｉ_ＢＬよりも電流Ｉ_ＢＬＢが小さいときに、配線ＯＥＮの電位を低レベル電位から高レベル電位に変化させることによって、回路ＯＰＣの一方の出力端子から配線ＯＬに高レベル電位を出力することができ、回路ＯＰＣの他方の出力端子から配線ＯＬＢに低レベル電位を出力することができる。

【0110】

ところで、本実施の形態で説明した、トランジスタＭ１乃至トランジスタＭ３は、例えば、ＯＳトランジスタであることが好ましい。また、トランジスタＭ１ｒ乃至トランジスタＭ３ｒも、例えば、ＯＳトランジスタであることが好ましい。つまり、メモリセルアレイＭＣＡに含まれているトランジスタをＯＳトランジスタとすることが好ましい。なお、ＯＳトランジスタについては、実施の形態３で詳述する。

【0111】

また、ＯＳトランジスタのチャネル形成領域に含まれている金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種の元素）、亜鉛から一又は複数選ばれる材料とすることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、当該金属酸化物のキャリア濃度は、１×１０^１８ｃｍ^－３以下であることが好ましく、１×１０^１７ｃｍ^－３未満であることがより好ましく、１×１０^１６ｃｍ^－３未満であることがさらに好ましく、１×１０^１３ｃｍ^－３未満であることがさらに好ましく、１×１０^１２ｃｍ^－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０^－９ｃｍ^－３とすることができる。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０^－１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０^－１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０^－２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０^－２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０^－２２Ａ）以下とすることができる。またＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。

【0112】

上記の通り、ＯＳトランジスタはオフ電流が非常に小さい特性を有するため、特にトランジスタＭ１乃至トランジスタＭ３にＯＳトランジスタを適用することによって、それらのトランジスタのオフ電流をＳｉトランジスタよりも小さくすることができる。

【0113】

また、ＯＳトランジスタには、バックゲートを設けることが容易である。そのため、一例として、図１のトランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒには、バックゲートを図示している。なお、本発明の一態様は、トランジスタのバックゲートの接続構成に依らない。図１において、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒには、バックゲートが図示されており、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＭ３のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該配線とそのトランジスタのバックゲートを電気的に接続して、当該外部回路などによってそのトランジスタのバックゲートに電位を与えてもよい。

【0114】

また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１に図示しているトランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒは、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。

【0115】

なお、上記のトランジスタの構造に関する変更例は、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒだけに限定されない。例えば、トランジスタＴｒ４、トランジスタＴｒ４ｍ、トランジスタＴｒ１４、トランジスタＴｒ１４ｍ、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。

【0116】

一方、トランジスタＴｒ１乃至トランジスタＴｒ６と、トランジスタＴｒ１ｍ乃至トランジスタＴｒ５ｍは、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと記載する。）であることが好ましい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。また、トランジスタＴｒ４、トランジスタＴｒ４ｍ、トランジスタＴｒ５、及びトランジスタＴｒ５ｍは、ＳｉトランジスタでなくＯＳトランジスタとしてもよい。

【0117】

ところで、本発明の一態様の記憶装置に含まれているトランジスタとしては、Ｓｉトランジスタ及びＯＳトランジスタ以外では、例えば、Ｇｅなどの半導体がチャネル形成領域に含まれるトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等とすることができる。

【0118】

ここで、メモリセルアレイＭＣＡに含まれているトランジスタをＯＳトランジスタとし、読み出し回路ＲＤＣに含まれているトランジスタをＳｉトランジスタとすることを考える。このように、記憶装置１００に含まれているトランジスタの構成を決めることによって、一例として、図３に示すとおり、Ｓｉトランジスタを含む読み出し回路ＲＤＣなどを、Ｓｉを含む半導体基板上に形成し、Ｓｉトランジスタの上方にＯＳトランジスタを含むメモリセルアレイＭＣＡを設けることができる。

【0119】

図３は、記憶装置１００を用いたインメモリーコンピューティングの構成例を３次元で示した模式図である。図３に示す半導体装置１１０は、層ＳＩＬＲと、層ＯＳＬＲ１と、層ＯＳＬＲ２と、を有する。

【0120】

層ＳＩＬＲは、Ｓｉを含む半導体基板上に形成されたＳｉトランジスタを含む複数の回路を有する。図３に示した半導体装置１１０では、一例として、層ＳＩＬＲは、駆動回路ＤＲＶ１と、駆動回路ＤＲＶ２と、プロセッサＰＲＣと、を有する。

【0121】

層ＯＳＬＲ１と、層ＯＳＬＲ２と、は、層ＳＩＬＲの上方に設けられたＯＳトランジスタを含む複数の回路を有する。図３に示した半導体装置１１０では、一例として、層ＯＳＬＲ２は、メモリセルアレイＭＣＡを有する。なお、層ＯＳＬＲ１もメモリセルアレイＭＣＡを有してもよい。つまり、記憶装置１００は、メモリセルアレイＭＣＡを複数積層した構成としてもよい。また、層ＯＳＬＲ１は、メモリセルアレイＭＣＡでなく、ＯＳトランジスタによって構成される、記憶装置又は半導体装置における駆動回路などとしてもよい。

【0122】

また、図３では、ＯＳトランジスタを含む層として、層ＯＳＬＲ１と、層ＯＳＬＲ２と、の２層を図示したが、本発明の一態様の記憶装置は、これに限定されない。半導体装置１１０が有するＯＳトランジスタを含む層は、１層としてもよいし、３層以上としてもよい。

【0123】

駆動回路ＤＲＶ１と、駆動回路ＤＲＶ２と、は、例えば、層ＯＳＬＲ１と、層ＯＳＬＲ２と、に含まれているメモリセルアレイＭＣＡへのデータの書き込み、またはメモリセルアレイＭＣＡからのデータの読み出しを行うための駆動回路として機能する。なお、図３に示した半導体装置１１０では、駆動回路ＤＲＶ１は、一例として、記憶装置１００の読み出し回路ＲＤＣを有する。

【0124】

プロセッサＰＲＣは、例えば、記憶装置１００を制御する機能を有する。具体的には、例えば、プロセッサＰＲＣは、駆動回路ＤＲＶ１と、駆動回路ＤＲＶ２と、に対して、メモリセルアレイＭＣＡへのデータの書き込み、またはメモリセルアレイＭＣＡからのデータの読み出しを行うための命令信号を送信する機能を有する。

【0125】

また、プロセッサＰＲＣは、例えば、演算器を有する回路としてもよい。具体的には、例えば、プロセッサＰＲＣは、メモリセルアレイＭＣＡから読み出したデータを用いて、演算を行って、演算結果をデータとしてメモリセルアレイＭＣＡに書き込む機能を有してもよい。

【0126】

上記より、プロセッサＰＲＣは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、積和演算器、関数回路などを有してもよい。

【0127】

図３に示す通り、半導体装置１１０を、Ｓｉトランジスタを有する回路を層ＳＩＬＲに設け、ＯＳトランジスタを有する回路を層ＳＩＬＲの上方の層ＯＳＬＲ１（層ＯＳＬＲ２）に設けた構成にすることによって、記憶装置１００の回路面積を低減することができる。また、プロセッサＰＲＣの上方に、メモリセルアレイＭＣＡを設けることによって、データ転送の際のオーバーヘッドに要する時間を低減することができ、記憶装置１００の読み出し速度を速くすることができる。

【0128】

なお、本発明の一態様の記憶装置は、上述した記憶装置１００の構成に限定されない。本発明の一態様の記憶装置は、状況に応じて、記憶装置１００の構成を変更したものとしてもよい。例えば、記憶装置１００において、配線ＣＶＬ２、配線ＶＳＳＬなどが与える定電圧が互いに等しい場合、配線ＣＶＬ２、配線ＶＳＳＬなどは、１本の配線としてまとめてもよい。

【0129】

＜動作例＞
次に、図１の記憶装置１００の動作例について、説明する。

【0130】

図４Ａは、メモリセルＭＣ、及びメモリセルＭＣｒのそれぞれにデータを書き込む動作の一例を示したタイミングチャートである。具体的には、図４Ａのタイミングチャートは、時刻Ｔ１１から時刻Ｔ１５までの間及びその近傍の時刻での、配線ＷＷＬと、配線ＷＢＬと、配線ＲＷＬと、メモリセルＭＣのノードＮと、メモリセルＭＣｒのノードＮｒと、の電位の変化を示している。なお、図４Ａでは、高レベル電位をＨｉｇｈと表記し、低レベル電位をＬｏｗと表記している。

【0131】

また、本動作例では、メモリセルＭＣｒは、メモリセルＭＣの参照メモリセルとして機能するものとする。

【0132】

また、本動作例において、配線ＣＶＬ１、及び配線ＣＶＬ２が与える定電圧をそれぞれ接地電位とする。

【0133】

図４Ａのタイミングチャートでは、メモリセルＭＣに、データとして高レベル電位を書き込む動作例を示している。

【0134】

時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＷＬ、配線ＷＢＬ及び配線ＲＷＬのそれぞれには、低レベル電位が入力されている。特に、配線ＷＷＬは、メモリセルＭＣに含まれているトランジスタＭ２のゲートに電気的に接続されているため、トランジスタのＭ２のゲートには、低レベル電位が入力される。そのため、トランジスタＭ２は、オフ状態となる。また、配線ＲＷＬは、メモリセルＭＣに含まれているトランジスタＭ３のゲートに電気的に接続されているため、トランジスタのＭ３のゲートには、低レベル電位が入力される。そのため、トランジスタＭ３は、オフ状態となる。

【0135】

また、ノードＮ、ノードＮｒの電位については、この時点では不明としている。そのため、図４Ａのタイミングチャートでは、時刻Ｔ１１から時刻Ｔ１２までの間における、ノードＮ、ノードＮｒの電位をハッチングで示している。

【0136】

時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＢＬには、高レベル電位が入力されている。

【0137】

時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＷＷＬには、高レベル電位が入力されている。これにより、トランジスタＭ２のゲートには、高レベル電位が入力される。そのため、トランジスタＭ２は、オン状態となる。

【0138】

トランジスタＭ２がオン状態になることにより、配線ＷＢＬと容量Ｃ１の第１端子との間が導通状態となる。このため、ノードＮの電位は、配線ＷＢＬから入力される高レベル電位となる。

【0139】

時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＷＬには、低レベル電位が入力されている。配線ＷＷＬは、メモリセルＭＣに含まれているトランジスタＭ２のゲートに電気的に接続されているため、トランジスタのＭ２のゲートには、低レベル電位が入力される。そのため、トランジスタＭ２は、オフ状態となる。

【0140】

トランジスタＭ２がオフ状態になることにより、配線ＷＢＬと容量Ｃ１の第１端子との間が非導通状態となる。このとき、メモリセルＭＣには、容量Ｃ１によって、ノードＮの電位、つまり配線ＷＢＬから入力された高レベル電位が保持される。

【0141】

一方、メモリセルＭＣｒには、メモリセルＭＣと同様の動作によって、メモリセルＭＣに書き込まれるデータの論理が反転されたデータを保持する。例えば、本動作例では、メモリセルＭＣに高レベル電位が保持されている場合、メモリセルＭＣｒには、容量Ｃ１ｒによって、ノードＮｒの電位、つまり配線ＷＢＬから入力された低レベル電位が保持されているものとする。

【0142】

なお、配線ＷＢＬに与えられている高レベル電位は、メモリセルＭＣにデータが書き込まれた後では、時刻Ｔ１２より前の電位（例えば、低レベル電位など）に戻してもよい。図４Ａのタイミングチャートでは、時刻Ｔ１５以降において、配線ＷＢＬの電位を高レベル電位から低レベル電位に変化させている。

【0143】

上記の動作例によって、メモリセルＭＣ、及びメモリセルＭＣｒに、データを書き込むことができる。また、上記では、メモリセルＭＣには高レベル電位を書き込む動作例を示したが、メモリセルＭＣに書き込まれるデータとしては、低レベル電位としてもよい。また、このとき、メモリセルＭＣｒには、高レベル電位が書き込まれていることが好ましい。

【0144】

次に、メモリセルＭＣからデータを読み出す動作例について、説明する。

【0145】

図４Ｂは、メモリセルＭＣ、及びメモリセルＭＣｒのそれぞれからデータを読み出す動作の一例を示したタイミングチャートである。具体的には、図４Ｂのタイミングチャートは、時刻Ｔ２１から時刻Ｔ２３までの間及びその近傍の時刻での、配線ＲＷＬと、配線ＳＡＥＮと、配線ＢＬと、配線ＢＬＢと、配線ＶＯＬＰと、配線ＯＬと、の電位の変化を示している。また、図４Ｂのタイミングチャートには、配線ＢＬに流れる電流Ｉ_ＢＬと、配線ＢＬＢに流れる電流Ｉ_ＢＬＢと、のそれぞれの電流量の変化も示している。なお、図４Ｂでは、高レベル電位をＨｉｇｈと表記し、低レベル電位をＬｏｗと表記している。

【0146】

また、本動作例では、配線ＶＤＤＬが与える定電圧を高レベル電位とし、配線ＶＳＳＬが与える定電圧を低レベル電位とする。

【0147】

時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＡＥＮに低レベル電位が入力される。特に、配線ＳＡＥＮは、読み出し回路ＲＤＣに含まれているトランジスタＴｒ１及びトランジスタＴｒ１ｍのそれぞれのゲートに電気的に接続されているため、トランジスタＴｒ１及びトランジスタＴｒ１ｍのゲートには、低レベル電位が入力される。そのため、トランジスタＴｒ１及びトランジスタＴｒ１ｍは、オン状態となる。

【0148】

このとき、トランジスタＴｒ４の第１端子には、トランジスタＴｒ１を介して、配線ＶＤＤＬからの高レベル電位が与えられる。同様に、トランジスタＴｒ４ｍの第１端子には、トランジスタＴｒ１ｍを介して、配線ＶＤＤＬからの高レベル電位が与えられる。

【0149】

また、トランジスタＴｒ２の第１端子と、トランジスタＴｒ２のゲートと、トランジスタＴｒ３のゲートには、トランジスタＴｒ１を介して、配線ＶＤＤＬからの高レベル電位が与えられる。このとき、トランジスタＴｒ２及びトランジスタＴｒ３のそれぞれのしきい値電圧が適切な範囲内であるものとすることで、トランジスタＴｒ２及びトランジスタＴｒ３のそれぞれはオフ状態となる。同様に、トランジスタＴｒ２ｍの第１端子と、トランジスタＴｒ２ｍのゲートと、トランジスタＴｒ３ｍのゲートには、トランジスタＴｒ１ｍを介して、配線ＶＤＤＬからの高レベル電位が与えられる。このとき、トランジスタＴｒ２ｍ及びトランジスタＴｒ３ｍのそれぞれのしきい値電圧が適切な範囲内であるものとすることで、トランジスタＴｒ２ｍ及びトランジスタＴｒ３ｍのそれぞれはオフ状態となる。

【0150】

また、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＶＯＬＰに電圧Ｖ_ＲＥＡＤが入力される。このため、読み出し回路ＲＤＣに含まれているトランジスタＴｒ４及びトランジスタＴｒ４ｍのそれぞれのゲートには、Ｖ_ＲＥＡＤが与えられる。

【0151】

トランジスタＴｒ４は、例えば、配線ＢＬに与える電流を調整するトランジスタとして機能する。例えば、トランジスタＴｒ４のゲートにアナログ電位としてＶ_ＲＥＡＤが与えることによって、トランジスタＴｒ４の第１端子と第２端子との間に、Ｖ_ＲＥＡＤに応じた電流を流すことができる。同様に、例えば、トランジスタＴｒ４ｍのゲートにアナログ電位としてＶ_ＲＥＡＤが与えることによって、トランジスタＴｒ４ｍの第１端子と第２端子との間に、Ｖ_ＲＥＡＤに応じた電流を流すことができる。

【0152】

なお、トランジスタＴｒ４は、例えば、スイッチング素子として機能してもよい。具体的には、トランジスタＴｒ４は、導通状態のときに、トランジスタＴｒ４の第１端子に入力された電位を第２端子に出力するものとしてもよい。この場合、トランジスタＴｒ４は、ｎチャネル型トランジスタとしてもよいし、ｐチャネル型トランジスタとしてもよい。

【0153】

ここで、例えば、メモリセルＭＣ（メモリセルＭＣｒ）のトランジスタＭ１及びトランジスタＭ３（トランジスタＭ１ｒ及びトランジスタＭ３ｒ）がＯＳトランジスタであるとき、メモリセルＭＣ（メモリセルＭＣｒ）に流れるＩ_ＢＬ（Ｉ_ＢＬＢ）は、トランジスタＭ１及びトランジスタＭ３（トランジスタＭ１ｒ及びトランジスタＭ３ｒ）がＳｉトランジスタのときよりも小さくなる。メモリセルＭＣ（メモリセルＭＣｒ）に流れるＩ_ＢＬ（Ｉ_ＢＬＢ）が小さい場合、トランジスタＴｒ４（トランジスタＴｒ４ｍ）はゲートにアナログ電位を与えて配線ＢＬ（配線ＢＬＢ）に流れる電流を制御する必要が無い場合がある。この場合、トランジスタＴｒ４は、スイッチング素子として機能させてもよい。一方、トランジスタＭ１及びトランジスタＭ３（トランジスタＭ１ｒ及びトランジスタＭ３ｒ）がＳｉトランジスタであるとき、メモリセルＭＣ（メモリセルＭＣｒ）に流れるＩ_ＢＬ（Ｉ_ＢＬＢ）が大きくなるため、トランジスタＴｒ４（トランジスタＴｒ４ｍ）はゲートにアナログ電位を与えて配線ＢＬ（配線ＢＬＢ）に流れる電流を制御する必要がある。このため、メモリセルＭＣ（メモリセルＭＣｒ）のトランジスタＭ１及びトランジスタＭ３（トランジスタＭ１ｒ及びトランジスタＭ３ｒ）としてＯＳトランジスタを適用することで、トランジスタＴｒ４（トランジスタＴｒ４ｍ）はスイッチング素子として用いることができるため、配線ＢＬ（配線ＢＬＢ）に流れる電流を制御するためのトランジスタＴｒ４（トランジスタＴｒ４ｍ）のゲートに入力するアナログ電位を生成する必要はなくなる。

【0154】

さらに、時刻Ｔ２１から時刻Ｔ２２までの間において、メモリセルアレイＭＣＡに含まれている複数のメモリセルＭＣの一に電気的に接続されている配線ＲＷＬに高レベル電位が入力される。また、そのメモリセルＭＣの一に対応する参照メモリセルであるメモリセルＭＣｒに電気的に接続されている配線ＲＷＬに高レベル電位が入力される。以後、複数のメモリセルＭＣの一を単にメモリセルＭＣと記載し、そのメモリセルＭＣに対応する参照メモリセルをメモリセルＭＣｒと記載する。

【0155】

メモリセルＭＣに電気的に接続されている配線ＲＷＬに高レベル電位が入力されることによって、メモリセルＭＣに含まれているトランジスタＭ３がオン状態となる。また、メモリセルＭＣｒに含まれているトランジスタＭ３ｒがオン状態となる。

【0156】

ところで、メモリセルＭＣに含まれているトランジスタＭ１の第２端子には、接地電位が入力されているため、トランジスタＭ１の第１端子－第２端子間に流れる電流は、トランジスタＭ１のゲートの電位（ノードＮの電位）に応じて決まる。同様に、メモリセルＭＣｒに含まれているトランジスタＭ１ｒの第２端子には、接地電位が入力されているため、トランジスタＭ１ｒの第１端子－第２端子間に流れる電流は、トランジスタＭ１ｒのゲート（ノードＮｒ）の電位に応じて決まる。

【0157】

ここで、例えば、メモリセルＭＣに含まれているトランジスタＭ１のゲートの電位が高レベル電位であるとき、トランジスタＭ１のゲート－ソース間電圧は、高レベル電位と接地電位との電位差となる。このとき、トランジスタＭ１の第１端子－第２端子間に流れる電流をＩ_{Ｖｈｉｇｈ}とする。また、例えば、トランジスタＭ１のゲートの電位が低レベル電位であるとき、トランジスタＭ１のゲート－ソース間電圧は、低レベル電位と接地電位との電位差となる。このとき、トランジスタＭ１の第１端子－第２端子間に流れる電流をＩ_Ｖｌｏｗとする。なお、トランジスタＭ１のゲート－ソース間電圧において、高レベル電位と接地電位との電位差は、低レベル電位と接地電位との電位差よりも高いため、Ｉ_{Ｖｈｉｇｈ}は、Ｉ_Ｖｌｏｗよりも大きくなる。

【0158】

また、トランジスタＭ１の第１端子－第２端子間に電流が流れ、かつトランジスタＭ３がオン状態であるため、配線ＢＬと配線ＣＶＬ２との間が導通状態となる。トランジスタＭ１の第１端子－第２端子間に流れる電流がＩ_{Ｖｈｉｇｈ}であるときの配線ＢＬの電位をＶ_ＬＲＳとし、トランジスタＭ１の第１端子－第２端子間に流れる電流がＩ_Ｖｌｏｗであるときの配線ＢＬの電位をＶ_ＨＲＳとする。なお、Ｉ_{Ｖｈｉｇｈ}はＩ_Ｖｌｏｗよりも大きいため、Ｖ_ＨＲＳはＶ_ＬＲＳよりも高くなる。

【0159】

また、例えば、メモリセルＭＣｒに含まれているトランジスタＭ１のゲートの電位が高レベル電位、又は低レベル電位であるとき、トランジスタＭ１の第１端子－第２端子間に流れる電流は、メモリセルＭＣと同様に、Ｉ_{Ｖｈｉｇｈ}又はＩ_Ｖｌｏｗとすることができる。また、同様に、トランジスタＭ１の第１端子－第２端子間に流れる電流がＩ_{Ｖｈｉｇｈ}であるときの配線ＢＬＢの電位をＶ_ＬＲＳとし、トランジスタＭ１の第１端子－第２端子間に流れる電流がＩ_Ｖｌｏｗであるときの配線ＢＬＢの電位をＶ_ＨＲＳとしてもよい。

【0160】

また、例えば、メモリセルＭＣｒに含まれているトランジスタＭ１ｒのゲートの電位は中間電位としてもよい。ここでの中間電位は、例えば、低レベル電位よりも高く、高レベル電位よりも低い電位とする。そして、トランジスタＭ１ｒのゲート－ソース間電圧が、中間電位－接地電位となるとき、トランジスタＭ１ｒの第１端子－第２端子間に流れる電流をＩ_Ｖｒｅｆとする。また、トランジスタＭ１ｒの第１端子－第２端子間に流れる電流がＩ_Ｖｒｅｆであるときの配線ＢＬＢの電位をＶ_ｒｅｆとする。なお、Ｉ_ＶｒｅｆはＩ_Ｖｌｏｗよりも大きくＩ_{Ｖｈｉｇｈ}よりも小さい電流とし、Ｖ_ｒｅｆはＶ_ＬＲＳよりも高くＶ_ＨＲＳよりも低い電位とする。

【0161】

なお、時刻Ｔ２１から時刻Ｔ２２までの間において、読み出し回路ＲＤＣは駆動状態ではないとものとする。ここでは、一例として、回路ＯＰＣから出力される電位（つまり、配線ＯＬの電位）を低レベル電位とする。

【0162】

時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＳＡＥＮに高レベル電位が入力される。これにより、トランジスタＴｒ１及びトランジスタＴｒ１ｍのそれぞれのゲートには、高レベル電位が入力されるため、トランジスタＴｒ１及びトランジスタＴｒ１ｍは、オフ状態となる。

【0163】

トランジスタＴｒ１がオフ状態になると、配線ＢＬの電流Ｉ_ＢＬは、トランジスタＴｒ１を介してではなく、トランジスタＴｒ２を介して、配線ＶＤＤＬから流れるようになる。また、トランジスタＴｒ２はダイオード接続の構成となっているため、トランジスタＴｒ２のゲートの電位は、トランジスタＴｒ２の第１端子－第２端子間に電流Ｉ_ＢＬが流れるような電位になる。

【0164】

また、トランジスタＴｒ２とトランジスタＴｒ３とによって、カレントミラー回路ＣＭが構成されているため、トランジスタＴｒ３の第１端子－第２端子間には、トランジスタＴｒ２の第１端子－第２端子間に流れる電流Ｉ_ＢＬとほぼ等しい電流が流れる。なお、本動作例では、トランジスタＴｒ３の第１端子－第２端子間に流れる電流をＩ_ＢＬとする。

【0165】

トランジスタＴｒ１ｍがオフ状態になると、配線ＢＬＢの電流Ｉ_ＢＬＢは、トランジスタＴｒ１ｍを介してではなく、トランジスタＴｒ２ｍを介して、配線ＶＤＤＬから流れるようになる。また、トランジスタＴｒ２ｍはダイオード接続の構成となっているため、トランジスタＴｒ２ｍのゲートの電位は、トランジスタＴｒ２ｍの第１端子－第２端子間に電流Ｉ_ＢＬＢが流れるような電位になる。

【0166】

また、トランジスタＴｒ２ｍとトランジスタＴｒ３ｍとによって、カレントミラー回路ＣＭｒが構成されているため、トランジスタＴｒ３ｍの第１端子－第２端子間には、トランジスタＴｒ２ｍの第１端子－第２端子間に流れる電流Ｉ_ＢＬＢとほぼ等しい電流が流れる。なお、本動作例では、トランジスタＴｒ３ｍの第１端子－第２端子間に流れる電流をＩ_ＢＬＢとする。

【0167】

次に、カレントミラー回路ＣＭｄについて考える。トランジスタＴｒ３ｍの第１端子－第２端子間には、電流Ｉ_ＢＬＢが流れるため、トランジスタＴｒ５ｍの第１端子－第２端子間には、電流Ｉ_ＢＬＢが流れる。このとき、トランジスタＴｒ５ｍはダイオード接続の構成となっているため、トランジスタＴｒ５ｍのゲートの電位は、トランジスタＴｒ５ｍの第１端子－第２端子間に電流Ｉ_ＢＬＢが流れるような電位になる。

【0168】

ところで、回路ＯＰＣは、回路ＯＰＣの入力端子の電位に応じた電位を、回路ＯＰＣの出力端子から出力する機能を有する場合、つまり、例えば、回路ＯＰＣの入力端子の入力インピーダンスが高く、回路ＯＰＣの入力端子に電流が流れない場合、トランジスタＴｒ３の第１端子－第２端子間に流れる電流と、トランジスタＴｒ５の第１端子－第２端子間に流れる電流と、は互いに等しくなるように、トランジスタＴｒ３及びトランジスタＴｒ５のそれぞれのインピーダンスが定まる。

【0169】

例えば、電流Ｉ_ＢＬＢよりも電流Ｉ_ＢＬのほうが大きい場合、トランジスタＴｒ５のインピーダンスが高くなるため、回路ＯＰＣの入力端子への入力電位は高くなる。一方、電流Ｉ_ＢＬＢよりも電流Ｉ_ＢＬの方が小さい場合、トランジスタＴｒ５のインピーダンスが低くなるため、回路ＯＰＣの入力端子への入力電位は低くなる。つまり、電流Ｉ_ＢＬが電流Ｉ_ＢＬＢよりも大きいとき、回路ＯＰＣは回路ＯＰＣの一方の出力端子に高レベル電位を出力し、また、電流Ｉ_ＢＬが電流Ｉ_ＢＬＢよりも小さいとき、回路ＯＰＣは回路ＯＰＣの一方の出力端子に低レベル電位を出力する。

【0170】

例えば、メモリセルＭＣに高レベル電位が保持され、メモリセルＭＣｒに低レベル電位又は中間電位が保持されているとき、配線ＢＬに流れる電流はＩ_{Ｖｈｉｇｈ}となり、配線ＢＬＢに流れる電流はＩ_Ｖｌｏｗ、又はＩ_Ｖｒｅｆとなる。このとき、回路ＯＰＣは回路ＯＰＣの出力端子に高レベル電位を出力する。また、例えば、メモリセルＭＣに低レベル電位が保持され、メモリセルＭＣｒに高レベル電位又は中間電位が保持されているとき、配線ＢＬに流れる電流はＩ_{Ｖｈｉｇｈ}となり、配線ＢＬＢに流れる電流はＩ_Ｖｌｏｗ、又はＩ_Ｖｒｅｆとなる。このとき、回路ＯＰＣは回路ＯＰＣの出力端子に低レベル電位を出力する。

【0171】

以上より、読み出し回路ＲＤＣは、時刻Ｔ２１から時刻Ｔ２３までの間、及びその近傍の動作を行うことによって、メモリセルＭＣに保持された電位を読み出すことができる。

【0172】

なお、本発明の一態様の記憶装置が行う動作は、本実施の形態で説明した動作例に限定されない。本実施の形態で説明した動作例は、状況に応じて適宜変更することができる。例えば、読み出し動作において、時刻Ｔ２１に、配線ＲＷＬに高レベル電位を与え、かつ配線ＶＯＬＰにＶ_ＲＥＡＤを与えているが、配線ＲＷＬ及び配線ＶＯＬＰに電位を与えるタイミングは互いに異なっていてもよい。具体的には、例えば、配線ＶＯＬＰにＶ_ＲＥＡＤを与えた後に、配線ＲＷＬに高レベル電位を与える動作としてもよい。

【0173】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0174】

（実施の形態２）
本実施の形態では、上記の実施の形態で説明した記憶装置１００とは異なる、別の構成例の記憶装置について説明する。

【0175】

＜構成例２＞
図５は、本発明の一態様の記憶装置の構成例を示す回路図である。記憶装置１００Ａは、記憶装置１００の変形例であって、読み出し回路ＲＤＣにおいてトランジスタＴｒ４及びトランジスタＴｒ４ｍを設けていない点で、記憶装置１００と異なる。

【0176】

記憶装置１００Ａには、トランジスタＴｒ４が設けられていないため、配線ＢＬに電流Ｉ_ＢＬを流さないようにするには、つまり、メモリセルアレイＭＣＡからデータの読み出しを行わないときには、配線ＢＬに電気的に接続されている全てのメモリセルＭＣにおいて、トランジスタＭ３をオフ状態にすればよい。また、全てのメモリセルＭＣのうちの一からデータを読み出すとき、そのメモリセルＭＣのトランジスタＭ３をオン状態にし、それ以外のメモリセルＭＣのトランジスタＭ３をオフ状態にすればよい。同様に、記憶装置１００Ａには、トランジスタＴｒ４ｍが設けられていないため、配線ＢＬＢに電流Ｉ_ＢＬＢを流さないようにするには、配線ＢＬＢに電気的に接続されている全てのメモリセルＭＣｒにおいて、トランジスタＭ３ｒをオフ状態にすればよい。また、全てのメモリセルＭＣｒのうちの一からデータを読み出すとき、そのメモリセルＭＣｒのトランジスタＭ３ｒをオン状態にし、それ以外のメモリセルＭＣｒのトランジスタＭ３ｒをオフ状態にすればよい。

【0177】

この場合、トランジスタＭ３、トランジスタＭ３ｒとしては、上述した通り、オフ電流を低くできるＯＳトランジスタを適用することが好ましい。

【0178】

記憶装置１００Ａは、記憶装置１００にトランジスタＴｒ４、及びトランジスタＴｒ４ｍを設けない構成となっているため、記憶装置１００Ａは、記憶装置１００よりも面積を低減して作製することができる。また、記憶装置１００Ａにおいて、トランジスタＴｒ４、及びトランジスタＴｒ４ｍのゲートに電圧を入力する必要がなくなるため、記憶装置１００Ａは、記憶装置１００よりも消費電力を低減することができる。

【0179】

＜構成例３＞
図６に示す記憶装置１００Ｂは、記憶装置１００の変形例である。具体的には、記憶装置１００Ｂは、記憶装置１００の読み出し回路ＲＤＣにおいて、トランジスタＴｒ４をトランジスタＯＴｒ４に置き換え、トランジスタＴｒ４ｍをトランジスタＯＴｒ４ｍに置き換え、トランジスタＴｒ５をトランジスタＯＴｒ５に置き換え、トランジスタＴｒ５ｍをトランジスタＯＴｒ５ｍに置き換えた構成となっている。

【0180】

上述したとおり、記憶装置１００において、トランジスタＴｒ４、トランジスタＴｒ４ｍ、トランジスタＴｒ５、及びトランジスタＴｒ５ｍのそれぞれは、ｎチャネル型トランジスタである。そのため、トランジスタＯＴｒ４、トランジスタＯＴｒ４ｍ、トランジスタＯＴｒ５、及びトランジスタＯＴｒ５ｍのそれぞれは、例えば、ＯＳトランジスタを用いることができる。

【0181】

また、トランジスタＴｒ１、トランジスタＴｒ１ｍ、トランジスタＴｒ２、トランジスタＴｒ２ｍ、トランジスタＴｒ３、トランジスタＴｒ３ｍ、及び回路ＯＰＣに含まれているトランジスタのそれぞれをＳｉトランジスタとする。

【0182】

ここで、読み出し回路ＲＤＣ内において、トランジスタＯＴｒ４、トランジスタＯＴｒ４ｍ、トランジスタＯＴｒ５、及びトランジスタＯＴｒ５ｍを含む回路を回路ＲＤＣａとし、トランジスタＴｒ１、トランジスタＴｒ１ｍ、トランジスタＴｒ２、トランジスタＴｒ２ｍ、トランジスタＴｒ３、トランジスタＴｒ３ｍ、及び回路ＯＰＣを含む回路を回路ＲＤＣｂとする。つまり、読み出し回路ＲＤＣにおいて、ＯＳトランジスタを含む回路を回路ＲＤＣａとし、Ｓｉトランジスタを含む回路を回路ＲＤＣｂとする。

【0183】

読み出し回路ＲＤＣに含まれているトランジスタを上述した通りに定義することにより、例えば、シリコンを有する半導体基板上にＳｉトランジスタを含む回路ＲＤＣｂを形成して、回路ＲＤＣｂの上方にＯＳトランジスタを含む回路ＲＤＣａを形成することができる。また、メモリセルアレイＭＣＡは、回路ＲＤＣｂの上方に回路ＲＤＣａと同時に形成されてもよいし、回路ＲＤＣａを形成した後に回路ＲＤＣａの上方に形成されてもよい。回路ＲＤＣａの上方に回路ＲＤＣｂを形成することによって、読み出し回路ＲＤＣの回路面積を小さくすることができる。

【0184】

具体的には、例えば、記憶装置１００Ｂを図３の半導体装置に適用する場合、層ＯＳＬＲ２にメモリセルアレイＭＣＡを設け、層ＯＳＬＲ１に回路ＲＤＣａを設け、層ＳＩＬＲに回路ＲＤＣｂを設ければよい。

【0185】

また、ＯＳトランジスタのオン電流は、Ｓｉトランジスタのオン電流よりも小さくなる。配線ＢＬ、及び配線ＢＬＢに流れる電流の量が小さい場合、図１の記憶装置１００の読み出し回路ＲＤＣに含まれているトランジスタＴｒ４、及びトランジスタＴｒ４ｍのそれぞれを、図６に示す記憶装置１００Ｂのとおり、ＯＳトランジスタである、トランジスタＯＴｒ４及びトランジスタＯＴｒ４ｍに置き換えることができる。

【0186】

なお、図６の記憶装置１００Ｂは、カレントミラー回路ＣＭｄに含まれているトランジスタをＯＳトランジスタとして、カレントミラー回路ＣＭｄが回路ＲＤＣａに含まれている構成となっているが、本発明の一態様は、これに限定されない。例えば、図６の記憶装置１００Ｂは、カレントミラー回路ＣＭｄに含まれているトランジスタをＳｉトランジスタとして、カレントミラー回路ＣＭｄが回路ＲＤＣｂに含まれている構成としてもよい（図示しない）。この構成は、トランジスタＴｒ５及びトランジスタＴｒ５ｍに流れるオン電流を増やしたい場合に好適である。

【0187】

＜構成例４＞
図７は、本発明の一態様の記憶装置の構成例を示す回路図である。記憶装置１００Ｃは、記憶装置１００の変形例でもあって、メモリセルアレイＭＣＡにおいて、メモリセルＭＣ及びメモリセルＭＣｒの構成が記憶装置１００と異なっている。

【0188】

ここで、記憶装置１００ＣのメモリセルアレイＭＣＡに含まれているメモリセルＭＣ及びメモリセルＭＣｒの構成について説明する。

【0189】

記憶装置１００Ｃに含まれているメモリセルＭＣは、記憶装置１００に含まれているメモリセルＭＣにトランジスタＭ３を設けていない構成となっている。つまり、記憶装置１００ＣのメモリセルＭＣは、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する。

【0190】

記憶装置１００ＣのメモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＣＶＬ２に電気的に接続され、トランジスタＭ１の第２端子は、配線ＢＬに電気的に接続され、トランジスタＭ１のゲートは、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ２の第２端子は、配線ＷＢＬに電気的に接続され、トランジスタＭ２のゲートは、配線ＷＷＬに電気的に接続されている。容量Ｃ１の第２端子は、配線ＲＷＬに電気的に接続されている。

【0191】

なお、図７の記憶装置１００Ｃにおいて、トランジスタＭ１のゲートと、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、の電気的な接続点をノードＮとしている。

【0192】

また、図７の記憶装置１００Ｃにおいて、メモリセルＭＣｒは、メモリセルＭＣと同様の構成となっている。そのため、メモリセルＭＣｒが有する回路素子などには、メモリセルＭＣが有する回路素子などと区別をするため、符号に「ｒ」を付している。つまり、メモリセルＭＣｒは、トランジスタＭ１ｒと、トランジスタＭ２ｒと、容量Ｃ１ｒと、を有する。

【0193】

また、図７には、メモリセルＭＣの読み出しビット線として、配線ＢＬを図示しているが、メモリセルＭＣｒの読み出しビット線としては、配線ＢＬＢを図示している。メモリセルＭＣｒにおいて、トランジスタＭ１ｒの第２端子は、配線ＢＬＢに電気的に接続されている。

【0194】

配線ＢＬ、配線ＢＬＢ、配線ＷＷＬ、配線ＷＢＬ、及び配線ＣＶＬ２のそれぞれの機能については、実施の形態１での図１の記憶装置１００の記載を参酌する。

【0195】

配線ＲＷＬは、メモリセルアレイＭＣＡに含まれている複数のメモリセルＭＣのうち、データの読み出しが行われるメモリセルＭＣを選択するための読み出しワード線として機能する。

【0196】

配線ＲＷＬを読み出しワード線として機能するには、例えば、あらかじめ、メモリセルＭＣにデータを書き込むときに配線ＲＷＬに高レベル電位を印加し、当該データを容量Ｃ１の第１端子に書き込んだ後にトランジスタＭ２をオフ状態にする。つまり、容量Ｃ１の第１端子にデータを書き込んだ後にノードＮをフローティング状態にする。その後に、配線ＲＷＬに低レベル電位を与えて、トランジスタＭ１のゲート（ノードＮ）の電位を容量結合によって低下させて、トランジスタＭ１をオフ状態にする。そして、メモリセルＭＣからデータを読み出すときは、配線ＲＷＬが与える電位を低レベル電位から高レベル電位に変化させて、トランジスタＭ１をオン状態にすればよい。このとき、トランジスタＭ１の第１端子－第２端子間には、トランジスタＭ１のゲート－ソース間電圧に応じた電流が流れる。ここで、配線ＣＶＬ２が与える定電位を接地電位としたとき、トランジスタＭ１の第１端子－第２端子間に流れる電流の量は、トランジスタＭ１のゲート（ノードＮ）の電位によって決まる。このとき、配線ＢＬからトランジスタＭ１を介して配線ＣＶＬ２に流れる電流の量から、メモリセルＭＣに書き込まれたデータを読み出すことができる。

【0197】

図１に示した記憶装置１００では、メモリセルＭＣ（メモリセルＭＣｒ）に含まれているトランジスタＭ３（トランジスタＭ３ｒ）のオン状態又はオフ状態を切り替えることによって、メモリセルアレイＭＣＡからデータの読み出しを行うメモリセルＭＣ（メモリセルＭＣｒ）を選択することができる。一方、図７に示した記憶装置１００Ｃでは、データの読み出しが行われないメモリセルＭＣ（メモリセルＭＣｒ）において、そのメモリセルＭＣ（メモリセルＭＣｒ）に電気的に接続されている配線ＲＷＬに低レベル電位を入力してトランジスタＭ１（トランジスタＭ１ｒ）をオフ状態にして、かつデータの読み出しが行われるメモリセルＭＣ（メモリセルＭＣｒ）において、そのメモリセルＭＣ（メモリセルＭＣｒ）に電気的に接続されている配線ＲＷＬに高レベル電位を入力してトランジスタＭ１（トランジスタＭ１ｒ）をオン状態にすることによって、メモリセルアレイＭＣＡからデータの読み出しを行うメモリセルＭＣ（メモリセルＭＣｒ）を選択することができる。

【0198】

記憶装置１００Ｃは、記憶装置１００のメモリセルＭＣ（メモリセルＭＣｒ）にトランジスタＭ３（トランジスタＭ３ｒ）を設けない構成となっているため、記憶装置１００ＣのメモリセルＭＣ（メモリセルＭＣｒ）を構成する回路面積を低減することができる。また、メモリセルアレイＭＣＡにおいて、メモリセルＭＣ（メモリセルＭＣｒ）の回路面積を低減した分に新たにメモリセルＭＣ（メモリセルＭＣｒ）を設けることによって、メモリセルアレイＭＣＡのセル密度を高くすることができる。

【0199】

なお、上述した記憶装置１００Ａ、記憶装置１００Ｂ、及び記憶装置１００Ｃの動作については、実施の形態１で説明した動作例を参酌する。

【0200】

なお、本発明の一態様の記憶装置は、上述した記憶装置１００Ａ、記憶装置１００Ｂ、及び記憶装置１００Ｃに限定されない。本発明の一態様の記憶装置は、状況に応じて、記憶装置１００Ａ、記憶装置１００Ｂ、及び記憶装置１００Ｃのそれぞれの回路構成を変更したものとしてもよい。

【0201】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0202】

（実施の形態３）
本実施の形態では、上記実施の形態で説明した記憶装置の構成例、及び記憶装置に適用できるトランジスタの構成例について説明する。

【0203】

＜記憶装置の構成例＞
図８に示す記憶装置は、トランジスタ３００と、トランジスタ４００と、トランジスタ５００と、容量素子６００と、を有している。図１１Ａは、トランジスタ４００、及びトランジスタ５００のチャネル長方向の断面図であり、図１１Ｂは、トランジスタ４００、及びトランジスタ５００のチャネル幅方向の断面図であり、図１１Ｃはトランジスタ３００のチャネル幅方向の断面図である。

【0204】

トランジスタ４００、及びトランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ４００、及びトランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ４００としては、例えば、上記実施の形態で説明したメモリセルアレイＭＣＡのメモリセルＭＣに含まれているトランジスタＭ１などとすることができ、また、トランジスタ５００としては、例えば、上記実施の形態で説明したメモリセルアレイＭＣＡのメモリセルＭＣに含まれているトランジスタＭ２などとすることができる。特に、ＯＳトランジスタはオフ電流が小さいため、トランジスタＭ２を、ＯＳトランジスタとしてトランジスタ５００にすることによって、オフ電流による、保持データの劣化を防ぐことができる。

【0205】

トランジスタ４００は、例えば、トランジスタ３００の上方に設けられ、トランジスタ５００は、例えば、トランジスタ４００の上方に設けられ、容量素子６００は、例えば、トランジスタ５００の上方に設けられている。なお、容量素子６００は、例えば、上記実施の形態で説明したメモリセルアレイＭＣＡのメモリセルＭＣに含まれている容量Ｃ１などとすることができる。なお、別の配線とノードＮとの間に形成される寄生容量が大きい場合は、図８に示す容量素子６００は必ずしも設けなくてもよい。

【0206】

また、図８の記憶装置では、トランジスタ５００は、トランジスタ４００の上方に設けられている構成を示しているが、本発明の一態様は、これに限定されない。例えば、トランジスタ５００は、図９に示す通り、トランジスタ４００と同時に設けられるように同じ高さに位置してもよい。なお、図９では、符号は、トランジスタ３００、トランジスタ４００、トランジスタ５００、及び容量素子６００のみ図示しており、それら以外の符号については省略している。

【0207】

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した記憶装置１００の読み出し回路ＲＤＣに含まれているトランジスタＴｒ１乃至トランジスタＴｒ５、トランジスタＴｒ１ｍ乃至トランジスタＴｒ５ｍのいずれか一などとすることができる。また、例えば、上記実施の形態で説明した記憶装置１００の回路ＯＰＣに含まれているトランジスタなどとすることができる。

【0208】

また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。

【0209】

トランジスタ３００は、図１１Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。

【0210】

なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

【0211】

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、上述した領域は、例えば、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

【0212】

低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。

【0213】

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。

【0214】

なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

【0215】

なお、図８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、など同極性のトランジスタで構成される回路を意味する）とする場合、図１０に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ４００、及びトランジスタ５００と同様の構成にすればよい。なお、トランジスタ４００、及びトランジスタ５００の詳細については後述する。

【0216】

また、図示しないが、図１０の記憶装置には、トランジスタ３００の下方にＳｉトランジスタが設けられていてもよい。このような構成は、例えば、上記実施の形態で説明した記憶装置１００Ｂに適用することができる。具体的には、記憶装置１００Ｂにおいて、トランジスタＭ１をトランジスタ４００とし、トランジスタＭ２をトランジスタ５００とし、トランジスタＯＴｒ４、トランジスタＯＴｒ５、回路ＲＤＣａに含まれているトランジスタをトランジスタ３００とし、回路ＲＤＣｂに含まれているトランジスタを当該Ｓｉトランジスタとすればよい。

【0217】

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。

【0218】

絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

【0219】

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

【0220】

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

【0221】

また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ４００、及びトランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

【0222】

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４００やトランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ４００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

【0223】

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

【0224】

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

【0225】

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、上層の配線などに電気的に接続される導電体３２８、及び導電体３３０が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。つまり、絶縁体３２２、絶縁体３２４、絶縁体３２６、導電体３２８、及び導電体３３０は、まとめて配線層として機能してもよい。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。

【0226】

各プラグ、及び配線（例えば、導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

【0227】

絶縁体３２６、及び導電体３３０上に、更に配線層を設けてもよい。例えば、図８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

【0228】

上記において、導電体３２８及び導電体３３０を含む配線層と、導電体３５６を含む配線層と、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。トランジスタ３００の上方に設けられる配線層は１層にしてもよいし、導電体３５６を含む配線層と同様の配線層を３層以上にしてもよい。

【0229】

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ４００及びトランジスタ５００と、は、バリア層により分離することができ、トランジスタ３００から、トランジスタ４００及びトランジスタ５００への水素の拡散を抑制することができる。

【0230】

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

【0231】

また、図８では、一例として、絶縁体３５４、及び導電体３５６上に、絶縁体３６０が設けられている。例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。当該構成により、トランジスタ３００と、トランジスタ４００及びトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ４００及びトランジスタ５００への水素の拡散を抑制することができる。

【0232】

トランジスタ３００の上方には、絶縁体３６２が設けられている。絶縁体３６２としては、例えば、絶縁体３２０、絶縁体３２２、絶縁体３２４、又は絶縁体３２６と同様の材料を用いることができる。

【0233】

また、絶縁体３６２上には絶縁体４１４、及び絶縁体４１６が、順に積層されて設けられている。絶縁体４１４、及び絶縁体４１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

【0234】

例えば、絶縁体４１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。

【0235】

また、水素に対するバリア性を有する膜として、例えば、絶縁体４１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

【0236】

特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ４００及びトランジスタ５００への混入を防止することができる。また、トランジスタ４００及びトランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ４００及びトランジスタ５００に対する保護膜として用いることに適している。

【0237】

また、例えば、絶縁体４１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体４１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

【0238】

また、絶縁体４１４、及び絶縁体４１６には、例えば、プラグ、又は配線として機能する導電体が埋め込まれていてもよい（図示しない）。また、当該導電体としては、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。また、当該導電体は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００と、トランジスタ４００及びトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ４００及びトランジスタ５００への水素の拡散を抑制することができる。

【0239】

絶縁体４１６の上方には、トランジスタ４００が設けられている。トランジスタ４００は、例えば、トランジスタ５００と同じ構成とすることができる。トランジスタ４００の具体的な構成については、後述するトランジスタ５００の内容を参酌する。

【0240】

トランジスタ４００上には、絶縁体４５０、絶縁体４５２、及び絶縁体４５４が順に積層されて設けられている。また、絶縁体４５０、絶縁体４５２、及び絶縁体４５４には、導電体４５６が形成されている。なお、導電体４５６は、プラグ又は配線としての機能を有する。つまり、絶縁体４５０、絶縁体４５２、絶縁体４５４、及び導電体４５６は、まとめて配線層として機能してもよい。なお、導電体４５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

【0241】

なお、例えば、絶縁体４５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４５０は、絶縁体３２４に用いることができる材料を適用することが好ましい。

【0242】

上記において、導電体４５６を含む配線層について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体４５６を含む配線層と同様の配線層を２層以上にしてもよい。

【0243】

絶縁体４５４、及び導電体４５６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

【0244】

例えば、絶縁体５１０、及び絶縁体５１４には、例えば、絶縁体５１０の下方の領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４、絶縁体４１４などと同様の材料を用いることができる。

【0245】

また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

【0246】

また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

【0247】

特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。

【0248】

絶縁体５１６の上方には、トランジスタ５００が設けられている。

【0249】

図１１Ａ、及び図１１Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、絶縁体５２２の上方と導電体５４２ａ及び導電体５４２ｂの上方に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。

【0250】

また、図１１Ａ、及び図１１Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１１Ａ、及び図１１Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１１Ａ、及び図１１Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。

【0251】

なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。

【0252】

なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図８、図１１Ａ、及び図１１Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

【0253】

ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

【0254】

さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。

【0255】

導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

【0256】

導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。

【0257】

また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。

【0258】

ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。

【0259】

例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。

【0260】

また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。

【0261】

絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。

【0262】

ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。なお、本明細書等では、金属酸化物中の酸素欠損をＶ_Ｏ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。

【0263】

酸素欠損（Ｖ_Ｏ）は、金属酸化物中に含まれる水素と、金属元素と結合している酸素と反応して水になることで、形成される場合がある。金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（Ｖ_Ｏ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（Ｖ_Ｏ）近傍の水素が、酸素欠損（Ｖ_Ｏ）に水素が入った欠陥（以下、Ｖ_ＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶ_ＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。

【0264】

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、又は３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。

【0265】

また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「Ｖ_ＯＨ→Ｖ_Ｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ_２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。

【0266】

また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。

【0267】

また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（Ｖ_Ｏ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。

【0268】

なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖ_Ｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ_２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶ_ＯＨが形成されるのを抑制することができる。

【0269】

また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。

【0270】

絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。

【0271】

絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、又は（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

【0272】

特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。

【0273】

又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。

【0274】

また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。

【0275】

なお、図１１Ａ、及び図１１Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

【0276】

トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種の元素）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。

【0277】

また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

【0278】

ところで、上述したとおり、酸化物５３０に酸素欠損が含まれている場合、酸素欠損に水素が入ることで、酸素欠損と水素とが結合しＶ_ＯＨを形成する場合があり、Ｖ_ＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶ_ＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、Ｖ_ＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。Ｖ_ＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

【0279】

酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。

【0280】

よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

【0281】

また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。

【0282】

また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。

【0283】

なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。

【0284】

酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

【0285】

酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。

【0286】

なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。

【0287】

具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。

【0288】

また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる。

【0289】

また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。

【0290】

これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。

【0291】

また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。

【0292】

ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

【0293】

具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

【0294】

このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。

【0295】

酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。

【0296】

また、図１１Ａ、及び図１１Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。

【0297】

また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。

【0298】

また、図１１Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。

【0299】

酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。

【0300】

絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。

【0301】

絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。

【0302】

特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

【0303】

絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。

【0304】

絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

【0305】

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。

【0306】

加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。

【0307】

また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。

【0308】

なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。

【0309】

第１のゲート電極として機能する導電体５６０は、図１１Ａ、及び図１１Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。

【0310】

導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。

【0311】

また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。

【0312】

絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

【0313】

絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。

【0314】

絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。

【0315】

半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。

【0316】

絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。

【0317】

例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。

【0318】

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。

【0319】

また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。

【0320】

また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。

【0321】

絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

【0322】

特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。

【0323】

また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

【0324】

また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。

【0325】

導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

【0326】

なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。

【0327】

続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。

【0328】

また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。

【0329】

導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

【0330】

図８では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

【0331】

絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

【0332】

導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

【0333】

本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。

【0334】

次に、図８、図９、図１０に図示している、ＯＳトランジスタの別の構成例について説明する。

【0335】

図１２Ａ、及び図１２Ｂに示す構成のトランジスタ５００は、図１１Ａ、及び図１１Ｂに示すトランジスタ５００の変形例であって、図１２Ａは、トランジスタ５００のチャネル長方向の断面図であり、図１２Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図１２Ａ、及び図１２Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。

【0336】

図１２Ａ、及び図１２Ｂに示す構成のトランジスタ５００は、絶縁体５０１及び絶縁体５０２を有する点が、図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００と異なる。

【0337】

図１２Ａ、及び図１２Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体５０１が設けられている。また、絶縁体５７４上、及び絶縁体５０１上に絶縁体５０２が設けられている。

【0338】

図１２Ａ、及び図１２Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体５０２がこれらを覆う構造になっている。つまり、絶縁体５０２は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体５０１の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体５０２と絶縁体５０１によって外部から隔離される。

【0339】

絶縁体５０１及び絶縁体５０２は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体５０１及び絶縁体５０２として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。

【0340】

絶縁体５５２は、絶縁体５８１、絶縁体５０２、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。

【0341】

図１３は、トランジスタ４００及びトランジスタ５００を図１２Ａ、及び図１２Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。

【0342】

また、図１２Ａ、及び図１２Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図１２Ａ、及び図１２Ｂのトランジスタ５００は、変更例として、図１４Ａ、及び図１４Ｂに示すトランジスタにすることができる。図１４Ａはトランジスタのチャネル長方向の断面図であり、図１４Ｂはトランジスタのチャネル幅方向の断面図である。図１４Ａ、及び図１４Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図１２Ａ、及び図１２Ｂに示すトランジスタと異なる。

【0343】

酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。

【0344】

酸化物５３０ｃ１として、例えばＩｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。

【0345】

酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図１１Ａ、及び図１１Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。

【0346】

図１４Ａ、及び図１４Ｂに示す構成のトランジスタは、例えば、図１０に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した記憶装置１００Ｂの回路ＲＤＣａに含まれているトランジスタＯＴｒ４、トランジスタＯＴｒ５、トランジスタＯＴｒ４ｍ、トランジスタＯＴｒ５ｍなどに適用することができる。なお、図１４Ａ、及び図１４Ｂに示すトランジスタは、トランジスタ４００、トランジスタ５００などにも適用することができる。また、図１４Ａ、及び図１４Ｂに示すトランジスタは、本発明の一態様の記憶装置に含まれている、トランジスタ４００、及びトランジスタ５００以外のトランジスタにも適用することができる。

【0347】

図１５は、トランジスタ５００を図１１Ａに示すトランジスタの構成とし、トランジスタ３００を図１４Ａに示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図１３と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図１５に示すように、本発明の一態様の半導体装置は、トランジスタ３００と、トランジスタ４００と、トランジスタ５００と、をＯＳトランジスタとしつつ、トランジスタ３００と、トランジスタ４００と、トランジスタ５００と、のそれぞれを異なる構成にすることができる。

【0348】

次に、図８乃至図１０、図１３、及び図１５の記憶装置に適用できる容量素子について説明する。

【0349】

図１６Ａ乃至図１６Ｃでは、図８乃至図１０、図１３、及び図１５に示す記憶装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図１６Ａは容量素子６００Ａの上面図であり、図１６Ｂは容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図１６Ｃは容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。なお、図１６Ｂ、及び図１６Ｃは、図を明瞭に示すために、導電体５４６と、導電体５４８と（導電体５４６と導電体５４８とをまとめて５４０と表記している）、導電体６１０と、導電体６２０と、絶縁体６３０と、を抜粋して示している。

【0350】

導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。

【0351】

絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。

【0352】

また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。

【0353】

なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。

【0354】

または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ、Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いればよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。

【0355】

容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図１６Ａ乃至図１６Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。

【0356】

なお、図８乃至図１０、図１３、図１５、図１６Ａ乃至図１６Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図１７Ａ乃至図１７Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。

【0357】

図１７Ａは容量素子６００Ｂの上面図であり、図１７Ｂは容量素子６００Ｂの一点鎖線Ｌ３－Ｌ４における断面図であり、図１７Ｃは容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。なお、図１７Ｃは、図を明瞭に示すために、導電体５４６と、導電体５４８と（導電体５４６と導電体５４８とをまとめて５４０と表記している）、絶縁体６３１と、導電体６１０と、導電体６２０と、絶縁体６３０と、を抜粋して示している。

【0358】

図１７Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。

【0359】

絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。

【0360】

また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。

【0361】

絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。

【0362】

また、絶縁体６５１は、前述した通り、開口部を有し、当該開口部は導電体６１１に重畳している。

【0363】

導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。

【0364】

なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。

【0365】

絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。

【0366】

導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。

【0367】

絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。

【0368】

図１７に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。

【0369】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0370】

（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。

【0371】

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。

【0372】

＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１８Ａを用いて説明を行う。図１８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。

【0373】

図１８Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。

【0374】

なお、図１８Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。

【0375】

なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図１８Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図１８Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１８Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１８Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。

【0376】

図１８Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１８Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。

【0377】

また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図１８Ｃに示す。図１８Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１８Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。

【0378】

図１８Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。

【0379】

＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１８Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。

【0380】

ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。

【0381】

［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。

【0382】

なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。

【0383】

また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。

【0384】

ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。

【0385】

また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。

【0386】

上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

【0387】

なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。

【0388】

ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。

【0389】

［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。

【0390】

［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。

【0391】

＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。

【0392】

［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

【0393】

さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。

【0394】

ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。

【0395】

具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。

【0396】

なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。

【0397】

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。

【0398】

ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉ_ｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。

【0399】

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

【0400】

＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

【0401】

上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

【0402】

トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０^１７ｃｍ^－３以下、好ましくは１×１０^１５ｃｍ^－３以下、さらに好ましくは１×１０^１３ｃｍ^－３以下、より好ましくは１×１０^１１ｃｍ^－３以下、さらに好ましくは１×１０^１０ｃｍ^－３未満であり、１×１０^－９ｃｍ^－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。

【0403】

また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

【0404】

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

【0405】

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

【0406】

＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。

【0407】

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0408】

また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

【0409】

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下にする。

【0410】

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満にする。

【0411】

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

【0412】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0413】

（実施の形態５）
本実施の形態では、上記の実施の形態の記憶装置１００、記憶装置１００Ａ、記憶装置１００Ｂ、記憶装置１００Ｃなどに備えることができるコントロールロジック回路、行駆動回路、列駆動回路および出力回路について説明する。

【0414】

図１９は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置７１０Ｅは、周辺回路７８０、およびメモリセルアレイ７７０を有する。周辺回路７８０は、コントロールロジック回路７６１、行駆動回路７６２、列駆動回路７６３、出力回路７６４を有する。

【0415】

メモリセルアレイ７７０は、複数のメモリセル７４２を有する。行駆動回路７６２は、ロウデコーダ７７１およびワード線ドライバ回路７７２を有する。列駆動回路７６３は、カラムデコーダ７８１、プリチャージ回路７８２、増幅回路７８３、および書き込み回路７８４を有する。プリチャージ回路７８２は、例えば、実施の形態１で説明した配線ＢＬ、配線ＢＬＢなどをプリチャージする機能を有する。増幅回路７８３は、例えば、メモリセルアレイ７７０から読み出されたデータ信号を増幅する機能を有する。具体的には、実施の形態１で説明した配線ＢＬ、及び配線ＢＬＢのそれぞれに流れる電流の差分電流に応じた電位を増幅する機能としてもよい。増幅されたデータ信号は、出力回路７６４を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置７１０Ｅの外部に出力される。

【0416】

半導体装置７１０Ｅには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路７８０用の高電源電圧（ＶＤＤ）、メモリセルアレイ７７０用の高電源電圧（ＶＩＬ）が供給される。

【0417】

また半導体装置７１０Ｅには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ７７１およびカラムデコーダ７８１に入力され、ＷＤＡＴＡは書き込み回路７８４に入力される。

【0418】

コントロールロジック回路７６１は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ７７１、カラムデコーダ７８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路７６１が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。

【0419】

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

【0420】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0421】

（実施の形態６）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。

【0422】

＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図２０Ａを用いて説明する。

【0423】

図２０Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。

【0424】

半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。

【0425】

次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。

【0426】

ダイシング工程を行うことにより、図２０Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

【0427】

なお、本発明の一態様の素子基板の形状は、図２０Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

【0428】

＜電子部品＞
図２０Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２０Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２０Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した半導体装置を適用することができる。図２０Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。

【0429】

図２０Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。

【0430】

電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。

【0431】

パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。

【0432】

インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。

【0433】

インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。

【0434】

ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。

【0435】

また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。

【0436】

また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。

【0437】

電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２０Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。

【0438】

電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。

【0439】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0440】

（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図２１Ａ乃至図２１Ｊ、図２２Ａ乃至図２２Ｅには、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。

【0441】

［携帯電話］
図２１Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。

【0442】

情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。

【0443】

［ウェアラブル端末］
また、図２１Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。

【0444】

ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。

【0445】

［情報端末］
また、図２１Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。

【0446】

デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。

【0447】

なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、及びデスクトップ用情報端末を例として、それぞれ図２１Ａ、及び図２１Ｃに図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。

【0448】

［電化製品］
また、図２１Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。

【0449】

電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該半導体装置に保持することができる。

【0450】

本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。

【0451】

［ゲーム機］
また、図２１Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。

【0452】

更に、図２１Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２１Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２１Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。

【0453】

また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。

【0454】

携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。

【0455】

更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。

【0456】

図２１Ｅ、及び図２１Ｆでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。

【0457】

［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。

【0458】

図２１Ｇには移動体の一例である自動車５７００が図示されている。

【0459】

自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。

【0460】

特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。

【0461】

上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを自動車５７００の自動運転システムや当該コンピュータを道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。

【0462】

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。

【0463】

［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。

【0464】

図２１Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。

【0465】

デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。

【0466】

［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。

【0467】

図２１Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。

【0468】

ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。

【0469】

［ＩＣＤ］
上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。

【0470】

図２１Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。

【0471】

ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。

【0472】

ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。

【0473】

ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。

【0474】

また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。

【0475】

また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。

【0476】

［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。

【0477】

図２２Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２２Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。

【0478】

拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。

【0479】

［ＳＤカード］
上記実施の形態で説明した半導体装置は、情報端末やデジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。

【0480】

図２２ＢはＳＤカードの外観の模式図であり、図２２Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。

【0481】

基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。

【0482】

［ＳＳＤ］
上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）に適用することができる。

【0483】

図２２ＤはＳＳＤの外観の模式図であり、図２２Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。

【0484】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【実施例】

【0485】

本実施例では、実施の形態１で説明した記憶装置１００の評価方法とその結果について説明する。当該評価方法としては、記憶装置１００が適切に動作が行われているかを確認するため、回路シミュレータを用いて計算を行った。

【0486】

初めに、当該計算を行うための回路構成について説明する。図２３Ａは、図１の記憶装置１００の回路を基として、回路シミュレータに入力した回路構成である。

【0487】

回路シミュレータに入力した回路構成としての記憶装置１００Ｓは、読み出し回路ＲＤＣと、メモリセルＭＣと、メモリセルＭＣｒと、容量Ｃ２と、容量Ｃ２ｍと、を有する。

【0488】

容量Ｃ２は、実施の形態１で説明した記憶装置１００における配線ＢＬにかかる負荷（例えば、寄生容量）として図示している。また、同様に、容量Ｃ２ｍは、記憶装置１００における配線ＢＬＢにかかる負荷（例えば、寄生容量）として図示している。なお、本計算条件において、容量Ｃ２及び容量Ｃ２ｍの静電容量の値を４０ｆＦとしている。

【0489】

読み出し回路ＲＤＣは、トランジスタＴｒ１乃至トランジスタＴｒ５と、トランジスタＴｒ１ｍ乃至トランジスタＴｒ５ｍと、トランジスタＴｒ７と、トランジスタＴｒ７ｍと、トランジスタＴｒ８と、回路ＯＰＣと、を有する。

【0490】

メモリセルＭＣは、トランジスタＭ１と、トランジスタＭ３と、を有する。また、メモリセルＭＣｒは、トランジスタＭ１ｒと、トランジスタＭ３ｒと、を有する。

【0491】

なお、トランジスタＴｒ１、トランジスタＴｒ１ｍ、トランジスタＴｒ７、及びトランジスタＴｒ７ｍのそれぞれのサイズは、チャネル長を０．０６μｍとし、チャネル幅を０．４８μｍとしている。また、トランジスタＴｒ２乃至トランジスタＴｒ５、トランジスタＴｒ８、及びトランジスタＴｒ２ｍ乃至トランジスタＴｒ５ｍのそれぞれのサイズは、チャネル長を０．８μｍとし、チャネル幅を０．４８μｍとしている。また、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのサイズは、チャネル長を６０ｎｍとし、チャネル幅を６０ｎｍとしている。

【0492】

なお、トランジスタＴｒ１乃至トランジスタＴｒ３と、トランジスタＴｒ１ｍ乃至トランジスタＴｒ３ｍと、トランジスタＴｒ７と、トランジスタＴｒ７ｍと、は、ｐチャネル型トランジスタであって、トランジスタＴｒ４、トランジスタＴｒ４ｍ、トランジスタＴｒ５と、トランジスタＴｒ５ｍと、トランジスタＴｒ８と、トランジスタＭ１と、トランジスタＭ１ｒと、トランジスタＭ３と、トランジスタＭ３ｒと、は、ｎチャネル型トランジスタである。

【0493】

また、トランジスタＴｒ１乃至トランジスタＴｒ５と、トランジスタＴｒ１ｍ乃至トランジスタＴｒ５ｍと、トランジスタＴｒ７と、トランジスタＴｒ７ｍと、トランジスタＴｒ８と、は、Ｓｉトランジスタとしている。また、トランジスタＭ１と、トランジスタＭ１ｒと、トランジスタＭ３と、トランジスタＭ３ｒと、は、ＯＳトランジスタとしている。

【0494】

回路ＯＰＣは、実施の形態１の記憶装置１００に含まれている回路ＯＰＣと異なり、端子ＩＴａと、端子ＩＴｂと、端子ＯＴａと、端子ＯＴｂと、を有する。また、端子ＩＴａと、端子ＩＴｂと、のそれぞれは、入力端子として機能し、端子ＯＴａと、端子ＯＴｂと、のそれぞれは、出力端子として機能する。なお、回路ＯＰＣについては、後に詳述する。

【0495】

読み出し回路ＲＤＣにおいて、トランジスタＴｒ１の第１端子は、トランジスタＴｒ２の第１端子と、トランジスタＴｒ２のゲートと、トランジスタＴｒ３のゲートと、トランジスタＴｒ４の第１端子と、に電気的に接続されている。トランジスタＴｒ３の第１端子は、トランジスタＴｒ７の第１端子と、トランジスタＴｒ５の第１端子と、回路ＯＰＣの端子ＩＴａと、に電気的に接続されている。トランジスタＴｒ１ｍの第１端子は、トランジスタＴｒ２ｍの第１端子と、トランジスタＴｒ２ｍのゲートと、トランジスタＴｒ３ｍのゲートと、トランジスタＴｒ４ｍの第１端子と、に電気的に接続されている。トランジスタＴｒ３ｍの第１端子は、トランジスタＴｒ７ｍの第１端子と、トランジスタＴｒ５のゲートと、トランジスタＴｒ５ｍの第１端子と、トランジスタＴｒ５ｍのゲートと、回路ＯＰＣの端子ＩＴｂと、に電気的に接続されている。トランジスタＴｒ５の第２端子は、トランジスタＴｒ５ｍの第２端子と、トランジスタＴｒ８の第１端子と、に電気的に接続されている。トランジスタＴｒ８の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ８のゲートは、配線ＳＡＥＮに電気的に接続されている。トランジスタＴｒ１乃至トランジスタＴｒ３のそれぞれの第２端子と、トランジスタＴｒ１ｍ乃至トランジスタＴｒ３ｍのそれぞれの第２端子と、は、配線ＶＤＤＬに電気的に接続されている。トランジスタＴｒ７の第２端子と、トランジスタＴｒ７ｍの第２端子と、は、配線ＶＤＬに電気的に接続されている。トランジスタＴｒ４とトランジスタＴｒ４ｍとのそれぞれのゲートは、配線ＶＯＬＰに電気的に接続されている。

【0496】

配線ＶＤＤＬは、実施の形態１で説明したとおり、定電圧を与える配線であって、本計算条件では、１．２Ｖの電圧を与える配線とした。

【0497】

配線ＶＤＬは、定電圧を与える配線として機能する。また、本計算条件では、０．６Ｖの電圧を与える配線とした。

【0498】

配線ＶＳＳＬは、実施の形態１で説明したとおり、定電圧を与える配線であって、本計算条件では、０Ｖの電圧を与える配線とした。

【0499】

配線ＶＯＬＰは、実施の形態１で説明した通り、トランジスタＴｒ４及びトランジスタＴｒ４ｍのそれぞれの第２端子に出力する電位を調整するための配線として機能する。また、本計算条件では、配線ＶＯＬＰが与える電位を、０Ｖ、又は１．２Ｖとした。

【0500】

配線ＳＡＥＮは、実施の形態１で説明した通り、読み出し回路ＲＤＣをディスエーブル状態、又はイネーブル状態の切り替えを行うための配線として機能する。本計算条件では、配線ＳＡＥＮが与える電位を、０Ｖ、又は１．２Ｖとした。

【0501】

メモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。トランジスタＭ１のゲートは、配線ＤＡＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＲＷＬに電気的に接続されている。なお、トランジスタＭ１の第１端子に電気的に接続されている配線ＶＳＳＬは、実施の形態１で説明した配線ＣＶＬ２に相当する。

【0502】

メモリセルＭＣｒにおいて、トランジスタＭ１ｒの第１端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＭ１ｒの第２端子は、トランジスタＭ３ｒの第１端子に電気的に接続されている。トランジスタＭ１ｒのゲートは、配線ＲＥＦＬに電気的に接続され、トランジスタＭ３ｒのゲートは、配線ＲＷＬに電気的に接続されている。なお、トランジスタＭ１ｒの第１端子に電気的に接続されている配線ＶＳＳＬは、実施の形態１で説明した配線ＣＶＬ２に相当する。

【0503】

トランジスタＴｒ４の第２端子は、容量Ｃ２の第１端子と、トランジスタＭ３の第２端子と、に電気的に接続されている。また、トランジスタＴｒ４ｍの第２端子は、容量Ｃ２ｍの第１端子と、トランジスタＭ３ｒの第２端子と、に電気的に接続されている。なお、トランジスタＴｒ４の第２端子と、トランジスタＭ３の第２端子と、の電気的接続点をノードＢＬＮとし、トランジスタＴｒ４ｍの第２端子と、トランジスタＭ３ｒの第２端子と、の電気的接続点をノードＢＬＢＮとする。

【0504】

配線ＲＷＬは、実施の形態１で説明した通り、メモリセルＭＣ及びメモリセルＭＣｒの読み出しワード線として機能する。本計算条件では、配線ＲＷＬは、低レベル電位として０Ｖ、高レベル電位として３．３Ｖを与える配線とした。

【0505】

配線ＤＡＬは、トランジスタＭ１のゲートに電位を与えるための配線として機能し、実施の形態１における、ノードＮ（容量Ｃ１の第１端子）に相当する。本計算条件では、配線ＤＡＬは、低レベル電位として０Ｖ、高レベル電位として２．５Ｖを与える配線とした。

【0506】

配線ＲＥＦＬは、トランジスタＭ１ｒのゲートに電位を与えるための配線として機能し、実施の形態１における、ノードＮｒ（容量Ｃ１ｒの第１端子）に相当する。本計算条件では、配線ＲＥＦＬは、０．８Ｖを与える配線とした。

【0507】

次に、回路ＯＰＣについて、説明する。

【0508】

図２３Ｂに示す回路ＯＰＣは、図２Ｄの回路ＯＰＣの構成を変更したものである。そのため、図２Ｄの回路ＯＰＣと内容が重複する部分については説明を省略する。

【0509】

図２３Ｂの回路ＯＰＣは、トランジスタＴｒ１１乃至トランジスタＴｒ１７と、トランジスタＴｒ１１ｍ乃至トランジスタＴｒ１４ｍと、トランジスタＴｒ１６ｍと、トランジスタＴｒ１７ｍと、容量Ｃ３と、容量Ｃ３ｍと、を有する。なお、トランジスタＴｒ１１と、トランジスタＴｒ１１ｍと、トランジスタＴｒ１３と、トランジスタＴｒ１３ｍと、トランジスタＴｒ１６と、トランジスタＴｒ１６ｍと、は、ｐチャネル型トランジスタであって、トランジスタＴｒ１２と、トランジスタＴｒ１２ｍと、トランジスタＴｒ１４と、トランジスタＴｒ１４ｍと、トランジスタＴｒ１５と、トランジスタＴｒ１７と、トランジスタＴｒ１７ｍと、は、ｎチャネル型トランジスタである。

【0510】

トランジスタＴｒ１１乃至トランジスタＴｒ１４、及びトランジスタＴｒ１１ｍ乃至トランジスタＴｒ１４ｍのそれぞれのサイズは、チャネル長を０．２μｍとし、チャネル幅を０．４８μｍとしている。また、トランジスタＴｒ１５のサイズは、チャネル長を０．４μｍとし、チャネル幅を０．４８μｍとしている。また、トランジスタＴｒ１６及びトランジスタＴｒ１６ｍのサイズは、チャネル長を０．０６μｍとし、チャネル幅を０．４８μｍとしている。また、トランジスタＴｒ１７及びトランジスタＴｒ１７ｍのサイズは、チャネル長を０．０６μｍとし、チャネル幅を０．２４μｍとしている。

【0511】

また、トランジスタＴｒ１１乃至トランジスタＴｒ１７と、トランジスタＴｒ１１ｍ乃至トランジスタＴｒ１４ｍと、トランジスタＴｒ１６ｍと、トランジスタＴｒ１７ｍと、はＳｉトランジスタとしている。

【0512】

図２３Ｂの回路ＯＰＣには、ＮＯＴ回路ＲＢＡと、ＮＯＴ回路ＲＢＢと、を図示している。特に、ＮＯＴ回路ＲＢＡは、図２Ｄの回路ＯＰＣに含まれるＮＯＴ回路ＲＢＡに相当する回路であって、トランジスタＴｒ１６ｍと、トランジスタＴｒ１７ｍと、を有する。また、ＮＯＴ回路ＲＢＢは、トランジスタＴｒ１６と、トランジスタＴｒ１７と、を有する。

【0513】

容量Ｃ３は、端子ＯＴａにかかる負荷（例えば、寄生容量）として図示している。また、同様に、容量Ｃ３ｍは、端子ＯＴｂにかかる負荷（例えば、寄生容量）として図示している。なお、本計算条件において、容量Ｃ３及び容量Ｃ３ｍの静電容量の値を１ｆＦとしている。

【0514】

図２Ｄでは、トランジスタＴｒ１４のゲートは、回路ＯＰＣの一方の入力端子に相当する。そのため、図２３Ｂの回路ＯＰＣでは、トランジスタＴｒ１４のゲートは、端子ＩＴａに電気的に接続されている。また、図２Ｄでは、トランジスタＴｒ１４ｍのゲートは、回路ＯＰＣの他方の入力端子に相当する。そのため、図２３Ｂの回路ＯＰＣでは、トランジスタＴｒ１４ｍのゲートは、端子ＩＴｂに電気的に接続されている。

【0515】

トランジスタＴｒ１６ｍのゲート及びトランジスタＴｒ１７ｍのゲートは、トランジスタＴｒ１３ｍの第１端子と、トランジスタＴｒ１１ｍのゲートと、トランジスタＴｒ１２ｍのゲートと、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２の第１端子と、に電気的に接続されている。トランジスタＴｒ１６ｍの第１端子は、トランジスタＴｒ１７ｍの第１端子と、容量Ｃ３の第１端子と、端子ＯＴａと、に電気的に接続されている。トランジスタＴｒ１６ｍの第２端子は、配線ＶＤＤＬに電気的に接続されている。トランジスタＴｒ１７ｍの第２端子は、配線ＶＳＳＬに電気的に接続されている。

【0516】

トランジスタＴｒ１６のゲート及びトランジスタＴｒ１７のゲートは、トランジスタＴｒ１３の第１端子と、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１２のゲートと、トランジスタＴｒ１１ｍの第１端子と、トランジスタＴｒ１２ｍの第１端子と、に電気的に接続されている。トランジスタＴｒ１６の第１端子は、トランジスタＴｒ１７の第１端子と、容量Ｃ３ｍの第１端子と、端子ＯＴｂと、に電気的に接続されている。トランジスタＴｒ１６の第２端子は、配線ＶＤＤＬに電気的に接続されている。トランジスタＴｒ１７の第２端子は、配線ＶＳＳＬに電気的に接続されている。

【0517】

容量Ｃ３と容量Ｃ３ｍとのそれぞれの第２端子は、配線ＶＳＳＬに電気的に接続されている。

【0518】

配線ＯＥＮは、実施の形態１で説明した通り、回路ＯＰＣを動作するための信号を送信する配線として機能する。本計算条件では、配線ＯＥＮは、低レベル電位として０Ｖ、高レベル電位として１．２Ｖを与える配線とした。

【0519】

図２３Ａ及び図２３Ｂの回路構成における、回路シミュレータによる計算結果を、図２４Ａ乃至図２４Ｅ、及び図２５Ａ乃至図２５Ｅに示す。図２４Ａ乃至図２４Ｅのそれぞれは、配線ＤＡＬに３．３Ｖ（高レベル電位）を与えてメモリセルＭＣからデータを読み出した条件における、所定の個所の電位、又は所定の個所に流れる電流の変化を示したグラフであって、図２５Ａ乃至図２５Ｅは、配線ＤＡＬに０Ｖ（低レベル電位）を与えてメモリセルＭＣからデータを読み出した条件における、所定の個所の電位、又は所定の個所に流れる電流の変化を示したグラフである。

【0520】

＜メモリセルＭＣから高レベル電位を読み出す場合＞
図２４Ａは、図２３Ａ及び図２３Ｂの読み出し回路ＲＤＣにおける、配線ＲＷＬ、配線ＳＡＥＮ、配線ＶＯＬＰ、及び配線ＯＥＮの電位の変化を示したグラフである。なお、図２４Ａでは、配線ＶＯＬＰの電位の変化を示す線（実線）と、配線ＳＡＥＮの電位の変化を示す線（破線）と、が重なって図示されている。読み出し回路ＲＤＣの動作として、時刻１００ｎｓのときに、配線ＳＡＥＮに入力される電位を０Ｖから１．２Ｖに変化させ、配線ＶＯＬＰに入力される電位を０Ｖから１．２Ｖに変化させ、配線ＲＷＬに入力される電位を０Ｖから３．３Ｖに変化させた。

【0521】

これによって、読み出し回路ＲＤＣのトランジスタＴｒ４の第２端子から、メモリセルＭＣのトランジスタＭ３に、配線ＤＡＬに応じた電流（ここではＩ_ＢＬとする）が流れ、また、読み出し回路ＲＤＣのトランジスタＴｒ４ｍの第２端子から、メモリセルＭＣのトランジスタＭ３ｒに、配線ＲＥＦＬに応じた電流（ここではＩ_ＢＬＢとする）が流れる。図２４Ｂには、Ｉ_ＢＬ及びＩ_ＢＬＢの変化を示している。図２４Ｂより、時刻１１０ｎｓを過ぎたあたりでＩ_ＢＬ及びＩ_ＢＬＢが安定になっているのが分かる。なお、時刻１１０ｎｓ以降において、電流Ｉ_ＢＬはおよそ４．４６μＡであって、電流Ｉ_ＢＬＢはおよそ３．４２μＡである。

【0522】

図２４Ｃは、ノードＢＬＮとノードＢＬＢＮとのそれぞれの電位の変化を示したグラフである。ノードＢＬＮとノードＢＬＢＮのそれぞれの電位は、図２４Ｃに示す計算結果より、時刻１３０ｎｓあたりで安定となる。つまり、電圧が安定するまでの時間よりも、電流が安定するまでの時間の方が短いため、記憶装置１００Ｓの読み出し動作は、電圧読み出し型（ＶＳＡ）よりも電流読み出し型（ＣＳＡ）のほうが適しているといえる。

【0523】

図２４Ｄは、回路ＯＰＣの端子ＩＴａ及び端子ＩＴｂに入力された電位、つまり、トランジスタＴｒ１４及びトランジスタＴｒ１４ｍの差動対に入力される電位の変化を示したグラフである。時刻１００ｎｓのときに、配線ＳＡＥＮ、配線ＶＯＬＰ、及び配線ＲＷＬの電位を変化させることによって、図２４Ｄより、端子ＩＴａの電位は０．６Ｖから１．１Ｖに変化し、端子ＩＴｂの電位は０．６Ｖから０．６８Ｖに変化していることが分かる。また、それぞれの電位は、時刻１２０ｎｓを経過したあたりで安定していることが分かる。

【0524】

読み出し回路ＲＤＣの動作として、およそ時刻１５１ｎｓを経過したときに、配線ＯＥＮの電位を０Ｖから１．２Ｖに変化させた（図２４Ａ参照）。この動作によって、回路ＯＰＣが、回路ＯＰＣの端子ＩＴａ及び端子ＩＴｂに入力された電位に応じた電位を、回路ＯＰＣの端子ＯＴａ及び端子ＯＴｂから出力する。回路ＯＰＣの端子ＯＴａ及び端子ＯＴｂから出力された電位は、メモリセルＭＣからの読み出し電位となる。

【0525】

図２４Ｅは、端子ＯＴａから出力された電位の変化を示したグラフである。図２４Ｅより、時刻１５０ｎｓを経過した後に、端子ＯＴａの電位が０Ｖから１．２Ｖにまで高くなっていることが分かる。メモリセルＭＣの配線ＤＡＬに入力された高レベル電位を読み出すことで、回路ＯＰＣの端子ＯＴａは、高レベル電位として１．２Ｖの電位を出力することが確認できた。

【0526】

＜メモリセルＭＣから低レベル電位を読み出す場合＞
図２５Ａは、図２３Ａ及び図２３Ｂの読み出し回路ＲＤＣにおける、配線ＲＷＬ、配線ＳＡＥＮ、配線ＶＯＬＰ、及び配線ＯＥＮの電位の変化を示したグラフである。なお、図２５Ａでは、配線ＶＯＬＰの電位の変化を示す線（実線）と、配線ＳＡＥＮの電位の変化を示す線（破線）と、が重なって図示されている。読み出し回路ＲＤＣの動作として、時刻２００ｎｓを経過したときに、配線ＳＡＥＮに入力される電位を０Ｖから１．２Ｖに変化させ、配線ＶＯＬＰに入力される電位を０Ｖから１．２Ｖに変化させ、配線ＲＷＬに入力される電位を０Ｖから３．３Ｖに変化させた。

【0527】

このとき、読み出し回路ＲＤＣのトランジスタＴｒ４の第２端子から、メモリセルＭＣのトランジスタＭ３に、配線ＤＡＬに応じた電流Ｉ_ＢＬが流れ、また、読み出し回路ＲＤＣのトランジスタＴｒ４ｍの第２端子から、メモリセルＭＣのトランジスタＭ３ｒに、配線ＲＥＦＬに応じた電流Ｉ_ＢＬＢが流れる。図２５Ｂには、Ｉ_ＢＬ及びＩ_ＢＬＢの変化を示している。図２５Ｂより、時刻２１０ｎｓを過ぎたあたりでＩ_ＢＬ及びＩ_ＢＬＢが安定になっているのが分かる。なお、時刻２１０ｎｓ以降において、電流Ｉ_ＢＬはおよそ１．５６μＡであって、電流Ｉ_ＢＬＢはおよそ３．４２μＡである。

【0528】

図２５Ｃは、ノードＢＬＮとノードＢＬＢＮとのそれぞれの電位の変化を示したグラフである。ノードＢＬＮとノードＢＬＢＮのそれぞれの電位は、図２５Ｃに示す計算結果より、時刻２３０ｎｓあたりで安定となる。つまり、電圧が安定するまでの時間よりも、電流が安定するまでの時間の方が短いことが分かる。

【0529】

図２５Ｄは、回路ＯＰＣの端子ＩＴａ及び端子ＩＴｂに入力された電位に入力される電位の変化を示したグラフである。時刻２００ｎｓのときに、配線ＳＡＥＮ、配線ＶＯＬＰ、及び配線ＲＷＬの電位を変化させることによって、図２５Ｄより、端子ＩＴａの電位は０．６Ｖから０．１Ｖに変化し、端子ＩＴｂの電位は０．６Ｖから０．６８Ｖに変化していることが分かる。また、それぞれの電位は、時刻２２０ｎｓを経過したあたりで安定していることが分かる。

【0530】

読み出し回路ＲＤＣの動作として、およそ時刻２５１ｎｓを経過したときに、配線ＯＥＮの電位を０Ｖから１．２Ｖに変化させた（図２５Ａ参照）。この動作によって、回路ＯＰＣが、回路ＯＰＣの端子ＩＴａ及び端子ＩＴｂに入力された電位に応じた電位を、回路ＯＰＣの端子ＯＴａ及び端子ＯＴｂから出力する。回路ＯＰＣの端子ＯＴａ及び端子ＯＴｂから出力された電位は、メモリセルＭＣからの読み出し電位となる。

【0531】

図２５Ｅは、端子ＯＴａから出力された電位の変化を示したグラフである。図２５Ｅより、時刻２５０ｎｓを経過した後の端子ＯＴａの電位は、０Ｖであることが分かる。メモリセルＭＣの配線ＤＡＬに入力された低レベル電位を読み出すことで、回路ＯＰＣの端子ＯＴａは、低レベル電位として０Ｖの電位を出力することが確認できた。

【符号の説明】

【0532】

ＭＣＡ：メモリセルアレイ、ＲＤＣ：読み出し回路、ＲＤＣａ：回路、ＲＤＣｂ：回路、ＭＣ：メモリセル、ＭＣｒ：メモリセル、ＣＭ：カレントミラー回路、ＣＭｒ：カレントミラー回路、ＣＭｄ：カレントミラー回路、ＯＰＣ：回路、ＬＥ２：負荷、ＣＭＰ：比較器、ＲＢ１：ＮＯＴ回路、ＲＢ２：ＮＯＴ回路、ＲＢＡ：ＮＯＴ回路、ＲＢＢ：ＮＯＴ回路、Ｍ１：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ｒ：トランジスタ、Ｔｒ１：トランジスタ、Ｔｒ１ｍ：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ２ｍ：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ３ｍ：トランジスタ、Ｔｒ４：トランジスタ、Ｔｒ４ｍ：トランジスタ、Ｔｒ５：トランジスタ、Ｔｒ５ｍ：トランジスタ、Ｔｒ６：トランジスタ、Ｔｒ７：トランジスタ、Ｔｒ７ｍ：トランジスタ、Ｔｒ８：トランジスタ、Ｔｒ１１：トランジスタ、Ｔｒ１１ｍ：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ１２ｍ：トランジスタ、Ｔｒ１３：トランジスタ、Ｔｒ１３ｍ：トランジスタ、Ｔｒ１４：トランジスタ、Ｔｒ１４ｍ：トランジスタ、Ｔｒ１５：トランジスタ、Ｔｒ１６：トランジスタ、Ｔｒ１６ｍ：トランジスタ、Ｔｒ１７：トランジスタ、Ｔｒ１７ｍ：トランジスタ、ＯＴｒ４：トランジスタ、ＯＴｒ４ｍ：トランジスタ、ＯＴｒ５：トランジスタ、ＯＴｒ５ｍ：トランジスタ、Ｃ１：容量、Ｃ１ｒ：容量、Ｃ２：容量、Ｃ２ｍ：容量、Ｃ３：容量、Ｃ３ｍ：容量、Ｎ：ノード、Ｎｒ：ノード、ＢＬＮ：ノード、ＢＬＢＮ：ノード、ＷＷＬ：配線、ＲＷＬ：配線、ＷＢＬ：配線、ＢＬ：配線、ＢＬＢ：配線、ＳＡＥＮ：配線、ＶＯＬＰ：配線、ＯＥＮ：配線、ＣＶＬ１：配線、ＣＶＬ２：配線、ＶＤＤＬ：配線、ＶＤＬ：配線、ＶＳＳＬ：配線、ＶＡＬ：配線、ＶＢＬ：配線、ＶＧＬ２：配線、ＯＬ：配線、ＯＬＢ：配線、ＤＡＬ：配線、ＲＥＦＬ：配線、ＩＴａ：端子、ＩＴｂ：端子、ＯＴａ：端子、ＯＴｂ：端子、ＳＩＬＲ：層、ＯＳＬＲ１：層、ＯＳＬＲ２：層、ＰＲＣ：プロセッサ、ＤＲＶ１：駆動回路、ＤＲＶ２：駆動回路、１００：記憶装置、１００Ａ：記憶装置、１００Ｂ：記憶装置、１００Ｃ：記憶装置、１００Ｓ：記憶装置、１１０：半導体装置、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、４００：トランジスタ、４１４：絶縁体、４１６：絶縁体、４５０：絶縁体、４５２：絶縁体、４５４：絶縁体、４５６：導電体、５００：トランジスタ、５０１：絶縁体、５０２：絶縁体、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、７１０Ｅ：半導体装置、７４２：メモリセル、７６１：コントロールロジック回路、７６２：行駆動回路、７６３：列駆動回路、７６４：出力回路、７７０：メモリセルアレイ、７７１：ロウデコーダ、７７２：ワード線ドライバ回路、７８０：周辺回路、７８１：カラムデコーダ、７８２：プリチャージ回路、７８３：増幅回路、７８４：回路、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５２０：本体、７５２２：コントローラ

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図13】

【図14A】

【図14B】

【図15】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図17C】

【図18A】

【図18B】

【図18C】

【図19】

【図20A】

【図20B】

【図20C】

【図20D】

【図21A】

【図21B】

【図21C】

【図21D】

【図21E】

【図21F】

【図21G】

【図21H】

【図21I】

【図21J】

【図22A】

【図22B】

【図22C】

【図22D】

【図22E】

【図23A】

【図23B】

【図24A】

【図24B】

【図24C】

【図24D】

【図24E】

【図25A】

【図25B】

【図25C】

【図25D】

【図25E】