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特許7514334電界効果トランジスタ、コンピュートインメモリチップ、回路及び機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-02
(45)【発行日】2024-07-10
(54)【発明の名称】電界効果トランジスタ、コンピュートインメモリチップ、回路及び機器
(51)【国際特許分類】
H01L 21/336 20060101AFI20240703BHJP
H01L 29/78 20060101ALI20240703BHJP
H10B 51/30 20230101ALI20240703BHJP
【ＦＩ】
H01L29/78 301Y
H10B51/30
【請求項の数】
9
(21)【出願番号】P 2022577533
(86)(22)【出願日】2022-05-07
(65)【公表番号】
(43)【公表日】2024-03-01
(86)【国際出願番号】 CN2022091334
(87)【国際公開番号】W WO2023137927
(87)【国際公開日】2023-07-27
【審査請求日】2022-12-16
(31)【優先権主張番号】202210065533.2
(32)【優先日】2022-01-20
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】521162399
【氏名又は名称】之江実験室
(74)【代理人】
【識別番号】100128347
【弁理士】
【氏名又は名称】西内 盛二
(72)【発明者】
【氏名】▲劉▼ ▲歓▼
(72)【発明者】
【氏名】玉 ▲シアオ▼
(72)【発明者】
【氏名】▲韓▼ 根全
(72)【発明者】
【氏名】▲劉▼ ▲艶▼
(72)【発明者】
【氏名】金 成吉
(72)【発明者】
【氏名】▲陳▼ 佳佳
【審査官】西村 治郎
(56)【参考文献】
【文献】中国特許出願公開第１１３７８２６０７（ＣＮ，Ａ）
【文献】韓国公開特許第１０－２０１０－００１０８０５（ＫＲ，Ａ）
【文献】米国特許第０６２５８６５１（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２００７／００４５７１９（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０９９２０８４８（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１８／０１２２４９１（ＵＳ，Ａ１）
【文献】PENG, Yue et al.，Non-Volatile Field-Effect Transistors Enabled by Oxygen Vacancy-Related Dipoles for Memory and Synapse Applications，IEEE Transactions on Electron Devices，IEEE，2020年，Vol.67, No.9，pp.3632-3636，DOI:10.1109/TED.2020.3007563
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ１０Ｂ ５１／３０
(57)【特許請求の範囲】
【請求項1】
ロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタであって、基板（１）、絶縁界面層（２）、ゲート誘電体層（３）、正電荷を帯びた酸素空孔（４）、ゲート電極（５）、ソース電極（６）及びドレイン電極（７）を含み、前記絶縁界面層（２）、前記ゲート誘電体層（３）及び前記ゲート電極（５）は下から上に前記基板（１）の上面に垂直に分布され、前記ソース電極（６）及び前記ドレイン電極（７）はそれぞれ前記基板（１）の上面の両側に設置され、前記絶縁界面層（２）は前記ソース電極（６）と前記ドレイン電極（７）との間に設置され、
前記ゲート誘電体層（３）内に、前記正電荷を帯びた酸素空孔（４）があり、前記正電荷を帯びた酸素空孔（４）は移動可能イオンであり、前記正電荷を帯びた酸素空孔（４）が第１状態と第２状態との間で切り替わることを可能にすることにより、前記電界効果トランジスタは、ロジックデバイスとして使用される機能と記憶デバイスとして使用される機能との間で切り替わることができ、
前記第１状態は、前記正電荷を帯びた酸素空孔（４）が前記絶縁界面層（２）の界面及び／又は前記ゲート電極（５）の界面によりトラップされて中和される状態であり、
前記第２状態は、前記正電荷を帯びた酸素空孔（４）がデトラップ状態にある状態であり、
前記ゲート電極（５）に高周波パルスが印加される場合、前記正電荷を帯びた酸素空孔（４）は前記第１状態にあり、前記電界効果トランジスタはロジック特性を有しロジックデバイスとして使用され、
前記ゲート電極（５）に低周波パルスが印加される場合、前記正電荷を帯びた酸素空孔（４）は前記第２状態にあり、前記電界効果トランジスタは記憶特性を有し記憶デバイスとして使用される
ことを特徴とするロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ。
【請求項2】
前記高周波パルスの周波数は１ｋＨｚ以上であり、及び／又は前記低周波パルスの周波数は１０Ｈｚ以下である
ことを特徴とする請求項１に記載のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ。
【請求項3】
前記絶縁界面層（２）は、酸化ケイ素材料ＳｉＯ２、窒化ケイ素材料Ｓｉ３Ｎ４、窒素酸化ケイ素材料ＳｉＯＮ、酸化ゲルマニウム材料ＧｅＯ２及び酸化アルミニウム材料Ａｌ２Ｏ３のうちの一種を含むことを特徴とする請求項１に記載のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ。
【請求項4】
前記基板（１）は半導体材料であり、前記ゲート誘電体層（３）は絶縁酸化物であり、前記ゲート電極（５）は窒化物金属であることを特徴とする請求項１に記載のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ。
【請求項5】
前記半導体材料は、シリコーンＳｉ、ゲルマニウムＧｅ、シリコーンゲルマニウムＳｉＧｅ、絶縁体上のシリコーンＳＯＩ又は絶縁体上のゲルマニウムＧＯＩのうちの一種を含むことを特徴とする請求項４に記載のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ。
【請求項6】
前記絶縁酸化物は、酸化ハフニウムＨｆＯ２、酸化ジルコニウムＺｒＯ２、酸化アルミニウムＡｌ２Ｏ３、酸化ランタンＬａ２Ｏ３、酸化イットリウムＹ２Ｏ３、酸化チタンＴｉＯ２、酸化ケイ素ＳｉＯ２及び酸化ゲルマニウムＧｅＯ２のうちの一種を含み、前記窒化物金属は、窒化タンタルＴａＮ、窒化チタンＴｉＮ、窒化モリブデンＭｏＮ及び窒化タングステンＷＮのうちの一種を含むことを特徴とする請求項４に記載のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ。
【請求項7】
チップ本体及び請求項１～６のいずれか一項に記載のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタを含み、前記電界効果トランジスタは前記チップ本体に設置されることを特徴とするコンピュートインメモリチップ。
【請求項8】
回路基板本体及び請求項７に記載のコンピュートインメモリチップを含み、前記コンピュートインメモリチップは前記回路基板本体に設置されることを特徴とするコンピュートインメモリ回路。
【請求項9】
ケーシング及び請求項８に記載のコンピュートインメモリ回路を含み、前記コンピュートインメモリ回路は前記ケーシングに設置されることを特徴とするコンピュートインメモリ機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はマイクロエレクトロニクス技術分野に属し、特にロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタ、コンピュートインメモリチップ、回路及び機器に関する。
【背景技術】
【0002】
ムーアの法則の更なる発展に伴って、特徴的寸法が継続的に減少し、集積度及び特性が絶えずに向上することにより、生じた消費電力の問題がますます深刻になっている。従来のフォンノイマン構造には、遅延時間が長く、帯域幅が限られており、メモリーバス上の大きな寄生負荷及びビッグデータアクセスの消費電力が高いという問題がある。モノリシック三次元集積回路はバックエンドプロセスＢａｃｋ－Ｅｎｄ－Ｏｆ－Ｌｉｎｅ（ＢＥＯＬ）に基づく高性能ゲートオールアラウンドロジックトランジスタ（ＧＡＡ ＭＯＳＦＥＴ）及び強誘電体メモリと組み合わせて、低消費電力及び高帯域幅の信号伝送を実現することができ、低い製造コスト、小さい回路面積及び高帯域幅の相互接続の優位性を有するが、バックエンドプロセスに基づくトランジスタ及び三次元集積回路の特性は低いサーマルバジェットの製造技術に制限されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の目的は、上記従来技術の欠点に対してロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタを提供することである。
【課題を解決するための手段】
【0004】
上記発明目的を実現するために、本発明の技術案は以下のとおりである。
【0005】
本発明の実施例の第１態様はロジックデバイスと記憶デバイスとの相互変換機能を有する電界効果トランジスタを提供し、基板、絶縁界面層、ゲート誘電体層、正電荷を帯びた酸素空孔、ゲート電極、ソース電極及びドレイン電極を含み、前記絶縁界面層、前記ゲート誘電体層及び前記ゲート電極は下から上に前記基板の上面に垂直分布され、前記ソース電極及び前記ドレイン電極はそれぞれ前記基板の上面の両側に設置され、前記絶縁界面層は前記ソース電極と前記ドレイン電極との間に設置され、
前記ゲート誘電体層内に前記正電荷を帯びた酸素空孔があり、前記正電荷を帯びた酸素空孔は移動可能イオンであり、前記正電荷を帯びた酸素空孔は第１状態と第２状態との間で切り替わることを可能にすることにより、前記電界効果トランジスタは、ロジックデバイスとして使用される機能と記憶デバイスとして使用される機能との間で切り替わることができ、
前記第１状態は、前記正電荷を帯びた酸素空孔が前記絶縁界面層のインタフェース及び／又は前記ゲート電極の界面によりトラップされて中和される状態であり、
前記第２状態は、前記正電荷を帯びた酸素空孔がデトラップ状態にある状態である。
前記ゲート誘電体層内に前記正電荷を帯びた酸素空孔があり、前記正電荷を帯びた酸素空孔は移動可能イオンであり、前記正電荷を帯びた酸素空孔は第１状態と第２状態との間で切り替わることを可能にすることにより、前記電界効果トランジスタは、ロジックデバイスとして使用される機能と記憶デバイスとして使用される機能との間で切り替わることができ、
前記第１状態は、前記正電荷を帯びた酸素空孔が前記絶縁界面層のインタフェース及び／又は前記ゲート電極の界面によりトラップされて中和される状態であり、
前記第２状態は、前記正電荷を帯びた酸素空孔がデトラップ状態にある状態である。
【0006】
好ましくは、前記ゲート電極に高周波パルスが印加される場合、前記正電荷を帯びた酸素空孔は前記第１状態にあり、前記電界効果トランジスタはロジック特性を有しロジックデバイスとして使用され、
前記ゲート電極に低周波パルスが印加される場合、前記正電荷を帯びた酸素空孔は前記第２状態にあり、前記電界効果トランジスタは記憶特性を有し記憶デバイスとして使用される。
前記ゲート電極に低周波パルスが印加される場合、前記正電荷を帯びた酸素空孔は前記第２状態にあり、前記電界効果トランジスタは記憶特性を有し記憶デバイスとして使用される。
【0007】
好ましくは、前記高周波パルスの周波数は１ｋＨｚ以上であり、及び／又は
前記低周波パルスの周波数は１０Ｈｚ以下である。
前記低周波パルスの周波数は１０Ｈｚ以下である。
【0008】
好ましくは、前記基板は半導体材料であり、前記半導体材料は、シリコーンＳｉ、ゲルマニウムＧｅ、シリコーンゲルマニウムＳｉＧｅ、絶縁体上のシリコーンＳＯＩ又は絶縁体上のゲルマニウムＧＯＩのうちの一種を含む。
【0009】
好ましくは、前記絶縁界面層は酸化ケイ素材料ＳｉＯ２、窒化ケイ素材料Ｓｉ３Ｎ４、窒素酸化ケイ素材料ＳｉＯＮ、酸化ゲルマニウム材料ＧｅＯ２及び酸化アルミニウム材料Ａｌ２Ｏ３のうちの一種を含む。
【0010】
好ましくは、前記ゲート誘電体層は絶縁酸化物であり、前記絶縁酸化物は、酸化ハフニウムＨｆＯ２、酸化ジルコニウムＺｒＯ２、酸化アルミニウムＡｌ２Ｏ３、酸化ランタンＬａ２Ｏ３、酸化イットリウムＹ２Ｏ３、酸化チタンＴｉＯ２、酸化ケイ素ＳｉＯ２及び酸化ゲルマニウムＧｅＯ２のうちの一種を含む。
【0011】
好ましくは、前記ゲート電極は窒化物金属であり、前記窒化物金属は窒化タンタルＴａＮ、窒化チタンＴｉＮ、窒化モリブデンＭｏＮ及び窒化タングステンＷＮのうちの一種を含む。
【0012】
本発明の実施例の第２態様はコンピュートインメモリチップを提供し、チップ本体及び第１態様に記載のロジックデバイスと記憶デバイスとの相互変換機能を有する電界効果トランジスタを含み、前記電界効果トランジスタは前記チップ本体に設置される。
【0013】
本発明の実施例の第３態様はコンピュートインメモリ回路を提供し、回路基板本体及び第２態様に記載のコンピュートインメモリチップを含み、前記コンピュートインメモリチップは前記回路基板本体に設置される。
【0014】
本発明の実施例の第４態様はコンピュートインメモリ機器を提供し、ケーシング及び第３態様に記載のコンピュートインメモリ回路を含み、前記コンピュートインメモリ回路は前記ケーシングに設置される。
【発明の効果】
【0015】
本発明の有益な効果は以下のとおりである。本発明は電界効果トランジスタを提供し、ロジックデバイスと記憶デバイスとの相互交換機能を有し、単一のトランジスタのコンピュートインメモリ特性を実現することができると同時に、トランジスタの製造プロセスとシリコンベースのＣＭＯＳプロセスとを両立させることができ、低いサーマルバジェットのため、漏れ電流を大幅に減少し、消費電力を低減させることができ、それにより高密度のコンピュートインメモリの三次元異種集積チップが実現される。
以下、図面及び具体的な実施例を参照して本発明を更に詳細に説明する。
以下、図面及び具体的な実施例を参照して本発明を更に詳細に説明する。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
ここで例示的な実施例を詳細に説明し、その例が図面に示されている。以下の説明が図面に係る場合、別途にて示さない限り、異なる図面における同じ数字は、同じ又は類似する要素を示す。以下の例示的な実施例に説明される実施形態は本発明と一致するすべての実施形態を表すものではなく、これらは添付の特許請求の範囲に詳述した、本発明のいくつかの態様と一致する装置及び方法の例に過ぎない。
【0018】
本発明に使用される用語は特定の実施例を説明することを目的としているに過ぎず、本発明を制限するためのものではない。本発明及び添付の特許請求の範囲に使用される単数形態の「１種」、「前記」及び「該」は、文脈が明らかに他の意味を示さない限り、複数形態を含むことも意図する。さらに、本明細書に使用される用語「及び／又は」は１つ又は複数の関連する対象物の任意の又は全ての可能的な組み合わせを指し、それを含むことを理解すべきである。
【0019】
理解できるように、本発明では用語第１、第２、第３等を用いて様々な情報を説明する可能性があるが、これらの情報はこれらの用語に限定されない。これらの用語は同じタイプの情報を互いに区別するためのものに過ぎない。たとえば、本発明の範囲から逸脱することなく、第１情報は第２情報として呼ばれてもよく、同様に、第２情報は第１情報として呼ばれてもよい。文脈によって、ここで使用される単語「…場合」は「…ときに」又は「…と」又は「…に応答して決定される」として解釈され得る。
【0020】
以下、実例と組み合わせて本発明のロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタを詳細に説明する。衝突がない場合、以下の実施例及び実施形態における特徴は互いに組み合せることができる。
【0021】
図１に示すように、本発明の実例はロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタを提供し、該電界効果トランジスタは基板１、絶縁界面層２、ゲート誘電体層３、正電荷を帯びた酸素空孔４、ゲート電極５、ソース電極６及びドレイン電極７を含んでもよい。絶縁界面層２、ゲート誘電体層３及びゲート電極５は下から上に前記基板１の上面に分布し、前記ソース電極６及びドレイン電極７は基板１の上面の両側に設置され、絶縁界面層２はソース電極６とドレイン電極７との間に設置される。
【0022】
本発明の実施例では、ゲート誘電体層３内には、正電荷を帯びた酸素空孔４である移動可能イオンがあり、具体的に、ゲート誘電体層３内には、正電荷を帯びた酸素空孔４があり、正電荷を帯びた酸素空孔４は移動可能イオンである。正電荷を帯びた酸素空孔４は第１状態と第２状態との間で切り替わることができるので、電界効果トランジスタは、ロジックデバイスとして使用される機能と記憶デバイスとして使用される機能との間で対応して切り替わることができる。第１状態は、前記正電荷を帯びた酸素空孔４が前記絶縁界面層２の界面及び／又は前記ゲート電極５の界面によりトラップされて中和されることである。第２状態は、前記正電荷を帯びた酸素空孔４がデトラップ状態にあることである。
【0023】
本発明の実施例の電界効果トランジスタについては、ゲート誘電体層３内に、移動可能イオンを有する正電荷を帯びた酸素空孔４を設置し、移動可能イオンを調節することにより、該電界効果トランジスタはロジック特性と記憶特性との相互交換機能を有し、単一のトランジスタのコンピュートインメモリ特性を実現することができると同時に、トランジスタの製造プロセスとシリコンベースのＣＭＯＳプロセスとを両立させることができ、非晶質ゲート誘電体は高温アニールを回避し、低いサーマルバジェットのため、漏れ電流を大幅に減少し、消費電力を低減させることができ、それにより高密度のコンピュートインメモリの三次元異種集積チップが実現される。
【0024】
説明する必要がある点として、いくつかの実施例では、正電荷を帯びた酸素空孔４が第１状態にある場合、正電荷を帯びた酸素空孔４は前記絶縁界面層２の界面により完全にトラップされて中和され、いくつかの実施例では、正電荷を帯びた酸素空孔４が第１状態にある場合、正電荷を帯びた酸素空孔４はゲート電極５の界面により完全にトラップされて中和され、いくつかの実施例では、正電荷を帯びた酸素空孔４が第１状態にある場合、正電荷を帯びた酸素空孔４の一部は絶縁界面層２の界面によりトラップされて中和され、他部はゲート電極５の界面によりトラップされて中和される。
【0025】
正電荷を帯びた酸素空孔４が第１状態と第２状態との間に切り替わるための制御方式は様々であり、たとえば、いくつかの実施例では、ゲート電極５に印加されるパルスの周波数の大きさを改変することで、正電荷を帯びた酸素空孔４が第１状態と第２状態との間に切り替わるように制御し、具体的には、前記ゲート電極５に高周波パルスが印加される場合、前記正電荷を帯びた酸素空孔４は前記第１状態にあり、前記電界効果トランジスタはロジック特性を有しロジックデバイスとして使用できる。前記ゲート電極５に低周波パルスが印加される場合、前記正電荷を帯びた酸素空孔４は前記第２状態にあり、前記電界効果トランジスタは記憶特性を有し記憶デバイスとして使用される。本実施例では、高周波パルスの周波数は１ｋＨｚ以上であり、及び／又は低周波パルスの周波数は１０Ｈｚ以下である。例示的に、高周波パルスの周波数は１ｋＨｚ、２ｋＨｚ、３ｋＨｚ、４ｋＨｚ、５ｋＨｚ、６ｋＨｚ、７ｋＨｚ、８ｋＨｚ、９ｋＨｚ、１０ｋＨｚ又はその他の１ｋＨｚよりも大きい数値を選択することができ、及び／又は低周波パルスの周波数は１Ｈｚ、２Ｈｚ、３Ｈｚ、４Ｈｚ、５Ｈｚ、６Ｈｚ、７Ｈｚ、８Ｈｚ、９Ｈｚ、１０Ｈｚ又はその他の１０Ｈｚよりも小さい数値を選択することができる。
【0026】
基板１、絶縁界面層２、ゲート誘電体層３及びゲート電極５の材質は必要に応じて設定され得る。
【0027】
基板１は半導体材料であってもよく、たとえば、基板１の材質は、シリコーンＳｉ、ゲルマニウムＧｅ、シリコーンゲルマニウムＳｉＧｅ、絶縁体上のシリコーンＳＯＩ又は絶縁体上のゲルマニウムＧＯＩのうちの一種を含んでもよく、勿論、基板１の材質はその他のタイプの半導体材料であってもよい。
【0028】
絶縁界面層２は酸化ケイ素材料ＳｉＯ２、窒化ケイ素材料Ｓｉ３Ｎ４、窒素酸化ケイ素材料ＳｉＯＮ、酸化ゲルマニウム材料ＧｅＯ２及び酸化アルミニウム材料Ａｌ２Ｏ３のうちの少なくとも１種を含んでもよく、勿論、絶縁界面層２の材質はその他のタイプの材質であってもよい。
【0029】
ゲート誘電体層３は絶縁酸化物を含んでもよく、前記絶縁酸化物は酸化ハフニウムＨｆＯ２、酸化ジルコニウムＺｒＯ２、酸化アルミニウムＡｌ２Ｏ３、酸化ランタンＬａ２Ｏ３、酸化イットリウムＹ２Ｏ３、酸化チタンＴｉＯ２、酸化ケイ素ＳｉＯ２及び酸化ゲルマニウムＧｅＯ２のうちの一種を含み、勿論、ゲート誘電体層３の材質はその他のタイプの材質であってもよい。
【0030】
ゲート電極５は窒化物金属を含んでもよく、前記窒化物金属は窒化タンタルＴａＮ、窒化チタンＴｉＮ、窒化モリブデンＭｏＮ及び窒化タングステンＷＮのうちの一種を含み、勿論、ゲート電極５の材質はその他のタイプの材質であってもよい。
【0031】
以下、ロジック特性と記憶特性との相互変換機能を有する電界効果トランジスタの構造を形成するいくつかの過程を説明する。
【0032】
実施例１
正電荷を帯びた酸素空孔を有する非晶質ＺｒＯ２ゲート誘電体に基づくトランジスタはロジックデバイスと記憶デバイスとの相互変換機能を有し、図２に示すように、トランジスタの製作ステップは以下のとおりである。
ステップ１では、基板を選択して洗浄を行う。
本実施例ではｎ型ゲルマニウムウェハＧｅを基板１として選択し、基板に対して通常の洗浄を行う。
ステップ２では、非晶質酸化ジルコニウムＺｒＯ２フィルムを堆積させ、図２（ａ）に示される。
プラズマ励起原子層堆積（ＰＥＡＬＤ）機器を用いて基板１に３．５ｎｍの酸化ジルコニウムＺｒＯ２をゲート誘電体層３として堆積させ、堆積のプロセス条件は、テトラキスジメチルアミノジルコニウムを前駆体ジルコニウム源とし、水を前駆体酸素源とし、堆積温度が２５０℃であることです。そのうち、ジルコニウム源と水源のパルス時間を制御し酸素空孔の含有量を調節することにより、酸化ジルコニウムＺｒＯ２フィルムに正電荷を帯びた酸素空孔４を含有させる。同時に成長過程中にＧｅＯ２が絶縁界面層２として形成される。
ステップ３では、無線周波数反応性マグネトロンスパッタリング機器を用いて酸化ジルコニウムＺｒＯ２ゲート誘電体２に１００ｎｍの窒化タンタルＴａＮをゲート金属として堆積させ、図２（ｂ）に示される。
ステップ４では、ゲート電極パターン及びソースドレイン領域を画定する。
ＴａＮの表面にホトエッチングしゲート電極パターンを画定してから、ゲート電極５及びソースドレイン領域をエッチングにより形成し、次にＢＦ２ ＋イオンを注入し、注入エネルギーは３０ＫｅＶであり、注入ドーズ量は１×１０１５ｃｍ－２です。
ステップ５では、図２（ｃ）に示される構造の表面にホトエッチングを行い、金属ニッケルを堆積させる必要がある領域を画定し、２０ｎｍ厚のＮｉを堆積させ、アセトン溶液に入れて剥離処理し、ソース電極６及びドレイン電極７を形成し、図２（ｄ）に示される。
ステップ６では、製造済みのデバイス全体を４００℃、３０ｓの条件においてアニールによって活性化し、電界効果トランジスタを取得する。
正電荷を帯びた酸素空孔を有する非晶質ＺｒＯ２ゲート誘電体に基づくトランジスタはロジックデバイスと記憶デバイスとの相互変換機能を有し、図２に示すように、トランジスタの製作ステップは以下のとおりである。
ステップ１では、基板を選択して洗浄を行う。
本実施例ではｎ型ゲルマニウムウェハＧｅを基板１として選択し、基板に対して通常の洗浄を行う。
ステップ２では、非晶質酸化ジルコニウムＺｒＯ２フィルムを堆積させ、図２（ａ）に示される。
プラズマ励起原子層堆積（ＰＥＡＬＤ）機器を用いて基板１に３．５ｎｍの酸化ジルコニウムＺｒＯ２をゲート誘電体層３として堆積させ、堆積のプロセス条件は、テトラキスジメチルアミノジルコニウムを前駆体ジルコニウム源とし、水を前駆体酸素源とし、堆積温度が２５０℃であることです。そのうち、ジルコニウム源と水源のパルス時間を制御し酸素空孔の含有量を調節することにより、酸化ジルコニウムＺｒＯ２フィルムに正電荷を帯びた酸素空孔４を含有させる。同時に成長過程中にＧｅＯ２が絶縁界面層２として形成される。
ステップ３では、無線周波数反応性マグネトロンスパッタリング機器を用いて酸化ジルコニウムＺｒＯ２ゲート誘電体２に１００ｎｍの窒化タンタルＴａＮをゲート金属として堆積させ、図２（ｂ）に示される。
ステップ４では、ゲート電極パターン及びソースドレイン領域を画定する。
ＴａＮの表面にホトエッチングしゲート電極パターンを画定してから、ゲート電極５及びソースドレイン領域をエッチングにより形成し、次にＢＦ２ ＋イオンを注入し、注入エネルギーは３０ＫｅＶであり、注入ドーズ量は１×１０１５ｃｍ－２です。
ステップ５では、図２（ｃ）に示される構造の表面にホトエッチングを行い、金属ニッケルを堆積させる必要がある領域を画定し、２０ｎｍ厚のＮｉを堆積させ、アセトン溶液に入れて剥離処理し、ソース電極６及びドレイン電極７を形成し、図２（ｄ）に示される。
ステップ６では、製造済みのデバイス全体を４００℃、３０ｓの条件においてアニールによって活性化し、電界効果トランジスタを取得する。
【0033】
実施例２
正電荷を帯びた酸素空孔を有する非晶質Ａｌ２Ｏ３ゲート誘電体に基づくトランジスタはロジックデバイスと記憶デバイスとの相互変換機能を有し、トランジスタの製作ステップは以下のとおりである。
ステップ１では、基板を選択して洗浄を行う。
本実施例ではｎ型ゲルマニウムウェハＧｅを基板１として選択し、基板に対して通常の洗浄を行う。
ステップ２では、非晶質Ａｌ２Ｏ３フィルムを堆積させる。
プラズマ励起原子層堆積（ＰＥＡＬＤ）機器を用いて基板１に５ｎｍの酸化アルミニウムＡｌ２Ｏ３をゲート誘電体層３として堆積させ、堆積のプロセス条件は、トリメチルアルミニウムを前駆体アルミニウム源とし、水を前駆体酸素源とし、堆積温度が３００℃であることです。そのうち、アルミニウム源と水源のパルス時間を制御し酸素空孔の含有量を調節することにより、酸化アルミニウムＡｌ２Ｏ３フィルムに正電荷を帯びた酸素空孔を含有させる。同時に成長過程中にＧｅＯ２が絶縁界面層２として形成される。
ステップ３では、無線周波数反応性マグネトロンスパッタリング機器を用いて酸化アルミニウムＡｌ２Ｏ３ゲート誘電体３に１００ｎｍの窒化チタンＴｉＮをゲート金属として堆積させる。
ステップ４では、ゲート電極パターン及びソースドレイン領域を画定する。
窒化チタンＴｉＮの表面にホトエッチングしてゲート電極パターンを画定してから、ゲート電極５及びソースドレイン領域をエッチングにより形成し、次にＢＦ２ ＋イオンを注入し、注入エネルギーは３０ＫｅＶであり、注入ドーズ量は１×１０１５ｃｍ－２です。
ステップ５では、ホトエッチングを用いて金属ニッケルを堆積させる必要がある領域を画定し、２０ｎｍ厚のニッケルＮｉを堆積させ、アセトン溶液に入れて剥離処理し、ソース電極６及びドレイン電極７を形成する。
ステップ６では、製造済みのデバイス全体を４００℃、３０ｓの条件においてアニールによって活性化し、電界効果トランジスタを取得する。
正電荷を帯びた酸素空孔を有する非晶質Ａｌ２Ｏ３ゲート誘電体に基づくトランジスタはロジックデバイスと記憶デバイスとの相互変換機能を有し、トランジスタの製作ステップは以下のとおりである。
ステップ１では、基板を選択して洗浄を行う。
本実施例ではｎ型ゲルマニウムウェハＧｅを基板１として選択し、基板に対して通常の洗浄を行う。
ステップ２では、非晶質Ａｌ２Ｏ３フィルムを堆積させる。
プラズマ励起原子層堆積（ＰＥＡＬＤ）機器を用いて基板１に５ｎｍの酸化アルミニウムＡｌ２Ｏ３をゲート誘電体層３として堆積させ、堆積のプロセス条件は、トリメチルアルミニウムを前駆体アルミニウム源とし、水を前駆体酸素源とし、堆積温度が３００℃であることです。そのうち、アルミニウム源と水源のパルス時間を制御し酸素空孔の含有量を調節することにより、酸化アルミニウムＡｌ２Ｏ３フィルムに正電荷を帯びた酸素空孔を含有させる。同時に成長過程中にＧｅＯ２が絶縁界面層２として形成される。
ステップ３では、無線周波数反応性マグネトロンスパッタリング機器を用いて酸化アルミニウムＡｌ２Ｏ３ゲート誘電体３に１００ｎｍの窒化チタンＴｉＮをゲート金属として堆積させる。
ステップ４では、ゲート電極パターン及びソースドレイン領域を画定する。
窒化チタンＴｉＮの表面にホトエッチングしてゲート電極パターンを画定してから、ゲート電極５及びソースドレイン領域をエッチングにより形成し、次にＢＦ２ ＋イオンを注入し、注入エネルギーは３０ＫｅＶであり、注入ドーズ量は１×１０１５ｃｍ－２です。
ステップ５では、ホトエッチングを用いて金属ニッケルを堆積させる必要がある領域を画定し、２０ｎｍ厚のニッケルＮｉを堆積させ、アセトン溶液に入れて剥離処理し、ソース電極６及びドレイン電極７を形成する。
ステップ６では、製造済みのデバイス全体を４００℃、３０ｓの条件においてアニールによって活性化し、電界効果トランジスタを取得する。
【0034】
実施例３
正電荷を帯びた酸素空孔を有する非晶質Ｌａ２Ｏ３ゲート誘電体に基づくトランジスタはロジックデバイスと記憶デバイスとの相互変換機能を有し、トランジスタの製作ステップは以下のとおりである。
ステップ１では、基板を選択して洗浄を行う。
本実施例ではｎ型シリコンウエハーＳｉを基板１として選択し、基板に対して通常の洗浄を行う。
ステップ２では、ホトエッチングしてソースドレイン領域を画定し、且つイオンを注入する。
ソースドレイン領域にＰイオンを注入し、ドーズ量は１×１０１５ｃｍ－２であり、活性化条件は１０００℃、１分間です。
ステップ２では、非晶質酸化ランタンＬａ２Ｏ３フィルムを堆積させる。
プラズマ励起原子層堆積（ＰＥＡＬＤ）機器を用いて基板１に１５ｎｍの酸化ランタンＬａ２Ｏ３をゲート誘電体層３として堆積させ、堆積のプロセス条件は、Ｌａ（ｉＰｒＣｐ）３を前駆体ランタン源とし、水を前駆体酸素源とし、堆積温度が１５０℃であることです。そのうち、ランタン源と水源のパルス時間を制御し酸素空孔の含有量を調節することにより、酸化ランタンＬａ２Ｏ３フィルムに正電荷を帯びた酸素空孔を含有させる。同時に成長過程中にＳｉＯ２が絶縁界面層２として形成される。
ステップ３では、無線周波数反応性マグネトロンスパッタリング機器を用いてＬａ２Ｏ３ゲート誘電体２に１００ｎｍの窒化チタンＴｉＮをゲート金属として堆積させる。次に４００℃、３０ｓの条件においてポストメタライゼーションアニーリング処理を行う。
ステップ４では、ゲート電極パターンを画定する。
窒化チタンＴｉＮの表面にホトエッチングを行ってゲート電極パターンを画定する。
ステップ５では、ホトエッチングを用いて金属Ａｌを堆積させる必要がある領域を画定し、２０ｎｍ厚のＡｌを堆積させ、アセトン溶液に入れて剥離処理し、ソース電極６及びドレイン電極７を形成する。
ステップ６では、製造済みのデバイス全体を４００℃、３０ｓの条件においてアニールによって活性化し、電界効果トランジスタを取得する。
本発明の実施例では、正電荷を帯びた酸素空孔がトラップされる状態にある場合、電界効果トランジスタはロジック特性を示し、ゲート電極５に所定の低周波パルス（周波数が１Ｈｚ～１００Ｈｚである）を印加した後、酸素空孔はデトラップ状態にあり、ロジック特性を示すデバイスは記憶デバイスに交換することができる。
本発明の実施例では、正電荷を帯びた酸素空孔がデトラップ状態にある場合、電界効果トランジスタは記憶特性を示し、ゲート電極５に所定の高周波パルス（周波数が１ｋＨｚ以上である）を印加した後、酸素空孔はトラップされる状態にあり、記憶特性を示すデバイスはロジックデバイスに交換することができる。これにより、電界効果トランジスタはロジック特性と記憶特性との相互交換機能を実現することができる。
正電荷を帯びた酸素空孔を有する非晶質Ｌａ２Ｏ３ゲート誘電体に基づくトランジスタはロジックデバイスと記憶デバイスとの相互変換機能を有し、トランジスタの製作ステップは以下のとおりである。
ステップ１では、基板を選択して洗浄を行う。
本実施例ではｎ型シリコンウエハーＳｉを基板１として選択し、基板に対して通常の洗浄を行う。
ステップ２では、ホトエッチングしてソースドレイン領域を画定し、且つイオンを注入する。
ソースドレイン領域にＰイオンを注入し、ドーズ量は１×１０１５ｃｍ－２であり、活性化条件は１０００℃、１分間です。
ステップ２では、非晶質酸化ランタンＬａ２Ｏ３フィルムを堆積させる。
プラズマ励起原子層堆積（ＰＥＡＬＤ）機器を用いて基板１に１５ｎｍの酸化ランタンＬａ２Ｏ３をゲート誘電体層３として堆積させ、堆積のプロセス条件は、Ｌａ（ｉＰｒＣｐ）３を前駆体ランタン源とし、水を前駆体酸素源とし、堆積温度が１５０℃であることです。そのうち、ランタン源と水源のパルス時間を制御し酸素空孔の含有量を調節することにより、酸化ランタンＬａ２Ｏ３フィルムに正電荷を帯びた酸素空孔を含有させる。同時に成長過程中にＳｉＯ２が絶縁界面層２として形成される。
ステップ３では、無線周波数反応性マグネトロンスパッタリング機器を用いてＬａ２Ｏ３ゲート誘電体２に１００ｎｍの窒化チタンＴｉＮをゲート金属として堆積させる。次に４００℃、３０ｓの条件においてポストメタライゼーションアニーリング処理を行う。
ステップ４では、ゲート電極パターンを画定する。
窒化チタンＴｉＮの表面にホトエッチングを行ってゲート電極パターンを画定する。
ステップ５では、ホトエッチングを用いて金属Ａｌを堆積させる必要がある領域を画定し、２０ｎｍ厚のＡｌを堆積させ、アセトン溶液に入れて剥離処理し、ソース電極６及びドレイン電極７を形成する。
ステップ６では、製造済みのデバイス全体を４００℃、３０ｓの条件においてアニールによって活性化し、電界効果トランジスタを取得する。
本発明の実施例では、正電荷を帯びた酸素空孔がトラップされる状態にある場合、電界効果トランジスタはロジック特性を示し、ゲート電極５に所定の低周波パルス（周波数が１Ｈｚ～１００Ｈｚである）を印加した後、酸素空孔はデトラップ状態にあり、ロジック特性を示すデバイスは記憶デバイスに交換することができる。
本発明の実施例では、正電荷を帯びた酸素空孔がデトラップ状態にある場合、電界効果トランジスタは記憶特性を示し、ゲート電極５に所定の高周波パルス（周波数が１ｋＨｚ以上である）を印加した後、酸素空孔はトラップされる状態にあり、記憶特性を示すデバイスはロジックデバイスに交換することができる。これにより、電界効果トランジスタはロジック特性と記憶特性との相互交換機能を実現することができる。
【0035】
実施例４：電界効果トランジスタのロジック特性と記憶特性との相互交換特性のテスト
実施例１で得られたトランジスタをテストし、正電荷を帯びた酸素空孔の電界効果トランジスタが記憶特性を示す場合、その転移特性は図３に示され、ゲート電極に１ｋＨｚ高周波パルスを印加した後、その転移特性が図４に示され、正電荷を帯びた酸素空孔が界面によりトラップされて中和されるため、デバイスはほぼゼロのスナップバックを示し、ロジック特性を有する。このロジック特性を示すデバイスに基づいて、ゲート電極に１０Ｈｚの低周波パルスを印加すると、転移特性が図５に示され、正電荷を帯びた酸素空孔はデトラップ状態にあり、デバイスは上向きの強誘電体スナップバックを示し、記憶特性を有する。デバイスのロジック特性と記憶特性の２つの状態はすべて安定することができる。
実施例１で得られたトランジスタをテストし、正電荷を帯びた酸素空孔の電界効果トランジスタが記憶特性を示す場合、その転移特性は図３に示され、ゲート電極に１ｋＨｚ高周波パルスを印加した後、その転移特性が図４に示され、正電荷を帯びた酸素空孔が界面によりトラップされて中和されるため、デバイスはほぼゼロのスナップバックを示し、ロジック特性を有する。このロジック特性を示すデバイスに基づいて、ゲート電極に１０Ｈｚの低周波パルスを印加すると、転移特性が図５に示され、正電荷を帯びた酸素空孔はデトラップ状態にあり、デバイスは上向きの強誘電体スナップバックを示し、記憶特性を有する。デバイスのロジック特性と記憶特性の２つの状態はすべて安定することができる。
【0036】
なお、本発明の実施例はコンピュートインメモリチップをさらに提供し、該コンピュートインメモリチップはチップ本体及び上記実施例におけるロジックデバイスと記憶デバイスとの相互変換機能を有する電界効果トランジスタを含んでもよく、前記電界効果トランジスタはチップ本体に設置される。
【0037】
本発明の実施例のコンピュートインメモリチップはコンピュートインメモリの三次元異種集積チップであってもよく、その他のタイプのコンピュートインメモリチップであってもよい。
【0038】
本発明の実施例はコンピュートインメモリ回路をさらに提供し、該コンピュートインメモリ回路は回路基板本体及び上記実施例におけるコンピュートインメモリチップを含んでもよく、前記コンピュートインメモリチップは前記回路基板本体に設置される。
【0039】
本発明の実施例はコンピュートインメモリ機器をさらに提供し、該コンピュートインメモリ機器はケーシング及び上記実施例におけるコンピュートインメモリ回路を含んでもよく、前記コンピュートインメモリ回路は前記ケーシングに設置される。
【0040】
上記説明は本発明の２つの具体的な実例に過ぎず、本発明を何ら限定するものではなく、明らかなように、当業者にとって、本発明の内容及び原理を理解した上で、本発明の原理、構造から逸脱することなく、形態及び細部について様々な修正や改変を行うことができ、そして、これらの本発明の思想に基づく修正や改変は依然として本発明の特許請求の範囲内にある。
【符号の説明】
【0041】
１ 基板
２ 絶縁界面層
３ ゲート誘電体層
４ 正電荷を帯びた酸素空孔
５ ゲート電極
６ ソース電極
７ ドレイン電極
２ 絶縁界面層
３ ゲート誘電体層
４ 正電荷を帯びた酸素空孔
５ ゲート電極
６ ソース電極
７ ドレイン電極
【図1】
【図2】
【図3】
【図4】
【図5】