特許 7514462 プラズマエッチング装置用パルス電源装置及びバイアス制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-07-03

(45)【発行日】2024-07-11

(54)【発明の名称】プラズマエッチング装置用パルス電源装置及びバイアス制御方法

(51)【国際特許分類】

   H02M 9/00 20060101AFI20240704BHJP

【ＦＩ】

H02M9/00 Z

【請求項の数】 8

(21)【出願番号】P 2024059401

(22)【出願日】2024-04-02

【審査請求日】2024-04-04

【早期審査対象出願】

(73)【特許権者】

【識別番号】392026888

【氏名又は名称】京都電機器株式会社

(74)【代理人】

【識別番号】110001069

【氏名又は名称】弁理士法人京都国際特許事務所

(72)【発明者】

【氏名】藤吉 敏一

(72)【発明者】

【氏名】小西 庸平

【審査官】上野 力

(56)【参考文献】

【文献】特表２０２２－５３００７８（ＪＰ，Ａ）

【文献】特表２０２３－５３３８４１（ＪＰ，Ａ）

【文献】特表２０２３－５３３８４０（ＪＰ，Ａ）

【文献】特開２０２２－００７１６５（ＪＰ，Ａ）

【文献】特開２０２１－０１３２６５（ＪＰ，Ａ）

【文献】特表２０２３－５４２７７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ９／００

(57)【特許請求の範囲】

【請求項1】

プラズマエッチング装置において処理対象物を含むプラズマリアクタにバイアスを供給するために、パルス電源装置の出力端にパルス状の電圧波形を形成するバイアス制御方法であって、
所定の電流値を有する直流電流と、接地電位を基準とする、第３の電圧値を有する第３直流電圧と、第４の電圧値を有する第４直流電圧と、を前記出力端に選択的に供給するステップを含み、
a)後記第４ステップにおける半波共振によって前記第３の電圧値及び前記第４の電圧値よりも低い第１の電圧値の電位まで下降した電圧を、プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持する第１ステップと、
b)前記第３直流電圧を前記出力端に結合させ、前記コンデンサ負荷と、当該パルス電源装置と前記プラズマリアクタとの間の配線を含むインダクタと、を少なくとも含む共振ループで半波共振による電流を流すことで、前記出力電圧を上昇させる第２ステップと、
c)前記第２ステップにおける電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になったときに、前記直流電流を前記出力端に結合し、該直流電流によって前記出力電圧を更に時間経過に伴い直線的に上昇させる第３ステップと、
d)前記第３ステップにおいて前記出力電圧が所定の第６の電圧値の電位まで上昇したあと、前記直流電流に代えて前記第４直流電圧を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含む共振ループで半波共振による電流を流すことで前記出力電圧を前記第１の電圧値まで下降させる第４ステップと、
を有するプラズマエッチング装置用バイアス制御方法。

【請求項2】

ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値がΔＶ／２、前記第４の電圧値が（ΔＶ－Ｖｃ）／２、前記第１の電圧値がΔＶ、前記第５の電圧値が０、前記第６の電圧値が－Ｖｃ、である、請求項１に記載のプラズマ処理装置用バイアス制御方法。

【請求項3】

ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値が０、前記第４の電圧値が－Ｖｃ／２、前記第１の電圧値がΔＶ／２、前記第５の電圧値が－ΔＶ／２、前記第６の電圧値が－（ΔＶ／２）－Ｖｃ、である、請求項１に記載のプラズマ処理装置用バイアス制御方法。

【請求項4】

ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値が－ΔＶ／２、前記第４の電圧値が－（ΔＶ＋Ｖｃ）／２、前記第１の電圧値が０、前記第５の電圧値が－ΔＶ、前記第６の電圧値が－ΔＶ－Ｖｃ、である、請求項１に記載のプラズマ処理装置用バイアス制御方法。

【請求項5】

プラズマエッチング装置において処理対象物を含むプラズマリアクタにバイアスを供給するために、配線を介して前記プラズマリアクタに接続される出力端と接地端との間にパルス状の電圧波形を形成するパルス電源装置であって、
a)接地電位を基準とする、第３の電圧値を有する第３直流電圧を生成する第３電圧源と、
b)接地電位を基準とする、第４の電圧値を有する第４直流電圧を生成する第４電圧源と、
c)前記第３電圧源を前記出力端に結合する第３スイッチと、
d)前記第４電圧源を前記出力端に結合する第４スイッチと、
e)電流の流入端と流出端とを有し、前記第３スイッチを介して前記出力端に前記流入端が結合される一方、前記流出端が前記接地端に結合され、所定の電流値の直流電流を供給する電流源と、
f)前記電流源に並列に接続された第５スイッチと、
g)前記第３スイッチと前記第３電圧源又は該第３電圧源と前記接地端との間に配置され、該接地端側から前記第３スイッチ側への電流の流れを阻止する逆阻止用の第３ダイオードと、
h)前記第４スイッチ及び前記第４電圧源に直列に接続され、前記出力端から前記接地端側への電流の流れを阻止する逆阻止用の第４ダイオードと、
i)前記電流源の流入端と前記第３スイッチとの間に配置され、該電流源から該第３スイッチ側への電流の流れを阻止する逆阻止用の第２ダイオードと、
j)後記第２の半波共振によって前記第３の電圧値及び前記第４の電圧値よりも低い第１の電圧値の電位まで下降した電圧を前記プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持した状態で、前記第３スイッチをオンさせて前記第３電圧源を前記出力端に結合させることで、前記コンデンサ負荷と前記配線を含むインダクタとを少なくとも含む共振ループで第１の半波共振による電流を流すことで、前記出力電圧を上昇させ、その電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になり、さらに前記第３ダイオードが導通状態から逆阻止状態へ変化することにより前記第２ダイオードを経た前記電流源による直流電流が負荷に流れることで前記出力電圧が所定の第６の電圧値の電位まで上昇したとき、前記第４スイッチをオンさせて前記第４電圧源を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含み、前記第４ダイオードを含む共振ループで第２の半波共振による電流を流すことで前記出力電圧を前記第１の電圧値まで下降させるとともに、前記第２の半波共振による電流を流しているときに前記第５スイッチをオンし、該第５スイッチを通して前記電流源による電流を還流させるべく、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチのオンオフ動作をそれぞれ制御する制御部と、
を備えるプラズマ処理装置用パルス電源装置。

【請求項6】

前記第３の電圧値が０である場合であって、前記第５スイッチは半導体スイッチング素子であり、前記第３ダイオードの作用を前記第２ダイオードと前記第５スイッチの寄生ダイオードとの直列回路で代用させることで、該第３ダイオードを通した電流の経路を省略した、請求項５に記載のプラズマ処理装置用パルス電源装置。

【請求項7】

プラズマエッチング装置において処理対象物を含むプラズマリアクタにバイアスを供給するために、配線を介して前記プラズマリアクタに接続される出力端と接地端との間にパルス状の電圧波形を形成するパルス電源装置であって、
a)接地電位を基準とする、第３の電圧値を有する第３直流電圧を生成する第３電圧源と、
b)接地電位を基準とする、第４の電圧値を有する第４直流電圧を生成する第４電圧源と、
c)前記第３電圧源を前記出力端に結合する第３スイッチと、
d)前記第４電圧源を前記出力端に結合する第４スイッチと、
e)電流の流入端と流出端とを有し、前記第３スイッチを介して前記出力端に前記流入端が結合される一方、前記流出端が前記接地端に結合され、所定の電流値の直流電流を供給する電流源であって、前記流出端側の電圧源と前記流入端側のインダクタとが直列に接続されてなる電流源と、
f)前記第３スイッチと前記第３電圧源又は該第３電圧源と前記接地端との間に配置され、該接地端側から前記第３スイッチ側への電流の流れを阻止する逆阻止用の第３ダイオードと、
g)前記第４スイッチ及び前記第４電圧源に直列に接続され、前記出力端から前記接地端側への電流の流れを阻止する逆阻止用の第４ダイオードと、
h)前記電流源を構成する前記インダクタに並列に接続された、第５スイッチと前記出力端側から前記接地端へ向かう方向の電流の流れを阻止する逆阻止用の第２ダイオードとが直列に接続された直列回路と、
i)後記第２の半波共振によって前記第３の電圧値及び前記第４の電圧値よりも低い第１の電圧値の電位まで下降した電圧を前記プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持した状態で、前記第３スイッチをオンさせて前記第３電圧源を前記出力端に結合させることで、前記コンデンサ負荷と前記配線を含むインダクタとを少なくとも含む共振ループで第１の半波共振による電流を流すことで、前記出力電圧を上昇させ、その電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になり、さらに前記第３ダイオードが導通状態から逆阻止状態へ変化することにより前記電流源による直流電流が負荷に流れることで前記出力電圧が所定の第６の電圧値の電位まで上昇したとき、前記第４スイッチをオンさせて前記第４電圧源を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含み、前記第４ダイオードを含む共振ループで第２の半波共振による電流を流すことで前記出力電圧を前記第１の電圧値まで下降させるとともに、前記第２の半波共振による電流を流しているときに前記第５スイッチをオンし、該第５スイッチを通して前記電流源による電流を還流させるべく、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチのオンオフ動作をそれぞれ制御する制御部と、
を備えるプラズマ処理装置用パルス電源装置。

【請求項8】

前記電流源と並列に高速定電流電源を備える、請求項５～７のいずれか１項に記載のプラズマ処理装置用パルス電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体製造等のためのプラズマエッチング装置に用いられるパルス電源装置及びそのバイアスの制御方法に関する。

【背景技術】

【0002】

半導体製造工程では、プラズマを利用して半導体基板に対するエッチング処理を行うプラズマエッチング装置が広く用いられている。反応性イオンエッチング装置では一般に、チャンバ内で高周波誘導結合方式や電子サイクロトロン共鳴方式などによってエッチングガスからプラズマを生成すると共に、該チャンバ内に設置した基板に高周波電圧等のバイアス電圧を印加する。これにより、基板とプラズマとの間に自己バイアス電位が生じ、プラズマ中のイオン種やラジカル種が基板に向かって加速され、その表面に衝突してエッチングが行われる。

【0003】

プラズマエッチング装置において精度の良いエッチングを行うには、基板表面におけるイオンエネルギ分布（Ion Energy Distribution：ＩＥＤ）を適切に制御することが重要である。一般に、基板表面のＩＥＤは、そのピーク幅ができるだけ狭い単一なＩＥＤが望ましいとされている。そうしたＩＥＤを実現するには、基板表面電圧をほぼ一定とする必要があるが、プラズマに由来するイオン電流は誘電性の基板の表面を常に帯電させるため、たとえ一定の電圧を基板に印加しても基板表面電圧は一定とならない。これに対し、特許文献１に記載の従来のパルス電源装置では、処理期間中に直流電流を供給することでイオン電流を補償し、基板表面電圧を略一定にしている。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０２２－５３００７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の従来のパルス電源装置は、一定の直流電流を供給するための電流源のほか、基板によるコンデンサや浮遊コンデンサの充放電を促進させる転流動作時の充電補助用の電圧源を備える。また、このパルス電源装置は、基板コンデンサ等を含むコンデンサと配線等による浮遊インダクタとのＬＣ直列回路に充電補助電圧の略１／２の電圧を予め印加する共振転流手段を備えており、これによって、転流動作時における損失の低減とバイアスの波形改善とを図っている。

【0006】

しかしながら、上記従来のパルス電源装置は、電流源を形成するための電圧源、充電補助用の電圧源に加えて、パルスオンの転流時及びパルスオフの転流時のために電圧源をそれぞれ追加的に有し、それら電圧源をそれぞれ出力に接続するためのスイッチも必要である。そのため、回路の規模が大きく、それだけコストが高くなる。また、多数のスイッチのオンオフ動作をそれぞれ制御する必要があり、半波共振期間の正確な管理を必要とするために制御が複雑である。

【0007】

なお、一般に、プラズマエッチング装置におけるパルスバイアス電圧の波形は、負の方向（通常の波形図では下方向）に電圧が変化する負極性のパルス波形であり、その負極性のパルス波形の頂部において実質的なエッチング処理が行われる。そこで、本明細書中では、パルス波形において、そのエッチング処理が行われるパルス波形の頂部に向かう電圧の変化（負方向への変化）を電圧の上昇（又は増加）、逆に、エッチング処理が行われるパルス波形の頂部から正方向への電圧の変化を電圧の降下（又は下降、減少）ということとする。また、この電圧の上昇又は降下に合わせて電圧の高低の関係を定義するものとする（つまり、或る電圧Ａから他の電圧Ｂへ電圧が上昇する場合、電圧Ａは電圧Ｂよりも低い（逆に電圧Ｂは電圧Ａよりも高い）と表現する）。

【0008】

本発明は上記課題を解決するためになされたものであり、その主たる目的は、回路構成や制御を簡素化しつつ、良好な波形形状のパルスバイアスを基板等に与えることができるプラズマエッチング装置用のパルス電源装置、及びそのバイアス制御方法を提供する

【課題を解決するための手段】

【0009】

本発明に係るバイアス制御方法の一態様は、プラズマエッチング装置において処理対象物を含むプラズマリアクタ（Ｐｒ）にバイアスを供給するために、パルス電源装置の出力端にパルス状の電圧波形を形成するバイアス制御方法であって、
所定の電流値を有する直流電流と、接地電位を基準とする、第３の電圧値（Ｖ３）を有する第３直流電圧と、第４の電圧値（Ｖ４）を有する第４直流電圧と、を前記出力端に選択的に供給するステップを含み、
a)後記第４ステップにおける半波共振によって前記第３の電圧値（Ｖ３）及び前記第４の電圧値（Ｖ４）よりも低い第１の電圧値（Ｖ１）の電位まで下降した電圧を、プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持する第１ステップと、
b)前記第３直流電圧を前記出力端に結合させ、前記コンデンサ負荷と、当該パルス電源装置と前記プラズマリアクタとの間の配線を含むインダクタと、を少なくとも含む共振ループで半波共振による電流を流すことで、前記出力電圧を上昇させる第２ステップと、
c)前記第２ステップにおける電圧上昇によって前記出力電圧が前記第３の電圧値（Ｖ３）よりも高い所定の第５電圧値（Ｖ５）である電位になったときに、前記直流電流を前記出力端に結合し、該直流電流によって前記出力電圧を更に時間経過に伴い直線的に上昇させる第３ステップと、
d)前記第３ステップにおいて前記出力電圧が所定の第６電圧値（Ｖ６）である電位まで上昇したあと、前記直流電流に代えて前記第４直流電圧を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含む共振ループで半波共振による電流を流すことで前記出力電圧を前記第１の電圧値まで下降させる第４ステップと、
を有する。

【0010】

本発明に係るバイアス制御方法の上記態様では、一例として、ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値（Ｖ３）がΔＶ／２、前記第４の電圧（Ｖ４）値が（ΔＶ－Ｖｃ）／２、前記第１の電圧値（Ｖ１）がΔＶ、前記第５の電圧値（Ｖ５）が０、前記第６の電圧値（Ｖ６）が－Ｖｃ、であるものとすることができる。

【0011】

本発明に係るバイアス制御方法の上記態様では、他の例として、ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値（Ｖ３）が０、前記第４の電圧値（Ｖ４）が－Ｖｃ／２、前記第１の電圧値（Ｖ１）がΔＶ／２、前記第５の電圧値（Ｖ５）が－ΔＶ／２、前記第６の電圧値（Ｖ６）が－（ΔＶ／２）－Ｖｃ、であるものとすることができる。

【0012】

本発明に係るバイアス制御方法の上記態様では、さらに他の例として、ΔＶ、Ｖｃをそれぞれ所定の正極性の電圧値としたとき、前記第３の電圧値（Ｖ３）が－ΔＶ／２、前記第４の電圧値（Ｖ４）が－（ΔＶ＋Ｖｃ）／２、前記第１の電圧値（Ｖ１）が０、前記第５の電圧値（Ｖ５）が－ΔＶ、前記第６の電圧値（Ｖ６）が－ΔＶ－Ｖｃ、であるものとすることができる。

【0013】

また、本発明に係るプラズマ処理装置用パルス電源装置の一態様は、上記態様のバイアス制御方法を具現化するための装置であり、プラズマエッチング装置において処理対象物を含むプラズマリアクタ（Ｐｒ）にバイアスを供給するために、配線を介して前記プラズマリアクタに接続される出力端（１０）と接地端（９）との間にパルス状の電圧波形を形成するパルス電源装置であって、
a)接地電位を基準とする、第３の電圧値（Ｖ３）を有する第３直流電圧を生成する第３電圧源（１３）と、
b)接地電位を基準とする、第４の電圧値（Ｖ４）を有する第４直流電圧を生成する第４電圧源（１４）と、
c)前記第３電圧源を前記出力端に結合する第３スイッチ（Ｓ３）と、
d)前記第４電圧源を前記出力端に結合する第４スイッチ（Ｓ４）と、
e)電流の流入端と流出端とを有し、前記第３スイッチを介して前記出力端に前記流入端が結合される一方、前記流出端が前記接地端に結合され、所定の電流値の直流電流を供給する電流源（１２）と、
f)前記電流源に並列に接続された第５スイッチ（Ｓ５）と、
g)前記第３スイッチと前記第３電圧源又は該第３電圧源と前記接地端との間に配置され、該接地端側から前記第３スイッチ側への電流の流れを阻止する逆阻止用の第３ダイオード（Ｄａ）と、
h)前記第４スイッチ及び前記第４電圧源に直列に接続され、前記出力端から前記接地端側への電流の流れを阻止する逆阻止用の第４ダイオード（Ｄｂ）と、
i)前記電流源の流入端と前記第３スイッチとの間に配置され、該電流源から該第３スイッチ側への電流の流れを阻止する逆阻止用の第２ダイオード（Ｄｃ）と、
j)後記第２の半波共振によって前記第３の電圧値及び前記第４の電圧値よりも低い第１の電圧値の電位まで下降した電圧を前記プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持した状態で、前記第３スイッチをオンさせて前記第３電圧源を前記出力端に結合させることで、前記コンデンサ負荷と前記配線を含むインダクタとを少なくとも含む共振ループで第１の半波共振による電流を流すことで、前記出力電圧を上昇させ、その電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になり、さらに前記第３ダイオードが導通状態から逆阻止状態へ変化することにより前記第２ダイオードを経た前記電流源による直流電流が負荷に流れることで前記出力電圧が所定の第６の電圧値の電位まで上昇したとき、前記第４スイッチをオンさせて前記第４電圧源を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含み、前記第４ダイオードを含む共振ループで第２の半波共振による電流を流すことで前記出力電圧を前記第１の電圧値まで下降させるとともに、前記第２の半波共振による電流を流しているときに前記第５スイッチをオンし、該第５スイッチを通して前記電流源による電流を還流させるべく、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチのオンオフ動作をそれぞれ制御する制御部（２０）と、
を備える。

【0014】

なお、上記態様のプラズマ処理装置用パルス電源装置では、前記第３の電圧値が０である場合であって、前記第５スイッチは半導体スイッチング素子であり、前記第３ダイオードの作用を前記第２ダイオードと前記第５スイッチの寄生ダイオードとの直列回路で代用させることで、該第３ダイオードを通した電流の経路を省略した構成とすることができる。

【0015】

また、本発明に係るプラズマ処理装置用パルス電源装置の他の態様は、プラズマエッチング装置において処理対象物を含むプラズマリアクタにバイアスを供給するために、配線を介して前記プラズマリアクタに接続される出力端と接地端との間にパルス状の電圧波形を形成するパルス電源装置であって、
a)接地電位を基準とする、第３の電圧値を有する第３直流電圧を生成する第３電圧源と、
b)接地電位を基準とする、第４の電圧値を有する第４直流電圧を生成する第４電圧源と、
c)前記第３電圧源を前記出力端に結合する第３スイッチと、
d)前記第４電圧源を前記出力端に結合する第４スイッチと、
e)電流の流入端と流出端とを有し、前記第３スイッチを介して前記出力端に前記流入端が結合される一方、前記流出端が前記接地端に結合され、所定の電流値の直流電流を供給する電流源であって、前記流出端側の電圧源と前記流入端側のインダクタとが直列に接続されてなる電流源と、
f)前記第３スイッチと前記第３電圧源又は該第３電圧源と前記接地端との間に配置され、該接地端側から前記第３スイッチ側への電流の流れを阻止する逆阻止用の第３ダイオードと、
g)前記第４スイッチ及び前記第４電圧源に直列に接続され、前記出力端から前記接地端側への電流の流れを阻止する逆阻止用の第４ダイオードと、
h)前記電流源を構成する前記インダクタに並列に接続された、第５スイッチと前記出力端側から前記接地端へ向かう方向の電流の流れを阻止する逆阻止用の第２ダイオードとが直列に接続された直列回路と、
i)後記第２の半波共振によって前記第３の電圧値及び前記第４の電圧値よりも低い第１の電圧値の電位まで下降した電圧を前記プラズマリアクタのコンデンサ負荷に保持することで、前記出力端における出力電圧を低いレベルに維持した状態で、前記第３スイッチをオンさせて前記第３電圧源を前記出力端に結合させることで、前記コンデンサ負荷と前記配線を含むインダクタとを少なくとも含む共振ループで第１の半波共振による電流を流すことで、前記出力電圧を上昇させ、その電圧上昇によって前記出力電圧が前記第３の電圧値よりも高い所定の第５の電圧値の電位になり、さらに前記第３ダイオードが導通状態から逆阻止状態へ変化することにより前記電流源による直流電流が負荷に流れることで前記出力電圧が所定の第６の電圧値の電位まで上昇したとき、前記第４スイッチをオンさせて前記第４電圧源を前記出力端に結合し、前記コンデンサ負荷と前記インダクタとを少なくとも含み、前記第４ダイオードを含む共振ループで第２の半波共振による電流を流すことで前記出力電圧を前記第１の電圧値まで下降させるとともに、前記第２の半波共振による電流を流しているときに前記第５スイッチをオンし、該第５スイッチを通して前記電流源による電流を還流させるべく、前記第３スイッチ、前記第４スイッチ、及び前記第５スイッチのオンオフ動作をそれぞれ制御する制御部と、
を備える。

【0016】

上記態様のプラズマ処理装置用パルス電源装置のいずれにおいても、前記電流源と並列に高速定電流電源を備える構成とすることができる。

【0017】

なお、ここでいう「接地電位を基準とする」との記載における「接地電位」は必ずしも厳密に０Ｖを意味するものでないことは、当業者には明らかである。例えば、この種の装置では、接地端又は出力端（通常は低電圧側である接地端）に繋がる線路上に直列に限流抵抗（制限抵抗）を挿入する場合がしばしばある。その場合、その限流抵抗による電圧降下があるため、接地端の電位が接地電位（０Ｖ）であったとしても、接地端とは反対側の限流抵抗の端部における電位は当然０Ｖとはならないが、この電位を装置内部では基準とすることになる。

【発明の効果】

【0018】

特許文献１に記載の従来のパルス電源装置では、本発明に係るバイアス制御方法の上記態様における第１ステップに対応するステップにおいて、コンデンサ負荷の電圧を第１の電圧値に維持するための電圧源と、該電圧源を出力端に接続するためのスイッチを設けていた。これに対し、本発明者は、一般的にプラズマ処理装置におけるバイアス用パルス電源装置に用いられるパルス周波数では、上記第１ステップにおいてコンデンサ負荷に蓄積されている電荷による電圧の低下が実質的に無視できる程度に小さいことに着目し、コンデンサ負荷の電圧を維持するための電圧源とそれに対応するスイッチを使用せずに、第４ステップから第１ステップに移行する際における電圧や電流の振動を抑えた良好な転流を実現する構成に想到した。

【0019】

また、上述した従来のパルス電源装置では、電流源を出力端に結合するスイッチを設け、本発明に係るバイアス制御方法の上記態様における第３ステップに対応するステップにおいて、該スイッチをオンさせることで電流源を出力端に接続していた。これに対し、本発明者は、第１の半波共振電流を流す逆阻止用ダイオードが導通状態と阻止状態とで切り替わり得ることを利用し、並列に接続されている電流源の電流経路を、該ダイオードの逆流による短絡と負荷（出力端）との２経路に対し選択スイッチ無く切り替えることで、従来のパルス電源装置において電流源を出力端に接続するスイッチと第３電圧源を出力端に結合するスイッチとを兼ねる構成に想到した。これにより、第２ステップから第３ステップに移行する際にも電圧や電流の振動を抑えた良好な転流を実現することが可能となった。

【0020】

このようにして本発明によれば、従来のパルス電源装置に比べて、電圧源やスイッチ等のデバイスを減らして回路構成を簡素化しながら、さらには、半波共振の期間とスイッチの切替えタイミングとを一致させる煩雑な制御を省略しながら、良好な波形形状のパルスバイアスを処理対象物に与えることができる。これによって、基板等の処理対象物に対するエッチング処理を良好に達成することができる。

【図面の簡単な説明】

【0021】

【図1】本発明に係るパルス電源装置を含むプラズマエッチング装置の全体構成の一例を示す概念図。

【図2】プラズマリアクタＰｒの電気的な簡易等価回路を示す図。

【図3】基板表面電圧Ｖｓｕｂ、出力電圧Ｖｏｐ１、及びステージ電圧Ｖｏｐ２の電圧波形の一例を示す図。

【図4】本発明の第１実施形態であるパルス電源部の原理的な回路図。

【図5】本発明の第２実施形態であるパルス電源部の原理的な回路図。

【図6】本発明の第３実施形態であるパルス電源部の原理的な回路図。

【図7】図５に示した第２実施形態であるパルス電源部の実用的な概略回路図。

【図8】図７に示した構成の変形例による概略回路図。

【図9】第２実施形態のパルス電源部における過渡的な状態での出力電圧と基板表面電圧の波形形状の一例を示す図。

【図10】第２実施形態のパルス電源部における転流期間Ｔａの各部の波形の一例を示す図。

【図11】第２実施形態のパルス電源部における転流期間Ｔｂの各部の波形の一例を示す図。

【図12】第２実施形態のパルス電源部における転流期間Ｔａ（ｔ０～ｔ１）の電流経路を示す概略図。

【図13】第２実施形態のパルス電源部における転流期間Ｔａを除くエッチング処理期間Ｔｐ（ｔ１～ｔ２）の電流経路を示す概略図。

【図14】第２実施形態のパルス電源部における転流期間Ｔｂ（ｔ２～ｔ３）の電流経路を示す概略図。

【図15】第２実施形態のパルス電源部における転流期間Ｔｂ（ｔ３～ｔ４）の電流経路を示す概略図。

【図16】第２実施形態のパルス電源部における転流期間Ｔｂ（ｔ４～ｔ５）の電流経路を示す概略図。

【図17】第２実施形態のパルス電源部における転流期間Ｔｂを除く放電期間Ｔｄ（ｔ５～ｔ０）の電流経路を示す概略図。

【図18】一変形例であるパルス電源部の概略回路図。

【図19】他の変形例であるパルス電源部の概略回路図。

【図20】従来のパルス電源装置の概略回路図。

【発明を実施するための形態】

【0022】

［プラズマエッチング装置の構成］
図１は、本発明に係るパルス電源装置を用いたプラズマエッチング装置の全体構成を示す典型的な一例を示す概念図である。
図１に示すように、このプラズマエッチング装置は、プロセス制御部１、イオン源用プラズマ電源部２、バイアス用パルス電源部３、及び、処理室４、を備える。

【0023】

図示しないが、処理室４は、イオン源用プラズマ電源部２から供給される電力を受け、例えば誘導性結合プラズマ（ＩＣＰ）、電子サイクロン共振（ＥＣＲ）プラズマ、ヘリコン波プラズマ（ＨＷＰ）などの様々な方式によって、導入されたエッチングガスからプラズマ５を生成するイオン源、を備える。

【0024】

一方、バイアス用パルス電源部３は、プラズマ５中のイオンに運動エネルギを与えて引き付けるために、処理対象である基板６にパルス状のバイアスを与えるものである。誘電性の基板６の表面６ａにおいて所望の（通常は幅狭の単一の）ＩＥＤを得るために、バイアス用パルス電源部３は、所定の処理期間中に基板６の表面６ａにおける電圧値が略一定となるように、ステージ７を介して基板６に電流を供給する。本プラズマエッチング装置では、イオン源用プラズマ電源部２とバイアス用パルス電源部３とを別々に設け、プロセス制御部１が各電源部２、３を独立に制御することで、エッチングプロセスの自由度を高めている。なお、以下の説明では、慣用に従い、プラズマ５を含む処理室４全体をプラズマリアクタＰｒという。

【0025】

［プラズマリアクタＰｒの等価回路］
図２は、バイアス用パルス電源部３の負荷であるプラズマリアクタＰｒの電気的な簡易等価回路を中心として示す図である。この図２では、プラズマリアクタＰｒにおける基板側イオンシースの等価回路と壁側イオンシースの等価回路とを合成すると共に、その一部を省略して記載している。

【0026】

図２において、Ｒｐはイオンシースの直流抵抗（以下「シース抵抗」という）、Ｃｐは誘導性である基板６のコンデンサ（以下「基板コンデンサ」という）、Ｄｐはイオンシースの整流作用による等価的なダイオード（以下「シースダイオード」という）、Ｃｓはイオンシースのコンデンサ（以下「シースコンデンサ」という）、Ｚｐはプラズマバルク抵抗（以下「プラズマ抵抗」という）、Ｃｎは総合浮遊接地間コンデンサ（以下「浮遊コンデンサ」という）である。また、Ｌｎは主としてパルス電源部３とプラズマリアクタＰｒとを繋ぐ配線に起因するインダクタ（以下「配線インダクタ」という）、Ｃｂは該配線上に設けられるブロッキングコンデンサである。

【0027】

図２では、プラズマ中のイオンと電子の移動度との差に起因したイオンシースの整流作用が、シースダイオードＤｐとシース抵抗Ｒｐとの並列回路によって表されている。シース抵抗Ｒｐはイオン電流に、またシースダイオードＤｐの順抵抗は電子電流に、それぞれ直流抵抗として対応する。また、これらにシースコンデンサＣｓを加えた３つの素子が並列に接続されている。この並列回路の一端にプラズマ抵抗Ｚｐが、他端に基板コンデンサＣｐがそれぞれ接続され、加えて、この直列回路の両端に浮遊コンデンサＣｎが接続されている。プラズマ抵抗Ｚｐと浮遊コンデンサＣｎとの接続点は、パルス電源部３の接地端９に接続されるとともに接地され、基板コンデンサＣｐと浮遊コンデンサＣｎとの接続点は、ブロッキングコンデンサＣｂと配線インダクタＬｎとの直列回路を介してパルス電源部３の出力端１０に接続されている。

【0028】

基板６の表面６ａは、シースダイオードＤｐ、シース抵抗Ｒｐ、及びシースコンデンサＣｓの並列回路の他端と基板コンデンサＣｐとの接続点であり、この接続点と接地との間に生成される電圧が基板表面電圧Ｖｓｕｂである。浮遊コンデンサＣｎ、基板コンデンサＣｐ、及びシースコンデンサＣｓはコンデンサ負荷を形成するが、典型的な一例として、その容量比は、Ｃｎ≒５・Ｃｐ、Ｃｐ≒２０・Ｃｓ、である。通常、シースコンデンサＣｓの容量は相対的に顕著に小さいため、シースコンデンサＣｓは回路動作のうえで実質的に無視することができる。それ故に、図２ではシースコンデンサＣｓの接続線を破線で示している。

【0029】

なお、以下の説明において、各構成要素を示す符号や特定の部位の電圧や電流を特定するための符号は、その構成要素等自体の持つパラメータの数値を表す符号としても用いられる。例えば、特定のコンデンサを示す符号、例えば後述のＣｐは、そのコンデンサが有する容量値を示す符号としても用いられ、特定の位置における電圧を示す符号、例えばＶｏｐ１は、その電圧の電圧値を示す符号としても用いられる。

【0030】

［基板表面電圧Ｖｓｕｂ及び出力電圧Ｖｏｐ１の波形形状］
図３は、図２中に示す基板表面電圧Ｖｓｕｂ、出力電圧Ｖｏｐ１、ステージ電圧Ｖｏｐ２の波形の一例を示す図である。基板表面電圧Ｖｓｕｂは前述のように、基板６の表面６ａと接地との間に生成される電圧である。出力電圧Ｖｏｐ１は、パルス電源部３からの出力によって、出力端１０に接続された配線インダクタＬｎとブロッキングコンデンサＣｂとの接続点と接地との間に生成される電圧である。また、ステージ電圧Ｖｏｐ２は、ステージ７と接地との間に生成される電圧である。

【0031】

図３（ｂ１）～（ｂ３）に示す出力電圧Ｖｏｐ１は、後述する図４～図６に記載のそれぞれ異なる第１乃至第３の実施形態のパルス電源部３における出力電圧Ｖｏｐ１である。また、図３（ｂ１）～（ｂ３）の右側に示した括弧［ ］内の数字は、図４～図６に示した各実施形態のパルス電源部の概略回路図において、波形図中に示す電圧を生成する電圧源を示す符号に対応している。

【0032】

図３中、期間Ｔはパルス波形の一周期期間であり、エッチング処理時には、こうしたパルス状のバイアスが繰り返し基板６に与えられる。パルス波形の繰り返し周波数は適宜に定められるが、一例として繰り返し周波数は数百kHzであり、例えばその周波数が４００kHzであるとき期間Ｔは２．５μsである。この期間Ｔの中で、期間Ｔａを除くＴｐが基板６に対する実質的なエッチング処理が実施されるエッチング処理期間である。一般に、上述したように基板６上において幅狭の単一ＩＥＤが要求される場合、基板表面電圧Ｖｓｕｂは、図３（ａ）に示すように、エッチング処理期間において或る一定の電圧値に維持されることが必要である。

【0033】

時間的に隣接する２つのエッチング処理期間Ｔｐの間には、エッチング処理の際に基板コンデンサＣｐ及び浮遊コンデンサＣｎに蓄積された電荷を放電するための放電期間Ｔｄが設けられる。また、Ｔａは、放電期間Ｔｄが終了してからエッチング処理期間Ｔｐへ遷移する転流期間であり、一方、Ｔｂはそのエッチング処理期間Ｔｐが終了してから放電期間Ｔｄへ遷移する転流期間である。上述したように、Ｔ＝２．５μsである場合、エッチング処理期間Ｔｐの最大デューティ比が８０％であるとすると、Ｔｐ＝２μs、Ｔｄ＝０．５μsである。期間Ｔを一定に保ったまま、つまり繰り返し周波数が一定である下で、エッチング効率を高めるべく幅狭の単一ＩＥＤのための有効なエッチング処理期間Ｔｐの幅を広げるには、転流期間Ｔａ、Ｔｂをできるだけ短くすることが望ましい。

【0034】

上述したように、転流期間Ｔａを除くエッチング処理期間Ｔｐの間で基板表面電圧Ｖｓｕｂが一定電圧に保たれるようにするために、このパルス電源部３では、その期間Ｔｐにおいて、基板コンデンサＣｐに流れる電流Ｉｃｐを一定の負パルス電流とする。この期間Ｔｐの出力電圧Ｖｏｐ１の波形は、出力電流Ｉｏ（＝Ｉｃ）によるコンデンサ負荷電圧の増加変化値Ｖｃ≒Ｉｃ・ｔ／（Ｃｐ＋Ｃｎ）と、パルスオン時に転流期間Ｔａ中に急速に基板表面電圧Ｖｓｕｂの電圧値を得るための充電補助電圧変化値ΔＶ≒Ｖｓｕｂ（共に電位差）と、が合成されたものとなる。前者は、期間Ｔｐ中に、略一定傾斜のランプ状の波形となる。

【0035】

本発明に係る第１乃至第３実施形態のパルス電源部では、時刻ｔ５における出力電圧Ｖｏｐ１の電圧値が、基板コンデンサＣｐと浮遊コンデンサＣｎとを合成したコンデンサ負荷Ｃｒｅに蓄積された電荷による電圧Ｖ１である。この電圧Ｖ１の電圧値が＋ΔＶであるものが図３（ｂ１）に示す第１実施形態のパルス電源部による出力電圧Ｖｏｐ１、この電圧Ｖ１の電圧値が＋ΔＶ／２であるものが図３（ｂ２）に示す第２実施形態のパルス電源部による出力電圧Ｖｏｐ１、この電圧Ｖ１の電圧値が０であるものが図３（ｂ３）に示す第３実施形態のパルス電源部による出力電圧Ｖｏｐ１である。

【0036】

基板表面電圧Ｖｓｕｂは、基板コンデンサＣｐに流れる電流Ｉｃｐによるシース抵抗Ｒｐ及びプラズマ抵抗Ｚｐの降下電圧で表され（但し、シースダイオードＤｐの順抵抗はゼロ、逆抵抗は∞であるとする）、転流期間Ｔａを除くエッチング処理期間Ｔｐには、電流Ｉｃｐが一定である下で、Ｖｓｕｂ＝－Ｉｃｐ・（Ｒｐ＋Ｚｐ）である。また、放電期間ＴｄにおいてシースダイオードＤｐが導通した後には、Ｖｓｕｂ＝Ｉｃｐ・Ｚｐである。プラズマ抵抗Ｚｐの抵抗値はたかだか数Ωと小さく、電流Ｉｃｐによって基板コンデンサＣｐの蓄積電荷は急速に放電され得る。エッチング処理期間Ｔｐにパルス電源部から出力される電流Ｉｏは図２に示すようにＩｃｎとＩｃｐとに分流し、Ｉｃｐ≒－Ｉｏ・Ｃｐ／（Ｃｐ＋Ｃｎ）となる。

【0037】

後述する第２実施形態のパルス電源部３では、転流期間Ｔｂを除く放電期間Ｔｄにおける出力電圧Ｖｏｐ１はＶ１＝＋ΔＶ／２である。パルス電源部３における具体的な動作は後述するが、転流期間Ｔａには、半波共振電流をコンデンサ負荷Ｃｒｅに流すことで該コンデンサ負荷を急速に充電する。これにより、出力電圧Ｖｏｐ１は＋ΔＶ／２から－ΔＶ／２まで急速に上昇する。他方、転流期間Ｔｂには、半波共振電流をコンデンサ負荷Ｃｒｅから流すことで該コンデンサを急速に放電させる。これにより、出力電圧Ｖｏｐ１は－ΔＶ／２－Ｖｃから＋ΔＶ／２まで急速に下降する。その結果として、出力電圧Ｖｏｐ１は図３（ｂ２）に示すような形状となる。

【0038】

ステージ電圧Ｖｏｐ２は、ブロッキングコンデンサＣｂにより直流的に浮動０電位が与えられた出力電圧Ｖｏｐ１の波形が、基板表面電圧Ｖｓｕｂの平均電圧である直流電圧分だけ負方向（又は正方向）にそのままシフトされたものである。従って、図３（ｂ１）～（ｂ３）に示すようにΔＶ、Ｖｃの電位差（絶対値）が同一である場合には、その電位差を生じる電圧の極性に拘わらず、ステージ電圧Ｖｏｐ２は図３（ｃ）に示すように同一波形である。なお、ブロッキングコンデンサＣｂは、外部電圧から発生する直流電流がパルス電源部３に流入するのを防止するために設けられ、その容量値は例えばＣｂ≒５０・Ｃｎに定められる。但し、このブロッキングコンデンサＣｂは本発明に必須の構成要素ではなく、適宜削除できることは当業者に明らかである。

【0039】

［本発明の一実施形態であるパルス電源部の構成と動作］
図４～図６はそれぞれ、本発明の一態様である第１乃至第３実施形態のパルス電源部３の原理的な回路図である。

【0040】

図４～図６に示すように、これら実施形態のパルス電源部３ではいずれも、接地端９に繋がる第１ノードＮ１と出力端１０に繋がる第２ノードＮ２との間に、電圧値Ｖ３を出力する第３電圧源１３と逆阻止用の第３ダイオードＤａと第３スイッチング部Ｓ３との直列回路と、電圧値Ｖ４を出力する第４電圧源１４と第４ダイオードＤｂと第４スイッチング部Ｓ４との直列回路とがそれぞれ接続されている。第３ダイオードＤａと第３スイッチング部Ｓ３との接続点である第４ノードＮ４と第１ノードＮ１との間には、一定電流Ｉｃを供給する電流源１２と逆阻止用の第２ダイオードＤｃとの直列回路が接続され、さらに、電流源１２と第２ダイオードＤｃとの接続点と第１ノードＮ１との間には、第５スイッチング部Ｓ５が接続されている。

【0041】

第１乃至第３実施形態において電圧値Ｖ３、Ｖ４は異なり、第１実施形態のパルス電源部３ではＶ３＝ΔＶ／２、Ｖ４＝（ΔＶ－Ｖｃ）／２、第２実施形態のパルス電源部３ではＶ３＝０、Ｖ４＝－Ｖｃ／２、第３実施形態のパルス電源部３ではＶ３＝－ΔＶ／２、Ｖ４＝（ΔＶ＋Ｖｃ）／２、である。但し、ΔＶ、Ｖｃ≠０である。即ち、第２実施形態のパルス電源部３ではＶ３＝０であるので、第３電圧源１３の両端は短絡されており、実質的に第３電圧源１３は存在しない。但し、ここでは動作の説明上、０Ｖを出力する第３電圧源１３を備えるものとみなし、図５では該電圧源１３を破線で示している。

【0042】

以下、図５に示した第２実施形態のパルス電源部について、詳細な動作を説明する。第１乃至第３実施形態の中で第２実施形態を採り上げるのは、図４～図６から明らかであるように、第３電圧源１３が実質的に不要であるために電圧源の必要個数がより少なくて済むという利点があるからである。図７は、第２実施形態のパルス電源部３のより実用的な概略回路を中心とする回路図である。

【0043】

図７において、一定電流Ｉｃを出力する電流源１２は、インダクタＬｏ（インダクタンスは２mH程度）と電圧源１５と電流センサＣｔ１とを接続した直列回路で構成される（但し、電流センサＣｔ１は電流の供給自体に直接関係しないことは明らかである）。スイッチング部Ｓ３、Ｓ４、Ｓ５はいずれも電力用ＭＯＳＦＥＴなどの半導体スイッチング素子からなり、逆並列ダイオードＤ３、Ｄ４、Ｄ５はそれぞれ、半導体スイッチング素子の寄生ダイオードである。それ以外の点は、図５に示した回路図と同じく、電流源１２に短絡用の第５スイッチング部Ｓ５を並列接続し、半波共振用の第３ダイオードＤａと第３スイッチング部Ｓ３の直列回路を、接地端９の接続点である第１ノードＮ１と出力端１０の接続点である第２ノードＮ２との間に接続している。また、第３ダイオードＤａと第３スイッチング部Ｓ３との接続点を第４ノードＮ４として、第１ノードＮ１に電圧源１５の他端を、電流センサＣｔ１の他端を逆阻止用の第２ダイオードＤｃを介して第４ノードＮ４に接続している。加えて、半波共振用の第４ダイオードＤｂの一端に第４電圧源１４の一端を接続し、その他端に第４スイッチング部Ｓ４の一端を接続した直列回路であって、第４電圧源１４の他端を第１ノードＮ１に、第４スイッチング部Ｓ４の他端を第２ノードＮ２に接続している。

【0044】

なお、第４スイッチング部Ｓ４の他端を第３ノードＮ３として、この第３ノードＮ３と第２ノードＮ２との間にインダクタＬｉを追加的に挿入する構成も採り得る。また、これは第２実施形態（つまりはＶ３＝０の場合）に限定されるものの、第３ダイオードＤａに並列接続されている第５スイッチング部Ｓ５の寄生ダイオードである逆並列ダイオードＤ５と逆阻止用の第２ダイオードＤｃとの直列回路で以て第３ダイオードＤａを代用させることで、この第３ダイオードＤａを省略する、つまりは第３ダイオードＤａを通して接続されている第４ノードＮ４と第１ノードＮ１との間の配線を省略する構成も採り得る。この構成によれば、使用するデバイスの数をさらに減らすことができ、コスト的に有利である。

【0045】

また、電流源１２の周囲の構成は、図８に示すように変形することができる。この図８に示す変形例では、電流源１２は、インダクタＬｏ、電圧源１５、及び電流センサＣｔ１を直列に接続した回路で構成されるものの、図７に示した構成とは異なり、インダクタＬｏと電圧源１５との接続点に、逆阻止用の第２ダイオードＤｃを介して短絡用の第５スイッチング部Ｓ５を接続する。そして、第３ダイオードＤａと第３スイッチング部Ｓ３との接続点を第４ノードＮ４とし、電流センサＣｔ１においてインダクタＬｏと接続されている側と反対側の端部を第４ノードＮ４に接続するように構成してもよい。

【0046】

制御部２０は、プロセス制御部１から送られて来る、例えば基板表面電圧Ｖｓｕｂの電圧値、処理周期Ｔ（パルス周波数：ＰＷ－ｆ）、処理期間Ｔｐ等の各値を含む指令信号を受けるとともに、出力電圧Ｖｏｐ１をモニタし、予め決められたアルゴリズムに従って各スイッチング部Ｓ３、Ｓ４、Ｓ５に対してオンオフ動作を制御する制御信号Ｇ３、Ｇ４、Ｇ５を送る。また、制御部２０は、インダクタＬｏに流れる電流を電流センサＣｔ１により検出し、電圧源１５の電圧Ｖｏを可変することで電流源１２の電流Ｉｃを可変制御する。また、制御部２０は、期間Ｔｐにおける基板表面電圧Ｖｓｕｂ、及び本装置の出力電流Ｉｏ、出力電圧Ｖｏｐ１等の時間経過に対する値を、サンプリングによって検出し、第４電圧源１４による電圧Ｖ４、及び必要に応じて第３電圧源１３による電圧Ｖ３（但し図７の例では第３電圧源１３は短絡されている）を最適値に可変制御する。

【0047】

なお、制御部２０は、例えばＦＰＧＡ（Field Programable Gate Arrey）による高速論理回路と、ＣＰＵ、ＲＯＭ、タイマなどを含むマイクロコンピュータとＡＤコンバータ等から成る構成とし、予め設定されたプログラムに従った処理を実行することで、後述する処理を行うための制御信号等を生成するものとすることができる。

【0048】

図３に示されているのはエッチング処理時における定常的な動作であるが、この定常的な動作を説明する前に、定常的な動作に移行する前の初期状態の動作について説明する。動作の初期状態では、コンデンサ負荷Ｃｒｅに保持されている電圧は０である。第２実施形態のパルス電源部３では、図３（ｂ２）に示すように、放電期間Ｔｄにおける出力電圧Ｖｏｐ１がＶ１＝＋ΔＶ／２になるまで、過渡現象を伴う初期動作が実行される。

【0049】

図９は、図５及び図７に示す第２実施形態のパルス電源部３において、各素子の定数をそれぞれ、Ｃｎ＝２０nF、Ｃｐ＝３．３nF、Ｃｓ＝３００pF、Ｃｂ＝０．５μF、Ｌｎ＝０．２μＨ、Ｒｐ＝８００Ω、Ｚｐ＝５Ω、Ｉｃ＝３．５Ａ、Ｖ４＝９０Ｖ、ｆｐ＝４００kHz、Ｔｐ＝２μs、Ｔｄ＝０．５μsとして、基板表面電圧Ｖｓｕｂと出力電圧Ｖｏｐ１の過渡状態における波形をシミュレーションにより求めた結果である。この結果から、後述する定常的な動作と同じ制御を繰り返すことによって、コンデンサ負荷Ｃｒｅに保持されている電圧は徐々に変化してゆき、適宜の時間が経過した後には定常状態に達することが分かる。この条件の下では、略１０サイクル：２５μsの過渡状態の経過後に定常状態に達している。

【0050】

次に、パルス電源部の定常的な動作を、図１０～図１７を参照して説明する。図１０は、第２実施形態のパルス電源部３における、転流期間Ｔａ時の出力電流Ｉｏ、本装置のパルス出力電圧でありブロッキングコンデンサＣｂと配線インダクタＬｎとの接続点と接地との間の電圧Ｖｏｐ１、基板コンデンサの電流Ｉｃｐ、基板表面電圧Ｖｓｕｂ、及びスイッチング部の制御信号Ｇ３、Ｇ４、Ｇ５、を含めた各部の波形図である。図１１は、第２実施形態のパルス電源部における、転流期間Ｔｂ時の出力電流Ｉｏ、出力電圧Ｖｏｐ１、基板コンデンサの電流Ｉｃｐ、基板表面電圧Ｖｓｕｂ、及びスイッチング部の制御信号Ｇ３、Ｇ４、Ｇ５、を含めた各部の波形図である。図１２～図１７は、図３（ｂ２）、図１０、図１１に示した各期間における電流経路を示す概略図である。

【0051】

後述するが、時刻ｔ０の以前には、制御信号Ｇ３はロー状態であって第３スイッチング部Ｓ３はオフであり、半波共振用の第４ダイオードＤｂによる逆阻止によって第４スイッチング部Ｓ４の逆並列ダイオードＤ４は導通しない。そのため、コンデンサ負荷Ｃｒｅと本装置内の回路とは遮断されるので、出力電圧Ｖｏｐ１はコンデンサ負荷Ｃｒｅの蓄積電荷によって保持された電圧である。即ち、ここでは出力電圧Ｖｏｐ１は、Ｖ１＝＋ΔＶ／２に維持される。また、浮遊コンデンサＣｎの電圧（この場合にはＣｐの電圧に等しい）であるステージ電圧Ｖｏｐ２は、出力電圧Ｖｏｐ１からブロッキングコンデンサＣｂの両端電圧分だけシフトしたものである。

【0052】

図１０に示すように、時刻ｔ０には、制御信号Ｇ４がハイ状態からローに変化するとともに制御信号Ｇ３がロー状態からハイに変化する。その時点でハイ状態である制御信号Ｇ５はオーバーラップ期間Ｔｆ後にローに変化する。このＴｆは実質的に０であってもよい。制御信号Ｇ５がハイであって第５スイッチング部Ｓ５がオン状態であるときには、電流源１２は、インダクタＬｏの電流（放電期間Ｔｄ時における電流源１２の一定電流Ｉｃ）を還流させることで保持している。

【0053】

時刻ｔ０において、制御信号Ｇ３がハイに変化して第３スイッチング部Ｓ３がオンすると、第３ダイオードＤａは順バイアスされ、第１ノードＮ１と第４ノードＮ４との間の電圧Ｖｐｎは略０となる。これにより、図１２中に実線矢印で示す経路で、上述したように維持されていた電圧値ΔＶ／２である出力電圧Ｖｏｐ１（ｔ０）と合成されたコンデンサ負荷Ｃｒｅと配線インダクタＬｎとによる共振電流が出力電流Ｉｏとして流れる。この共振電流はＩｏ＝－［（ΔＶ／２）／√（Ｌｎ／Ｃｒｅ）］・ｓｉｎθである。

【0054】

制御信号Ｇ５がローに変化して第５スイッチング部Ｓ５がオフすると、上記共振電流Ｉｏが流れることで導通している第３ダイオードＤａには、電流源１２から一定電流Ｉｃが逆流する。また、出力電圧Ｖｏｐ１は（ΔＶ／２）・ｃｏｓθで表され、出力電圧Ｖｏｐ１は時刻ｔ０におけるΔＶ／２（＝Ｖ１）から時刻ｔ１における－（ΔＶ／２）（＝Ｖ５）まで変化するので、転流期間Ｔａにおける電圧変化は充電補助電圧変化値ΔＶ≒Ｖｓｕｂである。ブロッキングコンデンサＣｂを介するため、ステージ電圧Ｖｏｐ２は直流的に０点浮動である。そのため、ステージ電圧Ｖｏｐ２は極性に依存せず互いの電圧差でのみ定まり、図３（ｃ）に示すようになり、転流動作時における充電補助電圧変化値ΔＶをΔＶ／２から共振により得ても何ら問題はない。このときの転流期間Ｔａは、Ｌ・Ｃによって定まる半波共振期間＝π√（Ｌｎ・Ｃｒｅ）の計算式で求まる。

【0055】

このように、共振によって急激に変化するステージ電圧Ｖｏｐ２と、シース抵抗Ｒｐの作用によって変化が緩慢である基板コンデンサＣｐの両端電圧との差分が、基板表面電圧Ｖｓｕｂとなる。図１２中に破線矢印で示す経路を流れる電流Ｉｃｐは、概ねこのときの基板表面電圧Ｖｓｕｂの電圧値をシース抵抗Ｒｐとプラズマ抵抗Ｚｐとの直列回路の抵抗値で除したものとなり、電流Ｉｃｎと合流して出力電流Ｉｏになる。

【0056】

時刻ｔ１を過ぎると、上記共振電流による出力電流Ｉｏはその方向を反転しようとするものの、第３ダイオードＤａが逆バイアスとなるため該共振電流は停止する。それまで第３ダイオードＤａを逆流していた電流源１２から供給される一定電流Ｉｃは、Ｉｏ＝Ｉｃとして前述の共振経路を流れるので、共振経路と直列に出力インピーダンスの非常に大きい電流源が接続されることになる。これにより、共振転流直後にも、配線インダクタＬｎ、コンデンサ負荷Ｃｒｅによる電圧、電流の振動は全く発生しない。但し、出力電流Ｉｏが共振電流から一定電流Ｉｃに切り換わるとき、第３ダイオードＤａの逆回復時間に伴う電流の瞬断が発生するおそれがある。これによるＶｐｎのサージ電圧を抑制するためは、第１ノードＮ１と第４ノードＮ４との間に、電圧クランプ回路又は電圧クランプ素子であるＴＶＳ（Transient Voltage Suppressor）等を挿入するとよい。

【0057】

以上述べた転流期間Ｔａにおける動作は、従来のパルス電源装置（後述の図２０参照）が備える第３電圧源１３、第２スイッチング部Ｓ２といった構成要素、及び半波共振期間に合わせた転流時間管理等なしに達成し得る。

【0058】

転流期間Ｔａの終了後は、電流源１２から供給される一定電流Ｉｃが図１３中の太線矢印に示すように出力電流Ｉｏとして流れ、基板コンデンサＣｐに流れる電流Ｉｃｐと浮遊コンデンサＣｎに流れる電流Ｉｎとに分流する。これにより、出力電圧Ｖｏｐ１はＶ５＝－ΔＶ／２から負方向に略一定速度で増加してゆき、図３（ｂ２）に示すようにランプ形状の電圧波形が生成される。このとき、電流Ｉｃｐ、基板表面電圧Ｖｓｕｂはそれぞれ次の式で定まる。
Ｉｃｐ≒－Ｉｃ・Ｃｐ／（Ｃｐ＋Ｃｎ）
Ｖｓｕｂ＝－Ｉｃｐ・（Ｒｐ＋Ｚｐ）
ここでは、図１２において共振電流を流すべくオンしている第３スイッチング部Ｓ３は、図１３においては一定電流Ｉｃを流すために利用される。このようにしてこのパルス電源部３では、従来のパルス電源装置（図２０参照）では別々に設けられていた回路（具体的にはスイッチング部）の共用化が図られている。

【0059】

図１１に示すように、時刻ｔ２の直前に、制御信号Ｇ３はハイ状態、制御信号Ｇ５、Ｇ４は共にロー状態であり、時刻ｔ２において制御信号Ｇ４、Ｇ５はともにハイに変化し、それから所定のオーバーラップ期間Ｔｆ経過後に制御信号Ｇ３はローに変化する。Ｔｆは実質的に０であってもよい。それ以降、制御信号Ｇ３はロー、制御信号Ｇ５、Ｇ４は共にハイである状態が、前述の時刻ｔ０の直前まで維持される。

【0060】

順に説明すると、定常時のエッチング処理期間Ｔｐの終了時には、制御信号Ｇ３はハイ状態であって第３スイッチング部Ｓ３がオン状態にあり、電流源１２からの一定電流Ｉｃは、上述したようにＩｏ＝Ｉｃとして、いずれも負荷である基板コンデンサＣｐと浮遊コンデンサＣｎとに分流して流れる。時刻ｔ２における出力電圧は、Ｖｏｐ１（ｔ２）＝－（（ΔＶ／２）＋Ｖｃ）＝－［（ΔＶ／２）＋Ｉｃ・（Ｔｐ－Ｔａ）／（Ｃｐ＋Ｃｎ）］、により定まる状態である。

【0061】

時刻ｔ２において、制御信号Ｇ４がハイに変化して第４スイッチング部Ｓ４がオンすると、図１４中に示す経路で、コンデンサ負荷Ｃｒｅと合成インダクタ（Ｌｎ＋Ｌｉ）による共振電流Ｉｄｂ（＝Ｉｏ）が電流Ｉｃｐと電流Ｉｃｎとの合流によって流れる。ここで、時刻ｔ２における出力電圧Ｖｏｐ１（ｔ２）＝－（（ΔＶ／２）＋Ｖｃ）（＝Ｖ６）が共振によって時刻ｔ４における出力電圧Ｖｏｐ１＝＋ΔＶ／２（＝Ｖ１）にまで変化する共振振幅値より、この場合における共振初期電圧値は（ΔＶ＋Ｖｃ）／２である。電圧源１４の電圧値Ｖ４＝－Ｖｃ／２は、時刻ｔ２における出力電圧Ｖｏｐ１からこの共振初期電圧値を得るための第１ノードＮ１を基準とした補正値である。共振電流値は、Ｉｏ＝Ｉｄｂ＝［｛（Ｖｃ＋ΔＶ）／２｝／√｛（Ｌｎ＋Ｌｉ）／Ｃｒｅ｝］・ｓｉｎθ、となる。インダクタＬｉは、時刻ｔ０と時刻ｔ２における共振初期電圧の差異Ｖｃ／２が増加したことによる共振電流の増加を、特性インピーダンスの増加によって是正するためのものである。

【0062】

また、基板表面電圧Ｖｓｕｂは、共振により急速に変化するステージ電圧Ｖｏｐ２とシース抵抗Ｒｐによって変化が緩慢である基板コンデンサＣｐの電圧Ｖｃｐとの電位差であり、図１１においてＶｏｐ２＞Ｖｃｐであるから基板表面電圧Ｖｓｕｂは負極性となって、イオンシースの整流作用によるダイオードＤｐは逆阻止されて導通しない。従って、図１４中に破線矢印で示す基板コンデンサＣｐの電流Ｉｃｐは、概ねこの場合での基板表面電圧Ｖｓｕｂを合成抵抗（Ｒｐ＋Ｚｐ）で除したものとなる。

【0063】

一方、制御信号Ｇ５がハイに変化してスイッチング部Ｓ５がオンすると、それまでＩｃが流れていたインダクタＬｏの電流を、図１４中に一点鎖線矢印で示す経路で還流させて保持する。そして、オーバーラップ期間Ｔｆの経過後に制御信号Ｇ３がローに変化し、第３スイッチング部Ｓ３がオフする。

【0064】

時刻ｔ３において、急速に電圧が減少するステージ電圧Ｖｏｐ２とシース抵抗Ｒｐによって変化が緩慢である基板コンデンサＣｐの電圧Ｖｃｐとが同一値となり、基板表面電圧Ｖｓｕｂは０となる。その後、Ｖｃｐ＞Ｖｏｐ２となった時刻ｔ３以降では、イオンシースの整流作用によるダイオードＤｐが導通して、図１５中に破線矢印で示すように電流Ｉｃｐが流れ、この電流Ｉｃｐは基板表面電圧Ｖｓｕｂを抵抗Ｚｐで除したものとなり大きく増加する。ここで、基板表面電圧Ｖｓｕｂは０を超えて正極方向の電圧となり、放電期間Ｔｄにおける基板コンデンサＣｐの蓄積電荷の放電に寄与する。また、インダクタＬｏに流れる電流Ｉｃは上述した場合と同様に保持される。

【0065】

時刻ｔ４において共振電流Ｉｄｂ（＝Ｉｏ）は０となり、それ以降、半波共振用のダイオードＤｂによって逆流が阻止されるため、電流Ｉｄｂ（＝Ｉｏ）は０を維持する。ここで、インダクタＬｎ、Ｌｉに蓄積されていたエネルギが無くなるので、図１６中に破線矢印で示すようにＩｃｐ＝Ｉｃｎは浮遊コンデンサＣｎを充電する方向に流れる。また、図１６中に一点鎖線矢印で示すように、インダクタＬｏに流れる電流Ｉｃは上述した場合と同様に保持される。

【0066】

時刻ｔ５において、ステージ電圧Ｖｏｐ２と基板コンデンサＣｐの電圧Ｖｃｐとが同一値となり、基板表面電圧Ｖｓｕｂは再び０となる。従って、時刻ｔ５を過ぎると図１７に示すように、電流Ｉｃｐは流れなくなり、出力電圧Ｖｏｐ１は、コンデンサ負荷Ｃｒｅの蓄積電荷による保持電圧であるＶ１＝＋ΔＶ／２に維持される。

【0067】

以上述べた転流期間Ｔｂにおける動作は、後述するように、従来のパルス電源装置（図２０参照）において必要であった電圧源１１、スイッチング部Ｓ１、及び半波共振期間に合わせた転流時間管理等を要することなく達成される。また、図１７中に一点鎖線矢印で示すように、インダクタＬｏに流れる電流Ｉｃは上述した場合と同様に保持される。

【0068】

上述したように、図７に示した第２実施形態によるパルス電源部は、後述するように、従来のパルス電源装置に対して、電圧源１１、電圧源１３、第１スイッチング部Ｓ１、第２スイッチング部Ｓ２といった構成要素が不要であるとともに、転流期間Ｔａ、Ｔｂにおける転流時間管理が不要である。また、動作上制御が必要である個所は、電流源１２による電流Ｉｃを可変するための電圧源１５の電圧値Ｖｏ（Ｉｃの定電流制御値設定）と共振により出力電圧Ｖｏｐ１（ｔ４）の電圧＋ΔＶ／２を得るための補正値である電圧源１４の電圧値Ｖ４＝－Ｖｃ／２の２個所、及びエッチング処理期間Ｔｐに応じた三つのスイッチング部Ｓ３、Ｓ４、Ｓ５をオンオフ制御する制御信号Ｇ３、Ｇ４、Ｇ５のみである。

【0069】

図３（ｂ１）に示した出力電圧Ｖｏｐ１を生成するための図４に示した原理的回路を有する第１実施形態のパルス電源部、及び、図３（ｂ３）に示した出力電圧Ｖｏｐ１を生成するための図６に示した原理的回路を有する第３実施形態のパルス電源部は、上記第２実施形態のパルス電源部と同様に、電流源１２はインダクタＬｏと電圧源１５と電流センサＣｔ１との直列回路で構成され、スイッチング部Ｓ３、Ｓ４、Ｓ５と逆並列ダイオードＤ３、Ｄ４、Ｄ５は、電力用ＭＯＳＦＥＴなどの半導体スイッチング素子（寄生ダイオード含む）である。その他の構成については、第１実施形態では図４に示した構成と、第３実施例形態では図６に示した構成と同様である。従って、これら第１実施形態、第３実施形態のパルス電源部の実用的な概略回路図は容易に想到し得るものであって、ここでは記載を省略する。

【0070】

第２実施形態との相違は、第３電圧源１３の電圧値Ｖ３が第２実施形態ではＶ３＝０（＝短絡回路）であるのに対し、第１実施形態ではＶ３＝＋ΔＶ／２、第３実施形態ではＶ３＝＋ΔＶである点、及び、第４電圧源１４の電圧値Ｖ４が第２実施形態ではＶ４＝－Ｖｃ／２であるのに対し、第１実施形態ではＶ４＝（ΔＶ－Ｖｃ）／２、第３実施形態ではＶ４＝－（ΔＶ＋Ｖｃ）／２となる点である。図１０、図１１における第３乃至第５スイッチング部をオンオフ制御するための制御信号Ｇ３、Ｇ４、Ｇ５のタイミングについては、第１乃至第３実施形態で共通である。

【0071】

即ち、図３（ｂ２）に示す第２実施形態のパルス電源部における出力電圧Ｖｏｐ１に対し、図３（ｂ１）に示す第１実施形態のパルス電源部における出力電圧Ｖｏｐ１ではその波形全体が＋ΔＶ／２だけ正極側にシフトしており、図３（ｂ３）に示す第３実施形態のパルス電源部における出力電圧Ｖｏｐ１では波形全体が－ΔＶ／２だけ負極側にシフトする。図１０、図１１に示す波形においても同様であることは、当業者であれば容易に想到し得る。

【0072】

また、全ての実施形態のパルス電源部において、図１０、図１１に示した制御信号以外の波形Ｖｓｕｂ、Ｉｏ、Ｉｃ、Ｉｃｐ、Ｉｄｂの形状に差異はなく、図１２～図１７に示した、それぞれの期間に対する電流の経路や方向も同一であることは明らかである。

【0073】

また、各実施形態のパルス電源部において出力電圧Ｖｏｐ１を生成するための一連の動作は基本的に同一であり、前述のように、全ての実施形態においてステージ電圧Ｖｏｐ２とプラズマリアクタＰｒ内での動作も同一であるから、部品点数や接地端からの電圧形状等によって、適宜の実施形態を選択すればよい。

【0074】

［本発明に係るパルス電源装置と従来のパルス電源装置との対比］
特許文献１に記載の従来のパルス電源装置に対する上述した本実施形態のパルス電源部３の利点を明確にするために、装置の構成を対比する。図２０は、従来のパルス電源装置３Ｐの原理的な回路図である。図２０では、図４～図６に示した実施形態のパルス電源部３と同一又は相当する構成要素に同じ符号を付して、構成要素の対比を明確化している。負荷回路は全く同一である。

【0075】

即ち、従来のパルス電源装置３Ｐは、本発明による実施形態のパルス電源部３が備えていない構成要素として、第１ノードＮ１と第２ノードＮ２との間に、電圧Ｖ１を出力する電圧源１１とスイッチング部Ｓ１との直列回路を備える。図３（ｂ１）に示した上記第１実施形態のパルス電源部３による出力電圧Ｖｏｐ１に相当する出力電圧を生成したい場合の、電圧源１１、１３、１４の各電圧値は図２０中に記載したように、Ｖ１＝ΔＶ、Ｖ３＝ΔＶ／２、Ｖ４＝（ΔＶ－Ｖｃ）／２、である。スイッチング部Ｓ１は、この電圧Ｖ１を出力端１０に結合するタイミングを決めるものである。

【0076】

従来のパルス電源装置３Ｐにおいて、電圧源１１による電圧Ｖ１は、コンデンサ負荷Ｃｒｅと配線インダクタＬｎとの半波共振により成るコンデンサ負荷の電圧（図３（ｂ１）での時刻ｔ５における出力電圧Ｖｏｐ１の電圧値）と同じ値に選定される。また、転流期間Ｔｂ中に半波共振回路における共振電流の０検出を行うことで、最適転流時間を設定してスイッチング部Ｓ１をオンさせて電圧Ｖ１を出力端１０に結合するタイミングを定める。これによって、放電期間Ｔｄ中の出力電圧Ｖｏｐ１をＶ１＝＋ΔＶに固定するとともに、スイッチング部Ｓ１がオンする際の負荷電圧のリンギングを防止している。

【0077】

これに対し、本実施形態のパルス電源部３では、電圧源１１及びスイッチング部Ｓ１を無くし、転流期間Ｔｂにおける最適転流時間の設定も行わない。一般的なプラズマリアクタＰｒでは、コンデンサ負荷Ｃｒｅの容量は１０～２０nFであり、これはｆｐ＝４００kHz程度のパルス周波数に対応する放電期間Ｔｄの時間においてコンデンサ負荷に蓄積された電荷を維持するのに十分に大きな値である。即ち、ｆｐ＝４００kHz程度のパルス周波数の下では、従来のパルス電源装置３Ｐのように電圧源１１から電圧Ｖ１を与えずとも、放電期間Ｔｄにおけるコンデンサ負荷の電圧を十分保持することができる（電圧の低下は実質的に無視できる程度である）。それ故に、本実施形態のパルス電源部３では、電圧源１１とスイッチング部Ｓ１を省略し、スイッチング部Ｓ１による最適転流時間の設定も無くすことができる。

【0078】

また、従来のパルス電源装置３Ｐでは、電流源１２から供給される電流Ｉｃを出力端１０に流すタイミングを決めるスイッチング部Ｓ２と、コンデンサ負荷Ｃｒｅ（≒Ｃｎ）と配線インダクタＬｎとによる共振電流を流すと共に電圧源１３による電圧Ｖ３を出力端１０に結合するタイミングを決めるスイッチング部Ｓ３とを独立に設けている。これに対し、本実施形態のパルス電源部３では、第３電圧源１３と逆阻止用の第３ダイオードＤａと第３スイッチング部Ｓ３との直列回路を、第１ノードＮ１と第２ノードＮ２との間に接続し、第３ダイオードＤａと第３スイッチング部Ｓ３との接続点を第４ノードＮ４として、第１ノードＮ１と第４ノードＮ４との間に電流源１２と逆阻止用の第２ダイオードＤｃとの直列回路を接続し、電流源１２の両端に短絡用の第５スイッチング部Ｓ５を接続している。これにより、従来のパルス電源装置３Ｐにおけるスイッチング部Ｓ２を省略し、このスイッチング部Ｓ２の機能を第３スイッチング部Ｓ３に兼ねさせることができる。

【0079】

こうして本実施形態のパルス電源部３では、従来のパルス電源装置３Ｐに比べてデバイスの数を減らして回路構成を簡素化することができるとともに、煩雑である、共振転流時間にスイッチングのタイミングを合致させるための検出及び制御を省略することができる。

【0080】

［本実施形態のパルス電源部の変形例］
図１８は、第２実施形態のパルス電源部３に電圧クランプ回路を追加した、第４実施形態のパルス電源部の概略構成図である。この電圧クランプ回路ＴＶＳ１、ＴＶＳ２、ＴＶＳ３は、それぞれインダクタＬｏ、Ｌｎ、Ｌｉの解放時のエネルギを吸収する作用を有する。ここでは、電圧クランプ回路を電圧クランプ素子ＴＶＳ１、ＴＶＳ２、ＴＶＳ３を用いた回路により簡易的に構成しているが、放電阻止スナバ回路や双方向コンバータによる電圧源としてもよい。勿論、第１、第３実施形態のパルス電源部にも同様に電圧クランプ回路を追加し得ることは明らかである。

【0081】

図１９は、第２実施形態のパルス電源部において電流源１２と並列に高速定電流電源Ａｐを設けた、第５実施形態のパルス電源部の概略構成図である。

【0082】

高速定電流電源Ａｐは、図示しない制御部から指示される設定電流値ΔＩｃに応じて、電流源１２の電流ＩｃにΔＩｃを加算して出力するものである。このΔＩｃは、プラズマリアクタＰｒのガス圧の変化やイオン源用プラズマ電源部２の出力変動によってシースの条件が変化し、基板表面電圧Ｖｓｕｂが変化する場合に、プロセス制御部１からの基板表面電圧Ｖｓｕｂの修正指令に応じて用いられる。ΔＩｃはこの変化分を補償するために必要な電流値であればよく電流源１２の電流Ｉｃに比較して小電流でよいので、高速定電流電源Ａｐの出力は小電力容量でよい。そのため、小容量で高周波特性の良いスイッチング素子、例えばガリウムナイトライドＧＡＮ等を使用することができ、ＰＷＭスイッチング周波数の高周波化と位相シフトマルチレベルカスケードコンバータ等によるマルチフェーズ化で高速制御が可能となる。また、高速定電流電源Ａｐを大容量化して電流源１２と置き換えることにより、全ての電流Ｉｃを高速定電流電源Ａｐから供給してもよい。

【0083】

なお、以上の説明に用いた数式等により得られた各値等は、回路抵抗等を含まない理想値であるから、全ての設定値は実動状態に応じて適宜に是正することが望ましいことは言うまでもない。

【0084】

また、上記実施形態や変形例はあくまでも本発明の一例であり、本発明の趣旨の範囲で適宜修正、変更、追加を行っても本願特許請求の範囲に包含されることは明らかである。

【符号の説明】

【0085】

１…プロセス制御部
２…イオン源用プラズマ電源部
３…バイアス用パルス電源部
４…処理室
５…プラズマ
６…基板
６ａ…表面
７…ステージ
９…接地端
１０…出力端
１２…電流源
１３、１４、１５…電圧源
Ｓ３、Ｓ４、Ｓ５…スイッチング部
Ｄａ、Ｄｂ、Ｄｃ、Ｄ３、Ｄ４、Ｄ５…ダイオード
Ｎ１、Ｎ２、Ｎ３、Ｎ４…ノード
Ｃｔ１…電流センサ
２０…制御部
ＴＶＳ１、ＴＶＳ２、ＴＶＳ３…電圧クランプ回路
Ａｐ…高速定電流電源
Ｃｂ…ブロッキングコンデンサ
Ｐｒ…プラズマリアクタ
Ｃｐ…基板コンデンサ
Ｃｓ…シースコンデンサ
Ｃｎ…浮遊コンデンサ
Ｄｐ…シースダイオード
Ｌｎ…配線インダクタ
Ｌｉ、Ｌｏ…インダクタ
Ｒｐ…シース抵抗
Ｚｐ…プラズマ抵抗

【要約】

【課題】回路構成及び制御を簡単化しながら良好な転流を実現する。
【解決手段】本発明の一態様は、電圧Ｖ３を出力する電圧源１３と、電圧Ｖ４を出力する電圧源１４と、電圧源１３と電圧源１４を各々出力端１０に選択的に結合するスイッチＳ３、Ｓ４と、スイッチＳ３を介して出力端１０と接地端９との間に結合される電流源１２と、を備える。制御部は、第２の半波共振によって電圧Ｖ１まで下降した電圧をコンデンサ負荷に保持することで出力電圧Ｖｏｐ１を低いレベルに維持した状態で、スイッチＳ３をオンさせてコンデンサ負荷、インダクタＬｎ等を含む共振ループで第１の半波共振による電流を流すことで出力電圧Ｖｏｐ１を上昇させる。出力電圧Ｖｏｐ１が電圧Ｖ５になり、さらに電流源１２による直流電流が流れることで電圧Ｖ６まで上昇したときスイッチＳ４をオンさせ、コンデンサ負荷、インダクタＬｎ等を含む共振ループで第２の半波共振による電流を流すことで出力電圧Ｖｏｐ１を電圧Ｖ１まで下降させる。
【選択図】図４

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】