(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-03
(45)【発行日】2024-07-11
(54)【発明の名称】メモリシステム及びその動作方法
(51)【国際特許分類】
G11C 11/56 20060101AFI20240704BHJP
G11C 16/10 20060101ALI20240704BHJP
【ＦＩ】
G11C11/56 210
G11C16/10 140
【請求項の数】
20
(21)【出願番号】P 2020097558
(22)【出願日】2020-06-04
(65)【公開番号】P2021034116
(43)【公開日】2021-03-01
【審査請求日】2023-04-06
(31)【優先権主張番号】10-2019-0105004
(32)【優先日】2019-08-27
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】柳 載悳
(72)【発明者】
【氏名】任 ▲ぼん▼淳
(72)【発明者】
【氏名】崔 容赫
【審査官】小林 紀和
(56)【参考文献】
【文献】米国特許出願公開第２０１７／００９２３６６（ＵＳ，Ａ１）
【文献】特開２００１－３５７６８３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０３７２１８５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０１４７４８２（ＵＳ，Ａ１）
【文献】特開２０２１－１２８５８２（ＪＰ，Ａ）
【文献】特開２０１５－２２８４８４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／５６
Ｇ０６Ｆ １２／００
Ｇ１１Ｃ １６／１０
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリを含むメモリシステムの動作方法であって、前記不揮発性メモリに含まれたメモリグループの消去時点からプログラム時点までの時間を示すＥＰＩ（erase program interval）を検出する段階と、
前記ＥＰＩを基に、前記メモリグループに関するプログラムモードを、各メモリセルに保存するデータビット数により、既定義の複数のプログラムモードのうち一つに決定する段階と、
決定された前記プログラムモードで、前記メモリグループに対するプログラム動作を遂行する段階と、を含み、
前記プログラム動作を遂行する段階は、選択された前記プログラムモードを基に、前記プログラム動作の少なくとも１つの電圧レベルを調節する段階を含む方法。
【請求項2】
前記複数のプログラムモードは、ＱＬＣ（quadruple level cell）モード、ＴＬＣ（triple level cell）モード、ＭＬＣ（multi level cell）モード、ＳＬＣ（single level cell）モードのうち少なくとも一つを含むことを特徴とする請求項１に記載の方法。
【請求項3】
前記メモリグループは、メモリブロック、メモリスタックまたはサブメモリブロックであることを特徴とする請求項１に記載の方法。
【請求項4】
前記メモリグループは、メモリブロックであり、前記決定する段階は、
前記ＥＰＩが、基準時間以下であるならば、前記メモリブロックに対するプログラムモードを、各メモリセルにＮビットデータを書き込む第１プログラムモードに決定する段階と、
前記ＥＰＩが、基準時間を超えるならば、前記メモリブロックに対する前記プログラムモードを、各メモリセルにＭビットデータを書き込む第２プログラムモードに決定する段階と、を含み、
ＮとＭは、正の整数であり、Ｍは、Ｎより小さいことを特徴とする請求項１に記載の方法。
【請求項5】
前記不揮発性メモリは、複数のメモリブロックを含み、各メモリブロックは、基板に対して垂直方向に積層された複数のメモリスタックを含み、前記メモリグループは、メモリスタックであり、
前記ＥＰＩを検出する段階は、
第１メモリスタックの第１ＥＰＩを検出する段階と、
前記第１メモリスタックに対して前記垂直方向に上部に配置された第２メモリスタックの第２ＥＰＩを検出する段階と、を含み、
前記決定する段階は、
前記第１ＥＰＩを基に、前記第１メモリスタックに関するプログラムモードを、ＱＬＣモード、ＴＬＣモード、ＭＬＣモード、ＳＬＣモードのうち少なくとも一つに決定する段階と、
前記第２ＥＰＩを基に、前記第２メモリスタックに関するプログラムモードを、前記ＱＬＣモード、前記ＴＬＣモード、前記ＭＬＣモード、前記ＳＬＣモードのうち少なくとも一つに決定する段階と、を含むことを特徴とする請求項１に記載の方法。
【請求項6】
前記第１メモリスタックに対するプログラム動作において、前記第１ＥＰＩが、基準時間を超えれば、前記第２メモリスタックに関するプログラムモードを、前記ＱＬＣモード、前記ＴＬＣモード、前記ＭＬＣモード、前記ＳＬＣモードのうち少なくとも一つに決定する段階をさらに含むことを特徴とする請求項５に記載の方法。
【請求項7】
前記不揮発性メモリは、複数のメモリブロックを含み、各メモリブロックは、独立して消去可能な複数のサブメモリブロックを含み、前記ＥＰＩを検出する段階は、
第１サブメモリブロックの第１ＥＰＩを検出する段階と、
前記第１サブメモリブロックに隣接した第２サブメモリブロックの第２ＥＰＩを検出する段階と、を含み、
前記決定する段階は、
前記第１ＥＰＩを基に、前記第１サブメモリブロックに対するプログラムモードを、ＱＬＣモード、ＴＬＣモード、ＭＬＣモード、ＳＬＣモードのうち少なくとも一つに決定する段階と、
前記第２ＥＰＩを基に、前記第２サブメモリブロックに対するプログラムモードを、前記ＱＬＣモード、前記ＴＬＣモード、前記ＭＬＣモード、前記ＳＬＣモードのうち少なくとも一つに決定する段階と、を含むことを特徴とする請求項１に記載の方法。
【請求項8】
前記第１サブメモリブロックに対する前記プログラム動作において、前記第１ＥＰＩが、基準時間を超えれば、前記第２サブメモリブロックに対するプログラムモードを、前記ＱＬＣモード、前記ＴＬＣモード、前記ＭＬＣモード、前記ＳＬＣモードのうち少なくとも一つに決定する段階をさらに含むことを特徴とする請求項７に記載の方法。
【請求項9】
前記不揮発性メモリは、各メモリグループに対応するＥＰＩを保存したＥＰＩテーブルを保存するメタ領域を含み、前記ＥＰＩを検出する段階は、前記メタ領域に保存された前記ＥＰＩテーブルを基に、前記メモリグループに対応する前記ＥＰＩを検出することを特徴とする請求項１に記載の方法。
【請求項10】
ＳＰＯ（sudden power off）発生後、前記メモリグループに対する前記プログラムモードをデフォルトプログラムモードに決定する段階をさらに含み、前記デフォルトプログラムモードは、ＭＬＣモードまたはＳＬＣモードであることを特徴とする請求項１に記載の方法。
【請求項11】
前記ＥＰＩを検出する段階は、ホストから受信した書き込み要請に応答し、ユーザデータプログラム動作時、前記ＥＰＩを検出する段階と、
メタデータプログラム動作時、前記ＥＰＩを検出する段階と、
ガベージコレクション動作時、前記ＥＰＩを検出する段階と、のうち少なくとも一つを含むことを特徴とする請求項１に記載の方法。
【請求項12】
前記メモリグループに対する読み取り要請に応答し、各メモリグループに対応するプログラムモードが保存されたプログラムモードテーブルを基に、メモリブロックに対応する前記プログラムモードを判断する段階と、判断された前記プログラムモードを基に、前記メモリグループに対する読み取り条件を調節する段階と、をさらに含むことを特徴とする請求項１に記載の方法。
【請求項13】
不揮発性メモリを含むメモリシステムの動作方法であって、ホストから受信した書き込み要請に応答し、メモリブロックの消去時点からプログラム時点までの時間を示すＥＰＩ（erase program interval）を検出する段階と、
検出された前記ＥＰＩが、第１基準時間以下であるならば、各メモリセルにＮビットデータを書き込む第１プログラムモードで、前記メモリブロックに対するプログラム動作を遂行する段階と、
検出された前記ＥＰＩが前記第１基準時間を超えれば、各メモリセルにＭビットデータを書き込む第２プログラムモードで、前記メモリブロックに対するプログラム動作を遂行する段階と、を含み、
前記第１プログラムモードで、前記プログラム動作を遂行する段階は、前記第１プログラムモードを基に、前記プログラム動作の少なくとも１つの電圧レベルを調節する段階を含み、
前記第２プログラムモードで、前記プログラム動作を遂行する段階は、前記第２プログラムモードを基に、前記プログラム動作の少なくとも１つの電圧レベルを調節する段階を含み、
ＮとＭは、正の整数であり、Ｍは、Ｎより小さいことを特徴とする方法。
【請求項14】
検出された前記ＥＰＩが前記第１基準時間より長い第２基準時間を超えれば、各メモリセルにＬビットデータを書き込む第３プログラムモードで、前記メモリブロックに対するプログラム動作を遂行する段階をさらに含み、Ｌは、Ｍより小さい正の整数であることを特徴とする請求項１３に記載の方法。
【請求項15】
検出された前記ＥＰＩが前記第２基準時間より長い第３基準時間を超えれば、各メモリセルにＫビットデータを書き込む第４プログラムモードで、前記メモリブロックに対するプログラム動作を遂行する段階をさらに含み、Ｋは、Ｌより小さい正の整数であることを特徴とする請求項１４に記載の方法。
【請求項16】
前記ＥＰＩを検出する段階は、前記不揮発性メモリのメタ領域に保存されたＥＰＩテーブルから、前記ＥＰＩを読み取る段階を含むことを特徴とする請求項１３に記載の方法。
【請求項17】
前記メモリブロックに対する読み取り要請に応答し、各メモリブロックに対応するプログラムモードが保存されたプログラムモードテーブルを基に、前記メモリブロックに対応する前記プログラムモードを判断する段階と、判断された前記プログラムモードを基に、前記メモリブロックに対する読み取り条件を調節する段階と、をさらに含み、
前記読み取り条件を調節する段階は、前記メモリブロックの前記プログラムモードを基に、前記読み取り条件に関する少なくとも１つの電圧レベルを調節する段階を含むことを特徴とする請求項１３に記載の方法。
【請求項18】
複数のメモリグループを含む不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラと、を含み、
前記メモリコントローラは、
前記複数のメモリグループのうち第１メモリグループの消去時点からプログラム時点までの時間を示すＥＰＩ（erase program interval）を検出し、
検出された前記ＥＰＩを基に、前記第１メモリグループに関するプログラムモードを、各メモリセルに保存するデータビット数により、既定義の複数のプログラムモードのうち一つに決定し、
決定された前記プログラムモードにより、前記第１メモリグループに対するプログラム動作を制御し、
前記プログラム動作の制御は、選択された前記プログラムモードにより、前記プログラム動作と係わる少なくとも１つの電圧レベルを調節することを特徴とするメモリシステム。
【請求項19】
前記複数のプログラムモードは、ＱＬＣ（quadruple level cell）モード、ＴＬＣ（triple level cell）モード、ＭＬＣ（multi level cell）モード、ＳＬＣ（single level cell）モードのうち少なくとも一つを含むことを特徴とする請求項１８に記載のメモリシステム。
【請求項20】
前記メモリグループは、メモリブロック、メモリスタックまたはサブメモリブロックであることを特徴とする請求項１８に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリシステムに関し、さらに詳細には、閾値電圧散布特性を改善させたメモリシステム、及びその動作方法に関する。
【背景技術】
【0002】
メモリシステムは、メモリコントローラとメモリ装置とを含み、メモリ装置は、不揮発性メモリ装置でもある。不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置及びその他装置においても使用される。フラッシュメモリ装置は、多数のブロックを含み、それぞれのブロックは、多数のページを含む。フラッシュメモリ装置において、ブロックに対して消去が行われた後、プログラムが遂行されるまでの時間として、ＥＰＩ（erase program interval）が定義され得る。フラッシュメモリ装置の特性上、データ記録が行われるとき、ＥＰＩが長い場合には、その閾値電圧散布特性が低下し、それにより、データの信頼性が低下してしまうという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本開示の技術的思想は、ＥＰＩが相対的に長い場合にも、データ信頼性低下を抑えたり防止したりするメモリシステム及びその動作方法を提供するものである。
【課題を解決するための手段】
【0004】
本開示の技術的思想による、不揮発性メモリを含むメモリシステムの動作方法は、前記不揮発性メモリに含まれたメモリグループの消去時点からプログラム時点までの時間を示すＥＰＩを検出する段階、前記ＥＰＩを基に、前記メモリグループに関するプログラムモードを、各メモリセルに保存するデータビット数により、既定義の複数のプログラムモードのうち一つに決定する段階、及び決定された前記プログラムモードで、前記メモリグループに対するプログラム動作を遂行する段階を含み、前記プログラム動作を遂行する段階は、選択された前記プログラムモードを基に、前記プログラム動作の少なくとも１つの電圧レベルを調節する段階を含む。
【0005】
また、本開示の技術的思想による、不揮発性メモリを含むメモリシステムの動作方法は、ホストから受信した書き込み要請に応答し、メモリブロックの消去時点からプログラム時点までの時間を示すＥＰＩを検出する段階、検出された前記ＥＰＩが、第１基準時間以下であるならば、各メモリセルにＮビットデータを書き込む第１プログラムモードで、前記メモリブロックに対するプログラム動作を遂行する段階、及び検出された前記ＥＰＩが前記第１基準時間を超えれば、各メモリセルにＭビットデータを書き込む第２プログラムモードで、前記メモリブロックに対するプログラム動作を遂行する段階を含み、前記第１プログラムモードで、前記プログラム動作を遂行する段階は、前記第１プログラムモードを基に、前記プログラム動作の少なくとも１つの電圧レベルを調節する段階を含み、前記第２プログラムモードで、前記プログラム動作を遂行する段階は、前記第２プログラムモードを基に、前記プログラム動作の少なくとも１つの電圧レベルを調節する段階を含み、ＮとＭは、正の整数であり、Ｍは、Ｎより小さい。
【0006】
また、本開示の技術的思想によるメモリシステムは、複数のメモリグループを含む不揮発性メモリ、及び前記不揮発性メモリを制御するメモリコントローラを含み、前記メモリコントローラは、前記複数のメモリグループのうち第１メモリグループの消去時点からプログラム時点までの時間を示すＥＰＩを検出し、検出された前記ＥＰＩを基に、前記第１メモリグループに対するプログラムモードを、各メモリセルに保存するデータビット数により、既定義の複数のプログラムモードのうち一つに決定し、決定された前記プログラムモードにより、前記第１メモリグループに対するプログラム動作を制御し、前記プログラム動作の制御は、選択された前記プログラムモードにより、前記プログラム動作と係わる少なくとも１つの電圧レベルを調節する。
【発明の効果】
【0007】
本開示の技術的思想によれば、ＥＰＩ情報により、ＱＬＣモード、ＴＬＣモード、ＭＬＣモード、ＳＬＣモードのうち少なくとも一つを含む複数のプログラムモードのうち一つを適用し、データを記録したり読み取ったりすることにより、ＥＰＩが長い状態でデータがプログラムされても、データの信頼性を向上させることができる効果がある。
【0008】
また、本発明の技術的思想によれば、データを保存するための空間を効率的に使用することができ、頻繁なガベージコレクション動作を防止することができるので、メモリシステムの寿命低下を抑えることができる効果がある。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施形態によるメモリシステムを示すブロック図である。
【図3】本開示の一実施形態によるメモリシステムの動作方法を示すフローチャートである。
【図4A】ＳＬＣモードでプログラムされたメモリセルの閾値電圧散布を例示的に示す図面である。
【図4B】ＭＬＣモードでプログラムされたメモリセルの閾値電圧散布を例示的に示す図面である。
【図4C】ＴＬＣモードでプログラムされたメモリセルの閾値電圧散布を例示的に示す図面である。
【図4D】ＱＬＣモードでプログラムされたメモリセルの閾値電圧散布を例示的に示す図面である。
【図7】本開示の一実施形態によるＥＰＩテーブルを例示的に示す図面である。
【図8】本開示の一実施形態によるメモリシステムの動作方法を示すフローチャートである。
【図10】本開示の一実施形態によるメモリシステムの動作方法を示すフローチャートである。
【図12】本開示の一実施形態によるメモリシステムの動作方法を示すフローチャートである。
【図14】本開示の一実施形態によるメモリシステムの動作方法を示すフローチャートである。
【図16A】本開示の一部実施形態によるプログラムモードテーブルを例示的に示す図面である。
【図16B】本開示の一部実施形態によるプログラムモードテーブルを例示的に示す図面である。
【図17】本開示の一実施形態による、ＥＰＩ情報を保存するメモリブロックを例示的に示す図面である。
【図18A】本開示の一実施形態による、ＥＰＩテーブル及びプログラムモードテーブルを例示的に示す図面である。
【図18B】本開示の一実施形態による、ＥＰＩテーブル及びプログラムモードテーブルを例示的に示す図面である。
【図19】本開示の一実施形態によるメモリブロックの断面の一部を示す図面である。
【図20】本開示の一実施形態による、スタックに対するプログラム動作の一例を示す概念図である。
【図21】本開示の一実施形態による、スタックに対するプログラム動作の他の例を示す概念図である。
【図22A】本開示の一実施形態による、ＥＰＩテーブル及びプログラムモードテーブルを例示的に示す図面である。
【図22B】本開示の一実施形態による、ＥＰＩテーブル及びプログラムモードテーブルを例示的に示す図面である。
【図23】本開示の一実施形態による、サブブロックに対するプログラム動作の一例を示す概念図である。
【図24】本開示の一実施形態による、サブブロックに対するプログラム動作の他の例を示す概念図である。
【図25】本開示の一実施形態による、ホスト、メモリコントローラ及び不揮発性メモリ間のデータ書き込み動作を示すフローチャートである。
【図26】本開示の一実施形態による、ホスト、メモリコントローラ及び不揮発性メモリ間のデータ読み取り動作を示すフローチャートである。
【図27】本開示の一実施形態による、メモリコントローラ及び不揮発性メモリ間のガベージコレクション動作を示すフローチャートである。
【図31】本開示の実施形態によるメモリシステムをＳＳＤシステムに適用した例を示すブロック図である。
【発明を実施するための形態】
【0010】
以下、添付した図面を参照して本発明の実施形態について詳細に説明する。
【0011】
図１は、本開示の一実施形態によるメモリシステム１０を示すブロック図である。図１を参照すれば、メモリシステム１０は、メモリコントローラ１００及び不揮発性メモリ（ＮＶＭ：non-volatile memory）２００を含んでもよい。一実施形態において、不揮発性メモリ２００は、メモリチップによっても具現化され、メモリシステム１０は、複数のメモリチップを含んでもよい。一実施形態において、メモリコントローラ１００は、複数のチャネルを介して、複数のメモリチップにもそれぞれ連結される。例えば、メモリシステム１０は、ＳＳＤ（solid state drive）のようなストレージ装置によっても具現化される。
【0012】
メモリコントローラ１００は、ホスト（host）からの書き込み／読み取り要請に応答し、不揮発性メモリ２００にデータをプログラムしたり、不揮発性メモリ２００に保存されたデータを読み取ったりするように、不揮発性メモリ２００を制御することができる。具体的には、メモリコントローラ１００は、不揮発性メモリ２００に、コマンドＣＭＤ及びアドレスＡＤＤＲを提供することにより、不揮発性メモリ２００に対するプログラム、読み取り及び消去の動作を制御することができる。また、プログラムするためのデータＤＡＴＡと、読み取られたデータＤＡＴＡとが、メモリコントローラ１００と不揮発性メモリ２００との間でも送受信される。一実施形態において、コマンドＣＭＤ及びアドレスＡＤＤＲは、データＤＡＴＡと同一入出力チャネルを利用し、メモリコントローラ１００から不揮発性メモリ２００にも送信される。一実施形態において、コマンドＣＭＤ及びアドレスＡＤＤＲは、第１入出力チャネルを利用し、メモリコントローラ１００から不揮発性メモリ２００に送信され、データＤＡＴＡは、第２入出力チャネルを利用し、メモリコントローラ１００から不揮発性メモリ２００にも送信される。また、メモリコントローラ１００は、不揮発性メモリ２００に制御信号ＣＴＲＬをさらに提供することができる。
【0013】
不揮発性メモリ２００は、メモリセルアレイ２１０及び制御回路２２０を含んでもよい。メモリセルアレイ２１０は、複数のメモリセルを含み得、例えば、複数のメモリセルは、フラッシュメモリセルでもある。以下では、メモリセルが、ＮＡＮＤフラッシュメモリセルである実施形態を中心に説明する。しかし、本発明は、それに限定されるものではなく、該メモリセルは、ＲｅＲＡＭ（resistive random access memory）、ＰＲＡＭ（phase-change random access memory）またはＭＲＡＭ（magnetic random access memory）のような抵抗型メモリセルでもある。メモリセルアレイ２１０は、複数のブロックを含み、各ブロックは、複数のページを含み、各ページは、複数のメモリセルを含んでもよい。メモリセルアレイ２１０において、データ消去動作は、ブロック単位でも行われ、データの書き込み動作及び読み取り動作は、ページ単位でも行うことができる。
【0014】
制御回路２２０は、メモリ動作に関して、不揮発性メモリ２００の全般的な動作を制御することができる。制御回路２２０は、メモリコントローラ１００から受信したコマンドＣＭＤ及びアドレスＡＤＤＲを基に、メモリセルアレイ２１０にデータをプログラムしたり、メモリセルアレイ２１０からデータを読み取ったり、メモリセルアレイ２１０に保存されたデータを消去したりするための各種制御信号を出力することができる。一部実施形態において、制御回路２２０は、ロジック回路を含むハードウェア、またはソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせによっても具現化される。例えば、制御回路２２０は、ＣＰＵ（central processing unit）、ＡＬＵ（arithmetic logic unit）、デジタルシグナルプロセッサ、マイクロコンピュータ、ＦＰＧＡ（field-programmable gate array）、ＳＯＣ（system on chip）、プログラム可能なロジックユニット、マイクロプロセッサ、ＡＳＩＣ（application specific integrated circuit）などを含んでもよいが、それらに限定されるものではない。
【0015】
フラッシュメモリ装置において、ブロックに対する消去時点からプログラム時点までの時間を示すＥＰＩ（erase program interval）が定義され得る。フラッシュメモリ装置、特に、三次元構造のブロックを含む垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）の特性上、ＥＰＩが長くなれば、データの信頼性が低下してしまう。例えば、消去が行われた後、プログラムが遂行されるまでの時間の間、隣接したメモリセル間のスペース（space）領域において、ホール拡散（hole spreading）が発生し、相対的に長いＥＰＩ状態でデータがプログラムされる場合には、プログラムが遂行された後、電子とホールとが再結合される。それにより、メモリセルの閾値電圧散布がシフトされるが、それについては、図２を参照して詳細に説明する。
【0016】
図２は、図１の不揮発性メモリ２００のＥＰＩに起因した閾値電圧散布特性を例示的に示す。図２を参照すれば、横軸は、閾値電圧を示し、縦軸は、メモリセルの個数を示す。ブロックの消去直後、プログラム動作を遂行した第１ケース２１、すなわち、ＥＰＩがほとんど０である場合、メモリセルは、閾値電圧により、消去状態Ｅ、及び第１プログラム状態Ｐ１ないし第ｎプログラム状態Ｐｎのうち一つを有することができる。例えば、第１プログラム状態Ｐ１及び第２プログラム状態Ｐ２に関する読み取り電圧レベルは、それぞれＶｒ１、Ｖｒ２と前もって定義されている。
【0017】
ブロックの消去後、第１時間後にプログラムを遂行した第２ケース２２、すなわち、ＥＰＩが相対的に短い場合、第１ケース２１に比べ、閾値電圧散布が全般的に左側（または、閾値電圧レベルが低くなる方向）にもシフトされる。ブロックの消去後、第１時間より長い第２時間後にプログラムを遂行した第３ケース２３、すなわち、ＥＰＩが相対的に長い場合、第２ケース２２に比べ、閾値電圧散布が全般的にさらに左側（または、閾値電圧レベルが低くなる方向）にもシフトされる。
【0018】
このように、相対的に長いＥＰＩ状態でデータがプログラムされた場合、相対的に短いＥＰＩ状態でデータがプログラムされた場合に比べ、閾値電圧散布特性が低下してしまう。このとき、既定義の読み取り電圧レベルＶｒ１，Ｖｒ２，…，Ｖｒｎを利用し、メモリセルに対する読み取り動作を遂行する場合、読み取りエラーが発生し、それにより、メモリセルに保存されたデータの信頼性が低下してしまう。一方、前述のようなＥＰＩに起因した信頼性低下を防止するために、長いＥＰＩを有することによって検出されたブロックを利用しない場合には、不揮発性メモリ２００の保存空間を効率的に利用することができず、頻繁なガベージコレクション（garbage collection）動作を誘発することにより、不揮発性メモリ２００の寿命を低下させてしまう。
【0019】
再び図１を参照すれば、前述の問題点を解決するために、メモリコントローラ１００は、ＥＰＩ検出器回路１１０及びプログラムモード制御回路１２０を含んでもよい。ＥＰＩ検出器回路１１０は、ユーザデータまたはメタデータのようなデータの書き込み動作時、メモリグループのＥＰＩを検出することができる。また、ＥＰＩ検出器回路１１０は、ガベージコレクション動作時、メモリグループのＥＰＩを検出することができる。例えば、該メモリグループは、メモリセルアレイ２１０に含まれたメモリブロック、メモリスタックまたはサブメモリブロックなどでもある。しかし、本発明は、それらに限定されるものではなく、ＥＰＩ検出器回路１１０は、メモリグループに対するプログラム動作が要求される多様な状況において、メモリグループのＥＰＩを検出することができる。一部実施形態において、ＥＰＩ検出器回路１１０は、ロジック回路を含むハードウェア、またはソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせによっても具現化される。例えば、ＥＰＩ検出器回路１１０は、ＣＰＵ、ＡＬＵ、デジタルシグナルプロセッサ、マイクロコンピュータ、ＦＰＧＡ、ＳｏＣ、プログラム可能なロジックユニット、マイクロプロセッサ、ＡＳＩＣなどを含んでもよいが、それらに限定されるものではない。
【0020】
プログラムモード制御回路１２０は、検出されたＥＰＩにより、複数のプログラムモードのうち一つを、メモリグループに対するプログラムモードに決定することができる。複数のプログラムモードは、各メモリセルに保存するデータビット数により、前もって定義されている。例えば、複数のプログラムモードは、ＱＬＣ（quadruple level cell）モード、ＴＬＣ（triple level cell）モード、ＭＬＣ（multi level cell）モード、ＳＬＣ（single level cell）モードのうち少なくとも一つを含んでもよい。複数のプログラムモードについては、図４Ａないし図４Ｄを参照して後述する。また、プログラムモード制御回路１２０は、決定されたプログラムモードで、メモリグループに対するプログラム動作を制御することができる。それにより、長いＥＰＩを有するメモリグループにデータが書き込まれても、データ信頼性低下を抑えたり防止したりすることができる。一部実施形態において、プログラムモード制御回路１２０は、ロジック回路を含むハードウェア、またはソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせによっても具現化される。例えば、プログラムモード制御回路１２０は、ＣＰＵ、ＡＬＵ、デジタルシグナルプロセッサ、マイクロコンピュータ、ＦＰＧＡ、ＳｏＣ、プログラム可能なロジックユニット、マイクロプロセッサ、ＡＳＩＣなどを含んでもよいが、それらに限定されるものではない。
【0021】
一部実施形態において、メモリシステム１０は、電子装置に内蔵される内部メモリでもある。例えば、メモリシステム１０は、ＳＳＤ、埋め込みＵＦＳ（Universal Flash Storage）メモリ装置またはｅＭＭＣ（embedded multi-media card）でもある。一部実施形態において、メモリシステム１０は、電子装置に着脱可能な外装メモリでもある。例えば、メモリシステム１０は、ＵＦＳメモリカード、ＣＦ（compact flash）、ＳＤ（secure digital）、Ｍｉｃｒｏ－ＳＤ（micro secure digital）、Ｍｉｎｉ－ＳＤ（mini secure digital）、ｘＤ（extreme digital）またはメモリスティック（memory stick）でもある。
【0022】
メモリシステム１０及びホストは、ストレージシステムを構成することができ、該ストレージシステムは、例えば、ＰＣ（personal computer）、データサーバ、ネットワーク－結合ストレージ、ＩｏＴ（internet of things）装置、または携帯用電子機器によっても具現化される。該携帯用電子機器は、ラップトップコンピュータ、移動電話機、スマートフォン、タブレットＰＣ、ＰＤＡ（personal digital assistant）、ＥＤＡ（enterprise digital assistant）、デジタルスチールカメラ、デジタルビデオカメラ、オーディオ装置、ＰＭＰ（portable multimedia player）、ＰＮＤ（personal navigation device）、ＭＰ３プレーヤ、携帯用ゲームコンソール（handheld game console）、電子書籍（ｅ－book）、ウェアラブル機器などでもある。
【0023】
図３は、本開示の一実施形態によるメモリシステムの動作方法を示すフローチャートである。図３を参照すれば、本実施形態による動作方法は、閾値電圧散布特性を向上させるためのメモリシステムのプログラム方法でもあり、例えば、図１のメモリシステム１０において、時系列的に遂行される段階を含んでもよい。
【0024】
段階Ｓ１１０において、メモリコントローラ１００は、メモリグループのＥＰＩを検出する。例えば、ＥＰＩ検出器回路１１０は、タイマ（timer）を含み、該タイマは、メモリグループに対して消去が行われた時点からプログラムが遂行される時点までの時間を、ＥＰＩとして検出することができる。段階Ｓ１２０において、メモリコントローラ１００は、検出されたＥＰＩを基に、プログラムモードを、ＱＬＣモード、ＴＬＣモード、ＭＬＣモード及びＳＬＣモードのうち少なくとも一つを含む複数のプログラムモードのうち一つに決定する。例えば、プログラムモード制御回路１２０は、検出されたＥＰＩを、既定義の基準時間と比較することにより、複数のプログラムモードのうち一つを選択することができる。段階Ｓ１３０において、メモリコントローラ１００は、決定されたプログラムモードで、メモリグループに対するプログラム動作を遂行する。
【0025】
図４Ａないし図４Ｄは、それぞれＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードでプログラムされたメモリセルの閾値電圧散布を例示的に示す。図４Ａないし図４Ｄにおいて、横軸は、閾値電圧を示し、縦軸は、メモリセルの個数を示す。
【0026】
図４Ａを参照すれば、ＳＬＣモードは、各メモリセルに１ビットデータを保存するプログラムモードであり、メモリセルは、閾値電圧分布により、２個の状態（states）のうち一つを有することができるＳＬＣモードによってもプログラムされる。例えば、データ「１」を保存するメモリセルは、消去状態Ｅであり、データ「０」を保存するメモリセルは、プログラム状態Ｐでもある。
【0027】
図４Ｂを参照すれば、ＭＬＣモードは、各メモリセルに２ビットデータを保存するプログラムモードであり、メモリセルは、閾値電圧分布により、４個の状態のうち一つを有することができるＭＬＣモードによってもプログラムされる。例えば、データ「１１」を保存するメモリセルは、消去状態Ｅであり、データ「１０」、「０１」、「００」をそれぞれ保存するメモリセルは、それぞれ第１プログラム状態Ｐ１ないし第３プログラム状態Ｐ３でもある。
【0028】
図４Ｃを参照すれば、ＴＬＣモードは、各メモリセルに３ビットデータを保存するプログラムモードであり、メモリセルは、閾値電圧分布により、８個の状態のうち一つを有することができるＴＬＣモードによってもプログラムされる。例えば、データ「１１１」を保存するメモリセルは、消去状態Ｅであり、データ「１１０」、「１０１」、「１００」、「０１１」、「０１０」、「００１」、「０００」をそれぞれ保存するメモリセルは、それぞれ第１プログラム状態Ｐ１ないし第７プログラム状態Ｐ７でもある。
【0029】
図４Ｄを参照すれば、ＱＬＣモードは、各メモリセルに４ビットデータを保存するプログラムモードであり、メモリセルは、閾値電圧分布により、１６個の状態のうち一つを有することができるＱＬＣモードによってもプログラムされる。例えば、データ「１１１１」を保存するメモリセルは、消去状態Ｅであり、データ「１１１０」、「１１０１」、「１１００」、「１０１１」、「１０１０」、「１００１」、「１０００」、「０１１１」、「０１１０」、「０１０１」、「０１００」、「００１１」、「００１０」、「０００１」、「００００」をそれぞれ保存するメモリセルは、それぞれ第１プログラム状態Ｐ１ないし第１５プログラム状態Ｐ１５でもある。
【0030】
図４Ａないし図４Ｄを共に参照すれば、隣接した２つの状態、すなわち、２つのバレー（valleys：谷部）間の間隔を「バレーマージン（valley margin）」と定義することができる。ＳＬＣモードでプログラムされたセルの場合、消去状態Ｅとプログラム状態Ｐとの間に、第１バレーマージンＶＭ１があることになる。ＭＬＣモードでプログラムされたセルの場合、第１プログラム状態Ｐ１と第２プログラム状態Ｐ２との間に、第１バレーマージンＶＭ１より小さい第２バレーマージンＶＭ２があることになる。ＴＬＣモードでプログラムされたセルの場合、第１プログラム状態Ｐ１と第２プログラム状態Ｐ２との間に、第２バレーマージンＶＭ２より小さい第３バレーマージンＶＭ３があることになる。ＱＬＣモードでプログラムされたセルの場合、第１プログラム状態Ｐ１と第２プログラム状態Ｐ２との間に、第３バレーマージンＶＭ３より小さい第４バレーマージンＶＭ４があることになる。このように、ＳＬＣモードからＱＬＣモードに行くほど、バレーマージンが低減される。
【0031】
図２を参照して説明したように、ＥＰＩによってプログラムされたメモリセルの閾値電圧散布が左側にもシフトされる。従って、本実施形態によれば、ＥＰＩが短いブロックに対するプログラム動作時、バレーマージンが相対的に小さいプログラムモード、例えば、ＱＬＣモードでプログラムを遂行し、ＥＰＩが長いブロックに対するプログラム動作時、バレーマージンが相対的に大きいプログラムモード、例えば、ＳＬＣモードでプログラムを遂行することができる。それについては、図８ないし図１３を参照して後述する。
【0032】
図５は、図１のメモリコントローラの一具現化例を示すブロック図である。図５を参照すれば、メモリコントローラ１００ａは、ＥＰＩ検出器回路１１０、プログラムモード制御回路１２０、プロセッシング回路１３０、ホストインターフェース１４０、バッファ１５０及び不揮発性メモリインターフェース１６０を含み得、それらは、バス１７０を介して、互いに通信することができる。図１を参照して説明された内容は、本実施形態にも適用されるが、重複説明は、省略する。
【0033】
ＥＰＩ検出器回路１１０は、１以上のタイマを含み得、不揮発性メモリ２００のメモリセルアレイ２１０に含まれるメモリグループそれぞれのＥＰＩを検出することができる。一実施形態において、ＥＰＩ検出器回路１１０に含まれたタイマは、多数のメモリグループに対しても共有される。一実施形態において、ＥＰＩ検出器回路１１０は、多数のメモリグループそれぞれに対応するタイマを含んでもよい。しかし、本発明は、それに限定されるものではなく、ＥＰＩ検出器回路１１０は、時間を測定することができる他の多様な構成を含むと定義されている。例えば、ＥＰＩ検出器回路１１０がクロックカウンティングに基づいて時間を測定する場合、ＥＰＩ検出器回路１１０は、カウンタを含んでもよい。
【0034】
プログラムモード制御回路１２０は、ＥＰＩ検出器回路１１０の検出結果に基づいて、ＱＬＣモード、ＴＬＣモード、ＭＬＣモード及びＳＬＣモードのうち少なくとも一つを含む複数のプログラムモードのうち一つに、メモリグループに関するプログラムモードを決定することができる。一実施形態において、プログラムモード制御回路１２０は、ソフトウェアまたはファームウェアによっても具現化され、メモリコントローラ１００ａ内のメモリにローディングされ、プロセッシング回路１３０によっても実行される。一実施形態において、プログラムモード制御回路１２０は、ハードウェアによっても具現化される。
【0035】
プロセッシング回路１３０は、中央処理装置やマイクロプロセッシング回路などを含み得、メモリコントローラ１００ａの全般的な動作を制御することができる。一実施形態において、プロセッシング回路１３０は、マルチコアプロセッシング回路によっても具現化され、例えば、デュアルコアプロセッシング回路またはクワッドコアプロセッシング回路によっても具現化される。
【0036】
ホストインターフェース１４０は、ホストとメモリコントローラ１００との物理的連結を提供する。例えば、ホストインターフェース１４０は、ＡＴＡ（advanced technology attachment）、ＳＡＴＡ（serial ＡＴＡ）、ｅ－ＳＡＴＡ（external ＳＡＴＡ）、ＳＣＳＩ（small computer small interface）、ＳＡＳ（serial attached ＳＣＳＩ）、ＰＣＩ（peripheral component interconnection）、ＰＣＩ－Ｅ（ＰＣＩ express）、ＩＥＥＥ １３９４、ＵＳＢ（universal serial bus）、ＳＤ（secure digital）カード、ＭＭＣ（multi-media card）、ｅＭＭＣ（embedded multi-media card）、ＣＦ（compact flash）カードインターフェースのような多様なインターフェース方式を含んでもよい。
【0037】
メモリインターフェース１６０は、メモリコントローラ１００と不揮発性メモリ２００との物理的連結を提供する。例えば、コマンドＣＭＤ、アドレスＡＤＤＲ及びデータＤＡＴＡなどが、メモリインターフェース１６０を介して、メモリコントローラ１００と不揮発性メモリ２００との間においても送受信される。ホストから書き込み要請されるデータと、不揮発性メモリ２００から読み取られたデータは、バッファ１５０に一時的に保存され得る。
【0038】
図６は、図１の不揮発性メモリの一具現化例を示すブロック図である。図６を参照すれば、不揮発性メモリ２００ａは、メモリセルアレイ２１０、制御回路２２０、電圧生成器２３０、ロウデコーダ２４０及びページバッファ２５０を含んでもよい。図６に図示されていないが、不揮発性メモリ２００ａは、データ入出力回路または入出力インターフェースのような、メモリ動作に関する他の多様な構成要素をさらに含んでもよい。
【0039】
メモリセルアレイ２１０は、複数のブロックＢＬＫ１ないしＢＬＫｚを含み、ブロックＢＬＫ１ないしＢＬＫｚのメモリセルは、ワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びビットラインＢＬにも連結される。メモリセルアレイ２１０は、ワードラインＷＬ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを介して、ロウデコーダ２４０に連結され、ビットラインＢＬを介して、ページバッファ２５０にも連結される。各メモリセルは、１またはそれ以上のビットを保存することができ、一例として、各メモリセルは、ＳＬＣ、ＭＬＣ、ＴＬＣまたはＱＬＣに該当する。
【0040】
一実施形態において、メモリセルアレイ２１０は、二次元メモリセルアレイを含んでもよく、該二次元メモリセルアレイは、行方向及び熱方向に沿って配置された複数のセルストリングを含んでもよい。また、一実施形態により、メモリセルアレイ２１０は、三次元メモリセルアレイを含んでもよく、該三次元メモリセルアレイは、複数のセルストリングを含んでもよく、各セルストリングは、基板上に垂直に積層されたワードラインにそれぞれ連結されたメモリセルを含んでもよい。米国特許公開公報第７，６７９，１３３号、米国特許公開公報第８，５５３，４６６号、米国特許公開公報第８，６５４，５８７号、米国特許公開公報第８，５５９，２３５号及び米国特許出願公開公報第２０１１／０２３３６４８号は、三次元メモリセルアレイが複数レベルで構成され、ワードライン及び／またはビットラインがレベル間に共有されている三次元メモリセルアレイに関する適切な構成を説明するものであり、それらの文献は本明細書に引用形式として組み込まれる。
【0041】
制御回路２２０は、メモリコントローラ１００から受信したコマンドＣＭＤ、アドレスＡＤＤＲ及び制御信号ＣＴＲＬを基に、メモリセルアレイ２１０にデータをプログラムしたり、メモリセルアレイ２１０からデータを読み取ったりするための各種内部制御信号を出力することができる。一例として、制御回路２２０は、電圧生成器２３０で生成される各種電圧のレベルを制御するための電圧制御信号ＣＴＲＬ＿ｖｏｌを出力することができ、ロウデコーダ２４０にローアドレスＸ－ＡＤＤＲを提供することができ、ページバッファ２５０にカラムアドレスＹ－ＡＤＤＲを提供することができる。
【0042】
電圧生成器２３０は、電圧制御信号ＣＴＲＬ＿ｖｏｌを基にし、メモリセルアレイ２１０に対するプログラム、読み取り及び消去動作を遂行するための多種の電圧を生成することができる。具体的には、電圧生成器２３０は、ワードライン電圧ＶＷＬ、例えば、プログラム電圧、読み取り電圧、プログラム検証電圧などを生成することができる。ロウデコーダ２４０は、ローアドレスＸ－ＡＤＤＲに応答し、複数のワードラインＷＬのうち１本を選択することができ、複数のストリング選択ラインＳＳＬのうち１本を選択することができる。ページバッファ２５０は、カラムアドレスＹ－ＡＤＤＲに応答し、ビットラインＢＬのうち一部のビットラインを選択することができる。具体的には、ページバッファ２５０は、動作モードにより、書き込みドライバまたは感知増幅器として動作する。
【0043】
一実施形態において、制御回路２２０は、メモリグループに対応するプログラムモードにより、当該メモリグループに対するプログラム動作を遂行するために、電圧制御信号ＣＴＲＬ＿ｖｏｌを生成することができる。例えば、プログラムモードがＭＬＣモードである場合、制御回路２２０は、図４Ｂに例示されているように、メモリセルを、第１プログラム状態Ｐ１ないし第３プログラム状態Ｐ３のうち一つによってプログラムするように、プログラム電圧、プログラム検証電圧などを生成するための電圧制御信号ＣＴＲＬ＿ｖｏｌを生成することができる。例えば、プログラムモードがＱＬＣモードである場合、制御回路２２０は、図４Ｄに例示されているように、メモリセルを、第１プログラム状態Ｐ１ないし第１５プログラム状態Ｐ１５のうち一つによってプログラムするように、プログラム電圧、プログラム検証電圧などを生成するための電圧制御信号ＣＴＲＬ＿ｖｏｌを生成することができる。
【0044】
一実施形態において、制御回路２２０は、メモリグループに対応するプログラムモードにより、当該メモリグループに対する読み取り動作を遂行するために電圧制御信号ＣＴＲＬ＿ｖｏｌを生成することができる。例えば、プログラムモードがＴＬＣモードである場合、制御回路２２０は、図４Ｃに例示されているように、第１プログラム状態Ｐ１ないし第７プログラム状態Ｐ７を読み取るための読み取り電圧に対する電圧制御信号ＣＴＲＬ＿ｖｏｌを生成することができる。例えば、プログラムモードがＱＬＣモードである場合、制御回路２２０は、図４Ｄに例示されているように、第１プログラム状態Ｐ１ないし第１５プログラム状態Ｐ１５を読み取るための読み取り電圧に対する電圧制御信号ＣＴＲＬ＿ｖｏｌを生成することができる。
【0045】
図７は、本開示の一実施形態によるＥＰＩテーブルＥＴ１を例示的に示す。図７を参照すれば、ＥＰＩテーブルＥＴ１は、複数のメモリブロックそれぞれに対応するＥＰＩ情報を保存することができる。以下では、便宜上、メモリブロックをブロックと称する。例えば、第１ブロックＢＬＫ１に対するＥＰＩ情報は、ｔ１として、第２ブロックＢＬＫ２に対するＥＰＩ情報は、ｔ２として保存することができる。一実施形態において、ＥＰＩテーブルＥＴ１は、不揮発性メモリ１００のメタ領域にも保存される。一実施形態において、ＥＰＩテーブルＥＴ１は、メモリシステム１０内のＤＲＡＭにも保存される。一実施形態において、ＥＰＩテーブルＥＴ１は、メモリコントローラ１００内のＳＲＡＭにも保存される。以下では、図８ないし図１６を参照し、ブロック別にＥＰＩ情報を管理する実施形態を中心に説明する。
【0046】
【0047】
図１、図８及び図９を共に参照すれば、段階Ｓ２００において、メモリシステム１０は、メモリブロックのＥＰＩを検出する。例えば、第１ブロックＢＬＫ１に対するデータ書き込み要請が受信されれば、メモリシステム１０は、第１ブロックＢＬＫ１のＥＰＩを検出することができる。段階Ｓ２１０において、メモリシステム１０は、検出されたＥＰＩが、基準時間ｔＲＥＦ以下であるか否かということを判断する。判断結果から、検出されたＥＰＩが、基準時間ｔＲＥＦ以下であるならば、段階Ｓ２４０を遂行し、そうでなければ、段階Ｓ２５０を遂行する。
【0048】
検出されたＥＰＩが、基準時間ｔＲＥＦ以下であるならば、段階Ｓ２４０において、メモリシステム１０は、メモリセルにＮビットデータを書き込む第１プログラムモードでプログラム動作を遂行する（Ｎは、正の整数である）。例えば、Ｎは、４でもあり、第１プログラムモードは、ＱＬＣモードでもある。例えば、第１ブロックＢＬＫ１のＥＰＩが、基準時間ｔＲＥＦ以下であるならば、第１ブロックＢＬＫ１の一部ページについては、ＱＬＣモードでプログラム動作を遂行することができる。
【0049】
一方、検出されたＥＰＩが、基準時間ｔＲＥＦを超えれば、段階Ｓ２５０において、メモリシステム１０は、メモリセルにＭビットデータを書き込む第２プログラムモードでプログラム動作を遂行する（Ｍは、Ｎより小さい正の整数である）。例えば、Ｍは、３でもあり、第１プログラムモードは、ＴＬＣモードでもある。例えば、第１ブロックＢＬＫ１のＥＰＩが、基準時間ｔＲＥＦを超えれば、第１ブロックＢＬＫ１の残りの一部のページについては、ＴＬＣモードでプログラム動作を遂行することができる。
【0050】
一実施形態において、第１ブロックＢＬＫ１の一部ページに対し、ＱＬＣモードでプログラム動作が遂行された後、時間経過後、第１ブロックＢＬＫ１に対する記録が再び要請され得る。それにより、第１ブロックＢＬＫ１のＥＰＩがさらに検出され、ＥＰＩがさらに検出される時点において、ＥＰＩは、基準時間ｔＲＥＦを経過する。このとき、第１ブロックＢＬＫ１の残りの一部のページについては、ＴＬＣモードでプログラム動作を遂行することができる。
【0051】
【0052】
図１、図１０及び図１１を共に参照すれば、本実施形態による動作方法は、図８に例示された動作方法の変形実施形態に対応し、重複説明は、省略する。段階Ｓ２１０ａにおいて、メモリシステム１０は、検出されたＥＰＩが、第１基準時間ｔＲＥＦ１以下であるか否かということを判断する。例えば、第１基準時間ｔＲＥＦ１は、２５分でもある。判断結果から、検出されたＥＰＩが、第１基準時間ｔＲＥＦ１を超えれば、段階Ｓ２２０において、メモリシステム１０は、検出されたＥＰＩが、第２基準時間ｔＲＥＦ２以下であるか否かということを判断する。例えば、第２基準時間ｔＲＥＦ２は、３時間でもある。判断結果から、検出されたＥＰＩが、第２基準時間ｔＲＥＦ２以下であるならば、段階Ｓ２５０を遂行し、そうでなければ、段階Ｓ２６０を遂行する。
【0053】
段階Ｓ２５０において、メモリシステム１０は、メモリセルにＭビットデータを書き込む第２プログラムモードでプログラム動作を遂行する。段階Ｓ２６０において、メモリシステム１０は、メモリセルにＬビットデータを書き込む第３プログラムモードでプログラム動作を遂行する（Ｌは、Ｍより小さい正の整数である）。例えば、Ｌは、２でもあり、第３プログラムモードは、ＭＬＣモードでもある。例えば、第１ブロックＢＬＫ１のＥＰＩが、第２基準時間ｔＲＥＦ２を超えれば、第１ブロックＢＬＫ１の残りの一部のページについては、ＭＬＣモードでプログラム動作を遂行することができる。
【0054】
【0055】
図１、図１２及び図１３を共に参照すれば、本実施形態による動作方法は、図１０に例示された動作方法の変形実施形態に対応し、重複説明は、省略する。段階Ｓ２２０において、メモリシステム１０は、検出されたＥＰＩが、第２基準時間ｔＲＥＦ２以下であるか否かということを判断する。判断結果から、検出されたＥＰＩが、第２基準時間ｔＲＥＦ２を超えれば、段階Ｓ２３０において、メモリシステム１０は、検出されたＥＰＩが、第３基準時間ｔＲＥＦ３以下であるか否かということを判断する。例えば、第３基準時間ｔＲＥＦ３は、２４時間でもある。判断結果から、検出されたＥＰＩが、第３基準時間ｔＲＥＦ３以下であるならば、段階Ｓ２６０を遂行し、そうでなければ、段階Ｓ２７０を遂行する。
【0056】
段階Ｓ２６０において、メモリシステム１０は、メモリセルにＬビットデータを書き込む第３プログラムモードでプログラム動作を遂行する。段階Ｓ２７０において、メモリシステム１０は、メモリセルにＫビットデータを書き込む第４プログラムモードでプログラム動作を遂行する（Ｋは、Ｌより小さい正の整数である）。例えば、Ｋは、１でもあり、第４プログラムモードは、ＳＬＣモードでもある。例えば、第１ブロックＢＬＫ１のＥＰＩが、第３基準時間ｔＲＥＦ３を超えれば、第１ブロックＢＬＫ１の残りの一部のページについては、ＳＬＣモードでプログラム動作を遂行することができる。
【0057】
【0058】
図１、図１４及び図１５を参照すれば、本実施形態による動作方法は、図８に例示された動作方法の変形実施形態に対応し、図８及び図９を参照して説明された内容は、本実施形態にも適用される。具体的には、本実施形態による動作方法は、図８の動作方法に比べ、段階Ｓ２８０及び段階Ｓ２９０をさらに含んでもよい。しかし、本発明は、それに限定されるものではなく、一部実施形態は、図１０または、図１２の動作方法に比べ、段階Ｓ２８０及び段階Ｓ２９０をさらに含んでもよい。
【0059】
段階Ｓ２８０において、メモリシステム１０は、サドゥンパワーオフ（ＳＰＯ：sudden power off：突然の電源オフ）を検出する。段階Ｓ２９０において、メモリシステム１０は、デフォルトプログラムモードでプログラム動作を遂行する。例えば、第１ブロックＢＬＫ１に対するプログラム最中、ＳＰＯ発生後、再び電源が印加されれば、第１ブロックＢＬＫ１の残りの一部のページについては、デフォルトプログラムモード、例えば、ＳＬＣモードでプログラム動作を遂行することができる。
【0060】
ＳＰＯ発生により、メモリグループのＥＰＩを検出するためのタイマがリセットされるか、あるいはメモリグループの消去時刻を示す情報が削除されるというような理由により、ＥＰＩ情報の正確度が低くなってしまう。従って、ＳＰＯ発生後、メモリグループに対するプログラム動作を遂行する場合には、当該メモリブロックの消去時点から長時間が経過したと仮定し、当該メモリブロックに対し、デフォルトプログラムモードでプログラム動作を遂行することができる。例えば、デフォルトプログラムモードは、バレーマージンが相対的に大きいＳＬＣモードまたはＭＬＣモードでもある。
【0061】
【0062】
図１６Ａを参照すれば、プログラムモードテーブルＰＭＴ１は、複数のＬＰＮ（logical page number）にそれぞれ対応するプログラムモードを保存することができる。一部実施形態において、プログラムモードテーブルＰＭＴ１は、開始ＬＰＮと終了ＬＰＮとを記載したＬＰＮグループ別に、プログラムモードを保存することもできる。例えば、第１ＬＰＮ ＬＰＮ１に関するプログラムモードは、ＱＬＣモードと決定され、第２ＬＰＮ ＬＰＮ２に関するプログラムモードは、ＭＬＣとも決定される。
【0063】
図１６Ｂを参照すれば、プログラムモードテーブルＰＭＴ１’は、複数のＰＰＮ（physical page number）にそれぞれ対応するプログラムモードを保存することができる。一部実施形態において、プログラムモードテーブルＰＭＴ１’は、開始ＰＰＮと終了ＰＰＮとを記載したＰＰＮグループ別に、プログラムモードを保存することもできる。例えば、第１ＰＰＮ ＰＰＮ１に関するプログラムモードは、ＱＬＣモードと決定され、第２ＰＰＮ ＰＰＮ２に関するプログラムモードは、ＭＬＣとも決定される。
【0064】
図１、図１６Ａ及び図１６Ｂを共に参照すれば、メモリコントローラ１００は、ＥＰＩによってプログラムモードを決定した後、または決定されたプログラムモードで、不揮発性メモリ２００に対するプログラム動作を遂行した後、プログラムモードテーブルＰＭＴ１またはＰＭＴ２をアップデートすることができる。一実施形態において、メモリコントローラ１００は、プログラムモードテーブルＰＭＴ１またはＰＭＴ２を、不揮発性メモリ２００のメタ領域に保存することができる。一実施形態において、メモリコントローラ１００は、プログラムモードテーブルＰＭＴ１またはＰＭＴ２を、メモリコントローラ１００内のメモリ（例えば、ＳＲＡＭ）、またはメモリシステム１０内のメモリ（例えば、ＤＲＡＭ）に保存することもできる。
【0065】
図１７は、本開示の一実施形態による、ＥＰＩ情報を保存するメモリブロックＢＬＫｚを例示的に示す。図１７を参照すれば、ブロックＢＬＫｚの第１ページpage １ないし第３ページpage ３に関するメタ領域に、第１ページpage １ないし第３ページpage ３に関するＥＰＩ情報またはプログラムモード情報が保存され得る。また、ブロックＢＬＫｚの他のページpage （ｋ－１）ないしpage ｋに関するメタ領域に、当該ページpage （ｋ－１）ないしpage ｋに関するＥＰＩ情報またはプログラムモード情報が保存され得る。
【0066】
データ書き込み要請が受信されれば、メモリコントローラ１００は、ブロックＢＬＫｚのメタ領域に保存されたＥＰＩ情報を読み取り、読み取られたＥＰＩ情報を基に、ブロックＢＬＫｚのプログラムモードを決定することができる。一方、データ読み取り要請が受信されれば、メモリコントローラ１００は、ブロックＢＬＫｚのメタ領域に保存されたプログラムモード情報を読み取り、読み取られたプログラムモード情報を基に、ブロックＢＬＫｚに関する読み取り電圧レベルのような読み取り条件を調節することができる。
【0067】
【0068】
図１８Ａを参照すれば、ＥＰＩテーブルＥＴ２は、複数のメモリスタックそれぞれに対応するＥＰＩ情報を保存することができる。以下においては、便宜上、サブメモリスタックをスタックと称する。例えば、第１スタックＳＴＫ１に関するＥＰＩ情報は、ｔ１’として、第２スタックＳＴＫ２に関するＥＰＩ情報は、ｔ２’として保存することができる。
【0069】
図１８Ｂを参照すれば、プログラムモードテーブルＰＭＴ２は、複数のスタックにそれぞれ対応するプログラムモードを保存することができる。一部実施形態において、プログラムモードテーブルＰＭＴ２は、開始スタックと終了スタックとを記載したスタックグループ別に、プログラムモードを保存することもできる。例えば、第１スタックＳＴＫ１に関するプログラムモードは、ＱＬＣモードと決定され、第２スタックＳＴＫ２に関するプログラムモードは、ＭＬＣとも決定される。以下では、スタックの構造及び定義については、図１９を参照して説明する。
【0070】
図１９は、本開示の一実施形態によるメモリブロックＢＬＫの断面の一部を示す。図１９を参照すれば、垂直型メモリ装置の場合、三次元構造のメモリブロックにおいて、チャネル構造を形成するために、チャネルホール（hole）を形成するエッチング工程が遂行され、メモリブロックの高さにより、チャネルホールの直径は、互いに異なりもする。例えば、該チャネルホールは、三次元構造のメモリブロックにおいて、上部から下部に行くほどその直径が小さくなってしまう。三次元構造のメモリブロックにおいて、チャネルホールの直径が非常に小さくなることを防止するために、チャネルホールを形成するエッチング工程が少なくとも２回遂行される。具体的には、基板上に、第１スタック（すなわち、第１積層構造体）ＳＴＫ１が形成された後、エッチング工程が遂行され、その後、第１スタックＳＴＫ１上に第２スタック（すなわち、第２積層構造体）が形成されてもよい。また、第２スタックＳＴＫ２に対し、エッチング工程が遂行される。
【0071】
一例として、三次元構造のメモリブロックＢＬＫは、第１スタックＳＴＫ１は、垂直方向に相互に配置されるゲート電極３１０と絶縁膜３２０とを含んでもよい。また、第１スタックＳＴＫ１の上部に積層される第２スタックＳＴＫ２は、垂直方向に相互に配置されるゲート電極３４０と絶縁膜３５０とを含んでもよい。一実施形態により、第１スタックＳＴＫ１と第２スタックＳＴＫ２との間には、構造体間層３３０が配置されてもよい。また、チャネル構造３６０は、チャネル３６２、チャネル３６２の外側壁を取り囲む誘電膜構造物３６３、及び前記チャネル３６２内部に配置されるチャネル埋め込み膜パターン３６１を含んでもよい。前述のような構造は、一実施形態に過ぎないものであり、本発明の実施形態による三次元構造のメモリブロックＢＬＫは、少なくとも２回のエッチング工程が遂行される他の多様な構造を有することも可能であろう。
【0072】
図２０は、本開示の一実施形態によるスタックに対するプログラム動作の一例を示す概念図である。
【0073】
図１、図１８Ａないし図２０を共に参照すれば、メモリグループは、スタックに対応し、メモリシステム１０は、スタック単位でＥＰＩを管理し、プログラムモードを決定することができる。例えば、ブロックＢＬＫは、基板に対して垂直方向に積層された少なくとも第１スタックＳＴＫ１及び第２スタックＳＴＫ２を含んでもよい。例えば、第１スタックＳＴＫ１及び第２スタックＳＴＫ２は、それぞれ図１９に例示された第１スタックＳＴＫ１及び第２スタックＳＴＫ２の概略化された構造でもある。図８ないし図１５に例示された動作方法は、本実施形態にも適用される。
【0074】
一実施形態において、ブロックＢＬＫに対するデータ書き込み要請が受信されれば、メモリシステム１０は、ＥＰＩテーブルＥＴ２を基に、第１スタックＳＴＫ１の第１ＥＰＩ ｔ１’を検出することができる。次に、メモリシステム１０は、検出された第１ＥＰＩ ｔ１’が第１基準時間（例えば、図１２のｔＲＥＦ１）以下であるか否かということを判断する。判断結果、検出された第１ＥＰＩ ｔ１’が第１基準時間ｔＲＥＦ１以下であるならば、メモリシステム１０は、メモリセルにＮビットデータを書き込む第１プログラムモードで、第１スタックＳＴＫ１に対するプログラム動作を遂行することができる。例えば、Ｎは、４でもあり、第１プログラムモードは、ＱＬＣモードでもある。
【0075】
一実施形態において、メモリシステム１０は、ＥＰＩテーブルＥＴ２を基に、第２スタックＳＴＫ２に対する第２ＥＰＩ ｔ２’を検出することができる。次に、メモリシステム１０は、検出された第２ＥＰＩ ｔ２’を、例えば、第１基準時間ｔＲＥＦ１、第２基準時間ｔＲＥＦ２及び第３基準時間ｔＲＥＦ３（図１２）と比較することができる。検出された第２ＥＰＩ ｔ２’が第２基準時間ｔＲＥＦ２を超えれば、メモリシステム１０は、メモリセルにＬビットデータを書き込む第３プログラムモードで、第２スタックＳＴＫ２に対するプログラム動作を遂行する。例えば、Ｌは、２でもあり、第３プログラムモードは、ＭＬＣモードでもある。
【0076】
図２１は、本開示の一実施形態によるスタックに対するプログラム動作の他の例を示す概念図である。
【0077】
図１及び図２１を共に参照すれば、本実施形態によるプログラム動作は、図２０に例示されたプログラム動作の変形例に対応する。一実施形態において、第１スタックＳＴＫ１に対する第１ＥＰＩ ｔ１’が、例えば、第１基準時間ｔＲＥＦ１（図１２）以下であるならば、メモリシステム１０は、第１スタックＳＴＫ１の一部ページに対して、例えば、ＱＬＣモードでプログラム動作を遂行することができる。第１スタックＳＴＫ１の一部ページに対するプログラム動作後、第１ＥＰＩ ｔ１’が第１基準時間ｔＲＥＦ１を超えれば、メモリシステム１０は、第１スタックＳＴＫ１の残りページに対し、ダミーデータを書き込むダミープログラムを遂行することができる。このように、１つのスタックについては、複数のプログラムモードではない、１つのプログラムモードだけ適用させることができる。
【0078】
また、一部実施形態によれば、第１スタックＳＴＫ１に対するプログラム動作において、第１スタックＳＴＫ１に対応するＥＰＩが、第１基準時間ｔＲＥＦ１を超えれば、第２スタックＳＴＫ２に関するプログラムモードをＱＬＣモード、ＴＬＣモード、ＭＬＣモード、ＳＬＣモードのうち少なくとも一つに決定することができる。このとき、第２スタックＳＴＫ２については、ダミーデータを書き込むダミープログラムを遂行しない。それにより、メモリブロックより小さい単位であるスタック別に、プログラム動作を効率的に遂行することができる。
【0079】
【0080】
図２２Ａを参照すれば、ＥＰＩテーブルＥＴ３は、複数のサブメモリブロックそれぞれに対応するＥＰＩ情報を保存することができる。以下では、便宜上、サブメモリブロックをサブブロックと称する。例えば、第１サブブロックＳＢＬＫ１に関するＥＰＩ情報は、ｔ１”として、第２サブブロックＳＢＬＫ２に関するＥＰＩ情報は、ｔ２”として保存することができる。
【0081】
図２２Ｂを参照すれば、プログラムモードテーブルＰＭＴ３は、複数のサブブロックにそれぞれ対応するプログラムモードを保存することができる。一部実施形態において、プログラムモードテーブルＰＭＴ３は、開始サブブロックと終了サブブロックとを記載したサブブロックグループ別に、プログラムモードを保存することもできる。例えば、第１サブブロックＳＢＬＫ１に関するプログラムモードは、ＱＬＣモードと決定され、第２サブブロックＳＢＬＫ２に関するプログラムモードは、ＭＬＣとも決定される。以下では、図２３及び図２４を参照し、サブブロック別にＥＰＩ情報を管理する実施形態を中心に説明する。
【0082】
図２３は、本開示の一実施形態によるサブブロックに対するプログラム動作の一例を示す概念図である。
【0083】
図１、図２２Ａないし図２３を共に参照すれば、メモリグループは、サブブロックに対応し、メモリシステム１０は、サブブロック単位でＥＰＩを管理し、プログラムモードを決定することができる。ここで、該サブブロックは、独立して消去可能な単位でもあり、部分ブロックまたはパーシャルブロック（partial block）とも称する。例えば、ブロックＢＬＫ’は、少なくとも第１サブブロックＳＢＬＫ１及び第２サブブロックＳＢＬＫ２を含んでもよい。
【0084】
第１サブブロックＳＢＬＫ１は、第０ワードラインＷＬ０ないし第ｉワードラインＷＬｉを含みんでもよく、第２サブブロックＳＢＬＫ２は、第（ｉ＋１）ワードラインＷＬｉ＋１ないし第ｍワードラインＷＬｍを含んでもよい。ブロックＢＬＫ’のサイズが増大するにつれ、ブロック管理の容易性のために、ブロックＢＬＫ’は、第１サブブロックＳＢＬＫ１及び第２サブブロックＳＢＬＫ２を含む複数のサブブロックにも分けられる。このとき、サブブロック別に消去動作が遂行され、メモリブロックＢＬＫ’は、同時に消去可能な最大メモリ単位でもある。
【0085】
一実施形態において、ブロックＢＬＫ’に対するデータ書き込み要請が受信されれば、メモリシステム１０は、ＥＰＩテーブルＥＴ３を基に、第１サブブロックＳＢＬＫ１の第１ＥＰＩ ｔ１”を検出することができる。次に、メモリシステム１０は、検出された第１ＥＰＩ ｔ１”が、例えば、第１基準時間ｔＲＥＦ１（図１２）以下であるか否かということを判断する。判断結果、検出された第１ＥＰＩ ｔ１”が第１基準時間ｔＲＥＦ１以下であるならば、メモリシステム１０は、メモリセルにＮビットデータを書き込む第１プログラムモードで、第１サブブロックＳＢＬＫ１に対するプログラム動作を遂行することができる。例えば、Ｎは、４でもあり、第１プログラムモードは、ＱＬＣモードでもある。
【0086】
一実施形態において、メモリシステム１０は、ＥＰＩテーブルＥＴ３を基に、第２サブブロックＳＢＬＫ２に対する第２ＥＰＩ ｔ２”を検出することができる。次に、メモリシステム１０は、検出された第２ＥＰＩ ｔ２”を、例えば、第１基準時間ｔＲＥＦ１、第２基準時間ｔＲＥＦ２及び第３基準時間ｔＲＥＦ３（図１２）と比較することができる。検出された第２ＥＰＩ ｔ２”が第２基準時間ｔＲＥＦ２を超えれば、メモリシステム１０は、メモリセルにＬビットデータを書き込む第３プログラムモードで、第２サブブロックＳＢＬＫ２に対するプログラム動作を遂行する。例えば、Ｌは、２でもあり、第３プログラムモードは、ＭＬＣモードでもある。
【0087】
図２４は、本開示の一実施形態によるサブブロックに対するプログラム動作の他の例を示す概念図である。
【0088】
図１及び図２４を共に参照すれば、本実施形態によるプログラム動作は、図２３に例示されたプログラム動作の変形例に対応する。一実施形態において、第１サブブロックＳＢＬＫ１に対する第１ＥＰＩ ｔ１’が、例えば、第１基準時間ｔＲＥＦ１（図１２）以下であるならば、メモリシステム１０は、第１サブブロックＳＢＬＫ１の一部ページに対して、例えば、ＱＬＣモードでプログラム動作を遂行することができる。第１サブブロックＳＢＬＫ１の一部ページに対するプログラム動作後、第１ＥＰＩ ｔ１’が第１基準時間ｔＲＥＦ１を超えれば、メモリシステム１０は、第１サブブロックＳＢＬＫ１の残りページに対し、ダミーデータを書き込むダミープログラムを遂行することができる。このように、１つのサブブロックについては、複数のプログラムモードではない、１つのプログラムモードだけ適用することができる。
【0089】
また、一部実施形態によれば、第１サブブロックＳＢＬＫ１に対するプログラム動作において、第１サブブロックＳＢＬＫ１に対応するＥＰＩが、第１基準時間ｔＲＥＦ１を超えれば、第２サブブロックＳＢＬＫ２に関するプログラムモードを、ＱＬＣモード、ＴＬＣモード、ＭＬＣモード、ＳＬＣモードのうち少なくとも一つに決定することができる。このとき、第２サブブロックＳＢＬＫ２については、ダミーデータを書き込むダミープログラムを遂行しない。それにより、メモリブロックより小さい単位であるサブブロック別に、プログラム動作を効率的に遂行することができる。
【0090】
図２５は、本開示の一実施形態によるホスト４００、メモリコントローラ１００及び不揮発性メモリ２００の間のデータ書き込み動作を示すフローチャートである。図２５を参照すれば、段階Ｓ３１０において、ホスト４００は、データ書き込み要請を発行する。段階Ｓ３２０において、ホスト４００は、データ書き込み要請とアドレスＡＤＤＲとを、メモリコントローラ１００に伝送する。段階Ｓ３３０において、メモリコントローラ１００は、受信したアドレスに対応するメモリグループのＥＰＩを検出する。例えば、メモリコントローラ１００は、ＥＰＩテーブルＥＴ１（図７），ＥＴ２（図１８Ａ），ＥＴ３（図２２Ａ）を基に、メモリグループのＥＰＩを検出することができる。
【0091】
段階Ｓ３４０において、メモリコントローラ１００は、検出されたＥＰＩを基に、メモリグループに関するプログラムモードを決定する。段階Ｓ３５０において、メモリコントローラ１００は、決定されたプログラムモードにより、プログラムコマンドを発行する。段階Ｓ３６０において、メモリコントローラ１００は、プログラムモードと共に、プログラムコマンドを不揮発性メモリ２００に伝送する。このとき、メモリコントローラ１００は、書き込むユーザデータまたはメタデータを、不揮発性メモリ２００に共に伝送することができる。段階Ｓ３７０において、不揮発性メモリ２００は、プログラムモードで、メモリグループに対するプログラム動作を遂行する。段階Ｓ３８０において、不揮発性メモリ２００は、プログラム動作が遂行完了したことを示す応答メッセージを、メモリコントローラ１００に伝送する。段階Ｓ３９０において、メモリコントローラ１００は、データ書き込み動作が遂行完了したことを示す応答メッセージを、ホスト４００に伝送する。
【0092】
図２６は、本開示の一実施形態によるホスト４００、メモリコントローラ１００及び不揮発性メモリ２００の間のデータ読み取り動作を示すフローチャートである。図２６を参照すれば、段階Ｓ４１０において、ホスト４００は、データ読み取り要請を発行する。段階Ｓ４２０において、ホスト４００は、データ読み取り要請とアドレスＡＤＤＲとを、メモリコントローラ１００に伝送する。段階Ｓ４３０において、メモリコントローラ１００は、受信したアドレスに対応するメモリグループのＥＰＩまたはプログラムモードを検出する。例えば、メモリコントローラ１００は、ＥＰＩテーブルのＥＴ１（図７），ＥＴ２（図１８Ａ），ＥＴ３（図２２Ａ）を基に、メモリグループのＥＰＩを検出することができる。例えば、メモリコントローラ１００は、プログラムモードテーブルＰＭＴ１（図１６Ａ），ＰＭＴ１’（図１６Ｂ），ＰＭＴ２（図１８Ｂ），ＰＭＴ３（図２２Ｂ）を基に、メモリグループのＥＰＩを検出することができる。
【0093】
段階Ｓ４４０において、メモリコントローラ１００は、検出されたＥＰＩまたはプログラムモードを基に、メモリグループに対する読み取り条件を調節する。例えば、読み取り条件は、読み取り電圧レベルまたは読み取り時間などを含んでもよい。段階Ｓ４５０において、メモリコントローラ１００は、調節された読み取り条件により、読み取りコマンドを発行する。段階Ｓ４６０において、メモリコントローラ１００は、読み取り条件と共に、読み取りコマンドを不揮発性メモリ２００に伝送する。段階Ｓ４７０において、不揮発性メモリ２００は、調節された読み取り条件で、メモリグループに対する読み取り動作を遂行する。段階Ｓ４８０において、不揮発性メモリ２００は、読み取られたデータを、メモリコントローラ１００に伝送する。段階Ｓ４９０において、メモリコントローラ１００は、読み取られたデータをホスト４００に伝送する。
【0094】
図２７は、本開示の一実施形態によるメモリコントローラ１００と不揮発性メモリ２００とのガベージコレクション動作を示すフローチャートである。図２７を参照すれば、段階Ｓ５１０において、メモリコントローラ１００は、ガベージコレクション動作を開始する。ガベージコレクション動作は、ソースブロックに含まれた有効データをターゲットブロックにプログラムすることにより、ソースブロックをフリーブロックにする動作を指すことができる。例えば、メモリコントローラ１００は、バックグラウンド動作として、ガベージコレクション動作を遂行することができる。段階Ｓ５２０において、メモリコントローラ１００は、ターゲットブロックのＥＰＩを検出する。段階Ｓ５３０において、メモリコントローラ１００は、検出されたＥＰＩを基に、ターゲットブロックに対するプログラムモードを決定する。段階Ｓ５４０において、メモリコントローラ１００は、決定されたプログラムモードにより、プログラムコマンドを発行する。
【0095】
段階Ｓ５５０において、メモリコントローラ１００は、プログラムモードと共に、プログラムコマンドを不揮発性メモリ２００に伝送する。段階Ｓ５６０において、不揮発性メモリ２００は、受信したプログラムモードでターゲットブロックに対するプログラム動作を遂行する。段階Ｓ５７０において、不揮発性メモリ２００は、ターゲットブロックに対するプログラム動作が遂行完了したことを示す応答メッセージをメモリコントローラ１００に伝送する。
【0096】
図２８は、本開示の一実施形態による、図１のメモリシステムの一変形例を示すブロック図である。図２８を参照すれば、メモリシステム１０ａは、メモリコントローラ１００ａ及び不揮発性メモリ２００を含み、メモリコントローラ１００ａは、ＥＰＩ検出器回路１１０ａ及びプログラムモード制御回路１２０を含んでもよい。また、不揮発性メモリ２００は、多数のブロックＢＬＫ１ないしＢＬＫｚを含むメモリセルアレイ２１０と、制御回路２２０とを含んでもよい。本実施形態によるメモリシステム１０ａは、図１のメモリシステム１０の変形例に対応し、図１ないし図２７を参照して説明された内容は、本実施形態にも適用される。
【0097】
ＥＰＩ検出器回路１１０ａは、多数個のタイマ１１１，１１２を含み得、タイマ１１１，１１２の個数は、ブロックＢＬＫ１ないしＢＬＫｚの個数に相応する。メモリコントローラ１００ａは、ホストからデータの書き込みが要請されるブロックの位置を判断することができ、ＥＰＩ検出器回路１１０ａは、判断されたブロックに対応するタイマの値を参照することにより、当該ブロックのＥＰＩを検出することができる。タイマ１１１，１１２それぞれは、対応するブロックの消去時点と記録時点との間の時間を判断することに基づき、ＥＰＩを検出することができる。一例として、第１ブロックＢＬＫ１に対応する第１タイマ１１１は、第１ブロックＢＬＫ１の消去時点からプログラム時点までの時間経過を判断することにより、第１ブロックＢＬＫ１のＥＰＩを検出することができる。
【0098】
図２９は、本開示の一実施形態による、図１のメモリシステムの一変形例を示すブロック図である。図２９を参照すれば、メモリシステム１０ｂは、メモリコントローラ１００ｂ及び不揮発性メモリ２００を含み、メモリコントローラ１００ｂは、ＥＰＩ検出器回路１１０ｂ、プログラムモード制御回路１２０及び消去時間保存回路１８０を含んでもよい。本実施形態によるメモリシステム１０ｂは、図１のメモリシステム１０の変形例に対応し、図１ないし図２７を参照して説明された内容は、本実施形態にも適用される。
【0099】
ＥＰＩ検出器回路１１０ｂは、タイマ１１１を含み得、タイマ１１１は、少なくとも２つのブロックにも共有される。例えば、ＥＰＩ検出器回路１１０ｂ内のタイマ１１１は、第１ブロックＢＬＫ１及び第２ブロックＢＬＫ２のＥＰＩを検出することができる。タイマ１１１は、第１ブロックＢＬＫ１に対して消去動作が遂行された時刻と、第２ブロックＢＬＫ２に対して消去動作が遂行された時刻とを判断することができる。一例として、第１ブロックＢＬＫ１の消去時刻と、第２ブロックＢＬＫ２の消去時刻は、異なり、判断された消去時刻は、消去時刻保存回路１８０またはメモリセルアレイ２１０のメタ領域にも保存される。
【0100】
その後、タイマ１１１は、続けて、時間経過を判断し、第１ブロックＢＬＫ１に対して書き込み要請が受信されることにより、第１ブロックＢＬＫ１の書き込み時点を判断することができる。ＥＰＩ検出器回路１１０ｂは、既に保存した第１ブロックＢＬＫ１の消去時刻を示す情報を確認し、記録時点から消去時刻までの時間を示すＥＰＩを検出することができ、検出されたＥＰＩに基づき、前述の実施形態により、多数のプログラムモードのうちいずれか一つにより、第１ブロックＢＬＫ１に対するプログラム動作を遂行することができる。それと類似して、タイマ１１１は、第２ブロックＢＬＫ２の書き込み時点を判断し、既に保存した第２ブロックＢＬＫ２の消去時刻を示す情報と、第２ブロックＢＬＫ２の記録時点とに基づいて、第２ブロックＢＬＫ２のＥＰＩが検出され得る。
【0101】
図３０は、本開示の一実施形態による、図１のメモリシステムの一変形例を示すブロック図である。図３０を参照すれば、メモリシステム１０ｃは、メモリコントローラ１００ｃ及び不揮発性メモリ２００ｃを含み、不揮発性メモリ２００ｃは、メモリセルアレイ２１０、制御回路２２０及びＥＰＩ検出器回路２６０を含んでもよい。不揮発性メモリ２００ｃは、メモリコントローラ１００ｃから、プログラムコマンドと共に提供されたアドレスＡＤＤＲに基づいて、データが書き込まれるブロックを判断することができる。一例として、アドレスＡＤＤＲは、メモリセルアレイ２１０の多数のブロックＢＬＫ１ないしＢＬＫｚのうちいずれか１つのブロックを指示するブロックアドレスを含んでもよい。
【0102】
ＥＰＩ検出器回路２６０は、ブロックアドレスによって選択されるブロックのＥＰＩを検出することができる。前述の実施形態と類似して、ＥＰＩ検出器回路２６０は、１以上のタイマ２６１を含み得、一例として、メモリセルアレイ２１０に含まれたブロックＢＬＫ１ないしＢＬＫｚと同一個数のタイマを含むか、あるいは前記ブロックＢＬＫ１ないしＢＬＫｚより少ない個数のタイマを含んでもよいのである。
【0103】
例えば、第１ブロックＢＬＫ１は、メモリコントローラ１００ｃから受信された消去コマンドによって消去動作が遂行されるか、あるいは不揮発性メモリ２００ｃ内でのガベージコレクション動作のような内部動作を介して消去動作が遂行される。ＥＰＩ検出器回路２６０は、第１ブロックＢＬＫ１の消去時点を判断することができ、消去動作が遂行された後、プログラム動作が遂行されるまでの経過時間を判断することにより、第１ブロックＢＬＫ１のＥＰＩを検出することができる。
【0104】
制御回路２２０は、ＥＰＩ検出器回路２６０からＥＰＩ情報を受信することができ、受信されたＥＰＩ情報を基に、プログラムモードを決定することができ、決定されたプログラムモードにより、メモリセルアレイ２１０に対するプログラム動作を制御することができる。また、制御回路２２０は、ＥＰＩ検出器回路２６０からＥＰＩ情報を受信することができ、受信されたＥＰＩ情報を基に、読み取り条件（例えば、読み取り電圧レベルなど）を決定することができ、決定された読み取り条件により、メモリセルアレイ２１０に対する読み取り動作を制御することができる。
【0105】
図３１は、本開示の実施形態によるメモリシステムをＳＳＤシステム１０００に適用した例を示すブロック図である。図３１を参照すれば、ＳＳＤシステム１０００は、ホスト１１００及びＳＳＤ１２００を含んでもよい。ＳＳＤ１２００は、信号コネクタを介して、ホスト１１００と信号ＳＩＧを送受信し、電源コネクタを介して、電源ＰＷＲを入力される。ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２２０及びメモリ装置１２３０，１２４０，１２５０（ＭＥＭ）を含んでもよい。メモリ装置１２３０，１２４０，１２５０は、チャネルＣｈ１，Ｃｈ２、Ｃｈｎを介して、ＳＳＤコントローラ１２１０にもそれぞれ連結される。
【0106】
ＳＳＤコントローラ１２１０は、図１ないし図３０を参照して説明されたメモリコントローラ１００，１００ａ，１００ｂ，１００ｃを利用しても具現化される。具体的には、ＳＳＤコントローラ１２１０は、メモリグループのＥＰＩを基に、メモリグループに対応するプログラムモードを決定することができる。また、ＳＳＤコントローラ１２１０は、メモリグループに対応するＥＰＩ情報またはプログラムモードを基に、メモリグループに対応する読み取り条件を調節することができる。
【0107】
メモリ装置１２３０，１２４０，１２５０は、図１ないし図３０を参照して説明された不揮発性メモリ装置２００，２００ａ，２００ｂ，２００ｃを利用しても具現化される。具体的には、各メモリ装置１２３０，１２４０，１２５０は、決定されたプログラムモードにより、メモリグループに対するプログラム動作を遂行したり、調節された読み取り条件により、メモリグループに対する読み取り動作を遂行したりすることができる。
【0108】
以上のように、図面と明細書とでもって、例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態について説明されたが、それらは、単に本開示の技術的思想を説明するための目的で使用されたものであり、意味的な限定や、特許請求の範囲に記載された本開示の範囲制限のために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められるものである。
【符号の説明】
【0109】
１０，１０ａ，１０ｂ，１０ｃ メモリシステム
１００，１００ａ，１００ｂ，１００ｃ メモリコントローラ
１１０，１１０ａ，１１０ｂ，２６０ ＥＰＩ検出器回路
１１１，１１２，２６１ タイマ
１２０ プログラムモード制御回路
１３０ プロセッシング回路
１４０ ホストインターフェース
１５０ バッファ
１６０ 不揮発性メモリインターフェース
１７０ バス
１８０ 消去時間保存回路
２００，２００ａ，２００ｃ 不揮発性メモリ
２１０ メモリセルアレイ
２２０ 制御回路
２３０ 電圧生成器
２４０ ロウデコーダ
２５０ ページバッファ
３１０，３４０ ゲート電極
３２０ 絶縁膜
３３０ 構造体間層
３５０ 絶縁膜
３６０ チャネル構造
３６１ チャネル埋め込み膜パターン
３６２ チャネル
３６３ 誘電膜構造物
４００ ホスト
１０００ ＳＳＤシステム
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ 補助電源装置
１２３０，１２４０，１２５０ メモリ装置
１００，１００ａ，１００ｂ，１００ｃ メモリコントローラ
１１０，１１０ａ，１１０ｂ，２６０ ＥＰＩ検出器回路
１１１，１１２，２６１ タイマ
１２０ プログラムモード制御回路
１３０ プロセッシング回路
１４０ ホストインターフェース
１５０ バッファ
１６０ 不揮発性メモリインターフェース
１７０ バス
１８０ 消去時間保存回路
２００，２００ａ，２００ｃ 不揮発性メモリ
２１０ メモリセルアレイ
２２０ 制御回路
２３０ 電圧生成器
２４０ ロウデコーダ
２５０ ページバッファ
３１０，３４０ ゲート電極
３２０ 絶縁膜
３３０ 構造体間層
３５０ 絶縁膜
３６０ チャネル構造
３６１ チャネル埋め込み膜パターン
３６２ チャネル
３６３ 誘電膜構造物
４００ ホスト
１０００ ＳＳＤシステム
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ 補助電源装置
１２３０，１２４０，１２５０ メモリ装置
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
