特許 7515653 半導体記憶装置及びその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-07-04

(45)【発行日】2024-07-12

(54)【発明の名称】半導体記憶装置及びその制御方法

(51)【国際特許分類】

   G11C 7/06 20060101AFI20240705BHJP

   G11C 5/14 20060101ALI20240705BHJP

   G11C 7/08 20060101ALI20240705BHJP

【ＦＩ】

G11C7/06 120

G11C5/14 420

G11C7/08

【請求項の数】 11

(21)【出願番号】P 2023062462

(22)【出願日】2023-04-07

【審査請求日】2023-04-07

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】門脇 卓也

【審査官】後藤 彰

(56)【参考文献】

【文献】国際公開第２０２２／１９８８５６（ＷＯ，Ａ１）

【文献】特表２０１９－５００７１４（ＪＰ，Ａ）

【文献】特表２０２３－５２３４９３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／０６

Ｇ１１Ｃ ７／０８

Ｇ１１Ｃ ５／１４

(57)【特許請求の範囲】

【請求項1】

一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプと、
前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御する制御部と、を備え、
前記制御部は、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給するように制御する第１制御部を備え、
前記第１制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整するのに用いられる電圧である第１調整用電圧を生成する第１電圧生成部を備え、
前記第１電圧生成部は、
前記第１調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整する第１ドライバと、
第１定電流源と、
前記第１ドライバと前記第１定電流源との間に接続された１つ以上のトランジスタを含む第１トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第１トランジスタと同じ特性を有する、第１トランジスタグループと、
前記第１トランジスタグループと前記第１定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第１オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて前記第１調整用電圧を生成し、前記第１調整用電圧を出力する第１オペアンプと、を備える、
半導体記憶装置。

【請求項2】

前記制御部は、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタの特性に基づいて調整されたバックバイアス電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給するように制御する第２制御部を備える、
請求項１に記載の半導体記憶装置。

【請求項3】

前記第２制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整するのに用いられる電圧である第１調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整する第２ドライバと、
第２定電流源と、
前記第２ドライバと前記第２定電流源との間に接続された１つ以上のトランジスタを含む第２トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第１トランジスタと同じ特性を有する、第２トランジスタグループと、
前記第２トランジスタグループと前記第２定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第２オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタと、前記第２トランジスタグループ内の前記１つ以上のトランジスタと、に供給されるバックバイアス電圧を生成し、前記バックバイアス電圧を出力する第２オペアンプと、を備える、
請求項２に記載の半導体記憶装置。

【請求項4】

前記制御部は、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給するように制御する第３制御部と、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第２トランジスタの特性に基づいて調整されたバックバイアス電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給するように制御する第４制御部と、
のうち少なくとも１つを備える、
請求項１～３の何れかに記載の半導体記憶装置。

【請求項5】

前記第３制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整するのに用いられる電圧である第２調整用電圧を生成する第２電圧生成部を備える、
請求項４に記載の半導体記憶装置。

【請求項6】

前記第２電圧生成部は、
前記第２調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整する第３ドライバと、
第３定電流源と、
前記第３ドライバと前記第３定電流源との間に接続された１つ以上のトランジスタを含む第３トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第２トランジスタと同じ特性を有する、第３トランジスタグループと、
前記第３トランジスタグループと前記第３定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第３オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて前記第２調整用電圧を生成し、前記第２調整用電圧を出力する第３オペアンプと、を備える、
請求項５に記載の半導体記憶装置。

【請求項7】

前記第４制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整するのに用いられる電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整する第４ドライバと、
第４定電流源と、
前記第４ドライバと前記第４定電流源との間に接続された１つ以上のトランジスタを含む第４トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第２トランジスタと同じ特性を有する、第４トランジスタグループと、
前記第４トランジスタグループと前記第４定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第４オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて、前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタと、前記第４トランジスタグループ内の前記１つ以上のトランジスタと、に供給されるバックバイアス電圧を生成し、前記バックバイアス電圧を出力する第４オペアンプと、を備える、
請求項４に記載の半導体記憶装置。

【請求項8】

前記制御部は、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々に供給される電圧の大きさが、前記一対のビット線の電圧の増幅動作において前記少なくとも１つのセンスアンプの各々に供給される電圧の大きさと異なる場合に、前記少なくとも１つのセンスアンプの各々に供給される電圧をこれらの動作毎に切り替えるように構成されている、
請求項１に記載の半導体記憶装置。

【請求項9】

前記制御部は、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々に供給される電圧の大きさが、前記一対のビット線の電圧の増幅動作において前記少なくとも１つのセンスアンプの各々に供給される電圧の大きさと等しい場合に、前記少なくとも１つのセンスアンプの各々に供給される電圧をこれらの動作毎に切り替えないように構成されている、
請求項１に記載の半導体記憶装置。

【請求項10】

前記一対の第１トランジスタ及び前記一対の第２トランジスタのうち一方はＮチャンネル型電界効果トランジスタであり、前記一対の第１トランジスタ及び前記一対の第２トランジスタのうち他方はＰチャンネル型電界効果トランジスタである、
請求項１に記載の半導体記憶装置。

【請求項11】

半導体記憶装置の制御方法であって、
前記半導体記憶装置は、
一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプと、
第１制御部を含む制御部と、を備え、
前記第１制御部は、第１ドライバと、第１定電流源と、第１トランジスタグループと、第１オペアンプと、を含む第１電圧生成部を備え、
前記第１トランジスタグループは、前記第１ドライバと前記第１定電流源との間に接続された１つ以上のトランジスタを含み、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第１トランジスタと同じ特性を有し、
前記第１オペアンプは、前記第１トランジスタグループと前記第１定電流源との間のノードに接続された第１入力端子と、所定の目標電圧が入力される第２入力端子と、を有し、
前記半導体記憶装置の制御部が、
前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において前記目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御するステップを実行し、
前記第１制御部が、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給するように制御するステップを実行し、
前記第１電圧生成部が、
前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整するのに用いられる電圧である第１調整用電圧を生成するステップを実行し、
前記第１ドライバが、
前記第１調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整するステップを実行し、
前記第１オペアンプが、
前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて前記第１調整用電圧を生成し、前記第１調整用電圧を出力するステップを実行する、
半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及びその制御方法に関する。

【背景技術】

【0002】

例えばＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、メモリセルに保持されたデータに基づいて一対のビット線に微弱な電位差を生じさせ、この電位差をセンスアンプによって増幅することによりデータの読み出しを行うように構成されている。ここで、センスアンプには、一対のＮチャンネル型電界効果トランジスタ（ｎＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））と、一対のＰチャンネル型電界効果トランジスタ（ｐＭＯＳＦＥＴ）と、が設けられているが、これらのトランジスタの能力差（特性差）によって、センスマージンを低下させるオフセット電圧が生じ得る。

【0003】

そこで、オフセット電圧をキャンセルするように構成された半導体記憶装置が知られている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許公報第９２０２５３１号

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載された技術では、オフセットキャンセル動作（offset cancel operation）において発生するビット線の電圧が高くなるほど、オフセットキャンセル動作後の電荷共有動作（charge sharing operation）においてビット線に発生するセンス信号の電圧が小さくなるので、センス信号を正しく検出することが困難になる場合がある。したがって、センス信号を正しく検出するためには、オフセットキャンセル動作において発生するビット線の電圧をできるだけ低減するように、一対のｎＭＯＳＦＥＴの実効抵抗値と一対のｐＭＯＳＦＥＴの実効抵抗値とが互いに等しくなるように構成されることが望ましい。

【0006】

しかしながら、一対のｎＭＯＳＦＥＴ及び一対のｐＭＯＳＦＥＴの実効抵抗値は、例えばＭＯＳＦＥＴのＰＶＴ（Process, Voltage, and Temperature）のばらつきに起因した閾値電圧の変化等によって異なり得る。また、一対のｎＭＯＳＦＥＴ及び一対のｐＭＯＳＦＥＴの実効抵抗値は、半導体記憶装置内に設けられた複数のセンスアンプ間で異なり得る。このため、オフセットキャンセル動作において発生するビット線の電圧を低減することができず、センス信号を正しく検出することが困難になることから、結果として、センシング動作を向上させることが困難になる虞がある。

【0007】

本発明は上記課題に鑑みてなされたものであり、センスアンプ内のトランジスタの特性がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることの可能な半導体記憶装置及びその制御方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明は、一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプと、前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御する制御部と、を備える、半導体記憶装置を提供する。

【0009】

かかる発明によれば、例えば、一対の第１トランジスタ及び一対の第２トランジスタの特性の差異によって、一対の第１トランジスタ及び一対の第２トランジスタの実効抵抗値がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、オフセットキャンセル動作において、一対のビット線の電圧が目標電圧（例えば、ビット線の電圧の増幅動作においてセンスアンプに供給される電圧の半分の電圧（つまり、一対の第１トランジスタ及び一対の第２トランジスタの実効抵抗値が等しい場合の電圧）等）に近くなるように制御することができる。これにより、少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がほぼ目標電圧になるように制御することが可能になるので、センスアンプ内のトランジスタの特性がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることができる。

【0010】

また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプを備え、前記半導体記憶装置の制御部が、前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御するステップを実行する、半導体記憶装置の制御方法を提供する。

【発明の効果】

【0011】

本発明の半導体記憶装置及びその制御方法によれば、センスアンプ内のトランジスタの特性がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態に係る半導体記憶装置の構成例を示す図である。

【図2】（ａ），（ｂ）は、センスアンプの構成例を示す図であり、（ｃ）は、（ｂ）の等価回路図である。

【図3】ＶＧＰ生成部の構成例を示す図である。

【図4】ＶＢＢＰ生成部の構成例を示す図である。

【図5】ＶＧＮ生成部の構成例を示す図である。

【図6】ＶＢＢＮ生成部の構成例を示す図である。

【図7】制御部の構成例を示す図である。

【図8】（ａ），（ｂ）は、センスアンプの動作の一例を示すタイムチャートである。

【図9】（ａ）は、従来技術におけるセンスアンプのオフセットキャンセル動作における一対のビット線の電圧変化の一例を示す図であり、（ｂ）は、実施形態におけるセンスアンプのオフセットキャンセル動作における一対のビット線の電圧変化の一例を示す図である。

【図10】ＶＧＰ生成部の他の構成例を示す図である。

【図11】制御部の他の構成例を示す図である。

【図12】制御部の他の構成例を示す図である。

【発明を実施するための形態】

【0013】

図１は、本発明の一実施形態に係る半導体記憶装置の構成例を示す図である。図１に示すように、半導体記憶装置は、少なくとも１つのセンスアンプ（ＳＡ）と、制御部１００と、を備える。

【0014】

本実施形態において、制御部１００は、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧がオフセットキャンセル動作において所定の目標電圧（本実施形態では、後述する電圧ＶＢＬＥＱ）に近くなるように、少なくとも１つのセンスアンプ１０のうち１つ以上のセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ（第１トランジスタ）１０ａ及び一対のｎＭＯＳＦＥＴ（第２トランジスタ）１０ｂの特性に基づいて調整された電圧を、少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａ及び一対のｎＭＯＳＦＥＴ１０ｂに供給するように制御する。また、図１に示すように、制御部１００は、ＶＧＰ制御部１１０と、ＶＢＢＰ生成部１２０と、ＶＧＮ制御部１３０と、ＶＢＢＮ生成部１４０と、を備える。

【0015】

ＶＧＰ制御部１１０は、少なくとも１つのセンスアンプ１０のうち１つ以上のセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａの特性に基づいて調整された電圧を、少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａに供給するように制御する。これにより、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧がオフセットキャンセル動作において所定の目標電圧（電圧ＶＢＬＥＱ）に近くなるように制御することが可能になる。また、ＶＧＰ制御部１１０は、ＶＧＰ生成部１１１と、ＣＳＰ制御部１１２と、ＣＳＰドライバ１１３と、を備える。なお、ＶＧＰ制御部１１０は、本発明の「第１制御部」の一例である。

【0016】

ＶＢＢＰ生成部１２０は、少なくとも１つのセンスアンプ１０のうち１つ以上のセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａの特性に基づいて調整されたバックバイアス電圧ＶＢＢＰを、少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａに供給するように制御する。これにより、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧がオフセットキャンセル動作において所定の目標電圧（電圧ＶＢＬＥＱ）に近くなるように制御することが可能になる。なお、ＶＢＢＰ生成部１２０は、本発明の「第２制御部」の一例である。

【0017】

ＶＧＮ制御部１３０は、少なくとも１つのセンスアンプ１０のうち１つ以上のセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂの特性に基づいて調整された電圧を、少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂに供給するように制御する。これにより、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧がオフセットキャンセル動作において所定の目標電圧（電圧ＶＢＬＥＱ）に近くなるように制御することが可能になる。また、ＶＧＮ制御部１３０は、ＶＧＮ生成部１３１と、ＣＳＮ制御部１３２と、ＣＳＮドライバ１３３と、を備える。なお、ＶＧＮ制御部１３０は、本発明の「第３制御部」の一例である。

【0018】

ＶＢＢＮ生成部１４０は、少なくとも１つのセンスアンプ１０のうち１つ以上のセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂの特性に基づいて調整されたバックバイアス電圧ＶＢＢＮを、少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂに供給するように制御する。これにより、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧がオフセットキャンセル動作において所定の目標電圧（電圧ＶＢＬＥＱ）に近くなるように制御することが可能になる。なお、ＶＢＢＮ生成部１４０は、本発明の「第４制御部」の一例である。

【0019】

図２を参照して、各センスアンプ１０の構成例について説明する。図２（ａ）に示すように、各センスアンプ１０は、高電圧電源側のノードＣＳＰに接続された一対のｐＭＯＳＦＥＴ１０ａと、低電圧電源側のノードＣＳＮに接続された一対のｎＭＯＳＦＥＴ１０ｂと、を備える。また、一対のｐＭＯＳＦＥＴ１０ａと一対のｎＭＯＳＦＥＴ１０ｂとの間のノードには、一対の相補ビット線ＢＬＴ，ＢＬＢ（以下、「一対のビット線ＢＬＴ，ＢＬＢ」と称する）が接続されている。ここで、一対のｐＭＯＳＦＥＴ１０ａは、本発明の「一対の第１トランジスタ」の一例であり、一対のｎＭＯＳＦＥＴ１０ｂは、本発明の「一対の第２トランジスタ」の一例である。また、図２（ａ）では、説明を簡略化するために、オフセットキャンセル動作を有効にするためのスイッチとして用いられるＭＯＳＦＥＴ等が省略されている。

【0020】

ここで、仮に、図２（ａ）に示す各センスアンプ１０にオフセット電圧が発生しないと想定した場合には、図２（ｂ）に示すように、一対のビット線ＢＬＴ，ＢＬＢが同電位となる。また、図２（ｂ）に示す一対のｐＭＯＳＦＥＴ１０ａの実効抵抗値がＲＰであり、一対のｎＭＯＳＦＥＴ１０ｂの実効抵抗値がＲＮである場合には、図２（ｂ）の回路を、図２（ｃ）に示すように置き換えることが可能になる。さらに、図２（ｃ）に示すように、２つの抵抗の間のノードの電圧ＶＯＣは、一対のビット線ＢＬＴ，ＢＬＢの電圧であり、例えば、２つの実効抵抗値ＲＰ，ＲＮが等しい場合には、電圧ＶＯＣの値は、ノードＣＳＰの電圧とノードＣＳＮの電圧との差の半分の値になる。例えば、ノードＣＳＰの電圧が１Ｖであり、ノードＣＳＮの電圧が０Ｖの場合には、電圧ＶＯＣは０．５Ｖになる。

【0021】

図３を参照して、ＶＧＰ制御部１１０のＶＧＰ生成部１１１の構成について説明する。本実施形態において、ＶＧＰ生成部１１１は、少なくとも１つのセンスアンプの各々の一対のｐＭＯＳＦＥＴ１０ａに供給される電圧を調整するのに用いられる電圧である第１調整用電圧ＶＧＰを生成するように構成されている。これにより、第１調整用電圧ＶＧＰを用いて、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧が所定の目標電圧（電圧ＶＢＬＥＱ）に近くなるように制御することが可能になる。なお、ＶＧＰ生成部１１１は、本発明の「第１電圧生成部」の一例である。

【0022】

図３に示すように、ＶＧＰ生成部１１１は、第１ドライバ１１１ａと、第１定電流源１１１ｂと、第１トランジスタグループ１１１ｃと、第１オペアンプ１１１ｄと、を備える。

【0023】

第１ドライバ１１１ａは、第１調整用電圧ＶＧＰを用いて、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａに供給される電圧（つまり、図２に示すノードＣＳＰの電圧ＶＣＳＰ（後述する図８に示す））を調整するように構成されている。第１ドライバ１１１ａは、オフセットキャンセル動作において供給される電圧ＶＳＰに接続されたドレイン端子と、第１トランジスタグループ１１１ｃに接続されたソース端子と、第１調整用電圧ＶＧＰが入力されるゲート端子と、を有するｎＭＯＳＦＥＴを備える。ここで、このｎＭＯＳＦＥＴは、後述するＣＳＰドライバ１１３のｎＭＯＳＦＥＴと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。また、第１ドライバ１１１ａのｎＭＯＳＦＥＴのゲート幅Ｗは、以下の式（１）によって求められてもよい。
Ｗ＝Ｗｇ×Ｋ／２Ｎ … （１）
式（１）において、Ｗｇは、ＣＳＰドライバ１１３のｎＭＯＳＦＥＴのゲート幅であり、Ｋは、後述する第１トランジスタグループ１１１ｃ内のｐＭＯＳＦＥＴの数であり、２Ｎは、少なくとも１つのセンスアンプ１０のｐＭＯＳＦＥＴ１０ａの総数（すなわち、Ｎは、センスアンプ１０の数を表し得る）である。

【0024】

第１定電流源１１１ｂの一方の端子は、第１トランジスタグループ１１１ｃに接続されている。また、第１定電流源１１１ｂの他方の端子は、低電源電圧ＶＳＳ（ＶＳＳ＜ＶＳＰ）に接続されている。ここで、第１定電流源１１１ｂによって供給される電流ＩＲＥＦ＿ＧＰは、以下の式（２）によって求められてもよい。
ＩＲＥＦ＿ＧＰ＝Ｋ×ＩＯＣ／２ … （２）
式（２）において、ＩＯＣは、オフセットキャンセル動作における１つのセンスアンプ１０の電流の目標値である。

【0025】

第１トランジスタグループ１１１ｃは、第１ドライバ１１１ａと第１定電流源１１１ｂとの間に接続された１つ以上のｐＭＯＳＦＥＴを含む。ここで、第１トランジスタグループ１１１ｃ内の各ｐＭＯＳＦＥＴのソース端子は、第１ドライバ１１１ａのｎＭＯＳＦＥＴのソース端子に接続されており、各ｐＭＯＳＦＥＴのドレイン端子は、各ｐＭＯＳＦＥＴのゲート端子及び第１定電流源１１１ｂの一方の端子に接続されている。また、各ｐＭＯＳＦＥＴは、少なくとも１つのセンスアンプ１０のうち何れかのセンスアンプ１０内のｐＭＯＳＦＥＴ１０ａと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。なお、第１トランジスタグループ１１１ｃに含まれるｐＭＯＳＦＥＴの数は、少なくとも１つのセンスアンプ１０に含まれるｐＭＯＳＦＥＴ１０ａの総数と等しくてもよいし、異なっていてもよい。

【0026】

第１オペアンプ１１１ｄは、第１トランジスタグループ１１１ｃと第１定電流源１１１ｂとの間のノードに接続された第１入力端子（－端子）と、目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）が入力される第２入力端子（＋端子）と、を有する。第１オペアンプ１１１ｄは、第１入力端子及び第２入力端子の各々に入力された電圧に基づいて第１調整用電圧ＶＧＰを生成し、第１調整用電圧ＶＧＰを出力するように構成されている。

【0027】

すなわち、ＶＧＰ生成部１１１は、ＶＧＰ制御部１１０のＣＳＰドライバ１１３及び少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａと同様の構成を有している。これにより、ＶＧＰ生成部１１１は、第１オペアンプ１１１ｄの第１入力端子（－端子）の電圧が目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）に達するように、第１トランジスタグループ１１１ｃに含まれるｐＭＯＳＦＥＴの特性に基づいて第１調整用電圧ＶＧＰを調整し、さらには、第１ドライバ１１１ａの出力電圧を調整する。これにより、オフセットキャンセル動作において、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧をほぼ目標電圧（電圧ＶＢＬＥＱ）に設定することが可能になる。

【0028】

図４を参照して、ＶＢＢＰ生成部１２０の構成について説明する。図４に示すように、ＶＢＢＰ生成部１２０は、第２ドライバ１２０ａと、第２定電流源１２０ｂと、第２トランジスタグループ１２０ｃと、第２オペアンプ１２０ｄと、を備える。

【0029】

第２ドライバ１２０ａは、電圧ＶＧＰ２を用いて、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａに供給される電圧（つまり、図２に示すノードＣＳＰの電圧ＶＣＳＰ）を調整するように構成されている。ここで、電圧ＶＧＰ２は、所定の電圧であってもよく、例えば、第１調整用電圧ＶＧＰとほぼ等しい電圧であってもよい。第２ドライバ１２０ａは、オフセットキャンセル動作において供給される電圧ＶＳＰに接続されたドレイン端子と、第２トランジスタグループ１２０ｃに接続されたソース端子と、電圧ＶＧＰ２が入力されるゲート端子と、を有するｎＭＯＳＦＥＴを備える。ここで、このｎＭＯＳＦＥＴは、後述するＣＳＰドライバ１１３のｎＭＯＳＦＥＴと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。また、第２ドライバ１２０ａのｎＭＯＳＦＥＴのゲート幅Ｗ２は、以下の式（３）によって求められてもよい。
Ｗ２＝Ｗｇ×Ｌ／２Ｎ … （３）
式（３）において、Ｗｇは、ＣＳＰドライバ１１３のｎＭＯＳＦＥＴのゲート幅であり、Ｌは、後述する第２トランジスタグループ１２０ｃ内のｐＭＯＳＦＥＴの数であり、２Ｎは、少なくとも１つのセンスアンプ１０のｐＭＯＳＦＥＴ１０ａの総数（すなわち、Ｎは、センスアンプ１０の数を表し得る）である。

【0030】

第２定電流源１２０ｂの一方の端子は、第２トランジスタグループ１２０ｃに接続されている。また、第２定電流源１２０ｂの他方の端子は、低電源電圧ＶＳＳ（ＶＳＳ＜ＶＳＰ）に接続されている。ここで、第２定電流源１２０ｂによって供給される電流ＩＲＥＦ＿ＧＰは、上述した式（２）のＫを上記のＬに置き換えることによって求められてもよい。

【0031】

第２トランジスタグループ１２０ｃは、第２ドライバ１２０ａと第２定電流源１２０ｂとの間に接続された１つ以上のｐＭＯＳＦＥＴを含む。ここで、第２トランジスタグループ１２０ｃ内の各ｐＭＯＳＦＥＴのソース端子は、第２ドライバ１２０ａのｎＭＯＳＦＥＴのソース端子に接続されており、各ｐＭＯＳＦＥＴのドレイン端子は、各ｐＭＯＳＦＥＴのゲート端子及び第２定電流源１２０ｂの一方の端子に接続されている。また、各ｐＭＯＳＦＥＴは、少なくとも１つのセンスアンプ１０のうち何れかのセンスアンプ１０内のｐＭＯＳＦＥＴ１０ａと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。なお、第２トランジスタグループ１２０ｃに含まれるｐＭＯＳＦＥＴの数は、少なくとも１つのセンスアンプ１０に含まれるｐＭＯＳＦＥＴ１０ａの総数と等しくてもよいし、異なっていてもよい。

【0032】

第２オペアンプ１２０ｄは、第２トランジスタグループ１２０ｃと第２定電流源１２０ｂとの間のノードに接続された第１入力端子（－端子）と、目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）が入力される第２入力端子（＋端子）と、を有する。第２オペアンプ１２０ｄは、第１入力端子及び第２入力端子の各々に入力された電圧に基づいて、少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａと、第２トランジスタグループ１２０ｃ内の各ｐＭＯＳＦＥＴと、に供給されるバックバイアス電圧ＶＢＢＰを生成し、バックバイアス電圧ＶＢＢＰを出力するように構成されている。

【0033】

すなわち、ＶＢＢＰ生成部１２０は、ＶＧＰ制御部１１０のＣＳＰドライバ１１３及び少なくとも１つのセンスアンプ１０の各々の一対のｐＭＯＳＦＥＴ１０ａと同様の構成を有している。これにより、ＶＢＢＰ生成部１２０は、第２オペアンプ１２０ｄの第１入力端子（－端子）の電圧が目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）に達するように、第２トランジスタグループ１２０ｃに含まれるｐＭＯＳＦＥＴの特性に基づいてバックバイアス電圧ＶＢＢＰを調整することによって、オフセットキャンセル動作において、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧をほぼ目標電圧（電圧ＶＢＬＥＱ）に設定することが可能になる。

【0034】

図５を参照して、ＶＧＮ制御部１３０のＶＧＮ生成部１３１の構成について説明する。本実施形態において、ＶＧＮ生成部１３１は、少なくとも１つのセンスアンプの各々の一対のｎＭＯＳＦＥＴ１０ｂに供給される電圧を調整するのに用いられる電圧である第２調整用電圧ＶＧＮを生成するように構成されている。これにより、第２調整用電圧ＶＧＮを用いて、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧が所定の目標電圧（電圧ＶＢＬＥＱ）に近くなるように制御することが可能になる。なお、ＶＧＮ生成部１３１は、本発明の「第２電圧生成部」の一例である。

【0035】

図５に示すように、ＶＧＮ生成部１３１は、第３ドライバ１３１ａと、第３定電流源１３１ｂと、第３トランジスタグループ１３１ｃと、第３オペアンプ１３１ｄと、を備える。

【0036】

第３ドライバ１３１ａは、第２調整用電圧ＶＧＮを用いて、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂに供給される電圧（つまり、図２に示すノードＣＳＮの電圧ＶＣＳＮ（後述する図８に示す））を調整するように構成されている。第３ドライバ１３１ａは、第３トランジスタグループ１３１ｃに接続されたドレイン端子と、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂに供給される電圧ＶＳＮに接続されたソース端子と、第２調整用電圧ＶＧＮが入力されるゲート端子と、を有するｎＭＯＳＦＥＴを備える。ここで、このｎＭＯＳＦＥＴは、後述するＣＳＮドライバ１３３のｎＭＯＳＦＥＴと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。また、第３ドライバ１３１ａのｎＭＯＳＦＥＴのゲート幅Ｗ３は、以下の式（４）によって求められてもよい。
Ｗ３＝Ｗｇ×Ｑ／２Ｎ … （４）
式（４）において、Ｗｇは、ＣＳＮドライバ１３３のｎＭＯＳＦＥＴのゲート幅であり、Ｑは、後述する第３トランジスタグループ１３１ｃ内のｎＭＯＳＦＥＴの数であり、２Ｎは、少なくとも１つのセンスアンプ１０のｎＭＯＳＦＥＴ１０ａの総数（すなわち、Ｎは、センスアンプ１０の数を表し得る）である。

【0037】

第３定電流源１３１ｂの一方の端子は、高電源電圧ＶＤＤ（ＶＤＤ＞ＶＳＮ）に接続されている。また、第３定電流源１３１ｂの他方の端子は、第３トランジスタグループ１３１ｃに接続されている。ここで、第３定電流源１３１ｂによって供給される電流ＩＲＥＦ＿ＧＮは、以下の式（５）によって求められてもよい。
ＩＲＥＦ＿ＧＮ＝Ｑ×ＩＯＣ／２ … （５）
式（５）において、ＩＯＣは、オフセットキャンセル動作における１つのセンスアンプ１０の電流の目標値である。

【0038】

第３トランジスタグループ１３１ｃは、第３ドライバ１３１ａと第３定電流源１３１ｂとの間に接続された１つ以上のｎＭＯＳＦＥＴを含む。ここで、第３トランジスタグループ１３１ｃ内の各ｎＭＯＳＦＥＴのドレイン端子は、第３定電流源１３１ｂの他方の端子及び各ｎＭＯＳＦＥＴのゲート端子に接続されており、各ｎＭＯＳＦＥＴのソース端子は、第３ドライバ１３１ａのｎＭＯＳＦＥＴのドレイン端子に接続されている。また、各ｎＭＯＳＦＥＴは、少なくとも１つのセンスアンプ１０のうち何れかのセンスアンプ１０内のｎＭＯＳＦＥＴ１０ｂと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。なお、第３トランジスタグループ１３１ｃに含まれるｎＭＯＳＦＥＴの数は、少なくとも１つのセンスアンプ１０に含まれるｎＭＯＳＦＥＴ１０ｂの総数と等しくてもよいし、異なっていてもよい。

【0039】

第３オペアンプ１３１ｄは、第３トランジスタグループ１３１ｃと第３定電流源１３１ｂとの間のノードに接続された第１入力端子（＋端子）と、目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）が入力される第２入力端子（－端子）と、を有する。第３オペアンプ１３１ｄは、第１入力端子及び第２入力端子の各々に入力された電圧に基づいて第２調整用電圧ＶＧＮを生成し、第２調整用電圧ＶＧＮを出力するように構成されている。

【0040】

すなわち、ＶＧＮ生成部１３１は、ＶＧＮ制御部１３０のＣＳＮドライバ１３３及び少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂと同様の構成を有している。これにより、ＶＧＮ生成部１３１は、第３オペアンプ１３１ｄの第１入力端子（＋端子）の電圧が目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）に達するように、第３トランジスタグループ１３１ｃに含まれるｎＭＯＳＦＥＴの特性に基づいて、第２調整用電圧ＶＧＮを調整し、さらには、第３ドライバ１３１ａの出力電圧を調整する。これにより、オフセットキャンセル動作において、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧をほぼ目標電圧（電圧ＶＢＬＥＱ）に設定することが可能になる。

【0041】

図６を参照して、ＶＢＢＮ生成部１４０の構成について説明する。図６に示すように、ＶＢＢＮ生成部１４０は、第４ドライバ１４０ａと、第４定電流源１４０ｂと、第４トランジスタグループ１４０ｃと、第４オペアンプ１４０ｄと、を備える。

【0042】

第４ドライバ１４０ａは、電圧ＶＧＮ２を用いて、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂに供給される電圧（つまり、図２に示すノードＣＳＮの電圧ＶＣＳＮ）を調整するように構成されている。ここで、電圧ＶＧＮ２は、所定の電圧であってもよく、例えば、第２調整用電圧ＶＧＮとほぼ等しい電圧であってもよい。第４ドライバ１４０ａは、第４トランジスタグループ１４０ｃに接続されたドレイン端子と、オフセットキャンセル動作において供給される電圧ＶＳＮに接続されたソース端子と、電圧ＶＧＮ２が入力されるゲート端子と、を有するｎＭＯＳＦＥＴを備える。ここで、このｎＭＯＳＦＥＴは、後述するＣＳＮドライバ１３３のｎＭＯＳＦＥＴと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。また、第４ドライバ１４０ａのｎＭＯＳＦＥＴのゲート幅Ｗ４は、上述した式（４）と同様に求められてもよい。

【0043】

第４定電流源１４０ｂの一方の端子は、高電源電圧ＶＤＤ（ＶＤＤ＞ＶＳＮ）に接続されている。また、第４定電流源１４０ｂの他方の端子は、第４トランジスタグループ１４０ｃに接続されている。ここで、第４定電流源１４０ｂによって供給される電流ＩＲＥＦ＿ＧＰは、上述した式（５）と同様に求められてもよい。

【0044】

第４トランジスタグループ１４０ｃは、第４ドライバ１４０ａと第４定電流源１４０ｂとの間に接続された１つ以上のｎＭＯＳＦＥＴを含む。ここで、第４トランジスタグループ１４０ｃ内の各ｎＭＯＳＦＥＴのドレイン端子は、第３定電流源１３１ｂの他方の端子及び各ｎＭＯＳＦＥＴのゲート端子に接続されており、各ｎＭＯＳＦＥＴのソース端子は、第４ドライバ１４０ａのｎＭＯＳＦＥＴのドレイン端子に接続されている。また、各ｎＭＯＳＦＥＴは、少なくとも１つのセンスアンプ１０のうち何れかのセンスアンプ１０内のｎＭＯＳＦＥＴ１０ｂと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。なお、第４トランジスタグループ１４０ｃに含まれるｎＭＯＳＦＥＴの数は、少なくとも１つのセンスアンプ１０に含まれるｎＭＯＳＦＥＴ１０ｂの総数と等しくてもよいし、異なっていてもよい。

【0045】

第４オペアンプ１４０ｄは、第４トランジスタグループ１４０ｃと第４定電流源１４０ｂとの間のノードに接続された第１入力端子（＋端子）と、目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）が入力される第２入力端子（－端子）と、を有する。第４オペアンプ１４０ｄは、第１入力端子及び第２入力端子の各々に入力された電圧に基づいて、少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂと、第４トランジスタグループ１４０ｃ内の各ｎＭＯＳＦＥＴと、に供給されるバックバイアス電圧ＶＢＢＮを生成し、バックバイアス電圧ＶＢＢＮを出力するように構成されている。

【0046】

すなわち、ＶＢＢＮ生成部１４０は、ＶＧＮ制御部１３０のＣＳＮドライバ１３３及び少なくとも１つのセンスアンプ１０の各々の一対のｎＭＯＳＦＥＴ１０ｂと同様の構成を有している。これにより、ＶＢＢＮ生成部１４０は、第４オペアンプ１４０ｄの第１入力端子（＋端子）の電圧が目標電圧ＶＯＣ＿ＲＥＦ（＝電圧ＶＢＬＥＱ）に達するように、第４トランジスタグループ１４０ｃに含まれるｎＭＯＳＦＥＴの特性に基づいてバックバイアス電圧ＶＢＢＰを調整することによって、オフセットキャンセル動作において、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧をほぼ目標電圧（電圧ＶＢＬＥＱ）に設定することが可能になる。

【0047】

次に、図７を参照して、制御部１００の詳細な構成例について説明する。図７に示すように、ＶＧＰ制御部１１０のＣＳＰ制御部１１２は、第１調整用電圧ＶＧＰが印加され、信号ＯＣ＿ＥＮ＿Ｂが入力されるＮＯＴ回路を備える。ＣＳＰ制御部１１２は、ローレベルの信号ＯＣ＿ＥＮ＿Ｂが入力されると、ハイレベルの信号ＣＳＰ＿ＯＣ＿ＥＮを出力する。ハイレベルの信号ＣＳＰ＿ＯＣ＿ＥＮの電圧は、第１調整用電圧ＶＧＰと等しい。また、ＶＧＰ制御部１１０のＣＳＰドライバ１１３は、電圧ＶＳＰに接続されたドレイン端子と、ノードＣＳＰに接続されたソース端子と、信号ＣＳＰ＿ＯＣ＿ＥＮが入力されるゲート端子と、を有するｎＭＯＳＦＥＴを備える。上述したように、このｎＭＯＳＦＥＴは、ＶＧＰ生成部１１１の第１ドライバ１１１ａのｎＭＯＳＦＥＴと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。

【0048】

ＶＧＮ制御部１３０のＣＳＮ制御部１３２は、第２調整用電圧ＶＧＮが印加され、信号ＯＣ＿ＥＮ＿Ｂが入力されるＮＯＴ回路を備える。ＣＳＮ制御部１３２は、ローレベルの信号ＯＣ＿ＥＮ＿Ｂが入力されると、ハイレベルの信号ＣＳＮ＿ＯＣ＿ＥＮを出力する。ハイレベルの信号ＣＳＮ＿ＯＣ＿ＥＮの電圧は、第２調整用電圧ＶＧＮと等しい。また、ＶＧＮ制御部１３０のＣＳＮドライバ１３３は、ノードＣＳＮに接続されたドレイン端子と、電圧ＶＳＮに接続されたソース端子と、信号ＣＳＮ＿ＯＣ＿ＥＮが入力されるゲート端子と、を有するｎＭＯＳＦＥＴを備える。上述したように、このｎＭＯＳＦＥＴは、ＶＧＮ生成部１３１の第３ドライバ１３１ａのｎＭＯＳＦＥＴと同じ特性（例えば、ＰＶＴ特性等）を有していてもよい。

【0049】

また、制御部１００は、電圧ＶＢＬＥＱを供給する電圧供給部１５０を備える。図７に示す例では、電圧供給部１５０は、互いに接続された３つのｎＭＯＳＦＥＴを有しており、各ｎＭＯＳＦＥＴのゲート端子には、信号ＣＳＥＱが入力される。３つのｎＭＯＳＦＥＴのうち第１ｎＭＯＳＦＥＴのドレイン端子は電圧ＶＢＬＥＱに接続されており、第１ｎＭＯＳＦＥＴのソース端子は３つのｎＭＯＳＦＥＴのうち第２ｎＭＯＳＦＥＴのドレイン端子に接続されている。第２ｎＭＯＳＦＥＴのソース端子は３つのｎＭＯＳＦＥＴのうち第３ｎＭＯＳＦＥＴのドレイン端子に接続されており、第３ｎＭＯＳＦＥＴのソース端子は電圧ＶＢＬＥＱに接続されている。また、第１ｎＭＯＳＦＥＴのソース端子と第２ｎＭＯＳＦＥＴのドレイン端子との間のノードはノードＣＳＰに接続されており、第２ｎＭＯＳＦＥＴのソース端子と第３ｎＭＯＳＦＥＴのドレイン端子との間のノードはノードＣＳＮに接続されている。

【0050】

さらに、制御部１００は、ビット線の電圧の増幅動作においてセンスアンプ１０に供給される電圧ＶＢＬＨに接続されたドレイン端子と、ノードＣＳＰに接続されたソース端子と、信号ＢＬＣ＿ＥＮが入力されるゲート端子と、を有するｎＭＯＳＦＥＴ１６０を備える。さらにまた、制御部１００は、ノードＣＳＮに接続されたドレイン端子と、電圧ＶＳＮに接続されたソース端子と、信号ＢＬＣ＿ＥＮが入力されるゲート端子と、を有するｎＭＯＳＦＥＴ１７０を備える。

【0051】

本実施形態において、制御部１００は、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々に供給される電圧ＶＳＰの大きさが、一対のビット線の電圧の増幅動作において少なくとも１つのセンスアンプ１０の各々に供給される電圧ＶＢＬＨの大きさと異なる場合に、少なくとも１つのセンスアンプ１０の各々に供給される電圧をこれらの動作毎に切り替えるように構成されてもよい。この場合、異なる大きさの電圧ＶＳＰ，ＶＢＬＨが同時にノードＣＳＰに印加されることによってノードＣＳＰに短絡が発生するのを抑制することが可能になる。

【0052】

また、制御部１００は、オフセットキャンセル動作において少なくとも１つのセンスアンプ１０の各々に供給される電圧ＶＳＰの大きさが、一対のビット線の電圧の増幅動作において少なくとも１つのセンスアンプ１０の各々に供給される電圧ＶＢＬＨの大きさと等しい場合に、少なくとも１つのセンスアンプ１０の各々に供給される電圧をこれらの動作毎に切り替えないように構成されてもよい。この場合、少なくとも１つのセンスアンプ１０の各々に供給される電圧を動作毎に切り替える処理が不要になるので、少なくとも１つのセンスアンプ１０の各々に供給される電圧の制御を容易に行うことが可能になる。

【0053】

図８を参照して、制御部１００の動作の一例について説明する。ここで、図８（ａ）は、電圧ＶＳＰの大きさと電圧ＶＢＬＨの大きさが異なる場合の制御部１００の動作の一例を示しており、図８（ｂ）は、電圧ＶＳＰの大きさと電圧ＶＢＬＨの大きさが等しい場合の制御部１００の動作の一例を示している。

【0054】

先ず、図８（ａ）に示す例について説明する。なお、ここでは、時刻ｔ１～時刻ｔ２の間にオフセットキャンセル動作が行われ、時刻ｔ２～時刻ｔ３の間に電荷共有動作が行われ、時刻ｔ３～時刻ｔ４の間にプリセンシング動作（pre-sensing operation）が行われ、時刻ｔ４以降にビット線の増幅動作が行われる場合を想定している。これらの動作は、上述した特許文献１に記載されている動作と同様であってもよい。

【0055】

時刻ｔ１においてオフセットキャンセル動作が開始すると、信号ＯＣ＿ＥＮ＿Ｂ及び信号ＣＳＥＱがローレベルになる。また、信号ＢＬＣ＿ＥＮはローレベルである。これにより、第１調整用電圧ＶＢＰを有するハイレベルの信号ＣＳＰ＿ＯＣ＿ＥＮがＣＳＰドライバ１１３に入力され、第１調整用電圧ＶＢＰによって調整された電圧ＶＣＳＰがノードＣＳＰに供給される。すなわち、電圧ＶＣＳＰは、ＣＳＰドライバ１１３のｎＭＯＳＦＥＴのオン抵抗によって降下した電圧となる。また、第２調整用電圧ＶＢＮを有するハイレベルの信号ＣＳＮ＿ＯＣ＿ＥＮがＣＳＮドライバ１３３に入力され、第２調整用電圧ＶＢＮによって調整された電圧ＶＣＳＮがノードＣＳＮに供給される。

【0056】

時刻ｔ２において電荷共有動作が開始すると、信号ＯＣ＿ＥＮ＿Ｂ及び信号ＣＳＥＱがハイレベルになる。また、信号ＢＬＣ＿ＥＮはローレベルである。これにより、電圧ＶＢＬＥＱが電圧供給部１５０からノードＣＳＰ，ＣＳＮに供給される。なお、時刻ｔ２において、アクセス対象のワード線ＷＬに電圧が印加される。

【0057】

時刻ｔ３においてプリセンシング動作が開始すると、信号ＯＣ＿ＥＮ＿Ｂ及び信号ＣＳＥＱがローレベルになる。また、信号ＢＬＣ＿ＥＮはローレベルである。これにより、時刻ｔ１と同様に、第１調整用電圧ＶＢＰによって調整された電圧ＶＣＳＰがノードＣＳＰに供給され、第２調整用電圧ＶＢＮによって調整された電圧ＶＣＳＮがノードＣＳＮに供給される。

【0058】

時刻ｔ４においてビット線の増幅動作が開始すると、信号ＯＣ＿ＥＮ＿Ｂがハイレベルになり、信号ＣＳＥＱがローレベルになる。また、信号ＢＬＣ＿ＥＮがハイレベルになる。これにより、電圧ＶＢＬＥＱがノードＣＳＰに供給され、電圧ＶＳＳがノードＣＳＮに供給される。

【0059】

このようにして、少なくとも１つのセンスアンプ１０の各々に供給される電圧が動作毎に切り替えられる。

【0060】

次に、図８（ｂ）に示す例について説明する。なお、図８（ｂ）における時刻ｔ１１～ｔ１３の動作は、図８（ａ）における時刻ｔ１～ｔ３の動作と同様である。時刻ｔ１４においてビット線の増幅動作が開始すると、図８（ａ）に示す場合と異なり、信号ＯＣ＿ＥＮ＿Ｂ及び信号ＣＳＥＱがローレベルのままである。また、信号ＢＬＣ＿ＥＮがハイレベルになる。ここで、各センスアンプ１０は、ビット線の増幅動作において、ＣＭＯＳラッチに相当する回路状態となり、これにより、高電位の電圧ＶＳＰから低電位の電圧ＶＳＮへの電流が流れなくなる。この場合、ＣＳＰドライバ１１３における電圧降下がなくなるので、電圧ＶＳＰは電圧ＶＣＳＰと等しくなる。つまり、電圧ＶＣＳＰは電圧ＶＢＬＨと等しい。すなわち、電圧ＶＳＰ、電圧ＶＣＳＰ及び電圧ＶＢＬＨが同じ電圧レベルであるため、短絡電流が流れるのを抑制することが可能になる。

【0061】

このようにして、電圧ＶＳＰ及び電圧ＶＢＬＥＱが等しい場合には、電圧ＶＣＳＰ及び電圧ＶＢＬＥＱを少なくとも１つのセンスアンプ１０の各々に同時に供給することが可能になる。

【0062】

図９を参照して、本実施形態の半導体記憶装置及びその制御方法の効果の一例を説明する。ここで、図９（ａ）は、従来技術のオフセットキャンセル動作時の一対のビット線ＢＬＴ，ＢＬＢの電圧の変化を示す図であり、図９（ｂ）は、本実施形態のオフセットキャンセル動作時の一対のビット線ＢＬＴ，ＢＬＢの電圧の変化を示す図である。図９（ａ）に示すように、従来技術では、一対のｐＭＯＳＦＥＴの実効抵抗値ＲＰと一対のｎＭＯＳＦＥＴの実効抵抗値ＲＮとが異なる場合に、一対のビット線ＢＬＴ，ＢＬＢの電圧を電圧ＶＢＬＥＱに維持することができない。一方、図９（ｂ）に示すように、本実施形態では、一対のｐＭＯＳＦＥＴ１０ａの実効抵抗値ＲＰと一対のｎＭＯＳＦＥＴ１０ｂの実効抵抗値ＲＮとが異なる場合であっても、一対のビット線ＢＬＴ，ＢＬＢの電圧を電圧ＶＢＬＥＱに維持することができる。

【0063】

上述したように、本実施形態の半導体記憶装置及びその制御方法によれば、例えば、一対のｐＭＯＳＦＥＴ（第１トランジスタ）１０ａ及び一対のｎＭＯＳＦＥＴ（第２トランジスタ）１０ｂの特性の差異によって、一対のｐＭＯＳＦＥＴ１０ａ及び一対のｎＭＯＳＦＥＴ１０ｂの実効抵抗値ＲＰ，ＲＮがセンスアンプ１０内及び／又は複数のセンスアンプ１０間で異なる場合であっても、オフセットキャンセル動作において、一対のビット線ＢＬＴ，ＢＬＢの電圧が目標電圧（例えば、ビット線ＢＬＴの電圧の増幅動作においてセンスアンプ１０に供給される電圧ＶＢＬＨの半分の電圧ＶＢＬＥＱ（つまり、一対のｐＭＯＳＦＥＴ１０ａ及び一対のｎＭＯＳＦＥＴ１０ｂの実効抵抗値ＲＰ，ＲＮが等しい場合の電圧）等）に近くなるように制御することができる。これにより、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線ＢＬＴ，ＢＬＢの電圧がほぼ目標電圧になるように制御することが可能になるので、センスアンプ１０内のトランジスタの特性がセンスアンプ１０内及び／又は複数のセンスアンプ１０間で異なる場合であっても、センスアンプ１０のセンシング動作を向上させることができる。

【0064】

上述した実施形態では、制御部１００が、ＶＧＰ制御部１１０と、ＶＢＢＰ生成部１２０と、ＶＧＮ制御部１３０と、ＶＢＢＮ生成部１４０と、を備える場合を一例として説明したが、本発明はこの場合に限られない。例えば、制御部１００は、ＶＧＰ制御部１１０及びＶＢＢＰ生成部１２０のうち何れかと、ＶＧＮ制御部１３０及びＶＢＢＮ生成部１４０のうち何れかと、を備えてもよい。この場合において、上述した実施形態と同様の作用効果を奏することが可能になる。

【0065】

また、上述した実施形態では、第１ドライバ１１１ａがｎＭＯＳＦＥＴで構成されている場合を一例として説明したが、本発明はこの場合に限られない。例えば、図１０に示すように、第１ドライバ１１１ａがｐＭＯＳＦＥＴで構成されている場合には、第１オペアンプ１１１ｄの＋端子及び－端子が、上述した実施形態と異なるように配置されていることに留意されたい。また、第２ドライバ１２０ａ，第３ドライバ１３１ａ及び第４ドライバ１４０ａについても同様に変更されてもよい。

【0066】

さらに、上述した実施形態では、ＣＳＰ制御部１１２がＮＯＴ回路で構成されている場合を一例として説明したが、本発明はこの場合に限られない。例えば、図１１に示すように、ＣＳＰ制御部１１２が、信号ＢＬＣ＿ＥＮ及び信号ＯＣ＿ＥＮ＿Ｂが入力されるＮＯＲ回路で構成されてもよい。この場合、制御部１００は、図８（ｂ）に示す例と同様に動作することが可能である。

【0067】

また、図１２に示すように、ＣＳＰ制御部１１２が、信号ＯＣ＿ＥＮ＿Ｂが入力されるバッファ回路で構成されてもよい。この場合、ＣＳＰドライバ１１３がｐＭＯＳＦＥＴで構成されていることに留意されたい。この場合においても、制御部１００は、図８に示す例と同様に動作することが可能である。

【符号の説明】

【0068】

１０…センスアンプ（ＳＡ）
１０ａ…一対のＰチャンネル型電界効果トランジスタ（ｐＭＯＳＦＥＴ）
１０ｂ…一対のＮチャンネル型電界効果トランジスタ（ｎＭＯＳＦＥＴ）
１００…制御部
１１０…ＶＧＰ制御部
１１１…ＶＧＰ生成部
１１１ａ…第１ドライバ
１１１ｂ…第１定電流源
１１１ｃ…第１トランジスタグループ
１１１ｄ…第１オペアンプ
１１２…ＣＳＰ制御部
１１３…ＣＳＰドライバ
１２０…ＶＢＢＰ生成部
１２０ａ…第２ドライバ
１２０ｂ…第２定電流源
１２０ｃ…第２トランジスタグループ
１２０ｄ…第２オペアンプ
１３０…ＶＧＮ制御部
１３１…ＶＧＮ生成部
１３１ａ…第３ドライバ
１３１ｂ…第３定電流源
１３１ｃ…第３トランジスタグループ
１３１ｄ…第３オペアンプ
１４０…ＶＢＢＮ生成部
１４０ａ…第４ドライバ
１４０ｂ…第４定電流源
１４０ｃ…第４トランジスタグループ
１４０ｄ…第４オペアンプ
ＶＢＢＰ，ＶＢＢＮ…バックバイアス電圧
ＶＧＰ，ＶＧＰ２…第１調整用電圧
ＶＧＮ，ＶＧＮ２…第２調整用電圧
ＶＳＰ，ＶＳＮ，ＶＢＬＨ，ＶＳＳ，ＶＯＣ＿ＲＥＦ，ＶＯＣ，ＶＢＬＥＱ，ＶＣＳＰ，ＶＣＳＮ…電圧

【要約】

【課題】センスアンプ内のトランジスタの特性がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることの可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプ１０と、少なくとも１つのセンスアンプ１０の各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、少なくとも１つのセンスアンプ１０のうち１つ以上のセンスアンプ１０の各々の一対の第１トランジスタ及び一対の第２トランジスタの特性に基づいて調整された電圧を、少なくとも１つのセンスアンプ１０の各々の一対の第１トランジスタ及び一対の第２トランジスタに供給するように制御する制御部１００と、を備える。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】