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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-05
(45)【発行日】2024-07-16
(54)【発明の名称】固体撮像装置及び電子機器
(51)【国際特許分類】
H04N 25/621 20230101AFI20240708BHJP
H04N 25/76 20230101ALI20240708BHJP
H01L 27/146 20060101ALI20240708BHJP
【ＦＩ】
H04N25/621
H04N25/76
H01L27/146 A
【請求項の数】
13
(21)【出願番号】P 2019218403
(22)【出願日】2019-12-02
(65)【公開番号】P2021090111
(43)【公開日】2021-06-10
【審査請求日】2022-11-22
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】田代 睦聡
【審査官】鈴木 明
(56)【参考文献】
【文献】米国特許出願公開第２００５／０１０４０８９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／００－２５／７９
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
光電荷として正孔を生成する光電変換部と、前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタとを備える読出回路と
を備え、
前記Ｐ型のＭＯＳトランジスタは、前記電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタであり、
前記読出回路は、
前記電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
をさらに備え、
前記電荷保持部は、
前記光電変換部に接続された第１電荷保持部と、
前記第２トランジスタのゲートに接続された第２電荷保持部とを含み、
前記読出回路は、
前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタと
前記第１電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
前記第１電荷保持部と前記第２電荷保持部とを結ぶ配線上に配置されて前記第１電荷保持部と前記第２電荷保持部との接続を切り替える第４トランジスタと、
前記読出回路は、前記第１電荷保持部と前記定電圧源とを結ぶ配線上に配置され、前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第５トランジスタとを備える、
固体撮像装置。
【請求項2】
前記第５トランジスタは、Ｐ型のＭＯＳトランジスタである請求項１に記載の固体撮像装置。
【請求項3】
前記第４トランジスタは、Ｐ型のＭＯＳトランジスタである請求項２に記載の固体撮像装置。
【請求項4】
前記第１トランジスタは、Ｐ型のＭＯＳトランジスタである請求項３に記載の固体撮像装置。
【請求項5】
前記第２トランジスタは、Ｐ型のＭＯＳトランジスタである請求項４に記載の固体撮像装置。
【請求項6】
前記第３トランジスタは、Ｐ型のＭＯＳトランジスタである請求項５に記載の固体撮像装置。
【請求項7】
前記読出回路は、ボルテージドメインの記憶回路をさらに有する請求項１に記載の固体撮像装置。
【請求項8】
前記読出回路は、電流積分型の読出回路をさらに有する請求項７に記載の固体撮像装置。
【請求項9】
前記光電変換部は、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＡｓＳｂ（インジウム砒素アンチモン）、ＩｎＡｓ（インジウム砒素）、ＩｎＳｂ（インジムアンチモン）、ＨｇＣｄＴｅ（水銀カドミウムテルル）、Ｇｅ（ゲルマニウム）、量子ドット又は有機化合物のいずれかを含む請求項１に記載の固体撮像装置。
【請求項10】
前記光電変換部は、前記電荷保持部に接続されるｐ型不純物領域を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項11】
前記光電変換部から延びる電極と前記読出回路から延びる電極とが直接接合されて導通される請求項１に記載の固体撮像装置。
【請求項12】
前記光電変換部から延びる端子と前記読出回路から延びる端子とがバンプ電極により接続されて導通される請求項１に記載の固体撮像装置。
【請求項13】
複数の画素が行列方向に配置された画素アレイ部と、複数の前記画素における読み出し対象の画素を駆動する駆動回路と、
前記駆動回路により駆動された前記読み出し対象の画素から画素信号を読み出す処理回路と、
前記駆動回路及び前記処理回路を制御する制御部と
を備え、
前記複数の画素それぞれは、
光電荷として正孔を生成する光電変換部と、
前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳトランジスタとを備える読出回路と
を備え、
前記Ｐ型のＭＯＳトランジスタは、前記電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタであり、
前記読出回路は、
前記電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
をさらに備え、
前記電荷保持部は、
前記光電変換部に接続された第１電荷保持部と、
前記第２トランジスタのゲートに接続された第２電荷保持部とを含み、
前記読出回路は、
前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタと
前記第１電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
前記第１電荷保持部と前記第２電荷保持部とを結ぶ配線上に配置されて前記第１電荷保持部と前記第２電荷保持部との接続を切り替える第４トランジスタと、
前記読出回路は、前記第１電荷保持部と前記定電圧源とを結ぶ配線上に配置され、前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第５トランジスタとを備える、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、固体撮像装置及び電子機器に関する。
【背景技術】
【0002】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ（ＣＩＳ：CMOS Image Sensor）等の固体撮像素子の普及が著しく、様々な分野でフィルム式の撮影装置と置き換えて活用されている。固体撮像素子は、通常の可視光の撮影においてフィルム式の撮影装置に代えて活用されていることはもちろん、紫外線や赤外線、Ｘ線やガンマ線といった非可視光の撮影における活用も顕著である。
【0003】
さらに、固体撮像素子の中に光電変換膜を有する撮像装置の中には、光電変換のキャリアとして正孔を取り扱う撮像装置が存在する。例えば、正孔を光電変換のキャリアとする光電変換膜には、量子（Ｑ：Quantum）ｄｏｔ、ＩｎＧａＡｓ（イリジウムガリウムヒ素）センサ及び有機化合物などがある。特に光電変換膜としてＩｎＧａＡｓを用いた固体撮像素子は、暗電流が低く、且つエネルギーバンドギャップがシリコンより狭く赤外光などの長波長の光を捉えられるため、高感度の赤外線カメラなどへの応用が期待されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１１－１３０３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、ＣＩＳで一般的に使用されているＮ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（ＮＭＯＳ）を画素回路に使用すると、飽和した正孔を定電圧源に逃がす経路であるオーバーフローパスを画素回路中に形成することが困難である。その場合、光電変換膜を介して隣接画素に飽和以降の電荷が流入し、ブルーミングが発生するという問題がある。
【0006】
そこで、本開示では、ブルーミングの発生を軽減することができる固体撮像装置及び電子機器を提供する。
【課題を解決するための手段】
【0007】
本開示によれば、固体撮像装置は、光電荷として正孔を生成する光電変換部と、前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタとを備える読出回路とを備える。
【図面の簡単な説明】
【0008】
【図1】第１の実施形態に係る電子機器の概略構成例を示すブロック図である。
【図2】第１の実施形態に係るイメージセンサの概略構成例を示すブロック図である。
【図3】第１の実施形態に係る画素回路の回路図である。
【図4】隣接画素への正孔の流入を説明するための図である。
【図5】第１の実施形態における電荷のオーバーフローパスの形成を説明するための図である。
【図6】第１の実施形態に係る画素回路の断面図である。
【図7】第２の実施形態に係る画素回路の回路図である。
【図8】グローバルシャッタによる画素駆動のタイミングチャートである。
【図9】第２の実施形態に係る画素回路のレイアウトを示す図である。
【図10】複数の画素回路の配置を表す図である。
【図11】Ｐ－ｗｅｌｌタップ及びＮ－ｗｌｌタップを共通化した場合の配置図である。
【図12】複数の画素回路の配置の第１の他の例を表す図である。
【図13A】複数の画素回路の配置の第２の他の例を表す図である。
【図13B】複数の画素回路の配置の第３の他の例を表す図である。
【図14】飽和電荷数Ｑｓを優先するモードでのポテンシャルを示す図である。
【図15】ルーミングの抑制を優先するモードでのポテンシャルを示す図である。
【図16】第２の実施形態の変形例（１）に係る画素回路の回路図である。
【図17】第２の実施形態の変形例（２）に係る画素回路の回路図である。
【図18】第２の実施形態の変形例（３）に係る画素回路の回路図である。
【図19】第２の実施形態の変形例（４）に係る画素回路の回路図である。
【図20】第３の実施形態に係る画素回路の回路図である。
【図21】第４の実施形態に係る画素回路の回路図である。
【図22A】受光素子の平面構成を表す図である。
【図23】他の受光素子の断面構成を表す図である。
【図24】ＮＭＯＳ及びＰＭＯＳにおけるポリゲートの共通化を説明するための図である。
【図25】車両制御システムの概略的な構成の一例を示すブロック図である。
【図26】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図27】内視鏡手術システムの概略的な構成の一例を示す図である。
【図28】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【発明を実施するための形態】
【0009】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【0010】
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．適用例
６．移動体への応用例
７．内視鏡手術システムへの応用例
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．適用例
６．移動体への応用例
７．内視鏡手術システムへの応用例
【0011】
（１．第１の実施形態）
［電子機器の構成］
図１は、第１の実施形態に係る電子機器の概略構成例を示すブロック図である。図１に示すように、電子機器１００は、例えば、撮像レンズ１０１、イメージセンサ１０２、プロセッサ１０３及び記憶部１０４を備える。
［電子機器の構成］
図１は、第１の実施形態に係る電子機器の概略構成例を示すブロック図である。図１に示すように、電子機器１００は、例えば、撮像レンズ１０１、イメージセンサ１０２、プロセッサ１０３及び記憶部１０４を備える。
【0012】
撮像レンズ１０１は、入射光を集光してその像をイメージセンサ１０２の受光面に結像する光学系の一例である。受光面とは、イメージセンサ１０２における光電変換素子が配列する面であってよい。イメージセンサ１０２は、入射光を光電変換して画像データを生成する。また、イメージセンサ１０２は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。
【0013】
記憶部１０４は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等で構成され、イメージセンサ１０２から入力された画像データ等を記録する。
【0014】
プロセッサ１０３は、例えば、ＣＰＵ（Central Processing Unit）等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサや、ＧＰＵ（Graphics Processing Unit）やベースバンドプロセッサなどが含まれ得る。プロセッサ１０３は、イメージセンサ１０２から入力された画像データや記憶部１０４から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。
【0015】
［イメージセンサの構成］
図２は、第１の実施形態に係るイメージセンサの概略構成例を示すブロック図である。イメージセンサ１０２は、ＣＭＯＳ型のイメージセンサである。ここで、ＣＭＯＳ型のイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。例えば、イメージセンサ１０２は、裏面照射型のイメージセンサで構成される。このイメージセンサ１０２が、「固体撮像装置」の一例にあたる。
図２は、第１の実施形態に係るイメージセンサの概略構成例を示すブロック図である。イメージセンサ１０２は、ＣＭＯＳ型のイメージセンサである。ここで、ＣＭＯＳ型のイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。例えば、イメージセンサ１０２は、裏面照射型のイメージセンサで構成される。このイメージセンサ１０２が、「固体撮像装置」の一例にあたる。
【0016】
本実施形態に係るイメージセンサ１０２は、例えば、画素アレイ部１２１が形成された半導体チップと、周辺回路が形成された半導体チップとが積層されたスタック構造を有する。周辺回路には、例えば、垂直駆動回路１２２、カラム処理回路１２３、水平駆動回路１２４及びシステム制御部１２５が含まれ得る。
【0017】
イメージセンサ１０２は更に、信号処理部１２６及びデータ格納部１２７を備える。信号処理部１２６及びデータ格納部１２７は、周辺回路と同じ半導体チップに設けられてもよいし、別の半導体チップに設けられてもよい。
【0018】
画素アレイ部１２１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）１２０が行方向及び列方向に、すなわち、行列状に２次元格子状に配置された構成を有する。ここで、行方向とは画素行の画素の配列方向（図面中、横方向）をいい、列方向とは画素列の画素の配列方向（図面中、縦方向）をいう。画素１２０の具体的な回路構成や画素構造の詳細については後述する。
【0019】
画素アレイ部１２１では、行列状の画素配列に対し、画素行ごとに画素駆動線ＬＤが行方向に沿って配線され、画素列ごとに垂直信号線ＶＳＬが列方向に沿って配線されている。画素駆動線ＬＤは、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図２では、画素駆動線ＬＤが１本ずつの配線として示されているが、１本ずつに限られるものではない。画素駆動線ＬＤの一端は、垂直駆動回路１２２の各行に対応した出力端に接続されている。
【0020】
垂直駆動回路１２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２１の各画素１２０を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動回路１２２は、その垂直駆動回路１２２を制御するシステム制御部１２５と共に、画素アレイ部１２１の各画素１２０の動作を制御する駆動部を構成している。この垂直駆動回路１２２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系との２つの走査系を備える。
【0021】
読出し走査系は、画素１２０から信号を読み出すために、画素アレイ部１２１の画素１２０を行単位で順に選択走査する。画素１２０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
【0022】
この掃出し走査系による掃出し走査により、読出し行の画素１２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系で不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
【0023】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応している。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素１２０における電荷の蓄積期間（露光期間ともいう）となる。
【0024】
垂直駆動回路１２２によって選択走査された画素行の各画素１２０から出力される信号は、画素列ごとに垂直信号線ＶＳＬの各々を通してカラム処理回路１２３に入力される。カラム処理回路１２３は、画素アレイ部１２１の画素列ごとに、選択行の各画素１２０から垂直信号線ＶＳＬを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【0025】
具体的には、カラム処理回路１２３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素１２０内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理回路１２３は、その他にも、例えば、ＡＤ（アナログ－デジタル）変換機能を備え、光電変換素子から読み出され得たアナログの画素信号をデジタル信号に変換して出力する。
【0026】
水平駆動回路１２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理回路１２３の画素列に対応する読出回路（以下、画素回路という）を順番に選択する。この水平駆動回路１２４による選択走査により、カラム処理回路１２３において画素回路ごとに信号処理された画素信号が順番に出力される。
【0027】
システム制御部１２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動回路１２２、カラム処理回路１２３、及び、水平駆動回路１２４などの駆動制御を行う。
【0028】
信号処理部１２６は、少なくとも演算処理機能を有し、カラム処理回路１２３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１２７は、信号処理部１２６での信号処理にあたって、その処理に必要なデータを一時的に格納する。
【0029】
なお、信号処理部１２６から出力された画像データは、例えば、イメージセンサ１０２を搭載する電子機器１００におけるプロセッサ１０３等において所定の処理が実行されたり、所定のネットワークを介して外部へ送信されたりしてもよい。
【0030】
［第１の実施形態に係る画素回路の構成］
図３は、第１の実施形態に係る画素回路の回路図である。画素１２０は、図３に示す画素回路１を有する。この画素回路１を有する画素１２０が、「固体撮像装置」の一例にあたる。
図３は、第１の実施形態に係る画素回路の回路図である。画素１２０は、図３に示す画素回路１を有する。この画素回路１を有する画素１２０が、「固体撮像装置」の一例にあたる。
【0031】
画素回路１は、光電変換膜（光電変換部ともいう）１０、リセット（ＲＳＴ：Reset）トランジスタ１１、増幅（ＡＭＰ：Amplifier）トランジスタ１２及び選択（ＳＥＬ：Select）トランジスタ１３及び浮遊拡散層であるフローティングディフュージョン（ＦＤ：Floating Diffusion）２０を備える３トランジスタ型の画素回路である。ここで、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３及びＦＤ２０を組み合わせた画素回路１が「読出回路」の一例にあたる。
【0032】
本実施形態に係る光電変換膜１０は、ＩｎＧａＡｓなどの化合物半導体を用いて形成される正孔を光電変換のキャリアとする光電変換膜である。光電変換膜１０は、他にも例えば、ＩｎＡｓＳｂ（インジウム砒素アンチモン）、ＩｎＡｓ（インジウム砒素）、ＩｎＳｂ（インジムアンチモン）、ＨｇＣｄＴｅ（水銀カドミウムテルル）もしくはＧｅ（ゲルマニウム）などの化合物半導体、量子（Ｑ：Quantum）ドット、又は、有機化合物などを用いて形成されてもよい。
【0033】
光電変換膜１０は、ＦＤ２０に接続される。そして、ＦＤ２０の出力端子は、リセットトランジスタ１１のソース及び増幅トランジスタ１２のゲートに接続される。リセットトランジスタ１１のドレインは、低電圧源ＶＤＲに接続される。ここで、低電圧源ＶＤＲは、電圧源ＶＤＤよりも電圧が低い電圧源である。また、増幅トランジスタ１２のドレインは電圧源ＶＤＤに接続される。また、増幅トランジスタ１２のソースは選択トランジスタ１３のドレインに接続される。そして、選択トランジスタ１３のソースは出力信号線に接続される。この低電圧源ＶＤＲが、「定電圧源」の一例にあたる。
【0034】
光電変換膜１０は、光電変換キャリアとして正孔を用いる。例えば、光電変換膜１０は、ｐ型不純物領域を有し、そのｐ型不純物領域がＦＤ２０に接続される。光電変換膜１０は、例えば、量子ドット（Ｑｄｏｔ）フィルム、ＩｎＧａＡｓなどの化合物半導体又は有機化合物を用いて生成される。光電変換膜１０は、入力された光を変換して生成した正孔をＦＤ２０へ出力する。
【0035】
ＦＤ２０は、光電変換膜１０に接続される側とは逆の経路がリセットトランジスタ１１のソース及び増幅トランジスタ１２のゲートに接続される。ＦＤ２０は、光電変換膜１０から出力された正孔を蓄積する。ＦＤ２０は、蓄積した正孔により発生する電圧を増幅トランジスタ１２のゲートに印加する。ＦＤ２０は、増幅トランジスタ１２のゲートに閾値電圧以上の電圧を印加することで増幅トランジスタ１２をオンにする。また、リセットトランジスタ１１がオンになると、ＦＤ２０に蓄積された電荷は低電源ＶＤＲへ排出され、ＦＤ２０はリセットされる。このＦＤ２０が、「第２電荷保持部」の一例にあたる。
【0036】
リセットトランジスタ１１は、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）である。リセットトランジスタ１１は、上述したように、ソースがＦＤ２０に繋がる経路に接続され、ドレインが低電圧源ＶＤＲに接続される。さらに、リセットトランジスタ１１のゲートは、リセット信号線に接続される。リセットトランジスタ１１は、ゲートに閾値電圧以下の電圧が印加されるとオンになる。また、リセットトランジスタ１１は、ゲートに閾値電圧より大きい電圧が印加されるとオフになる。リセットトランジスタ１１は、オンになることでＦＤ２０に蓄積された電荷を低電圧源ＶＤＲへ排出させてＦＤ２０をリセットする。ここで、リセットトランジスタ１１により形成される障壁の電位は、ＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。このリセットトランジスタ１１が、「所定のトランジスタ」の一例にあたる。
【0037】
ここで、画素回路１を有する画素１２０は、図２に示すように行列状に２次元格子状に配置される。画素１２０が平面状に並べられた場合、それぞれに含まれる画素回路１のＦＤ２０同士が隣り合うように並ぶ。隣り合うＦＤ２０の間には、ＦＤ２０に蓄積された電荷を隣のＦＤ２０へ流入させないための画素間障壁が存在する。ただし、ＦＤ２０に蓄積された正孔の量が画素間障壁を超える量を超過すると飽和して隣り合うＦＤ２０へ流入する。ＦＤ２０側、すなわち光電変換膜１０側で隣接するＦＤ２０への電荷の流入が発生するとブルーミングが発生する。
【0038】
図４は、隣接画素への正孔の流入を説明するための図である。図４では、紙面に向かって下に向けて電位が下がることを表す。例えば、リセットトランジスタ１１がＮ型ＭＯＳトランジスタ（ＮＭＯＳ）である場合、トランジスタ側ポテンシャル２０１で示すように、リセットトランジスタ１１のソースにおける電位は正孔抽入量２０３分減少する。この場合、リセットトランジスタ１１により形成される障壁とは逆方向に電位が動くため、オーバーフローは発生しない。これに対して、ＦＤ２０には正孔が蓄積されるため、光電変換膜側ポテンシャル２１２に示すように、ＦＤ２０間にオーバーフローを抑制するためにＦＤ２０のリセット状態の電位より低い電位となる画素間障壁２０５が設けられる。この場合、光電変換膜側ポテンシャル２１２に示すように、正孔注入量２０４が増加して画素間障壁２０５を超えオーバーフロー２０６が発生すると隣のＦＤ２０への電荷の流入が発生してしまう。
【0039】
そこで、本実施形態に係る画素回路１では、リセットトランジスタ１１をＰＭＯＳとする。図５は、第１の実施形態における電荷のオーバーフローパスの形成を説明するための図である。本実施形態に係るリセットトランジスタ１１は、ＰＭＯＳであるため、障壁のドレインに正孔が蓄積されると、リセットトランジスタ１１により形成される障壁の上限に近づく方向に電荷が蓄積される。これに並行して、ＦＤ２０間でも画素間障壁２０５の上限に近づく方向に電荷が蓄積される。ここで、本実施形態に係るリセットトランジスタ１１により形成される障壁の電位は、画素間障壁２１３の電位よりも高く設定される。そのため、正孔抽入量２１４の分の電位が下がった場合でも、光電変換膜側ポテンシャル２１２に示すように正孔は画素間障壁２１３を超えない。これに対して、正孔抽入量２１４の分の電位が下がると、トランスタ側ポテンシャル２１１に示すようにリセットトランジスタ１１により形成される障壁を超えてオーバーフローパス２１５が形成される。これにより、隣接するＦＤ２０への電荷の流入を抑制することができる。
【0040】
図３に戻って画素回路１についての説明を続ける。増幅トランジスタ１２は、ＮＭＯＳである。増幅トランジスタ１２は、上述したように、ゲートがＦＤ２０に繋がる経路に接続され、ソースが電圧源ＶＤＤに接続され、ドレインが選択トランジスタ１３のソースに接続される。増幅トランジスタ１２は、ＦＤ２０から出力された電荷によりゲートに閾値電圧以上の電圧が印加されるとオンになる。また、増幅トランジスタ１２は、ゲートに閾値電圧より小さい電圧が印加されるとオフになる。増幅トランジスタ１２は、オンになると電圧源ＶＤＤから入力された電流を選択トランジスタ１３へ出力する。すなわち、増幅トランジスタ１２は、ＦＤ２０に保持された電荷に基づく信号を選択トランジスタ１３へ出力する。
【0041】
選択トランジスタ１３は、ＮＭＯＳである。選択トランジスタ１３は、上述したように、ソースが増幅トランジスタ１２のドレインに接続され、ドレインが出力信号線に接続される。また、選択トランジスタ１３のゲートは、選択信号線に接続される。選択トランジスタ１３は、ＮＭＯＳであるので、ゲートに閾値電圧以上の電圧が印加されるとオンになる。また、選択トランジスタ１３は、ゲートに閾値電圧より小さい電圧が印加されるとオフになる。選択トランジスタ１３は、オンになると増幅トランジスタ１２が出力した信号を画素信号として出力信号線へ出力する。すなわち、選択トランジスタ１３は、画素回路１から画素信号を出力するか否かを決定することで、読み出し時における画素の選択を制御する。
【0042】
［第１の実施形態に係る画素回路の動作］
ここで、図３の画素回路１における画素信号生成の流れについて説明する。まず、リセットトランジスタ１１を導通させて、ＦＤ２０をリセットする。次に、リセットトランジスタ１１をオフにする。これにより、光電変換膜１０において生成された電荷がＦＤ２０に転送されて保持される。
ここで、図３の画素回路１における画素信号生成の流れについて説明する。まず、リセットトランジスタ１１を導通させて、ＦＤ２０をリセットする。次に、リセットトランジスタ１１をオフにする。これにより、光電変換膜１０において生成された電荷がＦＤ２０に転送されて保持される。
【0043】
ここで、ＦＤ２０に正孔を蓄積している状態で、リセットトランジスタ１１により生成される障壁の電位をＦＤ２０の電位が下回った場合、リセットトランジスタ１１を経由するオーバーフローパスが形成され、ＦＤ２０から低電圧源ＶＤＲへ正孔が排出される。これにより、ＦＤ２０の飽和によるＦＤ２０間のオーバーフローが回避される。
【0044】
増幅トランジスタ１２は、ＦＤ２０に保持された電荷に応じた画素信号を生成する。次に、選択トランジスタ１３を導通させることにより、増幅トランジスタ１２により生成された画素信号が出力信号線に出力される。このＦＤ２０のリセットから画素信号の出力までの操作は、画素アレイに配置された画素回路１毎に順次行う。画素アレイの全ての画素回路１で画素信号の出力の処理が行われることで、１画面分の画素信号であるフレームが生成される。
【0045】
図６は、第１の実施形態に係る画素回路の断面図である。図６を参照して、電荷の流れを再度説明する。図６に示すように、画素回路１は、Ｎ型の半導体基板であるＮ－Ｓｕｂ上にＰ－ｗｅｌｌが配置され、さらにＰ－ｗｅｌｌの一部にＮ－ｗｅｌｌが配置される。リセットトランジスタ１１は、Ｎ－ｗｅｌｌ上にＮ型の拡散領域であるソースとドレインとが配置される。また、増幅トランジスタ１２及び選択トランジスタ１３は、Ｐ－ｗｅｌｌ上にＰ型の拡散領域であるソースとドレインとが配置される。
【0046】
リセットトランジスタ１１がオンになることで、ＦＤ２０に蓄積された正孔が低電圧源ＶＤＲへ出力され、ＦＤ２０がリセットされる。また、光が入射された光電変換膜１０は正孔の光電変換キャリアを生成する。そして、光電変換膜１０により生成された正孔がＦＤ２０に蓄積され保持される。ＦＤ２０に蓄積された正孔の電荷により、増幅トランジスタ１２のゲートに電圧が印加される。ＦＤ２０から出力されゲートに印加された電圧に応じて増幅トランジスタ１２は、電圧源ＶＤＤから出力された電流を流して画素信号を生成する。選択トランジスタ１３は、オフの場合、増幅トランジスタ１２が生成した画素信号を出力信号線へ出力しない。これに対して、選択トランジスタ１３は、オンの場合、増幅トランジスタ１２が生成した画素信号を出力信号線へ出力する。これにより、画素信号は、垂直信号線（ＶＳＬ）２１へ送信される。
【0047】
［作用・効果］
以上に説明したように、本実施形態に係る画素回路１は、３トランジスタ型であり、光電変換キャリアとして正孔を使用する光電変換膜１０を有し、ＦＤ２０と低電圧源ＶＤＲとの間に配置されるＦＤ２０のリセット用のリセットトランジスタ１１としてＰＭＯＳを配置する。このような構成を有することで、本実施形態に係る画素回路１は、ＦＤ２０が飽和して隣接するＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスを形成し、正孔を低電圧源ＶＤＲへ排出する。これにより、本実施形態に係る画素回路１は、ＦＤ２０の飽和を回避し、ＦＤ２０間のオーバーフローを抑制することができる。そして、ＦＤ２０間のオーバーフローを抑制することで、本実施形態に係る画素回路１は、隣接する画素１２０へのブルーミングの発生を軽減することができる。
以上に説明したように、本実施形態に係る画素回路１は、３トランジスタ型であり、光電変換キャリアとして正孔を使用する光電変換膜１０を有し、ＦＤ２０と低電圧源ＶＤＲとの間に配置されるＦＤ２０のリセット用のリセットトランジスタ１１としてＰＭＯＳを配置する。このような構成を有することで、本実施形態に係る画素回路１は、ＦＤ２０が飽和して隣接するＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスを形成し、正孔を低電圧源ＶＤＲへ排出する。これにより、本実施形態に係る画素回路１は、ＦＤ２０の飽和を回避し、ＦＤ２０間のオーバーフローを抑制することができる。そして、ＦＤ２０間のオーバーフローを抑制することで、本実施形態に係る画素回路１は、隣接する画素１２０へのブルーミングの発生を軽減することができる。
【0048】
（２．第２の実施形態）
［第２の実施形態に係る画素回路の構成］
図７は、第２の実施形態に係る画素回路の回路図である。本実施形態に係る画素回路１は、光電変換膜１０、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、（ＴＲＧ：Transfer Gate）トランジスタ１４及び排出（ＯＦＧ：Overflow Gate）トランジスタ１５を有する。さらに、本実施形態に係る画素回路１は、キャパシタ１６及び１７を有する。本実施形態に係る画素回路１は、ＦＤ保持型ＧＳ（Global shutter）の画素回路である。ここで、第１の実施形態と同じ符号を有する各部は特に説明のない限り同じ機能を有するものであり、説明を省略する場合がある。ここで、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４、排出トランジスタ１５、並びに、キャパシタ１６及び１７を組み合わせたものが「読出回路」の一例にあたる。
［第２の実施形態に係る画素回路の構成］
図７は、第２の実施形態に係る画素回路の回路図である。本実施形態に係る画素回路１は、光電変換膜１０、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、（ＴＲＧ：Transfer Gate）トランジスタ１４及び排出（ＯＦＧ：Overflow Gate）トランジスタ１５を有する。さらに、本実施形態に係る画素回路１は、キャパシタ１６及び１７を有する。本実施形態に係る画素回路１は、ＦＤ保持型ＧＳ（Global shutter）の画素回路である。ここで、第１の実施形態と同じ符号を有する各部は特に説明のない限り同じ機能を有するものであり、説明を省略する場合がある。ここで、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４、排出トランジスタ１５、並びに、キャパシタ１６及び１７を組み合わせたものが「読出回路」の一例にあたる。
【0049】
本実施形態に係る光電変換膜１０の出力端子は、排出トランジスタ１５のソース、転送トランジスタ１４のソース及びキャパシタ１６に接続される拡散層であるセンスノード（ＳＮ：Sense node）２１に接続される。このＳＮ２１が、「第１電荷保持部」の一例にあたる。
【0050】
排出トランジスタ１５は、ソースが光電変換膜１０の出力端子に接続され、ドレインが低電圧源ＶＤＲに接続される。転送トランジスタ１４は、ソースが光電変換膜１０の出力端子に接続され、ドレインがＦＤ２０に接続される。ＦＤ２０の出力端子は、リセットトランジスタ１１のソース、増幅トランジスタ１２のゲート及びキャパシタ１７に接続される。リセットトランジスタ１１のドレインは、低電圧源ＶＤＲに接続される。また、増幅トランジスタ１２のドレインは電圧源ＶＤＤに接続される。また、増幅トランジスタ１２のソースは選択トランジスタ１３のドレインに接続される。そして、選択トランジスタ１３のソースは出力信号線に接続される。また、キャパシタ１６は、光電変換膜１０の出力端子に接続される。また、キャパシタ１７は、ＦＤ２０に接続される。
【0051】
上述したように、光電変換膜１０の出力端子は、排出トランジスタ１５のソース、転送トランジスタ１４のソース及びキャパシタ１６に接続される。光電変換膜１０は、光電変換キャリアである正孔を出力端子から出力する。
【0052】
排出トランジスタ１５は、ＰＭＯＳである。排出トランジスタ１５は、上述したようにソースが光電変換膜１０の出力端子に接続され、ドレインが低電圧源ＶＤＲに接続される。さらに、排出トランジスタ１５のゲートは、排出制御信号線に接続される。ＰＭＯＳである排出トランジスタ１５は、ゲートに閾値電圧以下の電圧が印加されるとオンになる。また、排出トランジスタ１５は、ゲートに閾値電圧より大きい電圧が印加されるとオフになる。排出トランジスタ１５は、オンになることで光電変換膜１０及びキャパシタ１６に保持された電荷を低電圧源ＶＤＲへ排出させ、光電変換膜１０をリセットする。ここで、排出トランジスタ１５により形成される障壁の電位は、ＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。この排出トランジスタ１５が、「第５トランジスタ」の一例にあたる。
【0053】
転送トランジスタ１４は、ＰＭＯＳである。転送トランジスタ１４は、上述したように、ソースが光電変換膜１０の出力端子に接続され、ドレインがＦＤ２０に接続される。さらに、転送トランジスタ１４のゲートは、転送信号線に接続される。ＰＭＯＳである転送トランジスタ１４は、転送信号線から送られた信号によりゲートに閾値電圧以下の電圧が印加されるとオンになる。また、転送トランジスタ１４は、ゲートに閾値電圧より大きい電圧が印加されるとオフになる。転送トランジスタ１４は、オンになると光電変換膜１０により生成されキャパシタ１６に蓄積された電荷をＦＤ２０へ転送する。ここで、転送トランジスタ１４により形成される障壁の電位は、ＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。この転送トランジスタ１４が、「第４トランジスタ」の一例にあたる。
【0054】
上述したように、転送トランジスタ１４及び排出トランジスタ１５により形成されるそれぞれの障壁の電位は、ＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。そのため、ＦＤ２０に正孔が蓄積した場合に、画素間障壁を超えて他のＦＤ２０へ正孔が流出する前に、ＦＤ２０に蓄積された正孔が転送トランジスタ１４及び排出トランジスタ１５により形成されるそれぞれの障壁を超えて、オーバーフローパスが形成される。これにより、ＦＤ２０に蓄積された電荷が、転送トランジスタ１４及び排出トランジスタ１５を経由するように形成されたオーバーフローパスを通過して低電圧源ＶＤＲへ排出される。
【0055】
リセットトランジスタ１１は、第１の実施形態と同様にＰＭＯＳであり、ＦＤ２０及びキャパシタ１７に蓄積された電荷を低電圧源ＶＤＲに排出して、ＦＤ２０及びキャパシタ１７をリセットする。リセットトランジスタ１１により形成される障壁の電位も、第１の実施形態と同様にＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。そのため、ＦＤ２０に正孔が蓄積した場合に、画素間障壁を超えて他のＦＤ２０へ正孔が流出する前に、ＦＤ２０に蓄積された正孔がリセットトランジスタ１１により形成される障壁を超えて、オーバーフローパスが形成される。これにより、ＦＤ２０に蓄積された電荷が、リセットトランジスタ１１を経由するように形成されたオーバーフローパスを通過して低電圧源ＶＤＲへ排出される。このリセットトランジスタ１１が、「第１トランジスタ」の一例にあたる。
【0056】
増幅トランジスタ１２及び選択トランジスタ１３も、第１の実施形態と同様にＰＭＯＳである。増幅トランジスタ１２及び選択トランジスタ１３は、第１の実施形態と同様の機能を有する。この増幅トランジスタ１２が、「第２トランジスタ」の一例にあたる。この選択トランジスタ１３が、「第３トランジスタ」の一例にあたる。
【0057】
キャパシタ１６は、上述したように光電変換膜１０の出力端子に接続される。また、キャパシタ１６は、電圧源ＶＤＤに接続される。転送トランジスタ１４のソース及び排出トランジスタ１５のソースが接続されるＳＮ２１、並びに、キャパシタ１６は、光電変換膜１０から出力された電荷を蓄積保持する。ＳＮ２１及びキャパシタ１６が保持する電荷は、排出トランジスタ１５がオンになると低電圧源ＶＤＲへ排出される。これに対して、転送トランジスタ１４がオンになると、ＳＮ２１及びキャパシタ１６が保持する電荷は、ＦＤ２０へ転送される。
【0058】
キャパシタ１７は、上述したようにＦＤ２０に接続される。また、キャパシタ１７は、電圧源ＶＤＤに接続される。キャパシタ１７及びＦＤ２０は、キャパシタ１６から転送された電荷を蓄積して保持する。キャパシタ１７及びＦＤ２０が保持する電荷は、リセットトランジスタ１１がオンになると低電圧源ＶＤＲへ排出される。
【0059】
［第２の実施形態に係る画素回路の動作］
ここで、図７の画素回路１における画素信号生成の流れについて説明する。まず、排出トランジスタ１５を導通させて、光電変換膜１０、ＳＮ２１及びキャパシタ１６をリセットする。その後、排出トランジスタ１５をオフにすることで、光電変換膜１０で生成された電荷がＳＮ２１及びキャパシタ１６に蓄積され保持される。この光電変換膜１０のリセットからキャパシタ１６への電荷の保持までの操作は、画素アレイ部１２１に配置された全ての画素１２０において同時に行われる。これにより、グローバルシャッタが実現される。なお、光電変換膜１０のリセットからキャパシタ１６への電荷の保持までの期間は露光期間に該当する。
ここで、図７の画素回路１における画素信号生成の流れについて説明する。まず、排出トランジスタ１５を導通させて、光電変換膜１０、ＳＮ２１及びキャパシタ１６をリセットする。その後、排出トランジスタ１５をオフにすることで、光電変換膜１０で生成された電荷がＳＮ２１及びキャパシタ１６に蓄積され保持される。この光電変換膜１０のリセットからキャパシタ１６への電荷の保持までの操作は、画素アレイ部１２１に配置された全ての画素１２０において同時に行われる。これにより、グローバルシャッタが実現される。なお、光電変換膜１０のリセットからキャパシタ１６への電荷の保持までの期間は露光期間に該当する。
【0060】
次に、リセットトランジスタ１１を導通させて、キャパシタ１７及びＦＤ２０をリセットする。次に、リセットトランジスタ１１をオフにし、且つ、転送トランジスタ１４をオンにする。これにより、ＳＮ２１及びキャパシタ１６に蓄積された電荷がＦＤ２０に転送されキャパシタ１７及びＦＤ２０にて蓄積されて保持される。
【0061】
ここで、転送トランジスタ１４をオンにしてＦＤ２０に正孔を蓄積している状態で、排出トランジスタ１５により生成される障壁の電位をＦＤ２０の電位が下回った場合、排出トランジスタ１５を経由するオーバーフローパスが形成される。そして、排出トランジスタ１５により生成される障壁の電位を下回った分の正孔が、ＦＤ２０から低電圧源ＶＤＲへ排出される。これにより、ＦＤ２０の飽和によるＦＤ２０間のオーバーフローが回避される。
【0062】
また、転送トランジスタ１４がオフの状態でＦＤ２０の電位が転送トランジスタ１４により生成される障壁の電位よりも下回った場合、転送トランジスタ１４を経由するオーバーフローパスが形成される。そして、転送トランジスタ１４により生成される障壁の電位を下回った分の正孔が、ＦＤ２０から排出トランジスタ１５側へ排出される。これにより、ＦＤ２０の飽和によるＦＤ２０間のオーバーフローが回避される。さらに、ＦＤ２０から流出した正孔により、排出トランジスタ１５のＦＤ２０側の電位が、転送トランジスタ１４を経由して排出トランジスタ１５により生成される障壁の電位を下回った場合、排出トランジスタ１５を経由するオーバーフローパスが形成される。この場合も、排出トランジスタ１５により生成される障壁の電位を下回った分の正孔が、ＦＤ２０から低電圧源ＶＤＲへ排出される。これにより、ＦＤ２０の飽和によるＦＤ２０間のオーバーフローが回避される。
【0063】
増幅トランジスタ１２は、ＦＤ２０に保持された電荷に応じた画素信号を生成する。次に、選択トランジスタ１３を導通させることにより、増幅トランジスタ１２により生成された画素信号が出力信号線に出力される。このＦＤ２０のリセットから画素信号の出力までの操作は、画素アレイに配置された画素回路１毎に順次行う。画素アレイの全ての画素回路１で画素信号の出力の処理が行われることで、１画面分の画素信号であるフレームが生成される。
【0064】
ここで、本実施形態では、画素回路１にＳＮ２１及びＦＤ２０における容量を確保するためのキャパシタ１６及び１７を設けたが、このキャパシタ１６及び１７は設けなくてもよい。
【0065】
さらに、図８を参照して、グローバルシャッタによる画素駆動を説明する。図８は、グローバルシャッタによる画素駆動のタイミングチャートである。図８におけるグラフ２２１は、排出トランジスタ１５のゲートに印加される排出制御信号の電位を表し、排出トランジスタ１５のオンオフに対応する。グラフ２２２は、選択トランジスタ１３のゲートに印加される選択信号の電位を表し、選択トランジスタ１３のオンオフに対応する。グラフ２２３は、リセットトランジスタ１１のゲートに印加されるリセット信号の電位を表し、リセットトランジスタ１１のオンオフに対応する。グラフ２２４は、転送トランジスタ１４のゲートに印加される転送信号の電位を表し、転送トランジスタ１４のオンオフに対応する。ここで、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５は、ＰＭＯＳであるので、低電位の場合にオンとなり、高電位の場合にオフとなる。また、選択トランジスタ１３は、ＮＭＯＳであるので、低電位の場合にオフとなり、高電位の場合にオンとなる。さらに、グラフ２２５は、低電圧源ＶＤＲの電圧を表すグラフである。ここでは、低電圧源ＶＤＲの電圧が１．２Ｖである場合で説明する。
【0066】
まず、時刻Ｔ１までは、リセットトランジスタ１１及び排出トランジスタ１５がオンであり、光電変換膜１０及びキャパシタ１６がリセットされ、且つ、ＦＤ２０及びキャパシタ１７がリセットされる。そして、時刻Ｔ１で排出トランジスタ１５がオンになり、時刻Ｔ１以降に光電変換膜１０で生成された電荷がキャパシタ１６に蓄積される。次に、時刻Ｔ２においてリセットトランジスタ１１がオフとなり、ＦＤ２０及びキャパシタ１７のリセットが完了する。次に、時刻Ｔ３において、転送トランジスタ１４がオンになり、キャパシタ１６に蓄積された電荷がＦＤ２０及びキャパシタ１７に転送される。その後、時刻Ｔ４において転送トランジスタ１４がオフになり、キャパシタ１６に蓄積された電荷のＦＤ２０及びキャパシタ１７への転送が完了する。その後、時刻Ｔ５で選択トランジスタ１３がオンになることで、光電変換膜１０及びキャパシタ１６がリセットされてグローバルシャッタが完了する。
【0067】
次に、時刻Ｔ６で選択トランジスタ１３がオンになり、増幅トランジスタ１２によりＦＤ２０及びキャパシタ１７に蓄積された電荷に応じて生成された画素信号が垂直信号線ＶＳＬに出力される。グラフ２２６は、高照度の場合の垂直信号線ＶＳＬに読み出される信号の電位を表す。また、グラフ２２７は、低照度の場合の垂直信号線ＶＳＬに読み出され信号の電位を表す。グラフ２２６及び２２７に示すように、光電変換膜１０に照射された光が強いほど、電圧が高くなる。
【0068】
その後、時刻Ｔ７においてリセットトランジスタ１１がオンとなり、時刻Ｔ８において排出トランジスタ１５がオフになる。さらに、その後、時刻Ｔ９においてリセットトランジスタ１１がオフになり、時刻Ｔ１０において排出トランジスタ１５がオンになる。これにより、グラフ２２６及び２２７に示すように、垂直信号線ＶＳＬに読み出される信号の電位が下がる。このような操作を行うことで、基準電位の精度を向上させることができる。その後、時刻Ｔ１１において、選択トランジスタ１３がオフになり、ＦＤ２０及びキャパシタ１７に蓄積された電荷が低電圧源ＶＤＲに排出されて増幅トランジスタ１２がオフになり、垂直信号線ＶＳＬへの信号の出力が停止して、元の状態に戻る。
【0069】
ここで、時刻Ｔ６で選択トランジスタ１３がオンにされた後に、垂直信号線ＶＳＬの電位が上がり切ってから時刻Ｔ７でリセットトランジスタ１１がオンにされて垂直信号線ＶＳＬの電位が下がるまでの間の区間２２８がＤ相にあたる。また、時刻Ｔ１０において排出トランジスタ１５がオンとされた以降で選択トランジスタ１３がオンになるまでの間の区間２２９がＰ相にあたる。
【0070】
【0071】
画素回路１は、Ｐ－ｗｅｌｌ３１及びＮ－ｗｅｌｌ３２を有する。Ｎ－ｗｅｌｌ３２は、Ｐ－ｗｅｌｌ３１の上に配置される。増幅トランジスタ１２及び選択トランジスタ１３は、いずれもＮＭＯＳであり、ＳＮ２１及びＦＤ２０といった拡散層をそれぞれ共有するために、Ｐ－ｗｅｌｌ３１の上に直線状に並べて配置されることが好ましい。リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５は、ＰＭＯＳであり拡散層をそれぞれ共有するために、Ｎ－ｗｅｌｌ３２の上に直線状に並べて配置されることが好ましい。そして、直線配置された増幅トランジスタ１２及び選択トランジスタ１３とリセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５とは、長手方向に並行配置される。
【0072】
また、増幅トランジスタ１２の近くにキャパシタ１７が配置される。そして、増幅トランジスタ１２に接続されるＦＤ２０が、増幅トランジスタ１２の近傍に配置されたキャパシタ１７に接続される。選択トランジスタ１３は、増幅トランジスタ１２のキャパシタ１７とは反対側に配置される。さらに、Ｐ－ｗｅｌｌ３１の上には、Ｐ－ｗｅｌｌタップ１８が配置される。Ｐ－ｗｅｌｌタップ１８は、選択トランジスタ１３に対して、増幅トランジスタ１２とは逆側に配置される。Ｐ－ｗｅｌｌタップ１８は、電源に接続される。
【0073】
リセットトランジスタ１１は、増幅トランジスタ１２の近傍に配置される。そして、リセットトランジスタ１１から順に、転送トランジスタ１４、排出トランジスタ１５が配置される。さらに、Ｎ－ｗｅｌｌ３２の上には、Ｎ－ｗｅｌｌタップ１９が配置される。Ｎ－ｗｅｌｌタップ１９は、Ｐ－ｗｅｌｌタップ１８の近傍に配置される。Ｎ－ｗｅｌｌタップ１９は、電源に接続される。キャパシタ１６は、転送トランジスタ１４及び排出トランジスタ１５の近傍に配置される。そして、Ｎ－ｗｅｌｌ３２上の他に接続素子を持たないＳＮ２１に、キャパシタ１６が接続される。また、キャパシタ１６とキャパシタ１７との間にはコンタクト３０を並べて配置して、画素内容量間を遮蔽する。
【0074】
ここで、上述したように、本実施形態に係る画素回路１はキャパシタ１６及び１７を有さなくてもよく、その場合、図９におけるキャパシタ１６及び１７を配置しなくてもよい。
【0075】
図１０は、複数の画素回路の配置を表す図である。例えば、図９に示したレイアウトを有する画素回路１は、図１０のように２×２のミラー配置することができる。また、図１１は、Ｐ－ｗｅｌｌタップ及びＮ－ｗｌｌタップを共通化した場合の配置図である。ここで、図１０では４つのＮ－ｗｅｌｌタップ１９を記載したが、この４つのＮ－ｗｅｌｌタップ１９を共通化して図１１のように、１つのＮ－ｗｅｌｌタップ１９とすることもできる。このように配置することで、レイアウト効率を向上させることも可能である。ただし、フローティングノード（ＦＤ２０及びＳＮ２１）を２つ有する本実施形態に係る画素回路１では、規制容量の対称性が重要であるため、あえて共通化せずに図１０のように、４つのＮ－ｗｅｌｌタップ１９を配置した。
【0076】
また、図１０で示した配置とは異なる配置で画素回路１を配置することも可能である。図１２は、複数の画素回路の配置の第１の他の例を表す図である。例えば、図１０では紙面に向かってＮ－ｗｅｌｌ３２がＨ型に並ぶように配置したが、図１２のように、中央にＮ－ｗｅｌｌタップ１９をまとめて、直線配置されたリセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５を２組ずつ直線に並べてもよい。この場合、直線配置された増幅トランジスタ１２及び選択トランジスタ１３は、直線配置されたリセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５の外側に並ぶ。さらに、Ｎ－ｗｅｌｌタップ１９を共通化することができる。このように配置することで、レイアウト効率を向上させることが可能である。また他にも、図１３Ａ及び１３Ｂに示すように、図９に示した状態の画素回路１の向きを変えずに並列に並べて配置してもよい。図１３Ａは、複数の画素回路の配置の第２の他の例を表す図である。図１３Ｂは、複数の画素回路の配置の第３の他の例を表す図である。そのような配置を採用した場合、ノイズを低減することができる。
【0077】
さらに、飽和電荷数Ｑｓを優先するモードと、ブルーミングの抑制を優先するモードとを分けることもできる。図１４は、飽和電荷数Ｑｓを優先するモードでのポテンシャルを示す図である。また、図１５は、ブルーミングの抑制を優先するモードでのポテンシャルを示す図である。図１５及び図１５の紙面に向かって下段の左側のグラフは増幅トランジスタ１２及び選択トランジスタ１３における電荷の蓄積状態を表し、右側のグラフはリセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５における成功の蓄積状態を表す。各トランジスタにより形成される障壁は、下段のグラフ中の矢印で表すように調整可能のである。
【0078】
図１４に示すように、排出トランジスタ１５により形成される障壁２３２を高くすることで、ＦＤ２０に蓄積される電荷の量を増やすことができ、飽和電荷数Ｑｓが増大する。ただし、オーバーフローパスが形成されにくくなるため、ブルーミングの抑制の効果は減少する。この場合、増幅トランジスタ１２の障壁２３１が低くなる。
【0079】
一方、図１５に示すように、排出トランジスタ１５により形成される障壁２３２を低くすることで、オーバーフローパスが形成され易くなり、ブルーミングの抑制の効果は増大する。ただし、ＦＤ２０に蓄積される電荷の量が減るため、飽和電荷数Ｑｓが減少する。この場合、増幅トランジスタ１２の障壁２３１が低くなる。
【0080】
このように、排出トランジスタ１５の障壁２３２の高さを調整することで、ブルーミングの抑制と飽和電荷数Ｑｓとをトレードオフの関係としてそれぞれを調整することができる。
【0081】
［作用・効果］
以上に説明したように、本実施形態に係る画素回路１は、ＦＤ保持型ＧＳであり、光電変換キャリアとして正孔を使用する光電変換膜１０を有する。そして、本実施形態に係る画素回路１は、ＦＤ２０と低電圧源ＶＤＲとの間に配置されるＦＤ２０のリセット用のリセットトランジスタ１１としてＰＭＯＳが使用される。また、本実施形態に係る画素回路１は、ＦＤ２０と低電圧源ＶＤＲとの間に配置される、光電変換膜１０をリセットする排出トランジスタ１５及びＦＤ２０への電荷の転送用の転送トランジスタ１４に、ＰＭＯＳが使用される。このような構成を有することで、本実施形態に係る画素回路１は、ＦＤ２０が飽和してＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスが形成され、正孔を低電圧源ＶＤＲへ排出する。これにより、本実施形態に係る画素回路１は、ＦＤ２０の飽和を回避し、ＦＤ２０間のオーバーフローを抑制することができる。そして、ＦＤ２０間のオーバーフローを抑制することで、本実施形態に係る画素回路１は、隣接する画素１２０へのブルーミングの発生を軽減することができる。
以上に説明したように、本実施形態に係る画素回路１は、ＦＤ保持型ＧＳであり、光電変換キャリアとして正孔を使用する光電変換膜１０を有する。そして、本実施形態に係る画素回路１は、ＦＤ２０と低電圧源ＶＤＲとの間に配置されるＦＤ２０のリセット用のリセットトランジスタ１１としてＰＭＯＳが使用される。また、本実施形態に係る画素回路１は、ＦＤ２０と低電圧源ＶＤＲとの間に配置される、光電変換膜１０をリセットする排出トランジスタ１５及びＦＤ２０への電荷の転送用の転送トランジスタ１４に、ＰＭＯＳが使用される。このような構成を有することで、本実施形態に係る画素回路１は、ＦＤ２０が飽和してＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスが形成され、正孔を低電圧源ＶＤＲへ排出する。これにより、本実施形態に係る画素回路１は、ＦＤ２０の飽和を回避し、ＦＤ２０間のオーバーフローを抑制することができる。そして、ＦＤ２０間のオーバーフローを抑制することで、本実施形態に係る画素回路１は、隣接する画素１２０へのブルーミングの発生を軽減することができる。
【0082】
この場合、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５で拡散層の共有ができ、且つ、増幅トランジスタ１２及び選択トランジスタ１３で拡散層の共有ができるため、レイアウト効率が良い。また、増幅トランジスタ１２及び選択トランジスタ１３がＮＭＯＳであるため、画素回路１は、ＮＭＯＳを用いた周辺回路との互換性を有する。
【0083】
［第２の実施形態の変形例（１）］
図１６は、第２の実施形態の変形例（１）に係る画素回路の回路図である。図１６に示すように、本変形例に係る画素回路１は、リセットトランジスタ１１及び転送トランジスタ１４がＮＭＯＳであることが第２の実施形態と異なる。
図１６は、第２の実施形態の変形例（１）に係る画素回路の回路図である。図１６に示すように、本変形例に係る画素回路１は、リセットトランジスタ１１及び転送トランジスタ１４がＮＭＯＳであることが第２の実施形態と異なる。
【0084】
リセットトランジスタ１１は、ＮＭＯＳである。また、転送トランジスタ１４も、ＮＭＯＳである。すなわち、リセットトランジスタ１１及び転送トランジスタ１４のそれぞれにより形成される各障壁は、正孔が増える方向とは逆方向の障壁であり、ＦＤ２０に正孔が増えてもオーバーフローパスは形成されない。
【0085】
これに対して、排出トランジスタ１５は、ＰＭＯＳである。排出トランジスタ１５は、オンになることで光電変換膜１０及びキャパシタ１６に保持された電荷を低電圧源ＶＤＲへ排出させ、光電変換膜１０をリセットする。ここで、排出トランジスタ１５により形成される障壁の電位は、ＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。
【0086】
ここで、ＦＤ２０に電荷が蓄積されるのは、転送トランジスタ１４がオンの場合である。より具体的には、排出トランジスタ１５がオフで、転送トランジスタ１４がオンの場合に、ＦＤ２０への正孔の蓄積が行われる。そのため、ＦＤ２０に正孔が蓄積した場合に、画素間障壁を超えて他のＦＤ２０へ正孔が流出する前に、排出トランジスタ１５により形成される障壁を超えて、オーバーフローパスが形成される。これにより、ＦＤ２０に蓄積された電荷が、転送トランジスタ１４を経由し、排出トランジスタ１５に形成されたオーバーフローパスを通過して低電圧源ＶＤＲへ排出される。
【0087】
以上に説明したように、本変形例に係る画素回路１は、ＦＤ保持型ＧＳの画素回路であり、光電変換キャリアとして正孔を使用する光電変換膜１０を有する。そして、本変形例に係る画素回路１は、光電変換膜１０により生成された電荷の排出用の排出トランジスタ１５にＰＭＯＳが使用される。本変形例に係る画素回路１は、ＦＤ２０が飽和してＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスを形成し、正孔を低電圧源ＶＤＲへ排出する。これにより、本変形例に係る画素回路は、ＦＤ２０の飽和を回避し、ＦＤ２０間のオーバーフローを抑制することができる。そして、ＦＤ２０間のオーバーフローを抑制することで、本変形例に係る画素回路１は、隣接画素へのブルーミングの発生を軽減することができる。
【0088】
この場合、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５の間で拡散層の共有が困難となるため、レイアウト効率が第２の実施形態に係る画素回路１に比べて低い。ただし、ＦＤ２０に隣接する位置にオーバーフローパスが形成されないため、太陽黒点耐性が向上する。また、増幅トランジスタ１２及び選択トランジスタ１３がＮＭＯＳであるため、本変形例に係る画素回路１は、ＮＭＯＳタを用いた周辺回路との互換性を有する。
【0089】
［第２の実施形態の変形例（２）］
図１７は、第２の実施形態の変形例（２）に係る画素回路の回路図である。図１７に示すように、本変形例に係る画素回路１は、リセットトランジスタ１１がＮＭＯＳであることが第２の実施形態と異なる。
図１７は、第２の実施形態の変形例（２）に係る画素回路の回路図である。図１７に示すように、本変形例に係る画素回路１は、リセットトランジスタ１１がＮＭＯＳであることが第２の実施形態と異なる。
【0090】
リセットトランジスタ１１は、ＮＭＯＳである。すなわち、リセットトランジスタ１１により形成される障壁は、正孔が増える方向とは逆方向の障壁であり、ＦＤ２０に正孔が増えてもオーバーフローパスは形成されない。
【0091】
これに対して、転送トランジスタ１４及び排出トランジスタ１５は、ＰＭＯＳである。転送トランジスタ１４及び排出トランジスタ１５のそれぞれにより形成される各障壁の電位は、ＦＤ２０同士の間に形成される画素間障壁の電位よりも高く設定される。
【0092】
このような構成を有することで、ＦＤ２０に正孔が蓄積した場合に、画素間障壁を超えて他のＦＤ２０へ正孔が流出する前に、転送トランジスタ１４及び排出トランジスタ１５のそれぞれにより形成される各障壁を超えるオーバーフローパスが形成される。これにより、ＦＤ２０に蓄積された電荷が、転送トランジスタ１４及び排出トランジスタ１５のそれぞれに形成されたオーバーフローパスを通過して低電圧源ＶＤＲへ排出される。
【0093】
以上に説明したように、本変形例に係る画素回路１は、光電変換膜１０により生成された電荷の排出用の排出トランジスタ１５及び光電変換膜１０により生成された電荷のＦＤ２０への転送用の転送トランジスタ１４の双方にＰＭＯＳが使用される。本変形例に係る画素回路１は、ＦＤ２０が飽和してＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスを形成し、正孔を低電圧源ＶＤＲへ排出する。これにより、本変形例に係る画素回路１は、ＦＤ２０の飽和を回避し、ＦＤ２０間のオーバーフローを抑制することができる。そして、ＦＤ２０間のオーバーフローを抑制することで、本実施形態に係る画素回路１は、隣接画素へのブルーミングの発生を軽減することができる。
【0094】
この場合、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５の間で拡散層の共有が困難となるため、レイアウト効率が第２の実施形態の画素回路１に比べて低い。ただし、増幅トランジスタ１２及び選択トランジスタ１３がＮＭＯＳであるため、本変形例に係る画素回路１は、ＮＭＯＳを用いた周辺回路との互換性を有する。
【0095】
［第２の実施形態の変形例（３）］
図１８は、第２の実施形態の変形例（３）に係る画素回路の回路図である。図１８に示すように、本変形例に係る画素回路１は、増幅トランジスタ１２がＰＭＯＳであることが第２の実施形態と異なる。
図１８は、第２の実施形態の変形例（３）に係る画素回路の回路図である。図１８に示すように、本変形例に係る画素回路１は、増幅トランジスタ１２がＰＭＯＳであることが第２の実施形態と異なる。
【0096】
増幅トランジスタ１２は、ＰＭＯＳである。増幅トランジスタ１２は、ゲート電圧に印加された電圧が閾値電圧以下の場合にオンとなり、閾値電圧よりも大きい場合にオフとなる。
【0097】
本変形例に係る画素回路１でも、ＦＤ２０に正孔が蓄積した場合に、画素間障壁を超えて他のＦＤ２０へ正孔が流出する前に、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５のそれぞれにより形成される各障壁を超えるオーバーフローパスが形成される。これにより、ＦＤ２０に蓄積された電荷が、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５のそれぞれに形成されたオーバーフローパスを通過して低電圧源ＶＤＲへ排出される。
【0098】
以上に説明したように、本変形例に係る画素回路１は、画素信号生成用の増幅トランジスタ１２にＰＭＯＳが用いられる。このような構成であっても、ＦＤ２０が飽和して隣接するＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスを形成し、正孔を低電圧源ＶＤＲへ排出することができる。これにより、ＦＤ２０間のオーバーフローを抑制し、隣接画素へのブルーミングの発生を軽減することができる。
【0099】
この場合、増幅トランジスタ１２及び選択トランジスタ１３の間での拡散層の共有が困難であるため、レイアウト効率が第２の実施形態に係る画素回路１に比べて低い。また、増幅トランジスタ１２がＰＭＯＳであるため、周辺回路においてもＰＭＯＳを用いた構成への変更の対応が求められる。
【0100】
［第２の実施形態の変形例（４）］
図１９は、第２の実施形態の変形例（４）に係る画素回路の回路図である。図１９に示すように、本変形例に係る画素回路１は、増幅トランジスタ１２及び選択トランジスタ１３がＰＭＯＳであることが第２の実施形態と異なる。
図１９は、第２の実施形態の変形例（４）に係る画素回路の回路図である。図１９に示すように、本変形例に係る画素回路１は、増幅トランジスタ１２及び選択トランジスタ１３がＰＭＯＳであることが第２の実施形態と異なる。
【0101】
増幅トランジスタ１２及び選択トランジスタ１３は、ＰＭＯＳである。増幅トランジスタ１２及び選択トランジスタ１３は、ゲート電圧に印加された電圧が閾値電圧以下の場合にオンとなり、閾値電圧よりも大きい場合にオフとなる。
【0102】
ここで、本変形例に係る画素回路１に含まれるリセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４及び排出トランジスタ１５は、全てＰＭＯＳである。そのため、１つのＮ－ｗｅｌｌ上にそれぞれのソース及びドレインを配置することで、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４及び排出トランジスタ１５を全て形成することが可能である。
【0103】
この場合、画素回路１のレイアウトは、図９に示したレイアウトにおいてＮ－ｗｅｌｌの上にリセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４及び排出トランジスタ１５、並びに、キャパシタ１６及び１７が配置される。その場合、Ｎ－ｗｅｌｌタップ１９が配置されれば、Ｐ－ｗｅｌｌタップ１８は配置されなくてもよい。このように、本変形例に係る画素回路１では、Ｎ－ｗｅｌｌタップ１９を１つ配置すればよいため、第２の実施形態及びその変形例（１）～（３）に係る画素回路１に比べてレイアウト効率を向上させることができる。
【0104】
本変形例に係る画素回路１でも、ＦＤ２０に正孔が蓄積した場合に、画素間障壁を超えて他のＦＤ２０へ正孔が流出する前に、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５のそれぞれにより形成される各障壁を超えるオーバーフローパスが形成される。これにより、ＦＤ２０に蓄積された電荷が、リセットトランジスタ１１、転送トランジスタ１４及び排出トランジスタ１５のそれぞれのオーバーフローパスを通過して低電圧源ＶＤＲへ排出される。
【0105】
以上に説明したように、本変形例に係る画素回路１は、画素信号生成用の増幅トランジスタ１２及び画素信号の出力選択用の選択トランジスタ１３にＰＭＯＳが用いられる。このような構成であっても、ＦＤ２０が飽和してＦＤ２０間で正孔のオーバーフローが発生する前に、ＦＤ２０と低電圧源ＶＤＲとの間にオーバーフローバスを形成し、正孔を低電圧源ＶＤＲへ排出することができる。これにより、ＦＤ２０間のオーバーフローを抑制し、隣接画素へのブルーミングの発生を軽減することができる。
【0106】
また、本変形例に係る画素回路１では、ＭＯＳトランジスタを全てＰＭＯＳとするため、Ｐ型の半導体基板に配置したＮ－Ｗｅｌｌ上にソース及びドレインを配置することで全てのＭＯＳトランジスタを形成することができる。したがって、画素回路の製造工程を簡略化することができ、製造コストも低減することができる。
【0107】
この場合、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４及び排出トランジスタ１５の間で拡散層が共有できるため、レイアウト効率が第２の実施形態に比べて高い。ただし、増幅トランジスタ１２及び選択トランジスタ１３がＰＭＯＳであるため、周辺回路においてもＰＭＯＳを用いた構成への変更の対応が求められる。
【0108】
また、例えば、転送トランジスタ１４をＰＭＯＳにし、リセットトランジスタ１１及び排出トランジスタ１５をＮＭＯＳにしても、隣接するＦＤ２０への正孔の流出を軽減するという効果をある程度得ることが可能である。
【0109】
（３．第３の実施形態）
図２０は、第３の実施形態に係る画素回路の回路図である。本実施形態に係る画素回路１は、異なる電源系により駆動するボルテージドメインの記憶回路４１を有することが第１の実施形態と異なる。以下の説明では第１の実施形態と同様の各部の動作については説明を省略する。
図２０は、第３の実施形態に係る画素回路の回路図である。本実施形態に係る画素回路１は、異なる電源系により駆動するボルテージドメインの記憶回路４１を有することが第１の実施形態と異なる。以下の説明では第１の実施形態と同様の各部の動作については説明を省略する。
【0110】
本実施形態に係る画素回路１は、ＦＤ２０と増幅トランジスタ１２のゲートとを結ぶ経路上に、異なる電源系により駆動するボルテージドメインの記憶回路４１を配置する。ＦＤ２０に蓄積された電荷は、記憶回路４１が有するＭＯＳトランジスタのゲートに電圧を印加する。記憶回路４１は、画素信号を一旦保持して増幅トランジスタ１２のゲートに保持した電荷に応じて電圧を印加することで、増幅トランジスタ１２に画素信号を生成させる。
【0111】
この場合も、ＦＤ２０に蓄積した正孔が飽和して隣接するＦＤ２０へ流出するおそれがある。そこで、本実施形態に係る画素回路１は、リセットトランジスタ１１に障壁の電位が画素間障壁の電位よりも高いＰＭＯＳが用いられることで、隣接するＦＤ２０へ正孔が流出する前に、オーバーフローパスを形成して、正孔を低電圧源ＶＤＲへ排出する。
【0112】
本実施形態のように画素回路１の中に記憶回路４１を組み込んだ場合にも、低電圧源ＶＤＲへのオーバーフローパスを形成してＦＤ２０間のオーバーフローを抑制し、隣接画素へのブルーミングの発生を軽減することができる。
【0113】
（４．第４の実施形態）
図２１は、第４の実施形態に係る画素回路の回路図である。本実施形態に係る画素回路１は、第３の実施形態で例示したボルテージドメインの記憶回路４１に及び電流積分型の読出回路であるＣＴＩＡ（Capacitive Trans Impedance Amplifier）を組み合わせた回路４２を有することが第２の実施形態と異なる。以下の説明では第２の実施形態と同様の各部の動作については説明を省略する。
図２１は、第４の実施形態に係る画素回路の回路図である。本実施形態に係る画素回路１は、第３の実施形態で例示したボルテージドメインの記憶回路４１に及び電流積分型の読出回路であるＣＴＩＡ（Capacitive Trans Impedance Amplifier）を組み合わせた回路４２を有することが第２の実施形態と異なる。以下の説明では第２の実施形態と同様の各部の動作については説明を省略する。
【0114】
本実施形態に係る画素回路１は、ＦＤ２０のリセット用のＭＯＳトランジスタが回路４２に含まれる。さらに、画素回路１は、光電変換膜１０により生成され蓄積された電荷を移動する転送トランジスタ１４、並びに、キャパシタ１６及び１７を有さない。
【0115】
そして、本実施形態に係る画素回路１は、ＦＤ２０と増幅トランジスタ１２のゲートとを結ぶ経路上にボルテージドメインとＣＴＩＡを備えた回路４２を有する。ＦＤ２０に蓄積された電荷は、回路４２が有するＭＯＳトランジスタのゲートに電圧を印加する。回路４２は、光電流を電圧に変換し、電圧に変換された信号を一旦保持し、その後に増幅トランジスタ１２のゲートに保持した信号応じて電圧を印加することで、増幅トランジスタ１２に画素信号を生成させる。
【0116】
この場合も、ＦＤ２０に蓄積した正孔が飽和して隣接するＦＤ２０へ流出するおそれがある。そこで、本実施形態に係る画素回路１は、排出トランジスタ１５に障壁の電位が画素間障壁の電位よりも高いＰＭＯＳを用いることで、隣接するＦＤ２０へ正孔が流出する前に、オーバーフローパスを形成して、正孔を低電圧源ＶＤＲへ排出する。
【0117】
本実施形態のように画素回路１の中にボルテージドメイン及びＣＴＩＡを有する回路４２を組み込んだ場合にも、低電圧源ＶＤＲへのオーバーフローパスを形成してＦＤ２０間のオーバーフローを抑制し、隣接画素へのブルーミングの発生を軽減することができる。
【0118】
（５．適用例）
ここで、以上の各実施形態で説明した画素回路１が適用可能な構成例について説明する。図２２Ａは、受光素子の平面構成を表す図である。図２２Ｂは、図２２ＡのＢ－Ｂ’線に沿った断面構成を表す図である。例えば、各実施形態及びその変形例において説明した各画素回路１は、図２２Ａ及び２２Ｂに示す受光素子に適用可能である。
ここで、以上の各実施形態で説明した画素回路１が適用可能な構成例について説明する。図２２Ａは、受光素子の平面構成を表す図である。図２２Ｂは、図２２ＡのＢ－Ｂ’線に沿った断面構成を表す図である。例えば、各実施形態及びその変形例において説明した各画素回路１は、図２２Ａ及び２２Ｂに示す受光素子に適用可能である。
【0119】
受光素子５０１は、例えばIII－Ｖ族半導体などの化合物半導体材料を用いた赤外線センサ等に適用されるものであり、例えば、可視領域（例えば３８０ｎｍ以上７８０ｎｍ未満）～短赤外領域（例えば７８０ｎｍ以上２４００ｎｍ未満）の波長の光に、光電変換機能を有している。この受光素子５０１には、例えば２次元配置された複数の受光単位領域Ｐ（画素Ｐ）が設けられている（図２２Ｂ）。
【0120】
この受光素子５０１は、例えばIII－Ｖ族半導体などの化合物半導体材料を用いた赤外線センサ等に適用されるものであり、例えば、可視領域（例えば３８０ｎｍ以上７８０ｎｍ未満）～短赤外領域（例えば７８０ｎｍ以上２４００ｎｍ未満）の波長の光に、光電変換機能を有している。この受光素子５０１には、例えば２次元配置された複数の受光単位領域Ｐ（画素Ｐ）が設けられている。
【0121】
受光素子５０１は、中央部の素子領域Ｒ１と、素子領域Ｒ１の外側に設けられ、素子領域Ｒ１を囲む周辺領域Ｒ２とを有している（図２２Ａ）。受光素子５０１は、素子領域Ｒ１から周辺領域Ｒ２にわたって設けられた導電膜５１５Ｂを有している。この導電膜５１５Ｂは、素子領域Ｒ１の中央部に対向する領域に開口を有している。
【0122】
受光素子５０１は、素子基板５１０および読出回路基板５２０の積層構造を有している。素子基板５１０の一方の面は光入射面（光入射面Ｓ１）であり、光入射面Ｓ１と反対の面（他方の面）が、読出回路基板５２０との接合面（接合面Ｓ２）である。
【0123】
素子基板５１０は、読出回路基板５２０に近い位置にから、配線層５１０Ｗ、第１電極５１１、半導体層５１０Ｓ（第１半導体層）、第２電極５１５およびパッシベーション膜５１６をこの順に有している。半導体層５１０Ｓの配線層５１０Ｗとの対向面および端面（側面）は、絶縁膜５１７により覆われている。読出回路基板５２０は、いわゆるＲＯＩＣ（Readout integrated circuit）であり、素子基板５１０の接合面Ｓ２に接する配線層５２０Ｗおよび多層配線層５２２Ｃと、この配線層５２０Ｗおよび多層配線層５２２Ｃを間にして素子基板５１０に対向する半導体基板５２１とを有している。
【0124】
素子基板５１０は素子領域Ｒ１に半導体層５１０Ｓを有している。換言すれば、半導体層５１０Ｓが設けられた領域が、受光素子５０１の素子領域Ｒ１である。素子領域Ｒ１のうち、導電膜５１５Ｂから露出された領域（導電膜５１５Ｂの開口に対向する領域）が、受光領域である。素子領域Ｒ１のうち、導電膜５１５Ｂで覆われた領域は、ＯＰＢ（Optical Black）領域Ｒ１Ｂである。ＯＰＢ領域Ｒ１Ｂは、受光領域を囲むように設けられている。ＯＰＢ領域Ｒ１Ｂは、黒レベルの画素信号を得るために用いられる。素子基板５１０は、周辺領域Ｒ２に、絶縁膜５１７とともに埋込層５１８を有している。周辺領域Ｒ２には、素子基板５１０を貫通し、読出回路基板５２０に達する穴Ｈ１，Ｈ２が設けられている。受光素子５０１では、素子基板５１０の光入射面Ｓ１から、パッシベーション膜５１６、第２電極５１５および第２コンタクト層５１４を介して半導体層５１０Ｓに光が入射するようになっている。半導体層５１０Ｓで光電変換された信号電荷は、第１電極５１１および配線層５１０Ｗを介して移動し、読出回路基板５２０で読みだされる。以下、各部の構成について説明する。
【0125】
配線層５１０Ｗは、素子領域Ｒ１および周辺領域Ｒ２にわたって設けられ、読出回路基板５２０との接合面Ｓ２を有している。受光素子５０１では、この素子基板５１０の接合面Ｓ２が素子領域Ｒ１および周辺領域Ｒ２に設けられ、例えば素子領域Ｒ１の接合面Ｓ２と周辺領域Ｒ２の接合面Ｓ２とは、同一平面を構成している。後述するように、受光素子５０１では、埋込層５１８を設けることにより周辺領域Ｒ２の接合面Ｓ２が形成される。
【0126】
配線層５１０Ｗは、例えば層間絶縁膜５１９Ａ，５１９Ｂ中に、コンタクト電極５１９Ｅおよびダミー電極５１９ＥＤを有している。例えば、読出回路基板５２０側に層間絶縁膜５１９Ｂが、第１コンタクト層５１２側に層間絶縁膜５１９Ａが配置され、これら層間絶縁膜５１９Ａ，５１９Ｂが積層して設けられている。層間絶縁膜５１９Ａ，５１９Ｂは、例えば、無機絶縁材料により構成されている。この無機絶縁材料としては、例えば、窒化シリコン（ＳｉＮ），酸化アルミニウム（Ａｌ２Ｏ３），酸化ケイ素（ＳｉＯ２）および酸化ハフニウム（ＨｆＯ２）等が挙げられる。層間絶縁膜５１９Ａ、５１９Ｂを同一の無機絶縁材料により構成するようにしてもよい。
【0127】
コンタクト電極５１９Ｅは、例えば、素子領域Ｒ１に設けられている。このコンタクト電極５１９Ｅは、第１電極５１１と読出回路基板５２０とを電気的に接続するためのものであり、素子領域Ｒ１に画素Ｐ毎に設けられている。隣り合うコンタクト電極５１９Ｅは、埋込層５１８および層間絶縁膜５１９Ａ、５１９Ｂにより電気的に分離されている。コンタクト電極５１９Ｅは、例えば銅（Ｃｕ）パッドにより構成されており、接合面Ｓ２に露出されている。ダミー電極５１９ＥＤは、例えば、周辺領域Ｒ２に設けられている。このダミー電極５１９ＥＤは、後述の配線層５２０Ｗのダミー電極５２２ＥＤに接続されている。このダミー電極５１９ＥＤおよびダミー電極５２２ＥＤを設けることにより、周辺領域Ｒ２の強度を向上させることが可能となる。ダミー電極５１９ＥＤは、例えば、コンタクト電極５１９Ｅと同一工程で形成されている。ダミー電極５１９ＥＤは、例えば銅（Ｃｕ）パッドにより構成されており、接合面Ｓ２に露出されている。
【0128】
コンタクト電極５１９Ｅと半導体層５１０Ｓとの間に設けられた第１電極５１１は、光電変換層５１３で発生した信号電荷（正孔または電子、以下便宜上、信号電荷が正孔であるとして説明する。）を読みだすための電圧が供給される電極（アノード）であり、素子領域Ｒ１に画素Ｐ毎に設けられている。第１電極５１１は、絶縁膜５１７の開口を埋め込むように設けられ、半導体層５１０Ｓ（より具体的には、後述の拡散領域５１２Ａ）に接している。第１電極５１１は、例えば、絶縁膜５１７の開口よりも大きく、第１電極５１１の一部は、埋込層５１８に設けられている。即ち、第１電極５１１の上面（半導体層５１０Ｓ側の面）は、拡散領域５１２Ａに接し、第１電極５１１の下面および側面の一部は埋込層５１８に接している。隣り合う第１電極５１１は、絶縁膜５１７および埋込層５１８により電気的に分離されている。
【0129】
第１電極５１１は、例えば、チタン（Ｔｉ），タングステン（Ｗ），窒化チタン（ＴｉＮ），白金（Ｐｔ），金（Ａｕ），ゲルマニウム（Ｇｅ），パラジウム（Ｐｄ），亜鉛（Ｚｎ），ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）のうちのいずれかの単体、またはそれらのうちの少なくとも１種を含む合金により構成されている。第１電極５１１は、このような構成材料の単膜であってもよく、あるいは、２種以上を組み合わせた積層膜であってもよい。例えば、第１電極５１１は、チタンおよびタングステンの積層膜により構成されている。第１電極５１１の厚みは、例えば数十ｎｍ～数百ｎｍである。
【0130】
半導体層５１０Ｓは、例えば、配線層５１０Ｗに近い位置から、第１コンタクト層５１２、光電変換層５１３および第２コンタクト層５１４を含んでいる。第１コンタクト層５１２、光電変換層５１３および第２コンタクト層５１４は、互いに同じ平面形状を有し、各々の端面は、平面視で同じ位置に配置されている。
【0131】
第１コンタクト層５１２は、例えば、全ての画素Ｐに共通して設けられ、絶縁膜５１７と光電変換層５１３との間に配置されている。第１コンタクト層５１２は、隣り合う画素Ｐを電気的に分離するためのものであり、第１コンタクト層５１２には、例えば複数の拡散領域５１２Ａが設けられている。第１コンタクト層５１２に、光電変換層５１３を構成する化合物半導体材料のバンドギャップよりも大きなバンドギャップの化合物半導体材料を用いることにより、暗電流を抑えることも可能となる。第１コンタクト層５１２には、例えばｎ型のＩｎＰ（インジウムリン）を用いることができる。
【0132】
第１コンタクト層５１２に設けられた拡散領域５１２Ａは、互いに離間して配置されている。拡散領域５１２Ａは、画素Ｐ毎に配置され、それぞれの拡散領域５１２Ａに第１電極５１１が接続されている。ＯＰＢ領域Ｒ１Ｂにも拡散領域５１２Ａが設けられている。拡散領域５１２Ａは、光電変換層５１３で発生した信号電荷を画素Ｐ毎に読み出すためのものであり、例えば、ｐ型不純物を含んでいる。ｐ型不純物としては、例えばＺｎ（亜鉛）等が挙げられる。このように、拡散領域５１２Ａと、拡散領域５１２Ａ以外の第１コンタクト層５１２との間にｐｎ接合界面が形成され、隣り合う画素Ｐが電気的に分離されるようになっている。拡散領域５１２Ａは、例えば第１コンタクト層５１２の厚み方向に設けられ、光電変換層５１３の厚み方向の一部にも設けられている。
【0133】
第１電極５１１と第２電極５１５との間、より具体的には、第１コンタクト層５１２と第２コンタクト層５１４との間の光電変換層５１３は、例えば、全ての画素Ｐに共通して設けられている。この光電変換層５１３は、所定の波長の光を吸収して、信号電荷を発生させるものであり、例えば、ｉ型のＩＩＩ－Ｖ族半導体などの化合物半導体材料により構成されている。光電変換層５１３を構成する化合物半導体材料としては、例えば、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＡｓＳｂ（インジウム砒素アンチモン）、ＩｎＡｓ（インジウム砒素）、ＩｎＳｂ（インジムアンチモン）およびＨｇＣｄＴｅ（水銀カドミウムテルル）等が挙げられる。Ｇｅ（ゲルマニウム）により光電変換層５１３を構成するようにしてもよい。光電変換層５１３では、例えば、可視領域から短赤外領域の波長の光の光電変換がなされるようになっている。
【0134】
第２コンタクト層５１４は、例えば、全ての画素Ｐに共通して設けられている。この第２コンタクト層５１４は、光電変換層５１３と第２電極５１５との間に設けられ、これらに接している。第２コンタクト層５１４は、第２電極５１５から排出される電荷が移動する領域であり、例えば、ｎ型の不純物を含む化合物半導体により構成されている。第２コンタクト層５１４には、例えば、ｎ型のＩｎＰ（インジウムリン）を用いることができる。
【0135】
第２電極５１５は、例えば各画素Ｐに共通の電極として、第２コンタクト層５１４上（光入射側）に、第２コンタクト層５１４に接するように設けられている。第２電極５１５は、光電変換層５１３で発生した電荷のうち、信号電荷として用いられない電荷を排出するためのものである（カソード）。例えば、正孔が、信号電荷として第１電極５１１から読み出される場合には、この第２電極５１５を通じて例えば電子を排出することができる。第２電極５１５は、例えば赤外線などの入射光を透過可能な導電膜により構成されている。第２電極５１５には、例えば、ＩＴＯ（Indium Tin Oxide）またはＩＴｉＯ（Ｉｎ2Ｏ3－ＴｉＯ2）等を用いることができる。第２電極５１５は、例えば、隣り合う画素Ｐを仕切るように、格子状に設けられていてもよい。この第２電極５１５には、光透過性の低い導電材料を用いることが可能である。
【0136】
パッシベーション膜５１６は、第２電極５１５を光入射面Ｓ１側から覆っている。パッシベーション膜５１６は、反射防止機能を有していてもよい。パッシベーション膜５１６には、例えば窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３），酸化ケイ素（ＳｉＯ２）および酸化タンタル（Ｔａ２Ｏ３）等を用いることができる。パッシベーション膜５１６は、ＯＰＢ領域Ｒ１Ｂに開口５１６Ｈを有している。開口５１６Ｈは、例えば、受光領域を囲む額縁状に設けられている（図２２Ａ）。開口５１６Ｈは、例えば平面視で四角形状または円状の孔であってもよい。このパッシベーション膜５１６の開口５１６Ｈにより、第２電極５１５に導電膜５１５Ｂが電気的に接続されている。
【0137】
絶縁膜５１７は、第１コンタクト層５１２と埋込層５１８との間に設けられるとともに、第１コンタクト層５１２の端面、光電変換層５１３の端面、第２コンタクト層５１４の端面および第２電極５１５の端面を覆い、周辺領域Ｒ２ではパッシベーション膜５１６に接している。この絶縁膜５１７は、例えば、酸化シリコン（ＳｉＯＸ）または酸化アルミニウム（Ａｌ２Ｏ３）等の酸化物を含んで構成されている。複数の膜からなる積層構造により絶縁膜５１７を構成するようにしてもよい。絶縁膜５１７は、例えば酸窒化シリコン（ＳｉＯＮ），炭素含有酸化シリコン（ＳｉＯＣ），窒化シリコン（ＳｉＮ）およびシリコンカーバイド（ＳｉＣ）などのシリコン（Ｓｉ）系絶縁材料により構成するようにしてもよい。絶縁膜５１７の厚みは、例えば数十ｎｍ～数百ｎｍである。
【0138】
導電膜５１５Ｂは、ＯＰＢ領域Ｒ１Ｂから周辺領域Ｒ２の穴Ｈ１にわたって設けられている。この導電膜５１５Ｂは、ＯＰＢ領域Ｒ１Ｂに設けられたパッシベーション膜５１６の開口５１６Ｈで第２電極５１５に接するとともに、穴Ｈ１を介して読出回路基板５２０の配線（後述の配線５２２ＣＢ）に接している。これにより、読出回路基板５２０から導電膜５１５Ｂを介して第２電極５１５に電圧が供給されるようになっている。導電膜５１５Ｂは、このような第２電極５１５への電圧供給経路として機能するとともに、遮光膜としての機能を有し、ＯＰＢ領域Ｒ１Ｂを形成する。導電膜５１５Ｂは、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）または銅（Ｃｕ）を含む金属材料により構成されている。導電膜５１５Ｂ上にパッシベーション膜が設けられていてもよい。
【0139】
第２コンタクト層５１４の端部と第２電極５１５との間に、接着層Ｂが設けられていてもよい。この接着層Ｂは、後述するように、受光素子５０１を形成する際に用いられるものであり、半導体層５１０Ｓを仮基板に接合する役割を担っている。接着層Ｂは、例えばテトラエトキシシラン（ＴＥＯＳ）または酸化シリコン（ＳｉＯ２）等により構成されている。接着層Ｂは、例えば、半導体層５１０Ｓの端面よりも拡幅して設けられ、半導体層５１０Ｓとともに、埋込層５１８に覆われている。接着層Ｂと埋込層５１８との間には、絶縁膜５１７が設けられている。
【0140】
埋込層５１８は、受光素子５０１の製造工程で、仮基板と半導体層５１０Ｓとの段差を埋めるためのものである。詳細は後述するが、本実施の形態では、この埋込層５１８を形成するので、半導体層５１０Ｓと仮基板５３３との段差に起因した製造工程の不具合の発生が抑えられる。
【0141】
周辺領域Ｒ２の埋込層５１８は、配線層１０Ｗと絶縁膜５１７との間、および配線層５１０Ｗとパッシベーション膜５１６との間に設けられ、例えば、半導体層５１０Ｓの厚み以上の厚みを有している。ここでは、この埋込層５１８が半導体層５１０Ｓを囲んで設けられているので、半導体層５１０Ｓの周囲の領域（周辺領域Ｒ２）が形成される。これにより、この周辺領域Ｒ２に読出回路基板５２０との接合面Ｓ２を設けることができるようになっている。周辺領域Ｒ２に接合面Ｓ２が形成されていれば、埋込層５１８の厚みを小さくしてもよいが、埋込層５１８が半導体層５１０Ｓを厚み方向にわたって覆い、半導体層５１０Ｓの端面全面が埋込層５１８に覆われていることが好ましい。埋込層５１８が、絶縁膜５１７を介して半導体層５１０Ｓの端面全面を覆うことにより、半導体層５１０Ｓへの水分の浸入を効果的に抑えることができる。素子領域Ｒ１の埋込層５１８は、第１電極５１１を覆うように、半導体層５１０Ｓと配線層５１０Ｗとの間に設けられている。
【0142】
接合面Ｓ２側の埋込層５１８の面は平坦化されており、周辺領域Ｒ２では、この平坦化された埋込層５１８の面に配線層５１０Ｗが設けられている。埋込層５１８には、例えば、酸化シリコン（ＳｉＯＸ），窒化シリコン（ＳｉＮ），酸窒化シリコン（ＳｉＯＮ），炭素含有酸化シリコン（ＳｉＯＣ）およびシリコンカーバイド（ＳｉＣ）等の無機絶縁材料を用いることができる。
【0143】
受光素子５０１を製造する工程では、埋込層５１８を形成した後、埋込層５１８の上方に、層間絶縁膜５１９Ａ、５１９Ｂとコンタクト電極５１９Ｅとを含む配線層５１０Ｗが形成される。この配線層５１０Ｗを含む素子基板５１０に、配線層５２０Ｗを含む読出回路基板５２０が貼り合わされて受光素子５０１が形成される。このとき、配線層５１０Ｗのコンタクト電極５１９Ｅと、配線層５２０Ｗのコンタクト電極５２２Ｅとが接続される。コンタクト電極５１９Ｅ、５２２Ｅは、例えばＣｕパッドを有しており、このＣｕパッドの直接接合により、コンタクト電極５１９Ｅ，５２２Ｅ接続されるようになっている。コンタクト電極５１９ＥをＣＭＰ（Chemical Mechanical Polishing）法を用いて形成するとき、研磨対象の銅膜の下方に配置された埋込層５１８には、研磨時の応力に耐え得る硬度が求められる。また、コンタクト電極５１９Ｅ、５２２ＥのＣｕパッド同士を直接接合させるためには、素子基板５１０および読出回路基板５２０を極めて平坦に形成することが必要である。このため、銅膜の下方に配置される埋込層５１８は、研磨時の応力に耐え得る硬度を有していることが好ましい。具体的には、埋込層５１８の構成材料は、一般的な半導体パッケージにおいてダイの周囲に配置される封止剤や有機材料よりも硬度が高い材料であることが好ましい。このような高い硬度を有する材料としては、例えば、無機絶縁材料が挙げられる。この無機絶縁材料を、例えばＣＶＤ（Chemical Vapor Deposition）法、スパッタ法あるいはコーティング法で成膜することにより、埋込層５１８を形成することができる。
【0144】
埋込層５１８には、埋込層５１８を貫通する穴Ｈ１、Ｈ２が設けられている。この穴Ｈ１、Ｈ２は、埋込層５１８とともに、配線層５１０Ｗを貫通し、読出回路基板５２０に達している。穴Ｈ１、Ｈ２は、例えば、四角形状の平面形状を有し、素子領域Ｒ１を囲むように、各々複数の穴Ｈ１、Ｈ２が設けられている（図２２Ａ）。穴Ｈ１は、穴Ｈ２よりも素子領域Ｒ１に近い位置に設けられており、穴Ｈ１の側壁および底面は、導電膜５１５Ｂに覆われている。この穴Ｈ１は、第２電極５１５（導電膜５１５Ｂ）と読出回路基板５２０の配線（後述の配線５２２ＣＢ）とを接続するためのものであり、パッシベーション膜５１６、埋込層５１８および配線層５１０Ｗを貫通して設けられている。
【0145】
穴Ｈ２は、例えば、穴Ｈ１よりもチップ端Ｅに近い位置に設けられている。この穴Ｈ２は、パッシベーション膜５１６、埋込層５１８および配線層５１０Ｗを貫通し、読出回路基板５２０のパッド電極（後述のパッド電極５２２Ｐ）に達している。この穴Ｈ２を介して、外部と受光素子５０１との電気的な接続が行われるようになっている。穴Ｈ１、Ｈ２は、読出回路基板５２０に達していなくてもよい。例えば、穴Ｈ１、Ｈ２が、配線層５１０Ｗの配線に達し、この配線が読出回路基板５２０の配線５２２ＣＢ、パッド電極５２２Ｐに接続されていてもよい。穴Ｈ１、Ｈ２は、接着層Ｂを貫通していてもよい。
【0146】
光電変換層５１３で発生した正孔および電子は、第１電極５１１および第２電極５１５から読み出される。この読出し動作を高速に行うためには、第１電極５１１と第２電極５１５との間の距離を、光電変換するに足る距離であってかつ離間し過ぎない距離にすることが好ましい。即ち、素子基板５１０の厚みを小さくすることが好ましい。例えば、第１電極５１１と第２電極５１５との間の距離または素子基板５１０の厚みは、１０μｍ以下、さらには、７μｍ以下、さらには５μｍ以下である。
【0147】
読出回路基板５２０の半導体基板５２１は、配線層５２０Ｗおよび多層配線層５２２Ｃを間にして、素子基板５１０に対向している。この半導体基板５２１は、例えば、シリコン（Ｓｉ）により構成されている。半導体基板５２１の表面（配線層５２０Ｗ側の面）近傍には、複数のトランジスタが設けられている。例えば、この複数のトランジスタを用いて、画素Ｐ毎に、読出回路（Read Out Circuit）が構成されている。この読出回路として、各実施形態及び変形例で説明した画素回路１を用いることが可能である。配線層５２０Ｗは、例えば、素子基板５１０側から、層間絶縁膜５２２Ａおよび層間絶縁膜５２２Ｂをこの順に有しており、これら層間絶縁膜５２２Ａ、５２２Ｂは積層して設けられている。例えば、層間絶縁膜５２２Ａ中に、コンタクト電極５２２Ｅおよびダミー電極５２２ＥＤが設けられている。多層配線層５２２Ｃは、配線層５２０Ｗを間にして素子基板５１０に対向して設けられている。例えば、この多層配線層５２２Ｃ中に、パッド電極５２２Ｐおよび複数の配線５２２ＣＢが設けられている。層間絶縁膜５２２Ａ、５２２Ｂは、例えば、無機絶縁材料により構成されている。この無機絶縁材料としては、例えば、窒化シリコン（ＳｉＮ），酸化アルミニウム（Ａｌ２Ｏ３），酸化ケイ素（ＳｉＯ２）および酸化ハフニウム（ＨｆＯ２）等が挙げられる。
【0148】
コンタクト電極５２２Ｅは、第１電極５１１と配線５２２ＣＢとを電気的に接続するためのものであり、素子領域Ｒ１に、画素Ｐ毎に設けられている。このコンタクト電極５２２Ｅは、素子基板５１０の接合面Ｓ２でコンタクト電極５１９Ｅに接している。隣り合うコンタクト電極５２２Ｅは、層間絶縁膜５２２Ａにより電気的に分離されている。
【0149】
周辺領域Ｒ２に設けられたダミー電極５２２ＥＤは、素子基板５１０の接合面Ｓ２でダミー電極５１９ＥＤに接している。このダミー電極５２２ＥＤは、例えば、コンタクト電極５２２Ｅと同一工程で形成されている。コンタクト電極５２２Ｅおよびダミー電極５２２ＥＤは、例えば銅（Ｃｕ）パッドにより構成されており、読出回路基板５２０の素子基板５１０との対向面に露出されている。即ち、コンタクト電極５１９Ｅとコンタクト電極５２２Ｅとの間、および、ダミー電極５１９ＥＤとダミー電極５２２ＥＤとの間で例えばＣｕＣｕ接合がなされている。これにより、画素Ｐを微細化することが可能となる。
【0150】
コンタクト電極５１９Ｅに接続された配線５２２ＣＢは、半導体基板５２１の表面近傍に設けられたトランジスタに接続されており、画素Ｐ毎に、第１電極５１１と読出回路とが接続されるようになっている。穴Ｈ１を介して導電膜５１５Ｂに接続された配線５２２ＣＢは、例えば所定の電位に接続されている。このように、光電変換層５１３で発生した電荷の一方（例えば、正孔）は、第１電極５１１から、コンタクト電極５１９Ｅ、５２２Ｅを介して読出回路に読み出され、光電変換層５１３で発生した電荷の他方（例えば、電子）は、第２電極５１５から、導電膜５１５Ｂを介して、所定の電位に排出されるようになっている。
【0151】
周辺領域Ｒ２に設けられたパッド電極５２２Ｐは、外部と電気的な接続を行うためのものである。受光素子５０１のチップ端Ｅ近傍には、素子基板５１０を貫通し、パッド電極５２２Ｐに達する穴Ｈ２が設けられ、この穴Ｈ２を介して外部と電気的な接続がなされるようになっている。接続は、例えば、ワイヤーボンドまたはバンプ等の方法によりなされる。例えば、穴Ｈ２内に配置された外部端子から、第２電極５１５に、穴Ｈ２、読出回路基板５２０の配線５２２ＣＢおよび導電膜５１５Ｂを介して所定の電位が供給されるようになっていてもよい。光電変換層５１３での光電変換の結果、第１電極５１１から読み出された信号電圧が、コンタクト電極５１９Ｅ、５２２Ｅを介して、半導体基板５２１の読出回路に読み出され、この読出回路を経由して穴Ｈ２内に配置された外部端子に出力されるようになっていてもよい。信号電圧は、読出回路とともに、例えば、読出回路基板５２０に含まれる他の回路を経由して外部端子に出力されるようになっていてもよい。他の回路とは、例えば、信号処理回路および出力回路等である。
【0152】
読出回路基板５２０の厚みは、素子基板５１０の厚みよりも大きいことが好ましい。例えば、読出回路基板５２０の厚みは、素子基板５１０の厚みよりも、２倍以上、さらには、５倍以上、さらには、１０倍以上大きいことが好ましい。あるいは、読出回路基板５２０の厚みは、例えば、１００μｍ以上、あるいは、１５０μｍ以上、あるいは、２００μｍ以上である。このような大きな厚みを有する読出回路基板５２０により、受光素子５０１の機械強度が確保される。なお、この読出回路基板５２０は、回路を形成する半導体基板５２１を１層のみ含むものであってもよいし、回路を形成する半導体基板５２１の他に、支持基板などの基板をさらに備えていてもよい。
【0153】
【0154】
図２３においては、画素アレイ領域内の各画素６０２が、リセットトランジスタの制御の違いによって、通常画素６０２Ａかまたは電荷放出画素６０２Ｂに分けられるが、画素構造は通常画素６０２Ａと電荷放出画素６０２Ｂのどちらも同一であるので、単に画素６０２として説明する。なお、電荷放出画素６０２Ｂは、画素アレイ領域の最も外側に配置されている。
【0155】
各画素６０２の容量素子、リセットトランジスタ、増幅トランジスタ、及び、選択トランジスタの読出回路が、例えば単結晶シリコン（Ｓｉ）などの単結晶材料からなる半導体基板６１２に画素ごとに形成されている。
【0156】
半導体基板６１２の光入射側である上側には、Ｎ型の半導体薄膜６４１が、画素アレイ領域の全面に形成されている。Ｎ型の半導体薄膜６４１は、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、さらにはカルコパイライト構造の化合物半導体が用いられる。カルコパイライト構造の化合物半導体は、高い光吸収係数と、広い波長域に渡る高い感度が得られる材料であり、光電変換用のN型の半導体薄膜６４１として好ましく用いられる。このようなカルコパイライト構造の化合物半導体は、Ｃｕ、Ａｌ、Ｇａ、Ｉｎ、Ｓ、Ｓｅなど、ＩＶ族元素の周囲の元素を用いて構成され、ＣｕＧａＩｎＳ系混晶、ＣｕＡｌＧａＩｎＳ系混晶、およびＣｕＡｌＧａＩｎＳＳｅ系混晶等が例示される。この半導体基板６１２に配置される読出回路として、各実施形態及び各変形例で説明した画素回路１が適用可能である。
【0157】
また、Ｎ型の半導体薄膜６４１の材料には、上述した化合物半導体の他、アモルファスシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、量子ドット光電変換膜、有機光電変換膜などを用いることも可能である。ここでは、Ｎ型の半導体薄膜６４１として、ＩｎＧａＡｓの化合物半導体が用いられているものとする。
【0158】
Ｎ型の半導体薄膜６４１の半導体基板６１２側である下側には、画素電極を構成する高濃度のＰ型層６４２が、画素ごとに形成されている。そして、画素ごとに形成された高濃度のＰ型層６４２の間には、各画素６０２を分離する画素分離領域としてのＮ型層６４３が、例えば、ＩｎＰ等の化合物半導体で形成されている。このＮ型層６４３は、画素分離領域としての機能の他、暗電流を防止する役割も有する。
【0159】
一方、Ｎ型の半導体薄膜６４１の光入射側である上側にも、画素分離領域として用いたＩｎＰ等の化合物半導体を用いて、Ｎ型の半導体薄膜６４１よりも高濃度のＮ型層６４４が形成されている。この高濃度のＮ型層６４４は、Ｎ型の半導体薄膜６４１で生成された電荷の逆流を防止するバリア層として機能する。高濃度のＮ型層６４４の材料には、例えば、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＡｌＡｓなどの化合物半導体を用いることができる。
【0160】
バリア層としての高濃度のＮ型層６４４の上には、反射防止膜６４５が形成されている。反射防止膜６４５の材料には、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｔａ５）、酸化チタン（ＴｉＯ２）などを用いることができる。
【0161】
高濃度のＮ型層６４４または反射防止膜６４５のいずれか一方は、Ｎ型の半導体薄膜６４１を上下に挟む電極のうちの上側の上部電極としても機能し、上部電極としての高濃度のＮ型層６４４または反射防止膜６４５には、所定の電圧Ｖａが印加される。
【0162】
反射防止膜６４５の上には、カラーフィルタ６４６及びオンチップレンズ６４７がさらに形成されている。カラーフィルタ６４６は、Ｒ（赤）、Ｇ（緑）、またはＢ（青）のいずれかの光（波長光）を透過させるフィルタであり、例えば、画素アレイ領域において、いわゆるベイヤ配列で配置されている。
【0163】
画素電極を構成する高濃度のＰ型層６４２と、画素分離領域としてのＮ型層６４３の下側には、パッシベーション層６５１および絶縁層６５２が形成されている。そして、接続電極６５３Ａ及び６５３Ｂとバンプ電極６５４が、パッシベーション層６５１および絶縁層６５２を貫通するように形成されている。接続電極６５３Ａ及び６５３Ｂとバンプ電極６５４は、画素電極を構成する高濃度のＰ型層６４２と、電荷を蓄積する容量素子６２２とを電気的に接続する。
【0164】
通常画素６０２Ａ及び電荷放出画素６０２Ｂは、以上のように構成されており、同一の画素構造を有している。しかしながら、通常画素６０２Ａ及び電荷放出画素６０２Ｂとでは、リセットトランジスタの制御方法が異なる。
【0165】
通常画素６０２Ａでは、光電変換部による電荷の生成期間（受光期間）、受光開始前の容量素子の電位のリセット期間等に応じて、リセットトランジスタが、リセット信号に基づいてオンオフされるが、電荷放出画素６０２Ｂでは、リセットトランジスタが、常にオンに制御されている。これにより、光電変換部で生成された電荷はグランドへ排出され、電荷放出画素６０２Ｂには常に一定の電圧Ｖａが印加される。
【0166】
さらに、ポリゲートを共通にすることも可能である。図２４は、ＮＭＯＳ及びＰＭＯＳにおけるポリゲートの共通化を説明するための図である。以上の各実施形態及び各変形例においては、状態７０１に示すように、ＮＭＯＳ及びＰＭＯＳのそれぞれに対応させて、ゲートン端子としてＮ型ポリゲート又はＰ型ポリゲートを用いた。だだし、リセットトランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、転送トランジスタ１４及び排出トランジスタ１５において、状態７０２又は７０３のようにＮ型ポリゲート又はＰ型ポリゲートのいずれかを統一して使用してもよい。その場合、各ＭＯＳトランジスタのゲートを一括で生成することが可能となる。
【0167】
（６．移動体への応用例）
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0168】
図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0169】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0170】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0171】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0172】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0173】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0174】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0175】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0176】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0177】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0178】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0179】
図２６は、撮像部１２０３１の設置位置の例を示す図である。
【0180】
図２６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0181】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0182】
なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0183】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0184】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0185】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0186】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0187】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図３、７、１５～２０に例示した画素回路１を有する画素１２０は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ブルーミングの発生を抑制したより見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
【0188】
（７．内視鏡手術システムへの応用例）
また、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
また、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【0189】
図２７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0190】
図２７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0191】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0192】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0193】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
【0194】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0195】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0196】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0197】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0198】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0199】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0200】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0201】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0202】
【0203】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0204】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0205】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0206】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0207】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0208】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0209】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0210】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【0211】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0212】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0213】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0214】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0215】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0216】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0217】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0218】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0219】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。具体的には、図３、７、１５～２０に例示した画素回路１を有する画素１２０は、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に本開示に係る技術を適用することにより、ブルーミングの発生を抑制したより鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。
【0220】
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
【0221】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【0222】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
【0223】
なお、本技術は以下のような構成を取ることもできる。
（１）
光電荷として正孔を生成する光電変換部と、
前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタとを備える読出回路と
を備えた固体撮像装置。
（２）
前記Ｐ型のＭＯＳトランジスタは、前記電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタである前記（１）に記載の固体撮像装置。
（３）
前記読出回路は、
前記電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
をさらに備える前記（１）又は（２）に記載の固体撮像装置。
（４）
前記電荷保持部は、
前記光電変換部に接続された第１電荷保持部と、
前記第２トランジスタのゲートに接続された第２電荷保持部とを含み、
前記読出回路は、
前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタと
前記第１電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
前記第１電荷保持部と前記第２電荷保持部とを結ぶ配線上に配置されて前記第１電荷保持部と前記第２電荷保持部との接続を切り替える第４トランジスタと、
前記読出回路は、前記第１電荷保持部と前記定電圧源とを結ぶ配線上に配置され、前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第５トランジスタとを備える
前記（３）に記載の固体撮像装置。
（５）
前記第５トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）に記載の固体撮像装置。
（６）
前記第４トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）又は（５）に記載の固体撮像装置。
（７）
前記第１トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）～（６）のいずれか１項に記載の固体撮像装置。
（８）
前記第２トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）～（７）のいずれか１項に記載の固体撮像装置。
（９）
前記第３トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）～（８）のいずれか１項に記載の固体撮像装置。
（１０）
前記読出回路は、ボルテージドメインの記憶回路をさらに有する前記（１）～（９）のいずれか１項に記載の固体撮像装置。
（１１）
前記読出回路は、電流積分型の読出回路をさらに有する前記（１０）に記載の固体撮像装置。
（１２）
前記光電変換部は、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＡｓＳｂ（インジウム砒素アンチモン）、ＩｎＡｓ（インジウム砒素）、ＩｎＳｂ（インジムアンチモン）、ＨｇＣｄＴｅ（水銀カドミウムテルル）、Ｇｅ（ゲルマニウム）、量子ドット又は有機化合物のいずれかを含む前記（１）～（１１）のいずれか１項に記載の固体撮像装置。
（１３）
前記光電変換部は、前記電荷保持部に接続されるｐ型不純物領域を有することを特徴とする前記（１）～（１２）のいずれか１項に記載の固体撮像装置。
（１４）
前記光電変換部から延びる電極と前記読出回路から延びる電極とが直接接合されて導通される前記（１）～（１３）のいずれか１項に記載の固体撮像装置。
（１５）
前記光電変換部から延びる端子と前記読出回路から延びる端子とがバンプ電極により接続されて導通される前記（１）～（１３）のいずれか１項に記載の固体撮像装置。
（１６）
複数の画素が行列方向に配置された画素アレイ部と、
複数の前記画素における読み出し対象の画素を駆動する駆動回路と、
前記駆動回路により駆動された前記読み出し対象の画素から画素信号を読み出す処理回路と、
前記駆動回路及び前記処理回路を制御する制御部とを備え、
前記複数の画素それぞれは、
光電荷として正孔を生成する光電変換部と、
前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳトランジスタとを備える読出回路とを備えた
電子機器。
（１）
光電荷として正孔を生成する光電変換部と、
前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタとを備える読出回路と
を備えた固体撮像装置。
（２）
前記Ｐ型のＭＯＳトランジスタは、前記電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタである前記（１）に記載の固体撮像装置。
（３）
前記読出回路は、
前記電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
をさらに備える前記（１）又は（２）に記載の固体撮像装置。
（４）
前記電荷保持部は、
前記光電変換部に接続された第１電荷保持部と、
前記第２トランジスタのゲートに接続された第２電荷保持部とを含み、
前記読出回路は、
前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第１トランジスタと
前記第１電荷保持部に保持された光電荷の電荷量に応じた電圧値の電圧を信号線に出現させる第２トランジスタと、
前記第２トランジスタと前記信号線とを結ぶ配線上に配置されて前記第２トランジスタと前記信号線との接続を切り替える第３トランジスタと
前記第１電荷保持部と前記第２電荷保持部とを結ぶ配線上に配置されて前記第１電荷保持部と前記第２電荷保持部との接続を切り替える第４トランジスタと、
前記読出回路は、前記第１電荷保持部と前記定電圧源とを結ぶ配線上に配置され、前記第１電荷保持部が保持する前記光電荷を前記定電圧源へ排出する第５トランジスタとを備える
前記（３）に記載の固体撮像装置。
（５）
前記第５トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）に記載の固体撮像装置。
（６）
前記第４トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）又は（５）に記載の固体撮像装置。
（７）
前記第１トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）～（６）のいずれか１項に記載の固体撮像装置。
（８）
前記第２トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）～（７）のいずれか１項に記載の固体撮像装置。
（９）
前記第３トランジスタは、Ｐ型のＭＯＳトランジスタである前記（４）～（８）のいずれか１項に記載の固体撮像装置。
（１０）
前記読出回路は、ボルテージドメインの記憶回路をさらに有する前記（１）～（９）のいずれか１項に記載の固体撮像装置。
（１１）
前記読出回路は、電流積分型の読出回路をさらに有する前記（１０）に記載の固体撮像装置。
（１２）
前記光電変換部は、ＩｎＧａＡｓ（インジウムガリウム砒素）、ＩｎＡｓＳｂ（インジウム砒素アンチモン）、ＩｎＡｓ（インジウム砒素）、ＩｎＳｂ（インジムアンチモン）、ＨｇＣｄＴｅ（水銀カドミウムテルル）、Ｇｅ（ゲルマニウム）、量子ドット又は有機化合物のいずれかを含む前記（１）～（１１）のいずれか１項に記載の固体撮像装置。
（１３）
前記光電変換部は、前記電荷保持部に接続されるｐ型不純物領域を有することを特徴とする前記（１）～（１２）のいずれか１項に記載の固体撮像装置。
（１４）
前記光電変換部から延びる電極と前記読出回路から延びる電極とが直接接合されて導通される前記（１）～（１３）のいずれか１項に記載の固体撮像装置。
（１５）
前記光電変換部から延びる端子と前記読出回路から延びる端子とがバンプ電極により接続されて導通される前記（１）～（１３）のいずれか１項に記載の固体撮像装置。
（１６）
複数の画素が行列方向に配置された画素アレイ部と、
複数の前記画素における読み出し対象の画素を駆動する駆動回路と、
前記駆動回路により駆動された前記読み出し対象の画素から画素信号を読み出す処理回路と、
前記駆動回路及び前記処理回路を制御する制御部とを備え、
前記複数の画素それぞれは、
光電荷として正孔を生成する光電変換部と、
前記光電変換部により生成された光電荷を保持する電荷保持部と、前記電荷保持部と定電圧源とを結ぶ配線上に配置されたＰ型のＭＯＳトランジスタとを備える読出回路とを備えた
電子機器。
【符号の説明】
【0224】
１ 画素回路
１０ 光電変換膜
１１ リセットトランジスタ
１２ 増幅トランジスタ
１３ 選択トランジスタ
１４ 転送トランジスタ
１５ 排出トランジスタ
１６、１７ キャパシタ
１００ 電子機器
１０１ 撮像レンズ
１０２ イメージセンサ
１０３ プロセッサ
１０４ 記憶部
１２０ 画素
１２１ 画素アレイ部
１２２ 垂直駆動回路
１２３ カラム処理回路
１２４ 水平駆動回路
１２５ システム制御部
１２６ 信号処理部
１２７ データ格納部
１０ 光電変換膜
１１ リセットトランジスタ
１２ 増幅トランジスタ
１３ 選択トランジスタ
１４ 転送トランジスタ
１５ 排出トランジスタ
１６、１７ キャパシタ
１００ 電子機器
１０１ 撮像レンズ
１０２ イメージセンサ
１０３ プロセッサ
１０４ 記憶部
１２０ 画素
１２１ 画素アレイ部
１２２ 垂直駆動回路
１２３ カラム処理回路
１２４ 水平駆動回路
１２５ システム制御部
１２６ 信号処理部
１２７ データ格納部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】