知財求人 - 知財ポータルサイト「IP Force」
▶ 東芝デバイス＆ストレージ株式会社の特許一覧 ▶ 株式会社東芝の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-05
(45)【発行日】2024-07-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240708BHJP
H01L 29/12 20060101ALI20240708BHJP
H01L 29/872 20060101ALI20240708BHJP
H01L 29/739 20060101ALI20240708BHJP
H01L 21/28 20060101ALI20240708BHJP
H01L 29/423 20060101ALI20240708BHJP
H01L 29/49 20060101ALI20240708BHJP
H01L 21/3205 20060101ALI20240708BHJP
H01L 21/768 20060101ALI20240708BHJP
H01L 23/522 20060101ALI20240708BHJP
H01L 21/8234 20060101ALI20240708BHJP
H01L 27/06 20060101ALI20240708BHJP
【ＦＩ】
H01L29/78 652Q
H01L29/78 652T
H01L29/86 301D
H01L29/78 652D
H01L29/78 652M
H01L29/78 652S
H01L29/78 657D
H01L29/78 655A
H01L21/28 301B
H01L29/58 G
H01L21/88 Z
H01L27/06 102A
【請求項の数】
8
(21)【出願番号】P 2020207693
(22)【出願日】2020-12-15
(65)【公開番号】P2022094676
(43)【公開日】2022-06-27
【審査請求日】2023-02-02
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】朝羽 俊介
(72)【発明者】
【氏名】河野 洋志
【審査官】戸川 匠
(56)【参考文献】
【文献】特開２０１９－０５０４１２（ＪＰ，Ａ）
【文献】特開２０２０－０７４４２６（ＪＰ，Ａ）
【文献】特開２０１１－１３４９８４（ＪＰ，Ａ）
【文献】特開２００９－１４１１４９（ＪＰ，Ａ）
【文献】特開２０１８－０８２２０２（ＪＰ，Ａ）
【文献】特開２０１９－１９２６９３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２３／５２２
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／４２３
Ｈ０１Ｌ ２９／４９
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／８７２
(57)【特許請求の範囲】
【請求項1】
第１の電極と、第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、
前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、
前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、
前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、
第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、下記式３、及び下記式４を充足する半導体装置。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ１＜Ｓ４・・・（式４）
【請求項2】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、
前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、
前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、
前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、
第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、下記式３、及び下記式５を充足する半導体装置。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ２＜Ｓ３・・・（式５）
【請求項3】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、
前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、
前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、
前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、
第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、下記式３、及び下記式６を充足する半導体装置。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
【請求項4】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、
前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、
前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、
前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、
第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、下記式３、及び下記式７を充足する半導体装置。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
２×Ｓ１＜Ｓ３・・・（式７）
【請求項5】
下記式８を充足する請求項１ないし請求項４いずれか一項記載の半導体装置。Ｓ１＋Ｓ３＝Ｓ２＋Ｓ４・・・（式８）
【請求項6】
前記第１のゲート電極と前記第１の電極との間、前記第２のゲート電極と前記第１の電極との間、及び、前記ゲート配線と前記第１の電極との間に設けられた絶縁層を、更に備える請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項7】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、
前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、
前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、
前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、
第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、及び下記式３を充足し、
前記第１の電極は、第１の部分と第２の部分とを有し、
前記第１の部分は、前記第１のゲート電極と前記第２のゲート電極との間に位置し、
前記第２の部分は、前記第２のゲート電極と前記第３のゲート電極との間に位置し、前記第１の炭化珪素領域に接する半導体装置。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
【請求項8】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、
前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、
前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、
前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、
第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、及び下記式３を充足し、
前記第１の電極と前記炭化珪素層との間に設けられ、前記第２のゲート電極との間に前記第１のゲート電極を挟み、前記第１の方向に延びる第４のゲート電極を、更に備え、
前記第１の領域における前記第４のゲート電極と前記第１のゲート電極の前記第２の方向の間隔をＳ５、前記第２の領域における前記第４のゲート電極と前記第１のゲート電極の前記第２の方向の間隔をＳ６、とした場合に、下記式９及び下記式１０を充足する半導体装置。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ５＜Ｓ３・・・（式９）
Ｓ５＜Ｓ６・・・（式１０）
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を実現することができる。
【0003】
ＭＯＳＦＥＴには、例えば、ストライプ状に配置された複数のゲート電極が設けられる。複数のゲート電極は、例えば１本のゲート配線に接続され、ゲート配線にゲート電圧が印加されることでＭＯＳＦＥＴが駆動する。
【0004】
ＭＯＳＦＥＴの微細化が進むと、例えば、複数のゲート電極がゲート配線に接続される接続部で、層間絶縁層が薄くなり、層間絶縁層のリーク電流が大きくなるという問題が生じる。このため、ＭＯＳＦＥＴの微細化が困難となる。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第５２１１６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明が解決しようとする課題は、微細化が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、第１導電型の第１の炭化珪素領域と、前記第１の電極と前記第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、前記第１の電極と前記第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を含む炭化珪素層と、前記第１の電極と前記炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第２のゲート電極と、前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に延びる第３のゲート電極と、前記第１の電極と前記炭化珪素層との間に設けられ、前記第１の方向に交差する第２の方向に延び、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が接続されたゲート配線と、前記第１のゲート電極と前記炭化珪素層との間、前記第２のゲート電極と前記炭化珪素層との間、及び前記第３のゲート電極と前記炭化珪素層との間に設けられたゲート絶縁層と、を備え、前記第２のゲート電極は、前記第１のゲート電極と前記第３のゲート電極との間に設けられ、第１の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ１、前記第１の領域よりも前記ゲート配線に近い第２の領域における前記第１のゲート電極と前記第２のゲート電極の前記第２の方向の間隔をＳ２、前記第１の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ３、前記第２の領域における前記第２のゲート電極と前記第３のゲート電極の前記第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、下記式３、及び下記式４を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ１＜Ｓ４・・・（式４）
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ１＜Ｓ４・・・（式４）
【図面の簡単な説明】
【0008】
【図1】第１の実施形態の半導体装置の模式上面図。
【図2】第１の実施形態の半導体装置の拡大模式上面図。
【図3】第１の実施形態の半導体装置の拡大模式断面図。
【図4】第１の実施形態の半導体装置の拡大模式断面図。
【図5】第１の実施形態の半導体装置の拡大模式断面図。
【図6】第１の実施形態の半導体装置の等価回路図。
【図7】第１の実施形態の半導体装置の比較例の拡大模式上面図。
【図8】第１の実施形態の半導体装置の比較例の拡大模式断面図。
【図9】第１の実施形態の半導体装置の比較例の拡大模式断面図。
【図10】第１の実施形態の半導体装置の比較例の拡大模式断面図。
【図11】第１の実施形態の半導体装置の作用及び効果の説明図。
【図12】第１の実施形態の半導体装置の作用及び効果の説明図。
【図13】第１の実施形態の半導体装置の作用及び効果の説明図。
【図14】第２の実施形態の半導体装置の拡大模式上面図。
【図15】第２の実施形態の半導体装置の比較例の拡大模式断面図。
【図16】第３の実施形態の半導体装置の拡大模式上面図。
【図17】第３の実施形態の半導体装置の拡大模式断面図。
【図18】第３の実施形態の半導体装置の拡大模式断面図。
【図19】第３の実施形態の半導体装置の拡大模式断面図。
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
【0010】
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電型における不純物濃度の相対的な高低を表すものとする。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
【0011】
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＳＩＭＳの測定結果を用いて求めることが可能である。また、導電層の幅及び間隔、絶縁層の厚さなどは、例えば、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）、又は、Ｔｒａｎｓｍｉｓｓｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で測定することが可能である。
【0012】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた炭化珪素層であって、第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、第１の電極と第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を有する炭化珪素層と、第１の電極と炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、第１の電極と炭化珪素層との間に設けられ、第１の方向に延びる第２のゲート電極と、第１の電極と炭化珪素層との間に設けられ、第１の方向に延びる第３のゲート電極と、第１の電極と炭化珪素層との間に設けられ、第１の方向に交差する第２の方向に延び、第１のゲート電極、第２のゲート電極、及び第３のゲート電極が接続されたゲート配線と、第１のゲート電極と炭化珪素層との間、第２のゲート電極と炭化珪素層との間、及び第３のゲート電極と炭化珪素層との間に設けられたゲート絶縁層と、を備え、第１の領域における第１のゲート電極と第２のゲート電極の第２の方向の間隔をＳ１、第１の領域よりもゲート配線に近い第２の領域における第１のゲート電極と第２のゲート電極の第２の方向の間隔をＳ２、第１の領域における第２のゲート電極と第３のゲート電極の第２の方向の間隔をＳ３、第２の領域における第２のゲート電極と第３のゲート電極の第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、及び下記式３を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた炭化珪素層であって、第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間に設けられた第２導電型の第２の炭化珪素領域と、第１の電極と第２の炭化珪素領域との間に設けられた第１導電型の第３の炭化珪素領域と、を有する炭化珪素層と、第１の電極と炭化珪素層との間に設けられ、第１の方向に延びる第１のゲート電極と、第１の電極と炭化珪素層との間に設けられ、第１の方向に延びる第２のゲート電極と、第１の電極と炭化珪素層との間に設けられ、第１の方向に延びる第３のゲート電極と、第１の電極と炭化珪素層との間に設けられ、第１の方向に交差する第２の方向に延び、第１のゲート電極、第２のゲート電極、及び第３のゲート電極が接続されたゲート配線と、第１のゲート電極と炭化珪素層との間、第２のゲート電極と炭化珪素層との間、及び第３のゲート電極と炭化珪素層との間に設けられたゲート絶縁層と、を備え、第１の領域における第１のゲート電極と第２のゲート電極の第２の方向の間隔をＳ１、第１の領域よりもゲート配線に近い第２の領域における第１のゲート電極と第２のゲート電極の第２の方向の間隔をＳ２、第１の領域における第２のゲート電極と第３のゲート電極の第２の方向の間隔をＳ３、第２の領域における第２のゲート電極と第３のゲート電極の第２の方向の間隔をＳ４、とした場合に、下記式１、下記式２、及び下記式３を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
【0013】
図１は、第１の実施形態の半導体装置の模式上面図である。図２は、第１の実施形態の半導体装置の拡大模式上面図である。図２は、図１中に点線で囲まれた領域Ｘの拡大図である。図２は、ゲート電極及びゲート配線のパターンレイアウトを示す。
【0014】
【0015】
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、内蔵ダイオードとしてＳｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＳＢＤ）を備える。
【0016】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【0017】
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、第６のゲート電極２０ｆ、ゲート配線２２、ゲート絶縁層２４、層間絶縁層２６、フィールド絶縁層２７、及びシリサイド層２８を備える。ソース電極１２は、第１の部分１２ａと第２の部分１２ｂとを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。
【0018】
以下、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、及び第６のゲート電極２０ｆを総称して、単にゲート電極２０と記載する場合がある。
【0019】
炭化珪素層１０は、ｎ＋型のドレイン領域３０、ｎ－型のドリフト領域３２（第１の炭化珪素領域）、ｐ型のボディ領域３４（第２の炭化珪素領域）、ｎ＋型のソース領域３６（第３の炭化珪素領域）、ｐ＋型のボディコンタクト領域４０を含む。
【0020】
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
【0021】
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。なお、以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。第１の面Ｐ１は炭化珪素層１０の表面、第２の面Ｐ２は炭化珪素層１０の裏面である。
【0022】
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
【0023】
ｎ＋型のドレイン領域３０は、炭化珪素層１０の中の第２の面Ｐ２の側に設けられる。ドレイン領域３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域３０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
【0024】
ドレイン領域３０は、ドレイン電極１４に電気的に接続される。
【0025】
ｎ－型のドリフト領域３２は、ドリフト領域３２は、ソース電極１２とドレイン領域３０との間に設けられる。ドリフト領域３２は、ドレイン領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２は、ドレイン領域３０上に設けられる。
【0026】
ドリフト領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域３２のｎ型不純物濃度は、ドレイン領域３０のｎ型不純物濃度よりも低い。ドリフト領域３２のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域３２の厚さは、例えば、４μｍ以上１５０μｍ以下である。
【0027】
ｐ型のボディ領域３４は、ソース電極１２とドリフト領域３２との間に設けられる。ボディ領域３４は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ボディ領域３４は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【0028】
ボディ領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域３４のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
【0029】
ボディ領域３４の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
【0030】
ボディ領域３４の電位は、ソース電極１２に電気的に接続される。ボディ領域３４の電位は、ソース電極１２の電位に固定される。
【0031】
ｎ＋型のソース領域３６は、ソース電極１２とボディ領域３４との間に設けられる。ソース領域３６は、ボディ領域３４と第１の面Ｐ１との間に設けられる。
【0032】
ソース領域３６は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３６のｎ型不純物濃度は、ドリフト領域３２のｎ型不純物濃度よりも高い。
【0033】
ソース領域３６のｎ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。ソース領域３６の深さは、ボディ領域３４の深さよりも浅い。ソース領域３６の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
【0034】
ソース領域３６は、ソース電極１２に電気的に接続される。ソース領域３６は、ソース電極１２の電位に固定される。
【0035】
ｐ＋型のボディコンタクト領域４０は、ソース電極１２とボディ領域３４との間に設けられる。ボディコンタクト領域４０は、ボディ領域３４と第１の面Ｐ１との間に設けられる。ボディコンタクト領域４０は、例えば、ソース領域３６の第２の方向に、ソース領域３６に隣接して設けられる。ボディコンタクト領域４０とソース領域３６は、例えば、第２の方向に交互に配置される。
【0036】
ボディコンタクト領域４０のｐ型不純物の不純物濃度は、ボディ領域３４のｐ型不純物の不純物濃度よりも高い。
【0037】
ボディコンタクト領域４０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディコンタクト領域４０のｐ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
【0038】
ボディコンタクト領域４０の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
【0039】
ボディコンタクト領域４０は、ソース電極１２に電気的に接続される。ボディコンタクト領域４０は、ソース電極１２の電位に固定される。
【0040】
ソース領域３６の上にはシリサイド層２８が設けられる。ボディコンタクト領域４０上にはシリサイド層２８が設けられる。
【0041】
シリサイド層２８は、ソース電極１２とソース領域３６との間に設けられる。シリサイド層２１は、ソース電極１２とボディコンタクト領域４０との間に設けられる。
【0042】
シリサイド層２８は、例えば、ニッケルサイド、チタンシリサイド、モリブデンシリサイド、又は、タングステンシリサイドである。
【0043】
第１のゲート電極２０ａは、ソース電極１２と炭化珪素層１０との間に設けられる。第１のゲート電極２０ａは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極２０ａは、第１の方向に延びる。
【0044】
第２のゲート電極２０ｂは、ソース電極１２と炭化珪素層１０との間に設けられる。第２のゲート電極２０ｂは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第２のゲート電極２０ｂは、第１の方向に延びる。第２のゲート電極２０ｂは、第１のゲート電極２０ａと隣り合う。
【0045】
第３のゲート電極２０ｃは、ソース電極１２と炭化珪素層１０との間に設けられる。第３のゲート電極２０ｃは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第３のゲート電極２０ｃは、第１の方向に延びる。第３のゲート電極２０ｃは、第２のゲート電極２０ｂと隣り合う。
【0046】
第４のゲート電極２０ｄは、ソース電極１２と炭化珪素層１０との間に設けられる。第４のゲート電極２０ｄは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第４のゲート電極２０ｄは、第１の方向に延びる。第４のゲート電極２０ｄは、第１のゲート電極２０ａと隣り合う。
【0047】
第５のゲート電極２０ｅは、ソース電極１２と炭化珪素層１０との間に設けられる。第５のゲート電極２０ｅは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第５のゲート電極２０ｅは、第１の方向に延びる。第５のゲート電極２０ｅは、第３のゲート電極２０ｃと隣り合う。
【0048】
第６のゲート電極２０ｆは、ソース電極１２と炭化珪素層１０との間に設けられる。第６のゲート電極２０ｆは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第６のゲート電極２０ｆは、第１の方向に延びる。第６のゲート電極２０ｆは、第４のゲート電極２０ｄと隣り合う。
【0049】
ゲート電極２０は、導電層である。ゲート電極２０は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【0050】
ゲート電極２０と対向するボディ領域３４は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【0051】
ゲート配線２２は、ソース電極１２と炭化珪素層１０との間に設けられる。ゲート配線２２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート配線２２の一部は、ソース電極１２とフィールド絶縁層２７との間に設けられる。
【0052】
ゲート配線２２は、第１の方向に交差する第２の方向に延びる。ゲート配線２２は、例えば、第１の方向に垂直な第２の方向に延びる。
【0053】
ゲート電極２０は、ゲート配線２２に接続される。ゲート配線２２には、例えば、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、及び第３のゲート電極２０ｃが接続される。
【0054】
ゲート配線２２は、導電層である。ゲート配線２２は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【0055】
ゲート配線２２は、例えば、ゲート電極２０と同一の材料で形成される。
【0056】
ゲート配線２２は、例えば、ゲート電極２０と連続した多結晶層である。ゲート配線２２は、例えば、ゲート電極２０と連続した多結晶シリコン層である。
【0057】
ゲート配線２２及びゲート電極２０は、例えば、形成された導電膜をパターニングすることによって、同時に形成される。
【0058】
ゲート電極２０とゲート配線２２との接続部は、ソース電極１２と炭化珪素層１０との間に設けられる。例えば、第１のゲート電極２０ａとゲート配線２２との接続部、及び、第２のゲート電極２０ｂとゲート配線２２との接続部は、ソース電極１２と炭化珪素層１０との間に設けられる。
【0059】
図２に示すように、第１の領域Ｒ１における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ１と定義する。また、第１の領域Ｒ１よりもゲート配線２２に近い第２の領域Ｒ２における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ２と定義する。
【0060】
また、図２に示すように、第１の領域Ｒ１における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ３と定義する。また、第２の領域Ｒ２における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ４と定義する。
【0061】
ＭＯＳＦＥＴ１００は、下記式１、下記式２、及び下記式３を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
【0062】
また、ＭＯＳＦＥＴ１００は、例えば、下記式４を充足する。
Ｓ１＜Ｓ４・・・（式４）
Ｓ１＜Ｓ４・・・（式４）
【0063】
また、ＭＯＳＦＥＴ１００は、例えば、下記式５を充足する。
Ｓ２＜Ｓ３・・・（式５）
Ｓ２＜Ｓ３・・・（式５）
【0064】
また、ＭＯＳＦＥＴ１００は、例えば、下記式６を充足する。
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
【0065】
また、ＭＯＳＦＥＴ１００は、例えば、下記式７を充足する。
２×Ｓ１＜Ｓ３・・・（式７）
２×Ｓ１＜Ｓ３・・・（式７）
【0066】
また、ＭＯＳＦＥＴ１００は、例えば、下記式８を充足する。
Ｓ１＋Ｓ３＝Ｓ２＋Ｓ４・・・（式８）
Ｓ１＋Ｓ３＝Ｓ２＋Ｓ４・・・（式８）
【0067】
ゲート電極２０の第２の方向の幅は、例えば、１μｍ以上３μｍ以下である。
【0068】
間隔Ｓ１は、例えば、１μｍ以上３μｍ以下である。間隔Ｓ２は、例えば、１．５μｍ以上５μｍ以下である。間隔Ｓ３は、例えば、２μｍ以上８μｍ以下である。間隔Ｓ４は、例えば、１．５μｍ以上５μｍ以下である。
【0069】
ゲート絶縁層２４は、ゲート電極２０と炭化珪素層１０との間に設けられる。ゲート絶縁層２４は、例えば、第１のゲート電極２０ａと、炭化珪素層１０との間に設けられる。ゲート絶縁層２４は、例えば、第２のゲート電極２０ｂと、炭化珪素層１０との間に設けられる。
【0070】
ゲート絶縁層２４は、ゲート電極２０とボディ領域３４との間に設けられる。ゲート絶縁層２４は、例えば、第１のゲート電極２０ａと、ボディ領域３４との間に設けられる。ゲート絶縁層２４は、例えば、第２のゲート電極２０ｂと、ボディ領域３４との間に設けられる。
【0071】
ゲート絶縁層２４は、例えば、酸化シリコンである。ゲート絶縁層２４には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。ゲート絶縁層２４には、例えば、窒化処理を施した酸化シリコンが適用可能である。
【0072】
ゲート絶縁層２４の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
【0073】
層間絶縁層２６は、例えば、ゲート電極２０とソース電極１２との間に設けられる。層間絶縁層２６は、例えば、ゲート配線２２とソース電極１２との間に設けられる。層間絶縁層２６は、例えば、炭化珪素層１０とソース電極１２との間に設けられる。
【0074】
層間絶縁層２６は、例えば、第１のゲート電極２０ａとゲート配線２２との接続部とソース電極１２との間に設けられる。また、層間絶縁層２６は、例えば、第２のゲート電極２０ｂとゲート配線２２との接続部とソース電極１２との間に設けられる。
【0075】
層間絶縁層２６は、例えば、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、第６のゲート電極２０ｆ、及びゲート配線２２と、ソース電極１２との間を電気的に分離する機能を有する。層間絶縁層２６は、例えば、炭化珪素層１０とソース電極１２との間を電気的に分離する機能を有する。
【0076】
層間絶縁層２６は、例えば、酸化シリコンを含む。層間絶縁層２６は、例えば、酸化シリコンである。層間絶縁層２６は、例えば、気相成長法によって形成された堆積膜である。
【0077】
層間絶縁層２６の厚さは、例えば、５０ｎｍ以上９００ｎｍ以下である。
【0078】
層間絶縁層２６は、コンタクトホール２６ａを有する。コンタクトホール２６ａは、層間絶縁層２６に設けられた開口部である。
【0079】
フィールド絶縁層２７は、ゲート配線２２の一部と炭化珪素層１０との間に設けられる。フィールド絶縁層２７は、例えば、ゲート配線２２と炭化珪素層１０との間を電気的に分離する機能を有する。
【0080】
フィールド絶縁層２７は、例えば、酸化シリコンを含む。フィールド絶縁層２７は、例えば、酸化シリコンである。フィールド絶縁層２７は、例えば、気相成長法によって形成された堆積膜である。
【0081】
シリサイド層２８は、ソース電極１２と炭化珪素層１０との間に設けられる。シリサイド層２８は、例えば、ソース電極１２とソース領域３６との間に設けられる。シリサイド層２８は、例えば、ソース電極１２とボディコンタクト領域４０との間に設けられる。シリサイド層２８は、例えば、ニッケルシリサイドである。
【0082】
シリサイド層２８は、ソース電極１２とソース領域３６との間の電気抵抗を低減する機能を有する。シリサイド層２８は、ソース電極１２とボディコンタクト領域４０との間の電気抵抗を低減する機能を有する。
【0083】
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ソース電極１２は、金属を含む。
【0084】
ソース電極１２は、例えば、バリアメタル層とメインメタル層との積層構造を有する。例えば、バリアメタル層が炭化珪素層１０に接する。
【0085】
バリアメタル層は、例えば、チタン（Ｔｉ）を含む。バリアメタル層は、例えば、チタン又は窒化チタンである。
【0086】
メインメタル層は、例えば、アルミニウム（Ａｌ）を含む。メインメタル層は、例えば、アルミニウム又はアルミニウム合金である。
【0087】
ソース電極１２には、例えば、ソース電圧が印加される。ソース電圧は、例えば、０Ｖである。
【0088】
ソース電極１２は、第１の部分１２ａと第２の部分１２ｂとを有する。
【0089】
第１の部分１２ａは、例えば、第１のゲート電極２０ａと第２のゲート電極２０ｂとの間に位置する。第１の部分１２ａは、例えば、第３のゲート電極２０ｃと第５のゲート電極２０ｅとの間に位置する。第１の部分１２ａは、シリサイド層２８に接する。
【0090】
第２の部分１２ｂは、例えば、第２のゲート電極２０ｂと第３のゲート電極２０ｃとの間に位置する。第２の部分１２ｂは、ドリフト領域３２に接する。第２の部分１２ｂは、例えば、第１の面Ｐ１でドリフト領域３２に接する。第２の部分１２ｂとドリフト領域３２との間の接合は、ショットキー接合である。
【0091】
ＭＯＳＦＥＴ１００において、ソース電極１２の第２の部分１２ｂ、ドリフト領域３２、ドレイン領域３０、及びドレイン電極１４がＳＢＤを形成する。第２の部分１２ｂがＳＢＤのアノード電極、ドレイン電極１４がＳＢＤのカソード電極となる。
【0092】
金属配線１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。金属配線１８は、金属を含む。
【0093】
金属配線１８は、図１に示すように、例えば、第２の方向に延びる。金属配線１８は、ゲート電極パッド１６に電気的に接続される。
【0094】
金属配線１８は、ソース電極１２と分離される。金属配線１８は、ソース電極１２と電気的に分離される。
【0095】
金属配線１８は、例えば、バリアメタル層とメインメタル層との積層構造を有する。バリアメタル層は、例えば、チタン（Ｔｉ）を含む。バリアメタル層は、例えば、チタン又は窒化チタンである。メインメタル層は、例えば、アルミニウム（Ａｌ）を含む。メインメタル層は、例えば、アルミニウム又はアルミニウム合金である。
【0096】
金属配線１８は、例えば、ソース電極１２と同一の材料で形成される。
【0097】
金属配線１８及びソース電極１２は、例えば、形成された導電膜をパターニングすることによって、同時に形成される。金属配線１８とソース電極１２は、パターニングにより分離される。
【0098】
金属配線１８は、ゲート配線２２に電気的に接続される。図５に示すように、金属配線１８は、コンタクトホール２６ａを経由してゲート配線２２に電気的に接続される。金属配線１８は、例えば、ゲート配線２２に接する。
【0099】
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２の側に設けられる。ドレイン電極１４は、ドレイン領域３０に接する。
【0100】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
【0101】
ドレイン電極１４には、例えば、ドレイン電圧が印加される。ドレイン電圧は、例えば、５００Ｖ以上６０００Ｖ以下である。
【0102】
ゲート電極パッド１６は、炭化珪素層１０の第１の面Ｐ１側に設けられる。ゲート電極パッド１６は、金属配線１８に電気的に接続される。
【0103】
ゲート電極パッド１６は、例えば、金属配線１８及びソース電極１２と同一の材料で形成される。
【0104】
ゲート電極パッド１６、金属配線１８及びソース電極１２は、例えば、形成された導電膜をパターニングすることによって、同時に形成される。ゲート電極パッド１６は、例えば、パターニングによりソース電極１２と分離される。
【0105】
ゲート電極パッド１６にはＭＯＳＦＥＴ１００を駆動するゲート電圧が印加される。ゲート電圧は、例えば、０Ｖ以上３０Ｖ以下である。
【0106】
ゲート電極パッド１６から、金属配線１８及びゲート配線２２を経由して、ゲート電極２０にゲート電圧が印加される。
【0107】
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
【0108】
図６は、第１の実施形態の半導体装置の等価回路図である。ソース電極１２とドレイン電極１４との間に、ゲート電極２０を有するトランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。ボディ領域３４がｐｎ接合ダイオードのアノードであり、ドリフト領域３２がｐｎ接合ダイオードのカソードである。また、ソース電極１２の第２の部分１２ｂがＳＢＤのアノードであり、ドリフト領域３２がＳＢＤのカソードである。
【0109】
以下、ＳＢＤを内蔵するＭＯＳＦＥＴにおいて、ゲート電極を有するトランジスタが配置される領域をトランジスタ領域、ＳＢＤが配置される領域をショットキー領域と称する。
【0110】
ＭＯＳＦＥＴ１００は、３本のゲート電極２０に１つの割合でショットキー領域が設けられる。
【0111】
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
【0112】
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
【0113】
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖである。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．５Ｖである。
【0114】
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
【0115】
ＭＯＳＦＥＴ１００では、ＳＢＤを内蔵することにより、炭化珪素層１０中の積層欠陥の成長が抑制される。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。
【0116】
ＭＯＳＦＥＴ１００では、ＳＢＤを内蔵するために、ショットキー領域のゲート電極２０とゲート電極２０との間隔が、トランジスタ領域のゲート電極２０とゲート電極２０との間の間隔よりも広くなっている。具体的には、ショットー接合するソース電極１２の第２の部分１２ｂとドリフト領域３２との間の接触面積を大きくするために、ショットキー領域のゲート電極２０とゲート電極２０との間隔を広くする。
【0117】
第１の領域Ｒ１における第２のゲート電極２０ｂと第３のゲート電極２０ｃの間隔Ｓ３を、第１の領域Ｒ１における第１のゲート電極２０ａと第２のゲート電極２０ｂの間隔Ｓ１よりも広くする。すなわち、下記式１を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ３・・・（式１）
【0118】
【0119】
図８、図９、及び図１０は、第１の実施形態の半導体装置の比較例の拡大模式断面図である。図８は、図７のＤＤ’断面である。図９は、図７のＥＥ’断面である。図１０は、図７のＦＦ’断面である。図８、図９、及び図１０は、それぞれ、図３、図４、及び図５に対応する断面である。
【0120】
第１の実施形態の比較例のＭＯＳＦＥＴ９００は、ＭＯＳＦＥＴ１００と同様、内蔵ダイオードとしてＳＢＤを備える。ＭＯＳＦＥＴ９００は、第１の領域Ｒ１及び第２の領域Ｒ２の、ゲート電極２０とゲート電極２０との間隔が等しい点で、ＭＯＳＦＥＴ１００と異なる。
【0121】
具体的には、図７に示すように、第１の領域Ｒ１における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ１’と定義する。また、第１の領域Ｒ１よりもゲート配線２２に近い第２の領域Ｒ２における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ２’と定義する。
【0122】
また、図７に示すように、第１の領域Ｒ１における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ３’と定義する。また、第２の領域Ｒ２における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ４’と定義する。
【0123】
ＭＯＳＦＥ９００は、間隔Ｓ１’と間隔Ｓ２’が等しい。また、ＭＯＳＦＥ９００は、間隔Ｓ３’と間隔Ｓ４’が等しい。
【0124】
したがって、ＭＯＳＦＥ９００は、間隔Ｓ４’よりも間隔Ｓ２’が小さい。
【0125】
ＭＯＳＦＥ９００では、図１０に示すように領域Ｚでの層間絶縁層２６の厚さが薄くなるおそれがある。領域Ｚは、第１のゲート電極２０ａとゲート配線２２との接続部、及び、第２のゲート電極２０ｂとゲート配線２２との接続部の近傍である。領域Ｚは、第１のゲート電極２０ａとゲート配線２２との接続部と、第２のゲート電極２０ｂとゲート配線２２との間の領域である。
【0126】
領域Ｚの層間絶縁層２６の厚さが薄くなると、ゲート配線２２とソース電極１２との間のリーク電流が増加し、ゲート配線２２とソース電極１２がショートするおそれがある。
【0127】
領域Ｚの層間絶縁層２６の厚さが薄くなる理由は、例えば、気相成長法により層間絶縁層２６を堆積する際に、狭い間隔のゲート電極２０とゲート配線２２とに囲まれた領域Ｚの層間絶縁層２６のステップカバレッジが悪くなることが考えられる。また、例えば、層間絶縁層２６の形成後、ソース電極１２の形成前に、層間絶縁層２６の表面に対して施されるウェットエッチングの際のエッチング量が、間隔の狭いゲート電極２０とゲート配線２２とに囲まれた領域Ｚで大きくなることが考えられる。
【0128】
領域Ｚの層間絶縁層２６の厚さは、ゲート電極２０の間隔が狭くなるにつれ、更に薄くなると考えられる。したがって、ゲート配線２２とソース電極１２のショートは、ＭＯＳＦＥＴの微細化により更に顕在化し、ＭＯＳＦＥＴの微細化の妨げとなることが予想される。
【0129】
第１の実施形態のＭＯＳＦＥＴ１００では、図２に示すように、第２の領域Ｒ２における第１のゲート電極２０ａと第２のゲート電極２０ｂの間隔Ｓ２を、第１の領域Ｒ１における第１のゲート電極２０ａと第２のゲート電極２０ｂの間隔Ｓ１よりも大きくする。すなわち、下記式２を充足する。
Ｓ１＜Ｓ２・・・（式２）
Ｓ１＜Ｓ２・・・（式２）
【0130】
したがって、第１のゲート電極２０ａとゲート配線２２との接続部、及び、第２のゲート電極２０ｂとゲート配線２２との接続部の近傍において、第１のゲート電極２０ａと第２のゲート電極２０ｂの間隔Ｓ２が大きくなる。
【0131】
【0132】
図１１に示すように、ＭＯＳＦＥＴ１００の領域Ｚの層間絶縁層２６の厚さは、比較例のＭＯＳＦＥＴ９００に比べ厚くなる。これは、例えば、第１のゲート電極２０ａと第２のゲート電極２０ｂの間隔Ｓ２が間隔Ｓ２’よりも大きくなることにより、領域Ｚの層間絶縁層２６のステップカバレッジが改善するためと考えられる。また、例えば、第１のゲート電極２０ａと第２のゲート電極２０ｂの間隔Ｓ２が間隔Ｓ２’よりも大きくなることにより、層間絶縁層２６の形成後、ソース電極１２の形成前に、層間絶縁層２６の表面に対して施されるウェットエッチングの際の領域Ｚのエッチング量が小さくなるからであると考えられる。
【0133】
したがって、第１の実施形態のＭＯＳＦＥＴ１００によれば、ゲート配線２２とソース電極１２のショートが抑制される。よって、微細化が可能なＭＯＳＦＥＴ１００が実現できる。
【0134】
間隔Ｓ４について一定の大きさ確保し、ゲート配線２２とソース電極１２のショートを抑制する観点から、ＭＯＳＦＥＴ１００は、下記式４及び下記式５を充足することが好ましい。
Ｓ１＜Ｓ４・・・（式４）
Ｓ２＜Ｓ３・・・（式５）
Ｓ１＜Ｓ４・・・（式４）
Ｓ２＜Ｓ３・・・（式５）
【0135】
ゲート配線２２とソース電極１２のショートを抑制する観点から、間隔Ｓ２と間隔Ｓ４は等しいことが好ましい。
【0136】
また、ゲート配線２２とソース電極１２のショートを抑制する観点から、間隔Ｓ２と間隔Ｓ４の差は小さい方が好ましい。したがって、ＭＯＳＦＥＴ１００は、下記式６を充足することが好ましい。
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
【0137】
十分なショットキー領域の大きさを確保し、ＳＢＤのオン電流を大きくする観点から、ＭＯＳＦＥＴ１００は、下記式７を充足することが好ましい。すなわち、間隔Ｓ３の大きさは間隔Ｓ１の２倍より大きいことが好ましい。
２×Ｓ１＜Ｓ３・・・（式７）
２×Ｓ１＜Ｓ３・・・（式７）
【0138】
図１２及び図１３は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１２は、第１の実施形態の比較例のＭＯＳＦＥＴ９００の拡大模式上面図である。図１３は、第１の実施形態のＭＯＳＦＥＴ１００の拡大模式上面図である。図１２及び図１３は、ゲート電極２０及びゲート配線２２のパターンレイアウトを示す。
【0139】
図１２及び図１３には、ゲート電極２０を充放電する際の電流経路を点線で模式的に示す。図１２及び図１３に示すように、ゲート電極２０を充放電する際の電流経路は、例えば、ゲート電極２０とゲート配線２２との接続部の角部に集中する。このため、ゲート電極２０とゲート配線２２との接続部の角部での発熱量が大きくなる。
【0140】
特に、図１２に示すように、比較例のＭＯＳＦＥＴ９００の場合、隣接するゲート電極２０のゲート配線２２への接続部が近接する部分がある。具体的には、例えば、第１のゲート電極２０ａの接続部と第２のゲート電極２０ｂの接続部は、第２のゲート電極２０ｂの接続部と第３のゲート電極２０ｃの接続部に比べ、近接している。
【0141】
このため、隣接するゲート電極２０の接続部が近接する部分は、その他の部分に比べ、ゲート電極２０を充放電する際の発熱量が大きくなる。言い換えれば、発熱量の分布が不均一になり、一部の発熱量が大きくなる。
【0142】
発熱量が大きくなると、例えば、ＭＯＳＦＥＴ９００の動作が不安定になったり、ゲート絶縁層２４の信頼性が低下したりするという問題が生じ得る。
【0143】
図１３に示すように、第１の実施形態のＭＯＳＦＥＴ１００では、隣接するゲート電極２０の接続部は、所定の間隔をあけて分布する。隣接するゲート電極２０の接続部は、例えば、等しい間隔で分布する。このため、ゲート電極２０を充放電する際の発熱量の分布の偏りが抑制される。例えば、ゲート電極２０を充放電する際の発熱量の分布が均一になる。
【0144】
したがって、例えば、ＭＯＳＦＥＴ１００の動作が不安定になったり、ゲート絶縁層２４の信頼性が低下したりするという問題が生じにくくなる。よって、特性が安定し、信頼性の向上したＭＯＳＦＥＴ１００が実現される。
【0145】
以上、第１の実施形態によれば、微細化が可能なＭＯＳＦＥＴが実現される。また、特性変動が抑制され、信頼性の向上したＭＯＳＦＥＴが実現される。
【0146】
（第２の実施形態）
第２の実施形態の半導体装置は、第１の電極と炭化珪素層との間に設けられ、第２のゲート電極との間に第１のゲート電極を挟み、第１の方向に延びる第４のゲート電極を、更に備え、第１の領域における第４のゲート電極と第１のゲート電極の第２の方向の間隔をＳ５、第２の領域における第４のゲート電極と第１のゲート電極の第２の方向の間隔をＳ６、とした場合に、下記式９及び下記式１０を充足する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
Ｓ５＜Ｓ３・・・（式９）
Ｓ５＜Ｓ６・・・（式１０）
第２の実施形態の半導体装置は、第１の電極と炭化珪素層との間に設けられ、第２のゲート電極との間に第１のゲート電極を挟み、第１の方向に延びる第４のゲート電極を、更に備え、第１の領域における第４のゲート電極と第１のゲート電極の第２の方向の間隔をＳ５、第２の領域における第４のゲート電極と第１のゲート電極の第２の方向の間隔をＳ６、とした場合に、下記式９及び下記式１０を充足する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
Ｓ５＜Ｓ３・・・（式９）
Ｓ５＜Ｓ６・・・（式１０）
【0147】
【0148】
【0149】
第２の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、例えば、ＤＩＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、内蔵ダイオードとしてＳＢＤを備える。
【0150】
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、第６のゲート電極２０ｆ、ゲート配線２２、ゲート絶縁層２４、層間絶縁層２６、フィールド絶縁層２７、及びシリサイド層２８を備える。ソース電極１２は、第１の部分１２ａと第２の部分１２ｂとを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。以下、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、及び第６のゲート電極２０ｆを総称して、単にゲート電極２０と記載する場合がある。
【0151】
図１４に示すように、第１の領域Ｒ１における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ１と定義する。また、第１の領域Ｒ１よりもゲート配線２２に近い第２の領域Ｒ２における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ２と定義する。
【0152】
また、図１４に示すように、第１の領域Ｒ１における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ３と定義する。また、第２の領域Ｒ２における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ４と定義する。
【0153】
また、図１４に示すように、第１の領域Ｒ１における第４のゲート電極２０ｄと第１のゲート電極２０ａの第２の方向の間隔をＳ５と定義する。また、第２の領域Ｒ２における第４のゲート電極２０ｄと第１のゲート電極２０ａの第２の方向の間隔をＳ６と定義する。
【0154】
ＭＯＳＦＥＴ２００は、下記式１、下記式２、下記式３、下記式９、及び下記式１０を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ５＜Ｓ３・・・（式９）
Ｓ５＜Ｓ６・・・（式１０）
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ５＜Ｓ３・・・（式９）
Ｓ５＜Ｓ６・・・（式１０）
【0155】
ＭＯＳＦＥＴ２００は、例えば、下記式１１を充足する。
Ｓ１＋Ｓ３＋Ｓ５＝Ｓ２＋Ｓ４＋Ｓ６・・・（式１１）
Ｓ１＋Ｓ３＋Ｓ５＝Ｓ２＋Ｓ４＋Ｓ６・・・（式１１）
【0156】
第２の実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様、ゲート配線２２とソース電極１２のショートが抑制される。よって、微細化が可能なＭＯＳＦＥＴ２００が実現できる。
【0157】
第２の実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様、動作が不安定になったり、ゲート絶縁層２４の信頼性が低下したりするという問題が生じにくくなる。よって、特性が安定し、信頼性の向上したＭＯＳＦＥＴ２００が実現される。
【0158】
ＭＯＳＦＥＴ２００は、４本のゲート電極２０に１つの割合でショットキー領域が設けられる。したがって、３本のゲート電極２０に１つの割合でショットキー領域が設けられる第１の実施形態のＭＯＳＦＥＴ１００よりも、ショットキー領域に対するトランジスタ領域の占有割合が大きくなる。したがって、ＭＯＳＦＥＴ１００よりも、トランジスタのオン電流が大きくなる。
【0159】
以上、第２の実施形態によれば、微細化が可能なＭＯＳＦＥＴが実現される。また、特性変動が抑制され、信頼性の向上したＭＯＳＦＥＴが実現される。
【0160】
（第３の実施形態）
第３の実施形態の半導体装置は、第１の電極が、第１の炭化珪素領域に接する第２の部分を備えない点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置は、第１の電極が、第１の炭化珪素領域に接する第２の部分を備えない点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0161】
【0162】
【0163】
第３の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、例えば、ＤＩＭＯＳＦＥＴである。
【0164】
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極パッド１６、金属配線１８、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、第６のゲート電極２０ｆ、ゲート配線２２、ゲート絶縁層２４、層間絶縁層２６、フィールド絶縁層２７、及びシリサイド層２８を備える。ソース電極１２は、第１の部分１２ａと第３の部分１２ｃとを有する。層間絶縁層２６は、コンタクトホール２６ａを有する。以下、第１のゲート電極２０ａ、第２のゲート電極２０ｂ、第３のゲート電極２０ｃ、第４のゲート電極２０ｄ、第５のゲート電極２０ｅ、及び第６のゲート電極２０ｆを総称して、単にゲート電極２０と記載する場合がある。
【0165】
ｎ＋型のソース領域３６は、ソース電極１２とボディ領域３４との間に設けられる。ソース領域３６は、ボディ領域３４と第１の面Ｐ１との間に設けられる。
【0166】
ソース領域３６は、例えば、２つのゲート電極２０の間の領域において、第１の方向に延びる。ソース領域３６は、例えば、第１のゲート電極２０ａと第２のゲート電極２０ｂとの間の領域で、第１の方向に延びる。ソース領域３６は、例えば、第３のゲート電極２０ｃと第５のゲート電極２０ｅとの間の領域で、第１の方向に延びる。
【0167】
ｐ＋型のボディコンタクト領域４０は、ソース電極１２とボディ領域３４との間に設けられる。ボディコンタクト領域４０は、ボディ領域３４と第１の面Ｐ１との間に設けられる。
【0168】
ボディコンタクト領域４０は、例えば、２つのゲート電極２０の間の領域において、第１の方向に延びる。ボディコンタクト領域４０は、例えば、第２のゲート電極２０ｂと第３のゲート電極２０ｃとの間の領域で、第１の方向に延びる。
【0169】
図１６に示すように、第１の領域Ｒ１における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ１と定義する。また、第１の領域Ｒ１よりもゲート配線２２に近い第２の領域Ｒ２における第１のゲート電極２０ａと第２のゲート電極２０ｂの第２の方向の間隔をＳ２と定義する。
【0170】
また、図１６に示すように、第１の領域Ｒ１における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ３と定義する。また、第２の領域Ｒ２における第２のゲート電極２０ｂと第３のゲート電極２０ｃの第２の方向の間隔をＳ４と定義する。
【0171】
ＭＯＳＦＥＴ３００は、下記式１、下記式２、及び下記式３を充足する。
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
Ｓ１＜Ｓ３・・・（式１）
Ｓ１＜Ｓ２・・・（式２）
Ｓ３＞Ｓ４・・・（式３）
【0172】
また、ＭＯＳＦＥＴ３００は、例えば、下記式４を充足する。
Ｓ１＜Ｓ４・・・（式４）
Ｓ１＜Ｓ４・・・（式４）
【0173】
また、ＭＯＳＦＥＴ３００は、例えば、下記式５を充足する。
Ｓ２＜Ｓ３・・・（式５）
Ｓ２＜Ｓ３・・・（式５）
【0174】
また、ＭＯＳＦＥＴ３００は、例えば、下記式６を充足する。
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
０．８×Ｓ２＜Ｓ４＜１．２×Ｓ２・・・（式６）
【0175】
また、ＭＯＳＦＥＴ３００は、例えば、下記式７を充足する。
２×Ｓ１＜Ｓ３・・・（式７）
２×Ｓ１＜Ｓ３・・・（式７）
【0176】
また、ＭＯＳＦＥＴ３００は、例えば、下記式８を充足する。
Ｓ１＋Ｓ３＝Ｓ２＋Ｓ４・・・（式８）
Ｓ１＋Ｓ３＝Ｓ２＋Ｓ４・・・（式８）
【0177】
ソース電極１２は、第１の部分１２ａと第３の部分１２ｃとを有する。
【0178】
第１の部分１２ａは、例えば、第１のゲート電極２０ａと第２のゲート電極２０ｂとの間に位置する。第１の部分１２ａは、例えば、第３のゲート電極２０ｃと第５のゲート電極２０ｅとの間に位置する。第１の部分１２ａは、ソース領域３６の上に設けられたシリサイド層２８に接する。
【0179】
第３の部分１２ｃは、例えば、第２のゲート電極２０ｂと第３のゲート電極２０ｃとの間に位置する。第３の部分１２ｃは、ボディコンタクト領域４０の上に設けられたシリサイド層２８に接する。
【0180】
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態と同様、図１９に示すように、領域Ｚの層間絶縁層２６の厚さは、比較例のＭＯＳＦＥＴ９００に比べ厚くなる。したがって、ゲート配線２２とソース電極１２のショートが抑制される。よって、微細化が可能なＭＯＳＦＥＴ３００が実現できる。
【0181】
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態と同様、動作が不安定になったり、ゲート絶縁層２４の信頼性が低下したりするという問題が生じにくくなる。よって、特性が安定し、信頼性の向上したＭＯＳＦＥＴ３００が実現される。
【0182】
さらに、ＭＯＳＦＥＴ３００は、第１の実施形態のＭＯＳＦＥＴ１００よりも、ソース電極１２に電気的に接続されるソース領域３６の面積が大きくなる。したがって、ＭＯＳＦＥＴ１００よりも、トランジスタのオン電流が大きくなる。
【0183】
また、ＭＯＳＦＥＴ３００は、第１の実施形態のＭＯＳＦＥＴ１００よりも、ソース電極１２に電気的に接続されるボディコンタクト領域４０の面積が大きくなる。したがって、ＭＯＳＦＥＴ１００よりも、例えば、アバランシェ耐量が大きくなる。
【0184】
以上、第３の実施形態によれば、微細化が可能なＭＯＳＦＥＴが実現される。また、特性変動が抑制され、信頼性の向上したＭＯＳＦＥＴが実現される。
【0185】
第１ないし第３の実施形態では、ゲート電極２０及びゲート絶縁層２４が炭化珪素層１０の第１の面Ｐ１の上に設けられたプレーナゲート型のＭＯＳＦＥＴを例に説明した。しかし、ＭＯＳＦＥＴを、ゲート電極２０及びゲート絶縁層２４が炭化珪素層１０に形成されたトレンチの中に埋め込まれたトレンチゲート型のＭＯＳＦＥＴとすることも可能である。トレンチゲート型のＭＯＳＦＥＴの場合、例えば、ゲート電極２０がトレンチの端部から炭化珪素層１０の第１の面Ｐ１の上に引き出された後、ゲート配線２２に接続される構造となる。
【0186】
第１ないし第３の実施形態では、半導体装置がＭＯＳＦＥＴの場合を例に説明したが、半導体装置をＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）とすることも可能である。例えば、第１の実施形態のＭＯＳＦＥＴ１００のｎ＋型のドレイン領域３０にかえて、ｐ＋型のコレクタ領域を設けることでＩＧＢＴを形成することが可能である。
【0187】
第１の実施形態では、３本のゲート電極２０に１つの割合でショットキー領域が設けられるＭＯＳＦＥＴ、第２の実施形態では、４本のゲート電極２０に１つの割合でショットキー領域が設けられるＭＯＳＦＥＴを例に説明した。しかし、５本以上のゲート電極２０に１つの割合でショットキー領域が設けられるＭＯＳＦＥＴとすることも可能である。
【0188】
第１ないし第３の実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
【0189】
第１ないし第３の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。第１導電型をｐ型、第２導電型をｎ型とした場合、ＭＯＳＦＥＴは、ホールをキャリアとするｐチャネル型のＭＯＳＦＥＴとなる。
【0190】
第１ないし第３の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
【0191】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0192】
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ 第１の部分
１２ｂ 第２の部分
１４ ドレイン電極（第２の電極）
２０ａ 第１のゲート電極
２０ｂ 第２のゲート電極
２０ｃ 第３のゲート電極
２０ｄ 第４のゲート電極
２２ ゲート配線
２４ ゲート絶縁層
２６ 層間絶縁層（絶縁層）
３２ ドリフト領域（第１の炭化珪素領域）
３４ ボディ領域（第２の炭化珪素領域）
３６ ソース領域（第３の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
Ｒ１ 第１の領域
Ｒ２ 第２の領域
１２ ソース電極（第１の電極）
１２ａ 第１の部分
１２ｂ 第２の部分
１４ ドレイン電極（第２の電極）
２０ａ 第１のゲート電極
２０ｂ 第２のゲート電極
２０ｃ 第３のゲート電極
２０ｄ 第４のゲート電極
２２ ゲート配線
２４ ゲート絶縁層
２６ 層間絶縁層（絶縁層）
３２ ドリフト領域（第１の炭化珪素領域）
３４ ボディ領域（第２の炭化珪素領域）
３６ ソース領域（第３の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
Ｒ１ 第１の領域
Ｒ２ 第２の領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】