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特許7516511ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-05
(45)【発行日】2024-07-16
(54)【発明の名称】ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージ
(51)【国際特許分類】
G11C 13/00 20060101AFI20240708BHJP
G11C 7/12 20060101ALI20240708BHJP
【ＦＩ】
G11C13/00 400E
G11C7/12
【請求項の数】
18
(21)【出願番号】P 2022516073
(86)(22)【出願日】2020-09-11
(65)【公表番号】
(43)【公表日】2022-11-16
(86)【国際出願番号】 US2020050544
(87)【国際公開番号】W WO2021050984
(87)【国際公開日】2021-03-18
【審査請求日】2022-04-19
(31)【優先権主張番号】16/670,633
(32)【優先日】2019-10-31
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/899,211
(32)【優先日】2019-09-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】519253111
【氏名又は名称】ヘフェイ リライアンス メモリー リミティド
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100092624
【弁理士】
【氏名又は名称】鶴田 準一
(74)【代理人】
【識別番号】100114018
【弁理士】
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100153729
【弁理士】
【氏名又は名称】森本 有一
(72)【発明者】
【氏名】ダナット マネア
【審査官】小林 紀和
(56)【参考文献】
【文献】特開２０１１－０８１８９９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０１５３３２６（ＵＳ，Ａ１）
【文献】特開２００５－０９３０４４（ＪＰ，Ａ）
【文献】特開２０１１－２４４６５１（ＪＰ，Ａ）
【文献】特開２００７－１３３９３０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １３／００
Ｇ１１Ｃ ７／１２
(57)【特許請求の範囲】
【請求項1】
メモリ回路であって、ランダム・アクセス・メモリ・セルのアレイと、
プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、
前記ランダム・アクセス・メモリ・セルの１つの電流がＶＰＲＥ／Ｒを超えないように、前記ランダム・アクセス・メモリ・セルの１つのビット線を、前記ランダム・アクセス・メモリ・セルの１つを読み出す前に、前記低インピーダンス電圧源を用いて、前記プリチャージ電圧までプリチャージするように構成され、ＶＰＲＥは、前記プリチャージ電圧であり、Ｒは、前記ランダム・アクセス・メモリ・セルの１つの抵抗である、制御回路と、
を備えるメモリ回路。
【請求項2】
前記低インピーダンス電圧源と、前記ビット線との間に配置されたオン／オフ・スイッチをさらに備え、前記制御回路は、前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合すること、及び前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルの１つを読み出す前に、電気的に分離することを行うように構成される、請求項１に記載のメモリ回路。
【請求項3】
前記低インピーダンス電圧源は、高利得低インピーダンス電圧源である、請求項１に記載のメモリ回路。
【請求項4】
前記低インピーダンス電圧源は、単位利得増幅器を備える、請求項３に記載のメモリ回路。
【請求項5】
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、請求項１に記載のメモリ回路。
【請求項6】
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、請求項５に記載のメモリ回路。
【請求項7】
前記抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、３端子アクセス素子と、
前記３端子アクセス素子と複数の前記ビット線の１つとの間に結合された、抵抗変化型メモリ素子と、
を備える、請求項５に記載のメモリ回路。
【請求項8】
前記３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、前記３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、複数の前記ビット線の１つとの間に結合される、請求項７に記載のメモリ回路。
【請求項9】
前記ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器をさらに備える、請求項１に記載のメモリ回路。
【請求項10】
ランダム・アクセス・メモリ・セルを読み出す方法であって、前記ランダム・アクセス・メモリ・セルの電流がＶＰＲＥ／Ｒを超えないように、低インピーダンス電圧源からプリチャージ電圧を、前記ランダム・アクセス・メモリ・セルのビット線に供給することであって、ＶＰＲＥは、前記プリチャージ電圧であり、Ｒは、前記ランダム・アクセス・メモリ・セルの抵抗であることと、
前記ビット線の電圧が前記プリチャージ電圧に達した後、前記メモリ・セルを読み出すことと、
を含む方法。
【請求項11】
前記メモリ・セルを読み出す前に、前記低インピーダンス電圧源から前記プリチャージ電圧を、前記ランダム・アクセス・メモリ・セルの前記ビット線に供給するのを停止することをさらに含む、請求項１０に記載の方法。
【請求項12】
前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合することと、前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルを読み出す前に、電気的に分離することと、
をさらに含む、請求項１０に記載の方法。
【請求項13】
前記低インピーダンス電圧源は、高利得低インピーダンス電圧源である、請求項１０に記載の方法。
【請求項14】
前記低インピーダンス電圧源は、単位利得増幅器を備える、請求項１３に記載の方法。
【請求項15】
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、請求項１０に記載の方法。
【請求項16】
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、請求項１５に記載の方法。
【請求項17】
前記抵抗変化型ランダム・アクセス・メモリ・セルは、３端子アクセス素子と、
前記３端子アクセス素子と前記ビット線との間に結合された抵抗変化型メモリ素子と、
を備える、請求項１６に記載の方法。
【請求項18】
前記３端子アクセス素子の第１の端子は、ワード線に結合され、前記３端子アクセス素子の第２の端子は、ソース線に結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、前記ビット線との間に結合される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０１９年１０月３１日に出願された「ＶＯＬＴＡＧＥ－ＭＯＤＥ ＢＩＴ ＬＩＮＥ ＰＲＥＣＨＡＲＧＥ ＦＯＲ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ ＣＥＬＬＳ」という名称の米国特許出願第１６／６７０，６３３号、及び２０１９年９月１２日に出願された「ＶＯＬＴＡＧＥ－ＭＯＤＥ ＰＲＥ－ＣＨＡＲＧＥ ＳＣＨＥＭＥ ＦＯＲ ＲＲＡＭ ＳＥＮＳＥ－ＡＭＰ」という名称の米国特許仮出願第６２／８９９，２１１号の優先権を主張するものである。米国特許出願第１６／６７０，６３３号は、米国特許仮出願第６２／８９９，２１１号の優先権及び利益を主張するものである。上記で参照された出願は、その全体が参照により本明細書に組み込まれる。
本出願は、２０１９年１０月３１日に出願された「ＶＯＬＴＡＧＥ－ＭＯＤＥ ＢＩＴ ＬＩＮＥ ＰＲＥＣＨＡＲＧＥ ＦＯＲ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ ＣＥＬＬＳ」という名称の米国特許出願第１６／６７０，６３３号、及び２０１９年９月１２日に出願された「ＶＯＬＴＡＧＥ－ＭＯＤＥ ＰＲＥ－ＣＨＡＲＧＥ ＳＣＨＥＭＥ ＦＯＲ ＲＲＡＭ ＳＥＮＳＥ－ＡＭＰ」という名称の米国特許仮出願第６２／８９９，２１１号の優先権を主張するものである。米国特許出願第１６／６７０，６３３号は、米国特許仮出願第６２／８９９，２１１号の優先権及び利益を主張するものである。上記で参照された出願は、その全体が参照により本明細書に組み込まれる。
【0002】
本開示は一般にメモリ・セルに関し、より詳細にはランダム・アクセス・メモリ・セルをプリチャージすることに関する。
【0003】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルのアレイと、プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線を、ランダム・アクセス・メモリ・セルの１つを読み出す前に、低インピーダンス電圧源を用いて、プリチャージ電圧までプリチャージするように構成された制御回路とを備えるメモリ回路を特徴とする。
【0004】
方法の実施形態は、以下の特徴の１つ又は複数を含み得る。いくつかの実施形態は、低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線との間に配置されたオン／オフ・スイッチを備え、制御回路は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合すること、及び低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルの１つを読み出す前に、電気的に分離することを行うように構成される。いくつかの実施形態において、低インピーダンス電圧源は、高利得フィードバック・ループ低インピーダンス電圧源である。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、３端子アクセス素子と、３端子アクセス素子と複数のビット線の１つとの間に結合された、抵抗変化型メモリ素子とを備える。いくつかの実施形態において、３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、複数のビット線の１つとの間に結合される。いくつかの実施形態は、ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器を備える。
【0005】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルを読み出す方法を特徴とし、方法は、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給することと、ビット線の電圧がプリチャージ電圧に達した後、メモリ・セルを読み出すこととを含む。いくつかの実施形態は、メモリ・セルを読み出す前に、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給するのを停止することを含む。いくつかの実施形態は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合することと、低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルを読み出す前に、電気的に分離することとを含む。いくつかの実施形態において、電圧源は、低インピーダンス電圧源を備える。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルは、３端子アクセス素子と、３端子アクセス素子とビット線との間に結合された抵抗変化型メモリ素子とを備える。いくつかの実施形態は、３端子アクセス素子の第１の端子は、ワード線に結合され、３端子アクセス素子の第２の端子は、ソース線に結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、ビット線との間に結合されることを含む。
【背景技術】
【0006】
ランダム・アクセス・メモリ（ＲＡＭ）セルをプリチャージすることは、ＲＡＭセルの状態を読み出すために必要な時間を低減するための一般的な技法である。この技法によれば、ＲＡＭセルの状態を読み出す前に、ＲＡＭセルの電圧を速やかに所望の値にするために、大きな電流がＲＡＭセルに印加される。プリチャージングを有しない場合、ＲＡＭセルは、小さな基準電流によって比較的ゆっくり充電される。
【発明の概要】
【0007】
ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージのための回路及び方法が開示される。
【0008】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルのアレイと、プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線を、ランダム・アクセス・メモリ・セルの１つを読み出す前に、低インピーダンス電圧源を用いて、プリチャージ電圧までプリチャージするように構成された制御回路とを備えるメモリ回路を特徴とする。
【0009】
メモリ回路の実施形態は、以下の特徴の１つ又は複数を含み得る。いくつかの実施形態は、低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線との間に配置されたオン／オフ・スイッチを備え、制御回路は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合すること、及び低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルの１つを読み出す前に、電気的に分離することを行うように構成される。いくつかの実施形態において、低インピーダンス電圧源は、高利得低インピーダンス電圧源である。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、３端子アクセス素子と、３端子アクセス素子と複数のビット線の１つとの間に結合された、抵抗変化型メモリ素子とを備える。いくつかの実施形態において、３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、複数のビット線の１つとの間に結合される。いくつかの実施形態は、ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器を備える。
【0010】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルを読み出す方法を特徴とし、方法は、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給することと、ビット線の電圧がプリチャージ電圧に達した後、メモリ・セルを読み出すこととを含む。
【0011】
方法の実施形態は、以下の特徴の１つ又は複数を含み得る。いくつかの実施形態は、メモリ・セルを読み出す前に、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給するのを停止することを含む。いくつかの実施形態は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合することと、低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルを読み出す前に、電気的に分離することとを含む。いくつかの実施形態において、電圧源は、低インピーダンス電圧源を備える。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルは、３端子アクセス素子と、３端子アクセス素子とビット線との間に結合された抵抗変化型メモリ素子とを備える。いくつかの実施形態において、３端子アクセス素子の第１の端子は、ワード線に結合され、３端子アクセス素子の第２の端子は、ソース線に結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、ビット線との間に結合されることを含む。
【図面の簡単な説明】
【0012】
【図1】プリチャージングを有しない従来型のメモリ回路を示す図である。
【図2】電流モード・メモリ・セル・プリチャージングを有する従来型のメモリ回路を示す図である。
【図4】本開示の技術のいくつかの実施形態によるメモリ回路を示す図である。
【図5】本開示の技術のいくつかの実施形態による読み出し動作を示す図である。
【図7A】ＶＰＲＥ＝２００ｍＶのプリチャージ電圧を用いたオフ状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す図である。
【図7B】ＶＰＲＥ＝２００ｍＶのプリチャージ電圧を用いたオン状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す図である。
【図7C】ＶＰＲＥ＝８０ｍＶのプリチャージ電圧を用いたオフ状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す図である。
【図7D】ＶＰＲＥ＝８０ｍＶのプリチャージ電圧を用いたオン状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す図である。
【発明を実施するための形態】
【0013】
述べられる技術の実施形態は、ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージをもたらす。述べられる技術は、以下で詳しく述べられるように、従来型のプリチャージング手法に比べていくつかの著しい利点をもたらす。
【0014】
図１は、プリチャージングを有しない従来型のメモリ回路１００を示す。図１を参照すると、メモリ回路１００はＲＡＭセル１０２を含む。メモリ回路１００は、ＲＡＭセルのアレイを含み得る。しかし、説明を簡潔にするために、図１には１つのＲＡＭセル１０２のみが示される。述べられる実施形態において、ＲＡＭセル１０２は、抵抗変化型ＲＡＭ（ＲＲＡＭ）セルである。しかし、本開示の技術は任意のＲＡＭセルに適用され得る。
【0015】
ＲＲＡＭセル１０２は、抵抗変化型メモリ素子Ｒと、トランジスタＴ３とを含む。トランジスタＴ３は、抵抗変化型メモリ素子Ｒに対するアクセス素子として働く。トランジスタＴ３のドレイン端子はソース線に結合され、ソース線はオン／オフ・スイッチＭ２に結合される。トランジスタＴ３のゲートはワード線に結合され、ワード線はオン／オフ・スイッチＭ１に結合される。トランジスタＴ３のソース端子は、抵抗変化型メモリ素子Ｒの一方の端子に結合される。抵抗変化型メモリ素子Ｒの他方の端子はビット線に結合され、ビット線はオン／オフ・スイッチＭ３に結合される。制御回路（図示せず）は、オン／オフ・スイッチＭ１、Ｍ２、及びＭ３を操作することによって、ＲＲＡＭセル１０２へのアクセスをもたらす。
【0016】
ＲＲＡＭセル１０２のビット線は、基準電流源１０６Ｂによってプリチャージされる。基準電流源１０６Ｂは、基準電流ＩＲＤＲＥＦを供給する。読み出し電流ＩＲＥＡＤは、基準電流ＩＲＤＲＥＦと、抵抗変化型メモリ素子Ｒの状態とによって決定される。プリチャージ電圧レベルＶＲＥＡＤは、バイアス回路によって設定される。バイアス回路は、電流源１０６Ａと、トランジスタＴ１と、２つの単位利得増幅器（ＵＧＡ）１０４Ａ及び１０４Ｂとを含む。ＵＧＡ１０４Ａはプリチャージ電圧レベルＶＲＥＡＤを供給し、これはトランジスタＴ１のゲート－ソース間電圧によってステップ・アップされる。ステップ・アップされた電圧は、ＵＧＡ１０４Ｂによって電圧ＶＣＡＳとして出力される。電圧ＶＣＡＳは、トランジスタＴ２のゲート－ソース間電圧によって、プリチャージ電圧レベルＶＲＥＡＤまでステップ・ダウンされる。
【0017】
読み出し電流ＩＲＥＡＤの経路は、１０８で破線によって示される。図１に示されるように、読み出し電流ＩＲＥＡＤは、メモリ・セル及びトランジスタＴ５を通って接地に流れる。センス出力Ｓｏｕｔにおける電圧レベルは、抵抗変化型メモリ素子Ｒの状態によって変化し、したがってその状態を示す。抵抗変化型メモリ素子Ｒの状態は、センス出力Ｓｏｕｔにおいて、センス増幅器（図示せず）によって読み出され得る。
【0018】
したがって図１のメモリ回路１００において、ＲＲＡＭセル１０２のビット線は、読み出し電流ＩＲＥＡＤのみによって充電される。この電流はＲＲＡＭ技術に対して、非常に小さく、例えばおおよそ５マイクロアンペアのレベルとなり得る。このような小さな電流の場合、ＲＲＡＭセル１０２のビット線を、読み出し動作のための適切なレベルまで充電するのに、かなりの時間が費やされる。
【0019】
読み出し動作のために必要な時間を低減するために、ＲＲＡＭセルはプリチャージされ得る。図２は、電流モード・メモリ・セル・プリチャージングを有する、従来型のメモリ回路２００を示す。図２のメモリ回路２００は、図１のメモリ回路１００と同様であるが、プリチャージ回路２０２が追加されている。図２のメモリ回路２００の他の要素は、図１と同じとすることができ、それらの説明はここでは繰り返されない。
【0020】
プリチャージ回路２０２は、トランジスタＴ４を含む。トランジスタＴ４は、図２に示されるようにＮＭＯＳトランジスタとすることができる。制御回路（図示せず）は、プリチャージ信号Ｐｃｈｇ’をトランジスタＴ４のゲートに供給する。プリチャージ信号によってイネーブルされたとき、トランジスタＴ４は、ＲＲＡＭセル１０２のビット線に大きな電流を供給する電流源として動作する。この大きな電流はビット線を速やかにプリチャージし、それによってＲＲＡＭセル１０２に対する読み出し時間を低減する。しかし、この手法はいくつかの欠点を有する。
【0021】
図３は、図２のメモリ回路２００に対する読み出し動作を示す。図３を参照すると、プリチャージ信号が３０２に示される。理解を容易にするために、プリチャージ信号は反転されて示される。ビット線電圧は３０４に示される。読み出し信号は３０６に示される。制御信号は、ＲＲＡＭセル１０２にアクセスするために、オン／オフ・スイッチＭ１～Ｍ５を動作させ得る。
【0022】
プリチャージ信号がアサートされたとき、ビット線電圧は、３０４に示されるように上昇し始める。しかし前に述べられたように、読み出し電流ＩＲＥＡＤは、部分的に抵抗変化型メモリ素子Ｒの状態によって決定される。及び抵抗変化型メモリ素子Ｒにおけるプロセス変動は、メモリ・アレイ内の抵抗変化型メモリ素子Ｒの間で、この電流を著しく変化させ得る。したがって、ビット線におけるプリチャージ電圧速度及びレベルは、図３の３０４で複数の曲線によって示されるように、著しく変化し得る。
【0023】
これらの変動は、結果として２つの著しい欠点を生じる。いくつかの場合において、プリチャージ電圧はオーバーシュートする場合があり、抵抗変化型メモリ素子Ｒに損傷を引き起こす。結果として、抵抗変化型メモリ素子は、その状態を所望のように保持できない場合がある。加えて、このオーバーシュートは、所望のプリチャージ電圧に整定するのに追加の時間を必要とする。結果として、ＲＲＡＭセル１０２の読み出し時間は増加され、メモリ・アレイの、より遅い動作を引き起こす。
【0024】
これらの問題は、本開示の技術の実施形態によって是正される。電流モード・プリチャージングの代わりに、これらの実施形態は電圧モード・プリチャージングをもたらす。図４は、本開示の技術のいくつかの実施形態による、メモリ回路４００を示す。図４のメモリ回路４００は、図１のメモリ回路１００と同様とすることができるが、電圧モード・プリチャージ回路４０２と、制御回路４１０とが追加されている。図１のメモリ回路１００の他の要素は図１と同じとすることができ、それらの説明はここでは繰り返されない。
【0025】
図４の電圧モード・プリチャージ回路４０２は、低インピーダンス電圧源として実施され得る。低インピーダンス電圧源は、抵抗変化型メモリ素子Ｒにおけるプロセス変動の影響を軽減するために、高利得フィードバック・ループを用いて実施され得る。図４の例において、電圧源がＵＧＡ１０４Ｃとして実施される。ＵＧＡ１０４Ａ及び１０４Ｃは、それぞれプリチャージ電圧ＶＰＲＥを供給する。いくつかの実施形態において、ＵＧＡ１０４Ａ及び１０４Ｃは、単一のＵＧＡとして実施され得る。
【0026】
図５は、本開示の技術のいくつかの実施形態による、読み出し動作５００を示す。図５を参照すると、読み出し動作５００は、５０２で、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給することを含む。図４の例において、制御回路４１０は、ＵＧＡ１０４Ｃがプリチャージ電圧ＶＰＲＥを、ＲＲＡＭセル１０２のビット線に供給するように、オン／オフ・スイッチＭ６を制御する。この手法の１つの利点は、電圧源であるＵＧＡ１０４Ｃは、ＲＲＡＭセル５０２のビット線の電圧を制御することであり、それによって電圧オーバーシュート、ならびに結果として生じる長いリード・タイム、及び抵抗変化型メモリ素子Ｒに対する損傷を防止する。それにより、プリチャージ・フェーズの間、プロセス変動又はメモリ・セルの状態に関わらず、プリチャージ電圧は、常にプリチャージ電圧までプリチャージする。及びセンス・フェーズの間、ビット線電圧は、メモリ・セルの状態に関わらず、常にプリチャージ電圧に整定する。及び低インピーダンス電圧源であることで、ＵＧＡ１０４Ｃは、ＲＲＡＭセル１０２の急速なプリチャージングのための大きな電流を供給する。さらに、メモリ・セルを通る電流は、Ｖｂｌ／Ｒを超えることはなく、ここでＶｂｌはビット線電圧及びＲはＲＲＡＭセルの抵抗である。
【0027】
図５を再び参照すると、読み出し動作５００は、５０４で、メモリ・セルを読み出す前に、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給するのを停止する。図４の例において、制御回路４１０は、プリチャージ信号ＰＳを用いてオン／オフ・スイッチＭ６を制御して、ＵＧＡ１０４ＣをＲＲＡＭセル１０２のビット線から電気的に分離する。いくつかの実施形態において、プリチャージ電圧は、所定の時間間隔の間、印加され得る。他の実施形態は、プリチャージ電圧の持続時間を制限するために他の技法を使用し得る。
【0028】
図５を再び参照すると、読み出し動作は、５０６で、ビット線の電圧がプリチャージ電圧に達した後、メモリ・セルを読み出すことを含む。図４の例では、ＲＲＡＭセル１０２は、例えばセンス増幅器を用いて、出力端子Ｓｏｕｔにおいて読み出され得る。
【0029】
図６は、本開示の技術のいくつかの実施形態による、図４のメモリ回路４００の読み出し動作を示す。図６を参照すると、プリチャージ信号ＰＳは６０２に示される。ビット線電圧は６０４に示される。読み出し信号は６０６に示される。
【0030】
プリチャージ信号がアサートされたとき、６０４に示されるように、ビット線電圧は上昇し始める。及び限界電圧は電圧源によって制御されるので、図６に示されるように、ビット線電圧はプリチャージ電圧ＶＰＲＥまで、急速に及び一貫して上昇し、結果として上述の利点を生じる。
【0031】
本開示の技術において、ビット線電圧は、メモリ・セルの読み出し時間を決定する。これは適切なプリチャージ電圧を選択することによって、読み出し時間の精密な制御のための機会をもたらす。いくつかの実施形態において、プリチャージ電圧は、オフ状態のときのメモリ・セルの読み出し時間が、オン状態のときのメモリ・セルの読み出し時間におおよそ等しくなるように選択され得る。この技法は、メモリ・アレイ全体の読み出し速度性能を向上させる。
【0032】
本開示の技術の他の利点は、上述の恩恵は、使用されるプリチャージ電圧レベルに関わらず持続することである。この利点は図７Ａ～７Ｄにおいて実証され、これらは本開示の技術によるメモリ回路に対するシミュレーション結果を示す。これらの図のそれぞれにおいて、左側の目盛りは電圧及びボルトを示し、右側の目盛りはマイクロアンペアでの電流を示す。
【0033】
図７Ａは、ＶＰＲＥ＝２００ｍＶのプリチャージ電圧を用いたオフ状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す。この例では、抵抗変化型メモリ素子の抵抗は、おおよそＲｏｆｆ＝２００オームである。図７Ａを参照すると、プリチャージ信号ＰＳがアサートされたとき、ＲＲＡＭセルを通って流れる電流Ｉｃｅｌｌは、オーバーシュートせずにおおよそ１マイクロアンペアまで急速に上昇する。すなわち、図７Ａから分かるように、電流はＶＰＲＥ／Ｒｏｆｆを超えることはない。その結果として、ビット線電圧Ｖｂｌは、オーバーシュートせずに、速やかに及び一貫して、プリチャージ電圧ＶＰＲＥまで上昇する。次いで、プリチャージ信号ＰＳがネゲートされたとき、及び抵抗変化型メモリ素子がオフであるので、電流Ｉｃｅｌｌ及び電圧Ｖｂｌは上昇し、出力端子Ｓｏｕｔにおける電圧Ｖｏｕｔの増加を引き起こす。
【0034】
図７Ｂは、ＶＰＲＥ＝２００ｍＶのプリチャージ電圧を用いたオン状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す。この例では、抵抗変化型メモリ素子の抵抗は、おおよそＲｏｎ＝２０Ｋオームである。図７Ｂを参照すると、プリチャージ信号ＰＳがアサートされたとき、ＲＲＡＭセルを通って流れる電流Ｉｃｅｌｌは、オーバーシュートせずにおおよそ８マイクロアンペアまで急速に上昇する。すなわち、図７Ｂから分かるように、電流はＶＰＲＥ／Ｒｏｎを超えることはない。その結果として、ビット線電圧Ｖｂｌは、オーバーシュートせずに、速やかに及び一貫して、プリチャージ電圧ＶＰＲＥまで上昇する。次いで、プリチャージ信号ＰＳがネゲートされたとき、及び抵抗変化型メモリ素子がオンであるので、電流Ｉｃｅｌｌ及び電圧Ｖｂｌは低下し、出力端子Ｓｏｕｔにおける電圧Ｖｏｕｔの減少を引き起こす。
【0035】
図７Ｃは、ＶＰＲＥ＝８０ｍＶのプリチャージ電圧を用いたオフ状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す。この例では、抵抗変化型メモリ素子の抵抗は、おおよそＲｏｆｆ＝２００オームである。図７Ｃを参照すると、プリチャージ信号ＰＳがアサートされたとき、ＲＲＡＭセルを通って流れる電流Ｉｃｅｌｌは、オーバーシュートせずにおおよそ１マイクロアンペアまで急速に上昇する。すなわち、図７Ｃから分かるように、電流はＶＰＲＥ／Ｒｏｆｆを超えることはない。その結果として、ビット線電圧Ｖｂｌは、オーバーシュートせずに、速やかに及び一貫して、プリチャージ電圧ＶＰＲＥまで上昇する。次いで、プリチャージ信号ＰＳがネゲートされたとき、及び抵抗変化型メモリ素子がオフであるので、電流Ｉｃｅｌｌ及び電圧Ｖｂｌは上昇し、出力端子Ｓｏｕｔにおける電圧Ｖｏｕｔの増加を引き起こす。
【0036】
図７ＤはＶＰＲＥ＝８０ｍＶのプリチャージ電圧を用いたオン状態の抵抗変化型メモリ素子を有するＲＲＡＭセルに対する読み出し動作を示す。この例では、抵抗変化型メモリ素子の抵抗は、おおよそＲｏｎ＝２０Ｋオームである。図７Ｄを参照すると、プリチャージ信号ＰＳがアサートされたとき、ＲＲＡＭセルを通って流れる電流Ｉｃｅｌｌは、オーバーシュートせずにおおよそ８マイクロアンペアまで急速に上昇する。すなわち、図７Ｄから分かるように、電流はＶＰＲＥ／Ｒｏｎを超えることはない。その結果として、ビット線電圧Ｖｂｌは、オーバーシュートせずに、速やかに及び一貫して、プリチャージ電圧ＶＰＲＥまで上昇する。次いで、プリチャージ信号ＰＳがネゲートされたとき、及び抵抗変化型メモリ素子がオンであるので、電流Ｉｃｅｌｌ及び電圧Ｖｂｌは低下し、出力端子Ｓｏｕｔにおける電圧Ｖｏｕｔの減少を引き起こす。
【0037】
「下（ｕｎｄｅｒ）」、「下部（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ｏｖｅｒ）」、「上側（ｕｐｐｅｒ）」などの空間的に相対的な用語は、１つの要素の、第２の要素に対する位置を説明するための記述を容易にするために用いられる。これらの用語は、図に示されるものとは異なる方位に加えて、デバイスの異なる方位を包含するものである。さらに、また「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」などの用語は、様々な要素、領域、区間などを記述するために用いられ、これらも限定するためのものではない。類似の用語は、説明の全体にわたって類似の要素を指す。
【0038】
本明細書で用いられる、「有する（ｈａｖｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」などは、述べられる要素又は特徴の存在を示すオープン・エンドの用語であるが、追加の要素又は特徴を除外しない。冠詞「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が異なる解釈を明らかに示す場合を除き、単数だけでなく複数も含むものである。
【0039】
本発明は、いくつかの実装形態及び例に関連して開示されたが、当業者には本発明は、具体的に開示された実装形態を超えて、本発明の他の代替的実装形態及び／又は使用、ならびにそれらの明らかな修正形態及び等価なものに拡大することを理解するであろう。したがって、本明細書で開示された本発明の範囲は、上述の特定の開示された実装形態に限定されるべきではないことが意図される。
【0040】
さらに、当業者は、異なる実装形態からの様々な特徴の互換性を認識するであろう。本明細書で述べられる変形形態に加えて、本明細書の原理に従って類似のシステム及び技法を構築するように、当業者によって、各特徴に対する他の知られている等価なものがうまく組み合わされ得る。
【0041】
必ずしもすべての目的又は利点が、本発明のいずれかの特定の実装形態に従って達成され得るものではないことが理解されるべきである。したがって、例えば、当業者は、本発明は、必ずしも本明細書で教示又は示唆され得る他の目的又は利点を達成せずに、本明細書で教示されるような１つの利点又は一群の利点を達成又は最適化する形で、具現化又は遂行され得ることを認識するであろう。
本明細書に開示される発明は以下を含む。
［態様１］
メモリ回路であって、
ランダム・アクセス・メモリ・セルのアレイと、
プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、
前記ランダム・アクセス・メモリ・セルの１つのビット線を、前記ランダム・アクセス・メモリ・セルの前記１つを読み出す前に、前記低インピーダンス電圧源を用いて、前記プリチャージ電圧までプリチャージするように構成された制御回路と、
を備えるメモリ回路。
［態様２］
前記低インピーダンス電圧源と、前記ランダム・アクセス・メモリ・セルの前記１つの前記ビット線との間に配置されたオン／オフ・スイッチをさらに備え、
前記制御回路は、前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合すること、及び前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルの前記１つを読み出す前に、電気的に分離することを行うように構成される、態様１に記載のメモリ回路。
［態様３］
前記低インピーダンス電圧源は、高利得低インピーダンス電圧源である、態様１に記載のメモリ回路。
［態様４］
前記低インピーダンス電圧源は、単位利得増幅器を備える、態様３に記載のメモリ回路。
［態様５］
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、態様１に記載のメモリ回路。
［態様６］
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、態様５に記載のメモリ回路。
［態様７］
前記抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、
３端子アクセス素子と、
前記３端子アクセス素子と複数の前記ビット線の１つとの間に結合された、抵抗変化型メモリ素子と、
を備える、態様５に記載のメモリ回路。
［態様８］
前記３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、
前記３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、複数の前記ビット線の前記１つとの間に結合される、態様７に記載のメモリ回路。
［態様９］
前記ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器をさらに備える、態様１に記載のメモリ回路。
［態様１０］
ランダム・アクセス・メモリ・セルを読み出す方法であって、
低インピーダンス電圧源からプリチャージ電圧を、前記ランダム・アクセス・メモリ・セルのビット線に供給することと、
前記ビット線の電圧が前記プリチャージ電圧に達した後、前記メモリ・セルを読み出すことと、
を含む方法。
［態様１１］
前記メモリ・セルを読み出す前に、前記低インピーダンス電圧源から前記プリチャージ電圧を、前記ランダム・アクセス・メモリ・セルの前記ビット線に供給するのを停止することをさらに含む、態様１０に記載の方法。
［態様１２］
前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合することと、
前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルを読み出す前に、電気的に分離することと、
をさらに含む、態様１０に記載の方法。
［態様１３］
前記電圧源は、低インピーダンス電圧源を備える、態様１０に記載の方法。
［態様１４］
前記低インピーダンス電圧源は、単位利得増幅器を備える、態様１３に記載の方法。
［態様１５］
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、態様１５に記載の方法。
［態様１６］
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、態様１５に記載の方法。
［態様１７］
前記抵抗変化型ランダム・アクセス・メモリ・セルは、
３端子アクセス素子と、
前記３端子アクセス素子と前記ビット線との間に結合された抵抗変化型メモリ素子と、
を備える、態様１６に記載の方法。
［態様１８］
前記３端子アクセス素子の第１の端子は、ワード線に結合され、
前記３端子アクセス素子の第２の端子は、ソース線に結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、前記ビット線との間に結合される、態様１７に記載の方法。
本明細書に開示される発明は以下を含む。
［態様１］
メモリ回路であって、
ランダム・アクセス・メモリ・セルのアレイと、
プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、
前記ランダム・アクセス・メモリ・セルの１つのビット線を、前記ランダム・アクセス・メモリ・セルの前記１つを読み出す前に、前記低インピーダンス電圧源を用いて、前記プリチャージ電圧までプリチャージするように構成された制御回路と、
を備えるメモリ回路。
［態様２］
前記低インピーダンス電圧源と、前記ランダム・アクセス・メモリ・セルの前記１つの前記ビット線との間に配置されたオン／オフ・スイッチをさらに備え、
前記制御回路は、前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合すること、及び前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルの前記１つを読み出す前に、電気的に分離することを行うように構成される、態様１に記載のメモリ回路。
［態様３］
前記低インピーダンス電圧源は、高利得低インピーダンス電圧源である、態様１に記載のメモリ回路。
［態様４］
前記低インピーダンス電圧源は、単位利得増幅器を備える、態様３に記載のメモリ回路。
［態様５］
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、態様１に記載のメモリ回路。
［態様６］
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、態様５に記載のメモリ回路。
［態様７］
前記抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、
３端子アクセス素子と、
前記３端子アクセス素子と複数の前記ビット線の１つとの間に結合された、抵抗変化型メモリ素子と、
を備える、態様５に記載のメモリ回路。
［態様８］
前記３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、
前記３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、複数の前記ビット線の前記１つとの間に結合される、態様７に記載のメモリ回路。
［態様９］
前記ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器をさらに備える、態様１に記載のメモリ回路。
［態様１０］
ランダム・アクセス・メモリ・セルを読み出す方法であって、
低インピーダンス電圧源からプリチャージ電圧を、前記ランダム・アクセス・メモリ・セルのビット線に供給することと、
前記ビット線の電圧が前記プリチャージ電圧に達した後、前記メモリ・セルを読み出すことと、
を含む方法。
［態様１１］
前記メモリ・セルを読み出す前に、前記低インピーダンス電圧源から前記プリチャージ電圧を、前記ランダム・アクセス・メモリ・セルの前記ビット線に供給するのを停止することをさらに含む、態様１０に記載の方法。
［態様１２］
前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合することと、
前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルを読み出す前に、電気的に分離することと、
をさらに含む、態様１０に記載の方法。
［態様１３］
前記電圧源は、低インピーダンス電圧源を備える、態様１０に記載の方法。
［態様１４］
前記低インピーダンス電圧源は、単位利得増幅器を備える、態様１３に記載の方法。
［態様１５］
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、態様１５に記載の方法。
［態様１６］
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、態様１５に記載の方法。
［態様１７］
前記抵抗変化型ランダム・アクセス・メモリ・セルは、
３端子アクセス素子と、
前記３端子アクセス素子と前記ビット線との間に結合された抵抗変化型メモリ素子と、
を備える、態様１６に記載の方法。
［態様１８］
前記３端子アクセス素子の第１の端子は、ワード線に結合され、
前記３端子アクセス素子の第２の端子は、ソース線に結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、前記ビット線との間に結合される、態様１７に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
