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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-05
(45)【発行日】2024-07-16
(54)【発明の名称】マルチデッキメモリアレイについての改善されたアーキテクチャ
(51)【国際特許分類】
G11C 5/06 20060101AFI20240708BHJP
H10N 70/00 20230101ALI20240708BHJP
H10B 63/10 20230101ALI20240708BHJP
G11C 13/00 20060101ALI20240708BHJP
【ＦＩ】
G11C5/06 100
H10N70/00 A
H10B63/10
G11C13/00 210
G11C13/00 270A
G11C13/00 270G
【請求項の数】
26
(21)【出願番号】P 2022552696
(86)(22)【出願日】2020-03-03
(65)【公表番号】
(43)【公表日】2023-04-19
(86)【国際出願番号】 IB2020000084
(87)【国際公開番号】W WO2021176245
(87)【国際公開日】2021-09-10
【審査請求日】2022-10-21
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ミュゼット リッカルド
(72)【発明者】
【氏名】ベデスキ フェルディナンド
(72)【発明者】
【氏名】ディ ヴィンチェンツォ ウンベルト
【審査官】小林 紀和
(56)【参考文献】
【文献】特開２００７－１６５８７３（ＪＰ，Ａ）
【文献】特開２０１２－０３３８２８（ＪＰ，Ａ）
【文献】米国特許出願公開第２００７／０１３２０４９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ５／０６
Ｈ１０Ｎ ７０／００
Ｈ１０Ｂ ６３／１０
Ｇ１１Ｃ １３／００
(57)【特許請求の範囲】
【請求項1】
メモリデバイスであって、複数の多層デッキを含むマルチデッキ構成で配列されたメモリセルのアレイと、
複数のレベル上に配列された複数のアクセスラインと、
前記アクセスラインに信号を駆動するように構成された複数のドライバと、
前記アクセスラインをそれぞれの前記ドライバに電気的に接続するように構成された接続要素と、
を備え、
前記複数のレベルのうちの隣接するレベルのアクセスラインは、同一のドライバに接続され、
各レベルの前記アクセスラインは、実質的に並列な行内に配列され、各行は複数のアクセスラインを含み、該複数のアクセスラインは、相互に続き、かつ、それらの間に前記接続要素を収容するための空間を画定する、
前記メモリデバイス。
【請求項2】
前記ドライバは、前記メモリデバイスの全ての前記アクセスラインに対して実質的に同一であり、各隣接するレベルの個々のアクセスラインは、同一のドライバに接続される、請求項１に記載のメモリデバイス。
【請求項3】
アクセスラインの繰り返すモジュールを備え、各モジュールは、各レベルの１つのアクセスラインを含み、各レベルの前記１つのアクセスラインは、相互に接続され、かつ、同一のドライバに接続される、請求項１に記載のメモリデバイス。
【請求項4】
各モジュール内において、隣接するレベル上のアクセスラインは、前記接続要素のそれぞれ反対側に接続される、請求項３に記載のメモリデバイス。
【請求項5】
前記ドライバ信号は、前記アクセスラインの端において前記接続要素を介して印加される、請求項１に記載のメモリデバイス。
【請求項6】
前記アクセスラインの方向に直交する方向に従って方位付けられたデータラインを備え、前記データラインは、複数のデータラインレベル上に配列され、データラインレベルは、隣接するアクセスラインレベルの間にある、請求項１に記載のメモリデバイス。
【請求項7】
前記データラインに信号を駆動するように構成された複数のデータラインドライバと、前記それぞれのデータラインドライバに前記データラインを電気的に接続するように構成された第２の接続要素と、
を更に備えた、請求項６に記載のメモリデバイス。
【請求項8】
前記データラインドライバは、前記メモリデバイスの全ての前記データラインに対して実質的に同一であり、各データラインレベルの個々のデータラインは、同一のデータラインドライバに接続される、請求項７に記載のメモリデバイス。
【請求項9】
前記メモリセルは、クロスポイント構成で配列される、請求項１に記載のメモリデバイス。
【請求項10】
前記アレイのメモリセルは、カルコゲニド材料及び相変化材料のうちの少なくとも一方を含む記憶要素材料を含む、請求項１に記載のメモリデバイス。
【請求項11】
アクセスラインの第１のレベル、前記第１のレベルの前記アクセスラインと同一のアクセスラインの第２のレベル、及びアクセスラインの前記第１のレベルと前記第２のレベルとの間に配列されたアクセスラインの第３のレベルを備え、前記第３のレベルの前記アクセスラインは、第１のレベル及び第２のレベルの前記アクセスラインよりも厚い、請求項１に記載のメモリデバイス。
【請求項12】
メモリデバイスであって、複数の多層デッキを含むマルチデッキ構成で配列されたメモリセルのアレイと、
第１のレベル内に配列された第１の複数のアクセスライン、第２のレベル内に配列された第２の複数のアクセスライン、及び前記第１のレベルと前記第２のレベルとの間の第３のレベル内に配列された第３の複数のアクセスラインを少なくとも含む複数のアクセスラインであって、前記第３の複数のアクセスラインは、前記複数のデッキのうちの２つのデッキの間に配列される、前記複数のアクセスラインと、
前記アクセスラインに信号を駆動するように構成された複数のドライバと、
前記アクセスラインをそれぞれの前記ドライバに電気的に接続するように構成された接続要素と、
を備え、
前記複数のドライバのうちの単一のドライバが前記少なくとも３つのレベルの各レベルの少なくとも１つのアクセスラインを駆動するように構成されるように、前記接続要素及び前記アクセスラインが配列され、
前記複数のドライバの前記ドライバは、実質的に同一である、
前記メモリデバイス。
【請求項13】
各レベルの前記アクセスラインは、実質的に並列な行内に配列され、各行は複数のアクセスラインを含み、該複数のアクセスラインは、相互に続き、かつ、それらの間に前記接続要素を収容するための空間を画定する、請求項１２に記載のメモリデバイス。
【請求項14】
アクセスラインの繰り返すモジュールを備え、各モジュールは、前記第１のレベルの１つのアクセスライン、前記第２のレベルの１つのアクセスライン、及び前記第３のレベルの１つのアクセスラインを少なくとも含み、前記少なくとも３つのアクセスラインは、相互に接続され、かつ、同一のドライバに接続される、請求項１２に記載のメモリデバイス。
【請求項15】
各モジュール内において、前記第１のレベルの前記アクセスライン及び前記第２のレベルの前記アクセスラインは、前記接続要素の一方の側に配列され、前記第３のレベルの前記アクセスラインは、前記接続要素の反対の側に配列される、請求項１４に記載のメモリデバイス。
【請求項16】
相互に積層されたメモリセルの４つのデッキを備え、前記４つのデッキは、アクセスラインの前記第１のレベルと前記第２のレベルとの間に全てが配列され、アクセスラインの前記第３のレベルは、その最上部に２つのデッキが配置され且つその底部に他の２つのデッキが配列されるように、配列され、前記第３のレベルの前記アクセスラインは、そのそれぞれ反対側に結合されたデッキへのアクセスをもたらすように構成される、請求項１２に記載のメモリデバイス。
【請求項17】
前記第１の複数のアクセスラインは、前記第２の複数のアクセスラインと同一であり、前記第３の複数のアクセスラインは、前記第１の複数のアクセスライン及び前記第２の複数のアクセスラインよりも厚い、請求項１６に記載のメモリデバイス。
【請求項18】
前記ドライバ信号は、前記アクセスラインの端において前記接続要素を介して印加される、請求項１２に記載のメモリデバイス。
【請求項19】
前記アクセスラインの方向に直交する方向に従って方位付けられたデータラインを備えた、請求項１２に記載のメモリデバイス。
【請求項20】
前記複数のデータラインは、複数のデータラインレベル上に配列され、データラインレベルは、前記第１のレベル、前記第２のレベル、及び前記第３のレベルの隣接するレベルの間にあり、前記メモリデバイスは、前記データラインに信号を駆動するように構成された複数のデータラインドライバと、
前記それぞれのデータラインドライバに前記データラインを電気的に接続するように構成された第２の接続要素と、
を更に備えた、請求項１９に記載のメモリデバイス。
【請求項21】
前記データラインドライバは、前記メモリデバイスの全ての前記データラインに対して実質的に同一であり、各データラインレベルの個々のデータラインは、同一のデータラインドライバに接続される、請求項２０に記載のメモリデバイス。
【請求項22】
前記メモリセルは、クロスポイント構成で配列される、請求項１２に記載のメモリデバイス。
【請求項23】
電子システムであって、プロセッサモジュールを含むホストデバイスと、
前記ホストデバイスに動作可能に結合されたメモリデバイスと、
を備え、
前記メモリデバイスは、
複数の多層デッキを含むマルチデッキ構成で配列されたメモリセルのアレイと、
第１のレベル内に配列された第１の複数のアクセスライン、第２のレベル内に配列された第２の複数のアクセスライン、及び前記第１のレベルと前記第２のレベルとの間の第３のレベル内に配列された第３の複数のアクセスラインを少なくとも含む複数のアクセスラインであって、前記第３の複数のアクセスラインは、前記複数のデッキのうちの２つのデッキの間に配列される、前記複数のアクセスラインと、
前記アクセスラインに信号を駆動するように構成された複数のドライバと、
前記アクセスラインをそれぞれの前記ドライバに電気的に接続するように構成された接続要素と、
を含み、
前記複数のドライバのうちの単一のドライバが前記少なくとも３つのレベルの各レベルの少なくとも１つのアクセスラインを駆動するように構成されるように、前記接続要素及び前記アクセスラインが配列され、
前記複数のドライバの前記ドライバは、実質的に同一である、
前記電子システム。
【請求項24】
メモリセルの前記アレイは、自己選択メモリ（ＳＳＭ）または３Ｄクロスポイント（３Ｄ Ｘ Ｐｏｉｎｔ）メモリを含む、請求項２３に記載の電子システム。
【請求項25】
マルチデッキ構成で配列されたメモリセルにアクセスする方法であって、複数の隣接するレベル上に配列された複数のアクセスラインのうちの１つのアクセスラインを、前記１つのアクセスラインに第１のドライバ信号を印加することによって選択することであって、前記第１のドライバ信号を印加することは、各隣接するレベルの少なくとも１つのアクセスラインに接続されたドライバを介して前記第１のドライバ信号を印加することを含む、前記選択することと、
第２のドライバ信号を印加することによって、複数のデータラインのうちの１つのデータラインを選択することと、
を含み、
各レベルの前記アクセスラインは、実質的に並列な行内に配列され、各行は複数のアクセスラインを含み、該複数のアクセスラインは、相互に続き、かつ、それらの間に、前記複数のアクセスラインを前記ドライバに電気的に接続する接続要素を収容するための空間を画定する、
前記方法。
【請求項26】
前記第１のドライバ信号は、全ての前記アクセスラインに対して等しい、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、特にマルチデッキメモリアレイについての改善されたアーキテクチャを有するメモリデバイスに関する。
【背景技術】
【0002】
メモリデバイスは、プログラム可能論理状態の形でデータを格納するように適合された複数のメモリセルを含む。例えば、バイナリメモリセルは、多くの場合、論理「１」（「セット」状態とも呼ばれる）または論理「０」（「リセット」状態とも呼ばれる）で示される２つの異なる論理状態にプログラムすることができる。格納されたデータにアクセスするためには、専用回路は、メモリデバイスに格納された論理状態を読み取る、または感知する場合がある。データを格納するためには、専用回路は、メモリデバイスに論理状態を書き込む、またはプログラムする場合がある。
【0003】
メモリデバイスは、携帯電話、携帯情報端末、ラップトップコンピュータ、デジタルカメラなどの多くの電子システムで使用されている。不揮発性メモリは、電源がオフに切り替えられたときにその内容を保持し（つまり、メモリセルは、外部電源がない場合にも、長期間、そのプログラムされた論理状態を維持することによって格納されたデータを保持することができる）、システムの電力サイクルの後に取り出される情報を格納するための優れた選択肢になる。いくつかの種類の不揮発性メモリデバイスは当該技術分野で既知であり、例えば読み取り専用メモリデバイス、フラッシュメモリデバイス、強磁気ランダムアクセスメモリ（ＲＡＭ）デバイス、磁気メモリストレージデバイス（例えば、ハードディスクドライブなど）、光メモリデバイス（例えば、ＣＤ－ＲＯＭディスク、ＤＶＤ－ＲＯＭディスク、Ｂｌｕ－ｒａｙディスクなど）、相変化メモリ（ＰＣＭ）デバイス、その他を含み得る。
【0004】
メモリセルは、記憶要素、例えば、選択デバイス、例えば、導電ラインのペアとの間、例えば、アクセスラインとデータ／感知ラインとの間の選択素子、例えば、オボニック閾値スイッチ（ＯＴＳ）またはダイオードなどのスイッチング素子と直列の相変化要素を含むセルスタックを含んでもよい。メモリセルは、２つの導電ラインの交点に位置し、それに適切な電圧を印加することを介して「選択」され得る。
【0005】
メモリセルは、積層されたメモリアレイデッキ（すなわち、ティア）を有する三次元配列に組み込まれることが多い。しかしながら、そのような配列は、各々のメモリアレイデッキと関連付けられた配線が、ワードラインドライバ及び／又は周辺回路などの回路に拡張される必要があることに起因して、複雑になることがある。その上、マルチデッキ構成は通常、アクセスラインの異なるグループに対して異なるドライバが使用されるようになる。積層されたメモリアレイデッキにより利用のために適切な配線配列（例えば、ワードライン／ビットライン配列）を開発することが望ましい。
【図面の簡単な説明】
【0006】
【図1】例示的なメモリセルを例示するブロック図である。
【図2】例示的なメモリアレイの一部分を概略的に例示する。
【図3】セルアレイの４デッキ構成を概略的に例示する。
【図5】本開示の実施形態に従った、マルチデッキアレイについてのワードラインとドライバとの間の接続を概略的に例示する。
【図6】メモリセル位置とそれらをアドレス指定する導電ラインとの間の関係を表すトーラスの例示である。
【図7】本開示に従った、メモリデバイスを含むシステムの概略ブロック図を示す。
【図8】本開示に従った、方法のステップを表すフローチャートである。
【発明を実施するための形態】
【0007】
これらの図を参照して、マルチデッキメモリアレイについての改善された導電ラインアーキテクチャのためのデバイス、システム、および方法が本明細書で開示される。
【0008】
以下の詳細な説明では、特許請求される主題の完全な理解をもたらすために、特定の詳細が多数示される。しかしながら、特許請求される主題は、これらの特定の詳細なしに実施され得ることは当業者によって理解されよう。他の例では、特許請求される主題を曖昧にしないよう、当業者によって既知である方法、装置、及び／又はシステムは詳細には説明されていない。
【0009】
不揮発性メモリは、電源がオフに切り替えられたときにその内容を保持し、システムの電力サイクルの後に取り出される情報を格納するための優れた選択肢になる。フラッシュメモリは、格納されたデータを保持する不揮発性メモリのタイプであり、アクセス時間が非常に速いという特徴がある。さらに、一度に１バイトではなく、ブロック単位で消去できる。消去可能メモリの各ブロックは、行及び列のマトリックスに配列された複数の不揮発性メモリセルを含む。各セルは、アクセスライン及び／又はデータラインに結合される。アクセスライン及びデータラインの電圧を操作することによって、セルはプログラム及び消去される。
【0010】
図１は、本開示に従った、アレイ内に配列することができる例示的なメモリセル１００のブロック概略図を例示する。
【0011】
図１に示す実施形態では、メモリセル１００は、アクセスライン１０４と１０６との間に記憶材料１０２を含む。アクセスライン１０４、１０６は、メモリセル１００に書き込み、メモリセル１００から読み取る回路１４２とメモリセル１００を電気的に結合する。用語「結合された」は、直接的にまたは間接的にのどちらかで物理的に、電気的に、及び／又は通信可能に接続された要素を指す場合があり、本明細書では用語「接続された」と交換可能に用いられ得る。物理的な結合は直接的な接触を含む可能性がある。電気的な結合は、コンポーネント間の電気的な流れ及び／又はシグナリングを可能にするインタフェースまたは相互接続を含む。通信結合は、コンポーネントがデータを交換することを可能にする有線接続及び無線接続を含む接続を含む。
【0012】
一実施形態では、記憶材料１０２は、記憶効果を示す自己選択材料を含む。自己選択材料は、別個のセレクタ要素を必要とせずに、アレイ内のメモリセルの選択を可能にする材料である。したがって、図１は、「セレクタ／記憶材料」としての記憶材料１０２を示す。メモリセルにアクセスするための回路により、材料が（例えば、書き込み操作を介して）複数の状態の１つになり、後に（例えば、読み取り操作を介して）プログラムされた状態になる可能性がある場合、材料は記憶効果を示す。メモリセルに（例えば、読み取り操作及び書き込み操作を介して）アクセスするための回路は、一般に「アクセス回路」と呼ばれ、アクセス回路１４３に関して以下にさらに説明される。アクセス回路は、記憶材料１０２を特定の状態にすることによってメモリセル１００に情報を格納することができる。記憶材料１０２は、特定のメモリセルをアドレス指定し、メモリセルの状態が何であるのかを決定することを可能にするために、例えば、Ｔｅ－Ｓｅ合金、Ａｓ－Ｓｅ合金、Ｇｅ－Ｔｅ合金、Ａｓ－Ｓｅ－Ｔｅ合金、Ｇｅ－Ａｓ－Ｓｅ合金、Ｔｅ－Ａｓ－Ｇｅ合金、Ｓｉ－Ｇｅ－Ａｓ－Ｓｅ合金、Ｓｉ－Ｔｅ－Ａｓ－Ｇｅ合金などのカルコゲニド材料、または記憶素子とセレクタの両方として機能することができる他の材料を含む場合がある。したがって、一実施形態では、メモリセル１００は、メモリセルを選択するためのセレクタ要素と、論理状態、つまりセルの所与の極性に関連する状態を格納するためのメモリ要素の両方の機能を果たす材料の単一層を含む自己選択メモリセルである。
【0013】
一実施形態では、記憶材料１０２は相変化材料である。相変化材料は、完全に非晶質状態と完全に結晶状態との間のスペクトル全体にわたって、概ね非晶質状態と概ね結晶状態との間で電気的に切り替えることができる。メモリセル１００は、アクセスライン１０４と１０６との間に選択デバイス（図示せず）をさらに含みんでもよく、選択デバイスは、記憶材料１０２に直列に結合され得る。別の実施形態では、記憶材料１０２は、相変化材料ではない。記憶材料１０２が相変化材料ではない一実施形態では、記憶材料は、相を変化させることなく２つ以上の安定状態の間で切り替えることができる。アクセス回路１４３は、特定の極性の電圧を印加して、記憶材料１０２を所望の安定状態にすることによってメモリセル１００をプログラムすることができる。
【0014】
そのような一実施形態では、メモリセル１００をプログラムすると、メモリセル１００は、「閾値になる（ｔｈｒｅｓｈｏｌｄ）」か、または「閾値イベント」を経験する。メモリセルが、（例えば、プログラム電圧パルス中に）閾値になると、メモリセルは、後続の電圧（例えば、特定の大きさ及び極性の読み取り電圧）の印加に応えて、メモリセルに一定の閾値電圧を示させる物理的な変化を経験する。したがって、メモリセル１００をプログラムすることは、所与の極性の電圧を印加して、プログラム閾値イベントを誘発させることを含む可能性があり、プログラム閾値イベントにより、メモリセル１００は、同じまたは異なる極性の後続の読み取り電圧で特定の閾値電圧を示す。そのような一実施形態では、記憶材料１０２は、閾値イベントを誘発することによってプログラムすることができる自己選択材料（例えば、非相変化カルコゲニドまたは他の自己選択材料）である。
【0015】
上述のように、アクセスライン１０４、１０６は、メモリセル１００を回路１４２と電気的に結合する。アクセスライン１０４、１０６は、それぞれ、ビットライン及びワードラインと称されてもよい。ワードラインはメモリアレイ内の特定のワードにアクセスするためであり、ビットラインはワード内の特定のビットにアクセスするためである。アクセスライン１０４、１０６は、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む１つ以上の適切な金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性金属窒化物、タンタルケイ化物、タングステンケイ化物、ニッケルケイ化物、コバルトケイ化物及びチタンケイ化物を含む導電性金属ケイ化物、ＴｉＳｉＮ及びＷＳｉＮを含む導電性金属ケイ化物窒化物、ＴｉＣＮ及びＷＣＮを含む導電性金属炭化物窒化物、またはいずれかの他の適切な導電性材料から成ってもよい。
【0016】
一実施形態では、電極１０８は、記憶材料１０２とアクセスライン１０４、１０６との間に配置される。電極１０８は、アクセスライン１０４、１０６を記憶材料１０２と電気的に結合する。電極１０８は、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコン及びｐドープポリシリコンなどの１つ以上の導体材料及び／もしくは半導体材料、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性金属窒化物、タンタルケイ化物、タングステンケイ化物、ニッケルケイ化物、コバルトケイ化物及びチタンケイ化物を含む導電性金属ケイ化物、ＴｉＳｉＮ及びＷＳｉＮを含む導電性金属ケイ化物窒化物、ＴｉＣＮ及びＷＣＮを含む導電性金属炭化物窒化物、ＲｕＯ２を含む導電性金属酸化物、または他の適切な導電性材料から成ってもよい。
【0017】
再度回路１４２を参照すると、アクセスライン１０４、１０６は、一実施形態によれば、回路１４２をメモリセル１００に通信可能に結合する。回路１４２は、アクセス回路１４３及び感知回路１４５を含む。回路は、受信または格納した情報、出力情報、及び／又は格納情報に対してアナログ演算または論理演算を実行するために電気的に結合された電子コンポーネントを含む。ハードウェア論理は、データ処理に係る論理演算などの論理演算を実行するための回路である。一実施形態では、アクセス回路１４３は、電圧パルスをアクセスライン１０４、１０６に印加して、メモリセル１００に書き込むまたはメモリセル１００を読み取る。用語「書き込む」及び「プログラムする」は、メモリセルに情報を格納する動作を説明するために交換可能に用いられる。メモリセル１００に書き込むために、アクセス回路は、メモリセル１００を選択し、メモリセル１００をプログラムすることができる、アクセスライン１０４、１０６に特定の大きさ及び極性の電圧パルスを印加する。
【0018】
例えば、アクセス回路１４３は、１つの極性のパルスを印加してメモリセル１００を１つの論理状態にプログラムし、異なる極性のパルスを印加してメモリセル１００を異なる論理状態にプログラムする。アクセス回路１４３は次に、メモリセルのプログラム極性の結果として異なる論理状態を区別することができる。例えば、メモリ読み取りの場合、アクセス回路１４３は、特定の大きさ及び極性の電圧パルスをアクセスライン１０４、１０６に印加し、これによって感知回路１４５が検出できる電気的応答が生じる。電気的応答を検出することは、例えば、アレイの所与のメモリセルの端子にわたる電圧降下（例えば、閾値電圧）、所与のメモリセルを通る電流、及び所与のメモリセルの閾値イベントの１つまたは複数を検出することを含むことができる。いくつかの場合、メモリセルの閾値電圧を検出することは、セルの閾値電圧が、例えば読み取り電圧など基準電圧よりも低いまたは高いと判断することを含むことができる。アクセス回路１４３は、読み取りシーケンスの電圧パルスの１つまたは複数に対する電気的応答に基づいてメモリセル１００の論理状態を決定することができる。
【0019】
読み取り電圧の印加時に生成される電流は、このようにして論理状態記憶要素の電気抵抗によって決定されるメモリセルの閾値電圧に依存する。例えば、第１の論理状態（セット状態）は、限られた量の電流に相当し得、第２の論理状態（例えば、リセット状態）は無電流または無視できるほど小さい電流に相当し得る。代わりに、第１の論理状態は電流閾値よりも高い電流に相当し得るが、第２の論理状態は、電流閾値よりも低い電流に相当し得る。
【0020】
メモリセル１００は、メモリセルの一例である。他の実施形態は、追加の材料の層または図１に例示されたのとは異なる材料の層を有するメモリセルを含むことができる（例えば、記憶材料とアクセスラインとの間の薄い誘電材料）。
【0021】
図２は、一実施形態による、図１のメモリセル１００などのメモリセルを含むことができる、メモリセルアレイ２００の一部分を示す。メモリセルアレイ２００は、三次元クロスポイントメモリ構造（３ＤＸポイント）の一例である。メモリセルアレイ２００は、図１に関して説明されるアクセスライン１０４、１０６と同じまたは類似している可能性がある複数のアクセスライン２０４、２０６を含む。アクセスライン２０４、２０６は、ビットライン及びワードラインと呼ばれる場合がある。図２に示す実施形態では、ビットライン（例えば、アクセスライン２０４）は、ワードライン（例えば、アクセスライン２０６）に直交している。記憶材料２０２（図１の記憶材料１０２など）は、アクセスライン２０４、２０６の間に配置される。図１に関連して開示されたように、記憶材料２０２は、いくつかの実施例では、自己選択記憶材料であってよく、記憶材料２０２は、他の実施例では、選択デバイス（図示せず）に直列に結合されてもよい。一実施形態では、「クロスポイント」は、ビットラインとワードラインとの間の交点に形成される。メモリセルは、ビットライン及びワードラインが交差するビットラインとワードラインとの間の記憶材料２０２から作成される。一般的に言えば、交点はメモリセルのアドレスを定義する。記憶材料２０２は、図１に関して上記説明された記憶材料１０２などのカルコゲニド材料であってもよい。一実施形態では、アクセスライン２０４、２０６は、図１に関して上記説明されたアクセスライン１０４、１０６などの１つ以上の導電性材料から成る。単一のレベルまたは層のメモリセルが図２に示されているが、以下にそれが示されるように、メモリセルアレイ２００は、（例えば、ｚ方向に）複数のレベルまたは層のメモリセルを含むことができる。
【0022】
図１及び図２は、メモリセル及びアレイの一例を示す。理想的には、メモリデバイスのすべてのメモリセルは、同じ（公称）抵抗率、したがって同じ論理状態に対する同じ閾値電圧を特徴とする必要があり、閾値電圧はメモリセルに電流を伝導させるためにメモリセルに印加される電圧、つまり上記に定められるように、端子間に導電経路を作成するために必要とされる電圧の最小値である。しかしながら、同じ論理状態にプログラムされた異なるセルは、いくつかの要因のために（例えば、いくつかの読み取り－書き込み操作の実行及び／又は製造公差により生じる相変化材料の電気特性の変動など）実際に異なる抵抗率の値を示すので、各論理状態は、それぞれの抵抗率分布（通常、ガウスタイプの分布）に、したがってそれぞれの閾値電圧の分布に関連付けられる。
【0023】
セルの論理状態を評価するために、読み取り操作は、セルの閾値電圧がどの閾値電圧分布に属するのかを評価するために実施される。例えば、読み取り電圧は、アクセスラインを介してセルに印加されてもよく、セルの論理状態は、該読み取り電圧に応答して電流（の存在または不在）に基づいて評価され、電流（の存在または不在）はセルの閾値電圧に依存する。適切な電圧差が２つの端子間に印加されると、セルは閾値になる（例えば、セルは導電性になる）。そのような電圧差は、例えばワードライン端子などの一方の端子を負電圧（例えば、選択電圧）にバイアスし、ビットライン端子などの他方の端子を正の電圧（例えば、読み取り電圧）にバイアスするなど、異なる方法で入手し得る。他のバイアス構成は、同じ効果を生じさせ得る（例えば、ワードラインとビットライン両方の端子が正電圧にバイアスされる、またはワードライン端子が基準電圧、例えば接地電圧にバイアスされ、ビットライン端子が正電圧にバイアスされる）。
【0024】
言い換えると、アクセスオペレーションと称されてもよい読み取り及び書き込みは、ワードライン２０６及びビットライン２０４を活性化または選択することによって、メモリセル上で実行されてもよい。本分野において既知であるように、ワードライン２０６は、行ライン、感知ライン、及びアクセスラインとしても既知であってもよい。ビットライン２０４は、ディジットライン、列ライン、データラインと共に、アクセスラインとしても既知であってもよい。ワードライン及びビットライン、またはそれらの同等物への言及は、理解またはオペレーションの損失なしに交換可能である。例えば、アクセスラインは、ワードラインであってもよく、データラインは、ビットラインであってもよい。ワードライン２０６及びビットライン２０４は、図２を参照して前に示されたように、アレイを作成するために交互に垂直（または、ほぼ垂直）であってもよい。メモリセルのタイプ（例えば、ＦｅＲＡＭ、ＲＲＡＭなど）に応じて、例えば、プレートラインなどの他のアクセスライン（図示せず）が存在してもよい。メモリデバイスにおいて使用されるメモリセルのタイプ及び／又は特定のアクセスラインに基づいて、メモリデバイスの厳密なオペレーションが改変されてもよいことを認識されるべきである。ワードライン２０６またはビットライン２０４を活性化または選択することは、専用ドライバを介してそれぞれのラインに電圧を印加することを含んでもよい。１つのワードライン及び１つのビットラインを活性化することによって、それらの交点において単一のメモリセル２０２にアクセスすることができる。メモリセルにアクセスすることは、メモリセルを読み取ることまたはメモリセルに書き込むことを含んでもよい。
【0025】
メモリセルにアクセスすることは、行デコーダ及び列デコーダ（図示せず）を通じて制御されてもよい。例えば、行デコーダは、メモリコントローラから行アドレスを受信してもよく、受信した行アドレスに基づいて適切なワードラインを活性化してもよい。同様に、列デコーダは、メモリコントローラから列アドレスを受信し適切なビットラインを活性化する。
【0026】
よって、要約すると、「クロスポイント」は、アクセスラインがメモリセルの異なるノードに接続するように、メモリセルと関連付けられたアクセスラインが相互にトポロジ的に交差するようにメモリセルが形成される場所を指す。クロスポイントアーキテクチャは、アクセスラインの最小ピッチによって決定される理論的な最小セルエリアを可能にする。
【0027】
三次元クロスポイントアーキテクチャは、メモリセルの１つよりも多い「デッキ」、よって、マルチデッキメモリアレイを構成することを可能にし、マルチデッキメモリアレイは、基板層内に構築された支持回路の上にある。三次元クロスポイントアーキテクチャ内で、メモリデバイスは理想的には、メモリタイルと呼ばれる区画に小分割されてもよい。メモリデバイスは、アレイ内に該区画（例えば、メモリタイル）を配列することによって形成されてもよい。
【0028】
したがって、三次元クロスポイントメモリデバイスの有利な点は、相互の最上部に複数のメモリセルを積層する能力であり、メモリセルの各層は、デッキと称される。追加のワードライン及び／又はビットラインを設けることによって、メモリセルがワードライン及びビットラインの交点に位置することを理由に、メモリアレイの密度を増大させることができる。例えば、２つのデッキメモリアレイについて、ビットライン層が２つのワードライン層の間で挟まれてもよい。
【0029】
したがって、集積回路メモリデバイスは、典型的には基板上で形成された材料の複数の層を含んでもよい。材料層は、異なる要素を相互接続する、金属レベルまたは平面としても既知である、導電金属層を含む。各金属レベルは、メモリセルをアドレス指定するためのワードライン及びビットラインを含むことができる細長の導電ラインを含んでもよい。同一の垂直レベルにおいて１つまたは複数の層から成形された導電ラインは、集合的に、金属レベルまたは平面とも称されてもよく、個々のラインは、ドープされた半導体層（例えば、ポリシリコン）などの非金属導体または金属窒化物、金属炭化物、及び金属ケイ化物などの金属合金から材料を形成することができるが、導電／金属ラインまたはワイヤと称されてもよい。金属レベルの間に成形された接点は、垂直コネクタと称されてもよい。そのような垂直コネクタは、それらが接続する導電ラインとは別個に形成されてもよく、または二重ダマシン工程において重なり合う導電ラインと同時に成形されてもよい。異なる方式において、異なるタイプのメモリセルがアクセスされてもよく、読み取られてもよく、及びプログラムされてもよいが、ワードライン及びビットラインは典型的には、また既知であるワードラインドライバ回路及びビットラインドライバ回路、並びに行ドライバ及び列ドライバにそれぞれ結合される。
【0030】
複数の金属レベルを含むマルチデッキ構成では、いくつかのケースでは、ワードラインは、メモリセルの上位デッキ及び下位デッキによって共有されてもよく、その結果ワードラインは、上位デッキ及び下位デッキ内の両方のメモリセルに同時にアクセスすることができる。いくつかのケースでは、ビットラインは、同様に共通であってもよい。４デッキメモリアレイでは、３つのワードラインレベルまたは層は、２つのビットラインレベルまたは層と交換されてもよい。いくつかの実施形態では、アレイとドライバ回路の層などの下位層との間の接続を行うために、グルー層（図示せず）（例えば、更なる金属層）が設けられてもよい。
【0031】
図３は、マルチデッキ構成内に配列されたメモリセルの三次元アレイ３００の二次元スキームを例示する。本開示の図は、メモリアレイの様々なコンポーネント及び特徴の例示的な概略表現である。そのようにして、メモリアレイ内のそれらの実際の物理的寸法または位置ではなく、機能的相互関係を例示するためにメモリアレイ３００のコンポーネント及び特徴が示されることを認識されるべきである。メモリアレイ３００は、異なる状態を記憶するようにプログラム可能である記憶材料３０２（以下で「セル」とも称される、図１及び図２の参照符号１０２及び２０２のそれぞれと同様である）を含む。各メモリセル３０２は、相互の最上部に積層されてもよく、本開示が特定の数のデッキに限定されず、他の構成が可能であると理解されることになる場合でさえ、メモリセルの多層デッキ、特に、図３の実施例における４つのデッキを結果としてもたらす。
【0032】
上記言及されたように、アレイ３００のセル３０２は、ビットライン３０４及びワードライン３０６を介してアクセスされ、この目的のために、そのようなラインは、専用ドライバに接続される。ビットライン３０４及びワードライン３０６は、図１及び２のビットライン１０４／２０４及びワードライン１０６／２０６のそれぞれと同様であってもよい。概して、各々のメモリアレイデッキと関連付けられた配線は、メモリアレイデッキへの周辺の回路に拡張する。
【0033】
図３はまた、それぞれのドライバ３０８へのワードライン３０６の接続を概略的に示す。より具体的に、図３は、ドライバ３０８ａに接続された、第１のワードライン３０６ａ及び同様に３０６ａとして示される第２のワードラインと共に、ドライバ３０８ｂに接続された第３のワードライン３０６ｂを含む例示的なメモリデバイスの一部を概略的に示す。
【0034】
図３は、必要性及び／又は状況に従って変化するいずれかの適切な数のワードラインをメモリデバイスが含むことができると理解される場合でさえ、レベルごとに１つのワードラインのみを示す二次元ビューである。より具体的に、本開示の実施形態に従って、メモリデバイスは、第１のレベルＬ１（例えば、第１のアクセスラインレベルＬ１）上に配列された第１の複数のワードライン３０６ａ、第２のレベルＬ２（例えば、第２のアクセスラインレベルＬ２）上に配列された、３０６ａとしても示される第２の複数のワードライン、及び第１のレベルＬ１と第２のレベルＬ２との間の第３のレベルＬ３（例えば、第３のアクセスラインレベルＬ３）上に配列された第３の複数のワードライン３０６ｂを含み、該レベルは、相互に実質的に並列である。以下で議論されるように、ワードライン３０６ａは、ドライバ３０８ａに接続され、ワードライン３０６ｂは、ドライバ３０８ｂに接続され、それらのドライバは、相互に異なる。
【0035】
図３の実施形態では、アレイ３００は、相互に対して積層されたメモリセルの４つのデッキを含む。より具体的に、４つのデッキ１～４は全て、ワードライン３０６ａの第１のレベルＬ１と第２のレベルＬ２との間に配列され、それらのワードラインは次いで、例えば、基板または周辺回路に結合される。２つのデッキ（すなわち、デッキ１及び２）がその片側上に配列され（すなわち、底部に）、他の２つのデッキ（すなわち、デッキ３及び４）がその反対側上に配列されるように（すなわち、最上部に）、第３のレベルＬ３のワードライン３０６ｂが配列され、それらのワードライン３０６ｂは、その反対側に接続された両方のデッキ、すなわち、図３の実施例におけるデッキ２及びデッキ３の両方へのアクセスをもたらすように構成される。したがって、図３の実施形態では、第１のレベルＬ１及び第２のレベルＬ２のワードライン３０６ａは、セルの単一のデッキ（すなわち、底部ワードラインについてのデッキ１及び最上部ワードラインについてのデッキ４）に結合されると共に、中間ワードラインである、第３のレベルＬ３のワードライン３０６ｂは、その反対側に２つのデッキに結合される。
【0036】
一実施形態では、第３のレベルＬ３のワードライン３０６ｂは、加工の問題に起因して、第１のレベルＬ１及び第２のレベルＬ２のワードライン３０６ａとは物理的に異なり、例えば、これらよりも厚い。これは、第３のレベルＬ３の中間ワードライン３０６ｂが経験する二重漏れを補償することができる。しかしながら、これは、ＲＣの不整合につながり、その結果、第３のレベルＬ３の中間ワードライン３０６ｂは、デバイスの他のワードラインとは異なるＲＣを有し、したがって、該異なるワードラインについての異なるドライバが適合される。この欠点は、図５を参照して以下で更に議論される構成によって解決される。
【0037】
いくつかの実施形態では、最上部及び底部のワードライン３０６ａは、共に短絡され、かつ、図３のドライバ３０８ａなどの共通ドライバ回路によって駆動されてもよい。そのようにして、４デッキメモリデバイスでは、それと同一のフットプリントを占有する単一のデッキメモリデバイスに対してワードラインドライバの数を２倍にすることができる。
【0038】
本開示に従ったメモリデバイスは、ワードライン３０６ａ及び３０６ｂの方向に直交する方向に従って方位付けられ、実質的に並列な平面上に位置するビットライン３０４をも含む。図３に表される実施例では、各ビットライン３０４は、その反対側に接続されたデッキのそれぞれのペア、すなわち、デッキ１及びデッキ２の両方（アクセスラインレベルＬ１及びＬ３の間のレベルにおけるビットラインについての）またはデッキ３及びデッキ４（アクセスラインレベルＬ３及びＬ２の間のレベルにおけるビットラインについての）へのアクセスをもたらす。ビットラインは、ビットラインドライバ（図示せず）によっても駆動される。
【0039】
図４は、既知の解決策に従ってワードラインとドライバとの間の相互接続の詳細を特に示す、アレイ４００（例えば、図３のアレイ３００に対応する）を概略的に例示する。図４の実施例では、図３のレベルＬ１～Ｌ３に対応して、いくつかのワードラインは、垂直に隣接するレベル（例えば、隣接するアクセスラインレベル）において配列される。
【0040】
より具体的に、図４に概略的に示されるように、第１のレベルＬ１及び第２のレベルＬ２のワードライン４０６ａ（図３のワードライン３０６ａに対応する）は、第３の中間レベルＬ３のワードライン４０６ｂ（図３のワードライン３０６ｂに対応する）とは異なり、その結果、後者は、ドライバ観点から異なるＲＣを有し、したがって、異なるワードラインは、ドライバ４０８ａ及び４０８ｂ（例えば、図３のドライバ３０８ａ及び３０８ｂに対応する）などの異なるドライバを必要とする。
【0041】
前に言及されたように、メモリアレイは、標準的な方式において繰り返されるメモリセルの複数のサブアレイ（「タイル」とも称される）に区画化されてもよく、ドライバ４０８ａ及び４０８ｂは、アクティブメモリアレイのフットプリントにわたって分散されてもよい。この実施例では、４つのサブアレイ４００ｓ１、４００ｓ２、４００ｓ３、及び４００ｓ４が存在する。ワードラインドライバ４０８ａ及び４０８ｂは、メモリセル４０２（図３のセル３０２に対応してもよい）の下にあり、サブアレイ４００ｓ１、４００ｓ２、４００ｓ３、及び４００ｓ４の周辺の近くにある、アクティブアレイのフットプリント内に実質的に位置してもよい。
【0042】
図示されるように、ワードラインドライバ４０８ａ及び４０８ｂは、それぞれのワードライン４０６ａ及び４０６ｂに結合される。ドットによって示されるように、ワードラインとそれらのドライバとの間の接続点Ｃ’は、所与のレベルの同一の行の２つの連続したワードラインの間で実質的に中心に位置付けられる。例えば、接続点Ｃ’は、該ワードラインを接続する、同一のレベルで、終端し、連続したワードラインの端の間のギャップにおいて形成されてもよい。図４のレイアウトに従って、所与のレベルの所与の行において、ギャップまたは空間Ｇ’によって他のペアによって分離される接続されたワードラインのペアが存在し、各ペアのワードラインは、接続点Ｃ’において同一のドライバに接続される。
【0043】
その上、１つのレベルの接続されたワードラインのペアは、隣接するレベルの接続されたワードラインのペアに対してスタガされてもよい。特に、図４の実施例では、ワードラインは、接続されたワードラインの隣接するペアが伸長のそれらの軸に沿って相互にシフトされるようにスタガされる。この構成では、全てのドライバは、アレイの下で適合され、アレイは、高密度にパッキングされた方式においてメモリセルと同一のフットプリントを共有する。
【0044】
図４の特定の実施例では、第１のレベルＬ１のワードライン４０６ａは、接続要素４０５、によって第２のレベルＬ２のワードライン４０６ａに接続され、接続要素４０５は、第１のレベルＬ１と第２のレベルＬ２との間にある第３のレベルＬ３の２つの連続し且つ終端した（すなわち、接続されていない）ワードライン４０６ｂの間に画定された、空間Ｇ’を通過する。第１のレベルＬ１及び第２のレベルＬ２のワードライン４０６ａは次いで、接続要素４０５によってドライバ４０８ａに接続され、この接続要素は、第３のレベルＬ３のワードライン４０６ｂの接続に対する空間障壁を表す。
【0045】
上記言及されたように、第３のレベルＬ３の接続されたワードライン４０６ｂのペアは、隣接するレベルの接続されたワードラインの隣接するペアに対してスタガされ、その結果、接続要素４０５を収容するためのギャップが第１のレベルＬ１において生じ、第３のレベルＬ３のワードライン４０６ｂは次いで、ドライバ４０８ｂに接続される。言い換えると、接続要素４０５は、ドライバ４０８ａ及び４８ｂへのワードラインレベルの接続の交互の配列を形成する、第１のレベルＬ１の２つの連続し且つ終端した（すなわち、接続されていない）ワードライン４０６ａの間で定義されたギャップＧ’を通過する。空間領域Ｇ’は、ソケット領域とも呼ばれてもよい。
【0046】
図示されるように、同一の行の上で、他のペアによって分離された接続されたワードラインのペア（すなわち、直列に接続された２つのワードライン分岐）が存在する。２つの接続されたワードラインのペアの代わりに、その中心位置においてドライバに接続された単一のワードラインが存在する構成を開発することも可能である。
【0047】
図４が４つのサブアレイを示す場合でさえ、この構造は、いずれかの適切な数のサブアレイ及び対応するワードラインに対して繰り返されてもよいことに留意されよう。
【0048】
前に言及されたように、中心ワードライン４０６ｂが外部ワードライン４０６ａとは物理的に異なるので（及び、異なるＲＣを有する）、２つの異なるドライバ（すなわち、ワードライン４０６ａについてのドライバ４０８ａ及びワードライン４０６ｂについてのドライバ４０８ｂ）が適合されるべきであり、それは、２つの異なるワードライングループについての異なる挙動につながり、それは、ワードライン阻害を補償するための時間損失及び困難につながる。
【0049】
図５は、本開示の実施形態に従った、ワードラインとドライバとの間の相互接続を特に示す、マルチデッキアレイ５００を概略的に例示する。図４にあるように、図５の実施形態のアクセスラインは、図３及び４のレベルＬ１～Ｌ３に対応することができる、垂直に多層の隣接するレベル（例えば、アクセスラインレベルＬ１、Ｌ２、及びＬ３）上に複数に配列される。図５のワードライン５０６ａは、図４のワードライン４０６ａに対応してもよく、図５のワードライン５０６ｂは、図４のワードライン４０６ｂに対応してもよい。
【0050】
本開示に従って有利には、隣接するレベルのアクセスラインは、同一のドライバに接続される。より具体的に、図５に示されるように、同一のドライバ５０８は、複数の隣接するレベル、例えば、アクセスラインレベルの各レベルの少なくとも１つのアクセスラインを駆動するように構成される。
【0051】
図５に示される本開示の実施形態に従って、それぞれの隣接するレベルの個々のワードラインは、相互に接続され、接続要素５０５を介して同一のドライバ５０８に接続され、デバイスの全てのドライバ５０８は、メモリデバイスの全てのワードラインに対して実質的に同一であり、よって、上記言及された欠点を解決する。
【0052】
【0053】
本開示の実施形態では、各レベルにおけるワードラインは、実質的に並列な行内に配列され、各行は、相互に続き、接続要素５０５を収容するためのそれらの間のギャップまたは空間Ｇを定義する複数のアクセスラインを含む。言い換えると、各行に沿って、ワードライン部分は空間Ｇによって相互に分離され、接続要素５０５との接続Ｃは、ワードラインの端において該空間Ｇ内に形成される。
【0054】
より具体的に、図５の実施形態に従って、ワードラインレイアウトは、４デッキアレイのために設計され、第３のレベルＬ３は、２つのデッキがワードライン５０６ｂの最上部に配列され、他の２つのデッキが該ワードライン５０６ｂの底部に配列されるように配列され、ワードライン５０６ｂは、他のワードライン５０６ａよりもサイズが大きく、その反対側に結合されたセルデッキへのアクセスをもたらすように構成される。
【0055】
更により具体的に、図５の実施形態に従って、前に言及されたように、ワードラインレイアウトは、第１のレベルＬ１（例えば、アクセスラインレベルＬ１）内に配列された第１の複数のワードライン５０６ａ、第２のレベルＬ２（例えば、アクセスラインレベルＬ２）内に配列された、参照符号５０６ａによっても示される第２の複数のワードライン、及び第１のレベルＬ１と第２のレベルＬ２との間の第３のレベルＬ３（例えば、アクセスラインレベルＬ３）内に配列された第３の複数のワードライン５０６ｂを含み、第３の複数のワードライン５０６ｂは、複数のデッキの２つのデッキの間に配列される。有利には、複数のドライバ５０８の単一のドライバが各々のレベルＬ１～Ｌ３の少なくとも１つのアクセスラインを駆動するように構成されるように、接続要素５０５並びにワードライン５０６ａ及び５０６ｂが配列される。
【0056】
このレイアウトは、ワードラインＲＣを平衡させ、１つの種類のドライバのみを採用することを可能にする。単一の接続要素５０５を介して各レベルの１つのワードラインを共に接続することによって、異なるレベルの接続されたワードラインのそのようなアセンブリは、１つの単一のＲＣ負荷を提示し、１つのドライバ５０８のみが該接続要素５０５を介して接続されてもよい。接続されたワードラインのこのアセンブリは次いで、アレイ内のモジュールＭとして繰り返されてもよく、全ての該モジュールＭは、同一のＲＣを有し、同一の種類のドライバに接続される。したがって、言い換えると、本開示の実施形態に従って、メモリデバイスは、アクセスラインの繰り返すモジュールＭを含み、各モジュールＭは、各レベルの１つのアクセスラインを含み、該アクセスラインは、相互に接続され、同一のドライバに接続される。
【0057】
その上、各モジュールＭ内で、隣接するアクセスラインは、接続要素５０５の反対側に接続され、よって、アンビギュイティなしにアレイの全てのセルにアクセスすることを可能にする。
【0058】
より具体的に、図５の実施形態に従って、各々のモジュールＭは、第１のレベルＬ１の少なくとも１つのアクセスライン、第２のレベルＬ２の１つのアクセスライン、及び第３のレベルＬ３の１つのアクセスラインを含み、それらのアクセスラインは、相互に接続され、接続要素５０５を介して同一のドライバ５０８に接続される。第１のレベルＬ１のアクセスライン及び第２のレベルＬ２のアクセスラインは、接続要素５０５の片側上に配列され、一方で、第３のレベルＬ３のアクセスラインは、該接続要素５０５の反対側上に配列される。
【0059】
接続要素５０５は、ワードラインとアレイの下位レベルとの間に成形された垂直コネクタである。例えば、動作中、電気信号は、その間に配列された複数の相互接続金属レベル（図示せず）を通じて接続要素５０５を介してワードラインと複数のワードラインドライバ５０８との間で通信されてもよい。
【0060】
接続要素５０５は、同一のレベル内の近隣のワードライン内に成形された空間Ｇを通じて経路指定される。図５の実施形態では、隣接するレベルの空間Ｇは、相互に位置合わせされ、その結果、接続要素５０５は、該空間Ｇを介して全てのレベルを通過することができる。言い換えると、空間Ｇは、該空間Ｇの反対側上に配列された終端したワードラインの端の間の領域内で形成され、それは、上位／下位金属レベルのワードラインを接続する垂直コネクタ５０５についての余地を生じさせる。
【0061】
図４に関して既に示されたように、実施形態では、垂直細長コネクタは、いわゆるソケット領域内でワードラインに接続される。
【0062】
ドライバグループをより小さなピースに分解し、分散方式において接続点を置くことによって全てのドライバ５０４をアレイの下に置くことができるので、図４のレイアウトに関して示された全ての有利な点がなおも、本開示に従って図５のレイアウト内で維持される。また、接続点から最も遠いセルへの導体に沿った距離が減少する。実施例として、回路複雑度または加工複雑度を緩和することにおいてそれらの利点を明らかにすることができる。
【0063】
各レベルの接続されたワードラインの繰り返すモジュールを含む、図５のレイアウトによって、ワードラインの平衡していないＲＣが克服されるので、全ての上記有利な点は、デバイスの改善した性能と共に達成され、該モジュールは、同一のＲＣを有し、同一の種類のドライバに接続される。１つのドライバのみを有することは、デバイスの回路レイアウトを簡易化する。その上、１つよりも多い種類のドライバの存在が信号の確率的分散を結果としてもたらし、それは、読み込み性能などのデバイス性能に悪影響を及ぼすことがあることが知られている。したがって、提案された解決策は、単純且つ効果的な方式においてマルチデッキアレイにおけるこの欠点を解決する。
【0064】
より具体的に、開発される必要がある１つの種類のドライバのみが存在し、それは、複雑度が緩和することにつながる。本開示の実施形態はまた、異なるデッキのワードラインのバイアスの間の差を低減させる。その上、本開示に従って、全てのコードワードは、他のコードワードのデッキごとに同一の数のセルを有すると共に、既知の解決策に従って（例えば、図３の解決策）、１つのコードワードは、第１のデッキ及び第４のデッキ内でのみセルを有し、別のコードワードは、第２のデッキ及び第３のデッキ内でのみ有し、よって、デッキがその他に対して不良である場合、そのデッキを参照するコードワードは、より高い確率の誤りを有し、本開示に従って、例えば、図５の実施形態に従って、この欠点が解決される。
【0065】
本開示の更なる実施形態では第２のレベルＬ２のワードライン５０６ａは、全て接続されてもよく、それは、該第２のレベルＬ２内で接続されたワードラインの行を生成する。
【0066】
同様に、いくつかの実施形態では（図示せず）、メモリデバイスは、データラインに信号を駆動するように構成された複数のデータラインドライバ及びそれぞれのデータラインドライバにデータラインを電気的に接続するように構成された第２の接続要素を更に含み、データラインドライバは、メモリデバイスの全てのデータラインに対して実質的に同一である。各データラインレベルの個々のデータラインは、同一のデータラインドライバに接続されてもよい。例えば、第１のデータラインレベル上の第１のビットライン及び第１のデータラインレベルとは異なる第２のデータラインレベル上の第２のビットラインは、同一のデータラインドライバに結合されてもよい。いくつかの実施形態では、第１のビットライン及び第２のビットラインは、第２の接続要素の反対側上にあってもよい。第２の接続要素は、異なるデータラインレベルにおいて該空間の反対側上に配列された終端したビットラインの端の間の領域内に成形された空間内に収容されてもよい。メモリデバイスは、データラインの繰り返すモジュールを含んでもよく、各データラインモジュールは、各レベルの１つのデータラインを含み、該データラインは、相互に接続され、同一の第２のドライバに接続される。
【0067】
更に、図５において破線によって示されるように、アクセスラインの開示されたアーキテクチャは、アレイの周辺にあるダングリングラインにつながる。しかしながら、アレイの１つの端上の孤立したセル及びドライバをアレイの反対エッジ上の孤立したセル及びドライバと整合させることができることを理由に、結果として生じる接続は、アレイの１つのエッジ上のアクセスラインがアレイの反対エッジ上のアドレスメモリセルへの円筒形状を包み込むように電気的に振る舞う。隣接するタイルの上にあるメモリセルと接続するためのアクセスラインの拡張は、隣接するタイルのかみ合いを表し、周辺タイルは、連続したメッシュを成すよう、アレイの反対側上のタイルとかみ合うことができる。論理的な「ラップ」効果がワードライン及びビットラインの両方の次元において適用されることを理由に、メモリセルのアレイ及びそれらをアドレス指定する導電ラインは、複数のワードライン６０６及び複数のビットライン６０４を示す、図６に例示されるようなトーラス６００の表面上で論理的に表されてもよい。ワードライングループ６０６は、隣接するタイルに対して繰り返したワードラインセグメントまたは部分の集合を表す。同様に、ビットライングループ６０４は隣接するタイルに対して繰り返したビットラインセグメントまたは部分の集合を表す。タイルの集合の上境界上のタイルの外側に延長するラインは、タイルの底境界に延長するラインに一致する。同様に、タイルの左境界に延長するラインは、そのタイルの右境界に延長するラインに一致する。シリコンウェーハの平面上のこの論理環状体表面平面のマッピングを達成するために、復号回路の一部の複製を伴うことができる。連続したタイルまたはパッチの集合に対していずれかのそのような復号オーバヘッドを償却することができる。
【0068】
図７は、本開示に従った、アーキテクチャを含む電子システム７００’の高レベルの概略図である。システム７００’は、同様にメモリセル７０２のアレイ、及びメモリセル７０２に動作可能に結合された回路部分７０１を含むメモリデバイス７００を含み、メモリデバイス７００は、図５のレイアウトを有する複数のアクセスラインを含んでもよく、図７のメモリデバイスのメモリセル７０２は、図１、２、３、４、及び５のメモリセル１０２、２０２、３０２、４０２、及び５０２にそれぞれ対応してもよい。
【0069】
一実施形態では、回路部分７０１は、１つ以上のメモリセルの電気的応答を検出するために、アクセス回路および感知回路を含む。一実施形態では、感知回路は感知増幅器を含む。一実施形態では、回路部分７０１は、１つ以上のレジスタを含む。さらに、一実施形態では、回路部分７０１は復号回路も含む。
【0070】
メモリデバイス７００は、例えば、ホスト７２０によるコマンドに応えてメモリアクセスコマンドを生成する制御論理を表すメモリコントローラ７０６を含む。メモリコントローラ７０６は、メモリセル７０２にアクセスする。一実施形態では、ホストプロセッサ７２１と動作可能なように結合されるメモリコントローラ７０６はまた、本開示が特定のアーキテクチャによって限定されていなくても、特にホストプロセッサ７２１の一部として、ホスト７２０で実装することができる。メモリコントローラ７０６は、前に開示されたような、所望のワードライン及びビットラインを活性化するために、行アドレス信号及び列アドレス信号を生成してもよい。メモリコントローラ７０６はまた、メモリアレイの動作中に使用される様々な電圧または電流を生成及び制御することができる。例えば、１つ以上のメモリセルにアクセスした後、それは、放電電圧をワードラインまたはビットラインに印加することができる。
【0071】
複数の信号ラインは、メモリコントローラ７０６をメモリセル７０２と、及び論理回路部分７０１と結合する。例えば、そのような信号ラインは、クロック、コマンド／アドレス及び書き込みデータ（ＤＱ）、読み取りＤＱ、及びゼロ以上の他の信号ラインを含んでもよい。メモリコントローラ７０６は、このようにして適切なバスを介してデバイスのメモリ部分に動作可能なように結合される。
【0072】
メモリセル７０２は、システム７００’のメモリリソースを表す。一実施形態では、メモリセル７０２のアレイは、ワードライン（行）及びビットライン（行の中の個々のビット）の制御を介してアクセスされるデータの行として管理される。一実施形態では、メモリセルのアレイ７０２は、図２のメモリセルアレイ２００などの３Ｄクロスポイントアレイを含む。メモリセルのアレイ７０２は、別々のチャンネル、ランク、及びメモリのバンクとして編成することができる。
【0073】
一実施形態では、メモリコントローラ７０６は、リフレッシュロジック７６１を含む。一実施形態では、リフレッシュロジック７６１は、リフレッシュの場所、及び実行するリフレッシュのタイプを示す。リフレッシュロジック７６１は、メモリ内で自己リフレッシュをトリガし、リフレッシュコマンドを送信してリフレッシュ操作の実行をトリガすることによって外部リフレッシュを発行することができる。
【0074】
図７に例示される例示的な実施形態では、メモリコントローラ７０６はまた、エラー検出／訂正回路７６２を含む。エラー検出／訂正回路７６２は、エラー訂正符号（ＥＣＣ）を実装して、メモリ部分から読み取られたデータで発生するエラーを検出するためにハードウェア論理を含むことができる。一実施形態では、エラー検出／訂正回路７６２はまた、エラー（実装されたＥＣＣ符号に基づいて特定のエラー率まで）エラーを訂正する。しかしながら、他の実施形態では、エラー検出／訂正回路７６２はエラーを検出するだけであるが、エラーを訂正しない。
【0075】
図示の実施形態では、メモリコントローラ７０６は、回路部分７０１に、及びメモリセル７０２に送信するコマンドを生成するために論理または回路を表すコマンド（ＣＭＤ）論理５６３を含む。明らかに、他のアーキテクチャも採用できる。
【0076】
メモリデバイス７００は、例えば、コントローラ７０６を介して、ホストデバイス７２０と動作可能なように結合される。ホストデバイス７２０は、本明細書に説明する任意の実施形態によるコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーミングシステムもしくはエンターテインメント制御システム、スキャナ、コピー機、プリンタ、ルーティングもしくはスイッチングデバイス、組み込みコンピューティングデバイス、またはスマートフォンなどの他の電子機器である可能性がある。本開示の好ましい実施形態では、ホスト７２０は携帯電話である。メモリデバイス７００はまた、ホストデバイス７２０に埋め込まれてもよい。
【0077】
一実施形態では、システム７００’は、より高い帯域幅の接続及び／又はグラフィックインタフェースコンポーネントを必要とするシステムコンポーネントのための高速インタフェースまたは高スループットインタフェースを表す場合がある、プロセッサ７２１に結合されたインタフェース７３０を含む。グラフィックインタフェースは、システム７００のユーザーに画像表示を提供するためのグラフィックコンポーネントにインタフェースする。一実施形態では、グラフィックインタフェースは、メモリデバイスに格納されたデータに基づいて、またはプロセッサによって実行される操作に基づいて、または両方に基づいてディスプレイを生成する。システム７００’はまた、例えば他のシステムと接続するために、ホストにまたはメモリデバイスに通信可能に結合されたネットワークインタフェース７４０、及び／又は該システムに電力を提供するために結合されたバッテリを含んでよい。言い換えれば、システム７００’は、他の電子システムとの通信を可能にするように構成された通信モジュール、及び／又はユーザーのインタフェースを可能にするように構成されたインタフェースデバイスをさらに含み得る。
【0078】
ここで図８を参照して、本開示は、図５のマルチデッキ構成などのマルチデッキ構成内に配列されたメモリセルにアクセスする方法を参照し、方法は、該アクセスラインにドライバ信号を印加することによって、複数の隣接するレベル上に配列された複数のアクセスラインのアクセスラインを選択するステップ（８１０）を少なくとも含む。
【0079】
ドライバ信号の印加は、各隣接するレベル（例えば、アクセスラインレベル）の１つのアクセスラインに接続されたドライバを介して該信号を印加することを含む。有利には、本開示に従って、ドライバ信号は、全てのアクセスラインに対して等しい。図１、２、及び５を参照して説明された解決策に従って、アクセスライン選択が行われてもよい。いくつかの実施形態では、図７において説明されたようなコントローラは、アクセスライン選択を監視してもよい。
【0080】
所望のセルにアクセスする方法はまた、第２のドライバ信号を印加することによって、複数のデータラインのデータラインを選択するステップ（８２０）を含む。第２の信号は、データラインに結合された第２のドライバ、例えば、データラインドライバを介してデータラインに印加されてもよい。図１、２、及び５を参照して説明された解決策に従って、データライン選択が行われてもよい。いくつかの実施形態では、図７において説明されたようなコントローラは、データライン選択を監視してもよい。
【0081】
結論では、本開示は、ワードライン負荷ＲＣを平衡するレイアウト解決策を提供し、１つのワードラインドライバのみを開発することを可能にする。本開示の利点を様々なアーキテクチャを適用することができる場合でさえ、これは、クロスポイント４デッキアーキテクチャにおいて特に有利であると示されている。
【0082】
より具体的に、メモリデバイスの実施例は、複数の多層デッキを含むマルチデッキ構成内に配列されたメモリセルのアレイ、複数の隣接する多層レベル上に配列された複数のアクセスライン、アクセスラインに信号を駆動するように構成された複数のドライバ、及びそれぞれのドライバにアクセスラインを電気的に接続するように構成された接続要素を含み、隣接するレベルに属するアクセスラインは、同一のドライバに接続される。
【0083】
その上、実施例のメモリデバイスは、複数の多層デッキを含むマルチデッキ構成内に配列されたメモリセルのアレイ、第１のレベル内に配列された少なくとも第１の複数のアクセスラインを含む複数のアクセスライン、第２のレベル内に配列された第２の複数のアクセスライン、及び第１の複数のアクセスラインと第２の複数のアクセスラインとの間の第３のレベル内に配列された第３の複数のアクセスラインを含み、第３の複数のアクセスラインは、複数のデッキの２つのデッキの間に配列され、複数のドライバは、アクセスラインに信号を駆動するように構成され、接続要素は、それぞれのドライバにアクセスラインを電気的に接続するように構成され、複数のドライバの単一のドライバが少なくとも３つのレベルの各レベルの少なくとも１つのアクセスラインを駆動するように構成されるように、接続要素及びアクセスラインが配列される。
【0084】
一実施形態では、ドライバは、メモリデバイスのすべてのアクセスラインに対して実質的に同一であることが有利である。例示的な関連する電子システム及び例示的な関連する方法も開示される。
【0085】
上述の発明を実施するための形態では、本明細書の一部を形成し、例示として具体的な実施例が示される添付の図面を参照している。図面では、同様の数字は、いくつかの図面の全体にわたって実質的に同様のコンポーネントを表す。本開示の範囲を逸脱することなく、他の例が利用され得、構造的変更、論理的変更、及び／又は電気的変更が行われ得る。さらに、認識されるように、図に提供される要素の比率及び相対的大きさは、本開示の実施形態を示すことを意図しており、限定的な意味として解釈するべきではない。
【0086】
本明細書で使用される場合、「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」のものは、そのようなものの１つ以上を指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）」のものは２つ以上を意図する。本明細書で使用される「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的に結合されること、介在要素なしで（例えば、直接の物理的接触によって）直接的に結合及び／あるいは直接的に接続されること、または介在要素により間接的に結合及び／あるいは接続されることを含み得る。「結合された」という用語は、さらに、（例えば、原因及び結果の関係にあるように）互いに協働または相互作用する２つ以上の要素を含み得る。典型的には、「または」は、Ａ、ＢまたはＣなどの列挙を関連付けるために使用される場合、本明細書で包括的な意味で使用されるＡ、Ｂ、及びＣだけでなく、本明細書で排他的な意味で使用されるＡ、ＢまたはＣをも意味することを意図したものである。さらに、本明細書で使用される「１つ以上」という用語は、少なくとも部分的に文脈に応じて、単数形での任意の特徴、構造もしくは特性を説明するために使用され得る、または複数形での特徴、構造もしくは特性の組み合わせを説明するために使用され得る。ただし、これは単なる例示であり、特許請求される主題はこの例に限定されないことに留意されたい。
【0087】
具体例が本明細書で示され説明されてきたが、当業者は、同じ結果を達成するために意図される構成が、示される特定の実施形態と交換できることを認識している。本開示は、本開示の１つ以上の実施形態の適応または変形を含むことを意図する。したがって、上記の説明は、制限的にではなく、例示的に行われたことを理解されたい。周知のコンポーネント及び処理技術の説明は、本明細書の実施形態を不必要に曖昧にしないように省略されている。本明細書で使用される例は、単に、本明細書の実施形態が実施され得る方法の理解を容易にし、当業者が本明細書の実施形態を実施することをさらに可能にすることを意図している。したがって、例は、本明細書の実施形態の範囲を限定するとして解釈されるべきではない。本開示の１つ以上の例の範囲は、添付の特許請求の範囲が権利を与えられる均等物の全範囲とともに、そのような特許請求の範囲を参照して決定するべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】