知財求人 - 知財ポータルサイト「IP Force」
▶ 京東方科技集團股▲ふん▼有限公司の特許一覧 ▶ 成都京東方光電科技有限公司の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-08
(45)【発行日】2024-07-17
(54)【発明の名称】表示基板、その製作方法及び表示装置
(51)【国際特許分類】
G09F 9/00 20060101AFI20240709BHJP
G09F 9/30 20060101ALI20240709BHJP
G09G 3/20 20060101ALI20240709BHJP
G09G 3/3266 20160101ALI20240709BHJP
G11C 19/28 20060101ALI20240709BHJP
H01L 29/786 20060101ALI20240709BHJP
H10K 59/12 20230101ALI20240709BHJP
H10K 59/131 20230101ALI20240709BHJP
【ＦＩ】
G09F9/00 346Z
G09F9/00 338
G09F9/30 338
G09G3/20 621M
G09G3/20 622B
G09G3/20 622E
G09G3/20 680G
G09G3/3266
G11C19/28 230
H01L29/78 612B
H01L29/78 614
H10K59/12
H10K59/131
【請求項の数】
16
(21)【出願番号】P 2022539724
(86)(22)【出願日】2020-06-04
(65)【公表番号】
(43)【公表日】2023-08-22
(86)【国際出願番号】 CN2020094315
(87)【国際公開番号】W WO2021243637
(87)【国際公開日】2021-12-09
【審査請求日】2023-05-30
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100070024
【弁理士】
【氏名又は名称】松永 宣行
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】白 露
(72)【発明者】
【氏名】青 海剛
(72)【発明者】
【氏名】于 鵬飛
(72)【発明者】
【氏名】代 潔
(72)【発明者】
【氏名】姜 曉峰
【審査官】石本 努
(56)【参考文献】
【文献】韓国公開特許第１０－２０２０－００４１０８０（ＫＲ，Ａ）
【文献】米国特許出願公開第２０１９／０３０４３７４（ＵＳ，Ａ１）
【文献】特開２０１５－００２３４７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０２１３９３９（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１０９９２８７１（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１９／０２８７４４６（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１００１００７８（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ９／００－９／４６
Ｇ０９Ｇ３／００－３／０８
３／１２－３／１６
３／１９－３／２６
３／３０－３／３４
３／３８
Ｇ１１Ｃ１９／００－１９／０６
１９／１０－２３／００
Ｈ０１Ｌ２１／３３６
２９／７８６
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
ベース基板に設けられる走査駆動回路及び表示領域を含む表示基板であって、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであることと、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものを第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差され、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲が３以上かつ１１以下であり、
前記第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅以下であり、
前記少なくとも一つのシフトレジスタユニットは出力コンデンサをさらに含み、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に電気的に接続され、
前記出力コンデンサの第２極板のベース基板での正投影が前記出力コンデンサの第１極板の前記ベース基板での正投影内であり、
前記出力コンデンサは前記出力トランジスタの表示領域から離れた一側に位置している、表示基板。
【請求項2】
前記第１出力アクティブの幅が１２μｍ以上かつ４０μｍ以下である、請求項１に記載の表示基板。
【請求項3】
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は一つの連続した第１半導体層により形成され、前記第１半導体層は前記第１方向に沿って延在され、前記第１半導体層の前記第１方向での長さが出力アクティブの長さであり、
前記第１半導体層の前記第２方向での最小の長さが前記第１出力アクティブの幅である、請求項１に記載の表示基板。
【請求項4】
前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、前記走査駆動回路は、第１電圧信号線をさらに含み、前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に電気的に接続され、
前記出力リセットコンデンサの第２極板が第１電圧信号線に電気的に接続され、
前記出力リセットコンデンサの第２極板が前記第２方向に沿って延在され、
前記第１電圧信号線及び前記出力リセットコンデンサが、いずれも前記出力回路の表示領域から離れた一側に位置している、請求項１に記載の表示基板。
【請求項5】
前記走査駆動回路は、第１電圧信号線及び第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、前記出力回路は前記第１電圧信号線と前記第２電圧信号線との間に位置しており、前記第１電圧信号線は、前記出力回路の表示領域から離れた一側に位置しており、前記第２電圧信号線は、前記出力回路の表示領域に近い一側に位置しており、
前記出力トランジスタの第１電極が前記第２電圧信号線に電気的に接続され、
前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に電気的に接続され、
前記第１電圧信号線及び前記第２電圧信号線はいずれも前記第１方向に沿って延在され、
前記第２方向において、前記出力トランジスタのアクティブ層のベース基板での正投影の縁部と、前記第２電圧信号線の前記ベース基板での正投影の縁部との間の最小距離を第１所定距離とし、
前記第１所定距離が１０μｍ以上かつ１５μｍ以下である、請求項１に記載の表示基板。
【請求項6】
前記走査駆動回路は第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは信号出力線をさらに含み、前記第２電圧信号線が前記第１方向に沿って延在され、前記第２電圧信号線は、前記出力回路の表示領域に近い一側に位置しており、前記信号出力線は、前記第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、前記第１出力線部分の第１重なり領域に設けられている複数の第１信号線ビアを介して前記出力トランジスタの第２電極に電気的に接続され、前記第１出力線部分は、前記第１出力線部分の第２重なり領域に設けられている複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に電気的に接続され、前記複数の第１信号線ビアが前記第１方向に沿って順次に配列され、前記複数の第２信号線ビアが前記第１方向に沿って順次に配列され、
前記第１出力線部分の第１重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力トランジスタの第２電極を含む第１ソース・ドレイン金属パターンの正投影との重なり領域であり、前記第１出力線部分の第２重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力リセットトランジスタの第２電極を含む第２ソース・ドレイン金属パターンの正投影との重なり領域であり、
前記第１出力線部分は、前記出力回路と前記第２電圧信号線との間に位置しており、
あるいは、
前記走査駆動回路は第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは信号出力線をさらに含み、
前記信号出力線は互いに電気的に接続される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分は、いずれも前記第１方向に沿って延在され、
前記第１出力線部分は、前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分は、前記第２方向に沿って延在され、
前記第２出力線部分は、表示領域の画素回路に電気的に接続されることに用いられ、
前記第１出力線部分及び前記出力回路は、前記第２電圧信号線の前記表示領域から離れた一側に位置している、請求項１に記載の表示基板。
【請求項7】
前記出力コンデンサの第２極板の形状はＬ形である、請求項１に記載の表示基板。
【請求項8】
前記少なくとも一つのシフトレジスタユニットは、第１トランジスタをさらに含み、前記第１トランジスタは、第１アクティブパターンを含み、前記第１アクティブパターンが前記第２方向に沿って延在され、
前記第１トランジスタは、前記出力回路の表示領域から離れた一側に位置しており、
あるいは、
前記少なくとも一つのシフトレジスタユニットは第１トランジスタ及び第２トランジスタをさらに含み、
前記第２トランジスタの第１電極が電極導電接続部に電気的に接続され、前記第１トランジスタのゲート電極が第１導電接続部に電気的に接続され、
前記第１導電接続部のベース基板での正投影と、前記電極導電接続部の前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部は前記第５重なり領域に設けられている第５ビアを介して前記第１導電接続部に電気的に接続されることで、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に電気的に接続され、
あるいは、
前記少なくとも一つのシフトレジスタユニットは第３トランジスタをさらに含み、
前記第３トランジスタのゲート電極が第２導電接続部に電気的に接続され、前記第２導電接続部が前記出力トランジスタの第１電極に電気的に接続されることで、前記第３トランジスタのゲート電極が前記出力トランジスタの第１電極に電気的に接続される、請求項１に記載の表示基板。
【請求項9】
前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ及び第３トランジスタをさらに含んでもよく、前記第１トランジスタのゲート電極が前記第３トランジスタのゲート電極に電気的に接続され、
前記第１トランジスタのゲート電極が第３導電接続部に電気的に接続され、前記第３導電接続部が前記出力トランジスタの第１電極に電気的に接続されることで、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に電気的に接続され、
前記第１トランジスタは前記第３トランジスタの前記出力回路に近い一側に位置しており、
第２方向において、前記第１トランジスタのゲート電極の前記ベース基板での正投影と、前記第３トランジスタのゲート電極の前記ベース基板での正投影との間の距離を第２所定距離とし、
前記第２所定距離は１８μｍ以上かつ２４μｍ以下である、請求項１に記載の表示基板。
【請求項10】
前記少なくとも一つのシフトレジスタユニットは、第４トランジスタ及び第５トランジスタをさらに含み、前記走査駆動回路は第１クロック信号線をさらに含み、前記第４トランジスタの第１電極が第１クロック信号線に電気的に接続され、前記第５トランジスタのゲート電極が前記第１クロック信号線に電気的に接続され、
前記第４トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されず、
前記第４トランジスタのアクティブ層及び前記第５トランジスタのアクティブ層は一つの連続した第２半導体層により形成され、前記第２半導体層は前記第１方向に沿って延在され、
前記第４トランジスタのアクティブ層は、前記第１方向に沿って順次に設けられている１番目の第３導電部分、第３チャネル部分及び２番目の第３導電部分を含み、
前記２番目の第３導電部分は１番目の第４導電部分として兼用され、
前記第５トランジスタのアクティブ層は、前記第１方向に沿って順次に設けられている１番目の第４導電部分、第４チャネル部分及び２番目の第４導電部分を含み、
前記１番目の第３導電部分は前記第４トランジスタの第１電極として用いられ、前記２番目の第３導電部分は前記第４トランジスタの第２電極として用いられ、前記２番目の第４導電部分は前記第５トランジスタの第２電極として用いられ、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極として兼用され、
前記第１クロック信号線は前記第１方向に沿って延在され、前記第１クロック信号線は前記第４トランジスタ及び前記第５トランジスタの表示領域から離れた一側に位置している、請求項１に記載の表示基板。
【請求項11】
前記少なくとも一つのシフトレジスタユニットは第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサをさらに含み、前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に電気的に接続され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に電気的に接続され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極として兼用され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に電気的に接続され、
前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に電気的に接続され、
前記第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサは前記出力リセットトランジスタの表示領域から離れた一側位置しており、
前記第４トランジスタ、前記第１コンデンサ及び前記第６トランジスタは前記第１方向に沿って配列され、前記出力リセットトランジスタ、前記第１コンデンサ及び前記第５トランジスタは表示領域から離れた方向に沿って配列され、
前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に電気的に接続され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に電気的に接続され、
前記第１コンデンサ及び前記出力リセットコンデンサは前記第１方向に沿って配列され、
あるいは、
前記少なくとも一つのシフトレジスタユニットは第７トランジスタ及び第８トランジスタをさらに含み、
前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層は一つの連続した第３半導体層により形成され、前記第３半導体層は前記第１方向に沿って延在され、
前記第７トランジスタのアクティブ層は、前記第１方向に沿って順次に設けられている１番目の第５導電部分、第５チャネル部分及び２番目の第５導電部分を含み、
前記２番目の第５導電部分は１番目の第６導電部分として兼用され、
前記第８トランジスタのアクティブ層は、前記第１方向に沿って順次に設けられている１番目の第６導電部分、第６チャネル部分及び２番目の第６導電部分を含み、
前記１番目の第５導電部分は前記第７トランジスタの第２電極として用いられ、前記２番目の第５導電部分は前記第７トランジスタの第１電極として用いられ、前記２番目の第６導電部分は前記第８トランジスタの第１電極として用いられ、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極として兼用され、
前記走査駆動回路は、第１電圧信号線をさらに含み、
前記第８トランジスタの第１電極が前記第１電圧信号線に電気的に接続され、
前記第１電圧信号線は、前記出力回路の表示領域から離れた一側に位置しており、前記第７トランジスタ及び前記第８トランジスタは前記第１電圧信号線と前記出力回路との間に位置しており、
前記第８トランジスタと前記第１電圧信号線との間にトランジスタ及び／またはコンデンサが配置されず、
あるいは、
前記少なくとも一つのシフトレジスタユニットは第２トランジスタ及び入力トランジスタをさらに含み、前記走査駆動回路は第２クロック信号線をさらに含み、前記第２クロック信号線は前記第１方向に沿って延在され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に電気的に接続され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に電気的に接続され、前記入力トランジスタの第１電極が入力端に電気的に接続され、
前記第２トランジスタ及び前記入力トランジスタは前記出力回路の表示領域から離れた一側に位置しており、
前記第２クロック信号線は前記入力トランジスタの前記出力回路から離れた一側に位置しており、
あるいは、
前記少なくとも一つのシフトレジスタユニットはノード制御トランジスタをさらに含み、
前記ノード制御トランジスタのゲート電極は互いに電気的に接続される第１ゲート電極パターン及び第２ゲート電極パターンを含み、
前記少なくとも一つのシフトレジスタユニットは、入力トランジスタ、第６トランジスタ、第１トランジスタ、第７トランジスタ及び第８トランジスタをさらに含み、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に電気的に接続され、前記ノード制御トランジスタのゲート電極がさらに前記入力トランジスタの第２電極に電気的に接続され、前記ノード制御トランジスタのゲート電極がさらに前記第７トランジスタの第２電極に電気的に接続され、前記ノード制御トランジスタのゲート電極がさらに前記第６トランジスタのゲート電極に電気的に接続され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に電気的に接続され、前記ノード制御トランジスタの第２電極が前記第８トランジスタのゲート電極に電気的に接続され、
前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ及び前記第８トランジスタは前記第１方向に沿って配列され、
あるいは、
前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含み、
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロック信号線はいずれも前記第１方向に沿って延在され、
前記第１電圧信号線の前記ベース基板での正投影、前記第１クロック信号線の前記ベース基板での正投影及び前記第２クロック信号線の前記ベース基板での正投影は、いずれも前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域から離れた一側に位置しており、
前記第２電圧信号線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記表示領域に近い一側に位置しており、
あるいは、
前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線、第１コンデンサ、出力コンデンサ、出力リセットコンデンサ、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、入力トランジスタ及びノード制御トランジスタをさらに含み、
前記信号出力線は互いに電気的に接続される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に電気的に接続され、前記出力リセットコンデンサの第２極板が第１電圧信号線に電気的に接続され、
前記出力トランジスタの第１電極が前記第２電圧信号線に電気的に接続され、前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に電気的に接続され、前記出力トランジスタの第２電極及び前記出力リセットトランジスタの第２電極がそれぞれ前記第１出力線部分に電気的に接続され、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に電気的に接続され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に電気的に接続され、
前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に電気的に接続され、前記第１トランジスタの第２電極が前記出力トランジスタのゲート電極に電気的に接続され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に電気的に接続され、
前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に電気的に接続され、前記第２トランジスタの第２電極が第８トランジスタのゲート電極に電気的に接続され、
前記第３トランジスタのゲート電極が前記出力トランジスタの第１電極に電気的に接続され、前記第３トランジスタの第１電極が前記第８トランジスタのゲート電極に電気的に接続され、前記第３トランジスタの第２電極が前記第４トランジスタのゲート電極に電気的に接続され、
前記第４トランジスタの第１電極が第１クロック信号線に電気的に接続され、前記第５トランジスタのゲート電極が前記第１クロック信号線に電気的に接続され、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に電気的に接続され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に電気的に接続され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極として兼用され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に電気的に接続され、
前記第６トランジスタのゲート電極が前記ノード制御トランジスタのゲート電極に電気的に接続され、前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に電気的に接続され、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に電気的に接続され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に電気的に接続され、
前記第７トランジスタのゲート電極が前記出力コンデンサの第２極板に電気的に接続され、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極として兼用され、前記第７トランジスタの第２電極が前記ノード制御トランジスタのゲート電極に電気的に接続され、
前記第８トランジスタのゲート電極が前記ノード制御トランジスタの第２電極に電気的に接続され、前記第８トランジスタの第１電極が前記第１電圧信号線に電気的に接続され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に電気的に接続され、前記入力トランジスタの第１電極が入力端に電気的に接続され、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に電気的に接続され、前記ノード制御トランジスタのゲート電極がさらに前記入力トランジスタの第２電極に電気的に接続され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に電気的に接続され、
前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられ、
前記第１方向に沿って、前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第４トランジスタ、前記第５トランジスタ及び前記出力リセットコンデンサが順次に配列され、
前記入力トランジスタ、前記第２トランジスタ及び前記第１トランジスタが前記第２方向に沿って配列され、
前記ノード制御トランジスタ、前記出力コンデンサ及び前記出力トランジスタが前記第２方向に沿って配列され、
前記第１方向に沿って、前記第３トランジスタ、前記第４トランジスタ、前記第１コンデンサ及び前記出力リセットコンデンサが順次に配列され、
前記第６トランジスタは前記出力リセットトランジスタと前記第１コンデンサとの間に設けられ、
あるいは、
前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線、第１コンデンサ、出力コンデンサ、出力リセットコンデンサ、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、入力トランジスタ及びノード制御トランジスタをさらに含み、前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に電気的に接続され、前記出力リセットコンデンサの第２極板が第１電圧信号線に電気的に接続され、
前記信号出力線は互いに電気的に接続される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記出力トランジスタの第１電極が前記第２電圧信号線に電気的に接続され、前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に電気的に接続され、前記出力トランジスタの第２電極及び前記出力リセットトランジスタの第２電極がそれぞれ前記第１出力線部分に電気的に接続され、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に電気的に接続され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に電気的に接続され、
前記第１トランジスタのゲート電極が前記第３トランジスタのゲート電極に電気的に接続され、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に電気的に接続され、前記第１トランジスタの第２電極が前記出力トランジスタのゲート電極に電気的に接続され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に電気的に接続され、前記第２トランジスタの第１電極が前記出力トランジスタの第１電極に電気的に接続され、前記第２トランジスタの第２電極が第８トランジスタのゲート電極に電気的に接続され、
前記第３トランジスタの第１電極が前記第８トランジスタのゲート電極に電気的に接続され、前記第３トランジスタの第２電極が前記第４トランジスタのゲート電極に電気的に接続され、
前記第４トランジスタの第１電極が第１クロック信号線に電気的に接続され、前記第５トランジスタのゲート電極が前記第１クロック信号線に電気的に接続され、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に電気的に接続され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に電気的に接続され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極として兼用され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に電気的に接続され、前記第６トランジスタのゲート電極が前記ノード制御トランジスタのゲート電極に電気的に接続され、前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に電気的に接続され、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に電気的に接続され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に電気的に接続され、
前記第７トランジスタのゲート電極が前記出力コンデンサの第２極板に電気的に接続され、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極として兼用され、前記第７トランジスタの第２電極が前記ノード制御トランジスタのゲート電極に電気的に接続され、
前記第８トランジスタのゲート電極が前記ノード制御トランジスタの第２電極に電気的に接続され、前記第８トランジスタの第１電極が前記第１電圧信号線に電気的に接続され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に電気的に接続され、前記入力トランジスタの第１電極が入力端に電気的に接続され、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に電気的に接続され、前記ノード制御トランジスタのゲート電極がさらに前記入力トランジスタの第２電極に電気的に接続され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に電気的に接続され、
前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられ、
前記第１方向に沿って、前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第４トランジスタ、前記第５トランジスタ及び前記出力リセットコンデンサが順次に配列され、
前記入力トランジスタ及び前記第２トランジスタが前記第２方向に沿って配列され、
前記ノード制御トランジスタ、前記出力コンデンサ及び前記出力トランジスタが前記第２方向に沿って配列され、
前記第１方向に沿って、前記第３トランジスタ、前記第４トランジスタ、前記第１コンデンサ及び前記出力リセットコンデンサが順次に配列され、
前記第１方向に沿って、前記第１トランジスタ、前記第６トランジスタ及び前記出力リセットコンデンサが順次に配列される、請求項１に記載の表示基板。
【請求項12】
第２電圧信号線が前記シフトレジスタユニットの表示領域に近い一側に設けられており、前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた一側に設けられており、
前記表示領域に近い方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、
前記走査駆動回路は、第１開始信号線及び第２開始信号線をさらに含み、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、
もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列される、請求項１１に記載の表示基板。
【請求項13】
第２電圧信号線が前記シフトレジスタユニットの表示領域に近い一側に設けられており、
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた一側に設けられており、
前記表示領域に近い方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、
前記走査駆動回路は、第１開始信号線及び第２開始信号線をさらに含み、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、
もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される、請求項１１に記載の表示基板。
【請求項14】
前記表示基板は、前記ベース基板に設けられる複数行の画素回路をさらに含み、前記画素回路は発光制御端を含み、前記シフトレジスタユニットは少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に電気的に接続されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられ、
あるいは、
前記第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、大きいものを第２出力アクティブの幅とし、前記出力アクティブの長さと前記第２出力アクティブの幅との割合が第２所定の割合の範囲内にあり、
前記第２所定の割合の範囲が３以上かつ１１以下である、請求項１に記載の表示基板。
【請求項15】
表示基板の製作方法であって、前記表示基板の製作方法は、ベース基板に走査駆動回路を製作することを含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、前記表示基板の製作方法は、
前記ベース基板に半導体層を製作し、前記半導体層に対してパターニング工程を行って、出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成することをさらに含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層が第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものを第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差され、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲が３以上かつ１１以下であり、
前記第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅以下であり、
前記少なくとも一つのシフトレジスタユニットは出力コンデンサをさらに含み、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に電気的に接続され、
前記出力コンデンサの第２極板のベース基板での正投影が前記出力コンデンサの第１極板の前記ベース基板での正投影内であり、
前記出力コンデンサは前記出力トランジスタの表示領域から離れた一側に位置している、表示基板の製作方法。
【請求項16】
前記表示基板の製作方法は、前記半導体層の前記ベース基板から離れた一面に第１ゲート金属層を製作し、前記第１ゲート金属層に対してパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極をマスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記半導体層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成することと、
前記第１ゲート金属層の前記半導体層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、前記第１方向に沿って延在される第１出力線部分を含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層から離れた一面に第１絶縁層を設けることと、
前記第１絶縁層と前記第１出力線部分とが重なる領域に前記第１絶縁層を貫通する複数の第１信号線ビア及び複数の第２信号線ビアを製作することと、
前記第１絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を製作し、前記ソース・ドレイン金属層に対してパターニング工程を行って、第１ソース・ドレイン金属パターン及び第２ソース・ドレイン金属パターンを形成し、前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極を含むことで、前記第１出力線部分が前記複数の第１信号線ビアを介して前記出力トランジスタの第２電極に電気的に接続され、かつ前記第１出力線部分が前記複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に電気的に接続されるようにすることと、をさらに含み、
前記複数の第１信号線ビアが前記第１方向に沿って順次に配列され、前記複数の第２信号線ビアが前記第１方向に沿って順次に配列される、請求項１５に記載の表示基板の製作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示技術分野に関し、特に、表示基板、その製作方法及び表示装置に関する。
【背景技術】
【0002】
アクティブマトリックス有機発光ダイオード（Ａｃｔｉｖｅ－Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＡＭＯＬＥＤ）表示パネルは、消費電力が低く、製造コストが低く、色域が広いなどのメリットを持ち、様々な分野で幅広く適用されている。
ＡＭＯＬＥＤ表示パネルは、表示領域に位置する画素回路及び縁部領域に位置する走査駆動回路を含み、前記画素回路は、アレイ分布されている複数のサブ画素回路を含み、前記走査駆動回路は複数のシフトレジスタユニットを含み、各シフトレジスタユニットは対応するサブ画素回路に発光制御信号を提供することに用いられる。前記走査駆動回路がＡＭＯＬＥＤ表示パネルの縁部領域に配置されているので、走査駆動回路の配列方式がＡＭＯＬＥＤ表示パネルの額縁の幅を決めることである。
ＡＭＯＬＥＤ表示パネルは、表示領域に位置する画素回路及び縁部領域に位置する走査駆動回路を含み、前記画素回路は、アレイ分布されている複数のサブ画素回路を含み、前記走査駆動回路は複数のシフトレジスタユニットを含み、各シフトレジスタユニットは対応するサブ画素回路に発光制御信号を提供することに用いられる。前記走査駆動回路がＡＭＯＬＥＤ表示パネルの縁部領域に配置されているので、走査駆動回路の配列方式がＡＭＯＬＥＤ表示パネルの額縁の幅を決めることである。
【発明の概要】
【発明が解決しようとする課題】
【0003】
第１態様において、本開示の実施例は、ベース基板に設けられる走査駆動回路及び表示領域を含む、表示基板を提供し、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットが出力回路を含み、前記出力回路が出力トランジスタ及び出力リセットトランジスタを含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さい方を第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲が３以上かつ１１以下である。
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとして、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さい方を第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲が３以上かつ１１以下である。
【0004】
選択的に、前記第１出力アクティブの幅が１２μｍ以上かつ４０μｍ以下である。
【0005】
選択的に、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、一つの連続した第１半導体層により形成され、前記第１半導体層が第１方向に沿って延在され、
前記第１半導体層の第１方向での長さが出力アクティブの長さであり、
前記第１半導体層の第２方向での最小の長さが前記第１出力アクティブの幅である。
前記第１半導体層の第１方向での長さが出力アクティブの長さであり、
前記第１半導体層の第２方向での最小の長さが前記第１出力アクティブの幅である。
【0006】
選択的に、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、前記走査駆動回路は、第１電圧信号線をさらに含み、
前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、
前記出力リセットコンデンサの第２極板が第１電圧信号線に結合され、
前記出力リセットコンデンサの第２極板が第２方向に沿って延在され、
前記第１電圧信号線及び前記出力リセットコンデンサが、いずれも前記出力回路の表示領域から離れた一側に位置している。
前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、
前記出力リセットコンデンサの第２極板が第１電圧信号線に結合され、
前記出力リセットコンデンサの第２極板が第２方向に沿って延在され、
前記第１電圧信号線及び前記出力リセットコンデンサが、いずれも前記出力回路の表示領域から離れた一側に位置している。
【0007】
選択的に、前記走査駆動回路は、第１電圧信号線及び第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、
前記出力回路は、前記第１電圧信号線と前記第２電圧信号線との間に位置しており、前記第１電圧信号線は、前記出力回路の表示領域から離れた一側に位置しており、前記第２電圧信号線は、前記出力回路の表示領域に近い一側に位置しており、
前記出力トランジスタの第１電極が前記第２電圧信号線に結合され、
前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に結合される。
前記出力回路は、前記第１電圧信号線と前記第２電圧信号線との間に位置しており、前記第１電圧信号線は、前記出力回路の表示領域から離れた一側に位置しており、前記第２電圧信号線は、前記出力回路の表示領域に近い一側に位置しており、
前記出力トランジスタの第１電極が前記第２電圧信号線に結合され、
前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に結合される。
【0008】
選択的に、前記第１電圧信号線及び前記第２電圧信号線がいずれも第１方向に沿って延在され、
第２方向において、前記出力トランジスタのアクティブ層のベース基板での正投影の縁部と前記第２電圧信号線の前記ベース基板での正投影の縁部との間の最小距離を第１所定距離とする。
第２方向において、前記出力トランジスタのアクティブ層のベース基板での正投影の縁部と前記第２電圧信号線の前記ベース基板での正投影の縁部との間の最小距離を第１所定距離とする。
【0009】
選択的に、前記第１所定距離が１０μｍ以上かつ１５μｍ以下である。
【0010】
選択的に、前記走査駆動回路は、第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線をさらに含み、前記第２電圧信号線が第１方向に沿って延在され、前記第２電圧信号線が前記出力回路の表示領域に近い一側に位置しており、
前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、第１信号線の重なり領域に設けられている複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、第２信号線の重なり領域に設けられている複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合され、前記複数の第１信号線ビアが第１方向に沿って順次に配列され、前記複数の第２信号線ビアが第１方向に沿って順次に配列され、
前記第１信号線の重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力トランジスタの第２電極を含む第１ソース・ドレイン金属パターンの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力リセットトランジスタの第２電極を含む第２ソース・ドレイン金属パターンの正投影との重なり領域であり、
前記第１出力線部分は、前記出力回路と前記第２電圧信号線との間に位置している。
前記信号出力線は、第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、第１信号線の重なり領域に設けられている複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、第２信号線の重なり領域に設けられている複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合され、前記複数の第１信号線ビアが第１方向に沿って順次に配列され、前記複数の第２信号線ビアが第１方向に沿って順次に配列され、
前記第１信号線の重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力トランジスタの第２電極を含む第１ソース・ドレイン金属パターンの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力リセットトランジスタの第２電極を含む第２ソース・ドレイン金属パターンの正投影との重なり領域であり、
前記第１出力線部分は、前記出力回路と前記第２電圧信号線との間に位置している。
【0011】
選択的に、前記走査駆動回路は、第２電圧信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線をさらに含み、
前記信号出力線は、互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分は、いずれも第１方向に沿って延在され、前記第１出力線部分は、前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分は、第２方向に沿って延在され、
前記第２出力線部分は、表示領域の画素回路に結合されることに用いられ、
前記第１出力線部分及び前記出力回路は、前記第２電圧信号線の前記表示領域から離れた一側に位置している。
選択的に、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅より小さいことである。
前記信号出力線は、互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分は、いずれも第１方向に沿って延在され、前記第１出力線部分は、前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分は、第２方向に沿って延在され、
前記第２出力線部分は、表示領域の画素回路に結合されることに用いられ、
前記第１出力線部分及び前記出力回路は、前記第２電圧信号線の前記表示領域から離れた一側に位置している。
選択的に、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅より小さいことである。
【0012】
選択的に、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅と等しいことである。
【0013】
選択的に、前記少なくとも一つのシフトレジスタユニットは、出力コンデンサをさらに含み、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、
前記出力コンデンサの第２極板のベース基板での正投影が前記出力コンデンサの第１極板の前記ベース基板での正投影内であり、
前記出力コンデンサは、前記出力トランジスタの表示領域から離れた一側に位置している。
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、
前記出力コンデンサの第２極板のベース基板での正投影が前記出力コンデンサの第１極板の前記ベース基板での正投影内であり、
前記出力コンデンサは、前記出力トランジスタの表示領域から離れた一側に位置している。
【0014】
選択的に、前記出力コンデンサの第２極板の形状は、Ｌ形である。
【0015】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタをさらに含み、
前記第１トランジスタは、第１アクティブパターンを含み、前記第１アクティブパターンが第２方向に沿って延在され、
前記第１トランジスタは、前記出力回路の表示領域から離れた一側に位置している。
前記第１トランジスタは、第１アクティブパターンを含み、前記第１アクティブパターンが第２方向に沿って延在され、
前記第１トランジスタは、前記出力回路の表示領域から離れた一側に位置している。
【0016】
選択的に、前記少なくとも一つのシフトレジスタユニットは第１トランジスタ及び第２トランジスタをさらに含み、
前記第２トランジスタの第１電極が電極導電接続部に結合され、前記第１トランジスタのゲート電極が第１導電接続部に結合され、
前記第１導電接続部のベース基板での正投影と、前記電極導電接続部の前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部が前記第５重なり領域に設けられている第５ビアを介して前記第１導電接続部に結合されることで、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に結合される。
前記第２トランジスタの第１電極が電極導電接続部に結合され、前記第１トランジスタのゲート電極が第１導電接続部に結合され、
前記第１導電接続部のベース基板での正投影と、前記電極導電接続部の前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部が前記第５重なり領域に設けられている第５ビアを介して前記第１導電接続部に結合されることで、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に結合される。
【0017】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第３トランジスタをさらに含み、
前記第３トランジスタのゲート電極が第２導電接続部に結合され、前記第２導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第３トランジスタのゲート電極が前記出力トランジスタの第１電極に結合される。
前記第３トランジスタのゲート電極が第２導電接続部に結合され、前記第２導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第３トランジスタのゲート電極が前記出力トランジスタの第１電極に結合される。
【0018】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ及び第３トランジスタをさらに含み、
前記第１トランジスタのゲート電極が前記第３トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が第３導電接続部に結合され、前記第３導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合される。
前記第１トランジスタのゲート電極が前記第３トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が第３導電接続部に結合され、前記第３導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合される。
【0019】
選択的に、前記第１トランジスタは、前記第３トランジスタの前記出力回路に近い一側に位置しており、
また、第２方向において、前記第１トランジスタのゲート電極の前記ベース基板での正投影と、前記第３トランジスタのゲート電極の前記ベース基板での正投影との間の距離を第２所定距離とする。
また、第２方向において、前記第１トランジスタのゲート電極の前記ベース基板での正投影と、前記第３トランジスタのゲート電極の前記ベース基板での正投影との間の距離を第２所定距離とする。
【0020】
選択的に、前記第２所定距離は１８μｍ以上かつ２４μｍ以下である。
【0021】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第４トランジスタ及び第５トランジスタをさらに含み、前記走査駆動回路は、第１クロック信号線をさらに含み、
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されていない。
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されていない。
【0022】
選択的に、前記第４トランジスタのアクティブ層及び前記第５トランジスタのアクティブ層は、一つの連続した第２半導体層により形成され、前記第２半導体層が第１方向に沿って延在され、
前記第４トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第３導電部分、第３チャネル部分及び２番目の第３導電部分を含み、
前記２番目の第３導電部分は１番目の第４導電部分に多重化され、
前記第５トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第４導電部分、第４チャネル部分及び２番目の第４導電部分を含み、
前記１番目の第３導電部分は前記第４トランジスタの第１電極として用いられ、前記２番目の第３導電部分は前記第４トランジスタの第２電極として用いられ、前記２番目の第４導電部分は前記第５トランジスタの第２電極として用いられ、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化される。
前記第４トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第３導電部分、第３チャネル部分及び２番目の第３導電部分を含み、
前記２番目の第３導電部分は１番目の第４導電部分に多重化され、
前記第５トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第４導電部分、第４チャネル部分及び２番目の第４導電部分を含み、
前記１番目の第３導電部分は前記第４トランジスタの第１電極として用いられ、前記２番目の第３導電部分は前記第４トランジスタの第２電極として用いられ、前記２番目の第４導電部分は前記第５トランジスタの第２電極として用いられ、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化される。
【0023】
選択的に、前記第１クロック信号線は第１方向に沿って延在され、前記第１クロック信号線は前記第４トランジスタ及び前記第５トランジスタの表示領域から離れた一側に位置している。
【0024】
選択的に、前記少なくとも一つのシフトレジスタユニットは第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサをさらに含み、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサは前記出力リセットトランジスタの表示領域から離れた一側位置しており、
前記第４トランジスタ、前記第１コンデンサ及び前記第６トランジスタが第１方向に沿って配列され、前記出力リセットトランジスタ、前記第１コンデンサ及び前記第５トランジスタは表示領域から離れた方向に沿って配列される。
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサは前記出力リセットトランジスタの表示領域から離れた一側位置しており、
前記第４トランジスタ、前記第１コンデンサ及び前記第６トランジスタが第１方向に沿って配列され、前記出力リセットトランジスタ、前記第１コンデンサ及び前記第５トランジスタは表示領域から離れた方向に沿って配列される。
【0025】
選択的に、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサをさらに含み、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第１コンデンサ及び前記出力リセットコンデンサは第１方向に沿って配列される。
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第１コンデンサ及び前記出力リセットコンデンサは第１方向に沿って配列される。
【0026】
選択的に、前記少なくとも一つのシフトレジスタユニットは第７トランジスタ及び第８トランジスタをさらに含み、
前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層は一つの連続した第３半導体層により形成され、前記第３半導体層は第１方向に沿って延在され、
前記第７トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第５導電部分、第５チャネル部分及び２番目の第５導電部分を含み、
前記２番目の第５導電部分は１番目の第６導電部分に多重化され、
前記第８トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第６導電部分、第６チャネル部分及び２番目の第６導電部分を含み、
前記１番目の第５導電部分は前記第７トランジスタの第２電極として用いられ、前記２番目の第５導電部分は前記第７トランジスタの第１電極として用いられ、前記２番目の第６導電部分は前記第８トランジスタの第１電極として用いられ、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化される。
前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層は一つの連続した第３半導体層により形成され、前記第３半導体層は第１方向に沿って延在され、
前記第７トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第５導電部分、第５チャネル部分及び２番目の第５導電部分を含み、
前記２番目の第５導電部分は１番目の第６導電部分に多重化され、
前記第８トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第６導電部分、第６チャネル部分及び２番目の第６導電部分を含み、
前記１番目の第５導電部分は前記第７トランジスタの第２電極として用いられ、前記２番目の第５導電部分は前記第７トランジスタの第１電極として用いられ、前記２番目の第６導電部分は前記第８トランジスタの第１電極として用いられ、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化される。
【0027】
選択的に、前記走査駆動回路は、第１電圧信号線をさらに含み、
前記第８トランジスタの第１電極が前記第１電圧信号線に結合され、
前記第１電圧信号線は、前記出力回路の表示領域から離れた一側に位置しており、前記第７トランジスタ及び前記第８トランジスタは前記第１電圧信号線と前記出力回路との間に位置しており、
前記第８トランジスタと前記第１電圧信号線との間にトランジスタ及び／またはコンデンサが配置されていない。
前記第８トランジスタの第１電極が前記第１電圧信号線に結合され、
前記第１電圧信号線は、前記出力回路の表示領域から離れた一側に位置しており、前記第７トランジスタ及び前記第８トランジスタは前記第１電圧信号線と前記出力回路との間に位置しており、
前記第８トランジスタと前記第１電圧信号線との間にトランジスタ及び／またはコンデンサが配置されていない。
【0028】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第２トランジスタ及び入力トランジスタをさらに含み、前記走査駆動回路は、第２クロック信号線をさらに含み、前記第２クロック信号線は、第１方向に沿って延在され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に結合され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に結合され、前記入力トランジスタの第１電極が入力端に結合され、
前記第２トランジスタ及び前記入力トランジスタは前記出力回路の表示領域から離れた一側に位置しており、
前記第２クロック信号線は、前記入力トランジスタの前記出力回路から離れた一側に位置している。
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に結合され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に結合され、前記入力トランジスタの第１電極が入力端に結合され、
前記第２トランジスタ及び前記入力トランジスタは前記出力回路の表示領域から離れた一側に位置しており、
前記第２クロック信号線は、前記入力トランジスタの前記出力回路から離れた一側に位置している。
【0029】
選択的に、前記少なくとも一つのシフトレジスタユニットは、ノード制御トランジスタをさらに含み、
前記ノード制御トランジスタのゲート電極は互いに結合される第１ゲート電極パターン及び第２ゲート電極パターンを含んでいる。
前記ノード制御トランジスタのゲート電極は互いに結合される第１ゲート電極パターン及び第２ゲート電極パターンを含んでいる。
【0030】
選択的に、前記少なくとも一つのシフトレジスタユニットは、入力トランジスタ、第６トランジスタ、第１トランジスタ、第７トランジスタ及び第８トランジスタをさらに含み、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記入力トランジスタの第２電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記第７トランジスタの第２電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記第６トランジスタのゲート電極に結合され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に結合され、前記ノード制御トランジスタの第２電極が前記第８トランジスタのゲート電極に結合され、
前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ及び前記第８トランジスタは第１方向に沿って配列される。
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記入力トランジスタの第２電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記第７トランジスタの第２電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記第６トランジスタのゲート電極に結合され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に結合され、前記ノード制御トランジスタの第２電極が前記第８トランジスタのゲート電極に結合され、
前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ及び前記第８トランジスタは第１方向に沿って配列される。
【0031】
選択的に、前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含み、
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロック信号線がいずれも第１方向に沿って延在され、
前記第１電圧信号線の前記ベース基板での正投影、前記第１クロック信号線の前記ベース基板での正投影及び前記第２クロック信号線の前記ベース基板での正投影は、いずれも前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域から離れた一側に位置しており、
前記第２電圧信号線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記表示領域に近い一側に位置している。
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロック信号線がいずれも第１方向に沿って延在され、
前記第１電圧信号線の前記ベース基板での正投影、前記第１クロック信号線の前記ベース基板での正投影及び前記第２クロック信号線の前記ベース基板での正投影は、いずれも前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域から離れた一側に位置しており、
前記第２電圧信号線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記表示領域に近い一側に位置している。
【0032】
選択的に、前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線、第１コンデンサ、出力コンデンサ、出力リセットコンデンサ、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、入力トランジスタ及びノード制御トランジスタをさらに含み、
前記信号出力線は互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、前記出力リセットコンデンサの第２極板が第１電圧信号線に結合され、
前記出力トランジスタの第１電極が前記第２電圧信号線に結合され、前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に結合され、前記出力トランジスタの第２電極及び前記出力リセットトランジスタの第２電極がそれぞれ前記第１出力線部分に結合され、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合され、前記第１トランジスタの第２電極が前記出力トランジスタのゲート電極に結合され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に結合され、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に結合され、前記第２トランジスタの第２電極が第８トランジスタのゲート電極に結合され、
前記第３トランジスタのゲート電極が前記出力トランジスタの第１電極に結合され、前記第３トランジスタの第１電極が前記第８トランジスタのゲート電極に結合され、前記第３トランジスタの第２電極が前記第４トランジスタのゲート電極に結合され、
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタのゲート電極が前記ノード制御トランジスタのゲート電極に結合され、前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第７トランジスタのゲート電極が前記出力コンデンサの第２極板に結合され、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化され、前記第７トランジスタの第２電極が前記ノード制御トランジスタのゲート電極に結合され、
前記第８トランジスタのゲート電極が前記ノード制御トランジスタの第２電極に結合され、前記第８トランジスタの第１電極が前記第１電圧信号線に結合され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に結合され、前記入力トランジスタの第１電極が入力端に結合され、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記入力トランジスタの第２電極に結合され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に結合され、
前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
前記信号出力線は互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、前記出力リセットコンデンサの第２極板が第１電圧信号線に結合され、
前記出力トランジスタの第１電極が前記第２電圧信号線に結合され、前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に結合され、前記出力トランジスタの第２電極及び前記出力リセットトランジスタの第２電極がそれぞれ前記第１出力線部分に結合され、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合され、前記第１トランジスタの第２電極が前記出力トランジスタのゲート電極に結合され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に結合され、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に結合され、前記第２トランジスタの第２電極が第８トランジスタのゲート電極に結合され、
前記第３トランジスタのゲート電極が前記出力トランジスタの第１電極に結合され、前記第３トランジスタの第１電極が前記第８トランジスタのゲート電極に結合され、前記第３トランジスタの第２電極が前記第４トランジスタのゲート電極に結合され、
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタのゲート電極が前記ノード制御トランジスタのゲート電極に結合され、前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第７トランジスタのゲート電極が前記出力コンデンサの第２極板に結合され、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化され、前記第７トランジスタの第２電極が前記ノード制御トランジスタのゲート電極に結合され、
前記第８トランジスタのゲート電極が前記ノード制御トランジスタの第２電極に結合され、前記第８トランジスタの第１電極が前記第１電圧信号線に結合され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に結合され、前記入力トランジスタの第１電極が入力端に結合され、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記入力トランジスタの第２電極に結合され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に結合され、
前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0033】
選択的に、第１方向を沿って、前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第４トランジスタ、前記第５トランジスタ及び前記出力リセットコンデンサが順次に配列され、
前記入力トランジスタ、前記第２トランジスタ及び前記第１トランジスタが第２方向に沿って配列され、
前記ノード制御トランジスタ、前記出力コンデンサ及び前記出力トランジスタが第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタ、前記第４トランジスタ、前記第１コンデンサ及び前記出力リセットコンデンサが順次に配列され、
前記第６トランジスタは前記出力リセットトランジスタと前記第１コンデンサとの間に設けられている。
前記入力トランジスタ、前記第２トランジスタ及び前記第１トランジスタが第２方向に沿って配列され、
前記ノード制御トランジスタ、前記出力コンデンサ及び前記出力トランジスタが第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタ、前記第４トランジスタ、前記第１コンデンサ及び前記出力リセットコンデンサが順次に配列され、
前記第６トランジスタは前記出力リセットトランジスタと前記第１コンデンサとの間に設けられている。
【0034】
選択的に、前記走査駆動回路は、第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線、第１コンデンサ、出力コンデンサ、出力リセットコンデンサ、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、入力トランジスタ及びノード制御トランジスタをさらに含み、前記出力リセットコンデンサの第１極板が前記出力リセットトランジスタのゲート電極に結合され、前記出力リセットコンデンサの第２極板が第１電圧信号線に結合され、
前記信号出力線は互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記出力トランジスタの第１電極が前記第２電圧信号線に結合され、前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に結合され、前記出力トランジスタの第２電極及び前記出力リセットトランジスタの第２電極がそれぞれ前記第１出力線部分に結合され、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が前記第３トランジスタのゲート電極に結合され、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合され、前記第１トランジスタの第２電極が前記出力トランジスタのゲート電極に結合され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に結合され、前記第２トランジスタの第１電極が前記出力トランジスタの第１電極に結合され、前記第２トランジスタの第２電極が第８トランジスタのゲート電極に結合され、
前記第３トランジスタの第１電極が前記第８トランジスタのゲート電極に結合され、前記第３トランジスタの第２電極が前記第４トランジスタのゲート電極に結合され、
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタのゲート電極が前記ノード制御トランジスタのゲート電極に結合され、前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第７トランジスタのゲート電極が前記出力コンデンサの第２極板に結合され、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化され、前記第７トランジスタの第２電極が前記ノード制御トランジスタのゲート電極に結合され、
前記第８トランジスタのゲート電極が前記ノード制御トランジスタの第２電極に結合され、前記第８トランジスタの第１電極が前記第１電圧信号線に結合され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に結合され、前記入力トランジスタの第１電極が入力端に結合され、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記入力トランジスタの第２電極に結合され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に結合され、
前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
前記信号出力線は互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記出力トランジスタの第１電極が前記第２電圧信号線に結合され、前記出力リセットトランジスタの第１電極が出力リセットコンデンサの第２極板に結合され、前記出力トランジスタの第２電極及び前記出力リセットトランジスタの第２電極がそれぞれ前記第１出力線部分に結合され、
前記出力コンデンサの第１極板が前記出力トランジスタのゲート電極に結合され、前記出力コンデンサの第２極板が前記第７トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が前記第３トランジスタのゲート電極に結合され、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合され、前記第１トランジスタの第２電極が前記出力トランジスタのゲート電極に結合され、
前記第２トランジスタのゲート電極が前記入力トランジスタのゲート電極に結合され、前記第２トランジスタの第１電極が前記出力トランジスタの第１電極に結合され、前記第２トランジスタの第２電極が第８トランジスタのゲート電極に結合され、
前記第３トランジスタの第１電極が前記第８トランジスタのゲート電極に結合され、前記第３トランジスタの第２電極が前記第４トランジスタのゲート電極に結合され、
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタのゲート電極が前記ノード制御トランジスタのゲート電極に結合され、前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第７トランジスタのゲート電極が前記出力コンデンサの第２極板に結合され、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化され、前記第７トランジスタの第２電極が前記ノード制御トランジスタのゲート電極に結合され、
前記第８トランジスタのゲート電極が前記ノード制御トランジスタの第２電極に結合され、前記第８トランジスタの第１電極が前記第１電圧信号線に結合され、
前記入力トランジスタのゲート電極が前記第２クロック信号線に結合され、前記入力トランジスタの第１電極が入力端に結合され、
前記ノード制御トランジスタのゲート電極が前記第１トランジスタの第１電極に結合され、前記ノード制御トランジスタのゲート電極が、さらに前記入力トランジスタの第２電極に結合され、
前記ノード制御トランジスタの第１電極が前記入力トランジスタのゲート電極に結合され、
前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0035】
選択的に、第１方向を沿って、前記入力トランジスタ、前記ノード制御トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第４トランジスタ、前記第５トランジスタ及び前記出力リセットコンデンサが順次に配列され、
前記入力トランジスタ及び前記第２トランジスタが第２方向に沿って配列され、
前記ノード制御トランジスタ、前記出力コンデンサ及び前記出力トランジスタが第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタ、前記第４トランジスタ、前記第１コンデンサ及び前記出力リセットコンデンサが順次に配列され、
第１方向を沿って、前記第１トランジスタ、前記第６トランジスタ及び前記出力リセットコンデンサが順次に配列される。
前記入力トランジスタ及び前記第２トランジスタが第２方向に沿って配列され、
前記ノード制御トランジスタ、前記出力コンデンサ及び前記出力トランジスタが第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタ、前記第４トランジスタ、前記第１コンデンサ及び前記出力リセットコンデンサが順次に配列され、
第１方向を沿って、前記第１トランジスタ、前記第６トランジスタ及び前記出力リセットコンデンサが順次に配列される。
【0036】
選択的に、第２電圧信号線が前記シフトレジスタユニットの表示領域に近い一側に設けられており、
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた一側に設けられており、
前記表示領域に近い方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近い方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた一側に設けられており、
前記表示領域に近い方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近い方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
【0037】
選択的に、前記走査駆動回路は、第１開始信号線及び第２開始信号線をさらに含み、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
【0038】
選択的に、前記表示基板は、前記ベース基板に設けられる複数行の画素回路をさらに含み、前記画素回路は発光制御端を含み、
前記シフトレジスタユニットは少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる。
前記シフトレジスタユニットは少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる。
【0039】
選択的に、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、大きい方を第２出力アクティブの幅とし、前記出力アクティブの長さと前記第２出力アクティブの幅との割合が第２所定の割合の範囲内にあり、
前記第２所定の割合の範囲が３以上かつ１１以下である。
前記第２所定の割合の範囲が３以上かつ１１以下である。
【0040】
第２態様において、本開示の実施例は表示基板の製作方法をさらに提供し、前記表示基板の製作方法は、ベース基板に走査駆動回路を製作することを含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、
前記表示基板の製作方法は、
前記ベース基板に半導体層を製作し、前記半導体層に対してパターニング工程を行って、出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成することをさらに含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層が第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとし、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものを第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲は、３以上かつ１１以下である。
前記表示基板の製作方法は、
前記ベース基板に半導体層を製作し、前記半導体層に対してパターニング工程を行って、出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成することをさらに含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層が第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとし、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものを第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲は、３以上かつ１１以下である。
【0041】
選択的に、前記第１出力アクティブの幅は、１２μｍ以上かつ４０μｍ以下である。
【0042】
選択的に、前記表示基板の製作方法は、
前記半導体層の前記ベース基板から離れた一面に第１ゲート金属層を製作し、前記第１ゲート金属層に対してパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極をマスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記半導体層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成することと、
前記第１ゲート金属層の前記半導体層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、第１方向に沿って延在される第１出力線部分を含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層から離れた一面に第１絶縁層を設けることと、
前記第１絶縁層と前記第１出力線部分とが重なる領域に前記第１絶縁層を貫通する複数の第１信号線ビア及び複数の第２信号線ビアを製作することと、
前記第１絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を製作し、前記ソース・ドレイン金属層に対してパターニング工程を行って、第１ソース・ドレイン金属パターン及び第２ソース・ドレイン金属パターンを形成し、前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極を含むことで、前記第１出力線部分が前記複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、かつ前記第１出力線部分が前記複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合されるようにすることと、をさらに含み、
前記複数の第１信号線ビアが第１方向に沿って順次に配列され、前記複数の第２信号線ビアが第１方向に沿って順次に配列される。
前記半導体層の前記ベース基板から離れた一面に第１ゲート金属層を製作し、前記第１ゲート金属層に対してパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極をマスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記半導体層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成することと、
前記第１ゲート金属層の前記半導体層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、第１方向に沿って延在される第１出力線部分を含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層から離れた一面に第１絶縁層を設けることと、
前記第１絶縁層と前記第１出力線部分とが重なる領域に前記第１絶縁層を貫通する複数の第１信号線ビア及び複数の第２信号線ビアを製作することと、
前記第１絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を製作し、前記ソース・ドレイン金属層に対してパターニング工程を行って、第１ソース・ドレイン金属パターン及び第２ソース・ドレイン金属パターンを形成し、前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極を含むことで、前記第１出力線部分が前記複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、かつ前記第１出力線部分が前記複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合されるようにすることと、をさらに含み、
前記複数の第１信号線ビアが第１方向に沿って順次に配列され、前記複数の第２信号線ビアが第１方向に沿って順次に配列される。
【0043】
選択的に、前記信号出力線は、少なくとも一つの第２出力線部分をさらに含み、前記第２出力線部分が前記第１出力線部分に結合され、前記第２出力線部分が前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0044】
第３態様において、本開示の実施例は、上述した表示基板を含む表示装置をさらに提供した。
【図面の簡単な説明】
【0045】
【図1】本開示の実施例に記載の表示基板に含まれる少なくとも一つのシフトレジスタユニットの少なくとも一実施例の回路図である。
【図2B】本開示の少なくとも一実施例に記載の表示基板の領域区画概略図である。
【図2C】本開示の少なくとも一実施例に記載の表示基板に含まれる走査駆動回路と画素回路との間の接続関係の概略図である。
【図2D】本開示の少なくとも一実施例に係るシフトレジスタユニットのレイアウト概略図である。
【図3A】本開示の少なくとも一実施例に係るシフトレジスタユニットの他のレイアウト概略図である。
【図3B】本開示の少なくとも一実施例に係るシフトレジスタユニットのさらに他のレイアウト概略図である。
【図3C】本開示の少なくとも一実施例に係るシフトレジスタユニットの他のレイアウト概略図である。
【図4A】本開示の少なくとも一実施例に係るシフトレジスタユニットのもう他のレイアウト概略図である。
【図4B】本開示の少なくとも一実施例に記載のシフトレジスタユニットのさらに他のレイアウト概略図である。
【図4C】本開示の少なくとも一実施例に記載のシフトレジスタユニットの他のレイアウト概略図である。
【図17】本開示の少なくとも一実施例に係るシフトレジスタユニットの他のレイアウト概略図である。
【図18】本開示の少なくとも一実施例に係るシフトレジスタユニットのもう他のレイアウト概略図である。
【発明を実施するための形態】
【0046】
以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確かつ完全に説明する。明らかなように、説明される実施例は本開示の一部の実施例に過ぎず、全ての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造の努力をせずに想到し得るほかの実施例は、すべて本開示の特許範囲に属する。
【0047】
図１に示すように、本開示の少なくとも一実施例は、表示基板を提供し、前記表示基板は表示基板の縁部領域に位置する走査駆動回路を含み、前記走査駆動回路は第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＢ及び第２クロック信号線ＣＫを含み、複数のシフトレジスタユニットをさらに含み、
図１に示すように、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットの少なくとも一実施例は、信号出力線Ｅ０、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力回路Ｏ１、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、前記出力回路Ｏ１は、出力トランジスタＴ１０及び出力リセットトランジスタＴ９を含み、
前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが第１電圧信号線ＶＧＨに結合され、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線に結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０及び前記出力リセットトランジスタＴ９の第２電極Ｄ９がそれぞれ前記信号出力線Ｅ０に結合され、
前記出力コンデンサＣ２の第１極板Ｃ２ａが前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、前記出力コンデンサＣ２の第２極板Ｃ２が第１クロック信号線ＣＢに結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記第２電圧信号線ＶＧＬに結合され、前記第１トランジスタＴ１の第２電極Ｄ１が前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２及び前記入力トランジスタＴｉのゲート電極Ｇｉがいずれも第２クロック信号線ＣＫに結合され、前記第２トランジスタＴ２の第１電極Ｓ２が前記第２電圧信号線ＶＧＬに結合され、前記第２トランジスタＴ２の第２電極Ｄ２が第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３が前記第２電圧信号線ＶＧＬに結合され、前記第３トランジスタＴ３の第１電極Ｓ３が前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、前記第３トランジスタＴ３の第２電極Ｄ３が前記第４トランジスタＴ４のゲート電極Ｇ４に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、前記第１コンデンサＣ１の第２極板Ｃ１ｂが前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第４トランジスタＴ４の第２電極Ｄ４が前記第５トランジスタＴ５の第１電極Ｓ５に結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第６トランジスタＴ６のゲート電極Ｇ６が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記第１電圧信号線ＶＧＨに結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が、前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７が前記第１クロック信号線ＣＢに結合され、前記第７トランジスタＴ７の第１電極Ｓ７が前記第８トランジスタＴ８の第２電極Ｄ８に結合され、前記第７トランジスタＴ７の第２電極Ｄ７が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃがさらに前記入力トランジスタＴｉの第２電極Ｄｉに結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記第２クロック信号線ＣＫに結合される。
図１に示されるシフトレジスタユニットの少なくとも一実施例では、全てのトランジスタがいずれもｐ型トランジスタであるが、これに限らない。
図１に示すように、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットの少なくとも一実施例は、信号出力線Ｅ０、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力回路Ｏ１、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、前記出力回路Ｏ１は、出力トランジスタＴ１０及び出力リセットトランジスタＴ９を含み、
前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが第１電圧信号線ＶＧＨに結合され、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線に結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０及び前記出力リセットトランジスタＴ９の第２電極Ｄ９がそれぞれ前記信号出力線Ｅ０に結合され、
前記出力コンデンサＣ２の第１極板Ｃ２ａが前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、前記出力コンデンサＣ２の第２極板Ｃ２が第１クロック信号線ＣＢに結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記第２電圧信号線ＶＧＬに結合され、前記第１トランジスタＴ１の第２電極Ｄ１が前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２及び前記入力トランジスタＴｉのゲート電極Ｇｉがいずれも第２クロック信号線ＣＫに結合され、前記第２トランジスタＴ２の第１電極Ｓ２が前記第２電圧信号線ＶＧＬに結合され、前記第２トランジスタＴ２の第２電極Ｄ２が第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３が前記第２電圧信号線ＶＧＬに結合され、前記第３トランジスタＴ３の第１電極Ｓ３が前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、前記第３トランジスタＴ３の第２電極Ｄ３が前記第４トランジスタＴ４のゲート電極Ｇ４に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、前記第１コンデンサＣ１の第２極板Ｃ１ｂが前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第４トランジスタＴ４の第２電極Ｄ４が前記第５トランジスタＴ５の第１電極Ｓ５に結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第６トランジスタＴ６のゲート電極Ｇ６が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記第１電圧信号線ＶＧＨに結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が、前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７が前記第１クロック信号線ＣＢに結合され、前記第７トランジスタＴ７の第１電極Ｓ７が前記第８トランジスタＴ８の第２電極Ｄ８に結合され、前記第７トランジスタＴ７の第２電極Ｄ７が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃがさらに前記入力トランジスタＴｉの第２電極Ｄｉに結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記第２クロック信号線ＣＫに結合される。
図１に示されるシフトレジスタユニットの少なくとも一実施例では、全てのトランジスタがいずれもｐ型トランジスタであるが、これに限らない。
【0048】
本開示の実施例では、図１に示されるシフトレジスタユニットの少なくとも一実施例は発光制御走査駆動回路でもよいが、これに限らない。
【0049】
本開示の少なくとも一実施例では、トランジスタの第１電極はソース電極であって、トランジスタの第２電極はドレイン電極であってもよく、もしくは、トランジスタの第１電極はドレイン電極であってもよく、トランジスタの第２電極はソース電極であってもよい。
【0050】
図１において、符号Ｎ１は第１ノードであり、符号Ｎ２は第２ノードであり、符号Ｎ３は第３ノードであり、符号Ｎ４は第４ノードである。
【0051】
図２Ａに示すように、本開示では、図１に示されるシフトレジスタユニットの少なくとも一実施例のように、動作する時に、
第１段階Ｐ１で、Ｅ１はハイレベルを提供し、ＣＫはローレベルを提供し、Ｔｉ、Ｔ２、Ｔ３及びＴ１はオンとなり、Ｎ１の電位はハイレベルで、Ｔｃはオフとなり、Ｎ２の電位はローレベルで、Ｔ７、Ｔ６及びＴ１０はオフとなり、Ｔ８及びＴ４はオンとなり、この時、Ｔ５の第１電極の電位はハイレベルで、ＣＢはハイレベルで、Ｔ５はオフとなり、コンデンサ両端の電圧が突然に変化しないので、Ｎ４の電位が、前フレームのハイレベルに保持され、Ｔ９はオフとなり、Ｅ０が出力する発光制御信号の電位が、前フレームのローレベルに保持される。
第１段階Ｐ１で、Ｅ１はハイレベルを提供し、ＣＫはローレベルを提供し、Ｔｉ、Ｔ２、Ｔ３及びＴ１はオンとなり、Ｎ１の電位はハイレベルで、Ｔｃはオフとなり、Ｎ２の電位はローレベルで、Ｔ７、Ｔ６及びＴ１０はオフとなり、Ｔ８及びＴ４はオンとなり、この時、Ｔ５の第１電極の電位はハイレベルで、ＣＢはハイレベルで、Ｔ５はオフとなり、コンデンサ両端の電圧が突然に変化しないので、Ｎ４の電位が、前フレームのハイレベルに保持され、Ｔ９はオフとなり、Ｅ０が出力する発光制御信号の電位が、前フレームのローレベルに保持される。
【0052】
第２段階Ｐ２で、Ｅ１及びＣＫは、ハイレベルを提供し、ＣＢは、ローレベルを提供し、Ｔｉ、Ｔｃ及びＴ２はオフとなり、Ｎ２の電位がローレベルに保持され、Ｔ７、Ｔ８及びＴ４はオンとなり、Ｎ１の電位はハイレベルで、Ｔ５の第１電極の電位がハイレベルからローレベルに変わり、Ｔ５はオンとなり、Ｔ６はオフとなり、Ｎ４の電位はローレベルで、Ｔ９はオンとなり、Ｅ０がハイレベルを出力し、Ｔ１はオンとなり、Ｔ１０はオフとなり、
第３段階Ｐ３で、Ｅ１及びＣＢはいずれもハイレベルを提供し、ＣＫはローレベルを提供し、Ｔｉ及びＴ２はオンとなり、Ｎ１の電位はハイレベルで、Ｎ２の電位はローレベルで、Ｔｃ及びＴ７はオフとなり、Ｔ８及びＴ４はオンとなり、Ｔ５の第１電極の電位は、前の段階のローレベルからハイレベルに変わり、Ｔ５はオフとなり、Ｎ４の電位はＣ３が放電することでローレベルに保持され、Ｔ９はオンとなり、Ｅ０がハイレベルを出力し、Ｔ１はオンとなり、Ｔ６及びＴ１０はオフとなり、
第４段階Ｐ４で、Ｅ１及びＣＢはいずれもローレベルを提供し、ＣＫはハイレベルを提供し、Ｔｉ及びＴ２はオフとなり、Ｎ１の電位はハイレベルで、Ｔｃはオフとなり、Ｎ２の電位はローレベルに保持され、Ｔ３、Ｔ７、Ｔ８及びＴ４はオンとなり、Ｔ５の第１電極の電位がローレベルに急変し、Ｔ５はオンとなり、Ｎ４の電位はローレベルで、Ｔ９はオンとなり、Ｅ０がハイレベルを出力し、Ｔ１はオンとなり、Ｔ６及びＴ１０は、オフとなり、
第５段階Ｐ５で、Ｅ１及びＣＫはいずれもローレベルを提供し、ＣＢはハイレベルを提供し、Ｔｉ、Ｔｃ、Ｔ２、Ｔ３及びＴ１はいずれもオンとなり、Ｎ１の電位及びＮ２の電位はいずれもローレベルで、Ｔ７はオフとなり、Ｔ８、Ｔ４はオンとなり、Ｔ５の第１電極の電位がハイレベルに変わり、Ｔ５はオフとなり、Ｔ６はオンとなり、Ｎ４の電位がハイレベルに変わり、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第６段階Ｐ６で、Ｅ１及びＣＢはいずれもローレベルを提供し、ＣＫはハイレベルを提供し、Ｔｉ及びＴ２はオフとなり、Ｎ１の電位がローレベルに保持され、Ｔｃはオンとなり、Ｎ２の電位はハイレベルで、Ｔ３、Ｔ１、Ｔ７及びＴ８はオンとなり、Ｔ４はオフとなり、Ｔ５の第１電極の電位はハイレベルで、Ｔ５及びＴ６はオンとなり、Ｎ４の電位はハイレベルで、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第７段階Ｐ７で、Ｅ１及びＣＫはいずれもローレベルを提供し、ＣＢはハイレベルを提供し、Ｔｉ、Ｔｃ、Ｔ２、Ｔ３、Ｔ１及びＴ８はいずれもオンとなり、Ｎ１の電位及びＮ２の電位はローレベルで、Ｔ４はオフとなり、Ｔ８及びＴ４はオンとなり、Ｔ５の第１電極の電位はハイレベルで、Ｔ５はオフとなり、Ｔ６はオンとなり、Ｎ４の電位はハイレベルで、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第８段階Ｐ８で、Ｅ１及びＣＢはいずれもローレベルを提供し、ＣＫはハイレベルを提供し、Ｔｉ及びＴ２はオフとなり、Ｎ１の電位がローレベルに保持され、Ｔｃはオンとなり、Ｎ２の電位はハイレベルで、Ｔ７はオンとなり、Ｔ８及びＴ４はオフとなり、Ｔ５の第１電極の電位がハイレベルに保持され、Ｔ３、Ｔ１、Ｔ５及びＴ６はオンとなり、Ｎ４の電位はハイレベルで、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第７段階Ｐ７の後に、次のフレームの入力信号パルスが印加されるまで、Ｅ０がローレベルを出力するように、Ｔ６は持続的にオンとなり、Ｔ９はオフとなり、Ｔ１は周期的にＣ２を充電し、Ｎ１の電位がローレベルに保持され、Ｔ１０は持続的にオンとなる。
第３段階Ｐ３で、Ｅ１及びＣＢはいずれもハイレベルを提供し、ＣＫはローレベルを提供し、Ｔｉ及びＴ２はオンとなり、Ｎ１の電位はハイレベルで、Ｎ２の電位はローレベルで、Ｔｃ及びＴ７はオフとなり、Ｔ８及びＴ４はオンとなり、Ｔ５の第１電極の電位は、前の段階のローレベルからハイレベルに変わり、Ｔ５はオフとなり、Ｎ４の電位はＣ３が放電することでローレベルに保持され、Ｔ９はオンとなり、Ｅ０がハイレベルを出力し、Ｔ１はオンとなり、Ｔ６及びＴ１０はオフとなり、
第４段階Ｐ４で、Ｅ１及びＣＢはいずれもローレベルを提供し、ＣＫはハイレベルを提供し、Ｔｉ及びＴ２はオフとなり、Ｎ１の電位はハイレベルで、Ｔｃはオフとなり、Ｎ２の電位はローレベルに保持され、Ｔ３、Ｔ７、Ｔ８及びＴ４はオンとなり、Ｔ５の第１電極の電位がローレベルに急変し、Ｔ５はオンとなり、Ｎ４の電位はローレベルで、Ｔ９はオンとなり、Ｅ０がハイレベルを出力し、Ｔ１はオンとなり、Ｔ６及びＴ１０は、オフとなり、
第５段階Ｐ５で、Ｅ１及びＣＫはいずれもローレベルを提供し、ＣＢはハイレベルを提供し、Ｔｉ、Ｔｃ、Ｔ２、Ｔ３及びＴ１はいずれもオンとなり、Ｎ１の電位及びＮ２の電位はいずれもローレベルで、Ｔ７はオフとなり、Ｔ８、Ｔ４はオンとなり、Ｔ５の第１電極の電位がハイレベルに変わり、Ｔ５はオフとなり、Ｔ６はオンとなり、Ｎ４の電位がハイレベルに変わり、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第６段階Ｐ６で、Ｅ１及びＣＢはいずれもローレベルを提供し、ＣＫはハイレベルを提供し、Ｔｉ及びＴ２はオフとなり、Ｎ１の電位がローレベルに保持され、Ｔｃはオンとなり、Ｎ２の電位はハイレベルで、Ｔ３、Ｔ１、Ｔ７及びＴ８はオンとなり、Ｔ４はオフとなり、Ｔ５の第１電極の電位はハイレベルで、Ｔ５及びＴ６はオンとなり、Ｎ４の電位はハイレベルで、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第７段階Ｐ７で、Ｅ１及びＣＫはいずれもローレベルを提供し、ＣＢはハイレベルを提供し、Ｔｉ、Ｔｃ、Ｔ２、Ｔ３、Ｔ１及びＴ８はいずれもオンとなり、Ｎ１の電位及びＮ２の電位はローレベルで、Ｔ４はオフとなり、Ｔ８及びＴ４はオンとなり、Ｔ５の第１電極の電位はハイレベルで、Ｔ５はオフとなり、Ｔ６はオンとなり、Ｎ４の電位はハイレベルで、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第８段階Ｐ８で、Ｅ１及びＣＢはいずれもローレベルを提供し、ＣＫはハイレベルを提供し、Ｔｉ及びＴ２はオフとなり、Ｎ１の電位がローレベルに保持され、Ｔｃはオンとなり、Ｎ２の電位はハイレベルで、Ｔ７はオンとなり、Ｔ８及びＴ４はオフとなり、Ｔ５の第１電極の電位がハイレベルに保持され、Ｔ３、Ｔ１、Ｔ５及びＴ６はオンとなり、Ｎ４の電位はハイレベルで、Ｔ９はオフとなり、Ｔ１０はオンとなり、Ｅ０がローレベルを出力し、
第７段階Ｐ７の後に、次のフレームの入力信号パルスが印加されるまで、Ｅ０がローレベルを出力するように、Ｔ６は持続的にオンとなり、Ｔ９はオフとなり、Ｔ１は周期的にＣ２を充電し、Ｎ１の電位がローレベルに保持され、Ｔ１０は持続的にオンとなる。
【0053】
図２Ｂに示すように、符号Ｊ１は表示基板であり、符号Ａ０は表示領域であり、符号Ｂ１は第１縁部領域であり、符号Ｂ２は第２縁部領域である。
【0054】
前記表示基板Ｊ１の表示領域Ａ０に、複数本の発光制御線、複数本のゲート線、複数本のデータ線及び前記複数本のゲート線及び前記複数本のデータ線が交差して限定した複数のサブ画素が設けられてもよく、
第１縁部領域Ｂ１及び／または第２縁部領域Ｂ２に、走査駆動回路が設けられてもよく、前記走査駆動回路は複数のシフトレジスタユニットを含み、
前記走査駆動回路に含まれる複数のシフトレジスタユニットのうち、各前記シフトレジスタユニットの信号出力線はそれぞれＡ本の発光制御線に結合されて、対応する発光制御線に発光制御信号を提供することに用いられてもよい。
第１縁部領域Ｂ１及び／または第２縁部領域Ｂ２に、走査駆動回路が設けられてもよく、前記走査駆動回路は複数のシフトレジスタユニットを含み、
前記走査駆動回路に含まれる複数のシフトレジスタユニットのうち、各前記シフトレジスタユニットの信号出力線はそれぞれＡ本の発光制御線に結合されて、対応する発光制御線に発光制御信号を提供することに用いられてもよい。
【0055】
ここで、Ａは、正の整数であっでもよい。実際の操作において、Ａは１、２、３、４または他の正の整数であっでもよく、Ａの値は実際の状態によって選択してもよい。
【0056】
具体的に実施する時に、前記発光制御線は、相応する行の画素回路の発光制御端に結合される。
選択的に、前記表示基板は、前記ベース基板に設けられている複数行の画素回路をさらに含み、前記画素回路は、発光制御端を含み、
前記走査駆動回路に含まれる前記シフトレジスタユニットは、少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる。
選択的に、前記表示基板は、前記ベース基板に設けられている複数行の画素回路をさらに含み、前記画素回路は、発光制御端を含み、
前記走査駆動回路に含まれる前記シフトレジスタユニットは、少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる。
【0057】
本開示の少なくとも一実施例では、前記画素回路は、表示基板の有効表示領域に設けられてもよく、前記走査駆動回路は表示基板の縁部領域に設けられてもよい。
【0058】
図２Ｃに示すように、符号Ｙ１は走査駆動回路であり、符号Ｓ１１は前記走査駆動回路Ｓ１に含まれる第１段シフトレジスタユニットであり、符号Ｓ１２は前記走査駆動回路Ｓ１に含まれる第２段シフトレジスタユニットであり、符号Ｓ１Ｎ－１は前記走査駆動回路Ｓ１に含まれる第Ｎ－１段シフトレジスタユニットであり、符号Ｓ１Ｎは前記走査駆動回路Ｓ１に含まれる第Ｎ段シフトレジスタユニットであり、Ｎは３より大きい整数であり、
図２Ｃにおいて、符号Ｒ１は第１行画素回路であり、符号Ｒ２は第２行画素回路であり、符号Ｒ３は第３行画素回路であり、符号Ｒ４は第４行画素回路であり、符号Ｒ２Ｎ－３は第２Ｎ－３行画素回路であり、符号Ｒ２Ｎ－２は第２Ｎ－２行画素回路であり、符号Ｒ２Ｎ－１は第２Ｎ－１行画素回路であり、符号Ｒ２Ｎは第２Ｎ行画素回路であり、
Ｓ１１は、Ｒ１及びＲ２に発光制御信号を提供し、Ｓ１２は、Ｒ３及びＲ４に発光制御信号を提供し、Ｓ１Ｎ－１は、Ｒ２Ｎ－３及びＲ２Ｎ－２に発光制御信号を提供し、Ｓ１Ｎは、Ｒ２Ｎ－１及びＲ２Ｎに発光制御信号を提供し、
図２Ｃに示すように、縁部領域において、前記表示基板は、ゲート電極駆動回路をさらに含んでもよく、前記ゲート電極駆動回路は、複数段のゲート電極駆動ユニットを含み、前記ゲート電極駆動ユニットは画素行に一対一対応でき、相応する行の画素に相応のゲート電極駆動信号を提供することに用いられ、
図２Ｃにおいて、符号Ｙ２はゲート電極駆動回路であり、符号Ｓ２１はゲート電極駆動回路に含まれる第１行ゲート電極駆動ユニットであり、符号Ｓ２２はゲート電極駆動回路に含まれる第２行ゲート電極駆動ユニットであり、符号Ｓ２３はゲート電極駆動回路に含まれる第３行ゲート電極駆動ユニットであり、符号Ｓ２４はゲート電極駆動回路に含まれる第４行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－３はゲート電極駆動回路に含まれる第２Ｎ－３行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－２はゲート電極駆動回路に含まれる第２Ｎ－２行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－１はゲート電極駆動回路に含まれる第２Ｎ－１行ゲート電極駆動ユニットであり、符号Ｓ２Ｎはゲート電極駆動回路に含まれる第２Ｎ行ゲート電極駆動ユニットである。
図２Ｃにおいて、符号Ｒ１は第１行画素回路であり、符号Ｒ２は第２行画素回路であり、符号Ｒ３は第３行画素回路であり、符号Ｒ４は第４行画素回路であり、符号Ｒ２Ｎ－３は第２Ｎ－３行画素回路であり、符号Ｒ２Ｎ－２は第２Ｎ－２行画素回路であり、符号Ｒ２Ｎ－１は第２Ｎ－１行画素回路であり、符号Ｒ２Ｎは第２Ｎ行画素回路であり、
Ｓ１１は、Ｒ１及びＲ２に発光制御信号を提供し、Ｓ１２は、Ｒ３及びＲ４に発光制御信号を提供し、Ｓ１Ｎ－１は、Ｒ２Ｎ－３及びＲ２Ｎ－２に発光制御信号を提供し、Ｓ１Ｎは、Ｒ２Ｎ－１及びＲ２Ｎに発光制御信号を提供し、
図２Ｃに示すように、縁部領域において、前記表示基板は、ゲート電極駆動回路をさらに含んでもよく、前記ゲート電極駆動回路は、複数段のゲート電極駆動ユニットを含み、前記ゲート電極駆動ユニットは画素行に一対一対応でき、相応する行の画素に相応のゲート電極駆動信号を提供することに用いられ、
図２Ｃにおいて、符号Ｙ２はゲート電極駆動回路であり、符号Ｓ２１はゲート電極駆動回路に含まれる第１行ゲート電極駆動ユニットであり、符号Ｓ２２はゲート電極駆動回路に含まれる第２行ゲート電極駆動ユニットであり、符号Ｓ２３はゲート電極駆動回路に含まれる第３行ゲート電極駆動ユニットであり、符号Ｓ２４はゲート電極駆動回路に含まれる第４行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－３はゲート電極駆動回路に含まれる第２Ｎ－３行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－２はゲート電極駆動回路に含まれる第２Ｎ－２行ゲート電極駆動ユニットであり、符号Ｓ２Ｎ－１はゲート電極駆動回路に含まれる第２Ｎ－１行ゲート電極駆動ユニットであり、符号Ｓ２Ｎはゲート電極駆動回路に含まれる第２Ｎ行ゲート電極駆動ユニットである。
【0059】
図２Ｄに示される実施例では、第１電圧信号線ＶＧＨは高電圧信号Ｖｇｈを提供し、第２電圧信号線ＶＧＬは低電圧信号Ｖｇｌを提供し、
図２Ｄに示すように、ＶＧＨ、ＶＧＬ、ＣＫ及びＣＢは表示領域から離れた方向に沿って配列され、ＶＧＨ、ＶＧＬ、ＣＫ及びＣＢは第１方向に沿って延在され、
図１及び図２Ｄに示すように、シフトレジスタユニットの少なくとも一実施例は、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、前記シフトレジスタユニットの該実施例は、ＶＧＨとＶＧＬとの間に配置され、
図２Ｄに示すように、ＶＧＨがＴ９の表示領域に近い一側に配置され、ＶＧＬがＴ１０の表示領域から離れた一側に配置され、Ｔ９の第１電極Ｓ９がＣ３の第１極板Ｃ３ｂに結合された後、Ｃ３の第１極板を介してＶＧＨに結合され、Ｔ１０の第１電極Ｓ１０は導電接続部を介してＶＧＬに結合され、ＶＧＨと出力回路との間の距離は大きく、かつＴ９のアクティブ層の幅及びＴ１０のアクティブ層の幅が広くて、シフトレジスタユニットの第２方向での幅を狭めることに不利で、狭額縁を実現することに不利であり、
図２Ｄに示すように、Ｃ２がＴ１０のＶＧＨから離れた一側に配置され、Ｃ３がＴ９のＶＧＨから離れた一側に配置され、Ｃ３の第２極板Ｃ３ｂが第１方向に沿うことで、Ｃ３の占用した空間を利用してシフトレジスタユニットに含まれる各トランジスタを配置することができないようになり、
図２Ｄに示すように、Ｔ１のアクティブ層パターンは第１方向に沿って延在され、Ｔ１はＣ２のＴ１０から離れた一側に配置され、Ｔ１のゲート電極Ｇ１は第２方向に沿って延在される長い導電接続部を介して第２電圧信号線ＶＧＬに結合され、Ｔ１のゲートとＶＧＬとの間の経路が長くて、異なる層の配線のオーバーラップ状況が増え、
図２Ｄにおいて、符号Ｅ０は信号出力線である。
図２Ｄに示すように、ＶＧＨ、ＶＧＬ、ＣＫ及びＣＢは表示領域から離れた方向に沿って配列され、ＶＧＨ、ＶＧＬ、ＣＫ及びＣＢは第１方向に沿って延在され、
図１及び図２Ｄに示すように、シフトレジスタユニットの少なくとも一実施例は、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、前記シフトレジスタユニットの該実施例は、ＶＧＨとＶＧＬとの間に配置され、
図２Ｄに示すように、ＶＧＨがＴ９の表示領域に近い一側に配置され、ＶＧＬがＴ１０の表示領域から離れた一側に配置され、Ｔ９の第１電極Ｓ９がＣ３の第１極板Ｃ３ｂに結合された後、Ｃ３の第１極板を介してＶＧＨに結合され、Ｔ１０の第１電極Ｓ１０は導電接続部を介してＶＧＬに結合され、ＶＧＨと出力回路との間の距離は大きく、かつＴ９のアクティブ層の幅及びＴ１０のアクティブ層の幅が広くて、シフトレジスタユニットの第２方向での幅を狭めることに不利で、狭額縁を実現することに不利であり、
図２Ｄに示すように、Ｃ２がＴ１０のＶＧＨから離れた一側に配置され、Ｃ３がＴ９のＶＧＨから離れた一側に配置され、Ｃ３の第２極板Ｃ３ｂが第１方向に沿うことで、Ｃ３の占用した空間を利用してシフトレジスタユニットに含まれる各トランジスタを配置することができないようになり、
図２Ｄに示すように、Ｔ１のアクティブ層パターンは第１方向に沿って延在され、Ｔ１はＣ２のＴ１０から離れた一側に配置され、Ｔ１のゲート電極Ｇ１は第２方向に沿って延在される長い導電接続部を介して第２電圧信号線ＶＧＬに結合され、Ｔ１のゲートとＶＧＬとの間の経路が長くて、異なる層の配線のオーバーラップ状況が増え、
図２Ｄにおいて、符号Ｅ０は信号出力線である。
【0060】
図２Ｄ及び図３Ａにおいて、符号Ｇ１はＴ１のゲート電極であり、符号Ｓ１はＴ１の第１電極であり、符号Ｄ１はＴ１の第２電極であり、符号Ｇ２はＴ２のゲート電極であり、符号Ｓ２はＴ２の第１電極であり、符号Ｄ２はＴ２の第２電極であり、符号Ｇ３はＴ３のゲート電極であり、符号Ｓ３はＴ３の第１電極であり、符号Ｄ３はＴ３の第２電極であり、符号Ｇ４はＴ４のゲート電極であり、符号Ｓ４はＴ４の第１電極であり、符号Ｄ４はＴ４の第２電極であり、符号Ｇ５はＴ５のゲート電極であり、符号Ｓ５はＴ５の第１電極であり、符号Ｄ５はＴ５の第２電極であり、符号Ｇ６はＴ６のゲート電極であり、符号Ｓ６はＴ６の第１電極であり、符号Ｄ６はＴ６の第２電極であり、符号Ｇ７はＴ７のゲート電極であり、符号Ｓ７はＴ７の第１電極であり、符号Ｄ７はＴ７の第２電極であり、符号Ｇ８はＴ８のゲート電極であり、符号Ｓ８はＴ８の第１電極であり、符号Ｇ９はＴ９のゲート電極であり、符号Ｓ９はＴ９の第１電極であり、符号Ｄ９はＴ９の第２電極であり、符号Ｇ１０はＴ１０のゲート電極であり、符号Ｓ１０はＴ１０の第１電極であり、符号Ｄ１０はＴ１０の第２電極であり、符号ＧｉはＴｉのゲート電極であり、符号ＳｉはＴｉの第１電極であり、符号ＤｉはＴｉの第２電極であり、符号ＧｃはＴｃのゲート電極であり、符号ＳｃはＴｃの第１電極であり、符号ＤｃはＴｃの第２電極であり、符号Ｃ１ａはＣ１の第１極板であり、符号Ｃ１ｂはＣ１の第２極板であり、符号Ｃ２ａはＣ２の第１極板であり、符号Ｃ２ｂはＣ２の第２極板であり、符号Ｃ３ａはＣ３の第１極板であり、符号Ｃ３ｂはＣ３の第２極板である。
【0061】
図２Ｄに示した少なくとも一実施例では、第１方向は上から下に向かう垂直方向であっでもよく、第２方向は左から右に向かう水平方向であってもよいが、これに限らない。実際の操作において、第１方向は、下から上に向かう垂直方向であっでもよく、第２方向は、右から左に向かう水平方向であってもよく、もしくは、前記第１方向は他の方向であってもよく、前記第２方向は他の方向であってもよい。
【0062】
図２Ｄに示されるゲート電極駆動回路のレイアウト方式において、Ｔ９のアクティブ層及びＴ１０のアクティブ層は一つの連続した第１半導体層により形成され、前記第１半導体層の第２方向での幅が大きいので、横方向でのシフトレジスタユニットの幅が大きくて、シフトレジスタユニットのうちの素子が水平方向で緊密に配列されることに不利で、表示基板の狭額縁化の発展に不利である。
【0063】
図２Ｄに示されるシフトレジスタユニットは走査駆動回路に含まれる第ｎ段シフトレジスタユニットであってもよく、ｎは正の整数である。
【0064】
上記の問題点に基づいて、本開示の発明者は、研究を通じて、シフトレジスタユニット中の各トランジスタのレイアウト方式を調整することにより、シフトレジスタユニットの占有面積を減らすことで、表示基板の額縁の幅を縮めることができることを発見した。
【0065】
図３Ａに示されるレイアウト方式において、第１電圧信号線ＶＧＨは、高電圧信号Ｖｇｈを提供し、第２電圧信号線ＶＧＬは低電圧信号Ｖｇｌを提供し、本開示の少なくとも一実施例では、シフトレジスタユニットをＶＧＨとＶＧＬとの間に配置する。
【0066】
図３Ａにおいて、符号Ｅ０１は信号出力線の第１出力線部分であり、符号Ｅ０２１は信号出力線の１番目の第２出力線部分であり、符号Ｅ０２２は信号出力線の２番目の第２出力線部分であり、Ｅ０１は第１方向に沿って配列され、Ｅ０２１が第２方向に沿って配列され、Ｅ０１、Ｅ０２１及びＥ０２２は互いに結合され、第１方向及び第２方向が互いに交差する。図３Ａに示すように、Ｅ０１はＶＧＬと前記出力回路との間に配置され、Ｅ０２１及びＥ０２２は第２方向に沿って表示領域に延在されて、表示領域に位置する画素回路に発光制御信号を提供する。
【0067】
例えば、図３Ａに示されるレイアウト方式において、第１方向は上から下に向かう垂直方向であっでもよく、第２方向は左から右に向かう水平方向であってもよいが、これに限らない。
【0068】
図３Ａに示されるシフトレジスタユニットは、走査駆動回路に含まれる第ｎ段シフトレジスタユニットであってもよく、ｎは正の整数である。
【0069】
図１及び図３Ａに示すように、シフトレジスタユニットの少なくとも一実施例は、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、図３Ａに示すように、出力回路は、前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９を含み、
前記出力トランジスタＴ１０のゲート電極Ｇ１０が前記出力コンデンサＣ２の第１極板Ｃ２ａに結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０が第２電圧信号線ＶＧＬに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０が信号出力線に含まれる第１出力線部分Ｅ０１に結合され、
前記出力リセットトランジスタＴ９のゲート電極Ｇ９が前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が前記第１電圧信号線ＶＧＨに結合され、前記出力リセットトランジスタＴ９の第２電極Ｄ９が前記信号出力線に含まれる第１出力線部分Ｅ０１に結合される。
前記出力トランジスタＴ１０のゲート電極Ｇ１０が前記出力コンデンサＣ２の第１極板Ｃ２ａに結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０が第２電圧信号線ＶＧＬに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０が信号出力線に含まれる第１出力線部分Ｅ０１に結合され、
前記出力リセットトランジスタＴ９のゲート電極Ｇ９が前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が前記第１電圧信号線ＶＧＨに結合され、前記出力リセットトランジスタＴ９の第２電極Ｄ９が前記信号出力線に含まれる第１出力線部分Ｅ０１に結合される。
【0070】
図３Ａに示されるゲート電極駆動回路のレイアウト方式において、Ｔ９のアクティブ層及びＴ１０のアクティブ層は一つの連続した第１半導体層により形成されてもよく、Ｔ１０のアクティブ層の第２方向での幅が狭いので、シフトレジスタユニットに含まれる他の素子が横方向で余裕な空間を利用して、横方向でのシフトレジスタユニットの幅を狭めて、シフトレジスタユニットのうちの素子が水平方向で緊密に配列されることに有利で、表示基板の狭額縁化の発展に有利である。
【0071】
図３Ａに示すように、上記構成のシフトレジスタユニットを表示基板の縁部領域にレイアウトを行う場合、表示基板の表示領域から離れた方向に沿って、第２電圧信号線ＶＧＬ、第１電圧信号線ＶＧＨ、第２クロック信号線ＣＫ及び第１クロック信号線ＣＢが順次に配列され、第２電圧信号線ＶＧＬ、第１電圧信号線ＶＧＨ、第２クロック信号線ＣＫ及び第１クロック信号線ＣＢはいずれも第１方向に沿って延在され、
図３Ａに示すように、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃはいずれもＶＧＨとＶＧＬとの間に配置され、
図３Ａに示すように、Ｔ１０のアクティブ層の第２方向での幅が狭くなり、切り詰めた第２方向での空間を利用してＣ２を配置して、シフトレジスタユニットの第２方向での幅を狭め、
また、図３Ａに示すように、ＶＧＬは、出力回路の表示領域に近い一側に配置され、ＶＧＨは出力回路の表示領域から離れた一側に配置され、Ｔ１０がＶＧＬに結合されることに便利で、これにより空間を節約し、
図３Ａに示すように、前記出力リセットコンデンサＣ３の極板を第２方向に沿って延在されるように変更し、かつＣ３をＴ９の左側の下方に配置し、これによりＣ３の占める縦方向での空間を減らし、かつＴ９のゲート電極Ｇ９がＣ３の第１極板Ｃ３ａに結合されることに便利で、Ｔ９の第１電極Ｓ９がＣ３の第２極板Ｃ３ｂに結合されることに便利で、Ｃ３をＶＧＨに近接するように配置して、Ｃ３の第２極板Ｃ３ｂがＶＧＨに結合されることに便利で、
図３Ａに示すように、Ｔ１のアクティブパターンは第１方向に沿って延在されることから第２方向に沿って延在されるように変更し、Ｔ１のゲート電極が直接的にＴ２の第１電極Ｓ２に結合されて、空間構成を節約し、Ｔ１のゲート電極がＣＢに結合される経路を縮め、該経路による異なる層の配線オーバーラップ状況を減らし、
図３Ａに示すように、Ｔ９、Ｔ１０及びＶＧＬは第２方向に沿って隣接して配列され、Ｔ１０の第１電極Ｓ１０とＴ２のゲート電極Ｇ３との共通配線がＶＧＬに結合されて、空間を節約し、
図３Ａに示すように、Ｔ４及びＴ５はＣＢのすぐ隣に配置されて、Ｔ４とＣＢとの間の接続経路を縮め、かつＴ５とＣＢとの間の接続経路を縮め、また、Ｔ４、Ｔ５及びＴ６の配列位置を変えて、Ｃ１の極板の形状にさらにマッチするようにし、
図３Ａに示すように、Ｃ３の極板を第２方向に沿って延在されるように変更し、かつＣ３をＴ４、Ｔ５、Ｔ６及びＣ１の下方に配置して、Ｃ３の位置の変更もＴ９にアスペクト比を増える空間を提供した。
図３Ａに示すように、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃはいずれもＶＧＨとＶＧＬとの間に配置され、
図３Ａに示すように、Ｔ１０のアクティブ層の第２方向での幅が狭くなり、切り詰めた第２方向での空間を利用してＣ２を配置して、シフトレジスタユニットの第２方向での幅を狭め、
また、図３Ａに示すように、ＶＧＬは、出力回路の表示領域に近い一側に配置され、ＶＧＨは出力回路の表示領域から離れた一側に配置され、Ｔ１０がＶＧＬに結合されることに便利で、これにより空間を節約し、
図３Ａに示すように、前記出力リセットコンデンサＣ３の極板を第２方向に沿って延在されるように変更し、かつＣ３をＴ９の左側の下方に配置し、これによりＣ３の占める縦方向での空間を減らし、かつＴ９のゲート電極Ｇ９がＣ３の第１極板Ｃ３ａに結合されることに便利で、Ｔ９の第１電極Ｓ９がＣ３の第２極板Ｃ３ｂに結合されることに便利で、Ｃ３をＶＧＨに近接するように配置して、Ｃ３の第２極板Ｃ３ｂがＶＧＨに結合されることに便利で、
図３Ａに示すように、Ｔ１のアクティブパターンは第１方向に沿って延在されることから第２方向に沿って延在されるように変更し、Ｔ１のゲート電極が直接的にＴ２の第１電極Ｓ２に結合されて、空間構成を節約し、Ｔ１のゲート電極がＣＢに結合される経路を縮め、該経路による異なる層の配線オーバーラップ状況を減らし、
図３Ａに示すように、Ｔ９、Ｔ１０及びＶＧＬは第２方向に沿って隣接して配列され、Ｔ１０の第１電極Ｓ１０とＴ２のゲート電極Ｇ３との共通配線がＶＧＬに結合されて、空間を節約し、
図３Ａに示すように、Ｔ４及びＴ５はＣＢのすぐ隣に配置されて、Ｔ４とＣＢとの間の接続経路を縮め、かつＴ５とＣＢとの間の接続経路を縮め、また、Ｔ４、Ｔ５及びＴ６の配列位置を変えて、Ｃ１の極板の形状にさらにマッチするようにし、
図３Ａに示すように、Ｃ３の極板を第２方向に沿って延在されるように変更し、かつＣ３をＴ４、Ｔ５、Ｔ６及びＣ１の下方に配置して、Ｃ３の位置の変更もＴ９にアスペクト比を増える空間を提供した。
【0072】
本開示の少なくとも一実施例では、Ｃ３を第２方向に沿って放置し、かつＣ３のベース基板での正投影とＶＧＨのベース基板での正投影とが部分的に重なり、第２方向の空間を節約し、したがって、Ｔ９は第２方向において節約した空間を利用してアスペクト比を増えることができる。
また、図３Ａに示されるレイアウト空間において、出力アクティブの長さ（前記出力アクティブの長さは第１半導体層１０の第１方向での長さである）を高めることもでき、縦方向で余裕な空間でＣ３、Ｔ１２及びＣ１を配置し、シフトレジスタユニットの第２方向での幅を縮めることができる。
また、図３Ａに示されるレイアウト空間において、出力アクティブの長さ（前記出力アクティブの長さは第１半導体層１０の第１方向での長さである）を高めることもでき、縦方向で余裕な空間でＣ３、Ｔ１２及びＣ１を配置し、シフトレジスタユニットの第２方向での幅を縮めることができる。
【0073】
また、図３Ａ及び図６（図６は図３Ａの第１ゲート金属層の概略図である）に示すように、Ｔｃのゲート電極Ｇｃは互いに結合される第１ゲート電極パターンＧｃ１及び第２ゲート電極パターンＧｃ２を含んで、Ｔｃがダブルゲート構成に形成するようにする。
【0074】
ダブルゲート構成の設計において、第２段階Ｐ２で、走査駆動回路に含まれるシフトレジスタユニットが高電圧信号Ｖｇｈを出力する時に、Ｔ１０は完全にオフとなるべき、Ｔ１０のゲート電極に印加されるハイレベルはＴ８のソース電極から入力される。したがって、第２段階Ｐ２で、必ずＴ８がオンとなるように確保し、即ち、第２ノードＮ２の電位が低電圧であるように確保し、第２段階Ｐ２で、Ｔｃのゲート電極の電位が高電圧であるので、Ｔｃの漏電による第２ノードＮ２の電位が増加することを避けするために、Ｔｃをダブルゲート設計に配置して、Ｔｃがオフとなり易くすることを目的とする。
【0075】
本開示の少なくとも一実施例では、前記第１方向と前記第２方向が互いに交差し、例えば、前記第１方向は前記第２方向に垂直であってもよいが、これに限らない。
【0076】
具体的に、前記第２方向と前記第１方向とが互いに交差する夾角は実際の必要に応じて設定されてもよく、例示として、前記第２方向は前記第１方向に垂直である。
【0077】
本開示の少なくとも一実施例では、第１クロック信号線ＣＢの位置及び前記第２クロック信号線ＣＫの位置は互いに交換してもよいが、これに限らない。
【0078】
図３Ａに示されるレイアウト方式において、図５に示すように（図５は図３Ａのアクティブ層の概略図である）、第１半導体層１０の第１方向での長さは出力アクティブの長さＬ１であり、前記第１半導体層１０の第２方向での最小の幅は第１出力アクティブの幅Ｗ１であり、
前記出力アクティブの長さＬ１と前記第１出力アクティブの幅Ｗ１との割合は第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲は３以上かつ１１以下である。
前記出力アクティブの長さＬ１と前記第１出力アクティブの幅Ｗ１との割合は第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲は３以上かつ１１以下である。
【0079】
本開示の少なくとも一実施例は、前記第１出力アクティブの幅Ｗ１を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は、Ｗ１が小さくなって横方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0080】
選択的に、図３Ａに示されるレイアウト方式において、前記出力アクティブの長さＬ１は５０μｍ以上かつ１３０μｍ以下であってもよい。本開示の少なくとも一実施例は、前記出力アクティブの長さＬ１を高めて、シフトレジスタユニットのうち、出力回路以外の素子がＬ１が大きくなって縦方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0081】
本開示の少なくとも一実施例では、前記第１出力アクティブの幅は１２μｍ以上かつ４０μｍ以下であってもよいが、これに限らない。
【0082】
選択的に、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、大きいものは第２出力アクティブの幅であり、前記出力アクティブの長さと前記第２出力アクティブの幅との割合は第２所定の割合の範囲内にあり、
前記第２所定の割合の範囲は３以上かつ１１以下であるが、これに限らない。
前記第２所定の割合の範囲は３以上かつ１１以下であるが、これに限らない。
【0083】
図４Ａに示されるレイアウト方式において、Ｔ９のアクティブ層の第２方向での幅及びＴ１０のアクティブ層の第２方向での幅はいずれも狭くなり、これにより余裕した第２方向での空間を十分に利用でき、図４Ａに示すように、図３Ａに示されるレイアウト方式と比べて、Ｔ１はＴｉ及びＴｃの右側からＴ３の右側に移動して、第２方向で複数のトランジスタを並んで放置して占める空間を縮小し、かつ図４Ａに示すように、図３Ａに示されるレイアウト方式と比べて、Ｃ２の極板の形状がＴ１、Ｔ２及びＴ１０の形状にさらにマッチするように、Ｃ２の極板の形状を変更した。図４Ａと図３Ａとの以上の相違点の以外に、図４Ａに示されるレイアウト方式の各トランジスタ及び各コンデンサの配列及び接続方式は、図３Ａに示されるレイアウト方式の各トランジスタ及び各コンデンサの配列及び接続方式と等しくてもよい。
【0084】
図４Ａ及び図１１（図１１は図４Ａのアクティブ層の概略図である）に示されるレイアウト方式において、前記第１出力アクティブの幅Ｗ１を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は第１出力アクティブの幅が小さくなって横方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0085】
図１１に示すように、符号Ｗ２は第２出力アクティブの幅である。
【0086】
選択的に、図４Ａ及び図１１に示されるレイアウト方式において、前記出力アクティブの長さは５０μｍ以上かつ１３０μｍ以下であってもよい。本開示の少なくとも一実施例は前記出力アクティブの長さを高めることで、シフトレジスタユニットのうち、出力回路以外の素子は出力アクティブの長さが大きくなることで縦方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0087】
図３Ａ、図８、図４Ａ及び図１４に示すように、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介して前記出力トランジスタＴ１０の第２電極Ｄ１０に結合され、前記第１出力線部分Ｅ０１は、前記信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介して前記出力リセットトランジスタＴ９の第２電極Ｄ９に結合され、前記複数の第１信号線ビアＨ０１は第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２は第１方向に沿って順次に配列され、
図３Ａ、図１０（図１０は図３Ａのソース・ドレイン金属層の概略図であり、図１０に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示す）、図４Ａ及び図１６（図１６は図４Ａのソース・ドレイン金属層の概略図であり、図１６に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示す）に示すように、前記信号線の重なり領域は第１信号線の重なり領域Ａ０１及び第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は前記第１出力線部分Ｅ０１の前記ベース基板での正投影と前記出力トランジスタＴ１０の第２電極Ｄ１０を含む第１ソース・ドレイン金属パターンＤｓ１の前記ベース基板での正投影との重なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と前記出力リセットトランジスタＴ９の第２電極Ｄ９を含む第２ソース・ドレイン金属パターンＤｓ２の前記ベース基板での正投影との重なり領域である。
図３Ａ、図１０（図１０は図３Ａのソース・ドレイン金属層の概略図であり、図１０に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示す）、図４Ａ及び図１６（図１６は図４Ａのソース・ドレイン金属層の概略図であり、図１６に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示す）に示すように、前記信号線の重なり領域は第１信号線の重なり領域Ａ０１及び第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は前記第１出力線部分Ｅ０１の前記ベース基板での正投影と前記出力トランジスタＴ１０の第２電極Ｄ１０を含む第１ソース・ドレイン金属パターンＤｓ１の前記ベース基板での正投影との重なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と前記出力リセットトランジスタＴ９の第２電極Ｄ９を含む第２ソース・ドレイン金属パターンＤｓ２の前記ベース基板での正投影との重なり領域である。
【0088】
本開示の少なくとも一実施例では、前記第１信号線ビアの数及び前記第２信号線ビアの数は実際の状態によって選択してもよい。
【0089】
本開示の少なくとも一実施例に記載の表示基板は、ベース基板に設けられる走査駆動回路及び表示領域を含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さは第１長さであり、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さは第２長さであり、前記第１長さと前記第２長さとの和は出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものは第１出力アクティブの幅であり、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合は第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲は、３以上かつ１１以下である。
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さは第１長さであり、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さは第２長さであり、前記第１長さと前記第２長さとの和は出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものは第１出力アクティブの幅であり、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合は第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲は、３以上かつ１１以下である。
【0090】
本開示の少なくとも一実施例では、前記第１出力アクティブの幅を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は、第１出力アクティブの幅が狭くなって余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0091】
選択的に、前記第１出力アクティブの幅は、１２μｍ以上かつ４０μｍ以下である。
【0092】
選択的に、前記出力アクティブの長さは、５０μｍ以上かつ１３０μｍ以下である。
【0093】
本開示の少なくとも一実施例では、前記出力アクティブの長さを高めることで、シフトレジスタユニットのうち、出力回路以外の素子は、出力アクティブの長さが大きくなって縦方向で余裕な空間を利用してレイアウトも行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0094】
具体的に実施する時に、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は一つの連続した第１半導体層により形成され、前記第１半導体層は第１方向に沿って延在され、
前記第１半導体層の第１方向での長さは出力アクティブの長さであり、
前記第１半導体層の第２方向での最小の長さは前記第１出力アクティブの幅である。
前記第１半導体層の第１方向での長さは出力アクティブの長さであり、
前記第１半導体層の第２方向での最小の長さは前記第１出力アクティブの幅である。
【0095】
選択的に、図３Ａ、図５、図４Ａ及び図１１に示すように、前記出力トランジスタＴ１０のアクティブ層及び前記出力リセットトランジスタＴ９のアクティブ層は一つの連続した第１半導体層により形成されてもよく、前記第１半導体層が第１方向１０に沿って延在され、
図５及び図１１に示すように、第１半導体層１０の第１方向での長さは出力アクティブの長さＬ１であり、
前記第１半導体層１０の第２方向での最小長さは、前記第１出力アクティブの幅Ｗ１である。
図５及び図１１に示すように、第１半導体層１０の第１方向での長さは出力アクティブの長さＬ１であり、
前記第１半導体層１０の第２方向での最小長さは、前記第１出力アクティブの幅Ｗ１である。
【0096】
【0097】
図３Ａ及び図４Ａに示すように、前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９は第１方向に沿って順次に配列されているが、これに限らず、実際の操作において、出力リセットトランジスタＴ９及び出力トランジスタＴ１０は第１方向に沿って順次に配列されるように配置してもよい。
【0098】
本開示の少なくとも一実施例では、出力リセットトランジスタＴ９は、无效の発光制御信号を提供することに用いられ、出力トランジスタＴ１０は、有效の発光制御信号を提供することに用いられる。
【0099】
本開示の少なくとも一実施例では、前記有效の発光制御信号は画素回路のうち、発光制御トランジスタをオンとすることができる電圧信号であってもよく（前記発光制御トランジスタのゲート電極が前記発光制御線に結合され）、前記无效の発光制御信号は、前記発光制御トランジスタをオフとすることができる電圧信号であってもよい。
【0100】
具体的に、前記表示基板の表示領域は、複数のサブ画素を含み、前記複数のサブ画素のうち、少なくとも一つのサブ画素は、画素駆動回路を含み、前記画素駆動回路は、トランジスタ、ゲート線、発光制御線及びデータ線を含み、前記走査駆動回路に含まれるシフトレジスタユニットは、少なくとも一本の発光制御線に対応してもよく、各前記シフトレジスタユニットの信号出力線は、対応する少なくとも一本の発光制御線に結合され、対応する発光制御線に発光制御信号を提供することに用いされる。
【0101】
本開示の少なくとも一実施例では、前記出力トランジスタのアクティブ層及び前記リセットトランジスタのアクティブ層は一つの連続した第１半導体層により形成されてもよく、
前記出力トランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第１導電部分及び少なくとも一つの第１チャネル部分を含んでもよく、それぞれの前記第１チャネル部分は二つの隣接した前記第１導電部分の間に設けられており、
前記出力リセットトランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第２導電部分及び少なくとも一つの第２チャネル部分を含んでもよく、それぞれの前記第２チャネル部分は二つの隣接した前記第２導電部分の間に設けられており、
前記出力トランジスタのアクティブ層のうち、前記出力リセットトランジスタのアクティブ層との距離が最も近い第１導電部分は、前記出力リセットトランジスタのうち、第２導電部分に多重化されてもよく、これにより前記出力トランジスタ及び出力リセットトランジスタのレイアウト空間をさらに縮小でき、前記表示基板の狭額縁化を実現することに有利である。
前記出力トランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第１導電部分及び少なくとも一つの第１チャネル部分を含んでもよく、それぞれの前記第１チャネル部分は二つの隣接した前記第１導電部分の間に設けられており、
前記出力リセットトランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第２導電部分及び少なくとも一つの第２チャネル部分を含んでもよく、それぞれの前記第２チャネル部分は二つの隣接した前記第２導電部分の間に設けられており、
前記出力トランジスタのアクティブ層のうち、前記出力リセットトランジスタのアクティブ層との距離が最も近い第１導電部分は、前記出力リセットトランジスタのうち、第２導電部分に多重化されてもよく、これにより前記出力トランジスタ及び出力リセットトランジスタのレイアウト空間をさらに縮小でき、前記表示基板の狭額縁化を実現することに有利である。
【0102】
図５に示すように、前記出力トランジスタＴ１０のアクティブ層及び前記出力リセットトランジスタＴ９のアクティブ層は一つの連続した第１半導体層１０により形成されてもよく、
前記出力トランジスタＴ１０のアクティブ層は、第１方向に沿って対向して設けられる１番目の第１導電部分１１１、２番目の第１導電部分１１２、３番目の第１導電部分１１３、４番目の第１導電部分１１４、５番目の第１導電部分１１５及び６番目の第１導電部分１１６を含み、前記出力トランジスタＴ１０のアクティブ層は、１番目の第１チャネル部分１２１、２番目の第１チャネル部分１２２、３番目の第１チャネル部分１２３、４番目の第１チャネル部分１２４及び５番目の第１チャネル部分１２５をさらに含み、
前記１番目の第１チャネル部分１２１は、前記１番目の第１導電部分１１１と前記２番目の第１導電部分１１２との間に設けられ、前記２番目の第１チャネル部分１２２は、前記２番目の第１導電部分１１２と前記３番目の第１導電部分１１３との間に設けられており、
前記３番目の第１チャネル部分１２３は、前記３番目の第１導電部分１１３と前記２番目の第１導電部分１１４との間に設けられており、前記４番目の第１チャネル部分１２４は、前記４番目の第１導電部分１１４と前記５番目の第１導電部分１１５との間に設けられており、前記５番目の第１チャネル部分１２５は、前記５番目の第１導電部分１１５と前記６番目の第１導電部分１１６との間に設けられており、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
前記出力リセットトランジスタＴ９のアクティブ層は、第１方向に沿って対向して設けられる２番目の第２導電部分１３２、３番目の第２導電部分１３３、４番目の第２導電部分１３４及び５番目の第２導電部分１３５をさらに含み、前記出力リセットトランジスタＴ９のアクティブ層は、１番目の第２チャネル部分１４１、２番目の第２チャネル部分１４２、３番目の第２チャネル部分１４３及び４番目の第２チャネル部分１４４をさらに含み、
前記１番目の第２チャネル部分１４１は、１番目の第２導電部分と２番目の第２導電部分１３２との間に設けられており、前記２番目の第２チャネル部分１４２は、前記２番目の第２導電部分１３２と３番目の第２導電部分１３３との間に設けられており、前記３番目の第２チャネル部分１４３は、３番目の第２導電部分１３３と４番目の第２導電部分１３４との間に設けられており、前記４番目の第２チャネル部分１４４は、前記４番目の第２導電部分１３４と５番目の第２導電部分１３５との間に設けられている。
前記出力トランジスタＴ１０のアクティブ層は、第１方向に沿って対向して設けられる１番目の第１導電部分１１１、２番目の第１導電部分１１２、３番目の第１導電部分１１３、４番目の第１導電部分１１４、５番目の第１導電部分１１５及び６番目の第１導電部分１１６を含み、前記出力トランジスタＴ１０のアクティブ層は、１番目の第１チャネル部分１２１、２番目の第１チャネル部分１２２、３番目の第１チャネル部分１２３、４番目の第１チャネル部分１２４及び５番目の第１チャネル部分１２５をさらに含み、
前記１番目の第１チャネル部分１２１は、前記１番目の第１導電部分１１１と前記２番目の第１導電部分１１２との間に設けられ、前記２番目の第１チャネル部分１２２は、前記２番目の第１導電部分１１２と前記３番目の第１導電部分１１３との間に設けられており、
前記３番目の第１チャネル部分１２３は、前記３番目の第１導電部分１１３と前記２番目の第１導電部分１１４との間に設けられており、前記４番目の第１チャネル部分１２４は、前記４番目の第１導電部分１１４と前記５番目の第１導電部分１１５との間に設けられており、前記５番目の第１チャネル部分１２５は、前記５番目の第１導電部分１１５と前記６番目の第１導電部分１１６との間に設けられており、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
前記出力リセットトランジスタＴ９のアクティブ層は、第１方向に沿って対向して設けられる２番目の第２導電部分１３２、３番目の第２導電部分１３３、４番目の第２導電部分１３４及び５番目の第２導電部分１３５をさらに含み、前記出力リセットトランジスタＴ９のアクティブ層は、１番目の第２チャネル部分１４１、２番目の第２チャネル部分１４２、３番目の第２チャネル部分１４３及び４番目の第２チャネル部分１４４をさらに含み、
前記１番目の第２チャネル部分１４１は、１番目の第２導電部分と２番目の第２導電部分１３２との間に設けられており、前記２番目の第２チャネル部分１４２は、前記２番目の第２導電部分１３２と３番目の第２導電部分１３３との間に設けられており、前記３番目の第２チャネル部分１４３は、３番目の第２導電部分１３３と４番目の第２導電部分１３４との間に設けられており、前記４番目の第２チャネル部分１４４は、前記４番目の第２導電部分１３４と５番目の第２導電部分１３５との間に設けられている。
【0103】
前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９において、各トランジスタのチャネル部分の両側の導電部分は、それぞれ対応して、該トランジスタの第１電極、第２電極としてもよく、もしくはそれぞれ該トランジスタの第１電極、該トランジスタの第２電極に結合されることで、Ｔ１０及びＴ９が６番目の第１導電部分１１６を介して電気的に接続されることができる。
【0104】
前記第１半導体層１０を製作する時に、例示として、まず、第１半導体材料層を形成した後に、出力トランジスタＴ１０のゲート電極Ｇ１０及び出力リセットトランジスタＴ９のゲート電極Ｇ９を形成してから、出力トランジスタＴ１０のゲート電極Ｇ１０及び出力リセットトランジスタＴ９のゲート電極Ｇ９をマスクとして、前記第１半導体材料層のうち、各トランジスタのゲート電極により被覆されていない部分が前記導電部分に形成され、前記第１半導体材料層のうち、トランジスタにより被覆された部分が前記チャネル部分に形成されるように、第１半導体材料層のうち、各トランジスタのゲート電極により被覆されていない部分に対してドーピングを行う。
【0105】
上記の表示基板の具体的な構成によって、本開示の少なくとも一実施例に記載の表示基板において、シフトレジスタユニットのうち、前記出力トランジスタＴ１０及び出力リセットトランジスタＴ９が前記第１方向に沿って配列されることができ、シフトレジスタユニットの占める第２方向での面積を縮小することで、前記表示基板は狭額縁化の発展要求にさらに符合することができる。
【0106】
図１１に示すように、前記出力トランジスタＴ１０のアクティブ層及び前記出力リセットトランジスタＴ９のアクティブ層は一つの連続した第１半導体層１０により形成されてもよく、
前記出力トランジスタＴ１０のアクティブ層は、第１方向に沿って対向して設けられる１番目の第１導電部分１１１、２番目の第１導電部分１１２、３番目の第１導電部分１１３、４番目の第１導電部分１１４、５番目の第１導電部分１１５及び６番目の第１導電部分１１６を含み、前記出力トランジスタＴ１０のアクティブ層は、１番目の第１チャネル部分１２１、２番目の第１チャネル部分１２２、３番目の第１チャネル部分１２３、４番目の第１チャネル部分１２４及び５番目の第１チャネル部分１２５をさらに含み、
前記１番目の第１チャネル部分１２１は、前記１番目の第１導電部分１１１と前記２番目の第１導電部分１１２との間に設けられ、前記２番目の第１チャネル部分１２２は、前記２番目の第１導電部分１１２と前記３番目の第１導電部分１１３との間に設けられており、
前記３番目の第１チャネル部分１２３は、前記３番目の第１導電部分１１３と前記２番目の第１導電部分１１４との間に設けられており、前記４番目の第１チャネル部分１２４は、前記４番目の第１導電部分１１４と前記５番目の第１導電部分１１５との間に設けられており、前記５番目の第１チャネル部分１２５は、前記５番目の第１導電部分１１５と前記６番目の第１導電部分１１６との間に設けられており、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
前記出力リセットトランジスタＴ９のアクティブ層は、第１方向に沿って対向して設けられる２番目の第２導電部分１３２、３番目の第２導電部分１３３、４番目の第２導電部分１３４、５番目の第２導電部分１３５及び６番目の第２導電部分１３６をさらに含み、前記出力リセットトランジスタＴ９のアクティブ層は、１番目の第２チャネル部分１４１、２番目の第２チャネル部分１４２、３番目の第２チャネル部分１４３、４番目の第２チャネル部分１４４及び５番目の第２チャネル部分１４５をさらに含み、
前記１番目の第２チャネル部分１４１は、１番目の第２導電部分と２番目の第２導電部分１３２との間に設けられており、前記２番目の第２チャネル部分１４２は、前記２番目の第２導電部分１３２と３番目の第２導電部分１３３との間に設けられており、前記３番目の第２チャネル部分１４３は、３番目の第２導電部分１３３と４番目の第２導電部分１３４との間に設けられており、前記４番目の第２チャネル部分１４４は、前記４番目の第２導電部分１３４と５番目の第２導電部分１３５との間に設けられており、前記５番目の第２チャネル部分１４５は、前記５番目の第２導電部分１３５と６番目の第２導電部分１３６との間に設けられている。
前記出力トランジスタＴ１０のアクティブ層は、第１方向に沿って対向して設けられる１番目の第１導電部分１１１、２番目の第１導電部分１１２、３番目の第１導電部分１１３、４番目の第１導電部分１１４、５番目の第１導電部分１１５及び６番目の第１導電部分１１６を含み、前記出力トランジスタＴ１０のアクティブ層は、１番目の第１チャネル部分１２１、２番目の第１チャネル部分１２２、３番目の第１チャネル部分１２３、４番目の第１チャネル部分１２４及び５番目の第１チャネル部分１２５をさらに含み、
前記１番目の第１チャネル部分１２１は、前記１番目の第１導電部分１１１と前記２番目の第１導電部分１１２との間に設けられ、前記２番目の第１チャネル部分１２２は、前記２番目の第１導電部分１１２と前記３番目の第１導電部分１１３との間に設けられており、
前記３番目の第１チャネル部分１２３は、前記３番目の第１導電部分１１３と前記２番目の第１導電部分１１４との間に設けられており、前記４番目の第１チャネル部分１２４は、前記４番目の第１導電部分１１４と前記５番目の第１導電部分１１５との間に設けられており、前記５番目の第１チャネル部分１２５は、前記５番目の第１導電部分１１５と前記６番目の第１導電部分１１６との間に設けられており、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
前記出力リセットトランジスタＴ９のアクティブ層は、第１方向に沿って対向して設けられる２番目の第２導電部分１３２、３番目の第２導電部分１３３、４番目の第２導電部分１３４、５番目の第２導電部分１３５及び６番目の第２導電部分１３６をさらに含み、前記出力リセットトランジスタＴ９のアクティブ層は、１番目の第２チャネル部分１４１、２番目の第２チャネル部分１４２、３番目の第２チャネル部分１４３、４番目の第２チャネル部分１４４及び５番目の第２チャネル部分１４５をさらに含み、
前記１番目の第２チャネル部分１４１は、１番目の第２導電部分と２番目の第２導電部分１３２との間に設けられており、前記２番目の第２チャネル部分１４２は、前記２番目の第２導電部分１３２と３番目の第２導電部分１３３との間に設けられており、前記３番目の第２チャネル部分１４３は、３番目の第２導電部分１３３と４番目の第２導電部分１３４との間に設けられており、前記４番目の第２チャネル部分１４４は、前記４番目の第２導電部分１３４と５番目の第２導電部分１３５との間に設けられており、前記５番目の第２チャネル部分１４５は、前記５番目の第２導電部分１３５と６番目の第２導電部分１３６との間に設けられている。
【0107】
前記出力トランジスタＴ１０及び前記出力リセットトランジスタＴ９において、各トランジスタのチャネル部分の両側の導電部分は、それぞれ対応して、該トランジスタの第１電極、第２電極となり、もしくはそれぞれ該トランジスタの第１電極、該トランジスタの第２電極に結合されることで、Ｔ１０及びＴ９が６番目の第１導電部分１１６を介して電気的に接続されることができる。
【0108】
具体的に、前記出力トランジスタのゲート電極は、少なくとも一つの出力ゲート電極パターンを含んでもよく、前記出力トランジスタの第１電極は、少なくとも一つの第１電極パターンを含み、前記出力トランジスタの第２電極は、少なくとも一つの第２電極パターンを含み、
前記出力ゲート電極パターンは、隣接した前記第１電極パターンと前記第２電極パターンとの間に位置しており、
前記第１電極パターン、前記出力ゲート電極パターン及び前記第２電極パターンはいずれも第２方向に沿って延在される。
具体的に、前記出力リセットトランジスタのゲート電極は、少なくとも一つの出力リセットゲート電極パターンを含んでもよく、前記出力リセットトランジスタの第１電極は、少なくとも一つの第３電極パターンを含み、前記出力リセットトランジスタの第２電極は、少なくとも一つの第４電極パターンを含み、
前記出力リセットゲート電極パターンは隣接した前記第３電極パターンと前記第４電極パターンとの間に位置しており、
前記第３電極パターン、前記出力リセットゲート電極パターン及び前記第４電極パターンはいずれも第２方向に沿って延在され、
前記出力リセットトランジスタのうち、前記出力トランジスタのゲート電極に最も近接する前記第４電極パターンが前記出力トランジスタの第２電極パターンに多重化される。
具体的に実施する時に、前記出力リセットゲート電極パターンの数量、前記第１電極パターンの数量、前記第２電極パターンの数量、前記出力ゲート電極パターンの数量、前記第３電極パターンの数量及び前記第４電極パターンの数量は、実際の必要に応じて設けてもよい。例示として、図６及び図９に示すように、前記出力ゲート電極パターンの数量は、五つであってもよく、第１電極パターンの数量は、三つであってもよく、第２電極パターンの数量は、三つであってもよく、前記出力リセットゲート電極パターンの数量は、四つであってもよく、第３電極パターンの数量は、二つであってもよく、前記第４電極パターンの数量は、三つであってもよいが、これに限らない。
前記出力ゲート電極パターンは、隣接した前記第１電極パターンと前記第２電極パターンとの間に位置しており、
前記第１電極パターン、前記出力ゲート電極パターン及び前記第２電極パターンはいずれも第２方向に沿って延在される。
具体的に、前記出力リセットトランジスタのゲート電極は、少なくとも一つの出力リセットゲート電極パターンを含んでもよく、前記出力リセットトランジスタの第１電極は、少なくとも一つの第３電極パターンを含み、前記出力リセットトランジスタの第２電極は、少なくとも一つの第４電極パターンを含み、
前記出力リセットゲート電極パターンは隣接した前記第３電極パターンと前記第４電極パターンとの間に位置しており、
前記第３電極パターン、前記出力リセットゲート電極パターン及び前記第４電極パターンはいずれも第２方向に沿って延在され、
前記出力リセットトランジスタのうち、前記出力トランジスタのゲート電極に最も近接する前記第４電極パターンが前記出力トランジスタの第２電極パターンに多重化される。
具体的に実施する時に、前記出力リセットゲート電極パターンの数量、前記第１電極パターンの数量、前記第２電極パターンの数量、前記出力ゲート電極パターンの数量、前記第３電極パターンの数量及び前記第４電極パターンの数量は、実際の必要に応じて設けてもよい。例示として、図６及び図９に示すように、前記出力ゲート電極パターンの数量は、五つであってもよく、第１電極パターンの数量は、三つであってもよく、第２電極パターンの数量は、三つであってもよく、前記出力リセットゲート電極パターンの数量は、四つであってもよく、第３電極パターンの数量は、二つであってもよく、前記第４電極パターンの数量は、三つであってもよいが、これに限らない。
【0109】
また、前記出力トランジスタの第２電極及び出力リセットトランジスタの第２電極はいずれも信号出力線に含まれる第１出力線部分に結合されるので、出力トランジスタ及び出力リセットトランジスタをレイアウトを行う時に、前記出力リセットトランジスタのうち、前記出力トランジスタのゲート電極に最も近接する前記第４電極パターンが前記出力トランジスタの第２電極パターンに多重化されてもよく、これにより、出力トランジスタ及び出力リセットトランジスタのレイアウト空間をさらに縮小でき、表示基板の狭額縁化を実現することに有利である。
【0110】
図３Ａ及び図６に示すように、いくつの実施例では、前記出力トランジスタＴ１０のゲート電極は、第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５を含んでもよく、
前記出力リセットトランジスタＴ９のゲート電極は、第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４を含んでもよく、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５は、第１方向に沿って順次に配列され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４は、第１方向に沿って順次に配列され、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５は、いずれも第２方向に沿って延在され、第１方向と第２方向が互いに交差し、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５が互いに結合され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４は、いずれも第２方向に沿って延在され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４が互いに結合され、
図９に示すように、前記出力トランジスタＴ１０の第１電極Ｓ１０は、１番目の第１電極パターンＳ１０１、２番目の第１電極パターンＳ１０２及び３番目の第１電極パターンＳ１０３を含み、
前記出力トランジスタＴ１０の第２電極Ｄ１０は、１番目の第２電極パターンＤ１０１及び２番目の第２電極パターンＤ１０２を含み、
前記出力リセットトランジスタＴ９の第１電極Ｓ９は、１番目の第３電極パターンＳ９１及び２番目の第３電極パターンＳ９２を含み、
前記出力リセットトランジスタＴ９の第２電極Ｄ９は、１番目の第４電極パターンＤ９１、２番目の第４電極パターンＤ９２及び３番目の第４電極パターンＤ９３を含み、
１番目の第４電極パターンＤ９１が前記出力トランジスタＴ１０に含まれる３番目の第２電極パターンに多重化され、
図３Ａ、図５乃至図１０に示すように、Ｓ１０１がＶＧＬに結合され、Ｓ１０２がＳ１０３に結合され、Ｓ１０３がＶＧＬに結合され、Ｓ９１及びＳ９２がそれぞれ出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが前記第１電圧信号線ＶＧＨに結合されることで、Ｓ９１及びＳ９２がＶＧＨに結合されるようにし、
図３Ａ、図５乃至図１０に示すように、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介してそれぞれＤ１０１及びＤ１０２に結合され、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介してそれぞれＤ９１、Ｄ９２及びＤ９３に結合され、
前記複数の第１信号線ビアＨ０１は第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２は、第１方向に沿って順次に配列される。
前記出力リセットトランジスタＴ９のゲート電極は、第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４を含んでもよく、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５は、第１方向に沿って順次に配列され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４は、第１方向に沿って順次に配列され、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５は、いずれも第２方向に沿って延在され、第１方向と第２方向が互いに交差し、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５が互いに結合され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４は、いずれも第２方向に沿って延在され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３及び第４出力リセットゲート電極パターンＧ９４が互いに結合され、
図９に示すように、前記出力トランジスタＴ１０の第１電極Ｓ１０は、１番目の第１電極パターンＳ１０１、２番目の第１電極パターンＳ１０２及び３番目の第１電極パターンＳ１０３を含み、
前記出力トランジスタＴ１０の第２電極Ｄ１０は、１番目の第２電極パターンＤ１０１及び２番目の第２電極パターンＤ１０２を含み、
前記出力リセットトランジスタＴ９の第１電極Ｓ９は、１番目の第３電極パターンＳ９１及び２番目の第３電極パターンＳ９２を含み、
前記出力リセットトランジスタＴ９の第２電極Ｄ９は、１番目の第４電極パターンＤ９１、２番目の第４電極パターンＤ９２及び３番目の第４電極パターンＤ９３を含み、
１番目の第４電極パターンＤ９１が前記出力トランジスタＴ１０に含まれる３番目の第２電極パターンに多重化され、
図３Ａ、図５乃至図１０に示すように、Ｓ１０１がＶＧＬに結合され、Ｓ１０２がＳ１０３に結合され、Ｓ１０３がＶＧＬに結合され、Ｓ９１及びＳ９２がそれぞれ出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが前記第１電圧信号線ＶＧＨに結合されることで、Ｓ９１及びＳ９２がＶＧＨに結合されるようにし、
図３Ａ、図５乃至図１０に示すように、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介してそれぞれＤ１０１及びＤ１０２に結合され、前記第１出力線部分Ｅ０１は、信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介してそれぞれＤ９１、Ｄ９２及びＤ９３に結合され、
前記複数の第１信号線ビアＨ０１は第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２は、第１方向に沿って順次に配列される。
【0111】
具体的に実施する時に、前記出力トランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第１導電部分及び少なくとも一つの第１チャネル部分を含んでもよく、それぞれの前記第１チャネル部分は二つの隣接した前記第１導電部分の間に設けられており、
前記第１チャネル部分は、前記出力ゲート電極パターンに一対一対応され、各前記第１チャネル部分の前記ベース基板での正投影は、いずれも対応する前記出力ゲート電極パターンの前記ベース基板での正投影の内部に位置し、
前記出力トランジスタのうちの一部の前記第１導電部分は前記第１電極パターンに一対一対応され、前記第１電極パターンの前記ベース基板での正投影と、対応する前記第１導電部分の前記ベース基板での正投影とが第１重なり領域を有し、前記第１電極パターンは前記第１重なり領域に設けられている少なくとも一つの第１ビアを介して対応する前記第１導電部分に結合され、
前記出力トランジスタのうちの他の一部の前記第１導電部分は、前記第２電極パターンに一対一対応され、前記第２電極パターンの前記ベース基板での正投影と、対応する前記第１導電部分の前記ベース基板での正投影とが第２重なり領域を有し、前記第２電極パターンは前記第２重なり領域に設けられている少なくとも一つの第２ビアを介して対応する前記第１導電部分に結合される。
前記第１チャネル部分は、前記出力ゲート電極パターンに一対一対応され、各前記第１チャネル部分の前記ベース基板での正投影は、いずれも対応する前記出力ゲート電極パターンの前記ベース基板での正投影の内部に位置し、
前記出力トランジスタのうちの一部の前記第１導電部分は前記第１電極パターンに一対一対応され、前記第１電極パターンの前記ベース基板での正投影と、対応する前記第１導電部分の前記ベース基板での正投影とが第１重なり領域を有し、前記第１電極パターンは前記第１重なり領域に設けられている少なくとも一つの第１ビアを介して対応する前記第１導電部分に結合され、
前記出力トランジスタのうちの他の一部の前記第１導電部分は、前記第２電極パターンに一対一対応され、前記第２電極パターンの前記ベース基板での正投影と、対応する前記第１導電部分の前記ベース基板での正投影とが第２重なり領域を有し、前記第２電極パターンは前記第２重なり領域に設けられている少なくとも一つの第２ビアを介して対応する前記第１導電部分に結合される。
【0112】
具体的に実施する時に、前記出力リセットトランジスタのアクティブ層は、第１方向に沿って対向して設けられる少なくとも二つの第２導電部分及び少なくとも一つの第２チャネル部分を含み、それぞれの前記第２チャネル部分は二つの隣接した前記第２導電部分の間に設けられており、
前記第２チャネル部分は、前記出力リセットゲート電極パターンに一対一対応され、各前記第２チャネル部分の前記ベース基板での正投影は、いずれも対応する前記出力リセットゲート電極パターンの前記ベース基板での正投影の内部に位置し、
前記出力リセットトランジスタのうちの一部の前記第２導電部分は、前記第３電極パターンに一対一対応され、前記第３電極パターンの前記ベース基板での正投影と、対応する前記第２導電部分の前記ベース基板での正投影とが第３重なり領域を有し、前記第３電極パターンは、前記第３重なり領域に設けられている少なくとも一つの第３ビアを介して対応する前記第２導電部分に結合され、
前記出力リセットトランジスタのうちの他の一部の前記第２導電部分は、前記第４電極パターンに一対一対応され、前記第４電極パターンの前記ベース基板での正投影と、対応する前記第２導電部分の前記ベース基板での正投影とが第４重なり領域を有し、前記第４電極パターンは、前記第４重なり領域に設けられている少なくとも一つの第４ビアを介して対応する前記第２導電部分に結合される。
前記第２チャネル部分は、前記出力リセットゲート電極パターンに一対一対応され、各前記第２チャネル部分の前記ベース基板での正投影は、いずれも対応する前記出力リセットゲート電極パターンの前記ベース基板での正投影の内部に位置し、
前記出力リセットトランジスタのうちの一部の前記第２導電部分は、前記第３電極パターンに一対一対応され、前記第３電極パターンの前記ベース基板での正投影と、対応する前記第２導電部分の前記ベース基板での正投影とが第３重なり領域を有し、前記第３電極パターンは、前記第３重なり領域に設けられている少なくとも一つの第３ビアを介して対応する前記第２導電部分に結合され、
前記出力リセットトランジスタのうちの他の一部の前記第２導電部分は、前記第４電極パターンに一対一対応され、前記第４電極パターンの前記ベース基板での正投影と、対応する前記第２導電部分の前記ベース基板での正投影とが第４重なり領域を有し、前記第４電極パターンは、前記第４重なり領域に設けられている少なくとも一つの第４ビアを介して対応する前記第２導電部分に結合される。
【0113】
図５、図６、図８及び図９に示すように、１番目の第１チャネル部分１２１は、第１出力ゲート電極パターンＧ１０１に対応され、２番目の第１チャネル部分１２２は、第２出力ゲート電極パターンＧ１０２に対応され、３番目の第１チャネル部分１２３は、第３出力ゲート電極パターンＧ１０３に対応され、４番目の第１チャネル部分１２４は、第４出力ゲート電極パターンＧ１０４に対応され、５番目の第１チャネル部分１２５は、第５出力ゲート電極パターンＧ１０５に対応され、
１番目の第１チャネル部分１２１のベース基板での正投影は、第１出力ゲート電極パターンＧ１０１のベース基板での正投影の内部に位置し、
２番目の第１チャネル部分１２２のベース基板での正投影は、第２出力ゲート電極パターンＧ１０２のベース基板での正投影の内部に位置し、
３番目の第１チャネル部分１２３のベース基板での正投影は、第３出力ゲート電極パターンＧ１０３のベース基板での正投影の内部に位置し、
４番目の第１チャネル部分１２４のベース基板での正投影は、第４出力ゲート電極パターンＧ１０４のベース基板での正投影の内部に位置し、
５番目の第１チャネル部分１２５のベース基板での正投影は、第５出力ゲート電極パターンＧ１０５のベース基板での正投影の内部に位置し、
１番目の第１導電部分１１１は、１番目の第１電極パターンＳ１０１に対応され、２番目の第１導電部分１１２は、１番目の第２電極パターンＤ１０１に対応され、３番目の第１導電部分１１３は、２番目の第１電極パターンＳ１０２に対応され、４番目の第１導電部分１１４は、２番目の第２電極パターンＤ１０２に対応され、５番目の第１導電部分１１５は、３番目の第１電極パターンＳ１０３に対応され、６番目の第１導電部分１１６は、１番目の第４電極パターンＤ９１に対応され、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
１番目の第２チャネル部分１４１は、第１出力リセットゲート電極パターンＧ９１に対応され、２番目の第２チャネル部分１４２は、第２出力リセットゲート電極パターンＧ９２に対応され、３番目の第２チャネル部分１４３は、第３出力リセットゲート電極パターンＧ９３に対応され、４番目の第２チャネル部分１４４は、第４出力リセットゲート電極パターンＧ９４に対応され、
１番目の第２チャネル部分１４１のベース基板での正投影は、第１出力リセットゲート電極パターンＧ９１のベース基板での正投影の内部に位置し、
２番目の第２チャネル部分１４２のベース基板での正投影は、第２出力リセットゲート電極パターンＧ９２のベース基板での正投影の内部に位置し、
３番目の第２チャネル部分１４３のベース基板での正投影は、第３出力リセットゲート電極パターンＧ９３のベース基板での正投影の内部に位置し、
４番目の第２チャネル部分１４４のベース基板での正投影は、第４出力リセットゲート電極パターンＧ９４のベース基板での正投影の内部に位置し、
２番目の第２導電部分１３２は、１番目の第３電極パターンＳ９１に対応され、３番目の第２導電部分１３３は、２番目の第４電極パターンＤ９２に対応され、４番目の第２導電部分１３４は、２番目の第３電極パターンＳ９２に対応され、５番目の第２導電部分１３５は、３番目の第４電極パターンＤ９３に対応され、
Ｓ１０１のベース基板での正投影と、１番目の第１導電部分１１１のベース基板での正投影とが１番目の第１重なり領域を有し、Ｓ１０２のベース基板での正投影と、３番目の第１導電部分１１３のベース基板での正投影とが２番目の第１重なり領域を有し、Ｓ１０３のベース基板での正投影と、５番目の第１導電部分１１５のベース基板での正投影とが３番目の第１重なり領域を有し、Ｓ１０１は、１番目の第１重なり領域に設けられている第１ビアＨ１を介して１番目の第１導電部分１１１に結合され、Ｓ１０２は、２番目の第１重なり領域に設けられている第１ビアＨ１を介して３番目の第１導電部分１１３に結合され、Ｓ１０３は、３番目の第１重なり領域に設けられている第１ビアＨ１を介して５番目の第１導電部分１１５に結合され、
Ｄ１０１のベース基板での正投影と、２番目の第１導電部分１１２のベース基板での正投影とが１番目の第２重なり領域を有し、Ｄ１０２のベース基板での正投影と、４番目の第１導電部分１１４とが２番目の第２重なり領域を有し、Ｄ１０１は、１番目の第２重なり領域に設けられている第２ビアＨ２を介して２番目の第１導電部分１１２に結合され、Ｄ１０２は、２番目の第２重なり領域に設けられている第２ビアＨ２を介して４番目の第１導電部分１１４に結合され、
Ｄ９１のベース基板での正投影と、１番目の第２導電部分１３１のベース基板での正投影とが１番目の第４重なり領域を有し、Ｄ９２のベース基板での正投影と、３番目の第２導電部分１３３のベース基板での正投影とが２番目の第４重なり領域を有し、Ｄ９３のベース基板での正投影と、５番目の第２導電部分１３５とが３番目の第４重なり領域を有し、Ｄ９１は、１番目の第４重なり領域に設けられている第４ビアＨ４を介して１番目の第２導電部分１３１に結合され、Ｄ９２は、２番目の第４重なり領域に設けられている第４ビアＨ４を介して３番目の第２導電部分１３３に結合され、Ｄ９３は、３番目の第４重なり領域に設けられている第４ビアＨ４を介して５番目の第２導電部分１３３に結合され、
Ｓ９１のベース基板での正投影と、２番目の第２導電部分１３２のベース基板での正投影とが１番目の第３重なり領域を有し、Ｓ９２のベース基板での正投影と、４番目の第２導電部分１３４のベース基板での正投影とが２番目の第３重なり領域を有し、Ｓ９１は、１番目の第３重なり領域に設けられている第３ビアＨ３を介して２番目の第２導電部分１３２に結合され、Ｓ９２は、２番目の第３重なり領域に設けられている第３ビアＨ３を介して４番目の第２導電部分１３４に結合される。
１番目の第１チャネル部分１２１のベース基板での正投影は、第１出力ゲート電極パターンＧ１０１のベース基板での正投影の内部に位置し、
２番目の第１チャネル部分１２２のベース基板での正投影は、第２出力ゲート電極パターンＧ１０２のベース基板での正投影の内部に位置し、
３番目の第１チャネル部分１２３のベース基板での正投影は、第３出力ゲート電極パターンＧ１０３のベース基板での正投影の内部に位置し、
４番目の第１チャネル部分１２４のベース基板での正投影は、第４出力ゲート電極パターンＧ１０４のベース基板での正投影の内部に位置し、
５番目の第１チャネル部分１２５のベース基板での正投影は、第５出力ゲート電極パターンＧ１０５のベース基板での正投影の内部に位置し、
１番目の第１導電部分１１１は、１番目の第１電極パターンＳ１０１に対応され、２番目の第１導電部分１１２は、１番目の第２電極パターンＤ１０１に対応され、３番目の第１導電部分１１３は、２番目の第１電極パターンＳ１０２に対応され、４番目の第１導電部分１１４は、２番目の第２電極パターンＤ１０２に対応され、５番目の第１導電部分１１５は、３番目の第１電極パターンＳ１０３に対応され、６番目の第１導電部分１１６は、１番目の第４電極パターンＤ９１に対応され、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
１番目の第２チャネル部分１４１は、第１出力リセットゲート電極パターンＧ９１に対応され、２番目の第２チャネル部分１４２は、第２出力リセットゲート電極パターンＧ９２に対応され、３番目の第２チャネル部分１４３は、第３出力リセットゲート電極パターンＧ９３に対応され、４番目の第２チャネル部分１４４は、第４出力リセットゲート電極パターンＧ９４に対応され、
１番目の第２チャネル部分１４１のベース基板での正投影は、第１出力リセットゲート電極パターンＧ９１のベース基板での正投影の内部に位置し、
２番目の第２チャネル部分１４２のベース基板での正投影は、第２出力リセットゲート電極パターンＧ９２のベース基板での正投影の内部に位置し、
３番目の第２チャネル部分１４３のベース基板での正投影は、第３出力リセットゲート電極パターンＧ９３のベース基板での正投影の内部に位置し、
４番目の第２チャネル部分１４４のベース基板での正投影は、第４出力リセットゲート電極パターンＧ９４のベース基板での正投影の内部に位置し、
２番目の第２導電部分１３２は、１番目の第３電極パターンＳ９１に対応され、３番目の第２導電部分１３３は、２番目の第４電極パターンＤ９２に対応され、４番目の第２導電部分１３４は、２番目の第３電極パターンＳ９２に対応され、５番目の第２導電部分１３５は、３番目の第４電極パターンＤ９３に対応され、
Ｓ１０１のベース基板での正投影と、１番目の第１導電部分１１１のベース基板での正投影とが１番目の第１重なり領域を有し、Ｓ１０２のベース基板での正投影と、３番目の第１導電部分１１３のベース基板での正投影とが２番目の第１重なり領域を有し、Ｓ１０３のベース基板での正投影と、５番目の第１導電部分１１５のベース基板での正投影とが３番目の第１重なり領域を有し、Ｓ１０１は、１番目の第１重なり領域に設けられている第１ビアＨ１を介して１番目の第１導電部分１１１に結合され、Ｓ１０２は、２番目の第１重なり領域に設けられている第１ビアＨ１を介して３番目の第１導電部分１１３に結合され、Ｓ１０３は、３番目の第１重なり領域に設けられている第１ビアＨ１を介して５番目の第１導電部分１１５に結合され、
Ｄ１０１のベース基板での正投影と、２番目の第１導電部分１１２のベース基板での正投影とが１番目の第２重なり領域を有し、Ｄ１０２のベース基板での正投影と、４番目の第１導電部分１１４とが２番目の第２重なり領域を有し、Ｄ１０１は、１番目の第２重なり領域に設けられている第２ビアＨ２を介して２番目の第１導電部分１１２に結合され、Ｄ１０２は、２番目の第２重なり領域に設けられている第２ビアＨ２を介して４番目の第１導電部分１１４に結合され、
Ｄ９１のベース基板での正投影と、１番目の第２導電部分１３１のベース基板での正投影とが１番目の第４重なり領域を有し、Ｄ９２のベース基板での正投影と、３番目の第２導電部分１３３のベース基板での正投影とが２番目の第４重なり領域を有し、Ｄ９３のベース基板での正投影と、５番目の第２導電部分１３５とが３番目の第４重なり領域を有し、Ｄ９１は、１番目の第４重なり領域に設けられている第４ビアＨ４を介して１番目の第２導電部分１３１に結合され、Ｄ９２は、２番目の第４重なり領域に設けられている第４ビアＨ４を介して３番目の第２導電部分１３３に結合され、Ｄ９３は、３番目の第４重なり領域に設けられている第４ビアＨ４を介して５番目の第２導電部分１３３に結合され、
Ｓ９１のベース基板での正投影と、２番目の第２導電部分１３２のベース基板での正投影とが１番目の第３重なり領域を有し、Ｓ９２のベース基板での正投影と、４番目の第２導電部分１３４のベース基板での正投影とが２番目の第３重なり領域を有し、Ｓ９１は、１番目の第３重なり領域に設けられている第３ビアＨ３を介して２番目の第２導電部分１３２に結合され、Ｓ９２は、２番目の第３重なり領域に設けられている第３ビアＨ３を介して４番目の第２導電部分１３４に結合される。
【0114】
本開示の少なくとも一実施例では、第１ビアの数量、第２ビアの数量、第３ビアの数量及び第４ビアの数量は、実際の必要に応じて設けてもよい。
【0115】
図３Ａに示されるレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量はいずれも三つであるが、実際の操作において、以上の各ビアの数量は実際の状態によって選択してもよく、例えば、図１７に示すように、他のレイアウト方式において、第１ビアの数量及び第２ビアの数量の数量はいずれも二つであってもよく、前記第３ビアの数量及び第２ビアの数量の数量はいずれも三つであってもよく、図１７に示されるレイアウト方式において、第１半導体層の第１方向での長さがより長く（図３Ａに示されるレイアウト方式に比べ）、第１半導体層の第２方向での幅がより狭くて（図３Ａに示されるレイアウト方式に比べ）、シフトレジスタユニットの占める第２方向での幅を狭くすることにより便利で、狭額縁を実現することに有利である。
図４Ａに示されるレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量はいずれも三つであるが、実際の操作において、以上の各ビアの数量は実際の状態によって選択してもよく、例えば、図１８に示すように、他のレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量及び前記第４ビアはいずれも二つであってもよく、図１８に示されるレイアウト方式において、第１半導体層の第１方向での長さがより長く（図４Ａに示されるレイアウト方式に比べ）、第１半導体層の第２方向での幅がより狭く（図４Ａに示されるレイアウト方式に比べ）、シフトレジスタユニットの占める第２方向での幅を狭くすることにより便利で、狭額縁を実現することに有利である。
図４Ａに示されるレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量はいずれも三つであるが、実際の操作において、以上の各ビアの数量は実際の状態によって選択してもよく、例えば、図１８に示すように、他のレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量及び前記第４ビアはいずれも二つであってもよく、図１８に示されるレイアウト方式において、第１半導体層の第１方向での長さがより長く（図４Ａに示されるレイアウト方式に比べ）、第１半導体層の第２方向での幅がより狭く（図４Ａに示されるレイアウト方式に比べ）、シフトレジスタユニットの占める第２方向での幅を狭くすることにより便利で、狭額縁を実現することに有利である。
【0116】
上述した実施例に係る表示基板において、第１半導体層１０を利用して出力リセットトランジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層を形成して、Ｔ９及びＴ１０の占める第２方向での空間を小さくするのみならず、第１方向での出力リセットトランジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層のサイズを大きくすることで、Ｔ９のチャネルの幅及びＴ１０のチャネルの幅を確保し、これによりＴ９の動作性能及びＴ１０の動作性能を確保する上に、表示基板の額縁の幅を縮めることができる。
【0117】
図４Ａ及び図１２に示すように、いくつの実施例では、前記出力トランジスタＴ１０のゲート電極は、第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５を含んでもよく、
前記出力リセットトランジスタＴ９のゲート電極は、第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５を含んでもよく、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５が第１方向に沿って順次に配列され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５が第１方向に沿って順次に配列され、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５がいずれも第２方向に沿って延在され、第１方向と第２方向が互いに交差し、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５が互いに結合され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５がいずれも第２方向に沿って延在され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５が互いに結合され、
図１５に示すように、前記出力トランジスタＴ１０の第１電極Ｓ１０は、１番目の第１電極パターンＳ１０１、２番目の第１電極パターンＳ１０２及び３番目の第１電極パターンＳ１０３を含み、
前記出力トランジスタＴ１０の第２電極Ｄ１０は、１番目の第２電極パターンＤ１０１及び２番目の第２電極パターンＤ１０２を含み、
前記出力リセットトランジスタＴ９の第１電極Ｓ９は、１番目の第３電極パターンＳ９１、２番目の第３電極パターンＳ９２及び３番目の第３電極パターンＳ９３を含み、
前記出力リセットトランジスタＴ９の第２電極Ｄ９は、１番目の第４電極パターンＤ９１、２番目の第４電極パターンＤ９２及び３番目の第４電極パターンＤ９３を含み、
１番目の第４電極パターンＤ９１が前記出力トランジスタＴ１０に含まれる３番目の第２電極パターンに多重化され、
図４Ａ、図１１乃至図１６に示すように、Ｓ１０１がＶＧＬに結合され、Ｓ１０２がＳ１０３に結合され、Ｓ１０３がＶＧＬに結合され、
Ｓ９１、Ｓ９２及びＳ９３がそれぞれ出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが前記第１電圧信号線ＶＧＨに結合されることで、Ｓ９１、Ｓ９２及びＳ９３がいずれもＶＧＨに結合され、
図４Ａ、図１１乃至図１６に示すように、前記第１出力線部分Ｅ０１が信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介してそれぞれＤ１０１及びＤ１０２に結合され、前記第１出力線部分Ｅ０１が信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介してそれぞれＤ９１、Ｄ９２及びＤ９３に結合され、
前記複数の第１信号線ビアＨ０１が第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２が第１方向に沿って順次に配列される。
前記出力リセットトランジスタＴ９のゲート電極は、第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５を含んでもよく、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５が第１方向に沿って順次に配列され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５が第１方向に沿って順次に配列され、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５がいずれも第２方向に沿って延在され、第１方向と第２方向が互いに交差し、
第１出力ゲート電極パターンＧ１０１、第２出力ゲート電極パターンＧ１０２、第３出力ゲート電極パターンＧ１０３、第４出力ゲート電極パターンＧ１０４及び第５出力ゲート電極パターンＧ１０５が互いに結合され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５がいずれも第２方向に沿って延在され、
第１出力リセットゲート電極パターンＧ９１、第２出力リセットゲート電極パターンＧ９２、第３出力リセットゲート電極パターンＧ９３、第４出力リセットゲート電極パターンＧ９４及び第５出力リセットゲート電極パターンＧ９５が互いに結合され、
図１５に示すように、前記出力トランジスタＴ１０の第１電極Ｓ１０は、１番目の第１電極パターンＳ１０１、２番目の第１電極パターンＳ１０２及び３番目の第１電極パターンＳ１０３を含み、
前記出力トランジスタＴ１０の第２電極Ｄ１０は、１番目の第２電極パターンＤ１０１及び２番目の第２電極パターンＤ１０２を含み、
前記出力リセットトランジスタＴ９の第１電極Ｓ９は、１番目の第３電極パターンＳ９１、２番目の第３電極パターンＳ９２及び３番目の第３電極パターンＳ９３を含み、
前記出力リセットトランジスタＴ９の第２電極Ｄ９は、１番目の第４電極パターンＤ９１、２番目の第４電極パターンＤ９２及び３番目の第４電極パターンＤ９３を含み、
１番目の第４電極パターンＤ９１が前記出力トランジスタＴ１０に含まれる３番目の第２電極パターンに多重化され、
図４Ａ、図１１乃至図１６に示すように、Ｓ１０１がＶＧＬに結合され、Ｓ１０２がＳ１０３に結合され、Ｓ１０３がＶＧＬに結合され、
Ｓ９１、Ｓ９２及びＳ９３がそれぞれ出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが前記第１電圧信号線ＶＧＨに結合されることで、Ｓ９１、Ｓ９２及びＳ９３がいずれもＶＧＨに結合され、
図４Ａ、図１１乃至図１６に示すように、前記第１出力線部分Ｅ０１が信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介してそれぞれＤ１０１及びＤ１０２に結合され、前記第１出力線部分Ｅ０１が信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介してそれぞれＤ９１、Ｄ９２及びＤ９３に結合され、
前記複数の第１信号線ビアＨ０１が第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２が第１方向に沿って順次に配列される。
【0118】
図１１、図１２、図１４及び図１５に示すように、１番目の第１チャネル部分１２１は、第１出力ゲート電極パターンＧ１０１に対応され、２番目の第１チャネル部分１２２は、第２出力ゲート電極パターンＧ１０２に対応され、３番目の第１チャネル部分１２３は、第３出力ゲート電極パターンＧ１０３に対応され、４番目の第１チャネル部分１２４は、第４出力ゲート電極パターンＧ１０４に対応され、５番目の第１チャネル部分１２５は、第５出力ゲート電極パターンＧ１０５に対応され、
１番目の第１チャネル部分１２１のベース基板での正投影は、第１出力ゲート電極パターンＧ１０１のベース基板での正投影の内部に位置し、
２番目の第１チャネル部分１２２のベース基板での正投影は、第２出力ゲート電極パターンＧ１０２のベース基板での正投影の内部に位置し、
３番目の第１チャネル部分１２３のベース基板での正投影は、第３出力ゲート電極パターンＧ１０３のベース基板での正投影の内部に位置し、
４番目の第１チャネル部分１２４のベース基板での正投影は、第４出力ゲート電極パターンＧ１０４のベース基板での正投影の内部に位置し、
５番目の第１チャネル部分１２５のベース基板での正投影は、第５出力ゲート電極パターンＧ１０５のベース基板での正投影の内部に位置し、
１番目の第１導電部分１１１が１番目の第１電極パターンＳ１０１に対応され、２番目の第１導電部分１１２が１番目の第２電極パターンＤ１０１に対応され、３番目の第１導電部分１１３が２番目の第１電極パターンＳ１０２に対応され、４番目の第１導電部分１１４が２番目の第２電極パターンＤ１０２に対応され、５番目の第１導電部分１１５が３番目の第１電極パターンＳ１０３に対応され、６番目の第１導電部分１１６が１番目の第４電極パターンＤ９１に対応され、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
１番目の第２チャネル部分１４１が第１出力リセットゲート電極パターンＧ９１に対応され、２番目の第２チャネル部分１４２が第２出力リセットゲート電極パターンＧ９２に対応され、３番目の第２チャネル部分１４３が第３出力リセットゲート電極パターンＧ９３に対応され、４番目の第２チャネル部分１４４が第４出力リセットゲート電極パターンＧ９４に対応され、５番目の第２チャネル部分１４５が第５出力リセットゲート電極パターンＧ９５に対応され、
１番目の第２チャネル部分１４１のベース基板での正投影は、第１出力リセットゲート電極パターンＧ９１のベース基板での正投影の内部に位置し、
２番目の第２チャネル部分１４２のベース基板での正投影は、第２出力リセットゲート電極パターンＧ９２のベース基板での正投影の内部に位置し、
３番目の第２チャネル部分１４３のベース基板での正投影は、第３出力リセットゲート電極パターンＧ９３のベース基板での正投影の内部に位置し、
４番目の第２チャネル部分１４４のベース基板での正投影は、第４出力リセットゲート電極パターンＧ９４のベース基板での正投影の内部に位置し、
５番目の第２チャネル部分１４５のベース基板での正投影は、第５出力リセットゲート電極パターンＧ９５のベース基板での正投影の内部に位置し、
２番目の第２導電部分１３２が１番目の第３電極パターンＳ９１に対応され、３番目の第２導電部分１３３が２番目の第４電極パターンＤ９２に対応され、４番目の第２導電部分１３４が２番目の第３電極パターンＳ９２に対応され、５番目の第２導電部分１３５が３番目の第４電極パターンＤ９３に対応され、６番目の第２導電部分１３６が３番目の第３電極パターンＳ９３に対応され、
Ｓ１０１のベース基板での正投影と、１番目の第１導電部分１１１のベース基板での正投影とが１番目の第１重なり領域を有し、Ｓ１０２のベース基板での正投影と、３番目の第１導電部分１１３のベース基板での正投影とが２番目の第１重なり領域を有し、Ｓ１０３のベース基板での正投影と、５番目の第１導電部分１１５のベース基板での正投影とが３番目の第１重なり領域を有し、Ｓ１０１は、１番目の第１重なり領域に設けられている第１ビアＨ１を介して１番目の第１導電部分１１１に結合され、Ｓ１０２は、２番目の第１重なり領域に設けられている第１ビアＨ１を介して３番目の第１導電部分１１３に結合され、Ｓ１０３は、３番目の第１重なり領域に設けられている第１ビアＨ１を介して５番目の第１導電部分１１５に結合され、
Ｄ１０１のベース基板での正投影と、２番目の第１導電部分１１２のベース基板での正投影とが１番目の第２重なり領域を有し、Ｄ１０２のベース基板での正投影と、４番目の第１導電部分１１４とが２番目の第２重なり領域を有し、Ｄ１０１は、１番目の第２重なり領域に設けられている第２ビアＨ２を介して２番目の第１導電部分１１２に結合され、Ｄ１０２は、２番目の第２重なり領域に設けられている第２ビアＨ２を介して４番目の第１導電部分１１４に結合され、
Ｄ９１のベース基板での正投影と、１番目の第２導電部分１３１のベース基板での正投影とが１番目の第４重なり領域を有し、Ｄ９２のベース基板での正投影と、３番目の第２導電部分１３３のベース基板での正投影とが２番目の第４重なり領域を有し、Ｄ９３のベース基板での正投影と、５番目の第２導電部分１３５とが３番目の第４重なり領域を有し、Ｄ９１は、１番目の第４重なり領域に設けられている第４ビアＨ４を介して１番目の第２導電部分１３１に結合され、Ｄ９２は、２番目の第４重なり領域に設けられている第４ビアＨ４を介して３番目の第２導電部分１３３に結合され、Ｄ９３は、３番目の第４重なり領域に設けられている第４ビアＨ４を介して５番目の第２導電部分１３３に結合され、
１番目の第１チャネル部分１２１のベース基板での正投影は、第１出力ゲート電極パターンＧ１０１のベース基板での正投影の内部に位置し、
２番目の第１チャネル部分１２２のベース基板での正投影は、第２出力ゲート電極パターンＧ１０２のベース基板での正投影の内部に位置し、
３番目の第１チャネル部分１２３のベース基板での正投影は、第３出力ゲート電極パターンＧ１０３のベース基板での正投影の内部に位置し、
４番目の第１チャネル部分１２４のベース基板での正投影は、第４出力ゲート電極パターンＧ１０４のベース基板での正投影の内部に位置し、
５番目の第１チャネル部分１２５のベース基板での正投影は、第５出力ゲート電極パターンＧ１０５のベース基板での正投影の内部に位置し、
１番目の第１導電部分１１１が１番目の第１電極パターンＳ１０１に対応され、２番目の第１導電部分１１２が１番目の第２電極パターンＤ１０１に対応され、３番目の第１導電部分１１３が２番目の第１電極パターンＳ１０２に対応され、４番目の第１導電部分１１４が２番目の第２電極パターンＤ１０２に対応され、５番目の第１導電部分１１５が３番目の第１電極パターンＳ１０３に対応され、６番目の第１導電部分１１６が１番目の第４電極パターンＤ９１に対応され、
前記６番目の第１導電部分１１６は、前記出力リセットトランジスタＴ９のアクティブ層に含まれる１番目の第２導電部分に多重化され、
１番目の第２チャネル部分１４１が第１出力リセットゲート電極パターンＧ９１に対応され、２番目の第２チャネル部分１４２が第２出力リセットゲート電極パターンＧ９２に対応され、３番目の第２チャネル部分１４３が第３出力リセットゲート電極パターンＧ９３に対応され、４番目の第２チャネル部分１４４が第４出力リセットゲート電極パターンＧ９４に対応され、５番目の第２チャネル部分１４５が第５出力リセットゲート電極パターンＧ９５に対応され、
１番目の第２チャネル部分１４１のベース基板での正投影は、第１出力リセットゲート電極パターンＧ９１のベース基板での正投影の内部に位置し、
２番目の第２チャネル部分１４２のベース基板での正投影は、第２出力リセットゲート電極パターンＧ９２のベース基板での正投影の内部に位置し、
３番目の第２チャネル部分１４３のベース基板での正投影は、第３出力リセットゲート電極パターンＧ９３のベース基板での正投影の内部に位置し、
４番目の第２チャネル部分１４４のベース基板での正投影は、第４出力リセットゲート電極パターンＧ９４のベース基板での正投影の内部に位置し、
５番目の第２チャネル部分１４５のベース基板での正投影は、第５出力リセットゲート電極パターンＧ９５のベース基板での正投影の内部に位置し、
２番目の第２導電部分１３２が１番目の第３電極パターンＳ９１に対応され、３番目の第２導電部分１３３が２番目の第４電極パターンＤ９２に対応され、４番目の第２導電部分１３４が２番目の第３電極パターンＳ９２に対応され、５番目の第２導電部分１３５が３番目の第４電極パターンＤ９３に対応され、６番目の第２導電部分１３６が３番目の第３電極パターンＳ９３に対応され、
Ｓ１０１のベース基板での正投影と、１番目の第１導電部分１１１のベース基板での正投影とが１番目の第１重なり領域を有し、Ｓ１０２のベース基板での正投影と、３番目の第１導電部分１１３のベース基板での正投影とが２番目の第１重なり領域を有し、Ｓ１０３のベース基板での正投影と、５番目の第１導電部分１１５のベース基板での正投影とが３番目の第１重なり領域を有し、Ｓ１０１は、１番目の第１重なり領域に設けられている第１ビアＨ１を介して１番目の第１導電部分１１１に結合され、Ｓ１０２は、２番目の第１重なり領域に設けられている第１ビアＨ１を介して３番目の第１導電部分１１３に結合され、Ｓ１０３は、３番目の第１重なり領域に設けられている第１ビアＨ１を介して５番目の第１導電部分１１５に結合され、
Ｄ１０１のベース基板での正投影と、２番目の第１導電部分１１２のベース基板での正投影とが１番目の第２重なり領域を有し、Ｄ１０２のベース基板での正投影と、４番目の第１導電部分１１４とが２番目の第２重なり領域を有し、Ｄ１０１は、１番目の第２重なり領域に設けられている第２ビアＨ２を介して２番目の第１導電部分１１２に結合され、Ｄ１０２は、２番目の第２重なり領域に設けられている第２ビアＨ２を介して４番目の第１導電部分１１４に結合され、
Ｄ９１のベース基板での正投影と、１番目の第２導電部分１３１のベース基板での正投影とが１番目の第４重なり領域を有し、Ｄ９２のベース基板での正投影と、３番目の第２導電部分１３３のベース基板での正投影とが２番目の第４重なり領域を有し、Ｄ９３のベース基板での正投影と、５番目の第２導電部分１３５とが３番目の第４重なり領域を有し、Ｄ９１は、１番目の第４重なり領域に設けられている第４ビアＨ４を介して１番目の第２導電部分１３１に結合され、Ｄ９２は、２番目の第４重なり領域に設けられている第４ビアＨ４を介して３番目の第２導電部分１３３に結合され、Ｄ９３は、３番目の第４重なり領域に設けられている第４ビアＨ４を介して５番目の第２導電部分１３３に結合され、
【0119】
Ｓ９１のベース基板での正投影と、２番目の第２導電部分１３２のベース基板での正投影とが１番目の第３重なり領域を有し、Ｓ９２のベース基板での正投影と、４番目の第２導電部分１３４のベース基板での正投影とが２番目の第３重なり領域を有し、Ｓ９３のベース基板での正投影と、６番目の第２導電部分１３６のベース基板での正投影とが３番目の第３重なり領域を有し、Ｓ９１は、１番目の第３重なり領域に設けられている第３ビアＨ３を介して２番目の第２導電部分１３２に結合され、Ｓ９２は、２番目の第３重なり領域に設けられている第３ビアＨ３を介して４番目の第２導電部分１３４に結合され、Ｓ９３は、３番目の第３重なり領域に設けられている第３ビアＨ３を介して６番目の第２導電部分１３６に結合される。
【0120】
本開示の少なくとも一実施例では、第１ビアの数量、第２ビアの数量、第３ビアの数量及び第４ビアの数量は、実際の必要に応じて設けてもよい。
【0121】
図３Ａ及び図４Ａに示されるレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量はいずれも三つであるが、実際の操作において、以上の各ビアの数量は実際の状態によって選択してもよく、例えば、図１７及び図１８に示すように、他のレイアウト方式において、第１ビアの数量、第２ビアの数量、第３ビアの数量はいずれも二つであってもよく、図１７及び図１８に示されるレイアウト方式において、第１半導体層の第１方向での長さがより長く（図３Ａ及び図４Ａに示されるレイアウト方式に比べ）、第１半導体層の第２方向での幅がより狭く（図３Ａ及び図４Ａに示されるレイアウト方式に比べ）、シフトレジスタユニットの占める第２方向での幅を狭くすることにより便利で、狭額縁を実現することに有利である。
【0122】
上述した実施例に係る表示基板において、第１半導体層１０を利用して出力リセットトランジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層を形成して、Ｔ９及びＴ１０の占める第２方向での空間を小さくするのみならず、第１方向での出力リセットトランジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層のサイズを大きくすることで、Ｔ９のチャネルの幅及びＴ１０のチャネルの幅を確保し、これによりＴ９の動作性能及びＴ１０の動作性能を確保する上に、表示基板の額縁の幅を縮めることができる。
【0123】
本開示の少なくとも一実施例では、前記走査駆動回路は、発光制御回路及びゲート電極駆動回路を含んでもよいが、これに限らない。
【0124】
図３Ｂに示すように、図３Ａに示されるシフトレジスタユニットの少なくとも一実施例の上で、前記シフトレジスタユニットの少なくとも一実施例は、第１開始信号線Ｅ１１及び第２開始信号線Ｅ１２をさらに含み、
前記第１開始信号線Ｅ１１及び前記第２開始信号線Ｅ１２はいずれも第１方向に沿って延在されてもよく、
図３Ｂに示すように、Ｅ１２、Ｅ１１、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
実際の操作において、図３Ｃに示すように、図３Ｂに示した少なくとも一実施例の上で、Ｅ１１の位置及びＥ１２の位置は互に取り換えてもよく、即ち、Ｅ１１、Ｅ１２、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
前記第１開始信号線Ｅ１１及び前記第２開始信号線Ｅ１２はいずれも第１方向に沿って延在されてもよく、
図３Ｂに示すように、Ｅ１２、Ｅ１１、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
実際の操作において、図３Ｃに示すように、図３Ｂに示した少なくとも一実施例の上で、Ｅ１１の位置及びＥ１２の位置は互に取り換えてもよく、即ち、Ｅ１１、Ｅ１２、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
【0125】
図３Ｂに示した少なくとも一実施例では、Ｅ１１は、発光制御回路に含まれる第１段シフトレジスタユニットの入力信号端に入力信号を提供することができ、Ｅ１２は、ゲート電極駆動回路に含まれる第１段シフトレジスタユニットの入力信号端に入力信号を提供することができる。
【0126】
図４Ｂに示すように、図４Ａに示されるシフトレジスタユニットの少なくとも一実施例の上で、前記シフトレジスタユニットの少なくとも一実施例は、第１開始信号線Ｅ１１及び第２開始信号線Ｅ１２をさらに含み、
前記第１開始信号線Ｅ１１及び前記第２開始信号線Ｅ１２はいずれも第１方向に沿って延在されてもよく、
図４Ｂに示すように、Ｅ１２、Ｅ１１、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
前記第１開始信号線Ｅ１１及び前記第２開始信号線Ｅ１２はいずれも第１方向に沿って延在されてもよく、
図４Ｂに示すように、Ｅ１２、Ｅ１１、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
【0127】
実際の操作において、図４Ｃに示すように、図４Ｂに示した少なくとも一実施例の上で、Ｅ１１の位置及びＥ１２の位置は互に取り換えてもよく、即ち、Ｅ１１、Ｅ１２、ＣＢ、ＣＫ、ＶＧＨは、表示領域に近接する方向に沿って、順次に配列される。
【0128】
図４Ｂに示した少なくとも一実施例では、Ｅ１１は、発光制御回路に含まれる第１段シフトレジスタユニットの入力信号端に入力信号を提供することができ、Ｅ１２は、ゲート電極駆動回路に含まれる第１段シフトレジスタユニットの入力信号端に入力信号を提供することができる。
【0129】
本開示の少なくとも一実施例では、図５は、図３Ａのアクティブ層の概略図であり、図６は、図３Ａの第１ゲート金属層の概略図であり、図７は、図３Ａの第２ゲート金属層の概略図であり、図８は、順次にアクティブ層、第１ゲート金属層及び第２ゲート金属層を配置した後に製作したビアの概略図であり、図９は、図３Ａのソース・ドレイン金属層の概略図である。図１１は、図４Ａのアクティブ層の概略図であり、図１２は、図４Ａの第１ゲート金属層の概略図であり、図１３は、図４Ａの第２ゲート金属層の概略図であり、図１４は、順次にアクティブ層、第１ゲート金属層及び第２ゲート金属層を配置した後に製作したビアの概略図であり、図１５は図４Ａのソース・ドレイン金属層の概略図である。
【0130】
具体的に実施する時に、ベース基板に順次にアクティブ層、第１ゲート金属層、第２ゲート金属層、ビア及びソース・ドレイン金属層を配置して表示基板を形成する。
【0131】
本開示の少なくとも一実施例では、前記少なくとも一つのシフトレジスタユニットは、出力トランジスタ及び出力リセットトランジスタを含む以外に、複数のトランジスタをさらに含んでもよく、各トランジスタのチャネル部分の両側の導電部分は、それぞれ対応して、該トランジスタの第１電極及び第２電極にしてもよく、もしくはそれぞれ該トランジスタの第１電極及び該トランジスタの第２電極に結合される。
【0132】
図３Ａ乃至図１６に示すように、Ｓ９１及びＳ９２がＶＧＨに結合されるように、Ｓ９１及びＳ９２は、それぞれ出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、前記第１電圧信号線ＶＧＨに結合される。
【0133】
本開示の少なくとも一実施例では、図３Ａ及び図４Ａに示すように、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサＣ３をさらに含んでもよく、前記走査駆動回路は、第１電圧信号線ＶＧＨをさらに含み、
前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、第１電圧信号線ＶＧＨに結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、第２方向に沿って延在され、
前記第１電圧信号線ＶＧＨ及び前記出力リセットコンデンサＣ３が、いずれも前記出力回路の表示領域から離れた一側に位置している。
前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、第１電圧信号線ＶＧＨに結合され、
前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂは、第２方向に沿って延在され、
前記第１電圧信号線ＶＧＨ及び前記出力リセットコンデンサＣ３が、いずれも前記出力回路の表示領域から離れた一側に位置している。
【0134】
本開示の少なくとも一実施例に記載の表示基板において、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサＣ３をさらに含み、本開示の少なくとも一実施例では、Ｃ３の極板は第２方向に沿って延在されるように配置し、かつＣ３を各トランジスタの下方に配置することで、Ｃ３の極板が第１方向に沿って延在されるときに占める横方向での空間を節約し、かつＣ３をＶＧＨ及びＴ９に近接して配置して、Ｃ３の第２極板Ｃ３ｂがＶＧＨに結合されることに便利で、Ｔ９のゲート電極Ｇ９がＣ３の第１極板Ｃ３ａに結合されることに便利で、Ｃ３の第２極板Ｃ３ｂがＴ９の第１電極Ｓ９に結合されることに便利である。
【0135】
また、選択的に、本開示の少なくとも一実施例は、出力アクティブの長さを高め、縦方向で余裕な空間を利用してＣ３を配置することができる。
【0136】
図３Ａ乃至図１６に示すように、Ｃ３の第１極板Ｃ３ａは、Ｔ９のゲート電極Ｇ９に結合され、
図３Ａ、図５乃至図１０に示すように、Ｔ９の第１電極Ｓ９は、出力リセット導電接続部Ｌ０を介して前記第１電圧信号線ＶＧＨに結合され、前記出力リセット導電接続部Ｌ０のベース基板での正投影と、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂのベース基板での正投影とが重なり領域を有し、前記出力リセット導電接続部Ｌ０は、前記重なり領域に設けられている第１導電接続ビアＨｎ１を介してＣ３の第２極板Ｃ３ｂに結合されることで、Ｃ３ｂがＴ９の第１電極Ｓ９に結合されるようにし、
また、図３Ａ、図５乃至図１０に示すように、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂのベース基板での正投影と、ＶＧＨのベース基板での正投影とが重なり領域を有し、Ｃ３ｂは、該重なり領域に設けられている第２導電接続ビアＨｎ２を介してＶＧＨに結合される。
図３Ａ、図５乃至図１０に示すように、Ｔ９の第１電極Ｓ９は、出力リセット導電接続部Ｌ０を介して前記第１電圧信号線ＶＧＨに結合され、前記出力リセット導電接続部Ｌ０のベース基板での正投影と、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂのベース基板での正投影とが重なり領域を有し、前記出力リセット導電接続部Ｌ０は、前記重なり領域に設けられている第１導電接続ビアＨｎ１を介してＣ３の第２極板Ｃ３ｂに結合されることで、Ｃ３ｂがＴ９の第１電極Ｓ９に結合されるようにし、
また、図３Ａ、図５乃至図１０に示すように、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂのベース基板での正投影と、ＶＧＨのベース基板での正投影とが重なり領域を有し、Ｃ３ｂは、該重なり領域に設けられている第２導電接続ビアＨｎ２を介してＶＧＨに結合される。
【0137】
図４Ａ、図１１乃至図１６に示すように、Ｔ９の第１電極Ｓ９は、出力リセット導電接続部Ｌ０を介して前記第１電圧信号線ＶＧＨに結合され、前記出力リセット導電接続部Ｌ０のベース基板での正投影と、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂのベース基板での正投影とが重なり領域を有し、前記出力リセット導電接続部Ｌ０は、前記重なり領域に設けられている第１導電接続ビアＨｃ１を介してＣ３の第２極板Ｃ３ｂに結合されることで、Ｃ３ｂがＴ９の第１電極Ｓ９に結合される。
【0138】
選択的に、図３Ａ乃至図１６に示すように、前記走査駆動回路は、第１電圧信号線ＶＧＨ及び第２電圧信号線ＶＧＬをさらに含み、前記少なくとも一つのシフトレジスタユニットは、出力リセットコンデンサＣ３をさらに含んでもよく、
前記出力回路は、前記第１電圧信号線ＶＧＨと前記第２電圧信号線ＶＧＬとの間に位置しており、前記第１電圧信号線ＶＧＨは、前記出力回路の表示領域から離れた一側に位置しており、前記第２電圧信号線ＶＧＬは、前記出力回路の表示領域に近い一側に位置しており、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線ＶＧＬに結合され、
前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合される。
前記出力回路は、前記第１電圧信号線ＶＧＨと前記第２電圧信号線ＶＧＬとの間に位置しており、前記第１電圧信号線ＶＧＨは、前記出力回路の表示領域から離れた一側に位置しており、前記第２電圧信号線ＶＧＬは、前記出力回路の表示領域に近い一側に位置しており、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線ＶＧＬに結合され、
前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合される。
【0139】
本開示の少なくとも一実施例では、前記第２電圧信号線ＶＧＬは、前記出力回路の表示領域に近い一側に位置して、出力トランジスタＴ１０の第１電極Ｓ１０がＶＧＬに結合されることに便利である。
【0140】
具体的に実施する時に、前記第１電圧信号線ＶＧＨ及び前記第２電圧信号線ＶＧＬはいずれも第１方向に沿って延在され、
第２方向において、前記出力トランジスタＴ１０のアクティブ層のベース基板での正投影の縁部と、前記第２電圧信号線ＶＧＬ前記ベース基板での正投影の縁部との最小距離を第１所定距離とする。
選択的に、前記第１所定距離は、１０μｍ以上かつ１５μｍ以下であってもよいが、これに限らない。
第２方向において、前記出力トランジスタＴ１０のアクティブ層のベース基板での正投影の縁部と、前記第２電圧信号線ＶＧＬ前記ベース基板での正投影の縁部との最小距離を第１所定距離とする。
選択的に、前記第１所定距離は、１０μｍ以上かつ１５μｍ以下であってもよいが、これに限らない。
【0141】
本開示の少なくとも一実施例では、第２方向において、Ｔ１０のアクティブ層とＶＧＬとの距離が近くて、シフトレジスタユニットの第２方向での幅を縮めることができ、狭額縁を実現することに有利である。
【0142】
選択的に、前記走査駆動回路は、第２電圧信号線をさらに含んでもよく、前記少なくとも一つのシフトレジスタユニットは信号出力線をさらに含み、前記第２電圧信号線が第１方向に沿って延在され、前記第２電圧信号線は、前記出力回路の表示領域に近い一側に位置しており、
前記信号出力線は第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、第１信号線の重なり領域に設けられている複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、第２信号線の重なり領域に設けられている複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合され、前記複数の第１信号線ビアが、第１方向に沿って順次に配列されており、前記複数の第２信号線ビアが、第１方向に沿って順次に配列されており、
前記第１信号線の重なり領域は、前記第１出力線部分の前記ベース基板での正投影と、前記ベース基板での前記出力トランジスタの第２電極を含む第１ソース・ドレイン金属パターンの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力リセットトランジスタの第２電極を含む第２ソース・ドレイン金属パターンの正投影との重なり領域であり、
前記第１出力線部分は、前記出力回路と前記第２電圧信号線との間に位置している。
前記信号出力線は第１方向に沿って延在される第１出力線部分を含み、
前記第１出力線部分は、第１信号線の重なり領域に設けられている複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、前記第１出力線部分は、第２信号線の重なり領域に設けられている複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合され、前記複数の第１信号線ビアが、第１方向に沿って順次に配列されており、前記複数の第２信号線ビアが、第１方向に沿って順次に配列されており、
前記第１信号線の重なり領域は、前記第１出力線部分の前記ベース基板での正投影と、前記ベース基板での前記出力トランジスタの第２電極を含む第１ソース・ドレイン金属パターンの正投影との重なり領域であり、前記第２信号線の重なり領域は、前記ベース基板での前記第１出力線部分の正投影と、前記ベース基板での前記出力リセットトランジスタの第２電極を含む第２ソース・ドレイン金属パターンの正投影との重なり領域であり、
前記第１出力線部分は、前記出力回路と前記第２電圧信号線との間に位置している。
【0143】
具体的に実施する時に、前記信号出力線は、第１方向に沿って延在される第１出力線部分を含んでもよく、第１出力線部分は、第１信号線ビアを介して出力トランジスタの第２電極に結合され、第１出力線部分は、第２信号線ビアを介して出力リセットトランジスタの第２電極に結合され、第１出力線部分は、出力回路と第２電圧信号線との間に位置して、第１出力線部分が出力回路に含まれる出力トランジスタ及び出力リセットトランジスタに結合されることに便利である。
【0144】
本開示の少なくとも一実施例では、前記走査駆動回路は、第２電圧信号線をさらに含んでもよく、前記少なくとも一つのシフトレジスタユニットは信号出力線をさらに含み、
前記信号出力線は互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分は、いずれも第１方向に沿って延在され、前記第１出力線部分は、前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分は、第２方向に沿って延在され、
前記第２出力線部分は、表示領域の画素回路に結合されることに用いられ、
前記第１出力線部分及び前記出力回路は、前記第２電圧信号線の前記表示領域から離れた一側に位置している。
前記信号出力線は互いに結合される第１出力線部分及び少なくとも一つの第２出力線部分を含み、
前記第２電圧信号線及び前記第１出力線部分は、いずれも第１方向に沿って延在され、前記第１出力線部分は、前記第２電圧信号線と前記出力回路との間に位置しており、
前記第２出力線部分は、第２方向に沿って延在され、
前記第２出力線部分は、表示領域の画素回路に結合されることに用いられ、
前記第１出力線部分及び前記出力回路は、前記第２電圧信号線の前記表示領域から離れた一側に位置している。
【0145】
【0146】
本開示の少なくとも一実施例では、前記信号出力線は、少なくとも一つの第２出力線部分を含んでもよく、前記第２出力線部分は、前記第１出力線部分に結合され、前記第２出力線部分は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0147】
具体的な実施形態によれば、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅より小さい。
図３Ａ及び図５に示すように、第２方向に沿って、出力トランジスタＴ１０のアクティブ層の最小の幅が出力リセットトランジスタＴ９のアクティブ層の最小の幅より小さく、図３Ａに示されるレイアウト方式において、第２方向に沿って、第１出力アクティブの幅Ｗ１は、出力トランジスタＴ１０のアクティブ層の最小の幅と等しい。図３Ａに示されるレイアウト方式において、ただＴ１０のアクティブ層の幅を狭めた。
図３Ａ及び図５に示すように、第２方向に沿って、出力トランジスタＴ１０のアクティブ層の最小の幅が出力リセットトランジスタＴ９のアクティブ層の最小の幅より小さく、図３Ａに示されるレイアウト方式において、第２方向に沿って、第１出力アクティブの幅Ｗ１は、出力トランジスタＴ１０のアクティブ層の最小の幅と等しい。図３Ａに示されるレイアウト方式において、ただＴ１０のアクティブ層の幅を狭めた。
【0148】
他の具体的な実施形態によれば、第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅は、前記出力リセットトランジスタのアクティブ層の最小の幅と等しい。
【0149】
図４Ａ及び図１１に示すように、第２方向に沿って、出力トランジスタＴ１０のアクティブ層の最小の幅は、出力リセットトランジスタＴ９のアクティブ層の最小の幅と等しく、図４Ａに示されるレイアウト方式において、第２方向に沿って、第１出力アクティブの幅Ｗ１は、出力トランジスタＴ１０のアクティブ層の最小の幅及び出力リセットトランジスタＴ９のアクティブ層の最小の幅と等しい。図４Ａに示されるレイアウト方式において、Ｔ１０のアクティブ層の幅及びＴ９のアクティブ層の幅を狭めた。
【0150】
選択的に、図１、図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは出力コンデンサＣ２をさらに含んでもよく、
前記出力コンデンサＣ２の第１極板Ｃ２ａは、前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記出力コンデンサＣ２の第２極板Ｃ２ｂのベース基板での正投影は記出力コンデンサＣ２の第１極板Ｃ２ａの前記ベース基板での正投影の内部に位置し、
前記出力コンデンサＣ２は、前記出力トランジスタＴ１０表示領域から離れた一側に位置している。
前記出力コンデンサＣ２の第１極板Ｃ２ａは、前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記出力コンデンサＣ２の第２極板Ｃ２ｂのベース基板での正投影は記出力コンデンサＣ２の第１極板Ｃ２ａの前記ベース基板での正投影の内部に位置し、
前記出力コンデンサＣ２は、前記出力トランジスタＴ１０表示領域から離れた一側に位置している。
【0151】
本開示の少なくとも一実施例では、Ｃ２の極板をＴ１０に近接するように配置して、Ｃ２の第１極板Ｃ２ａがＴ１０のゲート電極Ｇ１０に結合されることに便利で、Ｔ１０の縮小した横方向での幅を利用してＣ２を配置することができ、シフトレジスタユニットの第２方向での幅を狭めることに有利である。
【0152】
図３Ａ乃至図１６に示すように、Ｃ２の第２極板のＣ２ｂのベース基板での正投影と、第１極板導電接続部Ｌｃ１のベース基板での正投影とが第１極板の重なり領域を有し、Ｃ２ｂは前記第１極板の重なり領域に設けられている第１極板接続ビアＨｃ１を介して前記第１極板導電接続部Ｌｃ１に結合され、前記第１極板導電接続部Ｌｃ１は第３接続ビアＨ０３を介して第１ゲート電極導電接続部Ｌｇ１に結合され、前記第１ゲート電極導電接続部Ｌｇ１は第７トランジスタＴ７のゲート電極Ｇ７に結合されることで、Ｃ２の第２極板Ｃ２ｂがＴ７のゲート電極Ｇ７に結合され、
Ｔ７のゲート電極Ｇ７は、さらに第２ゲート電極導電接続部Ｌｇ２に結合され、前記第２ゲート電極導電接続部Ｌｇ２のベース基板での正投影と、前記第１クロック信号線ＣＢのベース基板での正投影とが第１導電線の重なり領域を有し、前記第２ゲート電極導電接続部Ｌｇ２は前記第１導電線の重なり領域に設けられている第４接続ビアＨ０４を介して前記第１クロック信号線ＣＢに結合されて、Ｔ７のゲート電極が第１クロック信号線ＣＢに結合され、その上、Ｃ２の第２極板Ｃ２ｂも第１クロック信号線ＣＢに結合される。
Ｔ７のゲート電極Ｇ７は、さらに第２ゲート電極導電接続部Ｌｇ２に結合され、前記第２ゲート電極導電接続部Ｌｇ２のベース基板での正投影と、前記第１クロック信号線ＣＢのベース基板での正投影とが第１導電線の重なり領域を有し、前記第２ゲート電極導電接続部Ｌｇ２は前記第１導電線の重なり領域に設けられている第４接続ビアＨ０４を介して前記第１クロック信号線ＣＢに結合されて、Ｔ７のゲート電極が第１クロック信号線ＣＢに結合され、その上、Ｃ２の第２極板Ｃ２ｂも第１クロック信号線ＣＢに結合される。
【0153】
【0154】
本開示の少なくとも一実施例では、前記出力コンデンサの第２極板の形状は、Ｌ形であっでもよいが、これに限らない。
【0155】
図４Ａに示されるレイアウト方式において、Ｔ１０、Ｔ２及びＴ１の配列方式にマッチするように、前記出力コンデンサＣ２の第２極板Ｃ２ｂの形状は、Ｌ形であっでもよい。
【0156】
選択的に、図１、図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタＴ１をさらに含んでもよく、
前記第１トランジスタＴ１は、第１アクティブパターンＡ１を含み、前記第１アクティブパターンＡ１は第２方向に沿って延在され、
前記第１トランジスタＴ１は、前記出力回路の表示領域から離れた一側に位置している。
本開示の少なくとも一実施例では、Ｔ１に含まれる第１アクティブパターンＡ１を第２方向に沿って延在されるように変更して、Ｃ２の上方の空間またはＣ２の下方の空間を利用してＴ１を配置し、シフトレジスタユニットが占める第２方向での空間を狭めることができる。
前記第１トランジスタＴ１は、第１アクティブパターンＡ１を含み、前記第１アクティブパターンＡ１は第２方向に沿って延在され、
前記第１トランジスタＴ１は、前記出力回路の表示領域から離れた一側に位置している。
本開示の少なくとも一実施例では、Ｔ１に含まれる第１アクティブパターンＡ１を第２方向に沿って延在されるように変更して、Ｃ２の上方の空間またはＣ２の下方の空間を利用してＴ１を配置し、シフトレジスタユニットが占める第２方向での空間を狭めることができる。
【0157】
具体的に実施する時に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ及び第２トランジスタをさらに含んでもよく、
前記第２トランジスタの第１電極が電極導電接続部に結合され、前記第１トランジスタのゲート電極が第１導電接続部に結合され、
前記第１導電接続部のベース基板での正投影と、前記電極導電接続部の前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部は前記第５重なり領域に設けられている第５ビアを介して前記第１導電接続部に結合されることで、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に結合される。
前記第２トランジスタの第１電極が電極導電接続部に結合され、前記第１トランジスタのゲート電極が第１導電接続部に結合され、
前記第１導電接続部のベース基板での正投影と、前記電極導電接続部の前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部は前記第５重なり領域に設けられている第５ビアを介して前記第１導電接続部に結合されることで、前記第２トランジスタの第１電極が前記第１トランジスタのゲート電極に結合される。
【0158】
選択的に、前記少なくとも一つのシフトレジスタユニットは第３トランジスタをさらに含んでもよく、
前記第３トランジスタのゲート電極が第２導電接続部に結合され、前記第２導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第３トランジスタのゲート電極と前記出力トランジスタの第１電極に結合される。
具体的に実施する時に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ及び第３トランジスタをさらに含んでもよく、
前記第１トランジスタのゲート電極は前記第３トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が第３導電接続部に結合され、前記第３導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合される。
前記第３トランジスタのゲート電極が第２導電接続部に結合され、前記第２導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第３トランジスタのゲート電極と前記出力トランジスタの第１電極に結合される。
具体的に実施する時に、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタ及び第３トランジスタをさらに含んでもよく、
前記第１トランジスタのゲート電極は前記第３トランジスタのゲート電極に結合され、
前記第１トランジスタのゲート電極が第３導電接続部に結合され、前記第３導電接続部が前記出力トランジスタの第１電極に結合されることで、前記第１トランジスタのゲート電極が前記出力トランジスタの第１電極に結合される。
【0159】
本開示の少なくとも一実施例では、前記第１トランジスタは前記第３トランジスタが前記出力回路に近い一側に位置しており、
また、第２方向において、前記第１トランジスタのゲート電極の前記ベース基板での正投影と、前記第３トランジスタのゲート電極の前記ベース基板での正投影との距離を第２所定距離とする。
また、第２方向において、前記第１トランジスタのゲート電極の前記ベース基板での正投影と、前記第３トランジスタのゲート電極の前記ベース基板での正投影との距離を第２所定距離とする。
【0160】
選択的に、前記第２所定距離は、１８μｍ以上かつ２４μｍ以下であっでもよいが、これに限らない。
【0161】
図３Ａ、図５乃至図９に示すように、前記第１トランジスタＴ１は、第１アクティブパターンＡ１を含み、前記第１アクティブパターンＡ１は、第２方向に沿って順次に配列される１番目の第７導電部分Ａ１１、第７チャネル部分Ａ１０及び２番目の第７導電部分Ａ１２を含み、
１番目の第７導電部分Ａ１１は第１トランジスタＴ１の第１電極Ｓ１に多重化され、２番目の第７導電部分Ａ１２は第１トランジスタＴ１の第２電極Ｄ１に多重化され、
Ｔ１の第１電極Ｓ１が第５接続ビアＨ０５を介して第４導電接続部Ｌ４に結合され、第６トランジスタＴ６のゲート電極Ｇ６が第５導電接続部Ｌ５に結合され、前記第４導電接続部Ｌ４が第６接続ビアＨ０６を介して前記第５導電接続部Ｌ５に結合されことで、Ｔ１の第１電極Ｓ１はＴ６のゲート電極Ｇ６に結合され、
Ｔ１の第２電極Ｄ１が第７接続ビアＨ０７を介して第６導電接続部Ｌ６に結合され、前記第６導電接続部Ｌ６のベース基板での正投影と、Ｃ２の第１極板Ｃ２ａのベース基板での正投影とが第６重なり領域を有し、前記第６導電接続部Ｌ６は前記第６重なり領域に設けられている第６ビアＨ６を介してＣ２ａに結合されることで、Ｔ１の第２電極Ｄ１はＣ２ａに結合され、
図１、図３Ａ、図５乃至図９に示すように、前記少なくとも一つのシフトレジスタユニットは、第２トランジスタＴ２及び第３トランジスタＴ３をさらに含んでもよく、
前記第２トランジスタＴ２の第１電極Ｓ２が第８接続ビアＨ０８を介して電極導電接続部Ｌｅに結合され、前記電極導電接続部Ｌｅと前記出力トランジスタＴ１０の第１電極Ｓ１０とが１番目の第１電極パターンＳ１０１に結合されて，Ｔ２の第１電極Ｓ２がＴ１０の第１電極Ｓ１０に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が第１導電接続部Ｌ１に結合され、
前記第１導電接続部Ｌ１のベース基板での正投影と、前記電極導電接続部Ｌｅの前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部Ｌｅが前記第５重なり領域に設けられている第５ビアＨ５を介して前記第１導電接続部Ｌ１に結合されることで、前記第２トランジスタＴ２の第１電極Ｓ２が前記第１トランジスタＴ１のゲート電極Ｇ１に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３が第２導電接続部Ｌ２に結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０が第７導電接続部Ｌ７に結合され、第２導電接続部Ｌ２のベース基板での正投影と、第７導電接続部Ｌ７のベース基板での正投影とが第７重なり領域を有し、Ｌ２が前記第７重なり領域に設けられている第７ビアＨ７を介してＬ７に結合されることで、Ｔ３のゲート電極Ｇ３はＴ１０の第１電極Ｓ１０に結合される。
１番目の第７導電部分Ａ１１は第１トランジスタＴ１の第１電極Ｓ１に多重化され、２番目の第７導電部分Ａ１２は第１トランジスタＴ１の第２電極Ｄ１に多重化され、
Ｔ１の第１電極Ｓ１が第５接続ビアＨ０５を介して第４導電接続部Ｌ４に結合され、第６トランジスタＴ６のゲート電極Ｇ６が第５導電接続部Ｌ５に結合され、前記第４導電接続部Ｌ４が第６接続ビアＨ０６を介して前記第５導電接続部Ｌ５に結合されことで、Ｔ１の第１電極Ｓ１はＴ６のゲート電極Ｇ６に結合され、
Ｔ１の第２電極Ｄ１が第７接続ビアＨ０７を介して第６導電接続部Ｌ６に結合され、前記第６導電接続部Ｌ６のベース基板での正投影と、Ｃ２の第１極板Ｃ２ａのベース基板での正投影とが第６重なり領域を有し、前記第６導電接続部Ｌ６は前記第６重なり領域に設けられている第６ビアＨ６を介してＣ２ａに結合されることで、Ｔ１の第２電極Ｄ１はＣ２ａに結合され、
図１、図３Ａ、図５乃至図９に示すように、前記少なくとも一つのシフトレジスタユニットは、第２トランジスタＴ２及び第３トランジスタＴ３をさらに含んでもよく、
前記第２トランジスタＴ２の第１電極Ｓ２が第８接続ビアＨ０８を介して電極導電接続部Ｌｅに結合され、前記電極導電接続部Ｌｅと前記出力トランジスタＴ１０の第１電極Ｓ１０とが１番目の第１電極パターンＳ１０１に結合されて，Ｔ２の第１電極Ｓ２がＴ１０の第１電極Ｓ１０に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が第１導電接続部Ｌ１に結合され、
前記第１導電接続部Ｌ１のベース基板での正投影と、前記電極導電接続部Ｌｅの前記ベース基板での正投影とが第５重なり領域を有し、前記電極導電接続部Ｌｅが前記第５重なり領域に設けられている第５ビアＨ５を介して前記第１導電接続部Ｌ１に結合されることで、前記第２トランジスタＴ２の第１電極Ｓ２が前記第１トランジスタＴ１のゲート電極Ｇ１に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３が第２導電接続部Ｌ２に結合され、前記出力トランジスタＴ１０の第１電極Ｓ１０が第７導電接続部Ｌ７に結合され、第２導電接続部Ｌ２のベース基板での正投影と、第７導電接続部Ｌ７のベース基板での正投影とが第７重なり領域を有し、Ｌ２が前記第７重なり領域に設けられている第７ビアＨ７を介してＬ７に結合されることで、Ｔ３のゲート電極Ｇ３はＴ１０の第１電極Ｓ１０に結合される。
【0162】
図３Ａに示されるレイアウト方式において、Ｔ１のゲート電極Ｇ１がＴ２の第１電極Ｓ２に結合され、Ｔ１及びＴ２の距離が近くて、Ｔ１のゲート電極Ｇ１とＴ２の第１電極Ｓ２との間の接続線の長さを縮めすることができ、接続経路が長すぎることを避け、かつ長い経路がもたらす異なる層の配線のオーバーラップの状況を減らした。
【0163】
図３Ａ、図５乃至図９に示すように、Ｔ２の第２電極Ｄ２が第９接続ビアＨ０９を介して第８導電接続部Ｌ８に結合され、ノード制御トランジスタＴｃの第２電極Ｄｃが第１０接続ビアＨ０１０を介して前記第８導電接続部Ｌ８に結合されて、Ｔ２の第２電極Ｄ２が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、Ｔ３の第１電極Ｓ３が第１１接続ビアＨ０１１を介して第９導電接続部Ｌ９に結合され、第８トランジスタＴ８のゲート電極Ｇ８が第１０導電接続部Ｌ１０に結合され、前記第１０導電接続部Ｌ１０が第１２接続ビアＨ０１２を介してそれぞれ第８導電接続部Ｌ８が第９導電接続部Ｌ９に結合されることで、Ｔ３の第１電極Ｓ３がそれぞれＴ２の第２電極Ｄ２及び第８トランジスタＴ８のゲート電極Ｇ８に結合され、
Ｔ３の第２電極Ｄ３が第１３接続ビアＨ０１３を介して第１１導電接続部Ｌ１１に結合され、Ｌ１１のベース基板での正投影と、第１コンデンサＣ１の第１極板Ｃ１ａのベース基板での正投影とが第８重なり領域を有し、Ｌ１１が前記第８重なり領域に設けられている第８ビアＨ８を介してＣ１の第１極板Ｃ１ａに結合されることで、Ｔ３の第２電極Ｄ３がＣ１ａに結合され、かつＣ１ａがＴ４のゲート電極Ｇ４に結合される。
Ｔ３の第２電極Ｄ３が第１３接続ビアＨ０１３を介して第１１導電接続部Ｌ１１に結合され、Ｌ１１のベース基板での正投影と、第１コンデンサＣ１の第１極板Ｃ１ａのベース基板での正投影とが第８重なり領域を有し、Ｌ１１が前記第８重なり領域に設けられている第８ビアＨ８を介してＣ１の第１極板Ｃ１ａに結合されることで、Ｔ３の第２電極Ｄ３がＣ１ａに結合され、かつＣ１ａがＴ４のゲート電極Ｇ４に結合される。
【0164】
図１、図４Ａ、図１１乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは、第１トランジスタＴ１及び第３トランジスタＴ３をさらに含んでもよく、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記第３トランジスタＴ３のゲート電極Ｇ３に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が第３導電接続部Ｌ３に結合され、前記第３導電接続部Ｌ３が第１４接続ビアＨ０１４を介して前記出力トランジスタＴ１０の第１電極Ｓ１０に結合されることで、前記第１トランジスタＴ１のゲート電極Ｇ１が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合される。
図４Ａに示されるレイアウト方式において、Ｔ１をＴ３の右側に移動して、第２方向において複数のトランジスタを並べて占める空間を減縮した。
前記第１トランジスタＴ１のゲート電極Ｇ１が前記第３トランジスタＴ３のゲート電極Ｇ３に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が第３導電接続部Ｌ３に結合され、前記第３導電接続部Ｌ３が第１４接続ビアＨ０１４を介して前記出力トランジスタＴ１０の第１電極Ｓ１０に結合されることで、前記第１トランジスタＴ１のゲート電極Ｇ１が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合される。
図４Ａに示されるレイアウト方式において、Ｔ１をＴ３の右側に移動して、第２方向において複数のトランジスタを並べて占める空間を減縮した。
【0165】
本開示の少なくとも一実施例では、図４Ａ、図１１乃至図１６に示すように、前記第１トランジスタＴ１は前記第３トランジスタＴ３の前記出力回路に近い一側に位置してもよく、
かつ前記第１トランジスタＴ１のゲート電極Ｇ１の前記ベース基板での正投影と、前記第３トランジスタＴ３のゲート電極Ｇ３の前記ベース基板での正投影との間の第２方向での距離を第２所定距離として、第２方向においてＴ１及びＴ３の距離が近くになり、シフトレジスタユニットの占める横向の幅を縮める。
かつ前記第１トランジスタＴ１のゲート電極Ｇ１の前記ベース基板での正投影と、前記第３トランジスタＴ３のゲート電極Ｇ３の前記ベース基板での正投影との間の第２方向での距離を第２所定距離として、第２方向においてＴ１及びＴ３の距離が近くになり、シフトレジスタユニットの占める横向の幅を縮める。
【0166】
本開示の少なくとも一実施例では、Ｇ１のベース基板での正投影と、Ｇ３のベース基板での正投影との間の第２方向での最大距離というのは、第２方向において、Ｇ１のベース基板での正投影の縁部とＧ３のベース基板での正投影の縁部との最大距離である。
【0167】
図１、図４Ａ、図１１乃至図１６に示すように、Ｔ１の第１電極Ｓ１が第５接続ビアＨ０５を介して第４導電接続部Ｌ４に結合され、第６トランジスタＴ６のゲート電極Ｇ６が第５導電接続部Ｌ５に結合され、前記第４導電接続部Ｌ４が第６接続ビアＨ０６を介して前記第５導電接続部Ｌ５に結合されることで、Ｔ１の第１電極Ｓ１がＴ６のゲート電極Ｇ６に結合され、
図１、図４Ａ、図１１乃至図１６に示すように、Ｔ１の第２電極Ｄ１が第７接続ビアＨ０７を介して第６導電接続部Ｌ６に結合され、前記第６導電接続部Ｌ６のベース基板での正投影と、Ｃ２の第１極板Ｃ２ａのベース基板での正投影とが第６重なり領域を有し、前記第６導電接続部Ｌ６は前記第６重なり領域に設けられている第６ビアＨ６を介してＣ２ａに結合されることで、Ｔ１の第２電極Ｄ１がＣ２ａに結合される。
図１、図４Ａ、図１１乃至図１６に示すように、Ｔ１の第２電極Ｄ１が第７接続ビアＨ０７を介して第６導電接続部Ｌ６に結合され、前記第６導電接続部Ｌ６のベース基板での正投影と、Ｃ２の第１極板Ｃ２ａのベース基板での正投影とが第６重なり領域を有し、前記第６導電接続部Ｌ６は前記第６重なり領域に設けられている第６ビアＨ６を介してＣ２ａに結合されることで、Ｔ１の第２電極Ｄ１がＣ２ａに結合される。
【0168】
図１、図４Ａ、図１１乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは第２トランジスタＴ２をさらに含み、
図４Ａ、図１１乃至図１６に示すように、前記第２トランジスタＴ２の第１電極Ｓ２が第８接続ビアＨ０８を介して電極導電接続部Ｌｅに結合され、前記電極導電接続部Ｌｅが前記出力トランジスタＴ１０の第１電極Ｓ１０に結合されることで、Ｔ２の第１電極Ｓ２がＴ１０の第１電極Ｓ１０に結合され、
図４Ａ、図１１乃至図１６に示すように、Ｔ２の第２電極Ｄ２が第９接続ビアＨ０９を介して第８導電接続部Ｌ８に結合され、ノード制御トランジスタＴｃの第２電極Ｄｃが第１０接続ビアＨ０１０を介して前記第８導電接続部Ｌ８に結合されることで、Ｔ２の第２電極Ｄ２が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、
Ｔ３の第１電極Ｓ３が第１１接続ビアＨ０１１を介して第８導電接続部Ｌ８に結合され、第８トランジスタＴ８のゲート電極が第１０導電接続部Ｌ１０に結合され、前記第１０導電接続部Ｌ１０が第１２接続ビアＨ０１２を介してそれぞれ第８導電接続部Ｌ８に結合されることで、Ｔ３の第１電極Ｓ３がそれぞれＴ２の第２電極Ｄ２及び第８トランジスタＴ８のゲート電極Ｇ８に結合され、
Ｔ３の第２電極Ｄ３が第１３接続ビアＨ０１３を介して第１１導電接続部Ｌ１１に結合され、Ｌ１１のベース基板での正投影と、第１コンデンサＣ１の第１極板Ｃ１ａのベース基板での正投影とが第８重なり領域を有し、Ｌ１１が前記第８重なり領域に設けられている第８ビアＨ８を介してＣ１の第１極板Ｃ１ａに結合されることで、Ｔ３の第２電極Ｄ３がＣ１ａに結合され、かつＣ１ａがＴ４のゲート電極Ｇ４に結合される。
図４Ａ、図１１乃至図１６に示すように、前記第２トランジスタＴ２の第１電極Ｓ２が第８接続ビアＨ０８を介して電極導電接続部Ｌｅに結合され、前記電極導電接続部Ｌｅが前記出力トランジスタＴ１０の第１電極Ｓ１０に結合されることで、Ｔ２の第１電極Ｓ２がＴ１０の第１電極Ｓ１０に結合され、
図４Ａ、図１１乃至図１６に示すように、Ｔ２の第２電極Ｄ２が第９接続ビアＨ０９を介して第８導電接続部Ｌ８に結合され、ノード制御トランジスタＴｃの第２電極Ｄｃが第１０接続ビアＨ０１０を介して前記第８導電接続部Ｌ８に結合されることで、Ｔ２の第２電極Ｄ２が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、
Ｔ３の第１電極Ｓ３が第１１接続ビアＨ０１１を介して第８導電接続部Ｌ８に結合され、第８トランジスタＴ８のゲート電極が第１０導電接続部Ｌ１０に結合され、前記第１０導電接続部Ｌ１０が第１２接続ビアＨ０１２を介してそれぞれ第８導電接続部Ｌ８に結合されることで、Ｔ３の第１電極Ｓ３がそれぞれＴ２の第２電極Ｄ２及び第８トランジスタＴ８のゲート電極Ｇ８に結合され、
Ｔ３の第２電極Ｄ３が第１３接続ビアＨ０１３を介して第１１導電接続部Ｌ１１に結合され、Ｌ１１のベース基板での正投影と、第１コンデンサＣ１の第１極板Ｃ１ａのベース基板での正投影とが第８重なり領域を有し、Ｌ１１が前記第８重なり領域に設けられている第８ビアＨ８を介してＣ１の第１極板Ｃ１ａに結合されることで、Ｔ３の第２電極Ｄ３がＣ１ａに結合され、かつＣ１ａがＴ４のゲート電極Ｇ４に結合される。
【0169】
図３Ａ乃至図１６に示すように、Ｔ２のゲート電極Ｇ２が第１２導電接続部Ｌ１２を介して入力トランジスタＴｉのゲート電極Ｇｉに結合され、
第１２導電接続部Ｌ１２が第１５接続ビアＨ０１５を介して第１３導電接続部Ｌ１３に結合され、ノード制御トランジスタＴｃの第１電極Ｓｃが第１６接続ビアＨ０１６を介して前記第１３導電接続部Ｌ１３に結合されることで、Ｔｃの第１電極ＳｃがＴ２のゲート電極Ｇ２に結合される。
第１２導電接続部Ｌ１２が第１５接続ビアＨ０１５を介して第１３導電接続部Ｌ１３に結合され、ノード制御トランジスタＴｃの第１電極Ｓｃが第１６接続ビアＨ０１６を介して前記第１３導電接続部Ｌ１３に結合されることで、Ｔｃの第１電極ＳｃがＴ２のゲート電極Ｇ２に結合される。
【0170】
図３Ａ乃至図１６に示すように、第２トランジスタＴ２は第２アクティブパターンＡ２を含み、
前記第２アクティブパターンＡ２は、第１方向に沿って順次に配列される１番目の第８導電部分Ａ２１、第８チャネル部分Ａ２０及び２番目の第８導電部分Ａ２２を含み、
１番目の第８導電部分Ａ２１は、第２トランジスタＴ２の第１電極Ｓ２に多重化され、２番目の第８導電部分Ａ２２は、第２トランジスタＴ２の第２電極Ｄ２に多重化され、
第３トランジスタＴ３は第３アクティブパターンＡ３を含み、
前記第３アクティブパターンＡ３は、第１方向に沿って順次に配列される１番目の第９導電部分Ａ３１、第９チャネル部分Ａ３０及び２番目の第９導電部分Ａ３２を含み、
１番目の第９導電部分Ａ３１は、第３トランジスタＴ３の第１電極Ｓ３に多重化され、２番目の第９導電部分Ａ３２は第３トランジスタＴ３の第２電極Ｄ３に多重化される。
前記第２アクティブパターンＡ２は、第１方向に沿って順次に配列される１番目の第８導電部分Ａ２１、第８チャネル部分Ａ２０及び２番目の第８導電部分Ａ２２を含み、
１番目の第８導電部分Ａ２１は、第２トランジスタＴ２の第１電極Ｓ２に多重化され、２番目の第８導電部分Ａ２２は、第２トランジスタＴ２の第２電極Ｄ２に多重化され、
第３トランジスタＴ３は第３アクティブパターンＡ３を含み、
前記第３アクティブパターンＡ３は、第１方向に沿って順次に配列される１番目の第９導電部分Ａ３１、第９チャネル部分Ａ３０及び２番目の第９導電部分Ａ３２を含み、
１番目の第９導電部分Ａ３１は、第３トランジスタＴ３の第１電極Ｓ３に多重化され、２番目の第９導電部分Ａ３２は第３トランジスタＴ３の第２電極Ｄ３に多重化される。
【0171】
選択的に、前記少なくとも一つのシフトレジスタユニットは第４トランジスタ及び第５トランジスタをさらに含んでもよく、前記走査駆動回路は第１クロック信号線をさらに含んでもよく、
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されていない。
前記第４トランジスタの第１電極が第１クロック信号線に結合され、前記第５トランジスタのゲート電極が前記第１クロック信号線に結合され、
前記第４トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタと前記第１クロック信号線との間にトランジスタ及び／またはコンデンサが配置されていない。
【0172】
図１、図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは第４トランジスタＴ４及び第５トランジスタＴ５をさらに含んでもよく、前記走査駆動回路は第１クロック信号線ＣＢをさらに含んでもよく、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４と前記第１クロック信号線ＣＢとの間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタＴ５と前記第１クロック信号線ＣＢとの間にトランジスタ及び／またはコンデンサが配置されていない。
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４と前記第１クロック信号線ＣＢとの間にトランジスタ及び／またはコンデンサが配置されず、
前記第５トランジスタＴ５と前記第１クロック信号線ＣＢとの間にトランジスタ及び／またはコンデンサが配置されていない。
【0173】
本開示の少なくとも一実施例では、Ｔ４及びＴ５は信号線のすぐ隣に配置されて、Ｔ４の第１電極Ｓ４とＣＢとの間の接続の経路を縮め、かつＴ５のゲート電極Ｇ５とＣＢとの間の接続の経路を縮めた。
【0174】
【0175】
具体的に実施する時に、前記第４トランジスタのアクティブ層及び前記第５トランジスタのアクティブ層は一つの連続した第２半導体層により形成されてもよく、前記第２半導体層は第１方向に沿って延在され、
前記第４トランジスタのアクティブ層は、第１方向に沿って順次に配置される１番目の第３導電部分、第３チャネル部分及び２番目の第３導電部分を含み、
前記２番目の第３導電部分は１番目の第４導電部分に多重化され、
前記第５トランジスタのアクティブ層は第１方向に沿って順次に配置される１番目の第４導電部分、第４チャネル部分及び２番目の第４導電部分を含み、
前記１番目の第３導電部分は前記第４トランジスタの第１電極として用いられ、前記２番目の第３導電部分は前記第４トランジスタの第２電極として用いられ、前記２番目の第４導電部分は前記第５トランジスタの第２電極として用いられ、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化される。
前記第４トランジスタのアクティブ層は、第１方向に沿って順次に配置される１番目の第３導電部分、第３チャネル部分及び２番目の第３導電部分を含み、
前記２番目の第３導電部分は１番目の第４導電部分に多重化され、
前記第５トランジスタのアクティブ層は第１方向に沿って順次に配置される１番目の第４導電部分、第４チャネル部分及び２番目の第４導電部分を含み、
前記１番目の第３導電部分は前記第４トランジスタの第１電極として用いられ、前記２番目の第３導電部分は前記第４トランジスタの第２電極として用いられ、前記２番目の第４導電部分は前記第５トランジスタの第２電極として用いられ、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化される。
【0176】
本開示の少なくとも一実施例では、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、即ち、本開示の少なくとも一実施例に記載の表示基板において、第４トランジスタ及び第５トランジスタにおいて、第２半導体層に含まれる２番目の第３導電部分を介して直接に結合されることででき、第４トランジスタ及び第５トランジスタの第１方向での占める面積を縮めた。
【0177】
具体的に実施する時に、前記第１クロック信号線は第１方向に沿って延在され、前記第１クロック信号線は前記第４トランジスタ及び前記第５トランジスタの表示領域から離れた一側に位置している。
【0178】
図３Ａ乃至図１６に示すように、前記第４トランジスタＴ４のアクティブ層及び前記第５トランジスタＴ５のアクティブ層は一つの連続した第２半導体層２０により形成されてもよく、前記第２半導体層２０は第１方向に沿って延在され、
前記第４トランジスタＴ４のアクティブ層は、第１方向に沿って順次に配置される１番目の第３導電部分２１１、第３チャネル部分２１０及び２番目の第３導電部分２１２を含み、
前記２番目の第３導電部分２１２が１番目の第４導電部分に多重化され、
前記第５トランジスタＴ５のアクティブ層は、第１方向に沿って順次に配置される１番目の第４導電部分、第４チャネル部分２２０及び２番目の第４導電部分２２２を含み、
前記１番目の第３導電部分２１１は、前記第４トランジスタＴ４の第１電極Ｓ４として用いられ、前記２番目の第３導電部分２１２は、前記第４トランジスタＴ４の第２電極Ｄ４として用いられ、前記２番目の第４導電部分２２２は、前記第５トランジスタＴ５の第２電極Ｄ５として用いられ、前記第４トランジスタＴ４の第２電極Ｄ４は前記第５トランジスタＴ５の第１電極Ｓ５に多重化される。
前記第４トランジスタＴ４のアクティブ層は、第１方向に沿って順次に配置される１番目の第３導電部分２１１、第３チャネル部分２１０及び２番目の第３導電部分２１２を含み、
前記２番目の第３導電部分２１２が１番目の第４導電部分に多重化され、
前記第５トランジスタＴ５のアクティブ層は、第１方向に沿って順次に配置される１番目の第４導電部分、第４チャネル部分２２０及び２番目の第４導電部分２２２を含み、
前記１番目の第３導電部分２１１は、前記第４トランジスタＴ４の第１電極Ｓ４として用いられ、前記２番目の第３導電部分２１２は、前記第４トランジスタＴ４の第２電極Ｄ４として用いられ、前記２番目の第４導電部分２２２は、前記第５トランジスタＴ５の第２電極Ｄ５として用いられ、前記第４トランジスタＴ４の第２電極Ｄ４は前記第５トランジスタＴ５の第１電極Ｓ５に多重化される。
【0179】
図３Ａ乃至図１６に示すように、Ｔ４の第１電極Ｓ４が第１７接続ビアＨ０１７を介して第１４導電接続部Ｌ１４に結合され、第１４導電接続部Ｌ１４が第１８接続ビアＨ０１８を介して第１５導電接続部Ｌ１５に結合され、Ｌ１５のベース基板での正投影と、ＣＢのベース基板での正投影とが第９重なり領域を有し、Ｌ１５が前記第９重なり領域に設けられている第９ビアＨ９を介してＣＢに結合されることで、Ｔ４の第１電極Ｓ４がＣＢに結合され、
図３Ａ乃至図１６に示すように、Ｔ５のゲート電極が第１６導電接続部Ｌ１６に結合され、Ｌ１６のベース基板での正投影と、ＣＢのベース基板での正投影とが第１０重なり領域を有し、Ｌ１６が前記第１０重なり領域に設けられている第１０ビアＨ１０を介してＣＢに結合されることで、Ｔ５のゲート電極Ｇ５がＣＢに結合される。
図３Ａ乃至図１６に示すように、Ｔ５のゲート電極が第１６導電接続部Ｌ１６に結合され、Ｌ１６のベース基板での正投影と、ＣＢのベース基板での正投影とが第１０重なり領域を有し、Ｌ１６が前記第１０重なり領域に設けられている第１０ビアＨ１０を介してＣＢに結合されることで、Ｔ５のゲート電極Ｇ５がＣＢに結合される。
【0180】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサをさらに含んでもよく、
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサは前記出力リセットトランジスタの表示領域から離れた一側位置しており、
前記第４トランジスタ、前記第１コンデンサ及び前記第６トランジスタは第１方向に沿って配列され、前記出力リセットトランジスタ、前記第１コンデンサ及び前記第５トランジスタは表示領域から離れた方向に沿って配列される。
前記第４トランジスタのゲート電極が前記第１コンデンサの第１極板に結合され、前記第１コンデンサの第２極板が前記第４トランジスタの第２電極に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に多重化され、
前記第５トランジスタの第２電極が前記第６トランジスタの第２電極に結合され、
前記第６トランジスタの第１電極が前記出力リセットトランジスタの第１電極に結合され、
前記第４トランジスタ、第５トランジスタ、第６トランジスタ及び第１コンデンサは前記出力リセットトランジスタの表示領域から離れた一側位置しており、
前記第４トランジスタ、前記第１コンデンサ及び前記第６トランジスタは第１方向に沿って配列され、前記出力リセットトランジスタ、前記第１コンデンサ及び前記第５トランジスタは表示領域から離れた方向に沿って配列される。
【0181】
具体的に実施する時に、第４トランジスタ、第５トランジスタ及び第６トランジスタの配列位置を適当に調整することで、第１コンデンサの形状にさらにマッチするようにすることができる。
図３Ａ乃至図１６に示すように、Ｔ４のゲート電極Ｇ４が直接的に第１コンデンサＣ１の第１極板Ｃ１ａに結合され、
Ｔ４の第２電極Ｄ４が第３導電接続ビアＨｎ３を介して第１７導電接続部Ｌ１７に結合され、Ｌ１７とＣ１の第２極板Ｃ１ｂとの間に第１１重なり領域を有し、Ｌ１７が第１１重なり領域に設けられている第１１ビアＨ１１を介してＣ１の第２極板Ｃ１ｂに結合され、
Ｔ５の第２電極Ｄ５が第１９接続ビアＨ０１９を介して第１８導電接続部Ｌ１８に結合され、第１８導電接続部Ｌ１８が第２０接続ビアＨ０２０を介してＣ３の第１極板Ｃ３ａに結合されることで、Ｔ５の第２電極Ｄ５がＣ３の第１極板Ｃ３ａに結合され、
Ｔ６の第１電極Ｓ６が第２１接続ビアＨ０２１を介して前記出力リセット導電接続部Ｌ０に結合されることで、Ｔ６の第１電極Ｓ６がＴ９の第１電極Ｓ９に結合され、
Ｔ６の第２電極Ｄ６が第２２接続ビアＨ０２２を介して前記第１８導電接続部Ｌ１８に結合され、Ｌ１８が第２０接続ビアＨ０２０を介してＣ３の第１極板Ｃ３ａに結合されることで、Ｔ６の第２電極Ｄ６がＣ３の第１極板Ｃ３ａに結合される。
図３Ａ乃至図１６に示すように、Ｔ４のゲート電極Ｇ４が直接的に第１コンデンサＣ１の第１極板Ｃ１ａに結合され、
Ｔ４の第２電極Ｄ４が第３導電接続ビアＨｎ３を介して第１７導電接続部Ｌ１７に結合され、Ｌ１７とＣ１の第２極板Ｃ１ｂとの間に第１１重なり領域を有し、Ｌ１７が第１１重なり領域に設けられている第１１ビアＨ１１を介してＣ１の第２極板Ｃ１ｂに結合され、
Ｔ５の第２電極Ｄ５が第１９接続ビアＨ０１９を介して第１８導電接続部Ｌ１８に結合され、第１８導電接続部Ｌ１８が第２０接続ビアＨ０２０を介してＣ３の第１極板Ｃ３ａに結合されることで、Ｔ５の第２電極Ｄ５がＣ３の第１極板Ｃ３ａに結合され、
Ｔ６の第１電極Ｓ６が第２１接続ビアＨ０２１を介して前記出力リセット導電接続部Ｌ０に結合されることで、Ｔ６の第１電極Ｓ６がＴ９の第１電極Ｓ９に結合され、
Ｔ６の第２電極Ｄ６が第２２接続ビアＨ０２２を介して前記第１８導電接続部Ｌ１８に結合され、Ｌ１８が第２０接続ビアＨ０２０を介してＣ３の第１極板Ｃ３ａに結合されることで、Ｔ６の第２電極Ｄ６がＣ３の第１極板Ｃ３ａに結合される。
【0182】
本開示の少なくとも一実施例では、前記少なくとも一つのシフトレジスタユニットは出力リセットコンデンサをさらに含んでもよく、
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第１コンデンサ及び前記出力リセットコンデンサは第１方向に沿って配列される。
前記第５トランジスタの第２電極が前記出力リセットコンデンサの第１極板に結合され、前記第６トランジスタの第１電極が前記出力リセットコンデンサの第２極板に結合され、
前記第１コンデンサ及び前記出力リセットコンデンサは第１方向に沿って配列される。
【0183】
具体的に実施する時に、第１コンデンサ及び出力リセットコンデンサは第１方向に沿って配列されてもよい。
【0184】
選択的に、前記少なくとも一つのシフトレジスタユニットは、第７トランジスタ及び第８トランジスタをさらに含んでもよく、
前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層は一つの連続した第３半導体層により形成され、前記第３半導体層は第１方向に沿って延在され、
前記第７トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第５導電部分、第５チャネル部分及び２番目の第５導電部分を含み、
前記２番目の第５導電部分は１番目の第６導電部分に多重化され、
前記第８トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第６導電部分、第６チャネル部分及び２番目の第６導電部分を含み、
前記１番目の第５導電部分は前記第７トランジスタの第２電極として用いられ、前記２番目の第５導電部分は前記第７トランジスタの第１電極として用いられ、前記２番目の第６導電部分は前記第８トランジスタの第１電極として用いられ、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化される。
前記第７トランジスタのアクティブ層及び前記第８トランジスタのアクティブ層は一つの連続した第３半導体層により形成され、前記第３半導体層は第１方向に沿って延在され、
前記第７トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第５導電部分、第５チャネル部分及び２番目の第５導電部分を含み、
前記２番目の第５導電部分は１番目の第６導電部分に多重化され、
前記第８トランジスタのアクティブ層は、第１方向に沿って順次に設けられている１番目の第６導電部分、第６チャネル部分及び２番目の第６導電部分を含み、
前記１番目の第５導電部分は前記第７トランジスタの第２電極として用いられ、前記２番目の第５導電部分は前記第７トランジスタの第１電極として用いられ、前記２番目の第６導電部分は前記第８トランジスタの第１電極として用いられ、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化される。
【0185】
本開示の少なくとも一実施例では、前記第７トランジスタの第１電極が前記第８トランジスタの第２電極に多重化され、即ち、本開示の少なくとも一実施例に記載の表示基板において、該第７トランジスタ及び第８トランジスタにおいて、第３半導体層に含まれる２番目の第５導電部分を介して直接に結合されることができ、第７トランジスタ及び第８トランジスタの第１方向で占める面積を縮めた。
【0186】
図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは第７トランジスタＴ７及び第８トランジスタＴ８をさらに含んでもよく、
前記第７トランジスタＴ７のアクティブ層及び前記第８トランジスタＴ８のアクティブ層は一つの連続した第３半導体層３０により形成され、前記第３半導体層３０第１方向に沿って延在され、
前記第７トランジスタＴ７のアクティブ層は、第１方向に沿って順次に配置される１番目の第５導電部分３１１、第５チャネル部分３１０及び２番目の第５導電部分３１２を含み、
前記２番目の第５導電部分３１２は１番目の第６導電部分に多重化され、
前記第８トランジスタＴ８のアクティブ層は、第１方向に沿って順次に配置される１番目の第６導電部分、第６チャネル部分３２０及び２番目の第６導電部分３２２を含み、
前記１番目の第５導電部分３１１は前記第７トランジスタＴ７の第２電極Ｄ７として用いられ、前記２番目の第５導電部分３１２は前記第７トランジスタＴ７の第１電極Ｓ７として用いられ、前記２番目の第６導電部分は前記第８トランジスタＴ８の第１電極Ｓ８として用いられ、前記第７トランジスタＴ７の第１電極Ｓ７は前記第８トランジスタＴ８の第２電極Ｄ８に多重化される。
前記第７トランジスタＴ７のアクティブ層及び前記第８トランジスタＴ８のアクティブ層は一つの連続した第３半導体層３０により形成され、前記第３半導体層３０第１方向に沿って延在され、
前記第７トランジスタＴ７のアクティブ層は、第１方向に沿って順次に配置される１番目の第５導電部分３１１、第５チャネル部分３１０及び２番目の第５導電部分３１２を含み、
前記２番目の第５導電部分３１２は１番目の第６導電部分に多重化され、
前記第８トランジスタＴ８のアクティブ層は、第１方向に沿って順次に配置される１番目の第６導電部分、第６チャネル部分３２０及び２番目の第６導電部分３２２を含み、
前記１番目の第５導電部分３１１は前記第７トランジスタＴ７の第２電極Ｄ７として用いられ、前記２番目の第５導電部分３１２は前記第７トランジスタＴ７の第１電極Ｓ７として用いられ、前記２番目の第６導電部分は前記第８トランジスタＴ８の第１電極Ｓ８として用いられ、前記第７トランジスタＴ７の第１電極Ｓ７は前記第８トランジスタＴ８の第２電極Ｄ８に多重化される。
【0187】
具体的に実施する時に、図３Ａ乃至図１６に示すように、前記走査駆動回路は第１電圧信号線ＶＧＨをさらに含んでもよく、
前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記第１電圧信号線ＶＧＨは、前記出力回路の表示領域から離れた一側に位置しており、前記第７トランジスタＴ７及び前記第８トランジスタＴ８は前記第１電圧信号線ＶＧＨと前記出力回路との間に位置しており、
前記第８トランジスタＴ８と前記第１電圧信号線ＶＧＨとの間にトランジスタ及び／またはコンデンサが配置されていない。
前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記第１電圧信号線ＶＧＨは、前記出力回路の表示領域から離れた一側に位置しており、前記第７トランジスタＴ７及び前記第８トランジスタＴ８は前記第１電圧信号線ＶＧＨと前記出力回路との間に位置しており、
前記第８トランジスタＴ８と前記第１電圧信号線ＶＧＨとの間にトランジスタ及び／またはコンデンサが配置されていない。
【0188】
本開示の少なくとも一実施例では、Ｔ８の第１電極Ｓ８がＶＧＨに結合されるので、Ｔ８とＶＧＨとの間にトランジスタ及び／またはコンデンサが配置されていない。
【0189】
【0190】
選択的に、図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは、第２トランジスタＴ２及び入力トランジスタＴｉをさらに含んでもよく、前記走査駆動回路は第２クロック信号線ＣＫをされに含み、前記第２クロック信号線ＣＫは第１方向に沿って延在され、
前記第２トランジスタＴ２のゲート電極Ｇ２が前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記第２トランジスタＴ２及び前記入力トランジスタＴｉは前記出力回路の表示領域から離れた一側に位置しており、
前記第２クロック信号線ＣＫは前記入力トランジスタＴｉの前記出力回路から離れた一側に位置している。
前記第２トランジスタＴ２のゲート電極Ｇ２が前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記第２トランジスタＴ２及び前記入力トランジスタＴｉは前記出力回路の表示領域から離れた一側に位置しており、
前記第２クロック信号線ＣＫは前記入力トランジスタＴｉの前記出力回路から離れた一側に位置している。
【0191】
本開示の少なくとも一実施例では、図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットはノード制御トランジスタＴｃをさらに含んでもよく、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃは互いに結合される第１ゲート電極パターンＧｃ１及び第２ゲート電極パターンＧｃ２を含んで、Ｔｃをダブルゲート構成に形成する。
図５及び図１１に示すように、ノード制御トランジスタＴｃはノード制御アクティブパターンを含み、
前記ノード制御アクティブパターンは、第１方向に沿って順次に配列される１番目のノード制御導電部分Ａｃ１１、１番目のノード制御チャネル部分Ａｃ２１、２番目のノード制御導電部分Ａｃ１２、２番目のノード制御チャネル部分Ａｃ２２及び３番目のノード制御導電部分Ａｃ１３を含み、
１番目のノード制御導電部分Ａｃ１１はＴｃの第１電極Ｓｃに多重化され、３番目のノード制御導電部分Ａｃ１３はＴｃの第２電極Ｄｃに多重化される。
前記ノード制御トランジスタＴｃのゲート電極Ｇｃは互いに結合される第１ゲート電極パターンＧｃ１及び第２ゲート電極パターンＧｃ２を含んで、Ｔｃをダブルゲート構成に形成する。
図５及び図１１に示すように、ノード制御トランジスタＴｃはノード制御アクティブパターンを含み、
前記ノード制御アクティブパターンは、第１方向に沿って順次に配列される１番目のノード制御導電部分Ａｃ１１、１番目のノード制御チャネル部分Ａｃ２１、２番目のノード制御導電部分Ａｃ１２、２番目のノード制御チャネル部分Ａｃ２２及び３番目のノード制御導電部分Ａｃ１３を含み、
１番目のノード制御導電部分Ａｃ１１はＴｃの第１電極Ｓｃに多重化され、３番目のノード制御導電部分Ａｃ１３はＴｃの第２電極Ｄｃに多重化される。
【0192】
図３Ａ乃至図１６に示すように、Ｔｃのゲート電極は第１ゲート金属パターン６０に含まれ、前記第１ゲート金属パターン６０はＵ形で、Ｔｃのゲート電極が互いに結合される第１ゲート電極パターンＧｃ１及び第２ゲート電極パターンＧｃ２を含むようにし、
前記第１ゲート金属パターン６０が第２４接続ビアＨ０２４を介して第１９導電接続部Ｌ１９に結合され、
Ｔｉの第２電極Ｄｉが第２５接続ビアＨ０２５を介してＬ１９に結合されることで、Ｔｉの第２電極ＤｉがＴｃのゲート電極Ｇｃに結合され、
Ｔ７の第２電極Ｄ７が第２６接続ビアＨ０２６を介してＬ１９に結合されることで、Ｔ７の第２電極Ｄ７がＴｃのゲート電極Ｇｃに結合され、
Ｔｉの第１電極Ｓｉは第２７接続ビアＨ０２７を介して入力端Ｅ１に結合され、
Ｔｉのゲート電極Ｇｉが第２０導電接続部Ｌ２０に結合され、Ｌ２０のベース基板での正投影と、第２クロック信号線ＣＫのベース基板での正投影とが第１２重なり領域を有し、Ｌ２０が前記第１２重なり領域に設けられている第１２ビアＨ１２を介して第２クロック信号線ＣＫに結合されることで、Ｔｉのゲート電極Ｇｉが第２クロック信号線ＣＫに結合され、
前記第１ゲート金属パターン６０が第２８接続ビアＨ０２８を介して前記第４導電接続部Ｌ４にも結合されることで、Ｔ１の第１電極Ｓ１がＴｃのゲート電極Ｇｃに結合される。
前記第１ゲート金属パターン６０が第２４接続ビアＨ０２４を介して第１９導電接続部Ｌ１９に結合され、
Ｔｉの第２電極Ｄｉが第２５接続ビアＨ０２５を介してＬ１９に結合されることで、Ｔｉの第２電極ＤｉがＴｃのゲート電極Ｇｃに結合され、
Ｔ７の第２電極Ｄ７が第２６接続ビアＨ０２６を介してＬ１９に結合されることで、Ｔ７の第２電極Ｄ７がＴｃのゲート電極Ｇｃに結合され、
Ｔｉの第１電極Ｓｉは第２７接続ビアＨ０２７を介して入力端Ｅ１に結合され、
Ｔｉのゲート電極Ｇｉが第２０導電接続部Ｌ２０に結合され、Ｌ２０のベース基板での正投影と、第２クロック信号線ＣＫのベース基板での正投影とが第１２重なり領域を有し、Ｌ２０が前記第１２重なり領域に設けられている第１２ビアＨ１２を介して第２クロック信号線ＣＫに結合されることで、Ｔｉのゲート電極Ｇｉが第２クロック信号線ＣＫに結合され、
前記第１ゲート金属パターン６０が第２８接続ビアＨ０２８を介して前記第４導電接続部Ｌ４にも結合されることで、Ｔ１の第１電極Ｓ１がＴｃのゲート電極Ｇｃに結合される。
【0193】
選択的に、図１、図３Ａ乃至図１６に示すように、前記少なくとも一つのシフトレジスタユニットは入力トランジスタＴｉ、第６トランジスタＴ６、第１トランジスタＴ１、第７トランジスタＴ７及び第８トランジスタＴ８をさらに含んでもよく、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃは、前記入力トランジスタＴｉの第２電極Ｄｉにも結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが、前記第７トランジスタＴ７の第２電極Ｄ７にも結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが、前記第６トランジスタＴ６のゲート電極Ｇ６にも結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、前記ノード制御トランジスタＴｃの第２電極Ｄｃが前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記入力トランジスタＴｉ、前記ノード制御トランジスタＴｃ、前記第７トランジスタＴ７及び前記第８トランジスタＴ８が第１方向に沿って配列される。
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃは、前記入力トランジスタＴｉの第２電極Ｄｉにも結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが、前記第７トランジスタＴ７の第２電極Ｄ７にも結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが、前記第６トランジスタＴ６のゲート電極Ｇ６にも結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、前記ノード制御トランジスタＴｃの第２電極Ｄｃが前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記入力トランジスタＴｉ、前記ノード制御トランジスタＴｃ、前記第７トランジスタＴ７及び前記第８トランジスタＴ８が第１方向に沿って配列される。
【0194】
図３Ａ乃至図１６に示すように、第６トランジスタＴ６は第６アクティブパターンＡ６を含み、
前記第６アクティブパターンＡ６は、第２方向に沿って順次に配列される１番目の第１０導電部分Ａ６１、第１０チャネル部分Ａ６０及び２番目の第１０導電部分Ａ６２を含み、
１番目の第１０導電部分Ａ６１は第６トランジスタＴ６の第２電極Ｄ６に多重化され、２番目の第１０導電部分Ａ６２は第６トランジスタＴ６の第１電極Ｓ６に多重化される。
図３Ａ乃至図１６に示すように、入力トランジスタＴｉは入力アクティブパターンＡｉを含み、
前記入力アクティブパターンＡｉは、第１方向に沿って順次に配列される１番目の第１１導電部分Ａｉ１、第１１チャネル部分Ａｉ０及び２番目の第１１導電部分Ａｉ２を含み、
Ａｉ１はＴｉの第１電極Ｓｉに多重化され、Ａｉ２はＴｉの第２電極Ｄｉに多重化される。
具体的に実施する時に、前記走査駆動回路は第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含んでもよく、
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロック信号線はいずれも第１方向に沿って延在され、
前記第１電圧信号線の前記ベース基板での正投影、前記第１クロック信号線の前記ベース基板での正投影及び前記第２クロック信号線の前記ベース基板での正投影は、いずれも前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域から離れた一側に位置しており、
前記第２電圧信号線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記表示領域に近い一側に位置している。
前記第６アクティブパターンＡ６は、第２方向に沿って順次に配列される１番目の第１０導電部分Ａ６１、第１０チャネル部分Ａ６０及び２番目の第１０導電部分Ａ６２を含み、
１番目の第１０導電部分Ａ６１は第６トランジスタＴ６の第２電極Ｄ６に多重化され、２番目の第１０導電部分Ａ６２は第６トランジスタＴ６の第１電極Ｓ６に多重化される。
図３Ａ乃至図１６に示すように、入力トランジスタＴｉは入力アクティブパターンＡｉを含み、
前記入力アクティブパターンＡｉは、第１方向に沿って順次に配列される１番目の第１１導電部分Ａｉ１、第１１チャネル部分Ａｉ０及び２番目の第１１導電部分Ａｉ２を含み、
Ａｉ１はＴｉの第１電極Ｓｉに多重化され、Ａｉ２はＴｉの第２電極Ｄｉに多重化される。
具体的に実施する時に、前記走査駆動回路は第１電圧信号線、第２電圧信号線、第１クロック信号線及び第２クロック信号線をさらに含んでもよく、
前記第１電圧信号線、前記第２電圧信号線、前記第１クロック信号線及び前記第２クロック信号線はいずれも第１方向に沿って延在され、
前記第１電圧信号線の前記ベース基板での正投影、前記第１クロック信号線の前記ベース基板での正投影及び前記第２クロック信号線の前記ベース基板での正投影は、いずれも前記シフトレジスタユニットの前記ベース基板での正投影の前記表示領域から離れた一側に位置しており、
前記第２電圧信号線の前記ベース基板での正投影は、前記シフトレジスタユニットの前記表示領域に近い一側に位置している。
【0195】
具体的に、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線の具体的な位置は実際の必要に応じて設けてもよく、例示として、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線をいずれも前記表示基板の縁部の箇所に設けてもよく、前記第１電圧信号線の前記ベース基板での正投影、前記第１クロック信号線の前記ベース基板での正投影及び前記第２クロック信号線の前記ベース基板での正投影がいずれも前記シフトレジスタユニットの前記ベース基板での正投影の前記表示基板の表示領域から離れた一側に位置するようにすることで、前記シフトレジスタユニットのレイアウトを行う時に、前記シフトレジスタユニットのうち、各トランジスタと前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線との間に過度なオーバーラップが発生することを避けることで、前記シフトレジスタユニットの動作性能を高めることにさらに有利である。
【0196】
加えて、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線がいずれも前記第１方向に沿って延在されるように配置して、前記表示基板の狭額縁化を実現することにさらに有利である。
【0197】
本開示の少なくとも一実施例では、前記第１クロック信号線の出力の第１クロック信号及び前記第２クロック信号線の出力の第２クロック信号の位相が互いに反してもよいが、これに限らない。
本開示の少なくとも一実施例では、図１及び図３Ａに示すように、前記走査駆動回路は出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＢ及び第２クロック信号線ＣＫを含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線Ｅ０、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃをさらに含み、
前記信号出力線Ｅ０は、互いに結合される第１出力線部分Ｅ０１、１番目の第２出力線部分Ｅ０２１及び２番目の第２出力線部分Ｅ０２２を含み、
前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが第１電圧信号線ＶＧＨに結合され、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線ＶＧＬに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０及び前記出力リセットトランジスタＴ９の第２電極Ｄ９がそれぞれ前記第１出力線部分Ｅ０１に結合され、
前記出力コンデンサＣ２の第１極板Ｃ２ａが前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、前記出力コンデンサＣ２の第２極板Ｃ２ｂが前記第７トランジスタＴ７のゲート電極Ｇ７に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第１トランジスタＴ１の第２電極Ｄ１が前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２が前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、前記第２トランジスタＴ２の第１電極Ｓ２が前記第１トランジスタＴ１のゲート電極Ｇ１に結合され、前記第２トランジスタＴ２の第２電極Ｄ２が第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第３トランジスタＴ３の第１電極Ｓ３が前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、前記第３トランジスタＴ３の第２電極Ｄ３が前記第４トランジスタＴ４のゲート電極Ｇ４に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、前記第１コンデンサＣ１の第２極板Ｃ１ｂが前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第４トランジスタＴ４の第２電極Ｄ４は前記第５トランジスタＴ５の第１電極Ｓ５に多重化され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第６トランジスタＴ６のゲート電極Ｇ６が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットトランジスタＴ９の第１電極Ｓ９に結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７が前記出力コンデンサＣ２の第２極板Ｃ２ｂに結合され、前記第７トランジスタＴ７の第１電極Ｓ７は前記第８トランジスタＴ８の第２電極Ｄ８に多重化され、前記第７トランジスタＴ７の第２電極Ｄ７が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８が前記ノード制御トランジスタＧｃの第２電極Ｄｃに結合され、前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記入力トランジスタＴｉの第２電極Ｄｉにも結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、
前記１番目の第２出力線部分Ｅ０２１及び前記２番目の第２出力線部分Ｅ０２２は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
本開示の少なくとも一実施例では、図１及び図３Ａに示すように、前記走査駆動回路は出力トランジスタＴ１０、出力リセットトランジスタＴ９、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＢ及び第２クロック信号線ＣＫを含み、前記少なくとも一つのシフトレジスタユニットは、信号出力線Ｅ０、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃをさらに含み、
前記信号出力線Ｅ０は、互いに結合される第１出力線部分Ｅ０１、１番目の第２出力線部分Ｅ０２１及び２番目の第２出力線部分Ｅ０２２を含み、
前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが第１電圧信号線ＶＧＨに結合され、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線ＶＧＬに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０及び前記出力リセットトランジスタＴ９の第２電極Ｄ９がそれぞれ前記第１出力線部分Ｅ０１に結合され、
前記出力コンデンサＣ２の第１極板Ｃ２ａが前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、前記出力コンデンサＣ２の第２極板Ｃ２ｂが前記第７トランジスタＴ７のゲート電極Ｇ７に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第１トランジスタＴ１の第２電極Ｄ１が前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２が前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、前記第２トランジスタＴ２の第１電極Ｓ２が前記第１トランジスタＴ１のゲート電極Ｇ１に結合され、前記第２トランジスタＴ２の第２電極Ｄ２が第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記第３トランジスタＴ３のゲート電極Ｇ３が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第３トランジスタＴ３の第１電極Ｓ３が前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、前記第３トランジスタＴ３の第２電極Ｄ３が前記第４トランジスタＴ４のゲート電極Ｇ４に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、前記第１コンデンサＣ１の第２極板Ｃ１ｂが前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第４トランジスタＴ４の第２電極Ｄ４は前記第５トランジスタＴ５の第１電極Ｓ５に多重化され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第６トランジスタＴ６のゲート電極Ｇ６が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットトランジスタＴ９の第１電極Ｓ９に結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７が前記出力コンデンサＣ２の第２極板Ｃ２ｂに結合され、前記第７トランジスタＴ７の第１電極Ｓ７は前記第８トランジスタＴ８の第２電極Ｄ８に多重化され、前記第７トランジスタＴ７の第２電極Ｄ７が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８が前記ノード制御トランジスタＧｃの第２電極Ｄｃに結合され、前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記入力トランジスタＴｉの第２電極Ｄｉにも結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、
前記１番目の第２出力線部分Ｅ０２１及び前記２番目の第２出力線部分Ｅ０２２は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0198】
具体的に実施する時に、第１方向を沿って、前記入力トランジスタＴｉ、前記ノード制御トランジスタＴｃ、前記第７トランジスタＴ７、前記第８トランジスタＴ８、前記第４トランジスタＴ４、前記第５トランジスタＴ５及び前記出力リセットコンデンサＣ３が順次に配列され、
前記入力トランジスタＴｉ、前記第２トランジスタＴ２及び前記第１トランジスタＴ１が第２方向に沿って配列され、
前記ノード制御トランジスタＴｃ、前記出力コンデンサＣ２及び前記出力トランジスタＴ１０が第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタＴ３、前記第４トランジスタＴ４、前記第１コンデンサＣ１及び前記出力リセットコンデンサＣ３が順次に配列され、
前記第６トランジスタＴ６が前記出力リセットトランジスタＴ９と前記第１コンデンサＣ１との間に配置される。
本開示の少なくとも一実施例では、図４Ａに示すように、前記走査駆動回路は、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＢ及び第２クロック信号線ＣＫをさらに含んでもよく、前記少なくとも一つのシフトレジスタユニットは、信号出力線Ｅ０、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが第１電圧信号線ＶＧＨに結合され、
前記信号出力線Ｅ０は互いに結合される第１出力線部分Ｅ０１、１番目の第２出力線部分Ｅ０２１及び２番目の第２出力線部分Ｅ０２２を含み、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線ＶＧＬに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ａＡに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０及び前記出力リセットトランジスタＴ９の第２電極Ｄ９がそれぞれ前記第１出力線部分Ｅ０１に結合され、
前記出力コンデンサＣ２の第１極板Ｃ２ａが前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、前記出力コンデンサＣ２の第２極板Ｃ２ｂが前記第７トランジスタＴ７のゲート電極Ｇ７に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記第３トランジスタＴ３のゲート電極Ｇ３に結合され、前記第１トランジスタＴ１のゲート電極Ｇ１が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第１トランジスタＴ１の第２電極Ｄ１が前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２が前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、前記第２トランジスタＴ２の第１電極Ｓ２が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第２トランジスタＴ２の第２電極Ｄ２が第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記第３トランジスタＴ３の第１電極Ｓ３が前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、前記第３トランジスタＴ３の第２電極Ｄ３が前記第４トランジスタＴ４のゲート電極Ｇ４に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、前記第１コンデンサＣ１の第２極板Ｃ１ｂが前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第４トランジスタＴ４の第２電極Ｄ４は前記第５トランジスタＴ５の第１電極Ｓ５に多重化され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第６トランジスタＴ６のゲート電極Ｇ６が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットトランジスタＴ９の第１電極Ｓ９に結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７が前記出力コンデンサＣ２の第２極板Ｃ２ｂに結合され、前記第７トランジスタＴ７の第１電極Ｓ７は前記第８トランジスタＴ８の第２電極Ｄ８に多重化され、前記第７トランジスタＴ７の第２電極Ｄ７が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記入力トランジスタＴｉの第２電極Ｄｉにも結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、
前記１番目の第２出力線部分Ｅ０２１及び前記２番目の第２出力線部分Ｅ０２２は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
前記入力トランジスタＴｉ、前記第２トランジスタＴ２及び前記第１トランジスタＴ１が第２方向に沿って配列され、
前記ノード制御トランジスタＴｃ、前記出力コンデンサＣ２及び前記出力トランジスタＴ１０が第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタＴ３、前記第４トランジスタＴ４、前記第１コンデンサＣ１及び前記出力リセットコンデンサＣ３が順次に配列され、
前記第６トランジスタＴ６が前記出力リセットトランジスタＴ９と前記第１コンデンサＣ１との間に配置される。
本開示の少なくとも一実施例では、図４Ａに示すように、前記走査駆動回路は、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＢ及び第２クロック信号線ＣＫをさらに含んでもよく、前記少なくとも一つのシフトレジスタユニットは、信号出力線Ｅ０、第１コンデンサＣ１、出力コンデンサＣ２、出力リセットコンデンサＣ３、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、入力トランジスタＴｉ及びノード制御トランジスタＴｃを含み、前記出力リセットコンデンサＣ３の第１極板Ｃ３ａが前記出力リセットトランジスタＴ９のゲート電極Ｇ９に結合され、前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂが第１電圧信号線ＶＧＨに結合され、
前記信号出力線Ｅ０は互いに結合される第１出力線部分Ｅ０１、１番目の第２出力線部分Ｅ０２１及び２番目の第２出力線部分Ｅ０２２を含み、
前記出力トランジスタＴ１０の第１電極Ｓ１０が前記第２電圧信号線ＶＧＬに結合され、前記出力リセットトランジスタＴ９の第１電極Ｓ９が出力リセットコンデンサＣ３の第２極板Ｃ３ａＡに結合され、前記出力トランジスタＴ１０の第２電極Ｄ１０及び前記出力リセットトランジスタＴ９の第２電極Ｄ９がそれぞれ前記第１出力線部分Ｅ０１に結合され、
前記出力コンデンサＣ２の第１極板Ｃ２ａが前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、前記出力コンデンサＣ２の第２極板Ｃ２ｂが前記第７トランジスタＴ７のゲート電極Ｇ７に結合され、
前記第１トランジスタＴ１のゲート電極Ｇ１が前記第３トランジスタＴ３のゲート電極Ｇ３に結合され、前記第１トランジスタＴ１のゲート電極Ｇ１が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第１トランジスタＴ１の第２電極Ｄ１が前記出力トランジスタＴ１０のゲート電極Ｇ１０に結合され、
前記第２トランジスタＴ２のゲート電極Ｇ２が前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、前記第２トランジスタＴ２の第１電極Ｓ２が前記出力トランジスタＴ１０の第１電極Ｓ１０に結合され、前記第２トランジスタＴ２の第２電極Ｄ２が第８トランジスタＴ８のゲート電極Ｇ８に結合され、
前記第３トランジスタＴ３の第１電極Ｓ３が前記第８トランジスタＴ８のゲート電極Ｇ８に結合され、前記第３トランジスタＴ３の第２電極Ｄ３が前記第４トランジスタＴ４のゲート電極Ｇ４に結合され、
前記第４トランジスタＴ４の第１電極Ｓ４が第１クロック信号線ＣＢに結合され、前記第５トランジスタＴ５のゲート電極Ｇ５が前記第１クロック信号線ＣＢに結合され、
前記第４トランジスタＴ４のゲート電極Ｇ４が前記第１コンデンサＣ１の第１極板Ｃ１ａに結合され、前記第１コンデンサＣ１の第２極板Ｃ１ｂが前記第４トランジスタＴ４の第２電極Ｄ４に結合され、前記第４トランジスタＴ４の第２電極Ｄ４は前記第５トランジスタＴ５の第１電極Ｓ５に多重化され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記第６トランジスタＴ６の第２電極Ｄ６に結合され、
前記第６トランジスタＴ６のゲート電極Ｇ６が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットトランジスタＴ９の第１電極Ｓ９に結合され、
前記第５トランジスタＴ５の第２電極Ｄ５が前記出力リセットコンデンサＣ３の第１極板Ｃ３ａに結合され、前記第６トランジスタＴ６の第１電極Ｓ６が前記出力リセットコンデンサＣ３の第２極板Ｃ３ｂに結合され、
前記第７トランジスタＴ７のゲート電極Ｇ７が前記出力コンデンサＣ２の第２極板Ｃ２ｂに結合され、前記第７トランジスタＴ７の第１電極Ｓ７は前記第８トランジスタＴ８の第２電極Ｄ８に多重化され、前記第７トランジスタＴ７の第２電極Ｄ７が前記ノード制御トランジスタＴｃのゲート電極Ｇｃに結合され、
前記第８トランジスタＴ８のゲート電極Ｇ８が前記ノード制御トランジスタＴｃの第２電極Ｄｃに結合され、前記第８トランジスタＴ８の第１電極Ｓ８が前記第１電圧信号線ＶＧＨに結合され、
前記入力トランジスタＴｉのゲート電極Ｇｉが前記第２クロック信号線ＣＫに結合され、前記入力トランジスタＴｉの第１電極Ｓｉが入力端Ｅ１に結合され、
前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記第１トランジスタＴ１の第１電極Ｓ１に結合され、前記ノード制御トランジスタＴｃのゲート電極Ｇｃが前記入力トランジスタＴｉの第２電極Ｄｉにも結合され、
前記ノード制御トランジスタＴｃの第１電極Ｓｃが前記入力トランジスタＴｉのゲート電極Ｇｉに結合され、
前記１番目の第２出力線部分Ｅ０２１及び前記２番目の第２出力線部分Ｅ０２２は前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0199】
具体的に実施する時に、第１方向を沿って、前記入力トランジスタＴｉ、前記ノード制御トランジスタＴｃ、前記第７トランジスタＴ７、前記第８トランジスタＴ８、前記第４トランジスタＴ４、前記第５トランジスタＴ５及び前記出力リセットコンデンサＣ３が順次に配列され、
前記入力トランジスタＴｉ及び前記第２トランジスタＴ２が第２方向に沿って配列され、
前記ノード制御トランジスタＴｃ、前記出力コンデンサＣ２及び前記出力トランジスタＴ１０が第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタＴ３、前記第４トランジスタＴ４、前記第１コンデンサＣ１及び前記出力リセットコンデンサＣ３が順次に配列され、
第１方向を沿って、前記第１トランジスタＴ１、前記第６トランジスタＴ６及び前記出力リセットコンデンサＣ３が順次に配列される。
前記入力トランジスタＴｉ及び前記第２トランジスタＴ２が第２方向に沿って配列され、
前記ノード制御トランジスタＴｃ、前記出力コンデンサＣ２及び前記出力トランジスタＴ１０が第２方向に沿って配列され、
第１方向を沿って、前記第３トランジスタＴ３、前記第４トランジスタＴ４、前記第１コンデンサＣ１及び前記出力リセットコンデンサＣ３が順次に配列され、
第１方向を沿って、前記第１トランジスタＴ１、前記第６トランジスタＴ６及び前記出力リセットコンデンサＣ３が順次に配列される。
【0200】
選択的に、第２電圧信号線が前記シフトレジスタユニットの表示領域に近い一側に設けられており、
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた一側に設けられており、
前記表示領域に近い方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近い方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
前記第１電圧信号線、前記第１クロック信号線及び前記第２クロック信号線が、前記シフトレジスタユニットの表示領域から離れた一側に設けられており、
前記表示領域に近い方向に沿って、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、前記表示領域に近い方向に沿って、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
【0201】
本開示の少なくとも一実施例では、前記走査駆動回路は第１開始信号線及び第２開始信号線をさらに含んでもよく、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
本開示の少なくとも一実施例では、前記表示基板は、前記ベース基板に設けられる複数行の画素回路をさらに含み、前記画素回路は発光制御端を含み、
前記シフトレジスタユニットは少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる。
図３Ａに示されるレイアウト方式において、図５に示すように（図５は、図３Ａのアクティブ層の概略図である）、第１半導体層１０の第１方向での長さを出力アクティブの長さＬ１とし、前記第１半導体層１０の第２方向での最小の幅を第１出力アクティブの幅Ｗ１とし、
前記出力アクティブの長さＬ１と前記第１出力アクティブの幅Ｗ１との割合が第１所定の割合の範囲内にあり、前記第１所定の割合の範囲が３以上かつ１１以下である。
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第１クロック信号線、前記第２クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第２開始信号線、前記第１開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列され、もしくは、
前記表示領域に近い方向に沿って、前記第１開始信号線、前記第２開始信号線、前記第２クロック信号線、前記第１クロック信号線及び前記第１電圧信号線が順次に配列される。
本開示の少なくとも一実施例では、前記表示基板は、前記ベース基板に設けられる複数行の画素回路をさらに含み、前記画素回路は発光制御端を含み、
前記シフトレジスタユニットは少なくとも一行の前記画素回路に対応され、
前記シフトレジスタユニットの信号出力線が前記少なくとも一行の画素回路の発光制御端に結合されて、前記少なくとも一行の画素回路の発光制御端に発光制御信号を提供することに用いられる。
図３Ａに示されるレイアウト方式において、図５に示すように（図５は、図３Ａのアクティブ層の概略図である）、第１半導体層１０の第１方向での長さを出力アクティブの長さＬ１とし、前記第１半導体層１０の第２方向での最小の幅を第１出力アクティブの幅Ｗ１とし、
前記出力アクティブの長さＬ１と前記第１出力アクティブの幅Ｗ１との割合が第１所定の割合の範囲内にあり、前記第１所定の割合の範囲が３以上かつ１１以下である。
【0202】
選択的に、前記第１出力アクティブの幅が１２μｍ以上かつ４０μｍ以下である。
【0203】
本開示の図３Ａに示されるレイアウト方式において、前記第１出力アクティブの幅Ｗ１を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は節約した水平方向の空間を利用してレイアウトを行うことができ、シフトレジスタユニットの占める横方向での空間も縮めることができ、前記出力アクティブの長さＬ１を高めることで、シフトレジスタユニットのうち、出力回路以外の素子はＬ１が大きくなって縦方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0204】
図４Ａに示されるレイアウト方式において、図１１に示すように（図５は、図３Ａのアクティブ層の概略図である）、第１半導体層１０の第１方向での長さを出力アクティブの長さＬ１とし、前記第１半導体層１０の第２方向での最小の幅を第１出力アクティブの幅Ｗ１とし、
前記第１出力アクティブの幅Ｗ１が１２μｍ以上かつ４０μｍ以下であり、
前記出力アクティブの長さＬ１と前記第１出力アクティブの幅Ｗ１との割合が第１所定の割合の範囲内にあり、
前記出力アクティブの長さＬ１は５０μｍ以上かつ１３０μｍ以下であり、
本開示図４Ａに示されるレイアウト方式において、前記第１出力アクティブの幅Ｗ１を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は節約した水平方向での空間を利用してレイアウトを行うことができ、シフトレジスタユニットの占める横方向での空間も縮めることができ、前記出力アクティブの長さＬ１を高めることで、シフトレジスタユニットのうち、出力回路以外の素子はＬ１が大きくなって縦方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
前記第１出力アクティブの幅Ｗ１が１２μｍ以上かつ４０μｍ以下であり、
前記出力アクティブの長さＬ１と前記第１出力アクティブの幅Ｗ１との割合が第１所定の割合の範囲内にあり、
前記出力アクティブの長さＬ１は５０μｍ以上かつ１３０μｍ以下であり、
本開示図４Ａに示されるレイアウト方式において、前記第１出力アクティブの幅Ｗ１を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は節約した水平方向での空間を利用してレイアウトを行うことができ、シフトレジスタユニットの占める横方向での空間も縮めることができ、前記出力アクティブの長さＬ１を高めることで、シフトレジスタユニットのうち、出力回路以外の素子はＬ１が大きくなって縦方向で余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0205】
本開示の図３Ａに示されるレイアウト方式において、図３Ａ及び図８に示すように、前記第１出力線部分Ｅ０１が信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介して前記出力トランジスタＴ１０の第２電極Ｄ１０に結合され、前記第１出力線部分Ｅ０１が前記信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介して前記出力リセットトランジスタＴ９の第２電極Ｄ９に結合され、前記複数の第１信号線ビアＨ０１は第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２は第１方向に沿って順次に配列され、
図１０（図１０は、図３Ａのソース・ドレイン金属層の概略図であり、図１０に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示す）に示すように、前記信号線の重なり領域は、第１信号線の重なり領域Ａ０１及び第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力トランジスタＴ１０の第２電極Ｄ１０を含む第１ソース・ドレイン金属パターンＤｓ１の前記ベース基板での正投影との重なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力リセットトランジスタＴ９の第２電極Ｄ９を含む第２ソース・ドレイン金属パターンＤｓ２の前記ベース基板での正投影との重なり領域である。
図１０（図１０は、図３Ａのソース・ドレイン金属層の概略図であり、図１０に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示す）に示すように、前記信号線の重なり領域は、第１信号線の重なり領域Ａ０１及び第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力トランジスタＴ１０の第２電極Ｄ１０を含む第１ソース・ドレイン金属パターンＤｓ１の前記ベース基板での正投影との重なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力リセットトランジスタＴ９の第２電極Ｄ９を含む第２ソース・ドレイン金属パターンＤｓ２の前記ベース基板での正投影との重なり領域である。
【0206】
本開示の図４Ａに示されるレイアウト方式において、図４Ａ及び図１４に示すように、前記第１出力線部分Ｅ０１が信号線の重なり領域に設けられた複数の第１信号線ビアＨ０１を介して前記出力トランジスタＴ１０の第２電極Ｄ１０に結合され、前記第１出力線部分Ｅ０１が前記信号線の重なり領域に設けられた複数の第２信号線ビアＨ０２を介して前記出力リセットトランジスタＴ９の第２電極Ｄ９に結合され、前記複数の第１信号線ビアＨ０１は第１方向に沿って順次に配列され、前記複数の第２信号線ビアＨ０２は第１方向に沿って順次に配列され、
図１６（図１６は、図４Ａのソース・ドレイン金属層の概略図であり、図１６に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示し）に示すように、前記信号線の重なり領域は、第１信号線の重なり領域Ａ０１及び第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力トランジスタＴ１０の第２電極Ｄ１０を含む第１ソース・ドレイン金属パターンＤｓ１の前記ベース基板での正投影との重なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力リセットトランジスタＴ９の第２電極Ｄ９を含む第２ソース・ドレイン金属パターンＤｓ２の前記ベース基板での正投影の重なり領域である。
図１６（図１６は、図４Ａのソース・ドレイン金属層の概略図であり、図１６に第１ソース・ドレイン金属パターンＤｓ１及び第２ソース・ドレイン金属パターンＤｓ２を示し）に示すように、前記信号線の重なり領域は、第１信号線の重なり領域Ａ０１及び第２信号線の重なり領域Ａ０２を含み、前記第１信号線の重なり領域Ａ０１は前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力トランジスタＴ１０の第２電極Ｄ１０を含む第１ソース・ドレイン金属パターンＤｓ１の前記ベース基板での正投影との重なり領域であり、前記第２信号線の重なり領域Ａ０２は、前記第１出力線部分Ｅ０１の前記ベース基板での正投影と、前記出力リセットトランジスタＴ９の第２電極Ｄ９を含む第２ソース・ドレイン金属パターンＤｓ２の前記ベース基板での正投影の重なり領域である。
【0207】
本開示の少なくとも一実施例では、図５に示される半導体層及び図６に示される第１ゲート金属層との間に、第１ゲート絶縁層が設けられており、図６に示される第１ゲート金属層及び図７に示される第２ゲート金属層との間に、第２ゲート絶縁層が設けられており、図７に示される第２ゲート金属層及び図９に示されるソース・ドレイン金属層との間に一層の絶縁層をさらに含んでもよい。
【0208】
また、本開示の少なくとも一実施例に記載の表示基板を製作する時に、まず、ベース基板で半導体材料層を設け、前記半導体材料層に対してパターニング工程を行って、各トランジスタのアクティブ層を形成し、図５に示すように、第１半導体層１０、第２半導体層２０、第３半導体層３０、第１アクティブパターンＡ１、第２アクティブパターンＡ２、第３アクティブパターンＡ３、第６アクティブパターンＡ６、ノード制御アクティブパターン及び入力アクティブパターンＡｉを形成し、
前記アクティブ層の前記ベース基板から離れた一面に第１ゲート絶縁層を製作し、
前記第１ゲート絶縁層の前記アクティブ層から離れた一面、第１ゲート金属層を製作し、第１ゲート金属層に対してパターニング工程を行い、図６に示すように、シフトレジスタユニットに含まれる各トランジスタのゲート電極、出力リセットコンデンサＣ３の第１極板Ｃ３ａ、第１コンデンサＣ１の第１極板Ｃ１ａ及び出力コンデンサＣ２の第１極板Ｃ２ａを形成し、
前記各トランジスタのゲート電極をマスクとし、アクティブ層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記アクティブ層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記アクティブ層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成し、前記導電部分を第１電極または第２電極として用いられ、もしくは、前記導電部分が第１電極または第２電極に結合され、
前記第２ゲート絶縁層の前記第１ゲート金属層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、図７に示すように、信号出力線、入力信号端Ｅ１、出力リセットコンデンサＣ３の第２極板Ｃ３ｂ、第１コンデンサＣ１の第２極板Ｃ１ｂ、出力コンデンサＣ２の第１極板Ｃ２ｂ及び第１５導電接続部Ｌ１５を形成し、
前記第２ゲート金属層の前記第２ゲート絶縁層から離れた一面に絶縁層を設け、
図８に示すように、アクティブ層、第１ゲート絶縁層、第１ゲート金属層、第２ゲート絶縁層、第２ゲート金属層及び絶縁層を設けたベース基板で、複数のビアを設け、
前記絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を設け、前記ソース・ドレイン金属層に対してパターニング工程を行って、図９に示すように、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線ＣＢ、前記出力リセットトランジスタＴ９の第２電極、前記出力リセットトランジスタＴ９の第１電極、前記出力トランジスタＴ１０の第２電極、前記出力トランジスタＴ１０の第１電極を形成した。
前記アクティブ層の前記ベース基板から離れた一面に第１ゲート絶縁層を製作し、
前記第１ゲート絶縁層の前記アクティブ層から離れた一面、第１ゲート金属層を製作し、第１ゲート金属層に対してパターニング工程を行い、図６に示すように、シフトレジスタユニットに含まれる各トランジスタのゲート電極、出力リセットコンデンサＣ３の第１極板Ｃ３ａ、第１コンデンサＣ１の第１極板Ｃ１ａ及び出力コンデンサＣ２の第１極板Ｃ２ａを形成し、
前記各トランジスタのゲート電極をマスクとし、アクティブ層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記アクティブ層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記アクティブ層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成し、前記導電部分を第１電極または第２電極として用いられ、もしくは、前記導電部分が第１電極または第２電極に結合され、
前記第２ゲート絶縁層の前記第１ゲート金属層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、図７に示すように、信号出力線、入力信号端Ｅ１、出力リセットコンデンサＣ３の第２極板Ｃ３ｂ、第１コンデンサＣ１の第２極板Ｃ１ｂ、出力コンデンサＣ２の第１極板Ｃ２ｂ及び第１５導電接続部Ｌ１５を形成し、
前記第２ゲート金属層の前記第２ゲート絶縁層から離れた一面に絶縁層を設け、
図８に示すように、アクティブ層、第１ゲート絶縁層、第１ゲート金属層、第２ゲート絶縁層、第２ゲート金属層及び絶縁層を設けたベース基板で、複数のビアを設け、
前記絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を設け、前記ソース・ドレイン金属層に対してパターニング工程を行って、図９に示すように、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線ＣＢ、前記出力リセットトランジスタＴ９の第２電極、前記出力リセットトランジスタＴ９の第１電極、前記出力トランジスタＴ１０の第２電極、前記出力トランジスタＴ１０の第１電極を形成した。
【0209】
本開示の少なくとも一実施例では、図１１に示される半導体層及び図１２に示される第１ゲート金属層との間に、第１ゲート絶縁層がさらに設けられてもよく、図１２に示される第１ゲート金属層及び図１３に示される第２ゲート金属層との間に、第２ゲート絶縁層がさらに設けられてもよく、図１３に示される第２ゲート金属層及び図１５に示されるソース・ドレイン金属層との間に一層の絶縁層をさらに含んでもよい。
【0210】
また、本開示の少なくとも一実施例に記載の表示基板を製作する時に、まず、ベース基板で半導体材料層を設け、前記半導体材料層に対してパターニング工程を行って、各トランジスタのアクティブ層を形成し、図１１に示すように、第１半導体層１０、第２半導体層２０、第３半導体層３０、第１アクティブパターンＡ１、第２アクティブパターンＡ２、第３アクティブパターンＡ３、第６アクティブパターンＡ６、ノード制御アクティブパターン及び入力アクティブパターンＡｉを形成し、
前記アクティブ層の前記ベース基板から離れた一面に第１ゲート絶縁層を製作し、
前記第１ゲート絶縁層の前記アクティブ層から離れた一面に、第１ゲート金属層を製作し、第１ゲート金属層に対してパターニング工程を行い、図１２に示すように、シフトレジスタユニットに含まれる各トランジスタのゲート電極、出力リセットコンデンサＣ３の第１極板Ｃ３ａ、第１コンデンサＣ１の第１極板Ｃ１ａ及び出力コンデンサＣ２の第１極板Ｃ２ａを形成し、
前記各トランジスタのゲート電極をマスクとし、アクティブ層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記アクティブ層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記アクティブ層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成し、前記導電部分を第１電極または第２電極として用いされ、もしくは、前記導電部分が第１電極または第２電極に結合され、
前記第２ゲート絶縁層の前記第１ゲート金属層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、図１３に示すように、信号出力線、入力信号端Ｅ１、出力リセットコンデンサＣ３の第２極板Ｃ３ｂ、第１コンデンサＣ１の第２極板Ｃ１ｂ及び出力コンデンサＣ２の第１極板Ｃ２ｂを形成し、
前記第２ゲート金属層の前記第２ゲート絶縁層から離れた一面に絶縁層を設け、
図１４に示すように、アクティブ層、第１ゲート絶縁層、第１ゲート金属層、第２ゲート絶縁層、第２ゲート金属層及び絶縁層が設けられているベース基板で、複数のビアを設け、
前記絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を設け、前記ソース・ドレイン金属層に対してパターニング工程を行って、図１５に示すように、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線ＣＢ、前記出力リセットトランジスタＴ９の第２電極、前記出力リセットトランジスタＴ９の第１電極、前記出力トランジスタＴ１０の第２電極、前記出力トランジスタＴ１０の第１電極を形成する。
前記アクティブ層の前記ベース基板から離れた一面に第１ゲート絶縁層を製作し、
前記第１ゲート絶縁層の前記アクティブ層から離れた一面に、第１ゲート金属層を製作し、第１ゲート金属層に対してパターニング工程を行い、図１２に示すように、シフトレジスタユニットに含まれる各トランジスタのゲート電極、出力リセットコンデンサＣ３の第１極板Ｃ３ａ、第１コンデンサＣ１の第１極板Ｃ１ａ及び出力コンデンサＣ２の第１極板Ｃ２ａを形成し、
前記各トランジスタのゲート電極をマスクとし、アクティブ層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記アクティブ層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記アクティブ層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成し、前記導電部分を第１電極または第２電極として用いされ、もしくは、前記導電部分が第１電極または第２電極に結合され、
前記第２ゲート絶縁層の前記第１ゲート金属層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、図１３に示すように、信号出力線、入力信号端Ｅ１、出力リセットコンデンサＣ３の第２極板Ｃ３ｂ、第１コンデンサＣ１の第２極板Ｃ１ｂ及び出力コンデンサＣ２の第１極板Ｃ２ｂを形成し、
前記第２ゲート金属層の前記第２ゲート絶縁層から離れた一面に絶縁層を設け、
図１４に示すように、アクティブ層、第１ゲート絶縁層、第１ゲート金属層、第２ゲート絶縁層、第２ゲート金属層及び絶縁層が設けられているベース基板で、複数のビアを設け、
前記絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を設け、前記ソース・ドレイン金属層に対してパターニング工程を行って、図１５に示すように、第１電圧信号線ＶＧＨ、第２電圧信号線ＶＧＬ、第１クロック信号線ＣＫ、第２クロック信号線ＣＢ、前記出力リセットトランジスタＴ９の第２電極、前記出力リセットトランジスタＴ９の第１電極、前記出力トランジスタＴ１０の第２電極、前記出力トランジスタＴ１０の第１電極を形成する。
【0211】
本開示の少なくとも一実施例に記載の表示基板の製作方法において、前記表示基板の製作方法は、ベース基板に走査駆動回路を製作することを含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットのうち、少なくとも一つのシフトレジスタユニットは、出力回路を含み、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、
前記表示基板の製作方法は、
前記ベース基板に半導体層を製作し、前記半導体層に対してパターニング工程を行って、出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成することをさらに含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層が第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとし、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものを第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲が３以上かつ１１以下である。
前記表示基板の製作方法は、
前記ベース基板に半導体層を製作し、前記半導体層に対してパターニング工程を行って、出力トランジスタのアクティブ層及び出力リセットトランジスタのアクティブ層を形成することをさらに含み、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層が第１方向に沿って配列され、前記出力トランジスタのアクティブ層の前記第１方向での長さを第１長さとし、前記出力リセットトランジスタのアクティブ層の前記第１方向での長さを第２長さとして、前記第１長さと前記第２長さとの和が出力アクティブの長さであり、
第２方向に沿って、前記出力トランジスタのアクティブ層の最小の幅と、前記出力リセットトランジスタのアクティブ層の最小の幅とのうち、小さいものを第１出力アクティブの幅とし、前記第１方向と前記第２方向が互いに交差し、
前記出力アクティブの長さと前記第１出力アクティブの幅との割合が第１所定の割合の範囲内にあり、
前記第１所定の割合の範囲が３以上かつ１１以下である。
【0212】
本開示の少なくとも一実施例は、前記第１出力アクティブの幅を減らすことで、シフトレジスタユニットのうち、出力回路以外の素子は第１出力アクティブの幅が狭くなって余裕な空間を利用してレイアウトを行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0213】
選択的に、前記第１出力アクティブの幅が１２μｍ以上かつ４０μｍ以下である。
【0214】
選択的に、前記出力アクティブの長さは５０μｍ以上かつ１３０μｍ以下である。
【0215】
本開示の少なくとも一実施例では、前記出力アクティブの長さを高めることで、シフトレジスタユニットのうち、出力回路以外の素子は、出力アクティブの長さが大きくなって縦方向で余裕な空間を利用してレイアウトも行うことができ、その上シフトレジスタユニットの占める横方向での空間を縮めることができる。
【0216】
具体的に実施する時に、前記表示基板の製作方法は、
前記半導体層の前記ベース基板から離れた一面に第１ゲート金属層を製作し、前記第１ゲート金属層に対してパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極をマスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記半導体層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成することと、
前記第１ゲート金属層の前記半導体層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、第１方向に沿って延在される第１出力線部分を含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層から離れた一面に第１絶縁層を設けることと、
前記第１絶縁層と前記第１出力線部分とが重なる領域に前記第１絶縁層を貫通する複数の第１信号線ビア及び複数の第２信号線ビアを製作することと、
前記第１絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を製作し、前記ソース・ドレイン金属層に対してパターニング工程を行って、第１ソース・ドレイン金属パターン及び第２ソース・ドレイン金属パターンを形成し、前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極含んでいることで、前記第１出力線部分が前記複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、かつ前記第１出力線部分が前記複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合されるようにすることと、を含んでもよく、
前記複数の第１信号線ビアが第１方向に沿って順次に配列され、前記複数の第２信号線ビアが第１方向に沿って順次に配列される。
前記半導体層の前記ベース基板から離れた一面に第１ゲート金属層を製作し、前記第１ゲート金属層に対してパターニング工程を行って、前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極を形成することと、
前記出力トランジスタのゲート電極及び前記出力リセットトランジスタのゲート電極をマスクとして、半導体層のうち、前記ゲート電極により被覆されていない部分に対してドーピングを行って、前記半導体層のうち、前記ゲート電極により被覆されていない部分を導電部分に形成し、前記半導体層のうち、前記ゲート電極により被覆された部分をチャネル部分に形成することと、
前記第１ゲート金属層の前記半導体層から離れた一面に第２ゲート金属層を設け、前記第２ゲート金属層に対してパターニング工程を行って、第１方向に沿って延在される第１出力線部分を含む信号出力線を形成することと、
前記第２ゲート金属層の前記第１ゲート金属層から離れた一面に第１絶縁層を設けることと、
前記第１絶縁層と前記第１出力線部分とが重なる領域に前記第１絶縁層を貫通する複数の第１信号線ビア及び複数の第２信号線ビアを製作することと、
前記第１絶縁層の前記第２ゲート金属層から離れた一面にソース・ドレイン金属層を製作し、前記ソース・ドレイン金属層に対してパターニング工程を行って、第１ソース・ドレイン金属パターン及び第２ソース・ドレイン金属パターンを形成し、前記第１ソース・ドレイン金属パターンが前記出力トランジスタの第２電極を含み、前記第２ソース・ドレイン金属パターンが前記出力リセットトランジスタの第２電極含んでいることで、前記第１出力線部分が前記複数の第１信号線ビアを介して前記出力トランジスタの第２電極に結合され、かつ前記第１出力線部分が前記複数の第２信号線ビアを介して前記出力リセットトランジスタの第２電極に結合されるようにすることと、を含んでもよく、
前記複数の第１信号線ビアが第１方向に沿って順次に配列され、前記複数の第２信号線ビアが第１方向に沿って順次に配列される。
【0217】
具体的に実施する時に、前記信号出力線は、第１方向に沿って延在される第１出力線部分を含んでもよく、第１出力線部分が第１信号線ビアを介して出力トランジスタの第２電極に結合され、第１出力線部分が第２信号線ビアを介して出力リセットトランジスタの第２電極に結合され、第１出力線部分は、出力回路と第２電圧信号線との間に位置して、第１出力線部分が出力回路に含まれる出力トランジスタ及び出力リセットトランジスタに結合されることに便利である。
【0218】
本開示の少なくとも一実施例では、前記信号出力線は、少なくとも一つの第２出力線部分をさらに含み、前記第２出力線部分が前記第１出力線部分に結合され、前記第２出力線部分が前記表示領域まで延在されて、前記表示領域に位置している画素回路に発光制御信号を提供することに用いられる。
【0219】
本開示の少なくとも一実施例に記載される表示装置は上述した表示基板を含む。
【0220】
本開示の少なくとも一実施例で提供した表示装置は、携帯電話、タブレット、テレビ、ディスプレー、ノート型パーソナルコンピュータ、デジタルフォトフレーム、ナビゲーション等の表示機能を有する任意の製品または部品であってよい。
【0221】
別に定義がない限り、本開示で使用される専門用語または科学用語は、本開示が属する分野の当業者によって理解される通常の意味を有するものとする。本開示で使用される「第１」、「第２」および同様の単語は、順序、数量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。「含む」または「含有する」などの類似の単語は、当該単語の前に表示される要素または項目が、当該単語の後に挙げられる要素または項目およびそれらに相当するものをカバーすることを意味する。「接続」、「結合」もしくは「連結」など類似の単語は、物理的または機械的な接続に限らず、直接的または間接的の電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、当該相対位置関係もそれに応じて変わる可能性がある。
層、フィルム、領域または基板などの要素が他の要素の「上」または「下」に配置される場合、それは他の要素の「上」または「下」に直接配置され得ることを理解されたい。もしくは、中間要素を配置することができる。
層、フィルム、領域または基板などの要素が他の要素の「上」または「下」に配置される場合、それは他の要素の「上」または「下」に直接配置され得ることを理解されたい。もしくは、中間要素を配置することができる。
【0222】
上述した実施形態の説明において、具体的な特徴、構造、材料又は特徴は、任意の１つ又は複数の実施例又は例示において、適切な方法で組み合せることができる。
【0223】
以上の記載は、本開示の好ましい実施形態であり、本技術分野の当業者にとって、本開示の要旨を逸脱しない範囲で、種々の変更や改良を行ってもよく、これらの変更及び改良も、本開示の範囲内に含まれるとする。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】