特許 7517218 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-08

(45)【発行日】2024-07-17

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20240709BHJP

   H01L 29/78 20060101ALI20240709BHJP

   H01L 29/861 20060101ALI20240709BHJP

   H01L 29/868 20060101ALI20240709BHJP

   H01L 21/8234 20060101ALI20240709BHJP

   H01L 27/06 20060101ALI20240709BHJP

【ＦＩ】

H01L29/78 655A

H01L29/78 653A

H01L29/78 657D

H01L29/78 652D

H01L29/78 655G

H01L29/78 652J

H01L29/78 652M

H01L29/91 C

H01L29/78 652C

H01L27/06 102A

【請求項の数】 6

(21)【出願番号】P 2021049874

(22)【出願日】2021-03-24

(65)【公開番号】P2022148260

(43)【公開日】2022-10-06

【審査請求日】2023-09-07

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】田邊 広光

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２０１３－０４８２３０（ＪＰ，Ａ）

【文献】特開２００９－０２７１５２（ＪＰ，Ａ）

【文献】特開２０１３－０８４９２２（ＪＰ，Ａ）

【文献】特開２０２０－１６７２３０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（１１）と、前記ドリフト層上に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２５）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２６）と、を含み、前記ベース層側の面を一面（１０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（１０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域において、前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向を長手方向として延設された複数のゲートトレンチ（１４）の壁面に形成されたゲート絶縁膜（１５）と、
前記ゲート絶縁膜上に配置されたゲート電極（１６）と、
前記ＩＧＢＴ領域において、前記ベース層の表層部であって、前記ゲートトレンチと接するように形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１８）と、
前記ＩＧＢＴ領域において、前記ベース層に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１９）と、
前記半導体基板の一面側に配置され、前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２３）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（２７）と、を備え、
前記ＩＧＢＴ領域において、
前記ドリフト層上には、前記ドリフト層よりも高不純物濃度とされた第１導電型のバリア領域（１３）が形成され、
前記半導体基板には、隣合う前記ゲートトレンチの間に、前記バリア領域よりも前記半導体基板の一面側に底面を有するコンタクトトレンチ（１７）が形成され、
前記第１電極は、前記コンタクトトレンチに埋め込まれており、
前記コンタクトトレンチの底面と前記バリア領域との間には、前記ドリフト層よりも高不純物濃度とされ、前記バリア領域および前記第１電極と接続される第１導電型の連結領域（２０）が形成され、
前記エミッタ領域およびコンタクト領域は、前記ゲートトレンチの配列方向と異なる方向に沿って配置されている半導体装置。

【請求項2】

前記エミッタ領域は、前記半導体基板の一面から露出する状態で形成され、
前記コンタクト領域は、前記エミッタ領域と前記バリア領域との間において、前記コンタクトトレンチの側面から露出する状態で形成され、前記エミッタ領域と前記半導体基板の厚さ方向に沿って配置されている請求項１に記載の半導体装置。

【請求項3】

前記エミッタ領域および前記コンタクト領域は、前記ゲートトレンチの長手方向に沿って交互に形成されている請求項１に記載の半導体装置。

【請求項4】

前記コンタクトトレンチは、前記ゲートトレンチの長手方向に沿って延設されている請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項5】

前記コンタクトトレンチは、前記ゲートトレンチの長手方向に部分的に形成されている請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項6】

前記コンタクト領域は、前記ゲートトレンチと同じ深さまで形成されている請求項１ないし５のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。

【背景技術】

【0002】

従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。

【0003】

具体的には、この半導体装置では、ｎ^－型のドリフト層を構成する半導体基板の一面側にベース層が形成され、ベース層を貫通するように複数のゲートトレンチが形成されている。なお、各ゲートトレンチは、半導体基板の面方向における一方向が長手方向となるように延設されている。そして、各ゲートトレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。

【0004】

また、ドリフト層上には、半導体基板の面方向に沿ってｎ型のバリア領域が形成されている。バリア領域は、ドリフト層とベース層との界面、または、ベース層のうちのドリフト層側の部分に形成される。

【0005】

ベース層の表層部には、ゲートトレンチに接するようにｎ^＋型のエミッタ領域が形成されていると共に、ベース層よりも高不純物濃度とされたｐ^＋型のコンタクト領域が形成されている。また、ベース層には、バリア領域に達するｎ型のピラー領域が形成されている。具体的には、エミッタ領域およびコンタクト領域は、隣合うゲートトレンチの間において、エミッタ領域が各ゲートトレンチに接するように形成され、エミッタ領域を挟んでゲートトレンチと反対側にコンタクト領域が配置されている。つまり、エミッタ領域とコンタクト領域とは、複数のゲートトレンチの配列方向に沿って形成されている。そして、ピラー領域は、コンタクト領域を貫通してバリア領域に達するように形成されている。

【0006】

半導体基板の一面側には、エミッタ領域、コンタクト領域、およびバリア領域と接続されるように、上部電極が形成されている。半導体基板の他面側には、ｐ^＋型のコレクタ層およびｎ^＋型のカソード層が形成されている。そして、半導体基板の他面には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。

【0007】

このような半導体装置では、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。なお、ＦＷＤ領域では、上記構成とされていることにより、ｎ型のカソード層およびドリフト層と、ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０１３－４８２３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、上記半導体装置では、コンタクト領域とエミッタ領域とがゲートトレンチの配列方向に沿って並んで配置されている。このため、隣合うゲートトレンチの間隔を狭くし難く、半導体装置を微細化し難くなる。

【0010】

本発明は上記点に鑑み、微細化を図ることのできる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、ＩＧＢＴ領域とＦＷＤ領域とを有し、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２５）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２６）と、を含み、ベース層側の面を一面（１０ａ）とし、コレクタ層およびカソード層側の面を他面（１０ｂ）とする半導体基板と、ＩＧＢＴ領域において、ベース層を貫通してドリフト層に達し、半導体基板の面方向における一方向を長手方向として延設された複数のゲートトレンチ（１４）の壁面に形成されたゲート絶縁膜（１５）と、ゲート絶縁膜上に配置されたゲート電極（１６）と、ＩＧＢＴ領域において、ベース層の表層部であって、ゲートトレンチと接するように形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１８）と、ＩＧＢＴ領域において、ベース層に形成され、ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１９）と、半導体基板の一面側に配置され、ベース層およびエミッタ領域と電気的に接続される第１電極（２３）と、半導体基板の他面側に配置され、コレクタ層およびカソード層と電気的に接続される第２電極（２７）と、を備えている。そして、半導体装置は、ＩＧＢＴ領域において、ドリフト層上には、ドリフト層よりも高不純物濃度とされた第１導電型のバリア領域（１３）が形成され、半導体基板には、隣合うゲートトレンチの間に、バリア領域よりも半導体基板の一面側に底面を有するコンタクトトレンチ（１７）が形成され、第１電極は、コンタクトトレンチに埋め込まれており、コンタクトトレンチの底面とバリア領域との間には、ドリフト層よりも高不純物濃度とされ、バリア領域および第１電極と接続される第１導電型の連結領域（２０）が形成され、エミッタ領域およびコンタクト領域は、ゲートトレンチの配列方向と異なる方向に沿って配置されている。

【0012】

これによれば、エミッタ領域とコンタクト領域とがゲートトレンチの配列方向と異なる方向に沿って配置されている。このため、エミッタ領域およびコンタクト領域をゲートトレンチの配列方向に沿って配置する場合と比較して、隣合うゲートトレンチの間隔を狭くし易くでき、微細化を図ることができる。

【0013】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0014】

【図1】第１実施形態における半導体装置の平面図である。

【図2】図１中のII－II線に沿った断面図である。

【図3】第２実施形態における半導体装置の断面図である。

【図4】第２実施形態の変形例における半導体装置の断面図である。

【図5】第３実施形態における半導体装置の断面図である。

【図6】第３実施形態における半導体装置の図５と異なる部分の断面図である。

【図7】第４実施形態における半導体装置の断面図である。

【図8】第４実施形態における半導体装置の図７と異なる部分の断面図である。

【図9】第５実施形態における半導体装置の断面図である。

【図10】第６実施形態における半導体装置の断面図である。

【図11】第６実施形態における半導体装置の図１０と異なる部分の断面図である。

【図12】第７実施形態における半導体装置のＦＷＤ素子がオン状態である際の電流が流れる部分を示す模式図である。

【図13】第１領域の構成を示す断面図である。

【図14】ＦＷＤ領域の構成を示す断面図である。

【図15】ＦＷＤ領域の構成を示す断面図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0016】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

【0017】

図１に示されるように、半導体装置は、セル領域１と、当該セル領域１を囲む外周領域２とを有している。本実施形態では、２つのセル領域１が配置されている。そして、各セル領域１には、ＩＧＢＴ素子として機能するＩＧＢＴ領域１ａと、ＦＷＤ素子として機能するＦＷＤ領域１ｂとが形成されている。つまり、本実施形態の半導体装置は、同じチップ内にＩＧＢＴ領域１ａとＦＷＤ領域１ｂとが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。

【0018】

本実施形態では、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、各セル領域１内において、一方向に沿って交互に形成されている。つまり、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、後述する半導体基板１０の面方向における一方向に沿って交互に形成されている。具体的には、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、配列方向における両端部にＩＧＢＴ領域１ａが位置するように、交互に配列されている。

【0019】

なお、図１では、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、紙面左右方向を長手方向とする矩形状とされており、紙面上下方向に沿って交互に形成されている。また、具体的には後述するが、本実施形態では、後述するコレクタ層２５上の部分がＩＧＢＴ領域１ａとされ、後述するカソード層２６上の部分がＦＷＤ領域１ｂとされている。

【0020】

半導体装置は、図２に示されるように、ｎ^－型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態の半導体基板１０は、シリコン基板で構成されている。そして、ドリフト層１１上には、ｐ型のベース層１２が形成されている。以下では、半導体基板１０のうちのドリフト層１１よりもベース層１２側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちのベース層１２よりもドリフト層１１側の面を半導体基板１０の他面１０ｂとする。そして、本実施形態の半導体装置は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにおいて、半導体基板１０の一面１０ａ側の構成が同じとされている。

【0021】

ベース層１２のうちのドリフト層１１側の部分には、ドリフト層１１よりも高不純物濃度とされたｎ^＋型のバリア領域１３が形成されている。本実施形態では、バリア領域１３は、半導体基板１０の面方向に沿って全体的に形成されている。なお、以下では、バリア領域１３がベース層１２のうちのドリフト層１１側の部分に形成されている例を説明するが、バリア領域１３は、ドリフト層１１とベース層１２との界面に形成されていてもよい。

【0022】

半導体基板１０には、一面１０ａ側からベース層１２およびバリア領域１３を貫通してドリフト層１１に達するように複数のゲートトレンチ１４が形成されている。これにより、ベース層１２およびバリア領域１３は、ゲートトレンチ１４によって複数個に分離されている。本実施形態では、複数のゲートトレンチ１４は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成されている。また、複数のゲートトレンチ１４は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向と交差する一方向を長手方向としてストライプ状に形成されている。つまり、図２中では、各ゲートトレンチ１４は、紙面奥行き方向を長手方向としてストライプ状に形成されている。

【0023】

各ゲートトレンチ１４は、各ゲートトレンチ１４の壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたポリシリコン等により構成されるゲート電極１６とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

【0024】

また、半導体基板１０には、隣合うゲートトレンチ１４の間において、一面１０ａ側からコンタクトトレンチ１７が形成されている。本実施形態では、コンタクトトレンチ１７は、ゲートトレンチ１４の長手方向に沿って延設されている。また、コンタクトトレンチ１７は、ゲートトレンチ１４よりも浅く形成されており、バリア領域１３に到達しないように形成されている。つまり、コンタクトトレンチ１７は、バリア領域１３を底面から露出させないように形成されている。

【0025】

ベース層１２の表層部には、ドリフト層１１およびバリア領域１３よりも高不純物濃度とされたｎ^＋＋型のエミッタ領域１８、およびベース層１２よりも高不純物濃度とされたｐ^＋型のコンタクト領域１９が形成されている。本実施形態では、エミッタ領域１８は、半導体基板１０の一面１０ａから露出するようにゲートトレンチ１４の長手方向に沿って延設されている。また、エミッタ領域１８は、ゲートトレンチ１４の側面およびコンタクトトレンチ１７の側面に接するように形成され、かつ、ベース層１２内で終端するように形成されている。コンタクト領域１９は、エミッタ領域１８とバリア領域１３との間において、コンタクトトレンチ１７の側面に接するように形成されている。このため、本実施形態では、エミッタ領域１８およびコンタクト領域１９が半導体基板１０の厚さ方向に沿って形成された状態となっている。但し、本実施形態のコンタクト領域１９は、エミッタ領域１８のうちのゲートトレンチ１４と接する部分の下方には形成されていない。つまり、ゲートトレンチ１４の側面とコンタクト領域１９との間には、ベース層１２が配置された状態となっている。そして、ベース層１２のうちのゲートトレンチ１４の側面と接する部分がチャネル領域を構成する領域となる。

【0026】

コンタクトトレンチ１７の底面とバリア領域１３との間には、ドリフト層１１よりも高不純物濃度とされるｎ^＋型の連結領域２０が形成されている。具体的には、連結領域２０は、コンタクトトレンチ１７の底面とバリア領域１３とを接続するように形成されている。

【0027】

なお、本実施形態のコンタクト領域１９および連結領域２０は、以下のように形成される。すなわち、コンタクト領域１９は、例えば、コンタクトトレンチ１７を形成した後、半導体基板１０の一面１０ａに対する法線方向に対して傾いた斜め方向からイオン注入等を行うことによってコンタクトトレンチ１７の側面に接するように形成される。連結領域２０は、例えば、コンタクトトレンチ１７を形成した後、コンタクトトレンチ１７の底面に対してイオン注入等を行うことによって形成される。

【0028】

半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜２１が形成されている。層間絶縁膜２１には、半導体基板１０に形成されたコンタクトトレンチ１７と連通するコンタクトホール２１ａが形成されている。以下では、コンタクトトレンチ１７およびコンタクトホール２１ａを纏めて接続トレンチ２２ともいう。なお、本実施形態のコンタクトホール２１ａは、コンタクトトレンチ１７に対応する形状とされており、コンタクトトレンチ１７と同様に、ゲートトレンチ１４の長手方向に沿って延設されている。このため、本実施形態の接続トレンチ２２は、ゲートトレンチ１４の長手方向に沿って延設された状態となっている。

【0029】

層間絶縁膜２１上には、接続トレンチ２２を通じて、エミッタ領域１８、コンタクト領域１９、および連結領域２０と電気的に接続される上部電極２３が配置されている。本実施形態では、上部電極２３は、接続トレンチ２２に埋め込まれる接続電極２３０と、層間絶縁膜２１上に配置されて接続電極２３０と接続される主電極２３１とを有している。

【0030】

本実施形態の接続電極２３０は、コンタクトトレンチ１７の壁面に沿ってＴｉ／ＴｉＮ等で構成されるバリアメタル部２３０ａが形成され、バリアメタル部２３０ａ上にタングステンプラグ等で構成される埋込部２３０ｂが配置されて構成されている。また、主電極２３１は、アルミニウム等で構成されている。

【0031】

そして、上部電極２３は、エミッタ領域１８およびコンタクト領域１９とオーミック接合の状態で電気的に接続されている。また、上部電極２３は、連結領域２０とショットキー接合の状態で電気的に接続されている。そして、上部電極２３は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する。なお、本実施形態では、上部電極２３が第１電極に相当している。

【0032】

ドリフト層１１のうちのベース層１２側と反対側には、ドリフト層１１よりも高不純物濃度とされたｎ型のフィールドストップ層（以下では、ＦＳ層という）２４が形成されている。つまり、半導体基板１０の他面１０ｂ側には、ＦＳ層２４が形成されている。

【0033】

そして、ＩＧＢＴ領域１ａでは、ＦＳ層２４を挟んでドリフト層１１と反対側にｐ^＋型のコレクタ層２５が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２４を挟んでドリフト層１１と反対側にｎ^＋型のカソード層２６が形成されている。つまり、ＦＳ層２４を挟んでドリフト層１１と反対側には、コレクタ層２５とカソード層２６とが隣接して形成されている。そして、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２５であるかカソード層２６であるかによって区画されている。本実施形態では、コレクタ層２５上の部分がＩＧＢＴ領域１ａとされ、カソード層２６上の部分がＦＷＤ領域１ｂとされている。

【0034】

コレクタ層２５およびカソード層２６を挟んでドリフト層１１と反対側には、コレクタ層２５およびカソード層２６と電気的に接続される下部電極２７が形成されている。そして、下部電極２７は、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する。なお、本実施形態では、下部電極２７が第２電極に相当している。

【0035】

本実施形態の半導体装置は、このように構成されることにより、ＩＧＢＴ領域１ａにおいては、ベース層１２をベースとし、エミッタ領域１８をエミッタとし、コレクタ層２５をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１ｂにおいては、ベース層をアノードとし、ドリフト層１１、ＦＳ層２４、カソード層２６をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。

【0036】

以上が本実施形態における半導体装置の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂが形成されている。なお、本実施形態では、ｎ型、ｎ^＋型、ｎ^＋＋型、ｎ^－型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。また、上記のように構成されていることにより、半導体基板１０は、ドリフト層１１、ベース層１２、バリア領域１３、エミッタ領域１８、コンタクト領域１９、ＦＳ層２４、コレクタ層２５、カソード層２６等を有する構成とされている。

【0037】

次に、上記半導体装置の作動および効果について説明する。

【0038】

まず、半導体装置は、下部電極２７に上部電極２３より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１６に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極２３と下部電極２７との間に電流は流れない。

【0039】

ＩＧＢＴ素子をオン状態にするには、下部電極２７に上部電極２３より高い電圧が印加された状態で、ゲート電極１６に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、ベース層１２のうちのゲート電極１６が配置されるゲートトレンチ１４と接している部分に反転層であるチャネル領域が形成される。そして、ＩＧＢＴ素子は、エミッタ領域１８からチャネル領域を介して電子がドリフト層１１に供給されることによってコレクタ層２５から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。

【0040】

この際、本実施形態では、エミッタ領域１８とコンタクト領域１９とが半導体基板１０の厚さ方向に沿って配置されている。このため、ゲートトレンチ１４の配列方向にエミッタ領域１８およびコンタクト領域１９を配置する場合と比較して、隣合うゲートトレンチ１４の間隔を狭くし易くでき、正孔を抜け難くできる。したがって、ドリフト層１１に正孔を蓄積し易くなり、ＩＥ（Injection Enhancedの略）効果を大きくすることでオン抵抗の低減を図ることができる。

【0041】

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極２３と下部電極２７に印加する電圧をスイッチングし、上部電極２３に下部電極２７より高い電圧を印加する順電圧印加を行う。これにより、ベース層１２へ正孔が供給されると共にカソード層２６へ電子が供給されることでＦＷＤ素子がダイオード動作をする。

【0042】

この際、本実施形態では、バリア領域１３および連結領域２０が形成されており、連結領域２０が上部電極２３とショットキー接続されている。そして、ＦＷＤ素子がオン状態である際には、上部電極２３と連結領域２０（すなわち、バリア領域１３）とが短絡することにより、上部電極２３からコンタクト領域１９を介してドリフト層１１に正孔が注入され難くなる。

【0043】

その後、ＦＷＤ素子をオン状態からオフ状態にする際には、下部電極２７に上部電極２３より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、下部電極２７に上部電極２３より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子がリカバリ状態となる。そして、正孔が上部電極２３側に引き寄せられると共に電子が下部電極２７側に引き寄せられることでリカバリ電流が発生する。

【0044】

この際、本実施形態では、上記のように、ＦＷＤ素子がオン状態である際に正孔の注入が抑制されている。このため、本実施形態の半導体装置では、リカバリ電流を低減でき、リカバリ損失の低減を図ることができる。

【0045】

以上説明した本実施形態によれば、上部電極２３は、連結領域２０を介してバリア領域１３とショットキー接続されている。このため、ＦＷＤ素子がオン状態である際には、上部電極２３と連結領域２０とが短絡することにより、上部電極２３からコンタクト領域１９を介してドリフト層１１に正孔が注入され難くなる。したがって、ＦＷＤ素子をオフ状態にする際、リカバリ電流を低減でき、リカバリ損失の低減を図ることができる。また、ＲＣ－ＩＧＢＴの場合には、ＦＷＤ領域１ｂに隣合うＩＧＢＴ領域１ａのコンタクト領域１９やベース層１２からの注入を抑制するため、コンタクト領域１９やベース層１２の不純物濃度を薄くすることも考えられる。しかしながら、このような構成では、ＩＧＢＴ素子の耐量の低下や、閾値電圧が低下する等の別の課題が発生し得る。したがって、コンタクト領域１９やベース層１２の不純物濃度を薄くすることなく正孔注入を抑制できる本実施形態の半導体装置は、リカバリ損失の低減を図りつつ、ＩＧＢＴ素子の耐量が低下することも抑制できる。

【0046】

また、本実施形態では、エミッタ領域１８とコンタクト領域１９とが半導体基板１０の厚さ方向に沿って形成されている。このため、エミッタ領域１８およびコンタクト領域１９をゲートトレンチ１４の配列方向に沿って配置する場合と比較して、隣合うゲートトレンチ１４の間隔を狭くし易くできる。したがって、半導体装置の微細化を図ると共に、オン抵抗の低減を図ることができる。

【0047】

（１）本実施形態では、バリア領域１３と、コンタクトトレンチ１７に配置された上部電極２３とは、連結領域２０を介して接続されている。このため、コンタクトトレンチ１７に配置された上部電極２３を直接的にバリア領域１３と接続する場合と比較して、コンタクトトレンチ１７の深さずれが発生したとしても、上部電極２３とバリア領域１３との接続不良が発生することを抑制できる。

【0048】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１ｂの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0049】

本実施形態の半導体装置では、図３に示されるように、ＦＷＤ領域１ｂにおいて、バリア領域１３が部分的に形成されている。言い換えると、ＦＷＤ領域１ｂでは、バリア領域１３が間引かれて形成されている。つまり、ＦＷＤ領域１ｂでは、半導体基板１０の面方向に沿った全領域にバリア領域１３が形成されていない。なお、図３は、図１中のI－I線に沿った断面図である。

【0050】

以上説明した本実施形態によれば、エミッタ領域１８とコンタクト領域１９とが半導体基板１０の厚さ方向に沿って形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0051】

（１）本実施形態では、ＦＷＤ領域１ｂにおいて、バリア領域１３が間引かれて形成されている。このため、上記第１実施形態と比較して、ＦＷＤ領域１ｂでの正孔の注入が抑制され難くなる。したがって、上記第１実施形態と比較すると、本実施形態の半導体装置によれば、ＦＷＤ素子の順方向電圧が大きくなることを抑制できる。なお、バリア領域１３を間引く領域を多くするほどＦＷＤ素子の順方向電圧を小さくできる。このため、ＦＷＤ領域１ｂでは、使用用途に応じ、バリア領域１３を間引く比率を調整することが好ましい。

【0052】

（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態において、図４に示されるように、バリア領域１３がＦＷＤ領域１ｂの全体に形成され、連結領域２０が間引かれて形成されていてもよい。このような半導体装置としても、連結領域２０が形成されていない部分ではバリア領域１３がフローティング状態となるため、上記第２実施形態と同様の効果を得ることができる。

【0053】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、エミッタ領域１８とコンタクト領域１９との配置の仕方を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0054】

本実施形態の半導体装置では、図５および図６に示されるように、エミッタ領域１８およびコンタクト領域１９が半導体基板１０の厚さ方向に沿って形成されておらず、次のように形成されている。すなわち、本実施形態のエミッタ領域１８およびコンタクト領域１９は、半導体基板１０の一面１０ａにおいて、ゲートトレンチ１４の長手方向に沿って交互に配置されるように形成されている。このため、本実施形態の半導体装置では、半導体基板１０の一面１０ａがエミッタ領域１８およびコンタクト領域１９にて構成されている。なお、図５は、図１中のII－II線に沿った断面図に相当しており、図６は、図１中のVI－VI線に沿った断面図に相当している。

【0055】

このような半導体装置は、次のように製造される。すなわち、半導体基板１０の一面１０ａからイオン注入等を行い、エミッタ領域１８およびコンタクト領域１９を形成する。その後、ゲートトレンチ１４およびコンタクトトレンチ１７等を形成することにより、本実施形態の半導体装置が製造される。

【0056】

以上説明した本実施形態によれば、エミッタ領域１８とコンタクト領域１９とがゲートトレンチ１４の長手方向に沿って形成されている。このため、エミッタ領域１８およびコンタクト領域１９をゲートトレンチ１４の配列方向に沿って配置する場合と比較して、隣合うゲートトレンチ１４の間隔を狭くし易くでき、半導体装置の微細化を図ると共に、オン抵抗の低減を図ることができる。

【0057】

（１）本実施形態では、エミッタ領域１８とコンタクト領域１９とがゲートトレンチ１４の長手方向に沿って形成されている。このため、このような半導体装置を製造する際には、半導体基板１０の一面１０ａからイオン注入等を行ってエミッタ領域１８およびコンタクト領域１９を形成し、その後にゲートトレンチ１４やコンタクトトレンチ１７等を形成すればよい。したがって、コンタクトトレンチ１７の側面にイオン注入等を行ってコンタクト領域１９を形成する場合と比較して、一面１０ａからイオン注入等をするため、コンタクト領域１９の濃度管理をし易くできる。また、本実施形態の半導体装置では、ゲートトレンチ１４とコンタクトトレンチ１７との位置ずれが発生したとしても、コンタクトトレンチ１７を形成した後にコンタクト領域１９を形成する場合と比較して、全体の位置ずれを小さくでき、特性変動を小さくできる。

【0058】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対し、接続トレンチ２２の形状を変更したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。

【0059】

本実施形態の半導体装置では、図７および図８に示されるように、ゲートトレンチ１４の長手方向において、コンタクトトレンチ１７が間引かれて形成されている。言い換えると、コンタクトトレンチ１７は、ゲートトレンチ１４の長手方向において、部分的に形成されている。さらに言い換えると、コンタクトトレンチ１７は、ゲートトレンチ１４の長手方向において、点在するように形成されている。なお、図７は、図１中のII－II線に沿った断面図に相当しており、図８は、図１中のVIII－VIII線に沿った断面図にしている。

【0060】

具体的には、エミッタ領域１８およびコンタクト領域１９は、上記第３実施形態と同様に、ゲートトレンチ１４の長手方向に沿って交互に配置されるように形成されている。そして、コンタクトトレンチ１７は、各コンタクト領域１９を貫通するように形成されており、エミッタ領域１８を貫通するようには形成されていない。このため、コンタクト領域１９は、半導体基板１０の一面１０ａから露出する部分も上部電極２３と接続されている。なお、本実施形態では、半導体基板１０の一面１０ａのうちの隣合うコンタクトトレンチ１７の間の部分にもバリアメタル部２３０ａが形成されている。

【0061】

以上説明した本実施形態によれば、エミッタ領域１８とコンタクト領域１９とがゲートトレンチ１４の長手方向に沿って形成されているため、上記第３実施形態と同様の効果を得ることができる。

【0062】

（１）本実施形態によれば、コンタクト領域１９は、半導体基板１０の一面１０ａから露出する部分も上部電極２３と接続される。したがって、上記第３実施形態のようにコンタクト領域１９がコンタクトトレンチ１７の側面のみで上部電極２３と接続され、かつイオン注入を一面１０ａから行って形成されている場合と比較して、コンタクト領域１９の上部電極２３に対する表面濃度を増加でき、コンタクト領域１９と上部電極２３とのオーミック接続を確保し易くできる。そして、コンタクト領域１９と上部電極２３とのオーミック接続を確保し易くできるため、ベース層１２のうちのエミッタ領域１８の直下に位置する部分の電位が上がり難くなり、ラッチアップ耐量の向上を図ることもできる。

【0063】

（第５実施形態）
第５実施形態について説明する。本実施形態は、第４実施形態に対し、コンタクト領域１９の形状を変更したものである。その他に関しては、第４実施形態と同様であるため、ここでは説明を省略する。

【0064】

本実施形態の半導体装置では、図９に示されるように、コンタクト領域１９がコンタクトトレンチ１７と同じ深さまで形成されている。なお、図９は、図１中のVIII－VIII線に沿った断面図に相当している。

【0065】

以上説明した本実施形態によれば、エミッタ領域１８とコンタクト領域１９とがゲートトレンチ１４の長手方向に沿って形成されているため、上記第３実施形態と同様の効果を得ることができる。

【0066】

（１）本実施形態によれば、コンタクト領域１９がコンタクトトレンチ１７と同じ深さまで形成されている。このため、コンタクト領域１９と上部電極２３の接続面積をさらに増加でき、上記第４実施形態と同様の効果を得ることができる。また、コンタクト領域１９と上部電極２３とのオーミック接続を確保し易くできるため、ゲートトレンチ１４の長手方向に沿ったコンタクト領域１９の間隔を短くすることもでき、バリア領域１３の電位安定を図ることもできる。

【0067】

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態と第５実施形態を組み合わせたものである。その他に関しては、第１実施形態および第５実施形態と同様であるため、ここでは説明を省略する。

【0068】

本実施形態の半導体装置では、図１０および図１１に示されるように、コンタクトトレンチ１７は、ゲートトレンチ１４の長手方向に沿って間引かれて形成されている。なお、図１０は、図１中のII－II線に沿った断面図に相当し、図１１は、図１中のVIII－VIII線に沿った断面図に相当している。

【0069】

そして、エミッタ領域１８は、半導体基板１０の一面１０ａの全体に形成されている。コンタクト領域１９は、エミッタ領域１８の下方において、コンタクトトレンチ１７の側面と接するように形成されている。なお、コンタクト領域１９は、コンタクトトレンチ１７と同じ深さとされている。

【0070】

以上説明した本実施形態によれば、エミッタ領域１８とコンタクト領域１９とが半導体基板１０の厚さ方向に沿って形成されているため、上記第１実施形態と同様の効果を得ることができる。

【0071】

（１）本実施形態では、コンタクト領域１９がコンタクトトレンチ１７と同じ深さまで形成されているため、上記第５実施形態と同様の効果を得ることができる。

【0072】

（第７実施形態）
第７実施形態について説明する。本実施形態は、第１実施形態の半導体装置の形成場所を特定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0073】

まず、ＲＣ－ＩＧＢＴとされた半導体装置では、ＦＷＤ素子がオン状態である場合、図１２に示されるように、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの境界部を基準とすると、電流が次のように流れる。すなわち、電流は、他面１０ｂ側の境界部からＩＧＢＴ領域１ａ側に向かって半導体基板１０の他面１０ｂとの成す角度θを約４５°として流れる。このため、ＩＧＢＴ領域１ａのうちのリカバリ損失に影響するのは、ＦＷＤ素子がオン状態である際に電流が流れるＦＷＤ領域１ｂ側の部分となる。以下、本実施形態では、ＩＧＢＴ領域１ａのうちのリカバリ損失に影響する領域（すなわち、ＦＷＤ素子がオン状態である際に電流が流れる領域）を第２領域Ｒ２とする。また、ＩＧＢＴ領域１ａのうちの第２領域Ｒ２と異なる領域を第１領域Ｒ１とする。

【0074】

そして、本実施形態の半導体装置では、第２領域Ｒ２が上記第１実施形態で説明したＩＧＢＴ領域１ａと同様の構成とされている。

【0075】

一方、本実施形態の半導体装置では、第１領域Ｒ１は、図１３に示されるように、ゲートトレンチ１４の底面と接するように連結領域２０が形成されておらず、ゲートトレンチ１４の底面と接するようにコンタクト領域１９が形成されている。これによれば、コンタクト領域１９をコンタクトトレンチ１７の底面に対するイオン注入等によって形成できるため、コンタクト領域１９がコンタクトトレンチ１７の側面と接するように形成されている場合と比較して、コンタクト領域１９の濃度管理をし易くできる。なお、特に図示しないが、コンタクト領域１９は、ゲートトレンチ１４の側面とも接するように形成されていてもよい。また、第１領域Ｒ１と第２領域Ｒ２とでは、隣合うゲートトレンチ１４の間隔が異なっていてもよく、例えば、第１領域Ｒ１の方が第２領域Ｒ２よりも隣合うゲートトレンチ１４の間隔が狭くされていてもよい。

【0076】

以上説明した本実施形態のように、ＩＧＢＴ領域１ａは、第１領域Ｒ１と第２領域Ｒ２とで異なる構成とされ、第２領域Ｒ２が上記第１実施形態と同様の構成とされていてもよい。

【0077】

（第７実施形態の変形例）
上記第７実施形態の変形例について説明する。ＩＧＢＴ領域１ａは、第２領域Ｒ２が上記第３～第６実施形態と同様の構成とされていてもよい。また、ＦＷＤ領域１ｂにおいては、図１４および図１５に示されるように、コンタクトトレンチ１７が形成されておらず、連結領域２０が形成されていなくてもよい。そして、ベース層１２の表層部には、上部電極２３と接続されるコンタクト領域１９がゲートトレンチ１４の長手方向に沿って部分的に形成されていてもよい。なお、図１４は、図１中のXVI－XVI線に沿った断面図に相当しており、図１５は、図１中のXV－XV線に沿った断面図に相当している。さらに、特に図示しないが、ＦＷＤ領域１ｂの構成は適宜変更可能であり、例えば、ゲートトレンチ１４が形成されていなくてもよいし、エミッタ領域１８が形成されていなくてもよい。

【0078】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0079】

例えば、上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

【0080】

また、上記各実施形態において、セル領域１は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、ＦＷＤ領域１ｂは、１つのセル領域１内に１つのみ形成されるようにしてもよい。

【0081】

そして、上記各実施形態を適宜組み合わせることも可能である。例えば、上記第１、第３～第６実施形態において、ＦＷＤ領域１ｂの構成は、上記第２実施形態や上記第７実施形態の構成とされていてもよいし、他の構成とされていてもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。

【符号の説明】

【0082】

１ａ ＩＧＢＴ領域
１ｂ ＦＷＤ領域
１０ 半導体基板
１０ａ 一面
１０ｂ 他面
１１ ドリフト層
１２ ベース層
１３ バリア領域
１４ ゲートトレンチ
１５ ゲート絶縁膜
１６ ゲート電極
１７ コンタクトトレンチ
１８ エミッタ領域
１９ コンタクト領域
２０ 連結領域
２３ 上部電極（第１電極）
２５ コレクタ層
２６ カソード層
２７ 下部電極（第２電極）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】