特許 7517609 インダクタ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-08

(45)【発行日】2024-07-17

(54)【発明の名称】インダクタ回路

(51)【国際特許分類】

   H04L 25/02 20060101AFI20240709BHJP

   H03H 5/02 20060101ALI20240709BHJP

   H01F 27/00 20060101ALI20240709BHJP

   H01F 17/06 20060101ALI20240709BHJP

   H01F 37/00 20060101ALI20240709BHJP

【ＦＩ】

H04L25/02 F

H03H5/02

H01F27/00 R

H01F17/06 Z

H01F37/00 N

【請求項の数】 6

(21)【出願番号】P 2023531488

(86)(22)【出願日】2022-05-12

(86)【国際出願番号】 JP2022020087

(87)【国際公開番号】W WO2023276459

(87)【国際公開日】2023-01-05

【審査請求日】2023-08-25

(31)【優先権主張番号】P 2021106742

(32)【優先日】2021-06-28

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】吉田 峰日登

(72)【発明者】

【氏名】齋藤 康誌

(72)【発明者】

【氏名】本多 宏之

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２０１９－１８６７０９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０３４２１２４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／０２

Ｈ０３Ｈ ５／０２

Ｈ０１Ｆ ２７／００

Ｈ０１Ｆ １７／０６

Ｈ０１Ｆ ３７／００

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

電源から出力される電流を一対の信号線に伝送するインダクタ回路であって、
第１コアと、前記第１コアに巻回され、一端が前記電源に電気的に接続され、第１方向に磁界を発生する第１巻線と、前記第１コアに巻回され、一端が前記電源に電気的に接続され、前記第１方向と逆方向に磁界を発生する第２巻線と、を含む第１インダクタと、
第２コアと、前記第２コアに巻回され、一端が前記第１巻線の他端に電気的に接続され、第２方向に磁界を発生する第３巻線と、前記第２コアに巻回され、一端が前記第３巻線の他端に電気的に接続され、他端が前記一対の信号線の内の一方に電気的に接続され、前記第２方向に磁界を発生する第４巻線と、を含む第２インダクタと、
第３コアと、前記第３コアに巻回され、一端が前記第２巻線の他端に電気的に接続され、第３方向に磁界を発生する第５巻線と、前記第３コアに巻回され、一端が前記第５巻線の他端に電気的に接続され、他端が前記一対の信号線の内の他方に電気的に接続され、前記第３方向に磁界を発生する第６巻線と、を含む第３インダクタと、
を含む、
インダクタ回路。

【請求項2】

請求項１に記載のインダクタ回路であって、
前記第１コアは、閉磁路構造であり
前記第２コアは、開磁路構造であり
前記第３コアは、開磁路構造である、
インダクタ回路。

【請求項3】

請求項１に記載のインダクタ回路であって、
前記第２インダクタの電気的特性と前記第３インダクタの電気的特性とは、同特性である、
インダクタ回路。

【請求項4】

請求項１に記載のインダクタ回路であって、
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタは、コモンモードチョークコイルである、
インダクタ回路。

【請求項5】

請求項１に記載のインダクタ回路であって、
前記第１インダクタ、前記第２インダクタ及び前記第３インダクタは、ディファレンシャルモードインダクタである、
インダクタ回路。

【請求項6】

請求項１に記載のインダクタ回路であって、
前記第３巻線、前記第４巻線、前記第５巻線及び前記第６巻線の巻数は、前記第１巻線及び前記第２巻線の巻数よりも少ない、
インダクタ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、インダクタ回路に関する。

【背景技術】

【0002】

特許文献１には、電源電流が、バイアスＴ（Bias-T）回路を介してシールド付き撚り対線の２本の信号線にコモンモードで供給され、リターン電流が、シールドを介してグランドに流れる、パワーオーバーイーサネット（登録商標）回路が記載されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－４１３８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１記載の回路では、電源電流がバイアスＴ回路のインダクタに流れることで、インダクタに磁気飽和が生じる可能性があり、インダクタンスが低下してしまう可能性がある。このインダクタンスの低下により、信号伝送路に要求される特性を満たさなくなる可能性がある。

【0005】

本開示は、上記に鑑みてなされたものであって、信号伝送路の特性の低下を抑制することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一側面のインダクタ回路は、電源から出力される電流を一対の信号線に伝送するインダクタ回路であって、第１コアと、第１コアに巻回され、一端が電源に電気的に接続され、第１方向に磁界を発生する第１巻線と、第１コアに巻回され、一端が電源に電気的に接続され、第１方向と逆方向に磁界を発生する第２巻線と、を含む第１インダクタと、第２コアと、第２コアに巻回され、一端が第１巻線の他端に電気的に接続され、第２方向に磁界を発生する第３巻線と、第２コアに巻回され、一端が第３巻線の他端に電気的に接続され、他端が一対の信号線の内の一方に電気的に接続され、第２方向に磁界を発生する第４巻線と、を含む第２インダクタと、第３コアと、第３コアに巻回され、一端が第２巻線の他端に電気的に接続され、第３方向に磁界を発生する第５巻線と、第３コアに巻回され、一端が第５巻線の他端に電気的に接続され、他端が一対の信号線の内の他方に電気的に接続され、第３方向に磁界を発生する第６巻線と、を含む第３インダクタと、を含む。

【発明の効果】

【0007】

本開示によれば、信号伝送路の特性の低下を抑制することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１の実施の形態のインダクタ回路の構成を示す図である。

【図2】図２は、第１比較例のシミュレーション回路の構成を示す図である。

【図3】図３は、第２比較例のシミュレーション回路の構成を示す図である。

【図4】図４は、第１の実施の形態のシミュレーション回路の構成を示す図である。

【図5】図５は、第１比較例、第２比較例及び第１の実施の形態のシミュレーション結果を示す図である。

【図6】図６は、第２の実施の形態のインダクタ回路の構成を示す図である。

【発明を実施するための形態】

【0009】

以下に、本開示のインダクタ回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本開示が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２の実施の形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

【0010】

＜第１の実施の形態＞
（構成）
図１は、第１の実施の形態のインダクタ回路の構成を示す図である。インダクタ回路１は、電源２１から出力される電源電流を、シールド付き撚り対線（Shielded Twisted Pair：ＳＴＰ）２２に伝送する。インダクタ回路１は、バイアスＴ（Bias-T）回路である。

【0011】

シールド付き撚り対線２２は、第１信号線２２－１及び第２信号線２２－２と、シールド２２－３と、を含む。シールド２２－３は、基準電位に電気的に接続されている。

【0012】

インダクタ回路１は、第１インダクタ１１と、第２インダクタ１２と、第３インダクタ１３と、を含む。

【0013】

第１インダクタ１１は、第１巻線１１－１と、第２巻線１１－２と、第１コア１１－３と、を含む。

【0014】

第１巻線１１－１は、第１コア１１－３に巻回されている。第１巻線１１－１は、第１コア１１－３の一方側から見て、反時計回りに巻回されていることが例示されるが、本開示はこれに限定されない。第２巻線１１－２は、第１コア１１－３の一方側から見て、第１巻線１１－１と同じ回り（反時計回り）に、第１コア１１－３に巻回されている。

【0015】

第１巻線１１－１及び第２巻線１１－２は、重ねて巻回されても良い。或いは、第２巻線１１－２は、第１巻線１１－１と重ならない場所に巻回されても良い。

【0016】

第１巻線１１－１及び第２巻線１１－２の巻数は、同じであることが例示されるが、本開示はこれに限定されない。

【0017】

第１コア１１－３は、閉磁路構造とするが、本開示はこれに限定されない。第１コア１１－３は、開磁路構造であっても良い。第１コア１１－３は、閉磁路構造とすると、磁気飽和を抑制できるので、好ましい。

【0018】

第２インダクタ１２は、第３巻線１２－１と、第４巻線１２－２と、第２コア１２－３と、を含む。

【0019】

第３巻線１２－１は、第２コア１２－３に巻回されている。第３巻線１２－１は、第２コア１２－３の一方側から見て、反時計回りに巻回されていることが例示されるが、本開示はこれに限定されない。第４巻線１２－２は、第２コア１２－３の一方側から見て、第３巻線１２－１と同じ回り（反時計回り）に、第２コア１２－３に巻回されている。

【0020】

第３巻線１２－１及び第４巻線１２－２は、重ねて巻回されても良い。或いは、第４巻線１２－２は、第３巻線１２－１と重ならない場所に巻回されても良い。

【0021】

第３巻線１２－１及び第４巻線１２－２の巻数は、同じであることが例示されるが、本開示はこれに限定されない。

【0022】

第３巻線１２－１及び第４巻線１２－２の巻数は、結合容量を抑制するために、第１巻線１１－１及び第２巻線１１－２の巻数よりも少ないことが例示されるが、本開示はこれに限定されない。

【0023】

第２コア１２－３は、開磁路構造とするが、本開示はこれに限定されない。第２コア１２－３は、閉磁路構造であっても良い。第２コア１２－３は、開磁路構造とすると、高周波特性の低下を抑制できるので、好ましい。

【0024】

第３インダクタ１３は、第５巻線１３－１と、第６巻線１３－２と、第３コア１３－３と、を含む。

【0025】

第５巻線１３－１は、第３コア１３－３に巻回されている。第５巻線１３－１は、第３コア１３－３の一方側から見て、反時計回りに巻回されていることが例示されるが、本開示はこれに限定されない。第６巻線１３－２は、第３コア１３－３の一方側から見て、第５巻線１３－１と同じ回り（反時計回り）に、第３コア１３－３に巻回されている。

【0026】

第５巻線１３－１及び第６巻線１３－２は、重ねて巻回されても良い。或いは、第６巻線１３－２は、第５巻線１３－１と重ならない場所に巻回されても良い。

【0027】

第５巻線１３－１及び第６巻線１３－２の巻数は、同じであることが例示されるが、本開示はこれに限定されない。

【0028】

第５巻線１３－１及び第６巻線１３－２の巻数は、結合容量を抑制するために、第１巻線１１－１及び第２巻線１１－２の巻数よりも少ないことが例示されるが、本開示はこれに限定されない。

【0029】

第３コア１３－３は、開磁路構造とするが、本開示はこれに限定されない。第３コア１３－３は、閉磁路構造であっても良い。第３コア１３－３は、開磁路構造とすると、高周波特性の低下を抑制できるので、好ましい。

【0030】

第１インダクタ１１、第２インダクタ１２及び第３インダクタ１３の各々は、コモンモードチョークコイル（Common Mode Choke Coils：ＣＭＣＣ）である、

【0031】

電源２１と第１信号線２２－１との間の電気的特性と、電源２１と第２信号線２２－２との間の電気的特性と、のバランスを図るために、第２インダクタ１２の電気的特性と第３インダクタ１３の電気的特性とは同特性であることが好ましい。つまり、第２インダクタ１２及び第３インダクタ１３は、同じものであることが好ましい。

【0032】

第１巻線１１－１の一端１１－１ａは、電源２１に電気的に接続されている。第１巻線１１－１の他端１１－１ｂは、第３巻線１２－１の一端１２－１ａに電気的に接続されている。

【0033】

第３巻線１２－１の他端１２－１ｂは、第４巻線１２－２の一端１２－２ａに電気的に接続されている。第４巻線１２－２の他端１２－２ｂは、第１信号線２２－１に電気的に接続されている。

【0034】

第２巻線１１－２の一端１１－２ａは、電源２１に電気的に接続されている。第２巻線１１－２の他端１１－２ｂは、第５巻線１３－１の一端１３－１ａに電気的に接続されている。

【0035】

第５巻線１３－１の他端１３－１ｂは、第６巻線１３－２の一端１３－２ａに電気的に接続されている。第６巻線１３－２の他端１３－２ｂは、第２信号線２２－２に電気的に接続されている。

【0036】

電源２１から出力される電源電流は、矢印３１で示すように、第１インダクタ１１に入力される。

【0037】

第１巻線１１－１では、電源電流は、矢印３２で示すように、図中右から図中左に向かって流れる。第１巻線１１－１では、磁界は、矢印３３で示すように、図中左から図中右に向かう方向に発生する。

【0038】

第２巻線１１－２では、電源電流は、矢印３４で示すように、図中左から図中右に向かって流れる。第２巻線１１－２では、磁界は、矢印３５で示すように、図中右から図中左に向かう方向に発生する。

【0039】

第１インダクタ１１では、電源電流が、ディファレンシャルモードで流れる。

【0040】

第１コア１１－３では、第１巻線１１－１によって発生する磁界と、第２巻線１１－２によって発生する磁界と、が打ち消し合うので、磁気飽和が抑制される。これにより、第１インダクタ１１は、インダクタンスの低下を抑制できる。従って、インダクタ回路１は、信号反射特性の低下を抑制できる。

【0041】

第３巻線１２－１では、電源電流は、矢印３６で示すように、図中右から図中左に向かって流れる。第３巻線１２－１では、磁界は、矢印３７で示すように、図中左から図中右に向かう方向に発生する。

【0042】

第４巻線１２－２では、電源電流は、矢印３８で示すように、図中右から図中左に向かって流れる。第４巻線１２－２では、磁界は、矢印３９で示すように、図中左から図中右に向かう方向に発生する。

【0043】

第２インダクタ１２では、電源電流が、コモンモードで流れる。

【0044】

第２コア１２－３では、第３巻線１２－１によって発生する磁界と、第４巻線１２－２によって発生する磁界と、が強め合う。

【0045】

第５巻線１３－１では、電源電流は、矢印４０で示すように、図中左から図中右に向かって流れる。第５巻線１３－１では、磁界は、矢印４１で示すように、図中右から図中左に向かう方向に発生する。

【0046】

第６巻線１３－２では、電源電流は、矢印４２で示すように、図中左から図中右に向かって流れる。第６巻線１３－２では、磁界は、矢印４３で示すように、図中右から図中左に向かう方向に発生する。

【0047】

第３インダクタ１３では、電源電流が、コモンモードで流れる。

【0048】

第３コア１３－３では、第５巻線１３－１によって発生する磁界と、第６巻線１３－２によって発生する磁界と、が強め合う。

【0049】

第４巻線の他端１２－２ｂから出力される電源電流は、矢印４４で示すように、第１信号線２２－１に入力される。第１信号線２２－１では、電源電流は、矢印４５で示すように、図中左から図中右に向かって流れ、負荷回路（図示せず）に入力される。

【0050】

第６巻線の他端１３－２ｂから出力される電源電流は、矢印４６で示すように、第２信号線２２－２に入力される。第２信号線２２－２では、電源電流は、矢印４７で示すように、図中左から図中右に向かって流れ、負荷回路に入力される。

【0051】

シールド２２－３では、負荷回路から流れ出るリターン電流は、矢印４８で示すように、図中右から図中左に向かって流れ、基準電位に流れる。

【0052】

（回路シミュレーション）
［第１比較例のシミュレーション回路の構成］
図２は、第１比較例のシミュレーション回路の構成を示す図である。この回路５１は、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）８０２．３ｃｈに、好ましいシミュレーション回路の例として記載されているものである。

【0053】

回路５１は、インダクタ回路５２を含む。インダクタ回路５２は、バイアスＴ回路である。

【0054】

インダクタ回路５２は、インダクタ５２－１及び５２－２を含む。インダクタ５２－１は、寄生容量５２－１ａを含む。インダクタ５２－２は、寄生容量５２－２ａを含む。

【0055】

インダクタ５２－１の一端は、電源電位ＶＣＣに電気的に接続されている。インダクタ５２－１の他端は、コネクタ５４を介して、第１信号線２２－１に電気的に接続されている。

【0056】

インダクタ５２－２の一端は、電源電位ＶＣＣに電気的に接続されている。インダクタ５２－２の他端は、コネクタ５４を介して、第２信号線２２－２に電気的に接続されている。

【0057】

回路５３は、第１信号線２２－１及び第２信号線２２－２を介して通信を行う物理層（ＰＨＹ）回路の等価回路である。回路５３は、抵抗５３－１及び５３－２と、コンデンサ５３－３及び５３－４と、を含む。

【0058】

抵抗５３－１の一端及びコンデンサ５３－３の一端は、端子５３ａに電気的に接続されている。抵抗５３－１の他端及びコンデンサ５３－３の他端は、基準電位に電気的に接続されている。

【0059】

抵抗５３－２の一端及びコンデンサ５３－４の一端は、端子５３ｂに電気的に接続されている。抵抗５３－２の他端及びコンデンサ５３－４の他端は、基準電位に電気的に接続されている。

【0060】

端子５３ａは、プリント基板上の配線５５、ＤＣカットコンデンサ５７及びコネクタ５４を介して、第１信号線２２－１に電気的に接続されている。端子５３ａは、シャントコンデンサ５９を介して、基準電位に電気的に接続されている。

【0061】

端子５３ｂは、プリント基板上の配線５６、ＤＣカットコンデンサ５８及びコネクタ５４を介して、第２信号線２２－２に電気的に接続されている。端子５３ｂは、シャントコンデンサ６０を介して、基準電位に電気的に接続されている。

【0062】

［第２比較例のシミュレーション回路の構成］
図３は、第２比較例のシミュレーション回路の構成を示す図である。この回路７１は、回路５１（図２参照）と比較して、インダクタ回路５２に代えて、インダクタ回路７２を含む。

【0063】

インダクタ回路７２は、インダクタ回路１（図１参照）と比較して、第１インダクタ１１だけを含み、第２インダクタ１２及び第３インダクタ１３を含んでいない。

【0064】

第１巻線１１－１の他端１１－１ｂは、コネクタ５４を介して、第１信号線２２－１に電気的に接続されている。

【0065】

第２巻線１１－２の他端１１－２ｂは、コネクタ５４を介して、第２信号線２２－２に電気的に接続されている。

【0066】

［第１の実施の形態のシミュレーション回路の構成］
図４は、第１の実施の形態のシミュレーション回路の構成を示す図である。この回路８１は、回路７１（図３参照）と比較して、インダクタ回路７２に代えて、インダクタ回路１を含む。

【0067】

第１巻線１１－１の他端１１－１ｂは、コネクタ５４を介して、第１信号線２２－１に電気的に接続されている。

【0068】

第２巻線１１－２の他端１１－２ｂは、コネクタ５４を介して、第２信号線２２－２に電気的に接続されている。

【0069】

［シミュレーション結果］
図５は、第１比較例、第２比較例及び第１の実施の形態のシミュレーション結果を示す図である。

【0070】

図５の横軸は、周波数を表し、縦軸は、ＳパラメータのＳｄｄ１１を表す。Ｓｄｄ１１は、信号反射特性を表す指標である。

【0071】

線９１は、１０ＧＢａｓｅ－Ｔ１で定められている、Ｓｄｄ１１の上限を表す。信号反射特性は、線９１で表されるＳｄｄ１１よりも低いことが求められる。

【0072】

線９２は、第１比較例の回路５１のＳｄｄ１１を示す。回路５１のＳｄｄ１１は、周波数１ＭＨｚ（メガヘルツ）から周波数６ＧＨｚ（ギガヘルツ）までに渡って、線９１で表されるＳｄｄ１１よりも低い。

【0073】

線９３は、第２比較例の回路７１のＳｄｄ１１を示す。回路７１のＳｄｄ１１は、周波数１ＭＨｚから周波数３００ＭＨｚまでは、線９１で表されるＳｄｄ１１よりも低い。しかし、回路７１のＳｄｄ１１は、周波数３００ＭＨｚから周波数４ＧＨｚまでは、線９１で表されるＳｄｄ１１よりも高くなってしまっている。その理由は、第１巻線１１－１と第２巻線１１－２との間に結合容量が生じ、インダクタ回路７２のインピーダンスが低下するので、周波数３００ＭＨｚから周波数４ＧＨｚまでの帯域で信号の反射が生じ易くなるからであると考えられる。

【0074】

線９４は、第１の実施の形態の回路８１のＳｄｄ１１を示す。回路８１のＳｄｄ１１は、周波数１ＭＨｚから周波数６ＧＨｚまでに渡って、線９１で表されるＳｄｄ１１よりも低い。その理由は、第３巻線１２－１、第４巻線１２－２、第５巻線１３－１及び第６巻線１３－２の巻数を第１巻線１１－１及び第２巻線１１－２の巻数よりも少なくすることにより、第３巻線１２－１と第４巻線１２－２との間の結合容量及び第５巻線１３－１と第６巻線１３－２との間の結合容量が抑制される。従って、第２インダクタ１２及び第３インダクタ１３のインピーダンス低下が抑制される。これにより、第１インダクタ１１、第２インダクタ１２及び第３インダクタ１３の合成インピーダンス、即ち、インダクタ回路１のインピーダンスの低下が抑制されるからであると考えられる。

【0075】

（まとめ）
インダクタ回路１は、電源電流を、ディファレンシャルモードで第１インダクタ１１に流すことにより、第１コア１１－３の磁気飽和を抑制できる。これにより、インダクタ回路１は、第１インダクタ１１のインダクタンスの低下を抑制できるので、信号反射特性の低下を抑制できる。

【0076】

インダクタ回路１は、第１コア１１－３を閉磁路構造とすることにより、第１コア１１－３の磁気飽和を抑制できる。これにより、インダクタ回路１は、第１インダクタ１１のインダクタンスの低下を抑制できるので、信号反射特性の低下を抑制できる。

【0077】

インダクタ回路１は、第２コア１２－３及び第３コア１３－３を開磁路構造とすることにより、第２インダクタ１２及び第３インダクタ１３の高周波特性の低下を抑制できる。これにより、インダクタ回路１は、信号反射特性の低下を抑制できる。

【0078】

インダクタ回路１は、第３巻線１２－１、第４巻線１２－２、第５巻線１３－１及び第６巻線１３－２の巻数を第１巻線１１－１及び第２巻線１１－２の巻数よりも少なくすることにより、第３巻線１２－１と第４巻線１２－２との間の結合容量及び第５巻線１３－１と第６巻線１３－２との間の結合容量を抑制できる。従って、インダクタ回路１は、第２インダクタ１２及び第３インダクタ１３のインピーダンス低下を抑制できる。これにより、インダクタ回路１は、インピーダンスの低下を抑制できるので、信号反射特性の低下を抑制できる。

【0079】

インダクタ回路１は、第２インダクタ１２の電気的特性と第３インダクタ１３の電気的特性とを同特性とすることにより、電源２１と第１信号線２２－１との間の電気的特性と、電源２１と第２信号線２２－２との間の電気的特性と、のバランスを図ることができる。これにより、インダクタ回路１は、モード変換特性によるコモンモードノイズを抑制できる。

【0080】

＜第２の実施の形態＞
第２の実施の形態の構成要素のうち、第１の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。

【0081】

図６は、第２の実施の形態のインダクタ回路の構成を示す図である。インダクタ回路１０１は、電源２１から出力される電源電流を、シールド付き撚り対線２２に伝送する。インダクタ回路１０１は、バイアスＴ回路である。

【0082】

インダクタ回路１０１は、第１インダクタ１１１と、第２インダクタ１１２と、第３インダクタ１１３と、を含む。

【0083】

第１インダクタ１１１は、第１巻線１１１－１と、第２巻線１１１－２と、第１コア１１１－３と、を含む。

【0084】

第１巻線１１１－１は、第１コア１１１－３に巻回されている。第１巻線１１１－１は、第１コア１１１－３の一方側から見て、反時計回りに巻回されていることが例示されるが、本開示はこれに限定されない。第２巻線１１１－２は、第１コア１１１－３の一方側から見て、第１巻線１１１－１と逆回り（時計回り）に、第１コア１１１－３に巻回されている。

【0085】

第１巻線１１１－１及び第２巻線１１１－２は、重ねて巻回されても良い。或いは、第２巻線１１１－２は、第１巻線１１１－１と重ならない場所に巻回されても良い。

【0086】

第１巻線１１１－１及び第２巻線１１１－２の巻数は、同じであることが例示されるが、本開示はこれに限定されない。

【0087】

第１コア１１１－３は、閉磁路構造とするが、本開示はこれに限定されない。第１コア１１１－３は、開磁路構造であっても良い。第１コア１１１－３は、閉磁路構造とすると、磁気飽和を抑制できるので、好ましい。

【0088】

第２インダクタ１１２は、第３巻線１１２－１と、第４巻線１１２－２と、第２コア１１２－３と、を含む。

【0089】

第３巻線１１２－１は、第２コア１１２－３に巻回されている。第３巻線１１２－１は、第２コア１１２－３の一方側から見て、反時計回りに巻回されていることが例示されるが、本開示はこれに限定されない。第４巻線１１２－２は、第２コア１１２－３の一方側から見て、第３巻線１１２－１と逆回り（時計回り）に、第２コア１１２－３に巻回されている。

【0090】

第３巻線１１２－１及び第４巻線１１２－２は、重ねて巻回されても良い。或いは、第４巻線１１２－２は、第３巻線１１２－１と重ならない場所に巻回されても良い。

【0091】

第３巻線１１２－１及び第４巻線１１２－２の巻数は、同じであることが例示されるが、本開示はこれに限定されない。

【0092】

第３巻線１１２－１及び第４巻線１１２－２の巻数は、結合容量を抑制するために、第１巻線１１１－１及び第２巻線１１１－２の巻数よりも少ないことが例示されるが、本開示はこれに限定されない。

【0093】

第２コア１１２－３は、開磁路構造とするが、本開示はこれに限定されない。第２コア１１２－３は、閉磁路構造であっても良い。第２コア１１２－３は、開磁路構造とすると、高周波特性の低下を抑制できるので、好ましい。

【0094】

第３インダクタ１１３は、第５巻線１１３－１と、第６巻線１１３－２と、第３コア１１３－３と、を含む。

【0095】

第５巻線１１３－１は、第３コア１１３－３に巻回されている。第５巻線１１３－１は、第３コア１１３－３の一方側から見て、反時計回りに巻回されていることが例示されるが、本開示はこれに限定されない。第６巻線１１３－２は、第３コア１１３－３の一方側から見て、第５巻線１１３－１と逆回り（時計回り）に、第３コア１１３－３に巻回されている。

【0096】

第５巻線１１３－１及び第６巻線１１３－２は、重ねて巻回されても良い。或いは、第６巻線１１３－２は、第５巻線１１３－１と重ならない場所に巻回されても良い。

【0097】

第５巻線１１３－１及び第６巻線１１３－２の巻数は、同じであることが例示されるが、本開示はこれに限定されない。

【0098】

第５巻線１１３－１及び第６巻線１１３－２の巻数は、結合容量を抑制するために、第１巻線１１１－１及び第２巻線１１１－２の巻数よりも少ないことが例示されるが、本開示はこれに限定されない。

【0099】

第３コア１１３－３は、開磁路構造とするが、本開示はこれに限定されない。第３コア１１３－３は、閉磁路構造であっても良い。第３コア１１３－３は、開磁路構造とすると、高周波特性の低下を抑制できるので、好ましい。

【0100】

第１インダクタ１１１、第２インダクタ１１２及び第３インダクタ１１３の各々は、ディファレンシャルモードインダクタ（Differential Mode Inductor：ＤＭＩ）である。

【0101】

電源２１と第１信号線２２－１との間の電気的特性と、電源２１と第２信号線２２－２との間の電気的特性と、のバランスを図るために、第２インダクタ１１２の電気的特性と第３インダクタ１１３の電気的特性とは同特性であることが好ましい。つまり、第２インダクタ１１２及び第３インダクタ１１３は、同じものであることが好ましい。

【0102】

第１巻線１１１－１の一端１１１－１ａは、電源２１に電気的に接続されている。第１巻線１１１－１の他端１１１－１ｂは、第３巻線１１２－１の一端１１２－１ａに電気的に接続されている。

【0103】

第３巻線１１２－１の他端１１２－１ｂは、第４巻線１１２－２の一端１１２－２ａに電気的に接続されている。第４巻線１１２－２の他端１１２－２ｂは、第１信号線２２－１に電気的に接続されている。

【0104】

第２巻線１１１－２の一端１１１－２ａは、電源２１に電気的に接続されている。第２巻線１１１－２の他端１１１－２ｂは、第５巻線１１３－１の一端１１３－１ａに電気的に接続されている。

【0105】

第５巻線１１３－１の他端１１３－１ｂは、第６巻線１１３－２の一端１１３－２ａに電気的に接続されている。第６巻線１１３－２の他端１１３－２ｂは、第２信号線２２－２に電気的に接続されている。

【0106】

電源２１から出力される電源電流は、矢印３１で示すように、第１インダクタ１１１に入力される。

【0107】

第１巻線１１１－１では、電源電流は、矢印１２１で示すように、図中左から図中右に向かって流れる。第１巻線１１１－１では、磁界は、矢印１２２で示すように、図中右から図中左に向かう方向に発生する。

【0108】

第２巻線１１１－２では、電源電流は、矢印１２３で示すように、図中左から図中右に向かって流れる。第２巻線１１１－２では、磁界は、矢印１２４で示すように、図中左から図中右に向かう方向に発生する。

【0109】

第１インダクタ１１１では、電源電流が、コモンモードで流れる。

【0110】

第１コア１１１－３では、第１巻線１１１－１によって発生する磁界と、第２巻線１１１－２によって発生する磁界と、が打ち消し合うので、磁気飽和が抑制される。これにより、第１インダクタ１１１は、インダクタンスの低下を抑制できる。従って、インダクタ回路１０１は、信号反射特性の低下を抑制できる。

【0111】

第３巻線１１２－１では、電源電流は、矢印１２５で示すように、図中右から図中左に向かって流れる。第３巻線１１２－１では、磁界は、矢印１２６で示すように、図中左から図中右に向かう方向に発生する。

【0112】

第４巻線１１２－２では、電源電流は、矢印１２７で示すように、図中左から図中右に向かって流れる。第４巻線１１２－２では、磁界は、矢印１２８で示すように、図中左から図中右に向かう方向に発生する。

【0113】

第２インダクタ１１２では、電源電流が、ディファレンシャルモードで流れる。

【0114】

第２コア１１２－３では、第３巻線１１２－１によって発生する磁界と、第４巻線１１２－２によって発生する磁界と、が強め合う。

【0115】

第５巻線１１３－１では、電源電流は、矢印１２９で示すように、図中左から図中右に向かって流れる。第５巻線１１３－１では、磁界は、矢印１３０で示すように、図中右から図中左に向かう方向に発生する。

【0116】

第６巻線１１３－２では、電源電流は、矢印１３１で示すように、図中右から図中左に向かって流れる。第６巻線１１３－２では、磁界は、矢印１３２で示すように、図中右から図中左に向かう方向に発生する。

【0117】

第３インダクタ１１３では、電源電流が、ディファレンシャルモードで流れる。

【0118】

第３コア１１３－３では、第５巻線１１３－１によって発生する磁界と、第６巻線１１３－２によって発生する磁界と、が強め合う。

【0119】

第４巻線の他端１１２－２ｂから出力される電源電流は、矢印４４で示すように、第１信号線２２－１に入力される。第１信号線２２－１では、電源電流は、矢印４５で示すように、図中左から図中右に向かって流れ、負荷回路（図示せず）に入力される。

【0120】

第６巻線の他端１１３－２ｂから出力される電源電流は、矢印４６で示すように、第２信号線２２－２に入力される。第２信号線２２－２では、電源電流は、矢印４７で示すように、図中左から図中右に向かって流れ、負荷回路に入力される。

【0121】

シールド２２－３では、負荷回路から流れ出るリターン電流は、矢印４８で示すように、図中右から図中左に向かって流れ、基準電位に流れる。

【0122】

第２の実施の形態のインダクタ回路１０１は、第１の実施の形態のインダクタ回路１と同様の効果を奏する。

【0123】

なお、上記した実施の形態は、本開示の理解を容易にするためのものであり、本開示を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。

【符号の説明】

【0124】

１、５２、７２、１０１ インダクタ回路
１１、１１１ 第１インダクタ
１１－１、１１１－１ 第１巻線
１１－２、１１１－２ 第２巻線
１１－３、１１１－３ 第１コア
１２、１１２ 第２インダクタ
１２－１、１１２－１ 第３巻線
１２－２、１１２－２ 第４巻線
１２－３、１１２－３ 第２コア
１３、１１３ 第３インダクタ
１３－１、１１３－１ 第５巻線
１３－２、１１３－２ 第６巻線
１３－３、１１３－３ 第３コア
２２ シールド付き撚り対線
２２－１ 第１信号線
２２－２ 第２信号線
２２－３ シールド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】