特許 7518020 アナログ入出力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-08

(45)【発行日】2024-07-17

(54)【発明の名称】アナログ入出力回路

(51)【国際特許分類】

   G08C 19/02 20060101AFI20240709BHJP

   G08C 25/00 20060101ALI20240709BHJP

   H02H 7/00 20060101ALI20240709BHJP

   H02J 1/00 20060101ALI20240709BHJP

【ＦＩ】

G08C19/02 A

G08C25/00 D

H02H7/00 B

H02J1/00 309W

【請求項の数】 6

(21)【出願番号】P 2021033299

(22)【出願日】2021-03-03

(65)【公開番号】P2022134268

(43)【公開日】2022-09-15

【審査請求日】2023-12-26

(73)【特許権者】

【識別番号】000006666

【氏名又は名称】アズビル株式会社

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(72)【発明者】

【氏名】田島 良一

【審査官】菅藤 政明

(56)【参考文献】

【文献】登録実用新案第３１５２３２４（ＪＰ，Ｕ）

【文献】特開平１１－８６１７７（ＪＰ，Ａ）

【文献】特開２０００－３２９７９９（ＪＰ，Ａ）

【文献】特開２００８－１３１７３１（ＪＰ，Ａ）

【文献】特開平１１－９８８２２（ＪＰ，Ａ）

【文献】特開２０１１－１４７２８５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０８Ｃ １９／００－１９／４８

Ｇ０８Ｃ ２５／００－２５／０４

Ｈ０２Ｈ ７／００－ ７／３０

Ｈ０２Ｊ １／００－ １／１６

(57)【特許請求の範囲】

【請求項1】

計測機器で用いられて、４－２０ｍＡ信号または１－５Ｖ信号からなるアナログ信号を入出力するアナログ入出力回路であって、
外部機器と電気的に接続することにより、信号入力端子から入力された前記アナログ信号を出力するアナログ出力端子と、
一端が前記信号入力端子に接続されるとともに、他端が接地電位に接続されて、前記信号入力端子から前記アナログ信号として入力された前記４－２０ｍＡ信号を前記１－５Ｖ信号に変換して、前記アナログ出力端子から出力するシャント抵抗と、
入力された遮断制御信号が一定の負電位以下の電位を示す場合には、前記信号入力端子と前記シャント抵抗の一端との間を短絡し、前記遮断制御信号が前記一定の負電位より高い電位を示す場合には、前記信号入力端子と前記シャント抵抗の一端との間を開放して、前記シャント抵抗に流れる過電流を抑止するように構成された遮断回路と、
前記アナログ出力端子に前記外部機器が正常に接続されている正常接続時には、前記一定の負電位以下の電位を示す前記遮断制御信号を前記遮断回路へ出力し、前記アナログ出力端子に直流電源が誤接続された誤接続時には、前記一定の負電位より高い電位を示す前記遮断制御信号を前記遮断回路へ出力するように構成された遮断制御回路と
を備えることを特徴とするアナログ入出力回路。

【請求項2】

請求項１に記載のアナログ入出力回路において、
前記遮断制御回路は、前記正常接続時には入力され前記誤接続時には停止される周期信号を充放電することにより、前記遮断制御信号を生成して前記遮断回路へ出力する、負電圧チャージポンプ回路からなることを特徴とするアナログ入出力回路。

【請求項3】

請求項２に記載のアナログ入出力回路において、
前記遮断制御回路は、一端に前記周期信号が印加される第１の容量素子と、カソード端子が前記第１の容量素子の他端に接続され、アノード端子から前記遮断制御信号が出力される第１のダイオード素子と、カソード端子が前記接地電位に接続され、アノード端子が前記第１のダイオード素子のカソード端子に接続された第２のダイオード素子と、一端が前記第１のダイオード素子のアノード端子に接続され、他端が前記接地電位に接続された第２の容量素子と、一端が前記第１のダイオード素子のアノード端子に接続され、他端が前記接地電位に接続された抵抗素子とを備えることを特徴とするアナログ入出力回路。

【請求項4】

請求項１～請求項３のいずれかに記載のアナログ入出力回路において、
前記遮断回路は、ドレイン端子が前記信号入力端子に接続され、ソース端子が前記シャント抵抗の一端に接続され、ゲート端子に前記遮断制御信号が印加されるＰＭＯＳＦＥＴを備えることを特徴とするアナログ入出力回路。

【請求項5】

請求項４に記載のアナログ入出力回路において、
前記一定の負電位は、前記正常接続時において前記ＰＭＯＳＦＥＴのソース電位が示す最低電位から、前記ＰＭＯＳＦＥＴの閾値電圧分以上低い電位からなることを特徴とするアナログ入出力回路。

【請求項6】

請求項１～請求項５のいずれかに記載のアナログ入出力回路において、
前記シャント抵抗の他端と前記接地電位との間に接続されて、入力された切替信号に基づいて、前記シャント抵抗の他端と前記接地電位との短絡／開放を制御することにより、前記アナログ出力端子から出力する信号形式を、４－２０ｍＡ信号もしくは１－５Ｖ信号のいずれかを切り替えるように構成された切替回路をさらに備えることを特徴とするアナログ入出力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アナログ出力端子への直流電源の誤接続から保護するための誤接続保護技術に関する。

【背景技術】

【0002】

工場、プラント、ビル建物などの施設では、マスフローメータおよびマスフローコントローラなどをはじめとして、各種の計測機器が用いられている。これら計測機器では、他の機器との間で計測データなどの各種データを伝送する場合、一般には、４－２０ｍＡ信号もしくは１－５Ｖ信号からなる２種類のアナログ伝送信号が用いられている（例えば、特許文献１－２など参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開平１１－１３２８１２号公報

【文献】特開２０１９－１５８５８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来より、４－２０ｍＡ信号と１－５Ｖ信号の両方に対応できる回路として、図３に示すような、アナログ入出力回路５０が用いられている。図３は、従来のアナログ入出力回路を示す回路図である。
このアナログ入出力回路５０は、４－２０ｍＡ信号を１－５Ｖ信号に電流電圧変換するためのシャント抵抗Ｒｓと、切替信号ＳＥＬによりオンオフするＮＭＯＳＦＥＴＱｓを有する切替回路５１とから構成されている。

【0005】

これにより、ＳＥＬをハイレベルに制御するとＱｓがオンして、Ｒｓが信号入力端子ＳＩＧ（アナログ出力端子ＡＯ）と接地電位ＧＮＤとの間に接続されるため、信号入力端子ＳＩＧから入力された４－２０ｍＡ信号がＲｓにより１－５Ｖ信号に電流電圧変換されて、ＡＯから出力される。また、ＳＥＬをローレベルに制御するとＱｓがオフして、Ｒｓが切り離されるため、ＳＩＧから入力された４－２０ｍＡ信号がそのままＡＯから出力される。

【0006】

しかしながら、このような従来技術では、アナログ出力端子ＡＯに、例えば２４Ｖなどの直流電源ＰＷを誤って逆接続した場合、Ｑｓの内部ダイオードＤを介して過大電流Ｉが流れ、Ｒｓが発熱するという問題点があった。
一般に、４－２０ｍＡ信号と１－５Ｖ信号とを相互に変換するアナログ入出力回路では、Ｒｓとして２５０Ωが用いられる。これは、４－２０ｍＡ信号を１－５Ｖ信号に電流電圧変換するためである。したがって、Ｒｓとして比較的安価で低許容損失で高精度の抵抗素子が用いられるが、前述したような誤接続により過大電流Ｉが流れるとＲｓが発熱し、場合によっては発煙や故障の原因となる。

【0007】

このような誤接続への対策として、Ｒｓにヒューズやポリスイッチなどの保護素子を直列接続する構成が考えられる。しかし、高精度な電流電圧変換が要求される場合、保護素子の抵抗成分が変換誤差となるため、望ましくない。また、Ｒｓとして許容損失が大きい抵抗素子を用いる構成も考えられるが、回路実装面積が増大するため、望ましくない。

【0008】

本発明はこのような課題を解決するためのものであり、アナログ出力端子に電源が誤接続された場合でも、シャント抵抗に流れる過電流を抑止できる誤接続保護技術を提供することを目的としている。

【課題を解決するための手段】

【0009】

このような目的を達成するために、本発明にかかるアナログ入出力回路は、計測機器で用いられて、４－２０ｍＡ信号または１－５Ｖ信号からなるアナログ信号を入出力するアナログ入出力回路であって、外部機器と電気的に接続することにより、信号入力端子から入力された前記アナログ信号を出力するアナログ出力端子と、一端が前記信号入力端子に接続されるとともに、他端が接地電位に接続されて、前記信号入力端子から前記アナログ信号として入力された前記４－２０ｍＡ信号を前記１－５Ｖ信号に変換して、前記アナログ出力端子から出力するシャント抵抗と、入力された遮断制御信号が一定の負電位以下の電位を示す場合には、前記信号入力端子と前記シャント抵抗の一端との間を短絡し、前記遮断制御信号が前記一定の負電位より高い電位を示す場合には、前記信号入力端子と前記シャント抵抗の一端との間を開放して、前記シャント抵抗に流れる過電流を抑止するように構成された遮断回路と、前記アナログ出力端子に前記外部機器が正常に接続されている正常接続時には、前記一定の負電位以下の電位を示す前記遮断制御信号を前記遮断回路へ出力し、前記アナログ出力端子に直流電源が誤接続された誤接続時には、前記一定の負電位より高い電位を示す前記遮断制御信号を前記遮断回路へ出力するように構成された遮断制御回路とを備えている。

【0010】

また、本発明にかかる上記アナログ入出力回路の一構成例は、前記遮断制御回路が、前記正常接続時には入力され前記誤接続時には停止される周期信号を充放電することにより、前記遮断制御信号を生成して前記遮断回路へ出力する、負電圧チャージポンプ回路からなるものである。

【0011】

また、本発明にかかる上記アナログ入出力回路の一構成例は、前記遮断制御回路が、一端に前記周期信号が印加される第１の容量素子と、カソード端子が前記第１の容量素子の他端に接続され、アノード端子から前記遮断制御信号が出力される第１のダイオード素子と、カソード端子が前記接地電位に接続され、アノード端子が前記第１のダイオード素子のカソード端子に接続された第２のダイオード素子と、一端が前記第１のダイオード素子のアノード端子に接続され、他端が前記接地電位に接続された第２の容量素子と、一端が前記第１のダイオード素子のアノード端子に接続され、他端が前記接地電位に接続された抵抗素子とを備えている。

【0012】

また、本発明にかかる上記アナログ入出力回路の一構成例は、前記遮断回路が、ドレイン端子が前記信号入力端子に接続され、ソース端子が前記シャント抵抗の一端に接続され、ゲート端子に前記遮断制御信号が印加されるＰＭＯＳＦＥＴを備えている。

【0013】

また、本発明にかかる上記アナログ入出力回路の一構成例は、前記一定の負電位が、前記正常接続時において前記ＰＭＯＳＦＥＴのソース電位が示す最低電位から、前記ＰＭＯＳＦＥＴの閾値電圧分以上低い電位からなるものである。

【0014】

また、本発明にかかる上記アナログ入出力回路の一構成例は、前記シャント抵抗の他端と前記接地電位との間に接続されて、入力された切替信号に基づいて、前記シャント抵抗の他端と前記接地電位との短絡／開放を制御することにより、前記アナログ出力端子から出力する信号形式を、４－２０ｍＡ信号もしくは１－５Ｖ信号のいずれかを切り替えるように構成された切替回路をさらに備えている。

【発明の効果】

【0015】

本発明によれば、アナログ出力端子に電源が誤接続された場合でも、シャント抵抗に流れる過電流を抑止することが可能となる。

【図面の簡単な説明】

【0016】

【図1】図１は、アナログ入出力回路の構成を示す回路図である。

【図2】図２は、遮断制御回路の動作を示すタイミングチャートである。

【図3】図３は、従来のアナログ入出力回路を示す回路図である。

【図4】図４は、図３のアナログ入出力回路の改変を示す回路図である。

【図5】図５は、図３のアナログ入出力回路の他の改変を示す回路図である。

【発明を実施するための形態】

【0017】

次に、本発明の一実施の形態について図面を参照して説明する。
［アナログ入出力回路］
まず、図１を参照して、本実施の形態にかかるアナログ入出力回路１０について説明する。図１は、アナログ入出力回路の構成を示す回路図である。
このアナログ入出力回路１０は、４－２０ｍＡ信号もしくは１－５Ｖ信号からなる２種類のアナログ信号を入出力するための、入出力インターフェス回路である。アナログ入出力回路１０は、工場、プラント、ビル建物などの施設で用いられる、マスフローメータおよびマスフローコントローラなどをはじめとして、各種の計測機器で用いられる。

【0018】

本実施の形態にかかるアナログ入出力回路１０は、アナログ出力端子ＡＯに対して直流電源が誤って逆接続された場合、シャント抵抗（Shunt Resistor）Ｒｓを経由する過電流経路の一部を遮断することにより、シャント抵抗Ｒｓに流れる過電流を抑止するように構成したものである。
図１に示すように、このアナログ入出力回路１０は、主な回路部として、アナログ出力端子ＡＯ、シャント抵抗Ｒｓ、切替回路１１、遮断回路１２、および遮断制御回路１３を備えている。

【0019】

［アナログ出力端子］
アナログ出力端子ＡＯ（Analog Out）は、外部機器（図示せず）と電気的に接続することにより、信号入力端子ＳＩＧから入力された、計測データなどの各種データを示すアナログ信号を外部機器に出力する出力端子である。

【0020】

［シャント抵抗］
シャント抵抗Ｒｓは、一端が遮断回路１２を介して信号入力端子ＳＩＧ（アナログ出力端子ＡＯ）に接続され、他端が切替回路１１を介して接地電位ＧＮＤに接続されて、信号入力端子ＳＩＧから入力された４－２０ｍＡ信号を１－５Ｖ信号に電流電圧変換して、アナログ出力端子ＡＯから出力するための抵抗素子である。Ｒｓは、抵抗値２５０Ωを有し、比較的安価で許容損失の低い一般的な高精度抵抗が用いられる。

【0021】

［切替回路］
切替回路１１は、シャント抵抗Ｒｓの他端と接地電位ＧＮＤとの間に接続されて、切替信号ＳＥＬに基づいて、シャント抵抗Ｒｓの他端と接地電位ＧＮＤとの短絡／開放を制御することにより、アナログ出力端子ＡＯから出力する信号形式を、４－２０ｍＡ信号もしくは１－５Ｖ信号のいずれかを切り替えるように構成されている。
具体的には、切替回路１１は、ドレイン端子がＲｓの他端に接続され、ソース端子がＧＮＤに接続され、ゲート端子にＳＥＬが印加される、ＮＭＯＳＦＥＴＱｓから構成されている。

【0022】

［遮断回路］
遮断回路１２は、信号入力端子ＳＩＧ（アナログ出力端子ＡＯ）とシャント抵抗Ｒｓの一端との間に接続されて、遮断制御回路１３から出力される遮断制御信号Ｖｐに基づいて、Ｒｓを経由する過電流経路の一部、例えば、ＳＩＧ（ＡＯ）とＲｓとの接続経路を遮断することにより、アナログ出力端子ＡＯと接地電位ＧＮＤとの間に誤接続（逆接続）された直流電源からのＲｓへの過電流を抑止するように構成されている。
具体的には、遮断回路１２は、ドレイン端子がＳＩＧ（ＡＯ）に接続され、ソース端子がＧＮＤに接続され、ゲート端子にＶｐが印加される、ＰＭＯＳＦＥＴＱｐから構成されている。

【0023】

［遮断制御回路］
遮断制御回路１３は、アナログ出力端子ＡＯに外部機器が正常に接続されている正常接続時には、一定の負電位以下の電位を示す遮断制御信号Ｖｐを遮断回路１２へ出力し、ＡＯに直流電源が誤って逆接続された誤接続時には、一定の負電位より高い電位を示す遮断制御信号Ｖｐを遮断回路１２へ出力するように構成されている。
この際、遮断制御回路１３は、正常接続時には入力され誤接続時には停止される周期信号Ｓｐを所定のＲＣ時定数回路で充放電することにより、遮断制御信号Ｖｐを生成して遮断回路１２へ出力する、負電圧チャージポンプ回路から構成してもよい。

【0024】

具体的には、図１に示すように、遮断制御回路１３は、一端に周期信号Ｓｐが印加される第１の容量素子Ｃ１と、カソード端子がＣ１の他端に接続され、アノード端子から遮断制御信号Ｖｐが出力される第１のダイオード素子Ｄ１と、カソード端子が接地電位ＧＮＤに接続され、アノード端子がＤ１のカソード端子に接続された第２のダイオード素子Ｄ２と、一端がＤ１のアノード端子に接続され、他端がＧＮＤに接続された第２の容量素子Ｃ２と、一端がＤ１のアノード端子に接続され、他端がＧＮＤに接続された抵抗素子Ｒｐとを備えている。

【0025】

一定の負電位は、正常接続時においてＱｐのソース電位Ｖｓが示す最低電位から、Ｑｐの閾値電圧Ｖｔｈ分以上低い電位からなる。これにより、正常接続時においてＱｐを確実に短絡状態に維持することができる。

【0026】

また、周期信号Ｓｐは、アナログ入出力回路１０の制御回路を構成するＣＰＵ（図示せず）で用いている既存のクロック信号であってもよく、ＣＰＵから出力される周期的なパルス列からなる同期信号を用いてもよい。一般には、アナログ出力端子ＡＯと接地電位ＧＮＤとの間に、例えば２４Ｖなどの直流電源が誤って逆接続された場合、ＣＰＵなどの制御回路に異常が発生して動作が停止し、クロック信号や同期信号などの周期信号Ｓｐの出力が停止する。なお、誤接続時に周期信号Ｓｐの出力停止が保証できない場合には、誤接続（逆接続）を検出して遮断制御回路１３に対する周期信号Ｓｐの入力を停止するようにしてもよい。

【0027】

［発明の原理］
ここで、図４および図５を参照して、本発明の原理について説明する。図４は、図３のアナログ入出力回路の改変を示す回路図である。図５は、図３のアナログ入出力回路の他の改変を示す回路図である。
前述の図３で示したように、アナログ出力端子ＡＯと接地電位ＧＮＤとに対する直流電源（例えば２４Ｖ）の逆接続に起因して、シャント抵抗Ｒｓに過電流Ｉが流れる。この過電流Ｉを抑止する構成として、正常接続時は短絡状態であり、逆接続時に開放状態となるような、例えばＭＯＳＦＥＴなどのスイッチ素子を用いた遮断回路を、Ｒｓを経由する過電流経路上に、例えばＲｓと直列に、挿入する構成が考えられる。

【0028】

図４には、信号入力端子ＳＩＧ（アナログ出力端子ＡＯ）とシャント抵抗Ｒｓとの間に、ＮＭＯＳＦＥＴＱｎを用いた遮断回路５２を接続した例が示されている。Ｑｎは、ドレイン端子がＳＩＧ（ＡＯ）に接続され、ソース端子がシャント抵抗Ｒｓの他端に接続され、ゲート端子に抵抗素子Ｒｎを介して正常接続電位Ｖｇｇが印加されている。Ｖｇｇは、アナログ出力端子ＡＯが正常接続されている時のみ、正電圧を示す電位であり、正常接続時のみ出力されるゲート供給電圧などの直流電源を用いてもよく、アナログ入出力回路５０の制御回路を構成するＣＰＵ（図示せず）から出力される制御信号を用いてもよい。

【0029】

これにより、誤接続によりアナログ入出力回路５０の制御回路で異常が発生した場合、Ｖｇｇの電圧が低下してＱｎのゲート－ソース間電圧Ｖｇｓが、Ｑｎの閾値電圧Ｖｔｈを下回ってＱｎが開放状態となり、ＳＩＧ（ＡＯ）とＲｓとの間の接続経路が遮断されるため、過電流が抑止される。

【0030】

しかし、図４の回路構成の場合、誤接続時には、アナログ入出力回路５０を取り巻くいずれかの回路を伝って、Ｑｎのゲート端子に比較的高い電圧が印加されてＱｎのＶｇｓがＱｎのＶｔｈを超える可能性が高い。例えば、信号安定化のため、Ｑｎのゲート端子に接地電位ＧＮＤへのプルダウン抵抗（図示せず）が接続されている場合、逆接続された直流電源に起因する正電位がＧＮＤを介してＱｎのゲート端子に印加される可能性がある。この他、過電圧防止のために接続されているダイオード素子（図示せず）を伝って、Ｑｎのゲート端子に誤電位が印加される可能性もある。

【0031】

このような場合には、Ｑｎが短絡状態となるため、シャント抵抗Ｒｓに流れる過電流を抑止することができない。これを阻止するには、計測機器の回路全体にわたってＱｎのゲート端子への誤電位の印加経路がないか確認する必要があるため、このようなＮＭＯＳＦＥＴＱｎを用いた遮断回路５２の導入は難しい。

【0032】

一方、図５に示すように、信号入力端子ＳＩＧ（アナログ出力端子ＡＯ）とシャント抵抗Ｒｓとの間に、ＰＭＯＳＦＥＴＱｐを用いた遮断回路５２を接続する構成も考えられる。Ｑｐは、ドレイン端子がＳＩＧ（ＡＯ）に接続され、ソース端子がシャント抵抗Ｒｓの他端に接続され、ゲート端子が抵抗素子Ｒｐを介して接地電位ＧＮＤに接続され、ゲート端子に一定の負電位以下の電位からなる遮断制御信号Ｖｐが印加されている。この構成によれば、誤接続時、Ｑｐのゲート－ソース間電圧Ｖｇｓが、Ｑｐの閾値電圧Ｖｔｈ以上に維持される。

【0033】

しかしながら、アナログ出力端子ＡＯが正常接続されている際、例えばアナログ出力端子ＡＯから４－２０ｍＡ信号における８ｍＡ以下（１－５Ｖ信号における２Ｖ以下）などの、比較的低い電圧を出力する場合、ＱｐのＶｇｓが、ＱｐのＶｔｈを下回ってしまうことになる。この場合には、正常接続時であるにも関わらずＱｐが開放状態となって、シャント抵抗Ｒｓに流れる電流が遮断されるため、正常なアナログ信号をアナログ出力端子ＡＯから出力できない。

【0034】

前述した図５の回路構成によれば、直流電源の誤接続時にはＱｐが開放状態に制御されるため、過電流経路を確実に遮断できる。したがって、正常接続時、アナログ出力端子ＡＯから出力されるアナログ信号に影響を受けることなく、ＱｐのＶｇｓをＱｐのＶｔｈ以上に維持することが重要となる。

【0035】

本発明は、ＱｐのＶｇｓをＱｐのＶｔｈ以上に維持するには、正常接続時、Ｑｐのソース電位Ｖｓが最低電圧を示す場合でも、Ｑｐのゲート端子の電位Ｖｇを、Ｖｓ－Ｖｔｈより低く維持すればよい点、また、アナログ入出力回路５０の制御回路を構成するＣＰＵ（図示せず）では、一定周期で極性が切り替えられる、クロック信号や周期的なパルス列からなる同期信号などの周期信号を、回路制御に広く用いている点に着目し、このような既存の周期信号Ｓｐから負電位を示す遮断制御信号Ｖｐを生成する遮断制御回路１３を設けて、生成したＶｐを遮断回路１２のＱｐのゲート端子へ印可するようにしたものである。

【0036】

［遮断制御回路の構成および動作］
次に、図１を参照して、本実施の形態にかかる遮断制御回路１３の構成および動作について詳細に説明する。
図１に示すように、遮断制御回路１３は、全体として負電圧チャージポンプ回路からなり、主な回路部品として、一端に周期信号Ｓｐが印加される第１の容量素子Ｃ１と、カソード端子がＣ１の他端に接続され、アノード端子から遮断制御信号Ｖｐが出力される第１のダイオード素子Ｄ１と、カソード端子が接地電位ＧＮＤに接続され、アノード端子がＤ１のカソード端子に接続された第２のダイオード素子Ｄ２と、一端がＤ１のアノード端子に接続され、他端がＧＮＤに接続された第２の容量素子Ｃ２と、一端がＤ１のアノード端子に接続され、他端がＧＮＤに接続された抵抗素子Ｒｐとを備えている。

【0037】

図２は、遮断制御回路の動作を示すタイミングチャートである。図２に示すように、アナログ出力端子ＡＯが正常接続されている状態で、時刻Ｔ１において、遮断制御回路１３に対する周期信号Ｓｐの印加が開始されたものとする。図２の例では、周期信号Ｓｐは正電圧のパルス列から構成されているが、Ｃ１により直流バイアス成分がカットされてＤ１のカソード端子に印加されるため、Ｄ１のカソード端子の電位Ｖｋは、ＧＮＤを中心とした正負電位のパルス列となる。

【0038】

ここで、ＶｋがＧＮＤより低い負電圧を示す場合、Ｄ２がオフとなるが、Ｄ１のアノード端子からカソード端子に電流が流れて、Ｃ２に負電圧が充電される。一方、ＶｋがＧＮＤより高い正電圧を示す場合、Ｄ２のアノード端子からカソード端子に電流が流れるが、Ｄ１がオフとなるため、Ｃ２の負電圧が保持される。このようにして、周期信号Ｓｐのパルスが入力されるごとに、Ｃ２の充電電圧すなわち遮断制御信号Ｖｐの電位が負方向に大きくなり、周期信号Ｓｐの振幅からＤ１の電圧降下分だけ低い負電圧まで低下する。

【0039】

一方、遮断制御信号Ｖｐの電位が低下してＱｐのＶｇｓがＱｐの閾値電圧Ｖｔｈより大きくなった時刻Ｔ２において、Ｑｐが短絡状態となる。この際、切替信号ＳＥＬにより切替回路１１のＮＭＯＳＦＥＴＱｓが短絡状態にある場合、シャント抵抗ＲｓがＱｐおよびＱｓを介してアナログ出力端子ＡＯと接地電位ＧＮＤとの間に接続されていることになる。これにより、信号入力端子ＳＩＧから入力された４－２０ｍＡ信号は、Ｒｓにより１－５Ｖ信号に電流電圧変換されてアナログ出力端子ＡＯから出力される。

【0040】

この際、図２に示すように、信号入力端子ＳＩＧから入力された４－２０ｍＡ信号が時刻Ｔ２以降、２０ｍＡから４ｍＡまで徐々に低下した場合、遮断制御信号Ｖｐは周期信号Ｓｐにより負電位に維持されている。このため、遮断回路１２のＱｐは短絡状態のままとなり、前述した図５のような、正常接続時であるにも関わらずＱｐが開放状態となって、シャント抵抗Ｒｓに流れる電流が遮断されることはない。したがって、アナログ出力端子ＡＯから出力される１－５Ｖ信号が、時刻Ｔ２以降、５Ｖから１Ｖまで徐々に低下し、アナログ信号が安定して出力されていることがわかる。なお、図２の破線は、図５の構成におけるアナログ信号の推移を示しており、途中から意図しない電圧が出力されていることが分かる。

【0041】

この後、時刻Ｔ３において、アナログ出力端子ＡＯに直流電源が誤接続されて、周期信号Ｓｐが停止した場合、遮断制御回路１３の第２の容量素子Ｃ２の充電電圧が抵抗素子Ｒｐを介して放電される。これにより、遮断制御信号Ｖｐの電位、すなわち遮断回路１２のＱｐのゲート電位Ｖｓは接地電位ＧＮＤと等しくなり、Ｑｐが開放状態となる。この際、直流電源の逆接続により、ＧＮＤが正電位となった場合も、Ｑｐが開放状態となる。これにより、Ｑｐとアナログ出力端子ＡＯとの接続経路が遮断されるため、Ｒｓを流れる過電流が抑止される。

【0042】

［本実施の形態の効果］
このように、本実施の形態は、遮断回路１２が、入力された遮断制御信号Ｖｐが一定の負電位以下の電位を示す場合には、信号入力端子ＳＩＧとシャント抵抗Ｒｓの一端との間を短絡し、Ｖｐが一定の負電位より高い電位を示す場合には、ＳＩＧとＲｓの一端との間を開放して、Ｒｓに流れる過電流を抑止し、遮断制御回路１３が、アナログ出力端子ＡＯに外部機器が正常に接続されている正常接続時には、一定の負電位以下の電位を示す遮断制御信号Ｖｐを遮断回路１２へ出力し、ＡＯに直流電源が誤接続された誤接続時には、一定の負電位より高い電位を示す遮断制御信号Ｖｐを遮断回路１２へ出力するように構成したものである。

【0043】

これにより、正常接続時には、比較的低い電圧をアナログ出力端子ＡＯから出力する場合でも、遮断制御回路１３からの遮断制御信号Ｖｐにより遮断回路１２が短絡状態に維持される。このため、正常接続時には、正常なアナログ信号をアナログ出力端子ＡＯから安定して出力することができる。また、誤接続時には、遮断制御信号Ｖｐにより遮断回路１２が開放状態となる。このため、誤接続時には、シャント抵抗Ｒｓを経由する過電流経路を確実に遮断でき、シャント抵抗Ｒｓに流れる過電流を抑止することが可能となる。

【0044】

また、本実施の形態において、遮断制御回路１３が、正常接続時には入力され誤接続時には停止される周期信号Ｓｐを充放電することにより、遮断制御信号Ｖｐを生成して遮断回路１２へ出力する、負電圧チャージポンプ回路から構成してもよい。

【0045】

具体的には、遮断制御回路１３として、一端に周期信号Ｓｐが印加される第１の容量素子Ｃ１と、カソード端子がＣ１の他端に接続され、アノード端子から遮断制御信号Ｖｐが出力される第１のダイオード素子Ｄ１と、カソード端子が接地電位ＧＮＤに接続され、アノード端子がＤ１のカソード端子に接続された第２のダイオード素子Ｄ２と、一端がＤ１のアノード端子に接続され、他端がＧＮＤに接続された第２の容量素子Ｃ２と、一端がＤ１のアノード端子に接続され、他端がＧＮＤに接続された抵抗素子Ｒｐとから構成してもよい。

【0046】

これにより、比較的簡素な回路構成で、遮断制御回路１３を実現することができる。また、周期信号Ｓｐは、アナログ入出力回路１０の制御回路を構成するＣＰＵ（図示せず）で用いている既存のクロック信号であってもよく、ＣＰＵから出力される周期的なパルス列からなる同期信号を用いてもよい。これにより、アナログ入出力回路１０の回路制御に広く用いている既存の制御信号を周期信号Ｓｐとして利用でき、周期信号Ｓｐを生成するための新たな回路の追加を回避できる。

【0047】

また、本実施の形態において、遮断回路１２を、ドレイン端子が信号入力端子ＳＩＧに接続され、ソース端子がシャント抵抗Ｒｓの一端に接続され、ゲート端子に遮断制御信号Ｖｐが印加されるＰＭＯＳＦＥＴにより構成してもよい。この際、一定の負電位は、正常接続時においてＰＭＯＳＦＥＴのソース電位が示す最低電位から、ＰＭＯＳＦＥＴの閾値電圧分以上低い電位を用いてもよい。これにより、極めて回路簡素な構成で、遮断回路１２を実現することができる。

【0048】

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。

【符号の説明】

【0049】

１０…アナログ入出力回路、１１…切替回路、１２…遮断回路、１３…遮断制御回路、Ｒｓ…シャント抵抗、ＡＯ…アナログ出力端子、ＳＩＧ…信号入力端子、ＧＮＤ…接地電位、Ｓｐ…周期信号、Ｖｐ…遮断制御信号、ＳＥＬ…切替信号、Ｑｐ…ＰＭＯＳＦＥＴ、Ｑｓ…ＮＭＯＳＦＥＴ。

【図1】

【図2】

【図3】

【図4】

【図5】