(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-08
(45)【発行日】2024-07-17
(54)【発明の名称】コンパレータ回路およびＡＤコンバータ
(51)【国際特許分類】
H03K 5/08 20060101AFI20240709BHJP
H03M 1/46 20060101ALI20240709BHJP
H03M 1/10 20060101ALN20240709BHJP
H03M 1/38 20060101ALN20240709BHJP
【ＦＩ】
H03K5/08 S
H03M1/46
H03M1/10 A
H03M1/38
【請求項の数】
8
(21)【出願番号】P 2021561271
(86)(22)【出願日】2020-11-10
(86)【国際出願番号】 JP2020041842
(87)【国際公開番号】W WO2021106544
(87)【国際公開日】2021-06-03
【審査請求日】2023-05-12
(31)【優先権主張番号】P 2019215020
(32)【優先日】2019-11-28
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】藤本 善昭
【審査官】柳下 勝幸
(56)【参考文献】
【文献】特開２００７－３２９５１８（ＪＰ，Ａ）
【文献】特開平１０－１４５１９６（ＪＰ，Ａ）
【文献】特開昭６１－４６６１４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ ５／０８
Ｈ０３Ｍ １／４６
Ｈ０３Ｍ １／１０
Ｈ０３Ｍ １／３８
(57)【特許請求の範囲】
【請求項1】
入力電圧が印加される第１端を有する第０コンデンサと、前記第０コンデンサの第２端と第０ノードで接続される入力端を有する第０インバータと、
前記第０インバータの出力端と第１ノードで接続される第１端を有する第１コンデンサと、
前記第１コンデンサの第２端と第２ノードで接続される入力端を有する第１インバータと、
前記第１インバータの出力端と第３ノードで接続される入力端を有する第２インバータと、
前記第０ノードと前記第１ノードの間の導通／遮断を切り替える第０スイッチと、
前記第２ノードと前記第３ノードの間の導通／遮断を切り替える第１スイッチと、
前記第１ノードと前記第３ノードの間の導通／遮断を切り替える第２スイッチと、
前記第３ノードと前記第２インバータの出力端の間の導通／遮断を切り替える第３スイッチと、
を有する、コンパレータ回路。
【請求項2】
前記第２インバータの出力端と第４ノードで接続される入力端を有する第３インバータを有する、請求項１に記載のコンパレータ回路。【請求項3】
前記第０～第２インバータは、電源電圧を印加されるソースを有するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと接続されるドレインとグランド電位を印加されるソースとを有するＮＭＯＳトランジスタと、
を有し、
前記ＰＭＯＳトランジスタのゲートと、前記ＮＭＯＳトランジスタのゲートは、短絡される、請求項１または請求項２に記載のコンパレータ回路。
【請求項4】
前記電源電圧の印加端と前記ＰＭＯＳトランジスタのソースとの間の導通／遮断を切り替える電源供給スイッチを有する、請求項３に記載のコンパレータ回路。【請求項5】
前記電源供給スイッチがオフのときに、前記第１インバータと前記第２インバータの少なくとも一方に含まれる前記ＰＭＯＳトランジスタのゲートとバックゲートに同じ電位を印加させる、請求項４に記載のコンパレータ回路。【請求項6】
前記バックゲートとグランド電位の印加端との間の導通／遮断を切り替える切替スイッチを有する、請求項５に記載のコンパレータ回路。【請求項7】
前記第３ノードと前記第２ノードの少なくとも一方をＰＭＯＳトランジスタによりプルアップする、請求項５に記載のコンパレータ回路。【請求項8】
請求項１から請求項７のいずれか１項に記載のコンパレータ回路と、デジタルデータであるＤＡＣデータを生成するＤＡＣデータ生成部と、
ＤＡＣ（ＤＡコンバータ）と、
出力信号生成部と、
を有して、
前記コンパレータ回路は、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記ＤＡＣデータから変換されたアナログデータとを比較し、
前記ＤＡＣデータ生成部は、前記コンパレータ回路による比較結果に応じて前記ＤＡＣデータを更新し、
前記出力信号生成部は、前記コンパレータ回路による比較結果に応じて出力信号のビットデータを確定する、
ＡＤコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンパレータ回路およびＡＤコンバータに関する。
【背景技術】
【0002】
従来、アナログ信号をデジタル信号に変換するＡＤＣ（ＡＤコンバータ）は、様々なシステムに適用されている。ＡＤＣの一種として、逐次比較型ＡＤＣが存在する（例えば特許文献１）。
【0003】
逐次比較型ＡＤＣは、コンパレータと、ＤＡＣ（ＤＡコンバータ）と、を有し、コンパレータによるアナログ入力信号とＤＡＣの出力との比較処理に基づき、アナログ入力信号をデジタル出力信号に変換する。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１６－２２０１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ここで、コンパレータは、インバータを有しており、インバータには閾値電圧のオフセットが生じうる。このオフセットによりインバータの比較判定出力が不定となることが生じうる。
【0006】
上記状況に鑑み、本発明は、比較判定出力が不定となることを抑制できるコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様に係るコンパレータ回路は、
入力電圧が印加される第１端を有する第０コンデンサと、
前記第０コンデンサの第２端と第０ノードで接続される入力端を有する第０インバータと、
前記第０インバータの出力端と第１ノードで接続される第１端を有する第１コンデンサと、
前記第１コンデンサの第２端と第２ノードで接続される入力端を有する第１インバータと、
前記第１インバータの出力端と第３ノードで接続される入力端を有する第２インバータと、
前記第０ノードと前記第１ノードの間の導通／遮断を切り替える第０スイッチと、
前記第２ノードと前記第３ノードの間の導通／遮断を切り替える第１スイッチと、
前記第１ノードと前記第３ノードの間の導通／遮断を切り替える第２スイッチと、
前記第３ノードと前記第２インバータの出力端の間の導通／遮断を切り替える第３スイッチと、
を有する構成としている（第１の構成）。
入力電圧が印加される第１端を有する第０コンデンサと、
前記第０コンデンサの第２端と第０ノードで接続される入力端を有する第０インバータと、
前記第０インバータの出力端と第１ノードで接続される第１端を有する第１コンデンサと、
前記第１コンデンサの第２端と第２ノードで接続される入力端を有する第１インバータと、
前記第１インバータの出力端と第３ノードで接続される入力端を有する第２インバータと、
前記第０ノードと前記第１ノードの間の導通／遮断を切り替える第０スイッチと、
前記第２ノードと前記第３ノードの間の導通／遮断を切り替える第１スイッチと、
前記第１ノードと前記第３ノードの間の導通／遮断を切り替える第２スイッチと、
前記第３ノードと前記第２インバータの出力端の間の導通／遮断を切り替える第３スイッチと、
を有する構成としている（第１の構成）。
【0008】
また、上記第１の構成において、前記第２インバータの出力端と第４ノードで接続される入力端を有する第３インバータを有することとしてもよい（第２の構成）。
【0009】
また、上記第１または第２の構成において、前記第０～第２インバータは、電源電圧を印加されるソースを有するＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインと接続されるドレインとグランド電位を印加されるソースとを有するＮＭＯＳトランジスタと、を有し、前記ＰＭＯＳトランジスタのゲートと、前記ＮＭＯＳトランジスタのゲートは、短絡されることとしてもよい（第３の構成）。
【0010】
また、上記第３の構成において、前記電源電圧の印加端と前記ＰＭＯＳトランジスタのソースとの間の導通／遮断を切り替える電源供給スイッチを有することとしてもよい（第４の構成）。
【0011】
また、上記第４の構成において、前記電源供給スイッチがオフのときに、前記第１インバータと前記第２インバータの少なくとも一方に含まれる前記ＰＭＯＳトランジスタのゲートとバックゲートに同じ電位を印加させることとしてもよい（第５の構成）。
【0012】
また、上記第５の構成において、前記バックゲートとグランド電位の印加端との間の導通／遮断を切り替える切替スイッチを有することとしてもよい（第６の構成）。
【0013】
また、上記第５の構成において、前記第３ノードと前記第２ノードの少なくとも一方をＰＭＯＳトランジスタによりプルアップすることとしてもよい（第７の構成）。
【0014】
また、本発明の別態様に係るＡＤコンバータは、上記いずれかの構成としたコンパレータ回路と、デジタルデータであるＤＡＣデータを生成するＤＡＣデータ生成部と、ＤＡＣ（ＤＡコンバータ）と、出力信号生成部と、を有して、前記コンパレータ回路は、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記ＤＡＣデータから変換されたアナログデータとを比較し、前記ＤＡＣデータ生成部は、前記コンパレータ回路による比較結果に応じて前記ＤＡＣデータを更新し、前記出力信号生成部は、前記コンパレータ回路による比較結果に応じて出力信号のビットデータを確定する構成としている。
【発明の効果】
【0015】
本発明のコンパレータ回路によれば、比較判定出力が不定となることを抑制できる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施形態に係るＡＤコンバータの構成を示す図である。
【図2】第１比較例に係るコンパレータの構成を示す図である。
【図3】第１比較例に係るコンパレータにおける各ノード電圧の挙動の一例を示す図である。
【図4】第２比較例に係るコンパレータの構成を示す図である。
【図5】第２比較例に係るコンパレータにおける各インバータの特性を示す図である。
【図6】第２比較例に係るコンパレータにおける各ノード電圧の挙動の一例を示す図である。
【図7】本発明の一実施形態に係るコンパレータの構成を示す図である。
【図8】本発明の一実施形態に係るコンパレータにおける各ノード電圧の挙動の一例を示す図である。
【図9】本発明の一実施形態に係るコンパレータの構成を示す図である。
【図10】本発明の一変形例に係るコンパレータの構成を示す図である。
【図11】本発明の別の変形例に係るコンパレータの構成を示す図である。
【発明を実施するための形態】
【0017】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【0018】
＜ＡＤＣの構成＞
図１は、本発明の一実施形態に係るＡＤＣ（ＡＤコンバータ）１０の構成を示すブロック図である。ＡＤＣ１０は、アナログ信号である入力信号ＩＮをデジタル信号である出力信号ＯＵＴに変換して出力する。ＡＤＣ１０は、いわゆる逐次比較型のＡＤ変換を行う。
図１は、本発明の一実施形態に係るＡＤＣ（ＡＤコンバータ）１０の構成を示すブロック図である。ＡＤＣ１０は、アナログ信号である入力信号ＩＮをデジタル信号である出力信号ＯＵＴに変換して出力する。ＡＤＣ１０は、いわゆる逐次比較型のＡＤ変換を行う。
【0019】
ＡＤ変換部１は、コンパレータ１と、比較ラッチ部２と、データラッチ部３と、ＤＡＣデータ生成部４と、ＤＡＣ（ＤＡコンバータ）５と、スイッチ６と、スイッチ７と、を有する。
【0020】
コンパレータ１は、入力信号ＩＮと、ＤＡＣ５から出力されるアナログデータと、を比較し、比較結果としての比較判定出力ＣＭＰＯＵＴを出力する。より具体的には、コンパレータ１は、入力信号ＩＮのサンプリング動作と、入力信号ＩＮと上記アナログデータとを比較する比較動作を行う。
【0021】
比較ラッチ部２は、コンパレータ１から出力される比較判定出力ＣＭＰＯＵＴを保持する。すなわち、比較ラッチ部２は、ＨｉｇｈまたはＬｏｗの１ビット信号を保持する。
【0022】
データラッチ部（出力信号生成部）３は、比較ラッチ部２の保持データに応じてビットごとにＨｉｇｈまたはＬｏｗのデータを保持し、所定ビット数（例えば１２ビット）のデータを保持する。データラッチ部３に保持された所定ビット数のデータは、出力信号ＯＵＴとして出力される。
【0023】
ＤＡＣデータ生成部４は、逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）から構成され、比較ラッチ部２の保持データに応じて、デジタルデータであるＤＡＣデータを生成する。ＤＡＣデータは、ＤＡＣ５によりアナログデータへ変換される。
【0024】
スイッチ６は、入力信号ＩＮのコンパレータ１への入力経路の接続／遮断を切り替える。スイッチ７は、ＤＡＣ５から出力されるアナログデータのコンパレータ１への入力経路の接続／遮断を切り替える。
【0025】
＜逐次比較型のＡＤ変換＞
ＡＤＣ１０において入力信号ＩＮを出力信号ＯＵＴへ変換する逐次比較型のＡＤ変換動作について説明する。逐次比較型のＡＤ変換動作は、サンプリング動作と比較動作を有する。なお、ここでは、一例としてＡＤＣ１０は１２ビットのＡＤ変換を行うものとする。
ＡＤＣ１０において入力信号ＩＮを出力信号ＯＵＴへ変換する逐次比較型のＡＤ変換動作について説明する。逐次比較型のＡＤ変換動作は、サンプリング動作と比較動作を有する。なお、ここでは、一例としてＡＤＣ１０は１２ビットのＡＤ変換を行うものとする。
【0026】
まず、スイッチ６をオン、スイッチ７をオフとすることで、入力信号ＩＮがコンパレータ１へ入力され、コンパレータ１によって入力信号ＩＮのサンプリングが行われる。その後、スイッチ６をオフ、スイッチ７をオンとして、比較動作に移行する。
【0027】
比較動作では、初期値としてＤＡＣデータ生成部４における１２ビットのデジタル値のＭＳＢ（最上位ビット）に“１”がセットされ、それ以外のビットが“０”にセットされる。すなわち、１２ビットのダイナミックレンジ（０～４０９５）の半値（２０４８）にセットされる。そして、ＤＡＣ５によりＤＡＣデータ生成部４のデジタル値がアナログデータにＤＡ変換される。当該アナログデータは、スイッチ７を介してコンパレータ１に入力される。
【0028】
コンパレータ１は、入力信号ＩＮとアナログデータの比較を行い、比較判定出力ＣＭＰＯＵＴを出力する。
【0029】
比較ラッチ部１２に保持された比較信号ＣＭＰＯＵＴのレベルが入力信号ＩＮ＞アナログデータ（ＤＡＣ出力電圧）を示す場合、データラッチ部３における１２ビットのデジタル値のうちＭＳＢ＝“１”と確定される。また、この場合、ＤＡＣデータ生成部４における１２ビットのデジタル値のＭＳＢに“１”、ＭＳＢの次のビットに“１”、それ以外のビットに“０”がセットされる。すなわち、１２ビットのダイナミックレンジの上半分の半値（３０７２）にセットされる。そして、ＤＡＣ５によりＤＡＣデータ生成部４のデジタル値はアナログデータに変換され、コンパレータ１に入力される。
【0030】
一方、比較ラッチ部１２に保持された比較信号ＣＭＰのレベルが入力信号ＩＮ＜アナログデータを示す場合、データラッチ部３における１２ビットのデジタル値のうちＭＳＢ＝“０”と確定される。また、この場合、ＤＡＣデータ生成部４における１２ビットのデジタル値のＭＳＢに“０”、ＭＳＢの次のビットに“１”、それ以外のビットに“０”がセットされる。すなわち、１２ビットのダイナミックレンジの下半分の半値（１０２４）にセットされる。そして、ＤＡＣ５によりＤＡＣデータ生成部４のデジタル値はアナログデータに変換され、コンパレータ１に入力される。
【0031】
以降、同様にコンパレータ１による比較結果に応じてデータラッチ部３におけるデジタル値のビットが順次確定されつつ、ＤＡＣデータ生成部４にセットされるデジタル値が更新される。そして、データラッチ部３におけるデジタル値のＬＳＢ（最下位ビット）までビットが確定すると、変換動作が完了され、データラッチ部３におけるデジタル値は出力信号ＯＵＴとして出力される。
【0032】
＜第１比較例＞
以下、先述したＡＤＣ１０に設けられるコンパレータ１について、より詳細に述べる。ここではまず、本発明の実施形態について説明する前に、比較例に係るコンパレータ１について述べる。
以下、先述したＡＤＣ１０に設けられるコンパレータ１について、より詳細に述べる。ここではまず、本発明の実施形態について説明する前に、比較例に係るコンパレータ１について述べる。
【0033】
図２は、第１比較例に係るコンパレータ１Ｘの構成を示す。コンパレータ１Ｘは、インバータＩＮＶ０と、インバータＩＮＶ１と、を有する。インバータＩＮＶ０，ＩＮＶ１は、ともに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成される。
【0034】
より具体的には、ＰＭＯＳトランジスタのソースには、電源電圧の印加端が接続され、ドレインには、ＮＭＯＳトランジスタのドレインが接続される。ＮＭＯＳトランジスタのソースは、グランド電位の印加端に接続される。ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとは短絡される。ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとが接続されるノードは、インバータの出力端となり、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとが接続されるノードは、インバータの入力端となる。なお、後述する他のコンパレータにおけるインバータについても同様の構成である。
【0035】
図２に示すように、コンパレータ１Ｘは、コンデンサＣ０，Ｃ１も有する。コンデンサＣ０の第１端には、入力電圧Ｖｉｎが印加される。コンデンサＣ０の第２端とインバータＩＮＶ０の入力端とは、ノードＮ０にて接続される。インバータＩＮＶ０の出力端とコンデンサＣ１の第１端とは、ノードＮ１にて接続される。コンデンサＣ１の第２端とインバータＩＮＶ１の入力端とは、ノードＮ２にて接続される。インバータＩＮＶ１の出力端から比較判定出力ＣＭＰＯＵＴが出力される。
【0036】
また、図２に示すように、コンパレータ１Ｘは、スイッチＳＷ０，ＳＷ１も有する。スイッチＳＷ０は、ノードＮ０とノードＮ１の間の導通／遮断を切り替える。スイッチＳＷ１は、ノードＮ２とインバータＩＮＶ１の出力端との間の導通／遮断を切り替える。
【0037】
このような構成のコンパレータ１Ｘの動作について、図３を参照して説明する。図３には、ノードＮ０～Ｎ２のそれぞれの電圧であるノード電圧ＮＥＴ０～ＮＥＴ２の挙動を示す。また、図３において、実線はサンプリングを、破線は比較動作を示す。
【0038】
まず、スイッチＳＷ０とＳＷ１をオンとして、サンプリングが行われる。このとき、ノードＮ０とＮ１の短絡により、ノード電圧ＮＥＴ０、ＮＥＴ１は、ともにインバータＩＮＶ０の閾値電圧となる。ここで、図３の例では、インバータＩＮＶ０の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ０が生じている。また、ノードＮ２とインバータＩＮＶ１の出力端の短絡により、ノード電圧ＮＥＴ２は、インバータＩＮＶ１の閾値電圧となる。ここで、図３の例では、インバータＩＮＶ１の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ１が生じている。
【0039】
また、サンプリングのときには、ＡＤＣ１０（図１）におけるスイッチ６のオンにより、入力信号ＩＮが入力電圧ＶｉｎとしてコンデンサＣ０の第１端に印加される。従って、入力信号ＩＮとノード電圧ＮＥＴ０との電位差により、コンデンサＣ０に電荷が蓄えられる。また、ノード電圧ＮＥＴ１とノード電圧ＮＥＴ２との電位差により、コンデンサＣ１に電荷が蓄えられる。
【0040】
次に、スイッチＳＷ０とＳＷ１をオフとして、比較動作が行われる。このとき、ＡＤＣ１０におけるスイッチ７のオンにより、ＤＡＣ５から出力されるアナログデータ（ＤＡＣ出力電圧）が入力電圧ＶｉｎとしてコンデンサＣ０の第１端に印加される。コンデンサＣ０の電荷によりコンデンサＣ０での電位差は保持されるので、入力信号ＩＮからアナログデータへの電圧変化と同じ電圧変化ΔＶがノード電圧ＮＥＴ０に生じる。図３は、入力信号ＩＮよりもアナログデータのほうが高い場合の電圧変化ΔＶの例を示す。
【0041】
このとき、図３に示すように、ノード電圧ＮＥＴ１は、インバータＩＮＶ０のゲインをＡ０とすれば、インバータＩＮＶ０の閾値電圧よりΔＶ・Ａ０だけノード電圧ＮＥＴ０側とは逆側にずれた電圧となる。そして、サンプリング時にコンデンサＣ１に蓄えられた電荷は保持されるので、図３に示すように、ノード電圧ＮＥＴ２は、インバータＩＮＶ１の閾値電圧よりΔＶ・Ａ０だけずれた電圧となる。
【0042】
インバータＩＮＶ１のゲインは∞であるので、図３の場合、インバータＩＮＶ１の出力となる比較判定出力ＣＭＰＯＵＴは、Ｈｉｇｈとなる。
【0043】
このような第１比較例に係るコンパレータ１Ｘによれば、コンパレータのオフセットをゼロとすることができる。しかしながら、インバータＩＮＶ０の入力であるノード電圧ＮＥＴ０と、インバータＩＮＶ０の閾値電圧との差が大きい場合、インバータＩＮＶ０の出力であるノード電圧ＮＥＴ１の反応が遅くなる課題がある。図３の例であれば、図３に示す比較動作の次の比較動作時に、ノード電圧ＮＥＴ０がインバータＩＮＶ０の閾値電圧よりも低く、ノード電圧ＮＥＴ０と上記閾値電圧との差が大きい場合、ノード電圧ＮＥＴ１は、上記閾値電圧よりもΔＶ・Ａ０だけ低い電圧から、上記閾値電圧よりも高い電圧まで大幅に立ち上がる必要があるので、反応が遅くなってしまう。
【0044】
＜第２比較例＞
次に、第２比較例に係るコンパレータについて説明する。第２比較例は、上記第１比較例の課題を解決すべく改良したものとなる。図４は、第２比較例に係るコンパレータ１Ｙの構成を示す。
次に、第２比較例に係るコンパレータについて説明する。第２比較例は、上記第１比較例の課題を解決すべく改良したものとなる。図４は、第２比較例に係るコンパレータ１Ｙの構成を示す。
【0045】
図４に示すように、コンパレータ１Ｙは、インバータＩＮＶ０～ＩＮＶ３と、コンデンサＣ０，Ｃ１と、スイッチＳＷ０～ＳＷ３と、を有している。
【0046】
コンデンサＣ０の第１端には、入力電圧Ｖｉｎが印加される。コンデンサＣ０の第２端は、インバータＩＮＶ０の入力端とノードＮ０にて接続される。インバータＩＮＶ０の出力端は、インバータＩＮＶ１の入力端とノードＮ１にて接続される。インバータＩＮＶ１の出力端は、コンデンサＣ１の第１端とノードＮ２にて接続される。コンデンサＣ１の第２端は、インバータＩＮＶ２の入力端とノードＮ３にて接続される。インバータＩＮＶ２の出力端は、インバータＩＮＶ３の入力端とノードＮ４にて接続される。
【0047】
スイッチＳＷ０は、ノードＮ０とノードＮ１の間の導通／遮断を切り替える。スイッチＳＷ１は、ノードＮ３とノードＮ４の間の導通／遮断を切り替える。スイッチＳＷ２は、ノードＮ１とノードＮ２の間の導通／遮断を切り替える。スイッチＳＷ３は、ノードＮ２とノードＮ４の間の導通／遮断を切り替える。
【0048】
このような構成のコンパレータ１Ｙの動作について、図６を参照して説明する。図６は、ノードＮ０～Ｎ４のノード電圧ＮＥＴ０～ＮＥＴ４の挙動を示す。また、図６において、実線はサンプリング、破線はプリセット、一点鎖線は比較動作を示す。
【0049】
なお、図５に示すように、インバータＩＮＶ０～ＩＮＶ２のゲインをＡ０～Ａ２、インバータＩＮＶ０～ＩＮＶ２の閾値電圧のオフセットをＶｏｓ０～Ｖｏｓ２であるとする。
【0050】
まず、スイッチＳＷ０とＳＷ１をオン、スイッチＳＷ２とＳＷ３はオフとして、サンプリングが行われる。このとき、ノードＮ０とＮ１の短絡により、ノード電圧ＮＥＴ０、ＮＥＴ１は、ともにインバータＩＮＶ０の閾値電圧となる。ここで、図６の例では、インバータＩＮＶ０の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ０（図５）が生じている。また、ノードＮ３とＮ４との短絡により、ノード電圧ＮＥＴ３、ＮＥＴ４は、インバータＩＮＶ２の閾値電圧となる。ここで、図６の例では、インバータＩＮＶ２の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ２（図５）が生じている。
【0051】
このとき、インバータＩＮＶ１の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ１（図５）が生じている。インバータＩＮＶ１の入力であるノード電圧ＮＥＴ１とインバータＩＮＶ１の閾値電圧との差は、Ｖｄｉｆｆ＝Ｖｏｓ１－Ｖｏｓ０となる。従って、インバータＩＮＶ１の出力であるノード電圧ＮＥＴ２は、Ｖｔｈ_ｉｄｅａｌ＋Ｖｄｉｆｆ・Ａ１＋Ｖｏｓ１となる。
【0052】
また、サンプリング時には、入力信号ＩＮが入力電圧ＶｉｎとしてコンデンサＣ０の第１端に印加され、入力電圧Ｖｉｎとノード電圧ＮＥＴ０との電位差に応じて、コンデンサＣ０に電荷が蓄えられる。
【0053】
次に、スイッチＳＷ０，ＳＷ１はオフ、スイッチＳＷ２，ＳＷ３はオンとして、プリセットが行われる。このとき、ノードＮ１とＮ２とＮ４は短絡されるので、ノード電圧ＮＥＴ１、ＮＥＴ２、ＮＥＴ４は、同じ電圧となり、安定点であるプリセット電圧Ｖｔｈ_ｐｒｅｓｅｔとなる。
【0054】
また、ノード電圧ＮＥＴ２は、サンプリング時のＶｔｈ_ｉｄｅａｌ＋Ｖｄｉｆｆ・Ａ１＋Ｖｏｓ１からプリセット電圧Ｖｔｈ_ｐｒｅｓｅｔへ変化する。コンデンサＣ１には、サンプリング時のノード電圧ＮＥＴ２，ＮＥＴ３の電位差に応じた電荷が保持されるので、プリセット時にはノード電圧ＮＥＴ３は、インバータＩＮＶ２の閾値電圧からＶｔｈ_ｉｄｅａｌ＋Ｖｄｉｆｆ・Ａ１＋Ｖｏｓ１－Ｖｔｈ_ｐｒｅｓｅｔだけ変化した電圧となる。
【0055】
また、プリセット時には、ＤＡＣ５から出力されるアナログデータ（ＤＡＣ出力電圧）が入力電圧ＶｉｎとしてコンデンサＣ０の第１端に印加される。コンデンサＣ０の電荷によりコンデンサＣ０での電位差は保持されるので、入力信号ＩＮからアナログデータへの電圧変化と同じ電圧変化ΔＶがノード電圧ＮＥＴ０に生じる。図６は、入力信号ＩＮよりもアナログデータのほうが高い場合の電圧変化ΔＶの例を示す。
【0056】
次に、スイッチＳＷ０～ＳＷ３は、すべてオフとされて、比較動作が行われる。このとき、インバータＩＮＶ０の出力であるノード電圧ＮＥＴ１は、インバータＩＮＶ０の閾値電圧よりΔＶ・Ａ０だけΔＶの変化方向と逆方向にずれた電圧となる。インバータＩＮＶ１の出力であるノード電圧ＮＥＴ２は、インバータＩＮＶ１の閾値電圧より（ΔＶ・Ａ０＋Ｖｄｉｆｆ）・Ａ１だけノード電圧ＮＥＴ１側と逆側にずれた電圧となる。
【0057】
このとき、コンデンサＣ１の電荷によりノード電圧ＮＥＴ２とＮＥＴ３の電位差は保持されるので、ノード電圧ＮＥＴ３は、プリセット時の電圧よりも（ΔＶ・Ａ０＋Ｖｄｉｆｆ）・Ａ１＋Ｖｏｓ１－（Ｖｔｈ_ｐｒｅｓｅｔ－Ｖｔｈ_ｉｄｅａｌ）だけずれた電圧となる。
【0058】
ノード電圧ＮＥＴ３は、インバータＩＮＶ２の閾値電圧よりもΔＶ・Ａ０・Ａ１だけずれた電圧となる。従って、インバータＩＮＶ２の出力であるノード電圧ＮＥＴ４は、インバータＩＮＶ２の閾値電圧よりもΔＶ・Ａ０・Ａ１・Ａ２だけノード電圧ＮＥＴ３側と逆側にずれた電圧となる。
【0059】
図６の例では、ゲインが∞であるインバータＩＮＶ３の閾値電圧が例えばＶｔｈ_ｉｄｅａｌである場合、ノード電圧ＮＥＴ４は、Ｖｔｈ_ｉｄｅａｌよりも低いので、インバータＩＮＶ３の出力である比較判定出力ＣＭＰＯＵＴは、Ｈｉｇｈとなる。
【0060】
以降は、プリセットと比較動作が交互に繰り返されて行われる。このように、第２比較例に係るコンパレータ１Ｙでは、プリセットによりインバータの出力であるノード電圧ＮＥＴ１、ＮＥＴ２、ＮＥＴ４をＶｔｈ_ｉｄｅａｌ付近にセットすることが可能となるので、比較動作においてインバータの出力の反応が遅れることを抑制できる。
【0061】
しかしながら、このような第２比較例に係るコンパレータ１Ｙでは、サンプリング時のノード電圧ＮＥＴ２（コンデンサＣ１の第１端の電圧）は、先述したようにＶｔｈ_ｉｄｅａｌ＋Ｖｄｉｆｆ・Ａ１＋Ｖｏｓ１となるが、インバータＩＮＶ１の閾値電圧とインバータＩＮＶ０の閾値電圧との差であるＶｄｉｆｆが大きくなった場合、ノード電圧ＮＥＴ２が電源電圧ＶＣＣに固着される虞がある。この場合、比較動作時にノード電圧ＮＥＴ２が電源電圧ＶＣＣに固着すると、コンデンサＣ１の第２端に生じるノード電圧ＮＥＴ３は、比較動作時にインバータＩＮＶ２の閾値電圧となりサンプリング時から変化しないこととなり、比較判定出力ＣＭＰＯＵＴが不定となる虞がある。図６の例では、Ｖｄｉｆｆが大きいと、サンプリング時にノード電圧ＮＥＴ２が電源電圧ＶＣＣに固着される虞がある。
【0062】
同様に、Ｖｄｉｆｆが大きくなった場合、サンプリング時にノード電圧ＮＥＴ２がグランド電位に固着される虞がある。この場合、比較動作時にノード電圧ＮＥＴ２がグランド電位に固着すると、ノード電圧ＮＥＴ３は変動できないことになり、やはり比較判定出力ＣＭＰＯＵＴが不定となる虞がある。
【0063】
＜本発明の例示的な実施形態に係るコンパレータ＞
次に、本発明の例示的な実施形態に係るコンパレータについて述べる。本実施形態は、先述した第２比較例の課題を解決すべく改良したものとなる。
次に、本発明の例示的な実施形態に係るコンパレータについて述べる。本実施形態は、先述した第２比較例の課題を解決すべく改良したものとなる。
【0064】
図７は、本実施形態に係るコンパレータ１Ａの構成を示す。コンパレータ１Ａは、第２比較例と同様にプリセット機能を有する。図７に示すように、コンパレータ１Ａは、インバータＩＮＶ０～ＩＮＶ３と、コンデンサＣ０と、コンデンサＣ１と、スイッチＳＷ０～ＳＷ３と、を有している。
【0065】
コンデンサＣ０の第１端には、入力電圧Ｖｉｎが印加される。コンデンサＣ０の第２端は、インバータＩＮＶ０の入力端とノードＮ０にて接続される。インバータＩＮＶ０の出力端は、コンデンサＣ１の入力端とノードＮ１にて接続される。コンデンサＣ１の第２端は、インバータＩＮＶ１の入力端とノードＮ２にて接続される。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端とノードＮ３にて接続される。インバータＩＮＶ２の出力端は、インバータＩＮＶ３の入力端とノードＮ４にて接続される。
【0066】
スイッチＳＷ０は、ノードＮ０とノードＮ１の間の導通／遮断を切り替える。スイッチＳＷ１は、ノードＮ２とノードＮ３の間の導通／遮断を切り替える。スイッチＳＷ２は、ノードＮ１とノードＮ３の間の導通／遮断を切り替える。スイッチＳＷ３は、ノードＮ３とノードＮ４の間の導通／遮断を切り替える。
【0067】
このような構成のコンパレータ１Ａの動作について、図８を参照して説明する。図８は、ノードＮ０～Ｎ４のノード電圧ＮＥＴ０～ＮＥＴ４の挙動を示す。また、図８において、実線はサンプリング、破線はプリセット、一点鎖線は比較動作を示す。
【0068】
なお、図５に示すように、インバータＩＮＶ０～ＩＮＶ２のゲインをＡ０～Ａ２、インバータＩＮＶ０～ＩＮＶ２の閾値電圧のオフセットをＶｏｓ０～Ｖｏｓ２であるとする。
【0069】
まず、スイッチＳＷ０とＳＷ１をオン、スイッチＳＷ２とＳＷ３はオフとして、サンプリングが行われる。このとき、ノードＮ０とＮ１の短絡により、ノード電圧ＮＥＴ０、ＮＥＴ１は、ともにインバータＩＮＶ０の閾値電圧となる。ここで、図８の例では、インバータＩＮＶ０の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ０（図５）が生じている。また、ノードＮ２とＮ３との短絡により、ノード電圧ＮＥＴ２、ＮＥＴ３は、インバータＩＮＶ１の閾値電圧となる。ここで、図８の例では、インバータＩＮＶ１の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ１（図５）が生じている。
【0070】
このとき、インバータＩＮＶ２の出力であるノード電圧ＮＥＴ４は、インバータＩＮＶ２の閾値電圧よりノード電圧ＮＥＴ３側と逆側に（Ｖｏｓ１＋Ｖｏｓ２）・Ａ２だけずれた電圧となる。なお、図８の例では、インバータＩＮＶ２の閾値電圧には、理想的な閾値電圧Ｖｔｈ_ｉｄｅａｌからのオフセットＶｏｓ２（図５）が生じている。
【0071】
また、サンプリング時には、入力信号ＩＮが入力電圧ＶｉｎとしてコンデンサＣ０の第１端に印加され、入力電圧Ｖｉｎとノード電圧ＮＥＴ０との電位差に応じて、コンデンサＣ０に電荷が蓄えられる。
【0072】
次に、スイッチＳＷ０，ＳＷ１はオフ、スイッチＳＷ２，ＳＷ３はオンとして、プリセットが行われる。このとき、ノードＮ１とＮ３とＮ４は短絡されるので、ノード電圧ＮＥＴ１、ＮＥＴ３、ＮＥＴ４は、同じ電圧となり、安定点であるプリセット電圧Ｖｔｈ_ｐｒｅｓｅｔとなる。
【0073】
また、ノード電圧ＮＥＴ１は、サンプリング時の電圧からＶｏｓ０－（Ｖｔｈ_ｐｒｅｓｅｔ－Ｖｔｈ_ｉｄｅａｌ）だけ変化する。コンデンサＣ１には、サンプリング時のノード電圧ＮＥＴ１，ＮＥＴ２の電位差に応じた電荷が保持されるので、プリセット時にはノード電圧ＮＥＴ２は、インバータＩＮＶ１の閾値電圧からＶｏｓ０－（Ｖｔｈ_ｐｒｅｓｅｔ－Ｖｔｈ_ｉｄｅａｌ）だけ変化した電圧となる。
【0074】
また、プリセット時には、ＤＡＣ５から出力されるアナログデータ（ＤＡＣ出力電圧）が入力電圧ＶｉｎとしてコンデンサＣ０の第１端に印加される。コンデンサＣ０の電荷によりコンデンサＣ０での電位差は保持されるので、入力信号ＩＮからアナログデータへの電圧変化と同じ電圧変化ΔＶがノード電圧ＮＥＴ０に生じる。図８は、入力信号ＩＮよりもアナログデータのほうが高い場合の電圧変化ΔＶの例を示す。
【0075】
次に、スイッチＳＷ０～ＳＷ３は、すべてオフとされて、比較動作が行われる。このとき、インバータＩＮＶ０の出力であるノード電圧ＮＥＴ１は、インバータＩＮＶ０の閾値電圧よりΔＶ・Ａ０だけΔＶの変化方向と逆方向にずれた電圧となる。コンデンサＣ１の電位差は保持されるので、ノード電圧ＮＥＴ２は、インバータＩＮＶ１の閾値電圧よりΔＶ・Ａ０だけずれた電圧となる。
【0076】
また、インバータＩＮＶ１の出力であるノード電圧ＮＥＴ３は、インバータＩＮＶ１の閾値電圧よりΔＶ・Ａ０・Ａ１だけノード電圧ＮＥＴ２側と逆側にずれた電圧となる。また、インバータＩＮＶ２の出力であるノード電圧ＮＥＴ４は、インバータＩＮＶ２の閾値電圧より（ΔＶ・Ａ０・Ａ１＋Ｖｏｓ１＋Ｖｏｓ２）・Ａ２だけノード電圧ＮＥＴ３側と逆側にずれた電圧となる。
【0077】
図８の例では、ゲインが∞であるインバータＩＮＶ３の閾値電圧が例えばＶｔｈ_ｉｄｅａｌである場合、ノード電圧ＮＥＴ４は、Ｖｔｈ_ｉｄｅａｌよりも低いので、インバータＩＮＶ３の出力である比較判定出力ＣＭＰＯＵＴは、Ｈｉｇｈとなる。
【0078】
以降は、プリセットと比較動作が交互に繰り返されて行われる。このように、本実施形態に係るコンパレータ１Ａでは、プリセットによりインバータの出力であるノード電圧ＮＥＴ１、ＮＥＴ３、ＮＥＴ４をＶｔｈ_ｉｄｅａｌ付近にセットすることが可能となるので、比較動作においてインバータの出力の反応が遅れることを抑制できる。
【0079】
さらに、本実施形態であれば、コンデンサＣ１の第１端の電圧であるノード電圧ＮＥＴ１は、サンプリング時に必ずインバータＩＮＶ０の閾値電圧となるので、電源電圧ＶＣＣおよびグランド電位に固着することがなくなる。これにより、比較動作時において、コンデンサＣ１の第２端の電圧であるノード電圧ＮＥＴ２は変動可能となり、比較判定出力ＣＭＰＯＵＴが不定となることを抑制できる。
【0080】
＜コンパレータのオフセット＞
図７に示したコンパレータ１Ａのオフセットは、以下のように計算される。
図７に示したコンパレータ１Ａのオフセットは、以下のように計算される。
【0081】
電圧変化ΔＶに対してノード電圧ＮＥＴ４の変化ΔＶＮＥＴ４は、（１）式で表される。
ΔＶＮＥＴ４＝（ΔＶ・Ａ０・Ａ１＋Ｖｏｓ１＋Ｖｏｓ２）・Ａ２
＝ΔＶ・Ａ０・Ａ１・Ａ２＋（Ｖｏｓ１＋Ｖｏｓ２）・Ａ２ （１）
ΔＶＮＥＴ４＝（ΔＶ・Ａ０・Ａ１＋Ｖｏｓ１＋Ｖｏｓ２）・Ａ２
＝ΔＶ・Ａ０・Ａ１・Ａ２＋（Ｖｏｓ１＋Ｖｏｓ２）・Ａ２ （１）
【0082】
（１）式の両辺をＡ０・Ａ１・Ａ２で除すると、
ΔＶＮＥＴ４／（Ａ０・Ａ１・Ａ２）＝ΔＶ＋Ｖｏｓ_ｃｏｍｐ （２）
ΔＶＮＥＴ４／（Ａ０・Ａ１・Ａ２）＝ΔＶ＋Ｖｏｓ_ｃｏｍｐ （２）
【0083】
ここで、（Ｖｏｓ１＋Ｖｏｓ２）・Ａ２／（Ａ０・Ａ１・Ａ２）＝（Ｖｏｓ１＋Ｖｏｓ２）／（Ａ０・Ａ１）であるので、
（２）式におけるコンパレータのオフセットであるＶｏｓ_ｃｏｍｐは、
Ｖｏｓ_ｃｏｍｐ＝（Ｖｏｓ１＋Ｖｏｓ２）／（Ａ０・Ａ１） （３）
と表される。ＡＤＣの特性としてオフセットを小さくするには、コンパレータのオフセットを小さくする必要がある。
（２）式におけるコンパレータのオフセットであるＶｏｓ_ｃｏｍｐは、
Ｖｏｓ_ｃｏｍｐ＝（Ｖｏｓ１＋Ｖｏｓ２）／（Ａ０・Ａ１） （３）
と表される。ＡＤＣの特性としてオフセットを小さくするには、コンパレータのオフセットを小さくする必要がある。
【0084】
＜ＮＢＴＩの影響＞
図９は、図７に示したコンパレータ１Ａの構成に対して、各インバータへの電源電圧供給のオンオフを切り替える構成を付加した構成を示す。具体的には、図９では、コンパレータ１Ａの構成に対して、ＰＭＯＳトランジスタＭ０～Ｍ３を付加している。ＰＭＯＳトランジスタＭ０～Ｍ３の各ソースは、電源電圧の印加端に接続される。ＰＭＯＳトランジスタＭ０～Ｍ３の各ドレインは、インバータＩＮＶ０～ＩＮＶ３における各ＰＭＯＳトランジスタＰＭ０～ＰＭ３のソースと接続される。また、ＰＭＯＳトランジスタＭ０～Ｍ３の各バックゲートおよびＰＭＯＳトランジスタＰＭ０～ＰＭ３の各バックゲートは、電源電圧の印加端に接続される。
図９は、図７に示したコンパレータ１Ａの構成に対して、各インバータへの電源電圧供給のオンオフを切り替える構成を付加した構成を示す。具体的には、図９では、コンパレータ１Ａの構成に対して、ＰＭＯＳトランジスタＭ０～Ｍ３を付加している。ＰＭＯＳトランジスタＭ０～Ｍ３の各ソースは、電源電圧の印加端に接続される。ＰＭＯＳトランジスタＭ０～Ｍ３の各ドレインは、インバータＩＮＶ０～ＩＮＶ３における各ＰＭＯＳトランジスタＰＭ０～ＰＭ３のソースと接続される。また、ＰＭＯＳトランジスタＭ０～Ｍ３の各バックゲートおよびＰＭＯＳトランジスタＰＭ０～ＰＭ３の各バックゲートは、電源電圧の印加端に接続される。
【0085】
ＰＭＯＳトランジスタＭ０～Ｍ３をオンオフさせることで、インバータＩＮＶ０～ＩＮＶ３への電源電圧供給のオンオフを切り替えることができる。ＰＭＯＳトランジスタＭ０～Ｍ３は、電源電圧の印加端とＰＭＯＳトランジスタＰＭ０～ＰＭ３のソースとの間の導通／遮断を切り替える電源供給スイッチである。
【0086】
ここで、パワーダウン時でＰＭＯＳトランジスタＭ０～Ｍ３がオフのとき、例えばインバータＩＮＶ１におけるオフのＮＭＯＳトランジスタＮＭ１をリーク電流ＩＬが流れ、ノード電圧ＮＥＴ３がグランド電位となりうる。この場合、インバータＩＮＶ２におけるＰＭＯＳトランジスタＰＭ２のゲート・バックゲート間に負バイアスＶｇｇが印加されることになり、ＰＭＯＳトランジスタＰＭ２はＮＢＴＩ（Negative Bias Temperature Instability : 負バイアス温度不安定性）による劣化の影響を受けやすくなる。これにより、ＰＭＯＳトランジスタＰＭ２の閾値電圧がシフトし、先述した（３）式におけるインバータＩＮＶ２の閾値電圧のオフセットＶｏｓ２の値が変化し、コンパレータのオフセットＶｏｓ_ｃｏｍｐが大きくなる虞がある。
【0087】
また、ノードＮ３を抵抗Ｒ１やＭＯＳトランジスタなどでプルダウンした場合も、パワーダウン時にノード電圧ＮＥＴ３がグランド電位となり、ＰＭＯＳトランジスタＰＭ２のゲート・バックゲート間に負バイアスＶｇｇが印加されるので、上記と同様の現象が生じる虞がある。
【0088】
＜ＮＢＴＩ対策＞
そこで、図１０に示すようなコンパレータの構成を採用してもよい。具体的には、図１０に示す構成では、インバータＩＮＶ２におけるＰＭＯＳトランジスタＰＭ２のバックゲートは、ＰＭＯＳトランジスタＰＭ２のソースと接続させ、電源電圧は印加させないようにし、当該バックゲートにＮＭＯＳトランジスタＮＭ２０のドレインを接続する。ＮＭＯＳトランジスタＮＭ２０のソースは、グランド電位の印加端に接続する。すなわち、ＮＭＯＳトランジスタＮＭ２０は、上記バックゲートとグランド電位の印加端との間の導通／遮断を切り替える切替スイッチとなる。
そこで、図１０に示すようなコンパレータの構成を採用してもよい。具体的には、図１０に示す構成では、インバータＩＮＶ２におけるＰＭＯＳトランジスタＰＭ２のバックゲートは、ＰＭＯＳトランジスタＰＭ２のソースと接続させ、電源電圧は印加させないようにし、当該バックゲートにＮＭＯＳトランジスタＮＭ２０のドレインを接続する。ＮＭＯＳトランジスタＮＭ２０のソースは、グランド電位の印加端に接続する。すなわち、ＮＭＯＳトランジスタＮＭ２０は、上記バックゲートとグランド電位の印加端との間の導通／遮断を切り替える切替スイッチとなる。
【0089】
これにより、ＰＭＯＳトランジスタＭ０～Ｍ３をオンとしてインバータＩＮＶ２に電源電圧を供給しているときは、ＮＭＯＳトランジスタＮＭ２０はオフとする。そして、パワーダウン時にＰＭＯＳトランジスタＭ０～Ｍ３をオフとするときに、ＮＭＯＳトランジスタＮＭ２０をオンとする。これにより、パワーダウン時にノード電圧ＮＥＴ３がリーク電流によりグランド電位になったとしても、ＰＭＯＳトランジスタＰＭ２のバックゲートには、グランド電位が印加されているので、ＰＭＯＳトランジスタＰＭ２のゲート・バックゲート間に負バイアスが印加されることを回避できる。従って、ＰＭＯＳトランジスタＰＭ２のＮＢＴＩによる劣化を抑制することができる。
【0090】
なお、図１１に示す構成を採用してもよい。図１１に示す構成では、ＰＭＯＳトランジスタＰＭ２のバックゲートには電源電圧を印加させ、ノードＮ３をＰＭＯＳトランジスタＰＭ２０でプルアップしている。これにより、パワーダウン時にＰＭＯＳトランジスタＭ０～Ｍ３をオフとするときに、ＰＭＯＳトランジスタＰＭ２のバックゲートには電源電圧が印加されるが、ＰＭＯＳトランジスタＰＭ２０をオンとさせることでノード電圧ＮＥＴ３も電源電圧となるので、ＰＭＯＳトランジスタＰＭ２のゲート・バックゲート間に負バイアスが印加されることを回避できる。なお、コンパレータ動作時には、ＰＭＯＳトランジスタＰＭ２０は、オフとする。ただし、図１１の構成では、パワーダウン時にＮＭＯＳトランジスタＮＭ２のゲート・バックゲート間に正バイアスが印加されることになるので、ＮＭＯＳトランジスタＮＭ２にＰＢＴＩ（Positive Bias Temperature Instability）による劣化が生じる虞がある。従って、図１１よりは図１０に示す構成のほうが望ましい。
【0091】
また、コンパレータのオフセットを抑えるには、インバータＩＮＶ１のオフセットＶｏｓ１を小さくすることも望ましい。従って、インバータＩＮＶ１のＰＭＯＳトランジスタＰＭ１のバックゲートにグランド電位を印加させるＭＯＳトランジスタを上記ＭＯＳトランジスタＮＭ２０と同様に設けてもよい。または、図１１に示すように、ノードＮ２をＰＭＯＳトランジスタＰＭ２１でプルアップしてもよい。
【0092】
＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【産業上の利用可能性】
【0093】
本発明は、例えば、ＡＤＣなどに利用することができる。
【符号の説明】
【0094】
１０ ＡＤＣ（ＡＤコンバータ）
１ コンパレータ
２ 比較ラッチ部
３ データラッチ部
４ ＤＡＣデータ生成部
５ ＤＡＣ（ＤＡコンバータ）
６ スイッチ
７ スイッチ
１Ｘ、１Ｙ、１Ａ コンパレータ
ＩＮＶ０～ＩＮＶ３ インバータ
Ｃ０、Ｃ１ コンデンサ
ＳＷ０～ＳＷ３ スイッチ
Ｎ０～Ｎ４ ノード
Ｍ０～Ｍ３ ＰＭＯＳトランジスタ
ＰＭ０～ＰＭ３ ＰＭＯＳトランジスタ
ＮＭ０～ＮＭ３ ＮＭＯＳトランジスタ
１ コンパレータ
２ 比較ラッチ部
３ データラッチ部
４ ＤＡＣデータ生成部
５ ＤＡＣ（ＤＡコンバータ）
６ スイッチ
７ スイッチ
１Ｘ、１Ｙ、１Ａ コンパレータ
ＩＮＶ０～ＩＮＶ３ インバータ
Ｃ０、Ｃ１ コンデンサ
ＳＷ０～ＳＷ３ スイッチ
Ｎ０～Ｎ４ ノード
Ｍ０～Ｍ３ ＰＭＯＳトランジスタ
ＰＭ０～ＰＭ３ ＰＭＯＳトランジスタ
ＮＭ０～ＮＭ３ ＮＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】