特許 7518190 半導体装置のエピタキシャル構造、製造方法及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-08

(45)【発行日】2024-07-17

(54)【発明の名称】半導体装置のエピタキシャル構造、製造方法及び半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240709BHJP

   H01L 29/778 20060101ALI20240709BHJP

   H01L 29/812 20060101ALI20240709BHJP

   H01L 21/265 20060101ALI20240709BHJP

【ＦＩ】

H01L29/80 H

H01L21/265 601J

【請求項の数】 15

(21)【出願番号】P 2022560402

(86)(22)【出願日】2021-12-29

(65)【公表番号】

(43)【公表日】2023-05-11

(86)【国際出願番号】 CN2021142523

(87)【国際公開番号】W WO2022143778

(87)【国際公開日】2022-07-07

【審査請求日】2022-10-03

(31)【優先権主張番号】202011593833.5

(32)【優先日】2020-12-29

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】515295706

【氏名又は名称】蘇州能訊高能半導体有限公司

【氏名又は名称原語表記】ＤＹＮＡＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ，ＩＮＣ．

【住所又は居所原語表記】Ｎｏ．１８ Ｃｈｅｎｆｅｎｇ Ｒｏａｄ，Ｙｕｓｈａｎ Ｔｏｗｎ，Ｋｕｎｓｈａｎ Ｃｉｔｙ，Ｊｉａｎｇｓｕ Ｐｒｏｖｉｎｃｅ ２１５３００，Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】銭 洪途

(72)【発明者】

【氏名】裴 軼

(72)【発明者】

【氏名】張 暉

【審査官】戸川 匠

(56)【参考文献】

【文献】米国特許出願公開第２０１３／０１７５５３９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０２３６１２２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／００６９０７４（ＵＳ，Ａ１）

【文献】特開２０１７－１８３６９６（ＪＰ，Ａ）

【文献】特表２０１９－５２８５７１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

半導体装置のエピタキシャル構造であって、
基板と、
前記基板の一側に位置する半導体層と、を含み、
前記半導体層は、前記基板の一側に設置されるバッファ層を少なくとも含み、
前記バッファ層は、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バッファ区画及び第２バッファ区画を含み、
前記第１バッファ区画の前記基板への鉛直投影は、前記ソースプリセット領域の前記基板への鉛直投影と重なり合い、
前記第２バッファ区画の前記基板への鉛直投影は、ゲートプリセット領域及び前記ドレインプリセット領域の前記基板への鉛直投影と重なり合い、
前記バッファ層内には、イオンが注入され、
前記第２バッファ区画におけるイオン注入濃度は、前記第１バッファ区画におけるイオン注入濃度以上であり、
前記ゲートプリセット領域は、前記ソースプリセット領域と前記ドレインプリセット領域との間に位置し、
前記半導体層は、前記バッファ層の前記基板から離れる一側に位置するバリア層をさらに含み、
前記バリア層は、前記バッファ層よりもバンドギャップが大きく、
前記バリア層は、前記ソースプリセット領域から前記ドレインプリセット領域への方向に沿って、互いに連結される第１バリア区画及び第２バリア区画を含み、
前記第１バリア区画の前記基板への鉛直投影は、前記ソースプリセット領域の前記基板への鉛直投影と重なり合い、
前記第２バリア区画の前記基板への鉛直投影は、ゲートプリセット領域及び前記ドレインプリセット領域の前記基板への鉛直投影と重なり合い、
前記バリア層内には、前記イオンが注入され、
前記第２バリア区画におけるイオン注入濃度は、前記第１バリア区画におけるイオン注入濃度以上であり、
前記第２バリア区画におけるイオン注入濃度は、前記第２バッファ区画におけるイオン注入濃度よりも低いことを特徴とするエピタキシャル構造。

【請求項2】

前記第２バッファ区画の比抵抗は、前記第１バッファ区画の比抵抗以上であることを特徴とする請求項１に記載のエピタキシャル構造。

【請求項3】

前記第１バッファ区画におけるイオン注入濃度Ｃ_１は、Ｃ_１＝０を満たし、
前記第１バッファ区画の比抵抗ρ_１は、０．１Ω・ｃｍ≦ρ_１≦１００Ω・ｃｍを満たし、
前記第２バッファ区画におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_２≦５×１０^１８ｃｍ^－３を満たし、
前記第２バッファ区画の比抵抗ρ_２は、１０^５Ω・ｃｍ≦ρ_２≦１０^１０Ω・ｃｍを満たすことを特徴とする請求項１または２に記載のエピタキシャル構造。

【請求項4】

前記第１バッファ区画におけるイオン注入濃度Ｃ_１は、０＜Ｃ_１≦５×１０^１８ｃｍ^－３を満たし、
前記第１バッファ区画の比抵抗ρ_１は、０．１Ω・ｃｍ≦ρ_１≦１０^１０Ω・ｃｍを満たし、
前記第２バッファ区画におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_２≦５×１０^１８ｃｍ^－３を満たし、
前記第２バッファ区画の比抵抗ρ_２は、１０^５Ω・ｃｍ≦ρ_２≦１０^１０Ω・ｃｍを満たすことを特徴とする請求項１または２に記載のエピタキシャル構造。

【請求項5】

前記第２バリア区画の比抵抗は、前記第１バリア区画の比抵抗以上であることを特徴とする請求項１に記載のエピタキシャル構造。

【請求項6】

前記第１バリア区画におけるイオン注入濃度Ｃ_３は、Ｃ_３＝０を満たし、
前記第１バリア区画の比抵抗ρ_３は、０．１Ω・ｃｍ≦ρ_３≦１００Ω・ｃｍを満たし、
前記第２バリア区画におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_４≦５×１０^１６ｃｍ^－３を満たし、
前記第２バリア区画の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_４≦１０^１０Ω・ｃｍを満たすことを特徴とする請求項１～５のいずれか一項に記載のエピタキシャル構造。

【請求項7】

前記第１バリア区画におけるイオン注入濃度Ｃ_３は、０＜Ｃ_３≦５×１０^１６ｃｍ^－３を満たし、
前記第１バリア区画の比抵抗ρ_３は、０．１Ω・ｃｍ≦ρ_３≦１０^１０Ω・ｃｍを満たし、
前記第２バリア区画におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_４≦５×１０^１６ｃｍ^－３を満たし、
前記第２バリア区画の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_４≦１０^１０Ω・ｃｍを満たすことを特徴とする請求項１～５のいずれか一項に記載のエピタキシャル構造。

【請求項8】

前記半導体層は、前記基板と前記バッファ層との間に位置する核生成層をさらに含み、
前記核生成層は、前記ソースプリセット領域から前記ドレインプリセット領域への方向に沿って、互いに連結される第１核生成区画及び第２核生成区画を含み、
前記第１核生成区画は、前記第１バッファ区画と前記基板との間に位置し、
前記第２核生成区画は、前記第２バッファ区画と前記基板との間に位置し、
前記核生成層内には、前記イオンが注入され、
前記第２核生成区画におけるイオン注入濃度は、前記第１核生成区画におけるイオン注入濃度以上であることを特徴とする請求項１～７のいずれか一項に記載のエピタキシャル構造。

【請求項9】

前記第２核生成区画の比抵抗は、前記第１核生成区画の比抵抗以上であることを特徴とする請求項８に記載のエピタキシャル構造。

【請求項10】

前記第１核生成区画におけるイオン注入濃度Ｃ_５は、Ｃ_５＝０を満たし、
前記第１核生成区画の比抵抗ρ_５は、０．１Ω・ｃｍ≦ρ_５≦１００Ω・ｃｍを満たし、
前記第２核生成区画におけるイオン注入濃度Ｃ_６は、１×１０^１７ｃｍ^－３≦Ｃ_６≦５×１０^１８ｃｍ^－３を満たし、
前記第２核生成区画の比抵抗ρ_６は、１０^５Ω・ｃｍ≦ρ_６≦１０^１０Ω・ｃｍを満たすことを特徴とする請求項８または９に記載のエピタキシャル構造。

【請求項11】

前記第１核生成区画におけるイオン注入濃度Ｃ_５は、０＜Ｃ_５≦５×１０^１８ｃｍ^－３を満たし、
前記第１核生成区画の比抵抗ρ_５は、０．１Ω・ｃｍ≦ρ_５≦１０^１０Ω・ｃｍを満たし、
前記第２核生成区画におけるイオン注入濃度Ｃ_６は、１×１０^１７ｃｍ^－３≦Ｃ_６≦５×１０^１８ｃｍ^－３を満たし、
前記第２核生成区画の比抵抗ρ_６は、１０^５Ω・ｃｍ≦ρ_６≦１０^１０Ω・ｃｍを満たすことを特徴とする請求項８または９に記載のエピタキシャル構造。

【請求項12】

前記イオンは、ホウ素イオン、ヒ素イオン、ヘリウムイオン、ベリリウムイオン、マグネシウムイオン、アルゴンイオン、アルミニウムイオン、リンイオン、窒素イオン、酸素イオン、炭素イオン及び鉄イオンのうちの少なくとも１種を含むことを特徴とする請求項１～１１のいずれか一項に記載のエピタキシャル構造。

【請求項13】

請求項１～１２のいずれか一項に記載のエピタキシャル構造を製造するための半導体装置のエピタキシャル構造の製造方法であって、
基板を提供するステップと、
ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バッファ区画及び第２バッファ区画を含んで基板の一側に設置されるバッファ層を少なくとも含む半導体層を前記基板の一側に製造し、前記第１バッファ区画の前記基板への鉛直投影を前記ソースプリセット領域の前記基板への鉛直投影と重ね合い、前記第２バッファ区画の前記基板への鉛直投影を前記ゲートプリセット領域及び前記ドレインプリセット領域の前記基板への鉛直投影と重ね合い、前記バッファ層内にイオンを注入し、前記第２バッファ区画におけるイオン注入濃度を前記第１バッファ区画におけるイオン注入濃度以上にし、前記ゲートプリセット領域を前記ソースプリセット領域と前記ドレインプリセット領域との間に位置させるステップと、を含み、
前記半導体層は、バリア層をさらに含み、
前記バリア層は、前記バッファ層よりもバンドギャップが大きく、
前記バリア層は、前記ソースプリセット領域から前記ドレインプリセット領域への方向に沿って、互いに連結される第１バリア区画及び第２バリア区画を含み、
前記第１バリア区画は、前記第１バッファ区画の前記基板から離れる一側に位置し、
前記第２バリア区画は、前記第２バッファ区画の前記基板から離れる一側に位置し、
半導体層を前記基板の一側に製造するステップは、
前記基板の一側に、前記バッファ層及び前記バリア層を順次に製造するステップと、
前記バリア層の前記基板から離れる一側において、前記バリア層及び前記バッファ層内に前記イオンを注入し、第２バリア層におけるイオン注入濃度を第１バリア層におけるイオン注入濃度以上にし、前記第２バリア層におけるイオン注入濃度を前記第２バッファ区画におけるイオン注入濃度よりも低くするステップと、を含むことを特徴とする製造方法。

【請求項14】

前記半導体層は、核生成層をさらに含み、
前記核生成層は、前記ソースプリセット領域から前記ドレインプリセット領域への方向に沿って、互いに連結される第１核生成区画及び第２核生成区画を含み、
前記第１核生成区画は、前記第１バッファ区画と前記基板との間に位置し、
前記第２核生成区画は、前記第２バッファ区画と前記基板との間に位置し、
半導体層を前記基板の一側に製造するステップは、
前記基板の一側に前記核生成層及び前記バッファ層を順次に製造するステップと、
前記バッファ層の前記基板から離れる一側において、前記バッファ層及び前記核生成層内に前記イオンを注入し、前記第２核生成区画におけるイオン注入濃度を前記第１核生成区画におけるイオン注入濃度以上にするステップと、を含むことを特徴とする請求項１３に記載の製造方法。

【請求項15】

半導体装置であって、
請求項１～１２のいずれか一項に記載のエピタキシャル構造を含み、
半導体層の前記基板から離れる一側に位置するゲート、ソース及びドレインをさらに含み、
前記ゲートは、前記ゲートプリセット領域に設置され、
前記ソースは、前記ソースプリセット領域に設置され、
前記ドレインは、前記ドレインプリセット領域に設置されることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施例は、半導体技術領域に関し、特に、半導体装置のエピタキシャル構造、製造方法及び半導体装置に関する。

【背景技術】

【0002】

半導体材料としての窒化ガリウムは、バンドギャップが大きく、電子の飽和ドリフト速度が高く、絶縁破壊電界強度が高く、熱伝導性が優れる等の特徴を有するため、現在の研究のホットスポットになっており、例えば、窒化ガリウムの高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）装置の製造に用いられる。

【0003】

リーク電流の低減と静電気(Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ)保護性能の向上は、ＧａＮ ＨＥＭＴ装置の最適化の重要な方向性である。従来技術では、通常、エピタキシャル成長中にバッファ層にドーピングまたはイオン注入を行ってバッファ層の比抵抗を高め、さらに、より高い破壊電圧とより低いリーク電流を実現する。しかしながら、静電気保護の向上の観点から、ゲート・ソース間のバッファ層の比抵抗を下げる必要がある。そのため、上記のリーク電流低減の技術案によれば、バッファ層全体は同一の高い比抵抗を有することになり、比抵抗及びＥＳＤ保護を向上させるという目標に反する。

【0004】

より高い破壊電圧とより低いリーク電流を実現しながら、半導体装置の静電気保護性能を向上させることが課題となっている。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施例は、半導体装置のエピタキシャル構造及びその製造方法、半導体装置を提供し、このエピタキシャル構造を適用する半導体装置は、高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備える。

【課題を解決するための手段】

【0006】

第１態様では、本発明の実施例は、半導体装置のエピタキシャル構造を提供し、基板と、基板の一側に位置する半導体層と、を含む。半導体層は、基板の一側に設置されるバッファ層を少なくとも含む。バッファ層は、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バッファ区画及び第２バッファ区画を含む。第１バッファ区画の基板への鉛直投影は、ソースプリセット領域の基板への鉛直投影と重なり合う。第２バッファ区画の基板への鉛直投影は、ゲートプリセット領域及びドレインプリセット領域の基板への鉛直投影と重なり合う。バッファ層内には、イオンが注入される。第２バッファ区画におけるイオン注入濃度は、第１バッファ区画におけるイオン注入濃度以上である。ゲートプリセット領域は、ソースプリセット領域とドレインプリセット領域との間に位置する。

【0007】

好ましくは、第２バッファ区画の比抵抗は、第１バッファ区画の比抵抗以上である。

【0008】

好ましくは、第１バッファ区画におけるイオン注入濃度Ｃ_１は、Ｃ_１＝０を満たす。第１バッファ区画の比抵抗ρ_１は、０．１Ω・ｃｍ≦ρ_１≦１００Ω・ｃｍを満たす。第２バッファ区画におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_２≦５×１０^１８ｃｍ^－３を満たす。第２バッファ区画の比抵抗ρ_２は、１０^５Ω・ｃｍ≦ρ_２≦１０^１０Ω・ｃｍを満たす。

【0009】

好ましくは、第１バッファ区画におけるイオン注入濃度Ｃ_１は、０＜Ｃ_１≦５×１０^１８ｃｍ^－３を満たす。第１バッファ区画の比抵抗ρ_１は、０．１Ω・ｃｍ≦ρ_１≦１０^１０Ω・ｃｍを満たす。第２バッファ区画におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_２≦５×１０^１８ｃｍ^－３を満たす。第２バッファ区画の比抵抗ρ_２は、１０^５Ω・ｃｍ≦ρ_２≦１０^１０Ω・ｃｍを満たす。

【0010】

好ましくは、半導体層は、バッファ層の基板から離れる一側に位置するバリア層をさらに含む。バリア層は、バッファ層よりもバンドギャップが大きい。バリア層は、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バリア区画及び第２バリア区画を含む。第１バリア区画の基板への鉛直投影は、ソースプリセット領域の基板への鉛直投影と重なり合う。第２バリア区画の基板への鉛直投影は、ゲートプリセット領域及びドレインプリセット領域の基板への鉛直投影と重なり合う。バリア層内には、イオンが注入される。第２バリア区画におけるイオン注入濃度は、第１バリア区画におけるイオン注入濃度以上である。

【0011】

好ましくは、第２バリア区画におけるイオン注入濃度は、第２バッファ区画におけるイオン注入濃度よりも低い。

【0012】

好ましくは、第２バリア区画の比抵抗は、第１バリア区画の比抵抗以上である。

【0013】

好ましくは、第１バリア区画におけるイオン注入濃度Ｃ_３は、Ｃ_３＝０を満たす。第１バリア区画の比抵抗ρ_３は、０．１Ω・ｃｍ≦ρ_３≦１００Ω・ｃｍを満たす。第２バリア区画におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_４≦５×１０^１６ｃｍ^－３を満たす。第２バリア区画の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_４≦１０^１０Ω・ｃｍを満たす。

【0014】

好ましくは、第１バリア区画におけるイオン注入濃度Ｃ_３は、０＜Ｃ_３≦５×１０^１６ｃｍ^－３を満たす。第１バリア区画の比抵抗ρ_３は、０．１Ω・ｃｍ≦ρ_３≦１０^１０Ω・ｃｍを満たす。第２バリア区画におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_４≦５×１０^１６ｃｍ^－３を満たす。第２バリア区画の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_４≦１０^１０Ω・ｃｍを満たす。

【0015】

好ましくは、半導体層は、基板とバッファ層との間に位置する核生成層をさらに含む。核生成層は、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１核生成区画及び第２核生成区画を含む。第１核生成区画は、第１バッファ区画と基板との間に位置する。第２核生成区画は、第２バッファ区画と基板との間に位置する。核生成層内には、イオンが注入される。第２核生成区画におけるイオン注入濃度は、第１核生成区画におけるイオン注入濃度以上である。

【0016】

好ましくは、第２核生成区画の比抵抗は、第１核生成区画の比抵抗以上である。

【0017】

好ましくは、第１核生成区画におけるイオン注入濃度Ｃ_５は、Ｃ_５＝０を満たす。第１核生成区画の比抵抗ρ_５は、０．１Ω・ｃｍ≦ρ_５≦１００Ω・ｃｍを満たす。第２核生成区画におけるイオン注入濃度Ｃ_６は、１×１０^１７ｃｍ^－３≦Ｃ_６≦５×１０^１８ｃｍ^－３を満たす。第２核生成区画の比抵抗ρ_６は、１０^５Ω・ｃｍ≦ρ_６≦１０^１０Ω・ｃｍを満たす。

【0018】

好ましくは、第１核生成区画におけるイオン注入濃度Ｃ_５は、０＜Ｃ_５≦５×１０^１８ｃｍ^－３を満たす。第１核生成区画の比抵抗ρ_５は、０．１Ω・ｃｍ≦ρ_５≦１０^１０Ω・ｃｍを満たす。第２核生成区画におけるイオン注入濃度Ｃ_６は、１×１０^１７ｃｍ^－３≦Ｃ_６≦５×１０^１８ｃｍ^－３を満たす。第２核生成区画の比抵抗ρ_６は、１０^５Ω・ｃｍ≦ρ_６≦１０^１０Ω・ｃｍを満たす。

【0019】

好ましくは、イオンは、ホウ素イオン、ヒ素イオン、ヘリウムイオン、ベリリウムイオン、マグネシウムイオン、アルゴンイオン、アルミニウムイオン、リンイオン、窒素イオン、酸素イオン、炭素イオン及び鉄イオンのうちの少なくとも１種を含む。

【0020】

第２態様では、本発明の実施例は、上記の態様に係るエピタキシャル構造を製造するための半導体装置のエピタキシャル構造の製造方法をさらに提供する。この製造方法は、基板を提供するステップと、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バッファ区画及び第２バッファ区画を含んで基板の一側に設置されるバッファ層を少なくとも含む半導体層を基板の一側に製造し、第１バッファ区画の基板への鉛直投影をソースプリセット領域の基板への鉛直投影と重ね合い、第２バッファ区画の基板への鉛直投影をゲートプリセット領域及びドレインプリセット領域の基板への鉛直投影と重ね合い、バッファ層内にイオンを注入し、第２バッファ区画におけるイオン注入濃度を第１バッファ区画におけるイオン注入濃度以上にし、ゲートプリセット領域をソースプリセット領域とドレインプリセット領域との間に位置させるステップと、を含む。

【0021】

好ましくは、半導体層は、バリア層をさらに含む。バリア層は、バッファ層よりもバンドギャップが大きい。バリア層は、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バリア区画及び第２バリア区画を含む。第１バリア区画は、第１バッファ区画の基板から離れる一側に位置する。第２バリア区画は、第２バッファ区画の基板から離れる一側に位置する。半導体層を基板の一側に製造するステップは、基板の一側には、バッファ層及びバリア層を順次に製造するステップと、バリア層の基板から離れる一側において、バリア層及びバッファ層内にイオンを注入し、第２バリア層におけるイオン注入濃度を第１バリア層におけるイオン注入濃度以上にし、第２バリア層におけるイオン注入濃度を第２バッファ区画におけるイオン注入濃度よりも低くするステップと、を含む。

【0022】

好ましくは、半導体層は、核生成層をさらに含む。核生成層は、ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１核生成区画及び第２核生成区画を含む。第１核生成区画は、第１バッファ区画と基板との間に位置する。第２核生成区画は、第２バッファ区画と基板との間に位置する。半導体層を基板の一側に製造するステップは、基板の一側に核生成層及びバッファ層を順次に製造するステップと、バッファ層の基板から離れる一側において、バッファ層及び核生成層内にイオンを注入し、第２核生成区画におけるイオン注入濃度を第１核生成区画におけるイオン注入濃度よりも高くするステップと、を含む。

【0023】

第３態様では、本発明の実施例は、半導体装置をさらに含み、第１態様に係るエピタキシャル構造を含む。半導体装置は、半導体層の基板から離れる一側に位置するゲート、ソース及びドレインをさらに含む。 ゲートは、ゲートプリセット領域に設置される。ソースは、ソースプリセット領域に設置される。ドレインは、ドレインプリセット領域に設置される。

【0024】

本発明の実施例に係る半導体装置のエピタキシャル構造では、バッファ層の領域によってイオン注入濃度が異なり、ゲートプリセット領域とドレインプリセット領域との間のバッファ層（すなわち、第２バッファ区画）のイオン注入濃度が比較的高いため、第２バッファ区画の比抵抗を高めることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の破壊電圧を増大させて半導体装置のリーク電流を低減させることができる。また、ゲートプリセット領域とソースプリセット領域との間のバッファ層（すなわち、第１バッファ区画）のイオン濃度が比較的低い（ゼロであってもよい）ため、第１バッファ区画に低い比抵抗を持たせることがでる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の静電気保護性能を向上させることができ、このエピタキシャル構造を適用した半導体装置に高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備えさせる。

【図面の簡単な説明】

【0025】

【図1】本発明の実施例に係る半導体装置のエピタキシャル構造の構成を示す図である。

【図2】本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。

【図3】本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。

【図4】本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。

【図5】本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。

【図6】本発明の実施例に係る半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。

【図7】本発明の実施例に係る他の半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。

【図8】本発明の実施例に係る他の半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。

【図9】本発明の実施例に係る他の半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。

【図10】本発明の実施例に係る半導体装置の構成を示す図である。

【図11】本発明の実施例に係る他の半導体装置の構成を示す図である。

【発明を実施するための形態】

【0026】

以下、図面と実施例を参照しながら本発明を詳細に説明する。なお、ここで説明される具体的な実施例は、本発明を解釈するためのものに過ぎず、本発明に対する限定ではないことを理解されたい。また、説明の便宜上、図面においては、本発明に関連する一部のみを示しており、全ての構造を示すものではない。

【0027】

図１は、本発明の実施例に係る半導体装置のエピタキシャル構造の構成を示す図である。図１を参照し、本発明の実施例に係る半導体装置のエピタキシャル構造１０は、基板１と、基板１の一側に位置する半導体層２と、を含む。半導体層２は、基板１の一側に設置されるバッファ層２２を少なくとも含む。バッファ層２２は、ソースプリセット領域３からドレインプリセット領域５への方向に沿って、互いに連結される第１バッファ区画２２１及び第２バッファ区画２２２を含み、第１バッファ区画２２１の基板１への鉛直投影は、ソースプリセット領域３の基板１への鉛直投影と重なり合い、第２バッファ区画２２２の基板１への鉛直投影は、ゲートプリセット領域４及びドレインプリセット領域５の基板１への鉛直投影と重なり合う。バッファ層２２内には、イオンが注入され、第２バッファ区画２２２におけるイオン注入濃度は、第１バッファ区画２２１におけるイオン注入濃度よりも高い。ゲートプリセット領域４は、ソースプリセット領域３とドレインプリセット領域５との間に位置する。

【0028】

本発明の実施例に係るエピタキシャル構造１０は、半導体装置の製造に用いられ、具体的に、このエピタキシャル構造１０上に二次成長によりヘテロ接合構造が形成されるとともに、ヘテロ接合構造の基板から離れる一側にゲート、ソース及びドレインが形成されて半導体装置の製造を完成させることが可能である。なお、ソースは、上記ソースプリセット領域３に設置され、ゲートは、上記ゲートプリセット領域４に設置され、ドレインは、上記ドレインプリセット領域５に設置される。

【0029】

半導体装置においては、ゲートとドレインとの間は最高電圧を受ける必要がある。そのため、ゲートからドレイン側までの半導体層に高比抵抗領域が形成される必要があるが、ゲートとソースとの間の半導体層に低比抵抗を維持してより優れた静電気保護性能を得る必要がある。したがって、半導体装置に高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備えさせるために、本発明の実施例に係るエピタキシャル構造では、バッファ層２２の領域を分割してイオンを注入することで、領域の異なるバッファ層２２に異なる比抵抗を与え、さらに、このエピタキシャル構造を適用する半導体装置に高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備えさせる。

【0030】

具体的には、第２バッファ区画２２２におけるイオン注入濃度が第１バッファ区画２２１におけるイオン注入濃度よりも高いため、第２バッファ区画２２２の比抵抗は、第１バッファ区画２２１の比抵抗よりも大きい。第１バッファ区画２２１は、ゲートプリセット領域４とソースプリセット領域３との間の領域に対応することで、高度な静電気保護性能によるゲートプリセット領域４とソースプリセット領域３との間の低比抵抗への要求を満たすことができる。第２バッファ区画２２２は、ゲートプリセット領域４とドレインプリセット領域５との間の領域に対応することで、高破壊電圧及び低リーク電流による高比抵抗への要求を満たすことができる。

【0031】

例示的には、第１バッファ区画２２１と第２バッファ区画２２２との境界線は、ゲートプリセット領域４からソースプリセット領域３に向けて所定距離離れた箇所に位置してもよく、例示的には、この境界線とゲートプリセット領域４との距離は、０～１００ｎｍであってもよい。

【0032】

なお、半導体装置の静電気保護性能に影響を及ぼさなければ、第１バッファ区画２２１内には、低濃度のイオンが注入されてもよいし、イオンが注入されなくてもよい。

【0033】

さらに、なお、図１及び後続の図面の同一膜層には、充填された部分がイオン注入を示し、充填されない部分がイオン未注入を示す。

【0034】

好ましくは、基板１の材料は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムガリウム、窒化アルミニウムインジウムガリウム、インジウムリン、ガリウム砒素、炭化珪素、ダイヤモンド、サファイア、ゲルマニウム及びシリコンのうちの１種または複数種の組み合わせであってもよいし、ＩＩＩ族窒化物を成長させることが可能な他の材料であってもよい。

【0035】

本発明の実施例に係る半導体装置のエピタキシャル構造では、バッファ層の領域によってイオン注入濃度が異なり、ゲートプリセット領域とドレインプリセット領域との間のバッファ層（すなわち、第２バッファ区画）のイオン注入濃度が比較的高いため、第２バッファ区画の比抵抗を高めることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の破壊電圧を増大させて半導体装置のリーク電流を低減させることができる。また、ゲートプリセット領域とソースプリセット領域との間のバッファ層（すなわち、第１バッファ区画）のイオン濃度が比較的低い（ゼロであってもよい）ため、第１バッファ区画に低い比抵抗を持たせることがでる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の静電気保護性能を向上させることができ、半導体装置に高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備えさせる。

【0036】

上記の実施例を基に、以下、エピタキシャル構造の構成をさらに詳細に説明する。

【0037】

好ましくは、第１バッファ区画２２１におけるイオン注入濃度Ｃ_１は、Ｃ_１＝０を満たす。第１バッファ区画２２１の比抵抗ρ_１は、０．１Ω・ｃｍ≦ρ_１≦１００Ω・ｃｍを満たす。第２バッファ区画２２２におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_２≦５×１０^１８ｃｍ^－３を満たす。第２バッファ区画２２２の比抵抗ρ_２は、１０^５Ω・ｃｍ≦ρ_２≦１０^１０Ω・ｃｍを満たす。

【0038】

本実施例では、第１バッファ区画２２１にイオンが注入されないため、第１バッファ区画２２１に低比抵抗をそのまま持たせて静電気保護性能をより向上させ、第２バッファ区画２２２にイオンが注入されるため、高比抵抗を有し、半導体装置の高破壊電圧及び低リーク電流を実現する。

【0039】

好ましくは、第１バッファ区画２２１におけるイオン注入濃度Ｃ_１は、第２バッファ区画２２２におけるイオン注入濃度Ｃ_２以下である。具体的には、第１バッファ区画２２１におけるイオン注入濃度Ｃ_１は、０＜Ｃ_１≦５×１０^１８ｃｍ^－３を満たす。第１バッファ区画２２１の比抵抗ρ_１は、０．１Ω・ｃｍ≦ρ_１≦１０^１０Ω・ｃｍを満たす。第２バッファ区画２２２におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_２≦５×１０^１８ｃｍ^－３を満たす。第２バッファ区画２２２の比抵抗ρ_２は、１０^５Ω・ｃｍ≦ρ_２≦１０^１０Ω・ｃｍを満たす。

【0040】

本実施例では、第１バッファ区画２２１及び第２バッファ区画２２２には、いずれもイオンが注入され、第１バッファ区画２２１におけるイオン注入濃度Ｃ_１が第２バッファ区画２２２におけるイオン注入濃度Ｃ_２以下であることで、第１バッファ区画２２１の比抵抗を第２バッファ区画２２２の比抵抗以下にすることができ、半導体装置の高破壊電圧及び低リーク電流を実現する。

【0041】

図２は、本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。図２を参照し、半導体装置のエピタキシャル構造１０は、基板１と、基板１の一側に位置する半導体層２と、を含む。半導体層２は、基板１の一側に積層して設置されるバッファ層２２及びバリア層２３を少なくとも含む。バリア層２３は、バッファ層２２よりもバンドギャップが大きく、少なくとも、バッファ層２２及びバリア層２３には、イオンが注入され、バリア層２３におけるイオン注入濃度は、バッファ層２２におけるイオン注入濃度よりも低い。

【0042】

本実施例では、第２バッファ区画２２２におけるイオン注入濃度は、第１バッファ区画２２１におけるイオン注入濃度と同じである。

【0043】

好ましくは、第１バッファ区画２２１の比抵抗ρ_１及び第２バッファ区画２２２の比抵抗ρ_２は、０．１Ω・ｃｍ≦ρ_１＝ρ_２≦１０^１０Ω・ｃｍを満たす。第１バッファ区画２２１におけるイオン注入濃度Ｃ_１及び第２バッファ区画２２２におけるイオン注入濃度Ｃ_２は、１×１０^１７ｃｍ^－３≦Ｃ_１＝Ｃ_２≦５×１０^１８ｃｍ^－３を満たす。

【0044】

より好ましくは、バリア層２３の材料は、Ａｌ_ｘＧａ_{（１－ｘ）}Ｎを含む。なお、０．８≦ｘ≦１。第１バリア区画２３１におけるイオン注入濃度Ｃ_３及び第２バリア区画２３２におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_３＝Ｃ_４≦５×１０^１６ｃｍ^－３を満たす。第１バリア区画２３１の比抵抗ρ_３及び第２バリア区画２３２の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_３＝ρ_４≦１０^１０Ω・ｃｍを満たす。

【0045】

本実施例では、バリア層２３におけるＡｌ成分をバッファ層２２におけるＡｌ成分よりも高くして、バリア層２３のバンドギャップをバッファ層２２のバンドギャップよりも大きくすることで、上記より低い濃度のイオンをバッファ層２２に注入するだけで、上記の十分高い比抵抗を得ることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置のリーク電流を低減させながら、電子移動度を保証することができる。

【0046】

図３は、本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。図３を参照し、好ましくは、半導体層２は、バッファ層２２の基板１から離れる一側に位置するバリア層２３をさらに含む。バリア層２３は、バッファ層２２よりもバンドギャップが大きい。バリア層２３は、ソースプリセット領域３からドレインプリセット領域５への方向に沿って、互いに連結される第１バリア区画２３１及び第２バリア区画２３２を含む。第１バリア区画２３１は、第１バッファ区画２２１の基板１から離れる一側に位置し、第２バリア区画２３２は、第２バッファ区画２２２の基板１から離れる一側に位置する。バリア層２３内には、イオンが注入される。第２バリア区画２３２におけるイオン注入濃度は、第１バリア区画２３１におけるイオン注入濃度よりも高く、かつ、第２バリア区画２３２におけるイオン注入濃度は、第２バッファ区画２２２におけるイオン注入濃度よりも低い。

【0047】

図３に示すように、本実施例では、同様に、バリア層２３の領域を分割してイオンを注入することで、このエピタキシャル構造を半導体装置に適用する場合、高破壊電圧及び低リーク電流を実現しながら、半導体装置の静電気保護性能を向上させることができる。具体的な理由については、上記の通りであるため、ここで説明を省略する。また、本実施例では、バリア層２３の設置により、２次元電子ガスの移動度をさらに保証することができる。

【0048】

具体的には、半導体装置におけるヘテロ接合構造は、通常、チャンネル層及び障壁層を含み、障壁層は、チャンネル層のエピタキシャル構造から離れる一側に位置し、チャンネル層の障壁層に近接する一側には、２次元電子ガス２ＤＥＧが形成され、チャンネル層により、２次元電子ガス２ＤＥＧの移動のためのチャンネルが与えられる。通常、チャンネル層には、リーク電流も存在する。チャンネル層内にイオンが注入されることができないので、チャンネル層のリーク電流を低減させるために、通常、チャンネル層の厚さを薄くする必要がある。図１に示すエピタキシャル構造を用いて半導体装置を製造する場合、チャンネル層の厚さを薄くすると、バッファ層２２を２次元電子ガスに近づけ、第２バッファ区画２２２におけるイオン注入濃度が比較的高いため、高濃度のイオンは、２次元電子ガスにおける電子移動度を低くし、半導体装置の性能に影響を及ぼす。

【0049】

このような問題を回避するために、本実施例は、他のエピタキシャル構造を提供し、バッファ層２２にバリア層２３を増設することで、バリア層２３によって障壁層とバッファ層とを隔離させる。また、バリア層２３のバンドキャップがより大きいため、バッファ層２２に比べて、イオンを注入する場合、バリア層２３（第２バリア区画２３２）に対して比較的低い濃度（イオン量）のイオンを注入するだけで、十分に高い比抵抗を得ることができ、上記の有益な効果を実現しながら、２次元電子ガスにおける電子移動度の低下を回避することができる。

【0050】

また、バッファ層２２内に注入されたイオンは、通常、遊離状態にあるため、バリア層２３の設置によって２次元電子ガスとバッファ層２２とを隔離させることで、その後にエピタキシャル構造１０にヘテロ接合構造を成長させる場合、バッファ層２２におけるイオンのチャンネル層への進入をさらに防止することができる。

【0051】

さらに、本実施例では、第２バリア区画２３２におけるイオン注入濃度は、第２バッファ区画２２２におけるイオン注入濃度に比べて低いため、２次元電子ガスの移動度への影響が小さい。そのため、本発明の実施例に係るエピタキシャル構造を用いて半導体装置を製造する場合は、チャンネル層の厚さをさらに薄くし、チャンネル層のリーク電流を低減させる。

【0052】

より好ましくは、バッファ層２２の材料は、Ａｌ_ｘＧａ_{（１－ｘ）}ＮまたはＩｎ_ｘＧａ_{（１－ｘ）}Ｎを含む。なお、０ｘ≦０．５。バリア層２３の材料は、Ａｌ_ｘＧａ_{（１－ｘ）}Ｎを含む。なお、０．８≦ｘ≦１。ｘの値によって、バッファ層２２は、ＧａＮまたはＡｌＧａＮまたはＩｎＧａＮであってもよい。通常、バッファ層２２は、比抵抗が小さいため、比較的高いイオン注入濃度でその比抵抗を高める必要がある。

【0053】

より好ましくは、第１バリア区画２３１におけるイオン注入濃度Ｃ_３は、Ｃ_３＝０を満たす。第１バリア区画２３１の比抵抗ρ_３は、０．１Ω・ｃｍ≦ρ_３≦１００Ω・ｃｍを満たす。第２バリア区画２３２におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_４≦５×１０^１６ｃｍ^－３を満たす。第２バリア区画２３２の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_４≦１０^１０Ω・ｃｍを満たす。

【0054】

より好ましくは、第１バリア区画２３１におけるイオン注入濃度Ｃ_３は、０＜Ｃ_３≦５×１０^１６ｃｍ^－３を満たす。第１バリア区画２３１の比抵抗ρ_３は、０．１Ω・ｃｍ≦ρ_３≦１０^１０Ω・ｃｍを満たす。

【0055】

第２バリア区画２３２におけるイオン注入濃度Ｃ_４は、１×１０^１５ｃｍ^－３≦Ｃ_４≦５×１０^１６ｃｍ^－３を満たす。第２バリア区画２３２の比抵抗ρ_４は、１０^５Ω・ｃｍ≦ρ_４≦１０^１０Ω・ｃｍを満たす。

【0056】

本実施例では、バリア層２３におけるＡｌ成分をバッファ層２２におけるＡｌ成分よりも高くして、バリア層２３のバンドギャップをバッファ層２２のバンドギャップよりも大きくすることで、上記より低い濃度のイオンをバッファ層２２に注入するだけで、上記の十分高い比抵抗を得ることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合は、電子移動度を保証することができる。

【0057】

また、本実施例では、第１バリア区画２３１にイオンが注入されないか、または第１バリア区画２３１のイオン注入濃度を第２バリア区画２３２のイオン注入濃度よりも低くすることで、第１バリア区画２３１に低比抵抗をそのまま持たせることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の静電気保護性能をより向上させることができる。第２バリア区画２３２にイオンが注入されることで高比抵抗を得ることになる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置は高破壊電圧及び低リーク電流を得ることができる。

【0058】

図４は、本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。図４を参照し、好ましくは、半導体層２は、基板１とバッファ層２２との間に位置する核生成層２１をさらに含む。核生成層２１は、ソースプリセット領域３からドレインプリセット領域５への方向に沿って、互いに連結される第１核生成区画２１１及び第２核生成区画２１２を含む。第１核生成区画２１１は、第１バッファ区画２２１と基板１との間に位置し、第２核生成区画２１２は、第２バッファ区画２２２と基板１との間に位置する。核生成層２１内には、イオンが注入され、第２核生成区画２１２におけるイオン注入濃度は、第１核生成区画２１１におけるイオン注入濃度よりも高い。

【0059】

核生成層２１の設置により、基板１及びバッファ層２２の結晶格子を一致させることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、エピタキシャル構造の上方のヘテロ接合構造の結晶品質や表面形状、電気性質等のパラメータを最適化することができる。なお、通常、核生成層２１のリーク電流が低いため、核生成層２１にイオンが注入されてもよいし、イオンが注入されなくてもよいが、本発明の実施例はこれらに限定されない。

【0060】

本実施例では、核生成層２１の領域を分割してインクを注入することで、核生成層２１のリーク電流をさらに低減させることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置は高破壊電圧を得ながら、半導体装置の静電気保護性能を向上させることもできる。具体的な理由については、上記の通りであるため、ここで説明を省略する。

【0061】

より好ましくは、核生成層２１の材料は、Ａｌ_ｘＧａ_{（１－ｘ）}Ｎを含む。なお、０．５≦ｘ≦１。第１核生成区画２１１におけるイオン注入濃度Ｃ_５は、Ｃ_５＝０を満たす。第１核生成区画２１１の比抵抗ρ_５は、０．１Ω・ｃｍ≦ρ_５≦１００Ω・ｃｍを満たす。第２核生成区画２１２におけるイオン注入濃度Ｃ_６は、１×１０^１７ｃｍ^－３≦Ｃ_６≦５×１０^１８ｃｍ^－３を満たす。第２核生成区画２１２の比抵抗ρ_６は、１０^５Ω・ｃｍ≦ρ_６≦１０^１０Ω・ｃｍを満たす。

【0062】

より好ましくは、第１核生成区画２１１におけるイオン注入濃度Ｃ_５は、０＜Ｃ_５≦５×１０^１８ｃｍ^－３を満たす。第１核生成区画２１１の比抵抗ρ_５は、０．１Ω・ｃｍ≦ρ_５≦１０^１０Ω・ｃｍを満たす。第２核生成区画２１２におけるイオン濃度Ｃ_６は、１×１０^１７ｃｍ^－３≦Ｃ_６≦５×１０^１８ｃｍ^－３を満たす。第２核生成区画２１２の比抵抗ρ_６は、１０^５Ω・ｃｍ≦ρ_６≦１０^１０Ω・ｃｍを満たす。

【0063】

本実施例では、第１核生成区画２１１にイオンが注入されないか、または第１核生成区画２１１のイオン注入濃度を第２核生成区画２１２のイオン注入濃度よりも低くすることで、第１核生成区画２１１に低比抵抗をそのまま持たせ、静電気保護性能をより向上させることができる。第２核生成区画２１２にイオンが注入されることで高比抵抗率を得て、半導体装置の高破壊電圧及び低リーク電流を実現する。

【0064】

上記をまとめると、上記の実施例により、エピタキシャル構造を詳細に説明した。これに対して、以下の通りの説明が必要である。
１．他の実施例では、半導体層は、核生成層、バッファ層及びバリア層を同時に含み、核生成層、バッファ層及びバリア層（及び基板）の領域を分割してイオンを注入してもよいが、本発明の実施例はこれに限定されない。
２．上記実施例では、半導体層における２層以上の膜層の領域を分割してイオンを注入する場合、各膜層の境界線が同じであることを例示することで、イオン注入プロセスをより簡単かつ効率的である。また、例示的には、図５は、本発明の実施例に係る他の半導体装置のエピタキシャル構造の構成を示す図である。図５では、半導体層は、基板の一側に積層して設置される核形成層、バッファ層及びバリア層を含むことを例示する。図５を参照し、好ましくは、エピタキシャル構造のうちの、基板側から最も離れる半導体層、例えば、図３または図５のバリア層及び図４のバッファ層は、濃度の異なるイオン注入領域の境界線がゲートプリセット領域４により近接することを満たせれば、第１核生成区画２１１と第２核生成区画２１２との境界線、第１バッファ区画２２１と第２バッファ区画２２２との境界線、及び第１バリア区画２３１と第２バリア区画２３２との境界線は一致しなくてもよい。好ましくは、イオンは、ホウ素イオン、ヒ素イオン、ヘリウムイオン、ベリリウムイオン、マグネシウムイオン、アルゴンイオン、アルミニウムイオン、リンイオン、窒素イオン、酸素イオン、炭素イオン、及び鉄イオンのうちの少なくとも一種を含む。

【0065】

バッファ層２２（とバリア層２３、核形成層２１及び基板１）に上記の例の少なくとも一種を注入することで、対応する膜層の比抵抗を向上させて半導体装置のリーク電流を低減させることができる。

【0066】

より好ましくは、バリア層２３，バッファ層２２及び核形成層２１に注入されるイオンの種類は同じである。このような設置によれば、製造の難易度を下げて生産効率を向上させることができる。

【0067】

同一の発明構想により、本発明の実施例は、上記のいずれかの実施例に係るエピタキシャル構造を製造するための半導体装置のエピタキシャル構造の製造方法をさらに提供する。図６は、本発明の実施例に係る半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。図６を参照し、この製造方法は、以下の通りのステップを含む。
Ｓ１０１：基板を提供する。
Ｓ１０２：ソースプリセット領域からドレインプリセット領域への方向に沿って、互いに連結される第１バッファ区画及び第２バッファ区画を含んで基板の一側に設置されるバッファ層を少なくとも含む半導体層を基板の一側に製造し、第１バッファ区画の基板への鉛直投影をソースプリセット領域の基板への鉛直投影と重ね合い、第２バッファ区画の基板への鉛直投影をゲートプリセット領域及びドレインプリセット領域の基板への鉛直投影と重ね合い、バッファ層内にイオンを注入し、第２バッファ区画におけるイオン注入濃度を第１バッファ区画におけるイオン注入濃度よりも高くし、ゲートプリセット領域をソースプリセット領域とドレインプリセット領域との間に位置させる。

【0068】

本発明の実施例に係る製造方法では、バッファ層の領域を分割してイオンを注入して、ゲートプリセット領域とドレインプリセット領域との間のバッファ層（すなわち、第２バッファ区画）に高濃度のイオンを注入することで、第２バッファ区画の比抵抗を高めることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の破壊電圧を増大させて半導体層装置のリーク電流を低減させることができる。また、ゲートプリセット領域とソースプリセット領域との間のバッファ層（すなわち、第１バッファ区画）に低濃度のイオンを注入するか、またはイオンを注入しないことで、第１バッファ区画に比較的低い比抵抗を持たせることができる。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置の静電気保護性能を向上させ、このエピタキシャル構造を適用した半導体装置に、高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備えさせる。

【0069】

上記を基にして、以下、エピタキシャル構造の具体的な構造に合わせてエピタキシャル構造の製造方法をより詳細に説明する。エピタキシャル構造における各膜層の材料やイオン注入濃度などのパラメータについては、上記の内容を参照するので、ここで詳細な説明を省略する。

【0070】

図３に示す構造では、半導体層２は、バッファ層２２よりもバンドギャップが大きいバリア層２３をさらに含む。バリア層２３は、ソースプリセット領域３からドレインプリセット領域５への方向に沿って、互いに連結される第１バリア区画２３１及び第２バリア区画２３２を含む。第１バリア区画２３１は、第１バッファ区画２２１の基板１から離れる一側に位置し、第２バリア区画２３２は、第２バッファ区画２２２の基板１から離れる一側に位置する。この場合、図７に示す製造方法によりこのエピタキシャル構造を製造してもよい。

【0071】

図７は、本発明の実施例に係る他の半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。図７を参照し、この製造方法は、以下の通りのステップを含む。
Ｓ２０１：基板を提供する。
Ｓ２０２：基板の一側には、バッファ層及びバリア層を順次に製造する。
Ｓ２０３：バリア層の基板から離れる一側において、バリア層及びバッファ層内にイオンを注入し、第２バリア層におけるイオン注入濃度を第１バリア層におけるイオン注入濃度よりも高くし、第２バッファ区画におけるイオン注入濃度を第１バッファ区画におけるイオン注入濃度よりも高くし、第２バリア層におけるイオン注入濃度を第２バッファ区画におけるイオン注入濃度よりも低くする。

【0072】

なお、本実施例では、同一プロセスにおいてバリア層及びバッファ層へのイオン注入を行うことを例示した。他の実施例では、まず、バッファ層を製造してバッファ層にイオンを注入し、次に、バリア層を製造してバリア層にイオンを注入してもよく、当業者は自分で設定することが可能である。

【0073】

本実施例に係る製造方法では、バッファ層の基板から離れる一側にバリア層を製造するとともに、バリア層の領域を分割してイオンを注入する。こうすることで、このエピタキシャル構造を半導体装置に適用する場合、半導体装置は、高破壊電圧、低リーク電流及び高度な静電気保護性能を兼ね備えながら、２次元電子ガスにおける電子移動度への影響を回避することができる。

【0074】

図２に示す構造では、半導体層２は、バッファ層２２よりもバンドギャップが大きいバリア層２３をさらに含む。バリア層２３は、ソースプリセット領域３からドレインプリセット領域５への方向に沿って、互いに連結される第１バリア区画２３１及び第２バリア区画２３２を含む。第１バリア区画２３１は、第１バッファ区画２２１の基板１から離れる一側に位置し、第２バリア区画２３２は、第２バッファ区画２２２の基板１から離れる一側に位置する。第２バリア区画におけるイオン注入濃度は、第１バリア区画２３１におけるイオン注入濃度と同じである。第２バッファ区画２２２におけるイオン注入濃度は、第１バッファ区画２２１におけるイオン注入濃度と同じであり、かつ、第２バリア区画２３２におけるイオン注入濃度は、第２バッファ区画２２２におけるイオン注入濃度よりも低い。この場合は、第２バリア区画２３２におけるイオン注入濃度を、第１バリア区画２３１におけるイオン注入濃度と同じまたはほぼ同じにし、第２バッファ区画２２２におけるイオン注入濃度を、第１バッファ区画２２１におけるイオン注入濃度と同じまたはほぼ同じにし、かつ、第２バリア区画２３２におけるイオン注入濃度を、第２バッファ区画２２２におけるイオン注入濃度よりも低くすることで、前の実施例の製造方法と異なる。

【0075】

図４に示す構造では、半導体層２は、核生成層２１をさらに含む。核生成層２１は、ソースプリセット領域３からドレインプリセット領域５への方向に沿って、互いに連結される第１核生成区画２１１及び第２核生成区画２１２を含む。第１核生成区画２１１は、第１バッファ区画２２１と基板１との間に位置する。第２核生成区画２１２は、第２バッファ区画２２２と基板１との間に位置する。この場合、図８に示す製造方法によりこのエピタキシャル構造を製造してもよい。

【0076】

図８は、本発明の実施例に係る他の半導体装置のエピタキシャル構造の製造方法を示すフローチャートである。図８を参照し、この製造方法は、以下の通りのステップを含む。
Ｓ３０１：基板を提供する。
Ｓ３０２：基板の一側には、核生成層及びバッファ層を順次に製造する。
Ｓ３０３：バッファ層の基板から離れる一側において、バッファ層及び核生成層内にイオンを注入し、第２バッファ区画におけるイオン注入濃度を第１バッファ区画におけるイオン注入濃度よりも高くし、第２核生成区画におけるイオン注入濃度を第１核生成区画におけるイオン注入濃度よりも高くする。

【0077】

なお、本実施例では、同一プロセスにおいてバッファ層及び核生成層へのイオン注入を行うことを例示した。他の実施例では、バッファ層と核生成層へのイオン注入をそれぞれ行ってもよいが、本発明の実施例はこれらに限定されない。

【0078】

図５に示す構造では、半導体層は、核生成層２１をさらに含む。核生成層２１には、イオンが注入される。この場合、図９に示す製造方法によりこのエピタキシャル構造を製造してもよい。図９を参照し、この製造方法は、以下の通りのステップを含む。
Ｓ４０１：基板を提供する。
Ｓ４０２：基板の一側には、核生成層、バッファ層及びバリア層を順次に製造する。
Ｓ４０３：バリア層の基板から離れる一側において、バリア層、バッファ層及び核生成層にイオンを注入する。

【0079】

本実施例では、同一プロセスにおいてバリア層、バッファ層及び核生成層へのイオン注入を行うことを例示した。他の実施例では、図９に示す製造方法を参照して核生成層、バッファ層及びバリア層へのイオン注入を順次に行ってもよいが、本発明の実施例はこれらに限定されない。

【0080】

同一の発明構想により、本発明の実施例は、半導体装置をさらに提供する。図１０は、本発明の実施例に係る半導体装置の構成を示す図である。図１１は、本発明の実施例に係る他の半導体装置の構成を示す図である。図１０または図１１を参照し、半導体装置１００は、上記の実施例に係るエピタキシャル構造１０を含み、エピタキシャル構造１０の基板１から離れる一側に位置するヘテロ接合構造２４、ヘテロ接合構造２４の基板１から離れる一側に位置するゲート４１，ソース３１及びドレイン５１をさらに含む。ゲート４１は、ゲートプリセット領域に設置され、ソース３１は、ソースプリセット領域に設置され、ドレイン５１は、ドレインプリセット領域に設置される。

【0081】

なお、図１０を参照し、ヘテロ接合構造２４は、チャンネル層２４１及び障壁層２４２を含む。障壁層２４２は、チャンネル層２４１のエピタキシャル構造１０から離れる一側に位置する。チャンネル層２４１の障壁層２４２に近接する一側には、２次元電子ガス２ＤＥＧが形成される。

【0082】

好ましくは、ソース３１，ドレイン５１は、ヘテロ接合構造２４とオーミック接触し、ゲート４１は、ヘテロ接合構造２４とショットキー接触する。好ましくは、ソース３１及びドレイン５１の材質は、Ｎｉ、Ｔｉ、Ａｌ、Ａｕ等の金属のうちの１種または複数種の組み合わせであってもよく、ゲート４１の材質は、Ｎｉ、Ｐｔ、Ｐｂ、Ａｕ等の金属のうちの１種または複数種の組み合わせであってもよい。

【0083】

なお、本発明の実施例は、半導体装置のエピタキシャル構造の設計の角度により、半導体装置の信頼性を改善する。前記半導体装置は、高圧大電流環境下でのハイパワーの窒化ガリウムの高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、絶縁基板上のシリコン（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）構造のトランジスタ、ガリウムヒ素 (ＧａＡｓ) ベースのトランジスタと金属酸化層半導体電界効果トランジスタ (Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ)、金属絶縁層半導体電界効果トランジスタ （Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ)、ダブルヘテロ接合電界効果トランジスタ (Ｄｏｕｂｌｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＤＨＦＥＴ)、接合型電界効果トランジスタ (Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ)、金属半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）、金属絶縁層半導体ヘテロ接合電界効果トランジスタ (Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＨＦＥＴ)、または他の電界効果トランジスタを含んでもよいが、これらに限定されない。

【0084】

なお、上述したのは本発明の好ましい実施例及び運用される技術原理に過ぎず。当業者であれば理解されるように、本発明はここで述べた特定する実施例に限定されるものではなく、当業者であれば本発明の保護範囲から逸脱することなく、様々な明らかな変化、再調整及び代替を行うことができる。したがって、上記実施例によって本発明をより詳細に説明したが、本発明は上記実施例に限定されるものではなく、本発明の構想から逸脱することなく、さらに多くの他の等価実施例を含むことができ、本発明の保護範囲は添付する特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】