特許 7518408 半導体テスト装置及び半導体テスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-09

(45)【発行日】2024-07-18

(54)【発明の名称】半導体テスト装置及び半導体テスト方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240710BHJP

   H01L 21/822 20060101ALI20240710BHJP

   H01L 27/04 20060101ALI20240710BHJP

   G06F 11/22 20060101ALI20240710BHJP

【ＦＩ】

G01R31/28 V

H01L27/04 T

H01L27/04 E

G06F11/22 610

【請求項の数】 13

(21)【出願番号】P 2022132771

(22)【出願日】2022-08-23

(65)【公開番号】P2024030167

(43)【公開日】2024-03-07

【審査請求日】2023-01-25

(73)【特許権者】

【識別番号】391016358

【氏名又は名称】東芝情報システム株式会社

(74)【代理人】

【識別番号】100156199

【弁理士】

【氏名又は名称】神崎 真

(74)【代理人】

【識別番号】100124497

【弁理士】

【氏名又は名称】小倉 洋樹

(74)【代理人】

【識別番号】100074147

【弁理士】

【氏名又は名称】本田 崇

(72)【発明者】

【氏名】八重沢 勝美

(72)【発明者】

【氏名】奥村 優也

【審査官】田口 孝明

(56)【参考文献】

【文献】特開２０００－００９８００（ＪＰ，Ａ）

【文献】特開２００５－２６８５８３（ＪＰ，Ａ）

【文献】特開平０２－０３８９７９（ＪＰ，Ａ）

【文献】特開２００９－０９２５２９（ＪＰ，Ａ）

【文献】特開２００１－３０８２７７（ＪＰ，Ａ）

【文献】国際公開第１９９８／０５５９２６（ＷＯ，Ａ１）

【文献】米国特許第０７３８３４７８（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

ＩＰＣ Ｇ０１Ｒ ３１／２８－３１／３１９３、

Ｇ０６Ｆ １１／２２－１１／２７７、

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体装置に対するシリアル信号入力によるテストに用いる第１の電極パッドを含む複数の電極パッドと、
前記複数の電極パッド間を縦続接続する信号ラインと、
前記信号ラインにそれぞれ設けられた複数の開閉スイッチと、
前記複数の電極パッドのそれぞれに接続される複数の入力ライン及び複数の出力ラインと、
前記入力ラインに設けられた複数の入力ゲート及び前記出力ラインに設けられた複数の出力ゲートと、
前記複数の電極パッドと前記半導体装置の半導体本体部の間に設けられ、前記入力ゲートから到来する信号を保持する複数の入力データレジスタと、前記出力ゲートへ出力する信号を保持する複数の出力データレジスタと、を備えたポート回路と、
前記開閉スイッチの開閉制御と、前記入力ゲートの開閉制御と、前記出力ゲートの開閉制御とを行うと共に、前記第１の電極パッドにプローブピンを立てて、前記ポート回路との間で行う信号の送受結果検出を行って前記入力ラインと前記出力ラインにおける不具合の有無を検出するテストメイン回路と、
を具備することを特徴とする半導体テスト装置。

【請求項2】

前記テストメイン回路は、前記送受結果検出において、前記第１の電極パッドから入力され 前記ポート回路へ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出する
ことを特徴とする請求項１に記載の半導体テスト装置。

【請求項3】

前記テストメイン回路は、前記送受結果検出において、前記第１の電極パッドから入力され 前記ポート回路の前記入力データレジスタへ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路の前記出力データレジスタから前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出する
ことを特徴とする請求項１に記載の半導体テスト装置。

【請求項4】

前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられていることを特徴とする請求項１または２に記載の半導体テスト装置。

【請求項5】

前記入力ゲートはオアゲートにより構成され、前記出力ゲートは３ステートバッファにより構成されることを特徴とする請求項１または２に記載の半導体テスト装置。

【請求項6】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられており、
前記第１の電極パッドと前記第２の電極パッド間に前記第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に前記第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に前記第３の開閉スイッチを設け、
前記テストメイン回路は、前記第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチを全て閉成し、前記第１の電極パッドに立てられたプローブピンから信号を入出力し、前記第４の電極パッドと前記ポート回路間の前記入力ライン及び前記出力ラインに設けられた前記入力ゲート及び前記出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする請求項１または２に記載の半導体テスト装置。

【請求項7】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられており、
前記第１の電極パッドと前記第２の電極パッド間に前記第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に前記第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に前記第３の開閉スイッチを設け、
前記テストメイン回路は、前記第１の開閉スイッチと前記第２の開閉スイッチとを閉成し、前記第３の開閉スイッチを開放して、前記第１の電極パッドに立てられたプローブピンから信号を入出力し、前記第３の電極パッドと前記ポート回路間の前記入力ライン及び前記出力ラインに設けられた前記入力ゲート及び前記出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする請求項１または２に記載の半導体テスト装置。

【請求項8】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられており、
前記第１の電極パッドと前記第２の電極パッド間に前記第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に前記第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に前記第３の開閉スイッチを設け、
前記テストメイン回路は、前記第１の開閉スイッチを閉成し、前記第２の開閉スイッチと前記第３の開閉スイッチを開放して、前記第１の電極パッドに立てられたプローブピンから信号を入出力し、前記第２の電極パッドと前記ポート回路間の前記入力ライン及び前記出力ラインに設けられた前記入力ゲート及び前記出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする請求項１または２に記載の半導体テスト装置。

【請求項9】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられており、
前記第１の電極パッドと前記第２の電極パッド間に前記第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に前記第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に前記第３の開閉スイッチを設け、
前記テストメイン回路は、前記第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチの全てを開放して、前記第１の電極パッドに立てられたプローブピンから信号を入出力し、前記第１の電極パッドと前記ポート回路間の前記入力ライン及び前記出力ラインに設けられた前記入力ゲート及び前記出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする請求項１または２に記載の半導体テスト装置。

【請求項10】

半導体装置に対するシリアル信号入力によるテストに用いる第１の電極パッドを含む複数の電極パッドと、
前記複数の電極パッド間を縦続接続する信号ラインと、
前記信号ラインにそれぞれ設けられた複数の開閉スイッチと、
前記複数の電極パッドのそれぞれに接続される複数の入力ライン及び複数の出力ラインと、
前記入力ラインに設けられた複数の入力ゲート及び前記出力ラインに設けられた複数の出力ゲートと、
前記複数の電極パッドと前記半導体装置の半導体本体部の間に設けられ、前記入力ゲートから到来する信号を保持する複数の入力データレジスタと、前記出力ゲートへ出力する信号を保持する複数の出力データレジスタと、を備えたポート回路と、
前記開閉スイッチの開閉制御と、前記入力ゲートの開閉制御と、前記出力ゲートの開閉制御とを行うと共に、前記第１の電極パッドにプローブピンを立てて、前記ポート回路との間で行う信号の送受結果検出を行って前記入力ラインと前記出力ラインにおける不具合の有無を検出するテストメイン回路と、
を具備し、
前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられており、
前記第１の電極パッドと前記第２の電極パッド間に第１の開閉スイッチが設けられ、前記第２の電極パッドと前記第３の電極パッド間に第２の開閉スイッチが設けられ、前記第３の電極パッドと前記第４の電極パッド間に第３の開閉スイッチが設けられた、半導体テスト装置における半導体テスト方法において、
前記テストメイン回路によって、前記第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチを全て閉成し、
前記第１の電極パッドにプローブピンを立てて信号を入出力し、
前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出することを特徴とする半導体テスト方法。

【請求項11】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記テストメイン回路によって、前記第１の開閉スイッチと前記第２の開閉スイッチとを閉成し、
前記第３の開閉スイッチを開放して、前記第１の電極パッドにプローブピンを立てて信号を入出力し、
前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出することを特徴とする請求項１０に記載の半導体テスト方法。

【請求項12】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記テストメイン回路によって、前記第１の開閉スイッチを閉成し、前記第２の開閉スイッチと前記第３の開閉スイッチを開放して、
前記第１の電極パッドにプローブピンを立てて信号を入出力し、
前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出することを特徴とする請求項１０に記載の半導体テスト方法。

【請求項13】

前記開閉スイッチは、第１の開閉スイッチ、第２の開閉スイッチ、第３の開閉スイッチであり、
前記テストメイン回路によって、前記第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチの全てを開放して、
前記第１の電極パッドにプローブピンを立てて信号を入出力し、
前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出することを特徴とする請求項１０に記載の半導体テスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体テスト装置及び半導体テスト方法に関するものである。

【背景技術】

【0002】

半導体装置の出荷テストではコスト削減のために、シリアル入出力を用いたテスト方式が多く採用されている。しかし、シリアル入出力を用い、テストのために使用する電極パッドを削減すると、使用していない電極パッド周りの回路は検証されない状態となってしまう。そのため、上記シリアル入出力を用いたテストとは別に、全電極パッドにプローブピンを立ててテストを実行するテストボード及び対応テスターでの評価が必要となり、効率化、コスト削減の妨げとなっている。

【0003】

特許文献１には、ウエハ上に形成される複数のパッドに共通して接続される複数のテスト用パッド共通化回路を設け、その回路に対しテスト用選択信号を用いて駆動することにより、必要時にのみ１つの端子を２つ以上に割り付けることができる半導体装置が開示されている。具体的には、半導体チップの入力部あるいは出力部に、ＡＮＤゲート２、４とインバータ３とおよびＯＲゲート５とで構成した複数のテスト用パッド共通化回路１Ａ、１Ｂを設けるものである。そして、動作テスト時には、この共通化回路１Ａ、１Ｂに対しテスト用選択信号Ｓを用いて駆動することにより、複数のパッドＸ１～Ｘ４の一部を共用化する一方、通常の使用時にはこれら複数のパッドＸ１～Ｘ４を互いに独立化させ、内部端子Ｙ１～Ｙ４に直結する。

【0004】

上記のように構成しているので、内部回路等の電気的動作テストに使用するパッドの数を減少させることができ、測定時に使用するプローブカードの針の数を削減し小型化を実現するとともに、針の配置密度を緩和できるので、プローブカードを安価に製造できるという効果があるとしている。

【0005】

特許文献２には、多ピン・狭ピッチの端子を複数個毎に短絡する短絡配線と、短絡配線毎に１個のテストパッドを、フィルム上のカットラインの外側に配置する。半導体チップには、外部で短絡される複数の端子毎に、全ての端子が１個ずつ、その端子のみが内部回路と接続され、且つ、他の端子が内部回路から遮断されるように制御可能なスイッチを設けた半導体装置が開示されている。この半導体装置では、同じ短絡配線によって短絡される複数の端子について１端子毎に内部回路に接続して、対応する短絡配線とテストパッドを介して電気的特性を測定することにより、その半導体チップのテストを実施する。短絡配線とテストパッドは、前記テストの後に、カットラインの位置で切り離すように構成されている。

【0006】

上記特許文献２の半導体装置によれば、ＣＯＦ実装された半導体チップにおいて、多ピン・狭ピッチの端子の端子数よりも少ないテストパッドをフィルム上に配置して、効率良く当該半導体チップのテストを実施することができるという効果を得ることができるものである。

【0007】

また、特許文献３には、内蔵テスト回路と、外部との通信を可能にするアンテナおよび無線通信回路と、ＩＤコードおよび被テスト対象回路のテスト結果を記録するメモリと、並びに外部から入力される搬送波を使用して電力を発生する発電回路とを備え、外部からの無線信号により電力を発生し、外部から送られてきたＩＤコードと自己のＩＤコードを照合して自己に対するコマンドを受信し、および被テスト対象回路のテスト結果を外部へ送信する構成を有する半導体集積回路装置が開示されている。

【0008】

特許文献３の装置では、ウエハテストをパスした半導体チップだけをパッケージに実装し、基本的に内蔵テスト回路では実施できないテストを、テスト装置を用いて実施することが示されている。ＤＣテストでは、ウエハテストで未検出のパッドのオープンまたはショート不良を、パッケージピンのオープン不良またはショート不良と合わせて検出し、更に、ＡＣテストではパッドとテスト対象回路間のタイミング不良を検出することが記載されている。

【先行技術文献】

【特許文献】

【0009】

【文献】特開平９－９２７８７号公報

【文献】特開２０１５－１７２５３０号公報

【文献】特開２００５－３０８７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

上記特許文献１に記載のものは、プローブピンを立てない電極パッドの周りの回路は検証されないために、効率化、コスト削減を図ることができないという問題は依然として存在している。また、特許文献２に記載のものは、１つのテストパッドから複数の配線が端子に接続されているものの、各端子からの内部回路への入力経路や内部回路から各端子への出力経路に関する状態のテストを１つのテストパッドから行うというものではなく、ウエハテストのときに立てるプローブピン数を少なくできるというものではない。

【0011】

更に、特許文献３に記載のものは、ウエハテストの段階では無線通信を用いたテストを行っており、ウエハテストのときに立てるプローブピン数に関する問題には対応するものではない。

【0012】

本発明は上記のような従来の半導体テストに関する問題点を解決せんとしてなされたもので、その目的は、プローブピンを立てない電極パッドの周りの回路についても検証が可能であり、ウエハテストのときに立てるプローブピン数を少なくできる半導体テスト装置及び半導体テスト方法を提供することである。

【課題を解決するための手段】

【0013】

本発明の実施形態に係る半導体テスト装置は、半導体装置に対するシリアル信号入力によるテストに用いる第１の電極パッドを含む複数の電極パッドと、前記複数の電極パッド間を縦続接続する信号ラインと、前記信号ラインにそれぞれ設けられた複数の開閉スイッチと、前記複数の電極パッドのそれぞれに接続される複数の入力ライン及び複数の出力ラインと、前記入力ラインに設けられた複数の入力ゲート及び前記出力ラインに設けられた複数の出力ゲートと、前記複数の電極パッドと前記半導体装置の半導体本体部の間に設けられ、前記入力ゲートから到来する信号を保持する複数の入力データレジスタと、前記出力ゲートへ出力する信号を保持する複数の出力データレジスタと、を備えたポート回路と、
前記開閉スイッチの開閉制御と、前記入力ゲートの開閉制御と、前記出力ゲートの開閉制御とを行うと共に、前記第１の電極パッドにプローブピンを立てて、前記ポート回路との間で行う信号の送受結果検出を行って前記入力ラインと前記出力ラインにおける不具合の有無を検出するテストメイン回路と、を具備することを特徴とする。
本発明において、入力ラインにおける不具合の有無の検出には、入力ラインに存在している（接続されている）入力ゲートの不具合の有無の検出を含むものであり、出力ラインにおける不具合の有無の検出には、出力ラインに存在している（接続されている）出力ゲートの不具合の有無の検出を含むものである。

【0014】

本発明の実施形態に係る半導体テスト装置では、前記テストメイン回路は、送受結果検出において、前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき該当入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき該当出力ラインの不具合の有無を検出することを特徴とする。

【0015】

本発明の実施形態に係る半導体テスト装置では、前記テストメイン回路は、送受結果検出において、前記第１の電極パッドから入力され前記ポート回路の該当入力データレジスタへ到来する信号に基づき該当入力ラインの不具合の有無を検出し、前記ポート回路の該当出力レジスタから前記第１の電極パッドに到来する信号に基づき該当出力ラインの不具合の有無を検出することを特徴とする。

【0016】

本発明の実施形態に係る半導体テスト装置では、前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられていることを特徴とする。

【0017】

本発明の実施形態に係る半導体テスト装置では、入力ゲートはオアゲートにより構成され、出力ゲートは３ステートバッファにより構成されることを特徴とする。

【0018】

本発明の実施形態に係る半導体テスト装置では、前記第１の電極パッドと前記第２の電極パッド間に第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に第２の開閉スイッチを設け、前記第３の電極パッドと第４の電極パッド間に第３の開閉スイッチを設け、前記テストメイン回路は、前記第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチを全て閉成し、前記第１の電極パッドに立てられたプローブピンから信号を入出力し、前記第４の電極パッドと前記ポート回路間の入力ライン及び出力ラインに設けられた入力ゲート及び出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする。

【0019】

本発明の実施形態に係る半導体テスト装置では、前記第１の電極パッドと前記第２の電極パッド間に第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に第３の開閉スイッチを設け、前記テストメイン回路は、前記第１の開閉スイッチと前記第２の開閉スイッチとを閉成し、前記第３の開閉スイッチを開放して、前記第１の電極パッドに立てられたプローブピンから信号を入出力し、前記第３の電極パッドと前記ポート回路間の入力ライン及び出力ラインに設けられた入力ゲート及び出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする。

【0020】

本発明の実施形態に係る半導体テスト装置では、前記第１の電極パッドと前記第２の電極パッド間に第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に第３の開閉スイッチを設け、前記テストメイン回路は、第１の開閉スイッチを閉成し、前記第２の開閉スイッチと前記第３の開閉スイッチを開放して、前記第１の電極パッドにプローブピンに立てられたプローブピンから信号を入出力し、前記第２の電極パッドと前記ポート回路間の入力ライン及び出力ラインに設けられた入力ゲート及び出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする。

【0021】

本発明の実施形態に係る半導体テスト装置では、前記第１の電極パッドと前記第２の電極パッド間に第１の開閉スイッチを設け、前記第２の電極パッドと前記第３の電極パッド間に第２の開閉スイッチを設け、前記第３の電極パッドと前記第４の電極パッド間に第３の開閉スイッチを設け、前記テストメイン回路は、第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチの全てを開放して、前記第１の電極パッドにプローブピンに立てられたプローブピンから信号を入出力し、前記第１の電極パッドと前記ポート回路間の入力ライン及び出力ラインに設けられた入力ゲート及び出力ゲートの出力に基づき当該入力ラインと当該出力ラインにおける不具合の有無を検出することを特徴とする。

【0022】

本発明の実施形態に係る半導体テスト方法は、半導体装置に対するシリアル信号入力によるテストに用いる第１の電極パッドを含む複数の電極パッドと、前記複数の電極パッド間を縦続接続する信号ラインと、前記信号ラインにそれぞれ設けられた複数の開閉スイッチと、前記複数の電極パッドのそれぞれに接続される複数の入力ライン及び複数の出力ラインと、前記入力ラインに設けられた複数の入力ゲート及び前記出力ラインに設けられた複数の出力ゲートと、前記複数の電極パッドと前記半導体装置の半導体本体部の間に設けられ、前記入力ゲートから到来する信号を保持する複数の入力データレジスタと、前記出力ゲートへ出力する信号を保持する複数の出力データレジスタと、を備えたポート回路と、前記開閉スイッチの開閉制御と、前記入力ゲートの開閉制御と、前記出力ゲートの開閉制御とを行うと共に、前記第１の電極パッドにプローブピンを立てて、前記ポート回路との間で行う信号の送受結果検出を行って前記入力ラインと前記出力ラインにおける不具合の有無を検出するテストメイン回路と、を具備し、前記電極パッドは、前記第１の電極パッド以外に、第２の電極パッド、第３の電極パッド、第４の電極パッドが設けられており、前記第１の電極パッドと前記第２の電極パッド間に第１の開閉スイッチが設けられ、前記第２の電極パッドと前記第３の電極パッド間に第２の開閉スイッチが設けられ、前記第３の電極パッドと前記第４の電極パッド間に第３の開閉スイッチが設けられた、半導体テスト装置における半導体テスト方法において、前記テストメイン回路によって、前記第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチを全て閉成し、前記第１の電極パッドにプローブピンを立てて信号を入出力し、前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき前記入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき前記出力ラインの不具合の有無を検出することを特徴とする。

【0023】

本発明の実施形態に係る半導体テスト方法では、前記テストメイン回路によって、前記第１の開閉スイッチと前記第２の開閉スイッチとを閉成し、前記第３の開閉スイッチを開放して、前記第１の電極パッドにプローブピンを立ててして信号を入出力し、前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき該当入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき該当出力ラインの不具合の有無を検出することを特徴とする。

【0024】

本発明の実施形態に係る半導体テスト方法では、前記テストメイン回路によって、第１の開閉スイッチを閉成し、前記第２の開閉スイッチと前記第３の開閉スイッチを開放して、前記第１の電極パッドにプローブピンを立ててして信号を入出力し、前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき該当入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき該当出力ラインの不具合の有無を検出することを特徴とする。

【0025】

本発明の実施形態に係る半導体テスト方法では、前記テストメイン回路によって、第１の開閉スイッチと前記第２の開閉スイッチと前記第３の開閉スイッチの全てを開放して、前記第１の電極パッドにプローブピンを立ててして信号を入出力し、前記第１の電極パッドから入力され前記ポート回路へ到来する信号に基づき該当入力ラインの不具合の有無を検出し、前記ポート回路から前記第１の電極パッドに到来する信号に基づき該当出力ラインの不具合の有無を検出することを特徴とする。

【図面の簡単な説明】

【0026】

【図1】本発明実施形態に係る半導体テスト装置の構成図。

【図2】本発明の実施形態に係る半導体テスト装置のテストメイン回路４００からテスト制御回路５００へ送信する４ビットのアドレスと、それぞれのモードで設定内容をテスト制御回路５００へ送信する４ビットのデータを示す図。

【図3】本発明の実施形態に係る半導体テスト装置のテストメイン回路４００からテスト制御回路５００へ送信する２ビットのデータを示す図。

【図4】本発明の実施形態に係る半導体テスト装置の第１の電極パッド１０に立てられたプローブピンからデータ入力を行って入力ラインにおける不具合の有無を検出する動作を示すタイミングチャート。

【図5】本発明の実施形態に係る半導体テスト装置において、第４の電極パッド１３の周りの回路に不具合がある場合の例を示す構成図であり、ＯＲゲート５３を通過する信号が“１”に固定してしまう不具合が生じている場合を示す構成図。

【図6】本発明の実施形態に係る半導体テスト装置のＰ３出力データレジスタにデータ“１”を設定して、これを第１の電極パッド１０にのみプローブピンを立て検出することにより電極パッド１３の周りの回路に不具合があることを検出する例を示すタイミングチャート。

【図7】本発明の実施形態に係る半導体テスト装置において、ＰＯＲＴ０～ＰＯＲＴ３のいずれについても、その出力経路の不具合を検出する場合に、ポート回路２００から３ステートバッファ６０～６３の内の所要の３ステートバッファをオンとするための制御信号“１”を出力すべきラインＯＥ０～ＯＥ３の信号値と、アナログスイッチ３１～３３のいずれへ信号“１”を出力すべきかを示すラインＡＳＷ０１～ＡＳＷ２３の信号値とを示す図。

【図8】本発明の実施形態に係る半導体テスト装置において、ＰＯＲＴ３からの出力経路の不具合がある場合の構成図であり、３ステートバッファ６３が故障して信号出力ができない場合を説明する構成図。

【発明を実施するための形態】

【0027】

以下添付図面を参照して本発明に係る半導体テスト装置の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図１に本発明実施形態に係る半導体テスト装置の構成図を示す。この実施形態に係る半導体テスト装置は、テスト対象に係る１チップの半導体装置１００内と、半導体装置１００外に構成を備える。

【0028】

半導体装置１００には、１つのチップ内の半導体装置１００に対するシリアル信号入力によるテストに用いる第１の電極パッド１０が備えられている。シリアル信号入力によるテストは、ポート回路２００を介して接続される半導体本体部３００に対して行われ、半導体本体部３００には、シリアル信号入力によるテストの対象回路等が含まれる。半導体装置１００には、第１の電極パッド１０の他に、テスト時ではない通常の動作時に信号が入出力される電極パッド１１～１３が備えられている。ここでは、４個の電極パッド１０～１３の例を示すが、この数に限定されるものではない。

【0029】

上記電極パッド１０～１３間には、これらを縦続接続する信号ライン２１～２３が設けられている。信号ライン２１～２３のそれぞれには、開閉スイッチであるアナログスイッチ３１～３３が設けられている。上記のように、複数の電極パッド１０～１３と上記半導体装置１００の半導体本体部３００の間には、ポート回路２００が設けられている。

【0030】

上記複数の電極パッド１０～１３と上記ポート回路間２００は、それぞれ入力ラインＩ４０～Ｉ４３及び出力ラインＯ４０～Ｏ４３とにより接続されている。上記ポート回路間２００には、それぞれ入力ラインＩ４０～Ｉ４３から到来する信号を保持するＰ０入力データレジスタ～Ｐ３入力データレジスタと、それぞれ出力ラインＯ４０～Ｏ４３へ出力するＰ０出力データレジスタ～Ｐ３出力データレジスタが設けられている。電極パッド１０～１３と入力ラインＩ４０～Ｉ４３との間には、入力ゲートであるＯＲゲート５０～５３が設けられ、電極パッド１０～１３と出力ラインＯ４０～Ｏ４３との間には、出力ゲートである３ステートバッファ６０～６３が設けられている。

【0031】

半導体装置１００外には、テストメイン回路４００が設けられている。テストメイン回路４００は、上記開閉スイッチであるアナログスイッチ３１～３３の開閉制御と、上記入力ゲートであるＯＲゲート５０～５３の開閉制御と、上記出力ゲートである３ステートバッファ６０～６３の開閉制御とを行うと共に、上記第１の電極パッド１０にプローブピンを立てて、上記ポート回路２００との間で行う信号の送受結果検出を行って該当入力ラインＩ４０～Ｉ４３と該当出力ラインＯ４０～Ｏ４３における不具合の有無を検出するものである。

【0032】

上記テストメイン回路４００は、送受結果検出において、上記第１の電極パッド１０から入力され上記ポート回路２００へ到来する信号に基づき該当入力ラインの不具合の有無を検出し、上記ポート回路２００から上記第１の電極１０に到来する信号に基づき該当出力ラインの不具合の有無を検出するものである。

【0033】

上記テストメイン回路４００は、より具体的には、送受結果検出において、上記第１の電極パッド１０から入力され上記ポート回路２００の該当入力データレジスタ（Ｐ０入力データレジスタ～Ｐ３入力データレジスタ）へ到来する信号に基づき該当入力ラインの不具合の有無を検出し、上記ポート回路２００の該当出力レジスタ（Ｐ０出力データレジスタ～Ｐ３出力データレジスタ）から上記第１の電極パッド１０に到来する信号に基づき該当出力ラインの不具合の有無を検出するものである。

【0034】

上記のテストメイン回路４００は、ウェハ段階における半導体装置のテストを行うプローブカードやテストボード等に備えさせることができる。

【0035】

半導体装置１００内には、テストメイン回路４００に対応して制御指示を受けてアナログスイッチ３１～３３、ＯＲゲート５０～５３、３ステートバッファ６０～６３の制御を行うテスト制御回路５００が設けられている。テスト制御回路５００には、パッド１５とパッド１６が接続されており、パッド１５を介してクロックＣＬＫ ＩＮがテストメイン回路４００から供給され、パッド１６を介してテストメイン回路４００によってデータＤＡＴＡ Ｉ／Ｏの入出力が行われる。

【0036】

本実施形態ではテストメイン回路４００は、どのポートの信号を入出力させるかが設定する＜ＰＯＲＴＩ／Ｏ設定モード＞と、ポート回路２００の入力レジスタ（Ｐ０入力データレジスタ～Ｐ３入力データレジスタ）または出力レジスタ（Ｐ０出力データレジスタ～Ｐ３出力データレジスタ）のいずれの信号を検出するのかを設定する＜ＰＯＲＴデータ設定モード＞と、第１の電極パッド１０～第４の電極パッド１３間のいずれを接続するか設定する＜ＰＡＤ間ＡＳＷモード＞とを有している。

【0037】

図２には、上記＜ＰＯＲＴＩ／Ｏ設定モード＞、＜ＰＯＲＴデータ設定モード＞、＜ＰＡＤ間ＡＳＷモード＞を指定するために、テストメイン回路４００からテスト制御回路５００へ送信する４ビットのアドレスと、それぞれのモードで設定内容をテスト制御回路５００へ送信する４ビットのデータ（ＰＯＲＴ０～ＰＯＲＴ３）が示されている。また、上記４ビットのアドレスまたはデータの入力の前に２ビットのモード設定データのデータをテスト制御回路５００へ送信する。この２ビットのデータが図３に示されている。

【0038】

次に、第１の電極パッド１０に立てられたプローブピンからデータ入力を行って入力ラインにおける不具合の有無を検出する動作を、図４に示すタイミングチャートを用いて説明する。ここでは、ポート回路２００の４つの入力レジスタ（Ｐ０入力データレジスタ～Ｐ３入力データレジスタ）に信号が到来するか否かを検出して不具合の有無を判定する。

【0039】

まず、＜ＰＯＲＴＩ／Ｏ設定モード＞を実行する。パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０”を入力し、アドレスＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“０００１”を入力し、ＰＯＲＴＩ／Ｏ設定モードが設定される。次に、どのポートの信号を入出力させるかを指示するために、まず“００”を入力し、データＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“００００”を入力し、全ポートを入力モードに設定する。これにより、ポート回路２００からはＯＲゲート５０～５３の一方の入力端子に接続されているラインＩＥ０～ＩＥ３へ信号“０”が出力される。この結果、ＯＲゲート５０～５３の他方の入力端子に到来する信号はそのまま通過する状態となる。

【0040】

次に、＜ＰＡＤ間ＡＳＷモード＞を実行する。パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０”を入力し、アドレスＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“００１０”を入力し、ＰＡＤ間ＡＳＷモードを設定する。次に、どのポートの信号を入出力させるかを指示するために、まず“００”を入力し、データＷＲモードを設定する。次に、第１の電極パッド１０～第４の電極パッド１３間の全てを接続する指示を行うために、パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“０１１１”を入力する。これにより、ポート回路２００からはラインＡＳＷ０１～ＡＳＷ２３からアナログスイッチ３１～３３の全てへ信号“１”が出力される。この結果、アナログスイッチ３１～３３の全てがオンとなり、第１の電極パッド１０～第４の電極パッド１３間の全てが接続される。この状態で、第１の電極パッド１０に立てられたプローブピンからデータ（データ“１”）入力を行うと、データ“１”は、第１の電極パッド１０及びアナログスイッチ３１～３３を介して、ＯＲゲート５０～５３からＰ０入力データレジスタ～Ｐ３入力データレジスタへ到り、ここでデータ“１”がセットされる。

【0041】

最後に、＜ＰＯＲＴデータ設定モード＞が実行される。この＜ＰＯＲＴデータ設定モード＞によってポート回路２００のＰ０入力データレジスタ～Ｐ３入力データレジスタにデータ“１”がセットされていることの確認をとる。そのため、パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０”を入力し、アドレスＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“００００”を入力し、ＰＯＲＴデータ設定モードを設定する。次に、Ｐ０入力データレジスタ～Ｐ３入力データレジスタからデータを読み出すために、まず“０１”を入力し、データＲＤモードを設定する。次に、パッド１６から、テスト制御回路５００を介してポート回路２００内のＰ０入力データレジスタ～Ｐ３入力データレジスタデータの内容をパッド１６からＤＡＴＡ Ｉ／Ｏとして読み出す。このとき、図４のＭＰ１に示すように、ＤＡＴＡ Ｉ／Ｏには“ＨＨＨＨ”（“１１１１”）が現れている。

【0042】

斯くして、第１の電極パッド１０にのみプローブピンを立て、プローブピンからデータ（データ“１”）入力を行うだけで、プローブピンを立てない電極パッド（第２の電極パッド１１～第４の電極パッド１３）の周りの回路についても検証が可能であり、ウエハテストのときに立てるプローブピン数を少なくできることが判る。

【0043】

上記に対し、第４の電極パッド１３の周りの回路に不具合がある場合として、ＯＲゲート５３を通過する信号が“１”に固定してしまう不具合が生じている図５の場合を説明する。この場合には、上述の例と同じように、＜ＰＯＲＴＩ／Ｏ設定モード＞、＜ＰＡＤ間ＡＳＷモード＞と実行し、＜ＰＡＤ間ＡＳＷモード＞においてプローブピンからデータ（データ“０”）入力を行うにも拘わらず、ポート回路２００のＰ０入力データレジスタ～Ｐ２入力データレジスタは、“０００”となるが、Ｐ３入力データレジスタには“１”がセットされる。そして、＜ＰＯＲＴデータ設定モード＞を実行するにも拘わらず、ＤＡＴＡ Ｉ／Ｏには“ＬＬＬＨ”（“０００１”）が現れる。このように、第１の電極パッド１０にのみプローブピンを立て、プローブピンからデータ（データ“０”）入力を行うことで、本来は同じ“０”が４つ並んだデータの読出しが期待できるところ、不具合の経路が異なるデータとなる。このようにして電極パッド１３の周りの回路に不具合がある電極パッドの周りの回路を容易に見つけ出すことができる。

【0044】

次に、Ｐ３出力データレジスタにデータ“１”を設定して、これを第１の電極パッド１０にのみプローブピンを立て検出することにより電極パッド１３の周りの回路に不具合があることを検出する例を図６に示すタイミングチャートを用いて説明する。

【0045】

まず、＜ＰＯＲＴ３出力設定モード＞が実行される。パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０”を入力し、アドレスＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“０００１”を入力し、ＰＯＲＴＩ／Ｏ設定モードが設定される。次に、どのポートの信号を入出力させるかを指示するために、まず“００”を入力し、データＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０００”を入力し、ＰＯＲＴ３のみを出力モードに設定する。これにより、ポート回路２００からは３ステートバッファ６０～６３の内の３ステートバッファ６３のみの制御入力端子に接続されているラインＯＥ３のみへ信号“１”が出力される。この結果、３ステートバッファ６３のみが入力端子に到来する信号をそのまま通過させる状態となる。

【0046】

次に、＜ＰＯＲＴ３データ設定モード＞が実行される。パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０”を入力し、アドレスＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“００００”を入力し、ＰＯＲＴデータ設定モードが設定される。次に、レジスタへのデータ書き込みのために、まず“００”を入力し、データＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０００”を入力し、Ｐ３出力データレジスタへのデータ書き込みへ進む。これにより、ポート回路２００からはＰ３出力データレジスタのみへ信号“１”が設定される。即ち、出力すべき信号がＰ３出力データレジスタに整った状態となる。

【0047】

最後に、＜ＰＡＤ間ＡＳＷモード＞を実行する。パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“１０”を入力し、アドレスＷＲモードを設定する。次にパッド１６から、データＤＡＴＡ Ｉ／Ｏとして“００１０”を入力し、ＰＡＤ間ＡＳＷモードを設定する。次に、どのポートの信号を入出力させるかを指示するために、まず“００”を入力し、データＷＲモードを設定する。次に、第１の電極パッド１０～第４の電極パッド１３間の全てを接続する指示を行うために、パッド１６から、データＤＡＴＡ Ｉ／Ｏとして“０１１１”を入力する。これにより、ポート回路２００からはラインＡＳＷ０１～ＡＳＷ２３からアナログスイッチ３１～３３の全てへ信号“１”が出力される。この結果、アナログスイッチ３１～３３の全てがオンとなり、第１の電極パッド１０～第４の電極パッド１３間の全てが接続される。この状態で、Ｐ３出力データレジスタに設定されているデータ“１”は、３ステートバッファ６３、第４の電極パッド１３～第２の電極パッド１１とアナログスイッチ３１～３３を介して、第１の電極パッド１０へ到り、第１の電極パッド１０に立てられたプローブピンからデータ取り込みを行うことができる。ポート回路２００の各ポートから対応の電極パッドの周りの回路の不具合を容易に見つけ出すことができる。

【0048】

本実施形態では、Ｐ３出力データレジスタに対応するＰＯＲＴ３からの出力経路の不具合を検出する場合を示したが、ＰＯＲＴ０～ＰＯＲＴ３のいずれについても、その出力経路の不具合を検出することが可能である。各ＰＯＲＴ０～ＰＯＲＴ３に対応する不具合検出の場合に、ポート回路２００から３ステートバッファ６０～６３の内の所要の３ステートバッファをオンとするための制御信号“１”を出力すべきラインＯＥ０～ＯＥ３の信号値と、アナログスイッチ３１～３３のいずれへ信号“１”を出力すべきかを示すラインＡＳＷ０１～ＡＳＷ２３の信号値とが、図７に示されている。

【0049】

図７からは、例えば、ＰＯＲＴ１からの出力経路の不具合を検出する場合には、ポート回路２００から、ラインＯＥ０～ＯＥ３の信号値が“０１００”として出力され、ラインＡＳＷ０１～ＡＳＷ２３の信号値が“１００”として出力される。

【0050】

図６に示したように不具合がないことが検出される場合に対し、ＰＯＲＴ３からの出力経路の不具合がある場合として、３ステートバッファ６３が故障して信号出力ができない図８の場合を説明する。この場合には、上述の例と同じように、最初に＜ＰＯＲＴ３出力設定モード＞を行う。このとき、ポート回路２００からは３ステートバッファ６０～６３の内の３ステートバッファ６３のみの制御入力端子に接続されているラインＯＥ３のみへ信号“１”が出力されるものの、３ステートバッファ６３がオンとならない不具合が生じたものとする。若しくは、ポート回路２００からは３ステートバッファ６０～６３の内の３ステートバッファ６３のみの制御入力端子に接続されているラインＯＥ３のみへ信号“１”が出力されず、３ステートバッファ６３がオンとならない不具合が生じたものとする。

【0051】

この＜ＰＯＲＴ３出力設定モード＞に次いで＜ＰＯＲＴ３データ設定モード＞と＜ＰＡＤ間ＡＳＷモード＞が実行される。これによって、Ｐ３出力データレジスタ→３ステートバッファ６３→第４の電極パッド１３→アナログスイッチ３３→第３の電極パッド１２→アナログスイッチ３２→第２の電極パッド１１→アナログスイッチ３１→第１の電極パッド１０の経路が一見して生じている。しかしながら、図８に示すように３ステートバッファ６３がオンとならない不具合が生じているため、第１の電極パッド１０に立てられたプローブピンからデータ取り込みを行っても、本来取り込みされるべき期待値データ“１”が得られない。これにより、不具合検出できるものである。

【0052】

以上の本実施形態の構成採用することで、従来のテストに加えてＰＡＤ周辺回路の測定が可能となる。そのため、針立て本数が少数に抑えられ、１回の測定数を多くできるためテストコストが削減できる効果がある。

【符号の説明】

【0053】

１０ 第１の電極パッド
１１ 第２の電極パッド
１２ 第３の電極パッド
１３ 第４の電極パッド
ＡＳＷ０１～ＡＳＷ２３ ライン
Ｉ４０～Ｉ４３ 入力ライン
ＩＥ０～ＩＥ３ ライン
Ｏ４０～Ｏ４３ 出力ライン
ＯＥ０～ＯＥ３ ライン
５０-５３ ＯＲゲート
６０-６３ ３ステートバッファ
２１-２３ 信号ライン
３１-３３ アナログスイッチ
１００ 半導体装置
２００ ポート回路
３００ 半導体本体部
４００ テストメイン回路
５００ テスト制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】