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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-10
(45)【発行日】2024-07-19
(54)【発明の名称】記憶装置の動作方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240711BHJP
H10B 41/70 20230101ALI20240711BHJP
H01L 29/786 20060101ALI20240711BHJP
H01L 21/8234 20060101ALI20240711BHJP
H01L 27/088 20060101ALI20240711BHJP
【ＦＩ】
H10B12/00 801
H10B41/70
H10B12/00 621Z
H10B12/00 671C
H10B12/00 671Z
H01L29/78 618B
H01L29/78 617N
H01L29/78 613B
H01L27/088 C
H01L27/088 331E
【請求項の数】
2
(21)【出願番号】P 2022205118
(22)【出願日】2022-12-22
(62)【分割の表示】P 2021087092の分割
【原出願日】2016-08-25
(65)【公開番号】P2023029420
(43)【公開日】2023-03-03
【審査請求日】2023-01-11
(31)【優先権主張番号】P 2015167385
(32)【優先日】2015-08-27
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】宮入 秀和
(72)【発明者】
【氏名】遠藤 正己
【審査官】渡邊 佑紀
(56)【参考文献】
【文献】特開２０１２－１４６９６５（ＪＰ，Ａ）
【文献】特開２０１５－０３５５９７（ＪＰ，Ａ）
【文献】特開２０１５－０７９９５０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０２６４５５４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ１０Ｂ ４１／７０
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０８８
(57)【特許請求の範囲】
【請求項1】
複数のメモリセルと、第１のトランジスタと、を有し、前記複数のメモリセルは、それぞれ第２のトランジスタを有し、
前記第１のトランジスタは、第１のゲートと、第２のゲートと、第１の酸化物半導体と、前記第２のゲートと前記第１の酸化物半導体との間に位置する絶縁体と、を有し、
前記第２のトランジスタは、第３のゲートと、第４のゲートと、第２の酸化物半導体と、を有し、
前記第１のゲートと、前記第２のゲートとは、前記第１の酸化物半導体を介して互いに重なる領域を有し、
前記第３のゲートと、前記第４のゲートとは、前記第２の酸化物半導体を介して互いに重なる領域を有し、
前記第１のゲートは、前記第１のトランジスタのソースまたはドレインの一方及び前記第４のゲートと電気的に接続され、
前記絶縁体は、電荷を保持する機能を有する記憶装置の動作方法であって、
前記第１のトランジスタのソースまたはドレインの他方と、前記第２のゲートとの間に電圧を印加して、前記絶縁体に電荷を注入するステップと、
前記第２のゲートをフローティングにし、前記絶縁体に注入された電荷を保持するステップと、
前記第２のゲートをフローティングにしたまま、前記第１のトランジスタのソースまたはドレインの他方に電圧を印加して、前記第１のトランジスタをオンするステップと、有する記憶装置の動作方法。
【請求項2】
請求項１において、前記絶縁体は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジルコニウムから選ばれた一以上を有する、記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する
。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮
像装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、
記憶装置、撮像装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液
晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮
像装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、
記憶装置、撮像装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液
晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【0002】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。記憶装置、表示装置、発光装置、照明装置、電気光学装置、半導体回路およ
び電子機器は、半導体装置を有する場合がある。
全般を指す。記憶装置、表示装置、発光装置、照明装置、電気光学装置、半導体回路およ
び電子機器は、半導体装置を有する場合がある。
【背景技術】
【0004】
近年は、酸化物半導体を用いたトランジスタが注目されている。特許文献１には、酸化物
半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」と
いう。）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
に用いた例が開示されている。酸化物半導体トランジスタは、オフ状態でのリーク電流（
オフ電流ともいう。）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ない
ＤＲＡＭを作製することができる。
半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」と
いう。）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
に用いた例が開示されている。酸化物半導体トランジスタは、オフ状態でのリーク電流（
オフ電流ともいう。）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ない
ＤＲＡＭを作製することができる。
【0005】
また、特許文献２には、酸化物半導体トランジスタを用いた不揮発性メモリが開示されて
おり、該不揮発性メモリは、フラッシュメモリとは異なり、書き換え可能回数に制限がな
く、高速な動作が容易に実現でき、また消費電力も少ない特徴を有する。
おり、該不揮発性メモリは、フラッシュメモリとは異なり、書き換え可能回数に制限がな
く、高速な動作が容易に実現でき、また消費電力も少ない特徴を有する。
【0006】
また、特許文献２には、酸化物半導体トランジスタに第２のゲートを設けて、トランジス
タのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。
タのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。
【0007】
また、特許文献２および特許文献３には、上述の第２のゲートを駆動するための回路の構
成例が開示されている。
成例が開示されている。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０１３－１６８６３１号公報
【文献】特開２０１２－０６９９３２号公報
【文献】特開２０１２－１４６９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課
題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供する
ことを課題の一とする。本発明の一態様は、長期間においてデータの保持が可能な記憶装
置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる
記憶装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供
することを課題の一とする。
題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供する
ことを課題の一とする。本発明の一態様は、長期間においてデータの保持が可能な記憶装
置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる
記憶装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供
することを課題の一とする。
【0010】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
【課題を解決するための手段】
【0011】
本発明の一態様は、第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲー
トを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲー
トを有する第２のトランジスタと、ノードと、を有し、第１のゲートと、第２のゲートと
、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲートと、第４のゲー
トと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１の酸化物半導体と、
第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、第１のトランジスタ
のソースまたはドレインの一方と、第１のゲートと、第４のゲートと、はノードと電気的
に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体装置である。
トを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲー
トを有する第２のトランジスタと、ノードと、を有し、第１のゲートと、第２のゲートと
、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲートと、第４のゲー
トと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１の酸化物半導体と、
第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、第１のトランジスタ
のソースまたはドレインの一方と、第１のゲートと、第４のゲートと、はノードと電気的
に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体装置である。
【0012】
本発明の一態様は、第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲー
トを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲー
トを有する第２のトランジスタと、ノードと、第１の入力端子と、を有し、第１のゲート
と、第２のゲートと、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲ
ートと、第４のゲートと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１
の酸化物半導体と、第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、
第１のトランジスタのソースまたはドレインの一方と、第１の入力端子と、第４のゲート
と、はノードと電気的に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体
装置である。
トを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲー
トを有する第２のトランジスタと、ノードと、第１の入力端子と、を有し、第１のゲート
と、第２のゲートと、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲ
ートと、第４のゲートと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１
の酸化物半導体と、第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、
第１のトランジスタのソースまたはドレインの一方と、第１の入力端子と、第４のゲート
と、はノードと電気的に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体
装置である。
【0013】
本発明の一態様は、上記第１のゲートと電気的に接続される第２の入力端子を有する半導
体装置である。
体装置である。
【0014】
本発明の一態様は、上記ノードと電気的に接続される容量素子を有する半導体装置である
。
。
【0015】
本発明の一態様は、第２のトランジスタは、第２の絶縁体を有し、第２の酸化物半導体と
、第４のゲートと、は第２の絶縁体を介して互いに重なる領域を有し、第２の絶縁体は、
電荷を保持する機能を有する半導体装置である。
、第４のゲートと、は第２の絶縁体を介して互いに重なる領域を有し、第２の絶縁体は、
電荷を保持する機能を有する半導体装置である。
【0016】
本発明の一態様は、第１の酸化物半導体および第２の酸化物半導体は、インジウム、亜鉛
および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれ
た一種以上を有する半導体装置である。
および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれ
た一種以上を有する半導体装置である。
【0017】
本発明の一態様は、第１の絶縁体および第２の絶縁体は、アルミニウム、ハフニウム、ガ
リウム、イットリウムまたはジルコニウムから選ばれた一以上を有する半導体装置である
。
リウム、イットリウムまたはジルコニウムから選ばれた一以上を有する半導体装置である
。
【0018】
本発明の一態様は、上記記載の半導体装置と、記憶素子と、を有する記憶装置である。
【0019】
本発明の一態様は、上記記載の半導体装置を有するレジスタ回路である。
【0020】
本発明の一態様は、上記記載の半導体装置と、表示素子と、を有する表示装置である。
【0021】
本発明の一態様は、上記記載の半導体装置と、マイクロフォン、スピーカ、表示部または
操作キーのうちの少なくとも１つと、を有する電子機器である。
操作キーのうちの少なくとも１つと、を有する電子機器である。
【発明の効果】
【0022】
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供すること
ができる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供する
ことができる。本発明の一態様により、長期間においてデータの保持が可能な記憶装置を
提供することができる。本発明の一態様により、消費電力を抑えることができる記憶装置
を提供することができる。本発明の一態様により、新規な半導体装置を提供することがで
きる。
ができる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供する
ことができる。本発明の一態様により、長期間においてデータの保持が可能な記憶装置を
提供することができる。本発明の一態様により、消費電力を抑えることができる記憶装置
を提供することができる。本発明の一態様により、新規な半導体装置を提供することがで
きる。
【0023】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0024】
【図1】半導体装置の一例を示す回路図。
【図2】半導体装置の一例を示す回路図。
【図3】半導体装置の動作例を示す回路図。
【図4】半導体装置の動作例を示す回路図。
【図5】半導体装置の動作例を示す回路図。
【図6】半導体装置の動作例を示す回路図。
【図7】半導体装置の動作例を示す回路図。
【図8】半導体装置の動作例を示す回路図。
【図9】不揮発性メモリの回路構成の一例を示す回路図。
【図10】ＤＲＡＭの回路構成の一例を示す回路図。
【図11】レジスタの回路構成の一例を示す回路図。
【図12】表示装置の回路構成の一例を示す回路図。
【図13】本発明の一態様に係るトランジスタの一部を示す上面図および断面図。
【図14】本発明の一態様に係るトランジスタの一部を示す断面図。
【図15】本発明の一態様に係るトランジスタの一部を示す断面図。
【図16】本発明の一態様に係るトランジスタの一部を示す断面図。
【図17】本発明の一態様に係るバンド構造を説明する図。
【図18】ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ－ＯＳの制限視野電子回折パターンを示す図。
【図19】ＣＡＡＣ－ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図20】ｎｃ－ＯＳの電子回折パターンを示す図、およびｎｃ－ＯＳの断面ＴＥＭ像。
【図21】ａ－ｌｉｋｅ ＯＳの断面ＴＥＭ像。
【図22】Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図23】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図24】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図25】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図26】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図27】半導体装置の一例を示す上面図および断面図。
【図28】ＣＰＵの構成例を示すブロック図。
【図29】電子機器の一例を示す斜視図。
【図30】ＲＦタグの使用例を示す斜視図。
【発明を実施するための形態】
【0025】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
【0026】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
いる場合がある。
【0027】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
【0028】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
めに付すものであり、数的に限定するものではない。
【0029】
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図ま
たは断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状
を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載
されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を
有すると読み替えることができる。
たは断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状
を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載
されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を
有すると読み替えることができる。
【0030】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【0031】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電
極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電
極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
【0032】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
【0033】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
【0034】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【0035】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに
重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上
のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した
場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、
本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ
る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い
込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによ
って、値を決定することができる。
重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上
のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した
場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、
本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ
る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い
込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによ
って、値を決定することができる。
【0036】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
【0037】
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
れている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【0038】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
。
【0039】
なお、明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる
。半導体としては、シリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ
化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなど
の化合物半導体、カーボンナノチューブ、グラフェンおよび有機半導体などを用いること
ができる。
。半導体としては、シリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ
化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなど
の化合物半導体、カーボンナノチューブ、グラフェンおよび有機半導体などを用いること
ができる。
【0040】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素
の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の
含有量が多い膜を指す。
の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の
含有量が多い膜を指す。
【0041】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
を含む。
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
を含む。
【0042】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
【0043】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
【0044】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
、など）であるとする。
【0045】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
【0046】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘ
とＹとが直接的に接続されている場合を含むものとする。
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘ
とＹとが直接的に接続されている場合を含むものとする。
【0047】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
【0048】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の素子または別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直
接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続
されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続
されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に
記載されている場合と同様な内容が、本明細書等に開示されているものとする。
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の素子または別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直
接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続
されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続
されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に
記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【0049】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することが出来る。
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することが出来る。
【0050】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【0051】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の
端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トラ
ンジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、
Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前
記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって
、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有し
ておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介
して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していな
い。」と表現することができる。または、「トランジスタのソース（または第１の端子な
ど）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第
２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前
記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、ト
ランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１
の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表
現方法を用いて、回路構成における接続経路について規定することにより、トランジスタ
のソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別し
て、技術的範囲を決定することができる。
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の
端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トラ
ンジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、
Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前
記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって
、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有し
ておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介
して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していな
い。」と表現することができる。または、「トランジスタのソース（または第１の端子な
ど）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第
２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前
記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、ト
ランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１
の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表
現方法を用いて、回路構成における接続経路について規定することにより、トランジスタ
のソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別し
て、技術的範囲を決定することができる。
【0052】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
【0053】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
【0054】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明する。
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明する。
【0055】
図１（Ａ）は、本発明の一態様に係る半導体装置の回路図である。図１（Ａ）に示す回路
１００はトランジスタＭ０の第２のゲートを駆動するための半導体装置の回路構成を示し
ている。図１（Ａ）に示す半導体装置は、入力端子ＶＢＧと、入力端子ＶＤと、第１のゲ
ートおよび第２のゲートを有するトランジスタＭ０と、トランジスタＭ０の第２のゲート
に電気的に接続された回路１００と、を有する。
１００はトランジスタＭ０の第２のゲートを駆動するための半導体装置の回路構成を示し
ている。図１（Ａ）に示す半導体装置は、入力端子ＶＢＧと、入力端子ＶＤと、第１のゲ
ートおよび第２のゲートを有するトランジスタＭ０と、トランジスタＭ０の第２のゲート
に電気的に接続された回路１００と、を有する。
【0056】
回路１００は、トランジスタＭ１と、ノードＮ１と、容量素子Ｃ１と、を有する。また、
トランジスタＭ１は、電荷を保持（捕獲、ともいう。）する機能を有する絶縁体（チャー
ジトラップ層ともいう。）を有し、該チャージトラップ層は、半導体と、第２のゲートと
、の間に設けられている。このように、チャージトラップ層を有するトランジスタを、図
１（Ａ）に示すトランジスタＭ１のように表記する（図中において、チャージトラップ層
を点線で表記している。）。該チャージトラップ層に電荷として、たとえば電子を保持さ
せることによって、トランジスタのしきい値電圧をプラスシフトさせることができる。ま
た、正孔を保持させた場合は、トランジスタのしきい値電圧をマイナスシフトさせること
ができる。
トランジスタＭ１は、電荷を保持（捕獲、ともいう。）する機能を有する絶縁体（チャー
ジトラップ層ともいう。）を有し、該チャージトラップ層は、半導体と、第２のゲートと
、の間に設けられている。このように、チャージトラップ層を有するトランジスタを、図
１（Ａ）に示すトランジスタＭ１のように表記する（図中において、チャージトラップ層
を点線で表記している。）。該チャージトラップ層に電荷として、たとえば電子を保持さ
せることによって、トランジスタのしきい値電圧をプラスシフトさせることができる。ま
た、正孔を保持させた場合は、トランジスタのしきい値電圧をマイナスシフトさせること
ができる。
【0057】
トランジスタＭ０の第２のゲートは、トランジスタＭ０のしきい値電圧（Ｖｔｈ）を制御
する機能を有する。例えば、トランジスタＭ０をｎチャネル型トランジスタとした場合、
トランジスタＭ０の第２のゲートに、ソース電位よりも低い電位を与えることで、トラン
ジスタＭ０のＶｔｈをプラスシフトさせ、ゲート－ソース間の電圧（Ｖｇｓ）が０Ｖにお
けるオフ電流を小さくすることができる（ノーマリーオフにすることができる。）。一方
で、トランジスタＭ０の第２のゲートに、ソース電位よりも高い電位を与えることで、ト
ランジスタＭ０のＶｔｈをマイナスシフトさせ、Ｖｇｓ＝０Ｖにおいて、オン電流を流す
こともできる（ノーマリーオンにすることができる。）。
する機能を有する。例えば、トランジスタＭ０をｎチャネル型トランジスタとした場合、
トランジスタＭ０の第２のゲートに、ソース電位よりも低い電位を与えることで、トラン
ジスタＭ０のＶｔｈをプラスシフトさせ、ゲート－ソース間の電圧（Ｖｇｓ）が０Ｖにお
けるオフ電流を小さくすることができる（ノーマリーオフにすることができる。）。一方
で、トランジスタＭ０の第２のゲートに、ソース電位よりも高い電位を与えることで、ト
ランジスタＭ０のＶｔｈをマイナスシフトさせ、Ｖｇｓ＝０Ｖにおいて、オン電流を流す
こともできる（ノーマリーオンにすることができる。）。
【0058】
トランジスタＭ０の第１のゲートと、トランジスタＭ０の第２のゲートとは、半導体を間
に介して互いに重なる領域を有する。
に介して互いに重なる領域を有する。
【0059】
トランジスタＭ１の第１のゲートはノードＮ１に電気的に接続される。トランジスタＭ１
の第２のゲートは入力端子ＶＢＧに電気的に接続される。トランジスタＭ１のソースまた
はドレインの一方はノードＮ１に電気的に接続される。トランジスタＭ１のソースまたは
ドレインの他方は、入力端子ＶＤに電気的に接続される。
の第２のゲートは入力端子ＶＢＧに電気的に接続される。トランジスタＭ１のソースまた
はドレインの一方はノードＮ１に電気的に接続される。トランジスタＭ１のソースまたは
ドレインの他方は、入力端子ＶＤに電気的に接続される。
【0060】
容量素子Ｃ１の第１の端子はノードＮ１に電気的に接続され、容量素子Ｃ１の第２の端子
は、一定の低電位が与えられる。当該低電位として接地電位を与えてもよい。
は、一定の低電位が与えられる。当該低電位として接地電位を与えてもよい。
【0061】
トランジスタＭ０の第２のゲートは、ノードＮ１に電気的に接続される。
【0062】
また、トランジスタＭ０は、トランジスタＭ１よりもチャネル長またはチャネル幅が小さ
いほうが好ましい。トランジスタＭ０は耐圧が小さくてもよい部分に用い、トランジスタ
Ｍ１は大きい耐圧が必要な部分に用いればよい。
いほうが好ましい。トランジスタＭ０は耐圧が小さくてもよい部分に用い、トランジスタ
Ｍ１は大きい耐圧が必要な部分に用いればよい。
【0063】
また、トランジスタＭ０およびトランジスタＭ１は、同一平面上に形成させてもよい。ま
たはトランジスタＭ０を有する層の上層に、トランジスタＭ１を有する層を積層させて形
成してもよい。またその逆に積層する構成でもよい。
たはトランジスタＭ０を有する層の上層に、トランジスタＭ１を有する層を積層させて形
成してもよい。またその逆に積層する構成でもよい。
【0064】
なお、チャージトラップ層は、トランジスタＭ０およびトランジスタＭ１それぞれが有し
ていてもよく、またトランジスタＭ１のみが有する構成としてもよい。
ていてもよく、またトランジスタＭ１のみが有する構成としてもよい。
【0065】
トランジスタＭ１およびトランジスタＭ０は、オフ電流が小さいトランジスタであること
が好適である。例えば、トランジスタＭ１およびトランジスタＭ０のオフ電流は、好まし
くは１０－１８Ａ／μｍ以下、さらに好ましくは１０－２１Ａ／μｍ以下、さらに好まし
くは１０－２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導
体トランジスタが挙げられる。
が好適である。例えば、トランジスタＭ１およびトランジスタＭ０のオフ電流は、好まし
くは１０－１８Ａ／μｍ以下、さらに好ましくは１０－２１Ａ／μｍ以下、さらに好まし
くは１０－２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導
体トランジスタが挙げられる。
【0066】
なお、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態
（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、
特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、
ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャ
ネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を
言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、ト
ランジスタのオフ電流が１０－２１Ａ以下である、とは、トランジスタのオフ電流が１０
－２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電
流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または
、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を
指す場合がある。
（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、
特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、
ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャ
ネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を
言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、ト
ランジスタのオフ電流が１０－２１Ａ以下である、とは、トランジスタのオフ電流が１０
－２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電
流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または
、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を
指す場合がある。
【0067】
また、本明細書では、チャネル幅（Ｗ）を有するトランジスタのオフ電流を、チャネル幅
あたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あた
りを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元
を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
あたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あた
りを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元
を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【0068】
また、トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ
電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃における
オフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性
が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度
（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。
電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃における
オフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性
が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度
（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。
【0069】
トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合があ
る。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、
０．８Ｖ、１．０Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３．０Ｖ、３．３Ｖ、１０Ｖ、１
２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジ
スタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが
含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
る。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、
０．８Ｖ、１．０Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３．０Ｖ、３．３Ｖ、１０Ｖ、１
２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジ
スタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが
含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
【0070】
【0071】
【0072】
また、図２（Ａ）に示すように、図１（Ａ）に示したトランジスタＭ１の第１のゲートと
電気的に接続された入力端子ＶＧＳを有する構成としてもよい。なお、図１（Ａ）に示す
トランジスタとは異なり、トランジスタＭ１の第２のゲートと、ノードＮ１と、は電気的
に接続されていない。それによりトランジスタＭ１のソースおよびドレインの電位を固定
させることができるため、例えばトランジスタＭ１のチャージトラップ層へ電荷を注入さ
せる際に、効率よく電荷を注入させることができる。
電気的に接続された入力端子ＶＧＳを有する構成としてもよい。なお、図１（Ａ）に示す
トランジスタとは異なり、トランジスタＭ１の第２のゲートと、ノードＮ１と、は電気的
に接続されていない。それによりトランジスタＭ１のソースおよびドレインの電位を固定
させることができるため、例えばトランジスタＭ１のチャージトラップ層へ電荷を注入さ
せる際に、効率よく電荷を注入させることができる。
【0073】
また、図２（Ｂ）に示すように、図１（Ａ）に示したトランジスタＭ１において、トラン
ジスタＭ１の第１のゲートと電気的に接続された入力端子ＶＧと、トランジスタＭ１のソ
ースまたはドレインの一方およびノードＮ１と電気的に接続された入力端子ＶＳと、を有
する構成としてもよい。それにより、例えばトランジスタＭ１のチャージトラップ層へ電
荷を注入させる際に、トランジスタＭ１をオン状態としながらＶＢＧに電圧を印加するこ
とができるため、効率よく電荷を注入させることができる。
ジスタＭ１の第１のゲートと電気的に接続された入力端子ＶＧと、トランジスタＭ１のソ
ースまたはドレインの一方およびノードＮ１と電気的に接続された入力端子ＶＳと、を有
する構成としてもよい。それにより、例えばトランジスタＭ１のチャージトラップ層へ電
荷を注入させる際に、トランジスタＭ１をオン状態としながらＶＢＧに電圧を印加するこ
とができるため、効率よく電荷を注入させることができる。
【0074】
また、上記示した構成について、適宜組み合わせて用いてもよい。
【0075】
【0076】
図３および図４を用いて、トランジスタＭ０の第２のゲートに、－５Ｖを書き込む場合の
例を示す。なお、本実施の形態における電圧値は一例であり、これに限られない。例えば
、トランジスタのサイズまたはしきい値電圧などによって、適宜変更されるものである。
例を示す。なお、本実施の形態における電圧値は一例であり、これに限られない。例えば
、トランジスタのサイズまたはしきい値電圧などによって、適宜変更されるものである。
【0077】
まず、図３（Ａ）に示すように、入力端子ＶＤを０Ｖに保持した状態で、入力端子ＶＢＧ
に４０Ｖ印加することによって、トランジスタＭ１のチャージトラップ層に電荷（ここで
は負の電荷である電子）を注入する。なお、このときトランジスタＭ１はオフ状態である
。トランジスタＭ１のチャージトラップ層に電子を注入し、保持することによって、トラ
ンジスタＭ１のしきい値電圧をプラスシフトさせることができる。それにより、ｎチャネ
ル型トランジスタであるトランジスタＭ１は、ノーマリーオフの特性を有することができ
る。
に４０Ｖ印加することによって、トランジスタＭ１のチャージトラップ層に電荷（ここで
は負の電荷である電子）を注入する。なお、このときトランジスタＭ１はオフ状態である
。トランジスタＭ１のチャージトラップ層に電子を注入し、保持することによって、トラ
ンジスタＭ１のしきい値電圧をプラスシフトさせることができる。それにより、ｎチャネ
ル型トランジスタであるトランジスタＭ１は、ノーマリーオフの特性を有することができ
る。
【0078】
次に、図３（Ｂ）に示すように入力端子ＶＤおよび入力端子ＶＢＧを電気的に未接続の状
態（フローティングともいう。）とし、トランジスタＭ１におけるチャージトラップ層へ
の電荷注入および電荷保持が完了する。なお、理解を容易にするため、図中において電荷
（ここでは電子）を模式的に示している。
態（フローティングともいう。）とし、トランジスタＭ１におけるチャージトラップ層へ
の電荷注入および電荷保持が完了する。なお、理解を容易にするため、図中において電荷
（ここでは電子）を模式的に示している。
【0079】
【0080】
次に、図４（Ａ）に示すように、ノードＮ１の電位が、入力端子ＶＤとほぼ同じ電位とな
ることによって、トランジスタＭ１はオフ状態となる。
ることによって、トランジスタＭ１はオフ状態となる。
【0081】
次に、図４（Ｂ）に示すように、入力端子ＶＤを電気的に未接続の状態とし、トランジス
タＭ０の第２ゲートに、－５Ｖを書き込む動作は完了する。
タＭ０の第２ゲートに、－５Ｖを書き込む動作は完了する。
【0082】
本実施の形態に示す半導体装置は、トランジスタＭ０の第２のゲートに係る容量素子Ｃ１
を充電する回路１００の、トランジスタＭ１にチャージトラップ層を設ける構成となって
いる。それによって、微細なトランジスタを低電圧でしきい値制御でき、かつ長期間制御
可能な半導体装置を作製することができる。例えば、回路１００におけるトランジスタＭ
１を高電圧に耐えられるトランジスタで形成し、記憶素子などに使用するトランジスタＭ
０を微細なトランジスタで形成する構成とすることができる。
を充電する回路１００の、トランジスタＭ１にチャージトラップ層を設ける構成となって
いる。それによって、微細なトランジスタを低電圧でしきい値制御でき、かつ長期間制御
可能な半導体装置を作製することができる。例えば、回路１００におけるトランジスタＭ
１を高電圧に耐えられるトランジスタで形成し、記憶素子などに使用するトランジスタＭ
０を微細なトランジスタで形成する構成とすることができる。
【0083】
上記示したように、トランジスタＭ１のチャージトラップ層に電荷を注入させるためには
、比較的大きな電圧を印加する必要がある。そのため、トランジスタＭ０の第２のゲート
に係る容量素子Ｃ１を充電するための回路１００において、トランジスタＭ１は高耐圧な
トランジスタとすることが好ましい。また、記憶素子などとして機能するトランジスタＭ
０は高耐圧である必要はなく、微細なトランジスタとすることが好ましい。
、比較的大きな電圧を印加する必要がある。そのため、トランジスタＭ０の第２のゲート
に係る容量素子Ｃ１を充電するための回路１００において、トランジスタＭ１は高耐圧な
トランジスタとすることが好ましい。また、記憶素子などとして機能するトランジスタＭ
０は高耐圧である必要はなく、微細なトランジスタとすることが好ましい。
【0084】
【0085】
図５および図６を用いて、上記と同様にトランジスタＭ０の第２のゲートに、－５Ｖを書
き込む場合の例を示す。まず、図５（Ａ）に示すように、入力端子ＶＧＳおよび入力端子
ＶＤを０Ｖに保持した状態で、入力端子ＶＢＧに４０Ｖ印加することによって、トランジ
スタＭ１のチャージトラップ層に電荷（ここでは負の電荷である電子）を注入する。なお
、このときトランジスタＭ１はオフ状態である。トランジスタＭ１のチャージトラップ層
に電子を注入し、保持することによって、トランジスタＭ１のしきい値電圧をプラスシフ
トさせることができる。それにより、ｎチャネル型トランジスタであるトランジスタＭ１
は、よりノーマリーオフの特性を有することができる。
き込む場合の例を示す。まず、図５（Ａ）に示すように、入力端子ＶＧＳおよび入力端子
ＶＤを０Ｖに保持した状態で、入力端子ＶＢＧに４０Ｖ印加することによって、トランジ
スタＭ１のチャージトラップ層に電荷（ここでは負の電荷である電子）を注入する。なお
、このときトランジスタＭ１はオフ状態である。トランジスタＭ１のチャージトラップ層
に電子を注入し、保持することによって、トランジスタＭ１のしきい値電圧をプラスシフ
トさせることができる。それにより、ｎチャネル型トランジスタであるトランジスタＭ１
は、よりノーマリーオフの特性を有することができる。
【0086】
次に、図５（Ｂ）に示すように入力端子ＶＧＳ、入力端子ＶＤおよび入力端子ＶＢＧを電
気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１におけるチャ
ージトラップ層への電荷注入および電荷保持が完了する。
気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１におけるチャ
ージトラップ層への電荷注入および電荷保持が完了する。
【0087】
【0088】
次に、図６（Ａ）に示すように、ノードＮ１の電位が、入力端子ＶＤとほぼ同じ電位とな
ることによって、トランジスタＭ１はオフ状態となる。
ることによって、トランジスタＭ１はオフ状態となる。
【0089】
次に、図６（Ｂ）に示すように、入力端子ＶＤを電気的に未接続の状態とし、トランジス
タＭ０の第２ゲートに、－５Ｖを書き込む動作は完了する。
タＭ０の第２ゲートに、－５Ｖを書き込む動作は完了する。
【0090】
【0091】
図７および図８を用いて、上記と同様にトランジスタＭ０の第２のゲートに、－５Ｖを書
き込む場合の例を示す。まず、図７（Ａ）に示すように、入力端子ＶＳおよび入力端子Ｖ
Ｄを０Ｖに保持した状態で、入力端子ＶＧに、トランジスタＭ１をオン状態にする電圧と
して、ここでは例えば５Ｖを印加する。それにより、トランジスタＭ１はオン状態となる
。そして、入力端子ＶＢＧに４０Ｖ印加することによって、トランジスタＭ１のチャージ
トラップ層に電荷（ここでは負の電荷である電子）を注入する。トランジスタＭ１のチャ
ージトラップ層に電子を注入し、保持することによって、トランジスタＭ１のしきい値電
圧をプラスシフトさせることができる。それにより、ｎチャネル型トランジスタであるト
ランジスタＭ１は、よりノーマリーオフの特性を有することができる。
き込む場合の例を示す。まず、図７（Ａ）に示すように、入力端子ＶＳおよび入力端子Ｖ
Ｄを０Ｖに保持した状態で、入力端子ＶＧに、トランジスタＭ１をオン状態にする電圧と
して、ここでは例えば５Ｖを印加する。それにより、トランジスタＭ１はオン状態となる
。そして、入力端子ＶＢＧに４０Ｖ印加することによって、トランジスタＭ１のチャージ
トラップ層に電荷（ここでは負の電荷である電子）を注入する。トランジスタＭ１のチャ
ージトラップ層に電子を注入し、保持することによって、トランジスタＭ１のしきい値電
圧をプラスシフトさせることができる。それにより、ｎチャネル型トランジスタであるト
ランジスタＭ１は、よりノーマリーオフの特性を有することができる。
【0092】
次に、図７（Ｂ）に示すように入力端子ＶＳ、入力端子ＶＧ、入力端子ＶＤおよび入力端
子ＶＢＧを電気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１
におけるチャージトラップ層への電荷注入および電荷保持が完了する。
子ＶＢＧを電気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１
におけるチャージトラップ層への電荷注入および電荷保持が完了する。
【0093】
【0094】
次に、図８（Ａ）に示すように、ノードＮ１の電位が、入力端子ＶＤとほぼ同じ電位とな
ることによって、トランジスタＭ１はオフ状態となる。
ることによって、トランジスタＭ１はオフ状態となる。
【0095】
次に、図８（Ｂ）に示すように、入力端子ＶＤを電気的に未接続の状態とし、トランジス
タＭ０の第２ゲートに、－５Ｖを書き込む動作は完了する。
タＭ０の第２ゲートに、－５Ｖを書き込む動作は完了する。
【0096】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
宜組み合わせて用いることができる。
【0097】
【0098】
【0099】
図９（Ａ）のメモリセル１１０は、第１のゲートおよび第２のゲートを有するトランジス
タＭ０と、トランジスタ１１２と、容量素子１１４と、ノードＦＮと、配線ＢＬと、配線
ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。
タＭ０と、トランジスタ１１２と、容量素子１１４と、ノードＦＮと、配線ＢＬと、配線
ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。
【0100】
図９（Ａ）のメモリセル１１０において、トランジスタＭ０の第１のゲートは配線ＷＬに
電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、
トランジスタＭ０のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トラン
ジスタＭ０のソースまたはドレインの他方はノードＦＮに電気的に接続される。
電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、
トランジスタＭ０のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トラン
ジスタＭ０のソースまたはドレインの他方はノードＦＮに電気的に接続される。
【0101】
図９（Ａ）のメモリセル１１０において、トランジスタ１１２のゲートはノードＦＮに電
気的に接続され、トランジスタ１１２のソースまたはドレインの一方は配線ＢＬに電気的
に接続され、トランジスタ１１２のソースまたはドレインの他方は配線ＳＬに電気的に接
続される。
気的に接続され、トランジスタ１１２のソースまたはドレインの一方は配線ＢＬに電気的
に接続され、トランジスタ１１２のソースまたはドレインの他方は配線ＳＬに電気的に接
続される。
【0102】
図９（Ａ）のメモリセル１１０において、容量素子１１４の第１の端子は配線ＲＬに電気
的に接続され、容量素子１１４の第２の端子はノードＦＮに電気的に接続される。
的に接続され、容量素子１１４の第２の端子はノードＦＮに電気的に接続される。
【0103】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、ト
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【0104】
トランジスタ１１２は、しきい値電圧のばらつきの小さいトランジスタが用いられること
が好ましい。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙
げられる。
が好ましい。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙
げられる。
【0105】
メモリセル１１０は、ノードＦＮの電荷が保持可能という特徴を活かすことで、次のよう
に、情報の書き込み、保持、読み出しが可能である。
に、情報の書き込み、保持、読み出しが可能である。
【0106】
情報の書き込みおよび保持について説明する。まず、トランジスタＭ０がオン状態になる
ように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えら
れる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異
なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいず
れかが与えられるものとする。その後、トランジスタＭ０をオフ状態とすることにより、
ノードＦＮに与えられた電荷が保持される（保持）。
ように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えら
れる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異
なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいず
れかが与えられるものとする。その後、トランジスタＭ０をオフ状態とすることにより、
ノードＦＮに与えられた電荷が保持される（保持）。
【0107】
トランジスタＭ０のオフ電流は極めて小さいため、ノードＦＮの電荷は長時間にわたって
保持される。
保持される。
【0108】
次に情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で
、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ１１２のゲートに保
持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ１１２をｐ
チャネル型とすると、ノードＦＮにＨｉｇｈレベルが与えられている場合の見かけのしき
い値電圧Ｖｔｈ＿Ｈは、ノードＦＮにＬｏｗレベルが与えられている場合の見かけのしき
い値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トラ
ンジスタ１１２を「オン状態」とするために必要な配線ＲＬの電位をいうものとする。し
たがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、
トランジスタ１１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて
、Ｌｏｗレベルが与えられていた場合には、ノードＦＮの電位がＶ０（＜Ｖｔｈ＿Ｌ）と
なれば、トランジスタ１１２は「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は
、ノードＦＮの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ１１２は「オフ状
態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を
読み出すことができる。
、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ１１２のゲートに保
持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ１１２をｐ
チャネル型とすると、ノードＦＮにＨｉｇｈレベルが与えられている場合の見かけのしき
い値電圧Ｖｔｈ＿Ｈは、ノードＦＮにＬｏｗレベルが与えられている場合の見かけのしき
い値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トラ
ンジスタ１１２を「オン状態」とするために必要な配線ＲＬの電位をいうものとする。し
たがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、
トランジスタ１１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて
、Ｌｏｗレベルが与えられていた場合には、ノードＦＮの電位がＶ０（＜Ｖｔｈ＿Ｌ）と
なれば、トランジスタ１１２は「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は
、ノードＦＮの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ１１２は「オフ状
態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を
読み出すことができる。
【0109】
なお、上記の説明では、トランジスタ１１２がｐチャネル型トランジスタとして扱ったが
、これに限定されず、トランジスタ１１２がｎチャネル型トランジスタの場合もあり得る
。
、これに限定されず、トランジスタ１１２がｎチャネル型トランジスタの場合もあり得る
。
【0110】
【0111】
記憶装置１２０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１１０を有する。こ
こで、ｍおよびｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル１１０
は、配線ＷＬ［ｍ］および配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモ
リセル１１０は、配線ＢＬ［ｎ］および配線ＳＬに電気的に接続される。
こで、ｍおよびｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル１１０
は、配線ＷＬ［ｍ］および配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモ
リセル１１０は、配線ＢＬ［ｎ］および配線ＳＬに電気的に接続される。
【0112】
それぞれのメモリセル１１０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬ
を介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモ
リセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有す
る。
を介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモ
リセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有す
る。
【0113】
回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は
適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その
結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＦＮに書き込まれた
電荷を保持しやすくなる。
適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その
結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＦＮに書き込まれた
電荷を保持しやすくなる。
【0114】
記憶装置１２０を上記構成にすることで、電源をオフにしても、長時間に渡ってデータの
保持が可能な記憶装置を提供することができる。
保持が可能な記憶装置を提供することができる。
【0115】
【0116】
【0117】
図１０（Ａ）のメモリセル１３０において、トランジスタＭ０の第１のゲートは配線ＷＬ
に電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され
、トランジスタＭ０のソースおよびドレインの一方は配線ＢＬに電気的に接続され、トラ
ンジスタＭ０のソースおよびドレインの他方は容量素子１３１の第１の端子に電気的に接
続される。また、容量素子１３１の第２の端子は配線ＣＬに電気的に接続される。
に電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され
、トランジスタＭ０のソースおよびドレインの一方は配線ＢＬに電気的に接続され、トラ
ンジスタＭ０のソースおよびドレインの他方は容量素子１３１の第１の端子に電気的に接
続される。また、容量素子１３１の第２の端子は配線ＣＬに電気的に接続される。
【0118】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、ト
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【0119】
配線ＷＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線
ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容
量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子
１３１に書き込まれた電荷を保持することができる。
ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容
量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子
１３１に書き込まれた電荷を保持することができる。
【0120】
容量素子１３１に書き込まれた電荷は、トランジスタＭ０を介して、外部に流れ出るため
、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動
作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ
出る電荷は少ないため、リフレッシュの頻度も少ない。
、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動
作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ
出る電荷は少ないため、リフレッシュの頻度も少ない。
【0121】
【0122】
記憶装置１４０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１３０を有する。ま
た、ｍ行目に配置されたメモリセル１３０は、配線ＷＬ［ｍ］に電気的に接続され、ｎ列
目に配置されたメモリセル１３０は、配線ＢＬ［ｎ］に電気的に接続される。また、配線
ＣＬは一定の低電位を与える端子ＶＣに電気的に接続されている。
た、ｍ行目に配置されたメモリセル１３０は、配線ＷＬ［ｍ］に電気的に接続され、ｎ列
目に配置されたメモリセル１３０は、配線ＢＬ［ｎ］に電気的に接続される。また、配線
ＣＬは一定の低電位を与える端子ＶＣに電気的に接続されている。
【0123】
それぞれのメモリセル１３０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬ
を介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモ
リセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有す
る。
を介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモ
リセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有す
る。
【0124】
回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は
適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その
結果、トランジスタＭ０はオフ電流を小さくすることができ、容量素子１３１に書き込ま
れた電荷を保持することが可能になる。
適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その
結果、トランジスタＭ０はオフ電流を小さくすることができ、容量素子１３１に書き込ま
れた電荷を保持することが可能になる。
【0125】
記憶装置１４０を上記構成にすることで、リフレッシュ頻度の少ない、低消費電力で動作
可能な記憶装置を提供することができる。
可能な記憶装置を提供することができる。
【0126】
＜レジスタ＞
図１１に、１ビットのレジスタ回路１５０の構成例を示す。
図１１に、１ビットのレジスタ回路１５０の構成例を示す。
【0127】
レジスタ回路１５０は、第１のゲートおよび第２のゲートを有するトランジスタＭ０と、
容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。
容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。
【0128】
フリップフロップ回路１５３は、インバータ１５１およびインバータ１５２を有する。イ
ンバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の
出力側が接続されるノードが、レジスタ回路１５０の出力端子ＯＵＴに相当する。
ンバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の
出力側が接続されるノードが、レジスタ回路１５０の出力端子ＯＵＴに相当する。
【0129】
トランジスタＭ０の第２のゲートは、回路１００に電気的に接続され、トランジスタＭ０
の第１のゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソースま
たはドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソー
スまたはドレインの他方は、ノードＮ５に電気的に接続される。
の第１のゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソースま
たはドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソー
スまたはドレインの他方は、ノードＮ５に電気的に接続される。
【0130】
容量素子１５４の第１の端子は、ノードＮ５に電気的に接続され、容量素子１５４の第２
の端子は、一定の低電位が与えられる。この低電位として、接地電位を与えてもよい。ま
た、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。
の端子は、一定の低電位が与えられる。この低電位として、接地電位を与えてもよい。ま
た、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。
【0131】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、ト
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【0132】
レジスタ回路１５０は、入力端子Ｓｉｇ１および入力端子Ｓｉｇ２からの入力信号により
、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１およ
び入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハ
イレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはイン
バータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロッ
プ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からロ
ーレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力さ
れるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。
、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１およ
び入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハ
イレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはイン
バータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロッ
プ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からロ
ーレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力さ
れるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。
【0133】
容量素子１５４は、ノードＮ５の電圧を保持する機能を有する。
【0134】
レジスタ回路１５０は、入力端子Ｓｉｇ２からノードＮ５へ電位を書き込んだ後、トラン
ジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持
することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。
すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保
持が可能な記憶装置を提供することができる。
ジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持
することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。
すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保
持が可能な記憶装置を提供することができる。
【0135】
また、回路１００は、トランジスタＭ０の第２のゲートを制御する信号を供給する機能を
有する。回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジス
タＭ０は適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができ
る。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ５に書き
込まれた電荷を保持することが可能になる。
有する。回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジス
タＭ０は適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができ
る。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ５に書き
込まれた電荷を保持することが可能になる。
【0136】
なお、本実施の形態では、フリップフロップ回路１５３の例として、２つのインバータ回
路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なク
ロックドインバータを用いる構成や、ＮＡＮＤ回路とインバータを組み合わせた構成を適
宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロッ
プ回路を適宜用いることができる。
路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なク
ロックドインバータを用いる構成や、ＮＡＮＤ回路とインバータを組み合わせた構成を適
宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロッ
プ回路を適宜用いることができる。
【0137】
【0138】
図１２（Ａ）に、表示装置に適用可能な画素１７０の構成例を示す。画素１７０は、第１
のゲートおよび第２のゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子
１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。
のゲートおよび第２のゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子
１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。
【0139】
トランジスタＭ０の第１のゲートは配線ＧＬに電気的に接続され、トランジスタＭ０の第
２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースおよびドレイン
の一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソースおよびドレインの他方
はノードＮ７に電気的に接続される。
２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースおよびドレイン
の一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソースおよびドレインの他方
はノードＮ７に電気的に接続される。
【0140】
容量素子１７１の第１の端子はノードＮ７に電気的に接続され、容量素子１７１の第２の
端子は、一定の低電位が与えられている。
端子は、一定の低電位が与えられている。
【0141】
容量素子１７１は、必要に応じて設ければよく、電極や配線などに付随する寄生容量で、
画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。
画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。
【0142】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、ト
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
ランジスタＭ０のオフ電流は、好ましくは１０－１８Ａ／μｍ以下、さらに好ましくは１
０－２１Ａ／μｍ以下、さらに好ましくは１０－２４Ａ／μｍ以下である。オフ電流が小
さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【0143】
表示素子１７２の第１の端子はノードＮ７に電気的に接続され、表示素子１７２の第２の
端子は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表
示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、
誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられ
る電気泳動素子、ツイストボール素子などを適用することができる。
端子は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表
示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、
誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられ
る電気泳動素子、ツイストボール素子などを適用することができる。
【0144】
配線ＧＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線
ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有
する。
ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有
する。
【0145】
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノ
ードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持さ
れている間、表示素子１７２は表示状態を保持しておくことができる。
ードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持さ
れている間、表示素子１７２は表示状態を保持しておくことができる。
【0146】
画素１７０は、長時間ノードＮ７の電圧を保持しておくことが出来るため、電源電圧の供
給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ
（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用い
た場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため
、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。
給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ
（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用い
た場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため
、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。
【0147】
図１２（Ｂ）は、マトリックス状に配置された画素１７０と、実施の形態１に示す回路１
００を有する表示装置１８０の回路構成を示している。
００を有する表示装置１８０の回路構成を示している。
【0148】
表示装置１８０は、ｍ行ｎ列のマトリクス状に配置された画素１７０を有する。また、ｍ
行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置され
た画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。
行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置され
た画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。
【0149】
それぞれの画素１７０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介し
て、回路１００に電気的に接続されている。すなわち、回路１００は、全ての画素に含ま
れるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。
て、回路１００に電気的に接続されている。すなわち、回路１００は、全ての画素に含ま
れるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。
【0150】
回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は
適切なＶｔｈをとることが可能になり、ノーマリーオンを防ぐことができる。その結果、
トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ７に書き込まれた電荷を
保持することが可能になる。
適切なＶｔｈをとることが可能になり、ノーマリーオンを防ぐことができる。その結果、
トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ７に書き込まれた電荷を
保持することが可能になる。
【0151】
また、回路１００は、これに接続される画素１７０内のトランジスタＭ０のしきい値電圧
を最適な値に制御、保持し、且つ一時的にしきい値電圧を変化させ、ノーマリーオン型の
トランジスタとすることが出来る。回路１００に接続されたｍ×ｎ個のトランジスタを同
時にノーマリーオン型に一時的に変化させることにより、それぞれの画素に格納される電
圧（すなわち表示画像）を一つの信号で同時にリフレッシュすることができる。
を最適な値に制御、保持し、且つ一時的にしきい値電圧を変化させ、ノーマリーオン型の
トランジスタとすることが出来る。回路１００に接続されたｍ×ｎ個のトランジスタを同
時にノーマリーオン型に一時的に変化させることにより、それぞれの画素に格納される電
圧（すなわち表示画像）を一つの信号で同時にリフレッシュすることができる。
【0152】
表示装置１８０を上記構成にすることで、書き換え頻度が少なく、低消費電力で動作でき
る表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数
有する表示装置とすることが出来る。また、電源の供給を止めても表示が可能な表示装置
を実現できる。
る表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数
有する表示装置とすることが出来る。また、電源の供給を止めても表示が可能な表示装置
を実現できる。
【0153】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
宜組み合わせて用いることができる。
【0154】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２で示した、トランジスタＭ０および
トランジスタＭ１に適用可能なトランジスタの一例について説明する。
本実施の形態では、実施の形態１または実施の形態２で示した、トランジスタＭ０および
トランジスタＭ１に適用可能なトランジスタの一例について説明する。
【0155】
＜トランジスタ構造＞
図１３（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および
断面図である。図１３（Ａ）は上面図である。図１３（Ｂ）は、図１３（Ａ）に示す一点
鎖線Ａ１－Ａ２に対応する断面図であり、チャネル長方向の断面形状を示す。図１３（Ｃ
）は、図１３（Ａ）に示す一点鎖線Ａ３－Ａ４に対応する断面図であり、チャネル幅方向
の断面形状を示す。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を
省いて図示している。
図１３（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および
断面図である。図１３（Ａ）は上面図である。図１３（Ｂ）は、図１３（Ａ）に示す一点
鎖線Ａ１－Ａ２に対応する断面図であり、チャネル長方向の断面形状を示す。図１３（Ｃ
）は、図１３（Ａ）に示す一点鎖線Ａ３－Ａ４に対応する断面図であり、チャネル幅方向
の断面形状を示す。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を
省いて図示している。
【0156】
図１３に示すトランジスタは、基板４００上の導電体４１３と、基板４００上の絶縁体４
０１と、導電体４１３上の絶縁体４３１と、絶縁体４３１上の絶縁体４３２と、絶縁体４
３２上の絶縁体４３３と、絶縁体４３３上の絶縁体４０６ａと、絶縁体４０６ａ上の半導
体４０６ｂと、半導体４０６ｂ上の導電体４３０ａおよび導電体４３０ｂと、半導体４０
６ｂ上の絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２および絶
縁体４０６ｃを介して半導体４０６ｂ上に配置する導電体４０４と、導電体４０４、導電
体４３０ａおよび導電体４３０ｂ上の絶縁体４１１と、絶縁体４１１を通って導電体４０
４、導電体４３０ａおよび導電体４３０ｂに達する開口部と、該開口部に埋め込まれ、導
電体４０４、導電体４３０ａおよび導電体４３０ｂと接する領域を有する導電体４１６ａ
３、導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１上の導電体４１８ａ
１と、導電体４１６ａ２上の導電体４１８ａ２と、導電体４１６ａ３上の導電体４１８ａ
３と、を有する。
０１と、導電体４１３上の絶縁体４３１と、絶縁体４３１上の絶縁体４３２と、絶縁体４
３２上の絶縁体４３３と、絶縁体４３３上の絶縁体４０６ａと、絶縁体４０６ａ上の半導
体４０６ｂと、半導体４０６ｂ上の導電体４３０ａおよび導電体４３０ｂと、半導体４０
６ｂ上の絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２および絶
縁体４０６ｃを介して半導体４０６ｂ上に配置する導電体４０４と、導電体４０４、導電
体４３０ａおよび導電体４３０ｂ上の絶縁体４１１と、絶縁体４１１を通って導電体４０
４、導電体４３０ａおよび導電体４３０ｂに達する開口部と、該開口部に埋め込まれ、導
電体４０４、導電体４３０ａおよび導電体４３０ｂと接する領域を有する導電体４１６ａ
３、導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１上の導電体４１８ａ
１と、導電体４１６ａ２上の導電体４１８ａ２と、導電体４１６ａ３上の導電体４１８ａ
３と、を有する。
【0157】
絶縁体４３１および絶縁体４３３は、シリコンを有する絶縁体を用いることが好ましい。
例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。絶縁体４３１お
よび絶縁体４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。絶縁体４３１お
よび絶縁体４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【0158】
絶縁体４３２は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジルコニウ
ムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウ
ム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケー
ト、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化
ジルコニウムまたは酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸
化ゲルマニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどを用いてもよい。
絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ
Ｏｒｇａｎｉｃ ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法などにより行えばよい。また、絶縁体４３２は電荷を保持する機能を
有する絶縁体であると好ましい。例えば、絶縁体４３１および絶縁体４３３が電子の放出
を抑制する機能を有し、絶縁体４３２に電子を保持させることによって、負の固定電荷の
ように振舞うことがある。それにより、トランジスタのしきい値電圧をプラスシフトさせ
ることができるため好ましい。
ムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウ
ム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケー
ト、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化
ジルコニウムまたは酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸
化ゲルマニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどを用いてもよい。
絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ
Ｏｒｇａｎｉｃ ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法などにより行えばよい。また、絶縁体４３２は電荷を保持する機能を
有する絶縁体であると好ましい。例えば、絶縁体４３１および絶縁体４３３が電子の放出
を抑制する機能を有し、絶縁体４３２に電子を保持させることによって、負の固定電荷の
ように振舞うことがある。それにより、トランジスタのしきい値電圧をプラスシフトさせ
ることができるため好ましい。
【0159】
絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂの有する、酸素以外の元素の少
なくとも一を有すると好ましい。それによって、半導体４０６ｂおよび絶縁体４０６ａ、
ならびに半導体４０６ｂおよび絶縁体４０６ｃのそれぞれの界面において、欠陥の生成を
抑制することができる。
なくとも一を有すると好ましい。それによって、半導体４０６ｂおよび絶縁体４０６ａ、
ならびに半導体４０６ｂおよび絶縁体４０６ｃのそれぞれの界面において、欠陥の生成を
抑制することができる。
【0160】
半導体４０６ｂは、酸化物半導体を有することが好ましく、特に、後述するＣＡＡＣ－Ｏ
Ｓを有することが好ましい。
Ｓを有することが好ましい。
【0161】
本トランジスタにおいて、導電体４０４は第１のゲート電極としての機能を有する。また
、導電体４０４は、酸素を透過しにくい機能を有する導電体を含む積層構造とすることが
できる。例えば酸素を透過しにくい導電体を下層に形成することで導電体４０４の酸化に
よる導電率の低下を防ぐことができる。また、絶縁体４１２は第１のゲート絶縁体として
の機能を有する。なお、導電体の導電率は、２端子法などを用いて測定することができる
。
、導電体４０４は、酸素を透過しにくい機能を有する導電体を含む積層構造とすることが
できる。例えば酸素を透過しにくい導電体を下層に形成することで導電体４０４の酸化に
よる導電率の低下を防ぐことができる。また、絶縁体４１２は第１のゲート絶縁体として
の機能を有する。なお、導電体の導電率は、２端子法などを用いて測定することができる
。
【0162】
また、導電体４１３は、第２のゲート電極としての機能を有する。また、導電体４１３は
酸素を透過しにくい機能を有する導電膜を含む積層構造とすることもできる。酸素を透過
しにくい機能を有する導電膜を含む積層構造とすることで導電体４１３の酸化による導電
率の低下を防ぐことができる。絶縁体４３１、絶縁体４３２および絶縁体４３３は第２の
ゲート絶縁体としての機能を有する。導電体４１３へ印加する電位によって、トランジス
タのしきい値電圧を制御することができる。なお、第１のゲート電極の機能と、第２のゲ
ート電極の機能と、が入れ替わっても構わない。
酸素を透過しにくい機能を有する導電膜を含む積層構造とすることもできる。酸素を透過
しにくい機能を有する導電膜を含む積層構造とすることで導電体４１３の酸化による導電
率の低下を防ぐことができる。絶縁体４３１、絶縁体４３２および絶縁体４３３は第２の
ゲート絶縁体としての機能を有する。導電体４１３へ印加する電位によって、トランジス
タのしきい値電圧を制御することができる。なお、第１のゲート電極の機能と、第２のゲ
ート電極の機能と、が入れ替わっても構わない。
【0163】
図１３（Ｃ）に示すように、第１のゲート電極としての機能を有する導電体４０４の電界
によって、半導体４０６ｂを電気的に取り囲むことができる。ゲート電極の電界によって
、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎ
ｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂの全体にチャネルが
形成される場合がある。ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのソース－ドレイン
間に大きな電流を流すことができ、導通時の電流（オン電流）を大きくすることができる
。また、半導体４０６ｂが、導電体４０４の電界によって取り囲まれていることから、非
導通時の電流（オフ電流）を小さくすることができる。
によって、半導体４０６ｂを電気的に取り囲むことができる。ゲート電極の電界によって
、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎ
ｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂの全体にチャネルが
形成される場合がある。ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのソース－ドレイン
間に大きな電流を流すことができ、導通時の電流（オン電流）を大きくすることができる
。また、半導体４０６ｂが、導電体４０４の電界によって取り囲まれていることから、非
導通時の電流（オフ電流）を小さくすることができる。
【0164】
また、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃは、それぞれ２層以上の積
層構造としてもよい。
層構造としてもよい。
【0165】
また、導電体４３０ａおよび導電体４３０ｂは、半導体４０６ｂのみでなく、絶縁体４０
６ａおよび絶縁体４３３と接して設けられる構成としてもよい。
６ａおよび絶縁体４３３と接して設けられる構成としてもよい。
【0166】
また、絶縁体４０６ａおよび絶縁体４０６ｃが無い構成としてもよい（図１４（Ａ）参照
。）。
。）。
【0167】
また、図１４（Ｂ）に示すように、導電体４０４より絶縁体４１２および絶縁体４０６ｃ
が迫り出している構成としてもよい。図１５（Ａ）に示すように、絶縁体４０６ｃは、導
電体４３０ａ、導電体４３０ｂ、半導体４０６ｂおよび絶縁体４０６ａを覆い、絶縁体４
１２は導電体４０４より迫り出す構成としてもよい。または、図１５（Ｂ）に示すように
、絶縁体４０６ｃは、導電体４３０ａ、導電体４３０ｂ、半導体４０６ｂおよび絶縁体４
０６ａを覆い、絶縁体４０６ｃ上に絶縁体４１２を配す構成としてもよい。。
が迫り出している構成としてもよい。図１５（Ａ）に示すように、絶縁体４０６ｃは、導
電体４３０ａ、導電体４３０ｂ、半導体４０６ｂおよび絶縁体４０６ａを覆い、絶縁体４
１２は導電体４０４より迫り出す構成としてもよい。または、図１５（Ｂ）に示すように
、絶縁体４０６ｃは、導電体４３０ａ、導電体４３０ｂ、半導体４０６ｂおよび絶縁体４
０６ａを覆い、絶縁体４０６ｃ上に絶縁体４１２を配す構成としてもよい。。
【0168】
また、図１６（Ａ）に示すトランジスタのように、半導体４０６ｂに低抵抗領域４３５ａ
および低抵抗領域４３５ｂが形成されている構成としてもよい。低抵抗領域４３５ａおよ
び低抵抗領域４３５ｂは、半導体４０６ｂにおいて、導電体４０４、絶縁体４１２および
絶縁体４０６ｃと重畳しない領域に形成されていると好ましい。また、導電体４０４、絶
縁体４１２および絶縁体４０６ｃと重畳する領域の一部が低抵抗領域であってもよい。低
抵抗領域４３５ａおよび低抵抗領域４３５ｂは、トランジスタのソース領域またはドレイ
ン領域として機能することができる。また、半導体４０６ｂに低抵抗領域４３５ａおよび
低抵抗領域４３５ｂが形成されていることによって、導電体４１６ａ１および導電体４１
６ａ２と、半導体４０６ｂと、の接触抵抗を低減させることができる。
および低抵抗領域４３５ｂが形成されている構成としてもよい。低抵抗領域４３５ａおよ
び低抵抗領域４３５ｂは、半導体４０６ｂにおいて、導電体４０４、絶縁体４１２および
絶縁体４０６ｃと重畳しない領域に形成されていると好ましい。また、導電体４０４、絶
縁体４１２および絶縁体４０６ｃと重畳する領域の一部が低抵抗領域であってもよい。低
抵抗領域４３５ａおよび低抵抗領域４３５ｂは、トランジスタのソース領域またはドレイ
ン領域として機能することができる。また、半導体４０６ｂに低抵抗領域４３５ａおよび
低抵抗領域４３５ｂが形成されていることによって、導電体４１６ａ１および導電体４１
６ａ２と、半導体４０６ｂと、の接触抵抗を低減させることができる。
【0169】
低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、例えば不純物を添加することによって
、形成することができる。添加する不純物は、例えばリン、ホウ素、窒素、アルゴンまた
はキセノンのいずれか一以上を用いればよい。また、不純物の添加は、プラズマ処理、イ
オン注入またはイオンドーピングなどにより行えばよい。また、低抵抗領域４３５ａおよ
び低抵抗領域４３５ｂは、低抵抗領域４３５ａおよび低抵抗領域４３５ｂ以外の領域と比
べ、酸素欠損が多いことが好ましい。それにより、ドナー準位が形成されることによって
キャリア密度が増加し、抵抗値を下げることができる。
、形成することができる。添加する不純物は、例えばリン、ホウ素、窒素、アルゴンまた
はキセノンのいずれか一以上を用いればよい。また、不純物の添加は、プラズマ処理、イ
オン注入またはイオンドーピングなどにより行えばよい。また、低抵抗領域４３５ａおよ
び低抵抗領域４３５ｂは、低抵抗領域４３５ａおよび低抵抗領域４３５ｂ以外の領域と比
べ、酸素欠損が多いことが好ましい。それにより、ドナー準位が形成されることによって
キャリア密度が増加し、抵抗値を下げることができる。
【0170】
また、低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、低抵抗領域４３５ａおよび低抵
抗領域４３５ｂ以外の領域と比べ、結晶性が低い領域であってもよい。
抗領域４３５ｂ以外の領域と比べ、結晶性が低い領域であってもよい。
【0171】
導電体４１６ａ１および導電体４１６ａ２は、半導体４０６ｂと電気的に接続されており
、ソース配線またはドレイン配線としての機能を有する。特に、導電体４１６ａ１および
導電体４１６ａ２は、半導体４０６ｂにおけるソース領域およびドレイン領域である、低
抵抗領域４３５ａおよび低抵抗領域４３５ｂと電気的に接続されていることが好ましい。
また、導電体４１６ａ１および導電体４１６ａ２は、酸素を透過しにくい機能を有する導
電体を含む積層構造とすることができる。例えば酸素を透過しにくい導電体を上層に形成
することで導電体４１６ａ１および導電体４１６ａ２の酸化による導電率の低下を防ぐこ
とができる。
、ソース配線またはドレイン配線としての機能を有する。特に、導電体４１６ａ１および
導電体４１６ａ２は、半導体４０６ｂにおけるソース領域およびドレイン領域である、低
抵抗領域４３５ａおよび低抵抗領域４３５ｂと電気的に接続されていることが好ましい。
また、導電体４１６ａ１および導電体４１６ａ２は、酸素を透過しにくい機能を有する導
電体を含む積層構造とすることができる。例えば酸素を透過しにくい導電体を上層に形成
することで導電体４１６ａ１および導電体４１６ａ２の酸化による導電率の低下を防ぐこ
とができる。
【0172】
また、図１６（Ｂ）に示すトランジスタのような形状としてもよい。図１６（Ｂ）に示す
トランジスタは、絶縁体４１１、絶縁体４０６ｃ、絶縁体４１２および導電体４０４の上
面が概略一致しており、平坦に設けられている。このように形成するために、絶縁体４１
１、絶縁体４０６ｃ、絶縁体４１２および導電体４０４の上面は化学的機械研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などによって平坦化
すればよい。その後、絶縁体４２１を成膜し、導電体４１６ａ１、導電体４１６ａ２、導
電体４１８ａ１および導電体４１８ａ２を形成すればよい。なお、絶縁体４２１は、絶縁
体４１１と同様にして成膜すればよい。
トランジスタは、絶縁体４１１、絶縁体４０６ｃ、絶縁体４１２および導電体４０４の上
面が概略一致しており、平坦に設けられている。このように形成するために、絶縁体４１
１、絶縁体４０６ｃ、絶縁体４１２および導電体４０４の上面は化学的機械研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などによって平坦化
すればよい。その後、絶縁体４２１を成膜し、導電体４１６ａ１、導電体４１６ａ２、導
電体４１８ａ１および導電体４１８ａ２を形成すればよい。なお、絶縁体４２１は、絶縁
体４１１と同様にして成膜すればよい。
【0173】
このような構造にすることにより、導電体４０４と導電体４３０ａおよび導電体４３０ｂ
が重なる領域がほぼ形成されなくなるので、トランジスタのゲート―ソース間、およびゲ
ート―ドレイン間に発生する寄生容量を低減することができる。寄生容量を低減すること
により、トランジスタのスイッチング速度を向上させることができるので、高い周波数特
性を有するトランジスタを提供することができる。
が重なる領域がほぼ形成されなくなるので、トランジスタのゲート―ソース間、およびゲ
ート―ドレイン間に発生する寄生容量を低減することができる。寄生容量を低減すること
により、トランジスタのスイッチング速度を向上させることができるので、高い周波数特
性を有するトランジスタを提供することができる。
【0174】
＜半導体＞
以下、半導体４０６ｂの詳細な構成について説明する。
以下、半導体４０６ｂの詳細な構成について説明する。
【0175】
なお、半導体４０６ｂとともに絶縁体４０６ａ、絶縁体４０６ｃの詳細な構成についても
説明する。
説明する。
【0176】
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪
シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、
アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用い
ても構わない場合がある。
シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、
アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用い
ても構わない場合がある。
【0177】
絶縁体４０６ａおよび絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元
素一種以上、または二種以上から構成される酸化物を用いることが好ましい。ただし、シ
リコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリ
ウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体
などを用いても構わない場合がある。
素一種以上、または二種以上から構成される酸化物を用いることが好ましい。ただし、シ
リコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリ
ウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体
などを用いても構わない場合がある。
【0178】
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体
４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム
、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホ
ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ラ
ンタン、セリウム、ネオジム、ハフニウム、タンタル、マグネシウム、タングステンなど
がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エ
ネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体
のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、
亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体
４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム
、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホ
ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ラ
ンタン、セリウム、ネオジム、ハフニウム、タンタル、マグネシウム、タングステンなど
がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エ
ネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体
のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、
亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【0179】
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０
６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜
鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであ
っても構わない。
６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜
鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであ
っても構わない。
【0180】
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【0181】
半導体４０６ｂは、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の大きい酸化
物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａおよび絶縁体４０６ｃより
電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以
下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電
子親和力は、真空準位と伝導帯下端とのエネルギー差である。なお、絶縁体４０６ａおよ
び絶縁体４０６ｃは、どちらかの電子親和力が大きくてもよく、または電子親和力が同じ
であってもよい。
物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａおよび絶縁体４０６ｃより
電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以
下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電
子親和力は、真空準位と伝導帯下端とのエネルギー差である。なお、絶縁体４０６ａおよ
び絶縁体４０６ｃは、どちらかの電子親和力が大きくてもよく、または電子親和力が同じ
であってもよい。
【0182】
このように、半導体４０６ｂの上下に絶縁体４０６ａおよび絶縁体４０６ｃを配置したト
ランジスタにおいて、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂおよび
絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。こ
のように、いわゆる埋め込みチャネル構造を形成することができる。
ランジスタにおいて、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂおよび
絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。こ
のように、いわゆる埋め込みチャネル構造を形成することができる。
【0183】
ここで、絶縁体４０６ａと半導体４０６ｂとの間には、絶縁体４０６ａと半導体４０６ｂ
との混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、
半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準
位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド図となる（図１７参照。）。なお、絶縁体４０６ａ、半導体４０６ｂおよ
び絶縁体４０６ｃは、それぞれの界面を明確に判別できない場合がある。
との混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、
半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準
位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド図となる（図１７参照。）。なお、絶縁体４０６ａ、半導体４０６ｂおよ
び絶縁体４０６ｃは、それぞれの界面を明確に判別できない場合がある。
【0184】
このとき、電子は絶縁体４０６ａおよび絶縁体４０６ｃ中ではなく、半導体４０６ｂ中を
主として移動する。
主として移動する。
【0185】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害
される。
できる。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害
される。
【0186】
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面
（被形成面、ここでは絶縁体４０６ａの上面）の、１μｍ×１μｍの範囲における二乗平
均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは
０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とす
ればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ
未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０
．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ－Ｖと
もいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より
好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ－Ｖは、エスアイアイ・
ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ－５００などを用いて
測定することができる。
（被形成面、ここでは絶縁体４０６ａの上面）の、１μｍ×１μｍの範囲における二乗平
均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは
０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とす
ればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ
未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０
．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ－Ｖと
もいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より
好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ－Ｖは、エスアイアイ・
ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ－５００などを用いて
測定することができる。
【0187】
なお、上述の絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの３層構造は一例で
ある。例えば、絶縁体４０６ａまたは絶縁体４０６ｃのいずれか一方を設けない２層構造
としてもよい。また、絶縁体４０６ａまたは絶縁体４０６ｃの両方を設けない単層構造と
してもよい。または、絶縁体４０６ａ、半導体４０６ｂまたは絶縁体４０６ｃとして例示
した絶縁体、半導体または導電体のいずれかを有するｎ層構造（ｎは４以上の整数）とし
ても構わない。
ある。例えば、絶縁体４０６ａまたは絶縁体４０６ｃのいずれか一方を設けない２層構造
としてもよい。また、絶縁体４０６ａまたは絶縁体４０６ｃの両方を設けない単層構造と
してもよい。または、絶縁体４０６ａ、半導体４０６ｂまたは絶縁体４０６ｃとして例示
した絶縁体、半導体または導電体のいずれかを有するｎ層構造（ｎは４以上の整数）とし
ても構わない。
【0188】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
以下では、酸化物半導体の構造について説明する。
【0189】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
れる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
【0190】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体およびｎｃ－ＯＳなどがある。
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体およびｎｃ－ＯＳなどがある。
【0191】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
【0192】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ
）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構
造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ－ｌｉ
ｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。
不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い
。
）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構
造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ－ｌｉ
ｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。
不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い
。
【0193】
＜ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。
まずは、ＣＡＡＣ－ＯＳについて説明する。
【0194】
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
導体の一種である。
【0195】
ＣＡＡＣ－ＯＳをＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行う
と、図１８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
－ＯＳは、該ピークを示さないことが好ましい。
析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行う
と、図１８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
－ＯＳは、該ピークを示さないことが好ましい。
【0196】
一方、ＣＡＡＣ－ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ－ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図１８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１８（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図１８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１８（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
【0197】
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図１８（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１８（Ｅ）
に示す。図１８（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１８（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図１８（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
ｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図１８（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１８（Ｅ）
に示す。図１８（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１８（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図１８（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
【0198】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【0199】
図１９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによ
って観察することができる。
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによ
って観察することができる。
【0200】
図１９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
－ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上
面と平行となる。
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
－ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上
面と平行となる。
【0201】
また、図１９（Ｂ）および図１９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１９（Ｄ）および図１９（Ｅ）は、
それぞれ図１９（Ｂ）および図１９（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図１９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１９（Ｄ）および図１９（Ｅ）は、
それぞれ図１９（Ｂ）および図１９（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図１９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
【0202】
図１９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【0203】
図１９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示している。。点線近傍においても、明確な結晶粒界を確認することはできない。点線
近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七
角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制し
ていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において原子配列が稠密
でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって
、歪みを許容することができるためと考えられる。
で示している。。点線近傍においても、明確な結晶粒界を確認することはできない。点線
近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七
角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制し
ていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において原子配列が稠密
でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって
、歪みを許容することができるためと考えられる。
【0204】
以上に示すように、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐｌ
ａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐｌ
ａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
【0205】
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（
酸素欠損など）の少ない酸化物半導体ともいえる。
入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（
酸素欠損など）の少ない酸化物半導体ともいえる。
【0206】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
【0207】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【0208】
不純物および酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１ｃｍ－３未満、好ましくは１×１０１１ｃｍ－３未満、さ
らに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
る。具体的には、８×１０１１ｃｍ－３未満、好ましくは１×１０１１ｃｍ－３未満、さ
らに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【0209】
＜ｎｃ－ＯＳ＞
次に、ｎｃ－ＯＳについて説明する。
次に、ｎｃ－ＯＳについて説明する。
【0210】
ｎｃ－ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ－ＯＳに対し
、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ－ＯＳの結晶は配向性を有さない。
、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ－ＯＳの結晶は配向性を有さない。
【0211】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ－ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２０
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図２０（Ｂ）に示す。図２０（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２０
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図２０（Ｂ）に示す。図２０（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
【0212】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図２０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図２０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
【0213】
図２０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ－ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
【0214】
このように、ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
【0215】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ－ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
【0216】
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
【0217】
＜ａ－ｌｉｋｅ ＯＳ＞
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
【0218】
図２１に、ａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２１（Ａ）は
電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２１（Ｂ
）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図２１（Ａ）および図２１（Ｂ）より、ａ－ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２１（Ｂ
）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図２１（Ａ）および図２１（Ｂ）より、ａ－ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
【0219】
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋｅ
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
【0220】
試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳを準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
【0221】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。
は、いずれも結晶部を有する。
【0222】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応す
る。
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応す
る。
【0223】
図２２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図２２より、ａ－ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図２２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ－
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２２よ
り、電子の累積照射量によらず、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
。なお、上述した格子縞の長さを結晶部の大きさとしている。図２２より、ａ－ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図２２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ－
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２２よ
り、電子の累積照射量によらず、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
【0224】
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、
不安定な構造であることがわかる。
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、
不安定な構造であることがわかる。
【0225】
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ－ＯＳの密度お
よびＣＡＡＣ－ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１
００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜
すること自体が困難である。
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ－ＯＳの密度お
よびＣＡＡＣ－ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１
００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜
すること自体が困難である。
【0226】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
【0227】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
【0228】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、
ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、
ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
【0229】
＜基板、絶縁体、導電体＞
以下に、トランジスタの半導体以外の各構成要素について詳細な説明を行う。
以下に、トランジスタの半導体以外の各構成要素について詳細な説明を行う。
【0230】
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい
。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ
ニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体
基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域
を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板など
がある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さ
らには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または
絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある
。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子
としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ
ニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体
基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域
を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板など
がある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さ
らには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または
絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある
。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子
としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【0231】
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として
、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が
伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４
００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を
薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４
００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや
引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などに
よって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫
な半導体装置を提供することができる。
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として
、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が
伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４
００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を
薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４
００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや
引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などに
よって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫
な半導体装置を提供することができる。
【0232】
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、ま
たはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張
率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００とし
ては、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１
０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ
オレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、
アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板
４００として好適である。
たはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張
率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００とし
ては、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１
０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ
オレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、
アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板
４００として好適である。
【0233】
なお、トランジスタを、水素などの不純物および酸素をブロックする機能を有する絶縁体
で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体
４０１、絶縁体４３２、絶縁体４１２、絶縁体４１１または絶縁体４２１に、水素などの
不純物および酸素をブロックする機能を有する絶縁体を単層、または積層で用いればよい
。
で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体
４０１、絶縁体４３２、絶縁体４１２、絶縁体４１１または絶縁体４２１に、水素などの
不純物および酸素をブロックする機能を有する絶縁体を単層、または積層で用いればよい
。
【0234】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【0235】
また、例えば、水素などの不純物および酸素をブロックする機能を有する絶縁体としては
、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウ
ム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウ
ム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【0236】
絶縁体４０１、絶縁体４３１または絶縁体４３３は、例えば、ホウ素、炭素、窒素、酸素
、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、
ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタ
ンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１、絶
縁体４３１または絶縁体４３３としては、酸化シリコンまたは酸化窒化シリコンを有する
ことが好ましい。
、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、
ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタ
ンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１、絶
縁体４３１または絶縁体４３３としては、酸化シリコンまたは酸化窒化シリコンを有する
ことが好ましい。
【0237】
また、絶縁体４２１は、絶縁体４０１と同様にして形成させればよい。
【0238】
絶縁体４１１は、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミ
ニウムなどを有することが好ましい。または、絶縁体４０１などに用いることができる絶
縁体と、積層させて形成させてもよい。
ニウムなどを有することが好ましい。または、絶縁体４０１などに用いることができる絶
縁体と、積層させて形成させてもよい。
【0239】
また、絶縁体４３２は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジル
コニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アル
ミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシ
リケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム
、酸化ジルコニウムまたは酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウ
ム、酸化ゲルマニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどを用いても
よい。絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔ
ａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などにより行えばよい。
コニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アル
ミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシ
リケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム
、酸化ジルコニウムまたは酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウ
ム、酸化ゲルマニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどを用いても
よい。絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔ
ａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などにより行えばよい。
【0240】
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化シリコンまたは酸
化窒化シリコンを有することが好ましい。
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化シリコンまたは酸
化窒化シリコンを有することが好ましい。
【0241】
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体
４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化
物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有
する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好
ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の
高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコ
ンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定
かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリ
ウムまたは酸化ハフニウムを、絶縁体４０６ｃ側に有することで、酸化シリコンまたは酸
化窒化シリコンに含まれるシリコンが、半導体４０６ｂに混入することを抑制することが
できる。また、例えば、酸化シリコンまたは酸化窒化シリコンを、絶縁体４０６ｃ側に有
することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンま
たは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラッ
プセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動さ
せることができる場合がある。
４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化
物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有
する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好
ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の
高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコ
ンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定
かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリ
ウムまたは酸化ハフニウムを、絶縁体４０６ｃ側に有することで、酸化シリコンまたは酸
化窒化シリコンに含まれるシリコンが、半導体４０６ｂに混入することを抑制することが
できる。また、例えば、酸化シリコンまたは酸化窒化シリコンを、絶縁体４０６ｃ側に有
することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンま
たは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラッ
プセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動さ
せることができる場合がある。
【0242】
導電体４３０ａ、導電体４３０ｂ、導電体４１６ａ１および導電体４１６ａ２としては、
例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム
、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、
モリブデン、ルテニウム、プラチナ、銀、インジウム、スズ、タンタルおよびタングステ
ンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合
物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およ
びマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよ
び窒素を含む導電体などを用いてもよい。また、導電体４１６ａ３、導電体４１８ａ１、
導電体４１８ａ２および導電体４１８ａ３も同様に形成すればよい。
例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム
、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、
モリブデン、ルテニウム、プラチナ、銀、インジウム、スズ、タンタルおよびタングステ
ンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合
物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およ
びマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよ
び窒素を含む導電体などを用いてもよい。また、導電体４１６ａ３、導電体４１８ａ１、
導電体４１８ａ２および導電体４１８ａ３も同様に形成すればよい。
【0243】
導電体４０４および導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリ
コン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛
、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、
スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用い
ればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
コン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛
、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、
スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用い
ればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
【0244】
以上のようなトランジスタの構成とすることにより、第１のゲート電極として機能する導
電体４０４と、第２のゲート電極として機能する導電体４１３と、の間において、大きな
リーク電流が流れるのを抑制することができる。それにより、良好な電気特性を有するト
ランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提
供することができる。
電体４０４と、第２のゲート電極として機能する導電体４１３と、の間において、大きな
リーク電流が流れるのを抑制することができる。それにより、良好な電気特性を有するト
ランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提
供することができる。
【0245】
【0246】
まず、基板４００を準備する。
【0247】
次に、基板４００上に絶縁体４０１を成膜し、絶縁体４０１を加工して開口部を形成する
。次に導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏ
ｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。導電体は酸
素を透過し難い機能を有する導電体を含む多層構造としてもよい。次に、ＣＭＰなどを用
いて絶縁体４０１の一部が露出するまで研磨し、導電体４１３を形成する。
。次に導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏ
ｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。導電体は酸
素を透過し難い機能を有する導電体を含む多層構造としてもよい。次に、ＣＭＰなどを用
いて絶縁体４０１の一部が露出するまで研磨し、導電体４１３を形成する。
【0248】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅ
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
【0249】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得やすい。また、熱ＣＶＤ法は、プラズ
マを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じ
ないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜
中にプラズマに曝されることがないため、欠陥の少ない膜が得られやすい。
マを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じ
ないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜
中にプラズマに曝されることがないため、欠陥の少ない膜が得られやすい。
【0250】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。
ある。
【0251】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、成膜速度が遅
いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好まし
い場合もある。
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、成膜速度が遅
いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好まし
い場合もある。
【0252】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、半導体装置の生産性を高めることができる場合がある。
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【0253】
また導電体４１３の他の形成方法としては、基板４００上に導電体を成膜し、フォトリソ
グラフィー法などを用いて加工し、導電体４１３を形成する。次に、絶縁体４０１となる
絶縁体を成膜し、ＣＭＰなどを用いて導電体４１３の一部が露出するまで研磨し、絶縁体
４０１を形成してもよい。
グラフィー法などを用いて加工し、導電体４１３を形成する。次に、絶縁体４０１となる
絶縁体を成膜し、ＣＭＰなどを用いて導電体４１３の一部が露出するまで研磨し、絶縁体
４０１を形成してもよい。
【0254】
なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、
露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次
に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体
などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエ
キシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、
レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズと
の間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した
光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビー
ムを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、ア
ッシングなどのドライエッチング処理を行う、またはウェットエッチング処理を行う、ま
たはドライエッチング処理に加えてウェットエッチング処理を行う、またはウェットエッ
チング処理に加えてドライエッチング処理を行うことができる。
露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次
に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体
などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエ
キシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、
レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズと
の間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した
光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビー
ムを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、ア
ッシングなどのドライエッチング処理を行う、またはウェットエッチング処理を行う、ま
たはドライエッチング処理に加えてウェットエッチング処理を行う、またはウェットエッ
チング処理に加えてドライエッチング処理を行うことができる。
【0255】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：
Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いるこ
とができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型
電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の
電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞ
れに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに
周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するド
ライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング
装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅ
ｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いるこ
とができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型
電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の
電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞ
れに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに
周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するド
ライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング
装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅ
ｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【0256】
次に、絶縁体４３１、絶縁体４３２および絶縁体４３３を成膜する。これら絶縁体は、前
述のように成膜すればよい。
述のように成膜すればよい。
【0257】
次に、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸素雰囲気または窒
素雰囲気で行うと好ましい。酸素雰囲気としては、酸素原子を有する気体雰囲気であり、
酸素、オゾンまたは窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素
、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、
または希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸
素雰囲気での高密度プラズマ処理を行うことによって、例えば炭素などの第１４族元素を
脱離させることができる。また、酸素雰囲気で高密度プラズマ処理を行うことによって、
被処理物から炭化水素などの有機化合物も脱離させやすい。
素雰囲気で行うと好ましい。酸素雰囲気としては、酸素原子を有する気体雰囲気であり、
酸素、オゾンまたは窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素
、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、
または希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸
素雰囲気での高密度プラズマ処理を行うことによって、例えば炭素などの第１４族元素を
脱離させることができる。また、酸素雰囲気で高密度プラズマ処理を行うことによって、
被処理物から炭化水素などの有機化合物も脱離させやすい。
【0258】
窒素雰囲気での高密度プラズマ処理としては、例えば窒素と希ガスを含む雰囲気下、また
は窒素と水素と希ガスを含む雰囲気下、またはアンモニアと希ガスを含む雰囲気下におい
て、上記高密度プラズマ処理を行えばよい。それによって、被処理物の表面およびその近
傍を窒化することができる。窒化される領域は、被処理物の表面側に極めて薄く形成でき
る。また、このように窒化された領域によって、不純物の拡散を抑制することができる。
は窒素と水素と希ガスを含む雰囲気下、またはアンモニアと希ガスを含む雰囲気下におい
て、上記高密度プラズマ処理を行えばよい。それによって、被処理物の表面およびその近
傍を窒化することができる。窒化される領域は、被処理物の表面側に極めて薄く形成でき
る。また、このように窒化された領域によって、不純物の拡散を抑制することができる。
【0259】
また、高密度プラズマ処理は、酸素雰囲気で行った後、窒素雰囲気で行ってもよく、また
窒素雰囲気で処理後、酸素雰囲気で処理してもよい。また、それぞれの高密度プラズマ処
理の前後にアニール処理を行ってもよい。なお、プラズマの密度を高くするためには、十
分な量のガスを流すことが好ましい場合がある。ガスの量が十分でないと、ラジカルの生
成速度よりも失活速度が高くなる場合がある。例えば、ガスを１００ｓｃｃｍ以上、３０
０ｓｃｃｍ以上または８００ｓｃｃｍ以上流すと好ましい場合がある。
窒素雰囲気で処理後、酸素雰囲気で処理してもよい。また、それぞれの高密度プラズマ処
理の前後にアニール処理を行ってもよい。なお、プラズマの密度を高くするためには、十
分な量のガスを流すことが好ましい場合がある。ガスの量が十分でないと、ラジカルの生
成速度よりも失活速度が高くなる場合がある。例えば、ガスを１００ｓｃｃｍ以上、３０
０ｓｃｃｍ以上または８００ｓｃｃｍ以上流すと好ましい場合がある。
【0260】
高密度プラズマ処理は、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨ
ｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４
５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧
力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さら
に好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下（
代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
ｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４
５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧
力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さら
に好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下（
代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
【0261】
高密度プラズマは、例えば２．４５ＧＨｚのマイクロ波を用いることによって生成され、
電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下
、またはイオンエネルギーが５ｅＶ以下で行うと好ましい。このような高密度プラズマ処
理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによ
るダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を
発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０
ｍｍ以上６０ｍｍ以下とするとよい。
電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下
、またはイオンエネルギーが５ｅＶ以下で行うと好ましい。このような高密度プラズマ処
理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによ
るダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を
発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０
ｍｍ以上６０ｍｍ以下とするとよい。
【0262】
または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）バイアスを印加するプラズマ
電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚまたは２７．１
２ＭＨｚなどを用いればよい。高密度プラズマを用いることより高密度の酸素イオンを生
成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生成
された酸素イオンを効率よく被処理物に導くことができる。そのため、基板バイアスを印
加しながら、高密度プラズマ処理を行うことが好ましい。
電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚまたは２７．１
２ＭＨｚなどを用いればよい。高密度プラズマを用いることより高密度の酸素イオンを生
成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生成
された酸素イオンを効率よく被処理物に導くことができる。そのため、基板バイアスを印
加しながら、高密度プラズマ処理を行うことが好ましい。
【0263】
また、高密度プラズマ処理の後、大気に暴露することなく連続してアニール処理を行って
もよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連続
して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによっ
て、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ
処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち、
酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記ア
ニール処理は、例えばランプアニールなどにより行えばよい。
もよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連続
して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによっ
て、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ
処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち、
酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記ア
ニール処理は、例えばランプアニールなどにより行えばよい。
【0264】
また、高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以下
、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
【0265】
また、アニール処理は、２５０℃以上８００℃以下、３００℃以上７００℃以下または４
００℃以上６００℃以下とし、処理時間は、３０秒以上１２０分以下、１分以上９０分以
下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
００℃以上６００℃以下とし、処理時間は、３０秒以上１２０分以下、１分以上９０分以
下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
【0266】
次に、絶縁体４３３上に絶縁体４０６ａとなる絶縁体を成膜する。該絶縁体の成膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことが
できる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
パッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことが
できる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
【0267】
対向ターゲット式スパッタリング装置を用いて絶縁体４０６ａとなる絶縁体を成膜するこ
とによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低
減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真
空での成膜が可能となる。それにより、成膜された絶縁体中の不純物濃度（例えば水素、
希ガス（アルゴンなど）、水など）を低減させることができる。
とによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低
減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真
空での成膜が可能となる。それにより、成膜された絶縁体中の不純物濃度（例えば水素、
希ガス（アルゴンなど）、水など）を低減させることができる。
【0268】
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成
膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
【0269】
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を
含むガスとして、たとえば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３
）などを用いればよい。
含むガスとして、たとえば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３
）などを用いればよい。
【0270】
次に、半導体４０６ｂとなる半導体を成膜する。半導体４０６ｂとなる半導体の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい
。
スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい
。
【0271】
対向ターゲット式スパッタリング装置を用いて半導体を成膜することによって、成膜時に
おけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。
また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能とな
る。それにより、成膜された半導体中の不純物濃度（例えば水素、希ガス（アルゴンなど
）、水など）を低減させることができる。
おけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。
また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能とな
る。それにより、成膜された半導体中の不純物濃度（例えば水素、希ガス（アルゴンなど
）、水など）を低減させることができる。
【0272】
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成
膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
【0273】
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を
含むガスとして、たとえば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３
）などを用いればよい。
含むガスとして、たとえば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３
）などを用いればよい。
【0274】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは４５０℃以上６００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰
囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行
う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス
雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１
％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって
、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。
または、第１の加熱処理の前もしくは後に、上述した高密度プラズマ処理を行ってもよい
。
、好ましくは４５０℃以上６００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰
囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行
う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス
雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１
％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって
、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。
または、第１の加熱処理の前もしくは後に、上述した高密度プラズマ処理を行ってもよい
。
【0275】
次に、導電体４３０となる導電体を成膜する。導電体４３０となる導電体の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことがで
きる。
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことがで
きる。
【0276】
次に、絶縁体４０６ａとなる絶縁体、半導体４０６ｂとなる半導体および導電体４３０と
なる導電体をフォトリソグラフィー法などによって加工し、絶縁体４０６ａ、半導体４０
６ｂおよび導電体４３０を有する多層膜を形成する（図２３参照。）。なお、多層膜を形
成する際、絶縁体４３３もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶
縁体４３３は、多層膜と接する領域に凸部を有する形状となる場合がある。また、フォト
リソグラフィー法によって加工する際、絶縁体または導電体などをマスクに用いてもよい
。また、該多層膜形成後に、第１の加熱処理と同様にして加熱処理を行ってもよい。
なる導電体をフォトリソグラフィー法などによって加工し、絶縁体４０６ａ、半導体４０
６ｂおよび導電体４３０を有する多層膜を形成する（図２３参照。）。なお、多層膜を形
成する際、絶縁体４３３もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶
縁体４３３は、多層膜と接する領域に凸部を有する形状となる場合がある。また、フォト
リソグラフィー法によって加工する際、絶縁体または導電体などをマスクに用いてもよい
。また、該多層膜形成後に、第１の加熱処理と同様にして加熱処理を行ってもよい。
【0277】
次に、導電体４３０をフォトリソグラフィー法などによって加工し、導電体４３０ａおよ
び導電体４３０ｂを形成する（図２４参照。）。
び導電体４３０ｂを形成する（図２４参照。）。
【0278】
次に、絶縁体４０６ｃとなる絶縁体を成膜する。絶縁体４０６ｃとなる絶縁体の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うこと
ができる。絶縁体４０６ｃとなる絶縁体の成膜は、絶縁体４０６ａと同様にして行えばよ
い。また、絶縁体４０６ｃとなる絶縁体の成膜後、上述した高密度プラズマ処理を行って
もよい。
スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うこと
ができる。絶縁体４０６ｃとなる絶縁体の成膜は、絶縁体４０６ａと同様にして行えばよ
い。また、絶縁体４０６ｃとなる絶縁体の成膜後、上述した高密度プラズマ処理を行って
もよい。
【0279】
次に、絶縁体４０６ｃとなる絶縁体上に絶縁体４１２となる絶縁体を成膜する。絶縁体４
１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。
１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。
【0280】
絶縁体４１２となる絶縁体は、カバレッジ性の良いＡＬＤ法を用いて成膜することが好ま
しく、特に基板を加熱しながら成膜すると好ましい。基板温度は、１００℃以上６００℃
以下で行えばよく、好ましくは３００℃以上５００℃以下で成膜すればよい。
しく、特に基板を加熱しながら成膜すると好ましい。基板温度は、１００℃以上６００℃
以下で行えばよく、好ましくは３００℃以上５００℃以下で成膜すればよい。
【0281】
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことがで
きる。
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことがで
きる。
【0282】
次に、絶縁体４０６ｃとなる絶縁体、絶縁体４１２となる絶縁体および導電体４０４とな
る導電体をフォトリソグラフィー法などによって加工し、絶縁体４０６ｃ、絶縁体４１２
および導電体４０４を形成する（図２５参照。）。
る導電体をフォトリソグラフィー法などによって加工し、絶縁体４０６ｃ、絶縁体４１２
および導電体４０４を形成する（図２５参照。）。
【0283】
次に、絶縁体４１１を成膜する。絶縁体４１１の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコー
ト法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オ
フセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法な
どを用いて行うことができる。
ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコー
ト法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オ
フセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法な
どを用いて行うことができる。
【0284】
絶縁体４１１は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１１は
、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１１は、成膜
後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平
坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭ
Ｐ、ドライエッチング処理などがある。ただし、絶縁体４１１の上面が平坦性を有さなく
ても構わない。
、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１１は、成膜
後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平
坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭ
Ｐ、ドライエッチング処理などがある。ただし、絶縁体４１１の上面が平坦性を有さなく
ても構わない。
【0285】
次に、絶縁体４１１上にリソグラフィー法などによってレジストマスクを形成する。ここ
で絶縁体４１１の上面とレジストマスクとの間の密着性を向上するために、例えば、有機
塗布膜を絶縁体４１１上とレジストマスクの間に設けても良い。また、フォトリソグラフ
ィー法によって加工する際、絶縁体または導電体などをマスクに用いてもよい。
で絶縁体４１１の上面とレジストマスクとの間の密着性を向上するために、例えば、有機
塗布膜を絶縁体４１１上とレジストマスクの間に設けても良い。また、フォトリソグラフ
ィー法によって加工する際、絶縁体または導電体などをマスクに用いてもよい。
【0286】
次に、絶縁体４１１を、ドライエッチング法などを用いて導電体４０４、導電体４３０ａ
および導電体４３０ｂの上面に達するまで加工を行って開口部を形成する。
および導電体４３０ｂの上面に達するまで加工を行って開口部を形成する。
【0287】
次に、開口部を埋める導電体４１６ａ１、導電体４１６ａ２および導電体４１６ａ３と、
導電体４１６ａ１、導電体４１６ａ２および導電体４１６ａ３とそれぞれ接続する導電体
４１８ａ１、導電体４１８ａ２および導電体４１８ａ３と、を形成する（図２６参照。）
。
導電体４１６ａ１、導電体４１６ａ２および導電体４１６ａ３とそれぞれ接続する導電体
４１８ａ１、導電体４１８ａ２および導電体４１８ａ３と、を形成する（図２６参照。）
。
【0288】
以上のようにして、図１３に示すトランジスタを作製することができる。
【0289】
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様
は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発
明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば
、本発明の一態様として、半導体として、酸化物半導体を用いた場合の例を示したが、本
発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明
の一態様は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム
ヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体等を用い
てもよい。
は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発
明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば
、本発明の一態様として、半導体として、酸化物半導体を用いた場合の例を示したが、本
発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明
の一態様は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム
ヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体等を用い
てもよい。
【0290】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合
わせて用いることができる。
わせて用いることができる。
【0291】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で示した、トランジスタＭ０、トラン
ジスタＭ１および容量素子Ｃ１を形成する一例について説明する。
本実施の形態では、実施の形態１乃至実施の形態３で示した、トランジスタＭ０、トラン
ジスタＭ１および容量素子Ｃ１を形成する一例について説明する。
【0292】
図２７（Ａ）は、図１に示す半導体装置の上面図である。図２７（Ｂ）、図２７（Ｃ）お
よび図２７（Ｄ）は、図２７（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する断面図である。
図２７（Ｂ）は、図１（Ａ）に対応する断面図を示し、図２７（Ｃ）は、図１（Ｂ）に対
応する断面図を示し、図２７（Ｄ）は、図１（Ｃ）に対応する断面図を示している。なお
、図２７（Ａ）に示す上面図では、図の明瞭化のために、容量素子Ｃ１など一部の要素を
省いて図示している。
よび図２７（Ｄ）は、図２７（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する断面図である。
図２７（Ｂ）は、図１（Ａ）に対応する断面図を示し、図２７（Ｃ）は、図１（Ｂ）に対
応する断面図を示し、図２７（Ｄ）は、図１（Ｃ）に対応する断面図を示している。なお
、図２７（Ａ）に示す上面図では、図の明瞭化のために、容量素子Ｃ１など一部の要素を
省いて図示している。
【0293】
なお、トランジスタＭ０およびトランジスタＭ１の詳細については、実施の形態３の記載
などを参照すればよい。また、容量素子Ｃ１は、平面状の電極を有する構造を示している
が、これに限られない。例えば、シリンダー型またはトレンチ型などの立体構造を有する
容量素子を用いても構わない。
などを参照すればよい。また、容量素子Ｃ１は、平面状の電極を有する構造を示している
が、これに限られない。例えば、シリンダー型またはトレンチ型などの立体構造を有する
容量素子を用いても構わない。
【0294】
図２７（Ｂ）は、図１（Ａ）に示すトランジスタＭ０、トランジスタＭ１および容量素子
Ｃ１の断面図を示している。トランジスタＭ１はチャージトラップ層を有するトランジス
タであり、トランジスタＭ０はチャージトラップ層を有していないトランジスタである。
Ｃ１の断面図を示している。トランジスタＭ１はチャージトラップ層を有するトランジス
タであり、トランジスタＭ０はチャージトラップ層を有していないトランジスタである。
【0295】
図２７（Ｃ）は、図１（Ｂ）に示すトランジスタＭ０およびトランジスタＭ１の断面図を
示している。トランジスタＭ１はチャージトラップ層を有するトランジスタであり、トラ
ンジスタＭ０はチャージトラップ層を有していないトランジスタである。
示している。トランジスタＭ１はチャージトラップ層を有するトランジスタであり、トラ
ンジスタＭ０はチャージトラップ層を有していないトランジスタである。
【0296】
図２７（Ｄ）は、図１（Ｃ）に示すトランジスタＭ０、トランジスタＭ１および容量素子
Ｃ１の断面図を示している。トランジスタＭ１およびトランジスタＭ０は、どちらもチャ
ージトラップ層を有するトランジスタである。
Ｃ１の断面図を示している。トランジスタＭ１およびトランジスタＭ０は、どちらもチャ
ージトラップ層を有するトランジスタである。
【0297】
また、本実施の形態に示す半導体装置において、トランジスタＭ０およびトランジスタＭ
１は、同一平面上に形成された例を示したが、これに限られない。例えば、トランジスタ
Ｍ０およびトランジスタＭ１を積層させて形成してもよい。その場合、トランジスタＭ０
をトランジスタＭ１の下層に形成してもよく、またトランジスタＭ０をトランジスタＭ１
の上層に形成してもよい。
１は、同一平面上に形成された例を示したが、これに限られない。例えば、トランジスタ
Ｍ０およびトランジスタＭ１を積層させて形成してもよい。その場合、トランジスタＭ０
をトランジスタＭ１の下層に形成してもよく、またトランジスタＭ０をトランジスタＭ１
の上層に形成してもよい。
【0298】
容量素子Ｃ１についても、トランジスタＭ０またはトランジスタＭ１と同一平面上に設け
る構成としてもよい。また、容量素子Ｃ１をトランジスタＭ０またはトランジスタＭ１の
上層に設ける構成としてもよい。
る構成としてもよい。また、容量素子Ｃ１をトランジスタＭ０またはトランジスタＭ１の
上層に設ける構成としてもよい。
【0299】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合
わせて用いることができる。
わせて用いることができる。
【0300】
（実施の形態５）
本実施の形態では、実施の形態１で説明したトランジスタを用いることができ、実施の形
態２で説明した記憶装置を含むＣＰＵについて説明する。
本実施の形態では、実施の形態１で説明したトランジスタを用いることができ、実施の形
態２で説明した記憶装置を含むＣＰＵについて説明する。
【0301】
図２８は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【0302】
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【0303】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【0304】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【0305】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【0306】
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態
２に示した記憶装置を用いることができる。
１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態
２に示した記憶装置を用いることができる。
【0307】
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【0308】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
宜組み合わせて用いることができる。
【0309】
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２９に示
す。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２９に示
す。
【0310】
図２９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等
を有する。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部
９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等
を有する。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部
９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【0311】
図２９（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外
部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２９（Ｂ）に
示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる
。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９
１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源
のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる
。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２９（Ｂ）に
示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる
。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９
１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源
のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる
。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【0312】
図２９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
ーボード９２３、ポインティングデバイス９２４等を有する。
【0313】
図２９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
３等を有する。
【0314】
図２９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
【0315】
図２９（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト
９５４等を有する。
９５４等を有する。
【0316】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
。
【0317】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例
について図３０を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣
、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３０（Ａ）参照
。）、記録媒体（ＤＶＤやビデオテープ等、図３０（Ｂ）参照。）、包装用容器類（包装
紙やボトル等、図３０（Ｃ）参照。）、乗り物類（自転車等、図３０（Ｄ）参照。）、身
の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬
剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、ま
たは携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３０（Ｅ）、図３０（Ｆ
）参照。）等に設けて使用することができる。
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例
について図３０を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣
、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３０（Ａ）参照
。）、記録媒体（ＤＶＤやビデオテープ等、図３０（Ｂ）参照。）、包装用容器類（包装
紙やボトル等、図３０（Ｃ）参照。）、乗り物類（自転車等、図３０（Ｄ）参照。）、身
の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬
剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、ま
たは携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３０（Ｅ）、図３０（Ｆ
）参照。）等に設けて使用することができる。
【0318】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
【0319】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
【0320】
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明
する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示
素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例
えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で
述べたトランジスタを採用することができる。
する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示
素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例
えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で
述べたトランジスタを採用することができる。
【0321】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子
、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディス
プレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を
用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイ
クロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャ
ッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティ
ング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの
少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コント
ラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を
用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表
示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方
式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒ
ｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例
としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反
射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある
。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどが
ある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、
画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例
えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすれば
よい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能
である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる
場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい
。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、
グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶
を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶
を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフ
ェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよ
い。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラ
フェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタ法で成膜すること
も可能である。
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子
、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディス
プレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を
用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイ
クロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャ
ッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティ
ング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの
少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コント
ラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を
用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表
示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方
式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒ
ｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例
としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反
射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある
。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどが
ある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、
画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例
えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすれば
よい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能
である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる
場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい
。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、
グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶
を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶
を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフ
ェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよ
い。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラ
フェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタ法で成膜すること
も可能である。
【0322】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
。
【符号の説明】
【0323】
Ｃ１ 容量素子
Ｍ０ トランジスタ
Ｍ１ トランジスタ
Ｎ１ ノード
Ｎ５ ノード
Ｎ７ ノード
Ｓｉｇ１ 入力端子
Ｓｉｇ２ 入力端子
１００ 回路
１１０ メモリセル
１１２ トランジスタ
１１４ 容量素子
１２０ 記憶装置
１３０ メモリセル
１３１ 容量素子
１４０ 記憶装置
１５０ レジスタ回路
１５１ インバータ
１５２ インバータ
１５３ フリップフロップ回路
１５４ 容量素子
１７０ 画素
１７１ 容量素子
１７２ 表示素子
１８０ 表示装置
２００ 回路
３００ 回路
４００ 基板
４０１ 絶縁体
４０４ 導電体
４０６ａ 絶縁体
４０６ｂ 半導体
４０６ｃ 絶縁体
４１１ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ａ１ 導電体
４１６ａ２ 導電体
４１６ａ３ 導電体
４１８ａ１ 導電体
４１８ａ２ 導電体
４１８ａ３ 導電体
４２１ 絶縁体
４３０ 導電体
４３０ａ 導電体
４３０ｂ 導電体
４３１ 絶縁体
４３２ 絶縁体
４３３ 絶縁体
４３５ａ 低抵抗領域
４３５ｂ 低抵抗領域
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ
Ｍ０ トランジスタ
Ｍ１ トランジスタ
Ｎ１ ノード
Ｎ５ ノード
Ｎ７ ノード
Ｓｉｇ１ 入力端子
Ｓｉｇ２ 入力端子
１００ 回路
１１０ メモリセル
１１２ トランジスタ
１１４ 容量素子
１２０ 記憶装置
１３０ メモリセル
１３１ 容量素子
１４０ 記憶装置
１５０ レジスタ回路
１５１ インバータ
１５２ インバータ
１５３ フリップフロップ回路
１５４ 容量素子
１７０ 画素
１７１ 容量素子
１７２ 表示素子
１８０ 表示装置
２００ 回路
３００ 回路
４００ 基板
４０１ 絶縁体
４０４ 導電体
４０６ａ 絶縁体
４０６ｂ 半導体
４０６ｃ 絶縁体
４１１ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ａ１ 導電体
４１６ａ２ 導電体
４１６ａ３ 導電体
４１８ａ１ 導電体
４１８ａ２ 導電体
４１８ａ３ 導電体
４２１ 絶縁体
４３０ 導電体
４３０ａ 導電体
４３０ｂ 導電体
４３１ 絶縁体
４３２ 絶縁体
４３３ 絶縁体
４３５ａ 低抵抗領域
４３５ｂ 低抵抗領域
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】