特許 7519460 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-10

(45)【発行日】2024-07-19

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240711BHJP

   H01L 21/3205 20060101ALI20240711BHJP

   H01L 21/768 20060101ALI20240711BHJP

   H01L 23/532 20060101ALI20240711BHJP

【ＦＩ】

H10B12/00 671B

H01L21/88 B

H01L21/90 K

【請求項の数】 11

(21)【出願番号】P 2022563031

(86)(22)【出願日】2021-11-08

(65)【公表番号】

(43)【公表日】2023-10-04

(86)【国際出願番号】 CN2021129356

(87)【国際公開番号】W WO2023019758

(87)【国際公開日】2023-02-23

【審査請求日】2022-10-17

(31)【優先権主張番号】202110957060.2

(32)【優先日】2021-08-19

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(73)【特許権者】

【識別番号】522337543

【氏名又は名称】ベイジン スーパーストリング アカデミー オブ メモリー テクノロジー

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＳＵＰＥＲＳＴＲＩＮＧ ＡＣＡＤＥＭＹ ＯＦ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＹ

【住所又は居所原語表記】Ｒｏｏｍ ５０１－１２， ５Ｆ， Ｂｕｉｌｄｉｎｇ ５２， Ｊｉｎｇｙｕａｎ Ｎｏｒｔｈ Ｓｔｒｅｅｔ， ＢＤＡ， Ｄａｘｉｎｇ Ｄｉｓｔｒｉｃｔ， Ｂｅｉｊｉｎｇ， Ｃｈｉｎａ

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】邵 光速

(72)【発明者】

【氏名】肖 徳元

(72)【発明者】

【氏名】邱 雲松

【審査官】加藤 俊哉

(56)【参考文献】

【文献】米国特許出願公開第２０１４／００６１８５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／００２５３００（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０１５３３６５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／００４９０８５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

(57)【特許請求の範囲】

【請求項1】

半導体デバイスの製造方法であって、前記半導体デバイスは基板を備え、前記半導体デバイスの製造方法は、
前記基板に、第１方向に沿って延在する複数の第１トレンチを形成することと、
前記第１トレンチが形成された前記基板に、第２方向に沿って延在する複数の第２トレンチを形成することであって、前記第１方向は前記第２方向と直交し、前記第１トレンチの第１深度は前記第２トレンチの第２深度より大きいことと、
前記第１トレンチ及び前記第２トレンチ内に第１分離層を形成することであって、前記第２方向の断面において、前記第１分離層と前記第１トレンチ両側の側壁との間にそれぞれ第１隙間が設けられており、前記第１隙間の深度は前記第１深度より小さいことと、
前記第１トレンチ両側の前記第１隙間の底部に第１導電材料の導電層を堆積して、互いに平行で前記第１方向に沿って延在する２つのビットラインを形成することと、
前記第１トレンチ及び第２トレンチ内の前記導電層に、前記第２方向に沿って延在するワードラインを形成することと、を含み、
前記第１トレンチが形成された前記基板に、前記第２方向に沿って延在する複数の第２トレンチを形成することは、
前記基板の表面を第１絶縁材料で被覆することによって第１絶縁層を形成することであって、前記第１絶縁層は前記第１トレンチの内壁を被覆することと、
前記第１トレンチに第２絶縁材料を充填して、第２絶縁層を形成することと、
前記基板に、前記第２方向に沿って延在する前記複数の第２トレンチを形成することと、を含み、
前記第１トレンチ及び前記第２トレンチ内に第１分離層を形成することは、
前記第２トレンチに前記第１絶縁材料を充填することと、
前記第１トレンチ及び前記第２トレンチ内の、深度が第３深度より小さい位置を被覆している前記第１絶縁材料を同期的に除去して、前記第１隙間を形成することと、を含み、前記第３深度は、前記第１深度より小さい且つ前記第２深度より大きく、前記第１トレンチ及び前記第２トレンチ内の残りの前記第１絶縁層及び前記第２絶縁層は、前記第１分離層を構成し、
前記第２トレンチに前記第１絶縁材料を充填した後、前記半導体デバイスの製造方法は、
前記第１絶縁材料を第４深度まで除去して、陥凹領域を形成することであって、前記第４深度は前記第２深度より小さいことと、
前記陥凹領域の側壁を前記第２絶縁材料で被覆することによって保護層を形成することと、を更に含み、前記第１絶縁材料を除去した後に形成される前記第１隙間は、前記基板の表面に垂直な方向において、前記保護層と前記残りの第１絶縁層との間に位置する、半導体デバイスの製造方法。

【請求項2】

前記第１トレンチ及び前記第２トレンチ内の、深度が第３深度より小さい位置を被覆している前記第１絶縁材料を同期的に除去して、前記第１隙間を形成することは、
ウェットエッチングによって前記第１絶縁材料を除去して、前記第１隙間を形成することを含む、
請求項１に記載の半導体デバイスの製造方法。

【請求項3】

前記第１絶縁材料は、窒化シリコン材料を含み、前記ウェットエッチングに使用されるエッチング溶液はリン酸溶液を含む、
請求項２に記載の半導体デバイスの製造方法。

【請求項4】

前記基板の表面を第１絶縁材料で被覆することによって第１絶縁層を形成することは、
原子層堆積法により、前記基板の表面に前記第１絶縁材料を堆積して、前記第１絶縁層を形成することを含む、
請求項１に記載の半導体デバイスの製造方法。

【請求項5】

前記第１トレンチに第２絶縁材料を充填して、第２絶縁層を形成した後、前記半導体デバイスの製造方法は、
前記第２絶縁層、及び前記基板の表面の第１絶縁層に対して平坦化処理を実行して、前記第１トレンチ及び前記第２トレンチの領域以外の基板の表面を露出させることを更に含む、
請求項１に記載の半導体デバイスの製造方法。

【請求項6】

前記第１トレンチ両側の前記第１隙間の底部に第１導電材料の導電層を堆積して、互いに平行で前記第１方向に沿って延在する２つのビットラインを形成することは、
前記第１隙間に前記第１導電材料を充填することと、
前記第１隙間内の前記第１導電材料の一部を除去し、前記第１隙間の底部の前記第１導電材料を残留させることによって、前記ビットラインを形成することと、を含み、前記底部の第１導電材料は前記導電層を構成する、
請求項１に記載の半導体デバイスの製造方法。

【請求項7】

前記第１トレンチ及び第２トレンチ内の前記導電層に、前記第２方向に沿って延在するワードラインを形成することは、
前記第１トレンチ及び前記第２トレンチ内の、前記導電層の上部の前記第１分離層を除去して、第３トレンチを形成することと、
前記第３トレンチの底部に第２分離層を形成することであって、前記第２分離層の底部は、前記第１トレンチ内の２つの前記ビットラインの間の残りの前記第１分離層と接続され、前記第２分離層の頂部は、前記第１トレンチ及び前記第２トレンチ以外の領域の基板の表面より低いことと、
前記第２分離層の上の前記第３トレンチに前記ワードラインを形成することと、を含む、
請求項１に記載の半導体デバイスの製造方法。

【請求項8】

前記第２分離層の上の前記第３トレンチに前記ワードラインを形成することは、
前記第２分離層の上の前記第１トレンチ及び前記第２トレンチの側壁にゲート酸化層を形成することと、
隣接する前記ゲート酸化層の間に第２導電材料を充填して、ゲート導電層を形成することと、
前記第２方向に沿って、前記第２導電材料に第４トレンチを形成することであって、前記第４トレンチは、前記第１方向の断面で前記ゲート導電層を分離することと、
前記第４トレンチに第１絶縁材料を充填して、第３分離層を形成することであって、前記第３分離層の両側の前記第２導電材料によって接続される各ゲート導電層は、前記ワードラインを構成する、ことと、を含む
請求項７に記載の半導体デバイスの製造方法。

【請求項9】

半導体デバイスであって、
基板と、
前記基板上で第１方向に沿って延在する複数の第１トレンチ及び第２方向に沿って延在する複数の第２トレンチであって、第１方向は前記第２方向と直交し、前記第１トレンチの第１深度は前記第２トレンチの第２深度より大きい、第１トレンチ及び第２トレンチと、
前記第１トレンチ及び前記第２トレンチ内に位置する第１分離層であって、第２方向の断面において、前記第１分離層と前記第１トレンチ両側の側壁との間にそれぞれ第１隙間が設けられ、前記第１隙間の深度は前記第１深度より小さい、第１分離層と、
前記第１トレンチ両側の前記第１隙間の底部に堆積された第１導電材料の導電層であって、前記導電層は、互いに平行で前記第１方向に沿って延在する２つのビットラインを構成する、導電層と、
前記第１トレンチ及び前記第２トレンチ内の前記導電層に設けられた、第２方向に沿って延在するワードラインと、を備え、
前記第１分離層は、
前記第１トレンチ及び前記第２トレンチの底部に位置する第１絶縁層と、
前記第１絶縁層上の第２絶縁層と、を含み、前記第２絶縁層と、前記第１トレンチの両側の側壁との間に前記第１隙間が設けられている、半導体デバイス。

【請求項10】

前記第１分離層と、前記第１隙間内の前記導電層は、第２分離層で被覆されており、
前記第２分離層には、前記第２方向に沿って延在するワードラインが設けられている、
請求項９に記載の半導体デバイス。

【請求項11】

前記半導体デバイスは、更に、
前記第２分離層上に位置し且つ前記第１トレンチ及び前記第２トレンチの側壁を被覆する、ゲート酸化層を備え、
前記ワードラインは、隣接する前記ゲート酸化層の間に位置するゲート導電層を含み、前記ゲート導電層は前記第２方向で接続され、
隣接する２つの前記ワードラインの間に第３分離層が設けられている、
請求項１０に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２１年８月１９日に中国特許局に提出された、出願番号が２０２１１０９５７０６０．２であり、発明の名称が「半導体デバイス及びその製造方法」である、中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

【0002】

本発明の実施例は、半導体製造技術に関し、半導体デバイス及びその製造方法に関するが、これに限定されない。

【背景技術】

【0003】

チップ及びメモリの技術の発展に伴い、半導体製造工程における集積度に対する要求もますます高くなっている。半導体基板の利用率と集積度を向上させるために、垂直チャネル構造の半導体デバイスが徐々に適用されている。垂直チャネル構造のトランジスタチャネルは、基板の表面に対して垂直であるため、アレイ状に都合よく配置することができる。しかし、垂直チャネル構造の半導体デバイスの場合、配線レイアウトと工程過程を更に最適化し、改善する必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

これを鑑みて、本発明の実施例は、先行技術に存在する少なくとも１つの問題を解決するための半導体デバイス及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

第１態様によれば、本発明の実施例は、半導体デバイスの製造方法を提供し、前記半導体デバイスは基板を備え、前記方法は、
前記基板に、第１方向に沿って延在する複数の第１トレンチを形成することと、
前記第１トレンチが形成された前記基板に、第２方向に沿って延在する複数の第２トレンチを形成することであって、前記第１方向は前記第２方向と直交し、前記第１トレンチの第１深度は前記第２トレンチの第２深度より大きいことと、
前記第１トレンチ及び前記第２トレンチ内に第１分離層を形成することであって、第２方向の断面において、前記第１分離層と前記第１トレンチ両側の側壁との間にそれぞれ第１隙間が設けられており、前記第１隙間の深度は前記第１深度より小さいことと、
前記第１トレンチ両側の前記第１隙間の底部に第１導電材料の導電層を堆積して、互いに平行で前記第１方向に沿って延在する２つのビットラインを形成することと、
前記第１トレンチ及び第２トレンチ内の前記導電層に、前記第２方向に沿って延在するワードラインを形成することと、を含む。

【0006】

いくつかの実施例において、前記第１トレンチが形成された前記基板に、第２方向に沿って延在する複数の第２トレンチを形成することは、
前記基板の表面を第１絶縁材料で被覆することによって第１絶縁層を形成することであって、ここで、前記第１絶縁層は前記第１トレンチの内壁を被覆することと、
前記第１トレンチに第２絶縁材料を充填して、第２絶縁層を形成することと、
前記基板に第２方向に沿って延在する前記複数の第２トレンチを形成することと、を含む。

【0007】

いくつかの実施例において、前記第１トレンチ及び前記第２トレンチ内に第１分離層を形成することは、
前記第２トレンチに前記第１絶縁材料を充填することと、
前記第１トレンチ及び前記第２トレンチ内の、深度が第３深度より小さい位置を被覆している前記第１絶縁材料を同期的に除去して、前記第１隙間を形成することと、を含み、ここで、前記第３深度は、前記第１深度より小さい且つ前記第２深度より大きく、前記第１トレンチ及び前記第２トレンチ内の残りの前記第１絶縁層及び前記第２絶縁層は、前記第１分離層を構成する。

【0008】

いくつかの実施例において、前記第２トレンチに前記第１絶縁材料を充填した後、前記半導体デバイスの製造方法は、
第４深度の前記第１絶縁材料を除去して、陥凹領域を形成することであって、前記第４深度は前記第２深度より小さいことと、
前記陥凹領域の側壁を前記第２絶縁材料で被覆することによって保護層を形成することと、を更に含み、ここで、前記第１絶縁材料を除去した後に形成される前記第１隙間は、基板の表面に垂直な方向において、前記保護層と前記残りの第１絶縁層との間に位置する。

【0009】

いくつかの実施例において、前記第１トレンチ及び前記第２トレンチ内の、深度が第３深度より小さい位置を被覆している前記第１絶縁材料を同期的に除去して、前記第１隙間を形成することは、
ウェットエッチングによって前記第１絶縁材料を除去して、前記第１隙間を形成することを含む。

【0010】

いくつかの実施例において、前記第１絶縁材料は、窒化シリコン材料を含み、前記ウェットエッチングに使用されるエッチング溶液はリン酸溶液を含む。

【0011】

いくつかの実施例において、前記基板の表面を第１絶縁材料で被覆することによって第１絶縁層を形成することは、
原子層堆積法により、前記基板の表面に前記第１絶縁材料を堆積して、前記第１絶縁層を形成することを含む。

【0012】

いくつかの実施例において、前記第１トレンチに第２絶縁材料を充填して、第２絶縁層を形成した後、前記半導体デバイスの製造方法は、
前記第２絶縁層、及び前記基板の表面の第１絶縁層に対して平坦化処理を実行して、前記第１トレンチ及び前記第２トレンチの領域以外の基板の表面を露出させることを更に含む。

【0013】

いくつかの実施例において、前記第１トレンチ両側の前記第１隙間の底部に第１導電材料の導電層を堆積して、互いに平行で前記第１方向に沿って延在する２つのビットラインを形成することは、
前記第１隙間に前記第１導電材料を充填することと、
前記第１隙間内の前記第１導電材料の一部を除去し、前記第１隙間の底部の前記第１導電材料を残留させることによって、前記ビットラインを形成することと、を含み、ここで、前記底部の第１導電材料は前記導電層を構成する。

【0014】

いくつかの実施例において、前記第１トレンチ及び第２トレンチ内の前記導電層に、前記第２方向に沿って延在するワードラインを形成することは、
前記第１トレンチ及び前記第２トレンチ内の、前記導電層の上部の前記第１分離層を除去して、第３トレンチを形成することと、
前記第３トレンチの底部に第２分離層を形成することであって、ここで、前記第２分離層の底部は、前記第１トレンチ内の２つの前記ビットラインの間の残りの前記第１分離層と接続され、前記第２分離層の上部は、前記第１トレンチ及び前記第２トレンチ以外の領域の基板の表面より低いことと、
前記第２分離層の上の前記第３トレンチに前記ワードラインを形成することと、を含む。

【0015】

いくつかの実施例において、前記第２分離層の上の前記第３トレンチに前記ワードラインを形成することは、
前記第２分離層の上の前記第１トレンチ及び前記第２トレンチの側壁にゲート酸化層を形成することと、
隣接する前記ゲート酸化層の間に第２導電材料を充填して、ゲート導電層を形成することと、
前記第２方向に沿って、前記第２導電材料に第４トレンチを形成することであって、ここで、前記第４トレンチは、前記第１方向の断面で前記ゲート導電層を分離することと、
前記第４トレンチに第１絶縁材料を充填して、第３分離層を形成することと、を含み、前記第３分離層の両側の前記第２導電材料によって接続される各ゲート導電層は、前記ワードラインを構成する。

【0016】

第２態様によれば、本発明の実施例は、半導体デバイスを提供し、前記半導体デバイスは、
基板と、
前記基板上で第１方向に沿って延在する複数の第１トレンチ及び第２方向に沿って延在する複数の第２トレンチであって、ここで、第１方向は前記第２方向と直交し、前記第１トレンチの第１深度は前記第２トレンチの第２深度より大きい、第１トレンチ及び第２トレンチと、
前記第１トレンチ及び前記第２トレンチのそれぞれに位置する第１分離層であって、第２方向の断面において、前記第１分離層と前記第１トレンチ両側の側壁との間にそれぞれ第１隙間が設けられており、前記第１隙間の深度は前記第１深度より小さい、第１分離層と、
前記第１トレンチ両側の前記第１隙間の底部に堆積された第１導電材料の導電層であって、前記導電層は、互いに平行で前記第１方向に沿って延在する２つのビットラインを構成する、導電層と、
前記第１トレンチ及び前記第２トレンチ内の前記導電層に設けられた、第２方向に沿って延在するワードラインと、を備える。

【0017】

いくつかの実施例において、前記第１分離層は、
前記第１トレンチ及び前記第２トレンチの底部に位置する第１絶縁層と、
前記第１絶縁層上の第２絶縁層と、を含み、前記第２絶縁層と、前記第１トレンチの両側の側壁との間に前記第１隙間が設けられている。

【0018】

いくつかの実施例において、前記第１分離層と、前記第１隙間内の前記導電層は、第２分離層で被覆されており、
前記第２分離層には、前記第２方向に沿って延在するワードラインが設けられている。

【0019】

いくつかの実施例において、前記半導体デバイスは、更に、
前記第２分離層上に位置し且つ前記第１トレンチ及び前記第２トレンチの側壁を被覆する、ゲート酸化層を備え、
前記ワードラインは、隣接する前記ゲート酸化層の間に位置するゲート導電層を含み、前記ゲート導電層は前記第２方向で接続され、
隣接する２つの前記ワードラインの間に第３分離層が設けられている。

【発明の効果】

【0020】

本発明の実施例による技術的解決策によれば、半導体デバイスの製造過程で、基板にトレンチを形成し、トレンチに、第１トレンチの両側の側壁のそれぞれと第１隙間がある第１分離層を形成し、その後、第１トレンチの両側の第１隙間に導電材料を堆積する方式により、基板に埋め込まれたビットライン構造を形成する。したがって、半導体基板をドーピングすることによって形成されたビットラインと比較すると、本発明の実施例による、堆積導電材料を堆積することによって形成されたビットラインは、より高い導電性能を有し、そのため、半導体デバイスの全体的な性能を向上させることができる。一方、第１トレンチの両側の側壁の第１隙間に形成された互いに平行な二重ビットライン構造により、半導体デバイスの集積度を向上させ、ビットライン間の寄生容量を低減することができる。

【図面の簡単な説明】

【0021】

【図1】本発明の実施例による半導体デバイスの製造方法のフローチャートである。

【図2A】本発明の実施例による製造方法において、第１トレンチを形成することを示す上面図及び断面図である。

【図2B】本発明の実施例による製造方法において、第１トレンチを形成することを示す上面図及び断面図である。

【図2C】本発明の実施例による製造方法において、第１トレンチを形成することを示す上面図及び断面図である。

【図2D】本発明の実施例による製造方法において、第１トレンチを形成することを示す上面図及び断面図である。

【図2E】本発明の実施例による製造方法において、第１トレンチを形成することを示す上面図及び断面図である。

【図3A】本発明の実施例による製造方法において、第１トレンチを第１絶縁層で被覆することを示す断面図である。

【図3B】本発明の実施例による製造方法において、第１トレンチを第１絶縁層で被覆することを示す断面図である。

【図3C】本発明の実施例による製造方法において、第１トレンチを第１絶縁層で被覆することを示す断面図である。

【図4A】本発明の実施例による製造方法において、第１トレンチを第２絶縁層で被覆することを示す断面図である。

【図4B】本発明の実施例による製造方法において、第１トレンチを第２絶縁層で被覆することを示す断面図である。

【図4C】本発明の実施例による製造方法において、第１トレンチを第２絶縁層で被覆することを示す断面図である。

【図5A】本発明の実施例による製造方法において、第２トレンチを形成することを示す断面図である。

【図5B】本発明の実施例による製造方法において、第２トレンチを形成することを示す断面図である。

【図5C】本発明の実施例による製造方法において、第２トレンチを形成することを示す断面図である。

【図5D】本発明の実施例による製造方法において、第２トレンチを形成することを示す断面図である。

【図6A】本発明の実施例による製造方法において、第２トレンチに第１絶縁層を充填することを示す断面図である。

【図6B】本発明の実施例による製造方法において、第２トレンチに第１絶縁層を充填することを示す断面図である。

【図6C】本発明の実施例による製造方法において、第２トレンチに第１絶縁層を充填することを示す断面図である。

【図6D】本発明の実施例による製造方法において、第２トレンチに第１絶縁層を充填することを示す断面図である。

【図7A】本発明の実施例による製造方法において、陥凹領域を形成することを示す断面図である。

【図7B】本発明の実施例による製造方法において、陥凹領域を形成することを示す断面図である。

【図7C】本発明の実施例による製造方法において、陥凹領域を形成することを示す断面図である。

【図7D】本発明の実施例による製造方法において、陥凹領域を形成することを示す断面図である。

【図8A】本発明の実施例による製造方法において、陥凹領域内に保護層を形成することを示す断面図である。

【図8B】本発明の実施例による製造方法において、陥凹領域内に保護層を形成することを示す断面図である。

【図8C】本発明の実施例による製造方法において、陥凹領域内に保護層を形成することを示す断面図である。

【図9A】本発明の実施例による製造方法において、第１隙間を形成することを示す断面図である。

【図9B】本発明の実施例による製造方法において、第１隙間を形成することを示す断面図である。

【図9C】本発明の実施例による製造方法において、第１隙間を形成することを示す断面図である。

【図9D】本発明の実施例による製造方法において、第１隙間を形成することを示す断面図である。

【図10A】本発明の実施例による製造方法において、第１隙間にビットラインを形成した後の上面図及び断面図である。

【図10B】本発明の実施例による製造方法において、第１隙間にビットラインを形成した後の上面図及び断面図である。

【図10C】本発明の実施例による製造方法において、第１隙間にビットラインを形成した後の上面図及び断面図である。

【図11A】本発明の実施例による製造方法において、第２分離層を形成することを示す断面図である。

【図11B】本発明の実施例による製造方法において、第２分離層を形成することを示す断面図である。

【図11C】本発明の実施例による製造方法において、第２分離層を形成することを示す断面図である。

【図11D】本発明の実施例による製造方法において、第２分離層を形成することを示す断面図である。

【図12A】本発明の実施例による製造方法において、ゲート導電層を形成することを示す断面図である。

【図12B】本発明の実施例による製造方法において、ゲート導電層を形成することを示す断面図である。

【図12C】本発明の実施例による製造方法において、ゲート導電層を形成することを示す断面図である。

【図12D】本発明の実施例による製造方法において、ゲート導電層を形成することを示す断面図である。

【図13A】本発明の実施例による製造方法において、ワードラインを形成することを示す断面図である。

【図13B】本発明の実施例による製造方法において、ワードラインを形成することを示す断面図である。

【図13C】本発明の実施例による製造方法において、ワードラインを形成することを示す断面図である。

【図13D】本発明の実施例による製造方法において、ワードラインを形成することを示す断面図である。

【図14】本発明の実施例による半導体デバイスの構造の概略図である。

【発明を実施するための形態】

【0022】

本発明の理解を容易にするために、以下では、関連する図面を参照して本発明をより全面的に説明する。図面には、本発明の好ましい実施例を示している。しかし、本発明は、本明細書で説明された実施例に限定されなく、様々な異なる形で実現できる。逆に、これらの実施例を提供する目的は、本発明で開示される内容をより完全かつ包括的にすることである。

【0023】

特に定義しない限り、本発明で使用されるすべての技術用語及び科学用語は、当業者によって一般的に理解されるものと意味を有する。本発明の明細書で使用される用語は、具体的な実施例を説明することのみを目的としており、本発明を限定することを意図するものではない。本明細書で使用される用語「及び／又は」は、１つ又は複数の関連付けられた項目の任意及びすべての組み合わせを含む。

【0024】

図１に示すように、本発明の実施例は、半導体デバイスの製造方法を提供し、前記半導体デバイスは基板を備え、前記方法は、以下のステップを含む。

【0025】

ステップＳ１０１において、前記基板に、第１方向に沿って延在する複数の第１トレンチを形成する。

【0026】

ステップＳ１０２において、前記第１トレンチが形成された前記基板に、第２方向に沿って延在する複数の第２トレンチを形成し、前記第１方向は前記第２方向と直交し、前記第１トレンチの第１深度は前記第２トレンチの第２深度より大きい。

【0027】

ステップＳ１０３において、前記第１トレンチ及び前記第２トレンチ内に第１分離層を形成し、第２方向の断面において、前記第１分離層と前記第１トレンチ両側の側壁との間にそれぞれ第１隙間が設けられており、前記第１隙間の深度は前記第１深度より小さい。

【0028】

ステップＳ１０４において、前記第１トレンチ両側の前記第１隙間の底部に第１導電材料の導電層を堆積して、互いに平行で前記第１方向に沿って延在する２つのビットラインを形成する。

【0029】

ステップＳ１０５において、前記第１トレンチ及び第２トレンチ内の前記導電層に、前記第２方向に沿って延在するワードラインを形成する。

【0030】

本発明の実施例において、エッチングする方法により、基板の表面に、パターンを有するトレンチを形成することができる。ここで、第１方向は、基板の表面に平行に延在する方向であり、この方向に沿って複数の第１トレンチを形成することができ、これらの第１トレンチは互いに平行である。例示的に、複数の第１トレンチは互いに平行であり、且つ、同じ間隔、深度及び幅を有することができる。したがって、これらの第１トレンチは、エッチングによって同期的に形成することができる。もちろん、上記のエッチングは、１回のエッチングであってもよいし、複数回のエッチングであってもよい。

【0031】

図２Ａは、第１トレンチを形成した後の上面図であり、図２Ｂ、図２Ｃ、図２Ｄ及び図２Ｅは、それぞれ、図２Ａのａａ’断面、ｂｂ’断面、ｃｃ’断面及びｄｄ’断面の断面図であり、基板１００には、平行に分布された複数の第１トレンチ１１０が形成される。

【0032】

第１トレンチを形成した後、エッチング方法を再利用して第１トレンチに垂直に分布される第２トレンチを形成することができる。第２トレンチの延在方向も、基板の表面に平行であるが、第１方向と直交する。このようにして、基板の表面に、網状の構造、即ち、互いに絡み合った複数の第１トレンチ及び第２トレンチを形成することができる。エッチングされていない領域には、基板の表面に垂直な半導体柱が形成され、これらの半導体柱は、トランジスタの垂直チャネルとして使用することができ、更にトランジスタアレイを形成することができる。

【0033】

本発明の実施例において、第１トレンチ及び第２トレンチ内に第１分離層を形成し、当該第１分離層は、酸化物、窒化物又は他の有機材料などの絶縁材料で構成されたものである。第２トレンチの第１深度が第２トレンチの第２深度より大きいため、第１トレンチ内の第１分離層の厚さも、第２トレンチ内の厚さとは異なる。

【0034】

第１トレンチ内の第１分離層と第１トレンチの両側の側壁との間にそれぞれ第１隙間があり、第２トレンチの第２深度が浅い場合、当該第１隙間は第２トレンチ内に延在しない。次に、第１隙間の底部に第１導電材料を堆積し、このようにして、第１導電材料によって形成された導電層は、第１トレンチ両側の側壁に沿って延在して、２つのビットラインを形成する。各第１トレンチの底部には、２つのビットラインが設けられ、これにより、半導体デバイスの二重ビットライン構造を形成する。第１導電材料は、金属材料であってもよいし、ドープされた半導体材料又は他の導電材料であってもよいことに留意されたい。例えば、第１導電材料は、銅、タングステンなどであってもよい。

【0035】

第１隙間が第２トレンチ内に延在してないため、上記の第１トレンチの導電層上、及び第２トレンチ内にワードラインを形成することができる。実際には、ワードラインは、第２トレンチに沿って延在し、即ち、第２方向に沿って延在する。しかし、ワードラインを構成する材料の一部が第１トレンチ内に位置する可能性があるため、第１トレンチ及び第２トレンチ内に形成する必要がある。もちろん、隣接する２つのワードラインは、絶縁材料によって分離することができる。

【0036】

このように、垂直チャネルの半導体デバイスに対して、本発明の実施例は、基板に埋め込みワードライン及びビットラインを形成する方式を提供し、各トランジスタのチャネルはすべて二重ビットライン構造を有し、即ち、チャネルの両側は、導電材料を堆積することによって形成された導電層を有する。このように、半導体基板をドーピングすることによって形成されたビットラインと比較して、本発明の実施例で採用される堆積導電材料を堆積することによって形成されたビットラインは、より高い導電性能を有し、したがって、半導体デバイスの全体的な性能を向上させることができる。一方、第１トレンチの両側の側壁の第１隙間に形成された互いに平行な二重ビットライン構造により、半導体デバイスの集積度を向上させ、ビットライン間の寄生容量を低減することができる。

【0037】

いくつかの実施例において、前記第１トレンチが形成された前記基板に、第２方向に沿って延在する複数の第２トレンチを形成することは、
前記基板の表面を第１絶縁材料で被覆することによって第１絶縁層を形成することであって、ここで、前記第１絶縁層は、前記第１トレンチの内壁を被覆することと、
前記第１トレンチに第２絶縁材料を充填して、第２絶縁層を形成することと、
前記基板に、第２方向に沿って延在する前記複数の第２トレンチを形成することと、を含む。

【0038】

本発明の実施例において、第１トレンチを形成した後、エピタキシャル成長又は堆積などの方式により、基板の表面を一層の第１絶縁材料で被覆することができ、例えば、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ；Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）又は物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方式を採用して、上記の第１絶縁層を形成する。ここで、第１絶縁材料は、酸化物、窒化物又は他の絶縁材料などであり得る。第１絶縁材料は、第１トレンチの底部及び側壁を含む第１トレンチの内壁全体を被覆することができる。更に、基板の表面の第１トレンチ以外の領域も、上記の第１絶縁材料で被覆する。

【0039】

図３Ａないし図３Ｃは、第１絶縁材料で被覆された後の、ｂｂ’断面、ｃｃ’断面及びｄｄ’断面の対応する位置の断面図であり、図３Ａないし図３Ｃに示すように、基板１００の全表面、第１トレンチ１１０の内表面は、すべて第１絶縁材料で被覆されて、第１絶縁層１１１を形成する。

【0040】

その後、すべての第１トレンチが充填されるように、第１トレンチに第２絶縁材料を充填する。図４Ａないし図４Ｃは、第２絶縁材料を充填した後の、ｂｂ’断面、ｃｃ’断面及びｄｄ’断面の対応する位置の断面図であり、図４Ａないし図４Ｃに示すように、第１トレンチ内の第１絶縁層１１１上にはすべて第２絶縁層１１２が充填される。第２絶縁材料は、第１絶縁材料とは異なる絶縁材料であり、例えば、第１絶縁材料が窒化シリコン（ＳｉＮ）である場合、第２絶縁材料は酸化シリコン（ＳｉＯ）であり得る。この場合、基板の表面と第２絶縁材料の表面とが平坦面を形成するように、研磨などの平坦化処理を実行することができる。この場合の平坦化処理により、基板の表面上の第１絶縁材料を除去してもよいし、第１絶縁材料の一部を残留させてもよい。

【0041】

この場合、上記の平面を更にエッチングして、第２方向に沿って延在する複数の第２トレンチを形成することができる。エッチング過程は、基板のシリコン材料と、第１トレンチに充填された絶縁材料とに同期的に作用する必要があり、このようにして、完全な第２トレンチを形成することができ、第１トレンチの方向の断面から見ると、第１トレンチ内の第２絶縁材料上に複数の隣接する陥凹領域が形成されることに留意されたい。

【0042】

第２トレンチ１２０を形成した後、上記のａａ’断面、ｂｂ’断面、ｃｃ’断面及びｄｄ’断面の断面図は、図５Ａないし図５Ｄに示す通りである。第２トレンチ１２０の深度が第１トレンチ１１０の深度より小さいため、第２トレンチに沿ったｄｄ’断面からも、第１トレンチ１１０底部の形状及び第１絶縁層１１１、第２絶縁層１１２が見られることができる。

【0043】

もちろん、第１トレンチに充填された絶縁材料を除去すると、第１トレンチ及び第２トレンチは、互いに直交する２組の直線状のトレンチとなり、各第１トレンチと各第２トレンチ は、交差点で共通の領域を有する。全体として、第１トレンチ及び第２トレンチは、網状構造を構成し、エッチングされていない基板領域は、基板の表面の方向に垂直な半導体柱である。

【0044】

本発明の実施例において、第１トレンチの第１深度は第２トレンチの第２深度より大きいため、第２トレンチを形成した後、第１トレンチの底部には、依然として、第１方向に沿って延在する第１絶縁層及び第２絶縁層の一部が残っている。

【0045】

このように、第１絶縁層及び第２絶縁層の保護により、第１トレンチを形成した後に第２トレンチを形成することができ、これにより、第１トレンチ及び第２トレンチは異なる深度を有し、第２トレンチを形成する過程において、第１トレンチの内壁が損傷を受けないようにすることができる。

【0046】

いくつかの実施例において、前記第１トレンチ及び前記第２トレンチ内に第１分離層を形成することは、
前記第２トレンチに前記第１絶縁材料を充填することと、
前記第１トレンチ及び前記第２トレンチ内の、深度が第３深度より小さい位置を被覆している前記第１絶縁材料を同期的に除去して、前記第１隙間を形成することと、を含み、ここで、前記第３深度は、前記第１深度より小さい且つ前記第２深度より大きく、前記第１トレンチ及び前記第２トレンチ内の残りの前記第１絶縁層及び前記第２絶縁層は、前記第１分離層である。

【0047】

ここで、第１分離層は、第１絶縁材料の一部及び第２絶縁材料の一部からなる構造を含み、第１トレンチ底部の絶縁材料と、第２トレンチを形成するとき、第１トレンチにおいてエッチングによって除去されない絶縁材料とを含む。

【0048】

第１トレンチ内の第１絶縁材料と、第１トレンチ両側の側壁との間に第１隙間があり、当該第１隙間内の少なくとも一部は、導電材料によって堆積されて導電層を形成することができる。第１隙間は第１トレンチの側壁に沿って第１方向に延在するため、導電層は、第１トレンチ側壁の領域の少なくとも一部を被覆し、第１方向に沿って延在する導電線である。また、第１トレンチの両側に第１隙間が設けられているため、２つの導電線を形成することができる。したがって、半導体デバイス内のトランジスタアレイでは、各列のトランジスタはすべて２つのビットラインを有し、即ち、基板内に埋め込まれた二重ビットライン構造を有する。

【0049】

第１隙間に導電材料を堆積する方式によって形成された埋め込み二重ビットライン構造は、工程が単純であり、且つ、高集積度の半導体デバイスの設計に有利である。

【0050】

いくつかの実施例において、前記第２トレンチに前記第１絶縁材料を充填した後、前記半導体デバイスの製造方法は、
第４深度の前記第１絶縁材料を除去して、陥凹領域を形成することであって、前記第４深度は前記第２深度より小さいことと、
前記陥凹領域の側壁を前記第２絶縁材料で被覆することによって保護層を形成することと、を更に含み、ここで、前記第１絶縁材料を除去した後に形成される前記第１隙間は、基板の表面に垂直な方向において、前記保護層と前記残りの第１絶縁層との間に位置する。

【0051】

第２トレンチに第１絶縁材料を充填した後、第１トレンチ及び第２トレンチは、絶縁材料で充填されている。第１絶縁材料を充填した後のａａ’断面、ｂｂ’断面、ｃｃ’断面及びｄｄ’断面上の断面図は図６Ａないし図６Ｄに示す通りである。図６Ｃないし図６Ｄに示すように、第１トレンチ１１０には、側壁を被覆した第１絶縁層１１１、及び第１トレンチに充填された第２絶縁層１１２が見られる。図６Ａ及び図６Ｂの第２トレンチ１２０は、第１絶縁材料からなる絶縁層１２１で充填される。

【0052】

次に、図７Ａないし図７Ｄに示すように、第１絶縁材料の一部をエッチバックすることによって、第１トレンチ１１０及び第２トレンチ１２０内に陥凹領域１３０を形成することができる。ここで、第１絶縁材料の除去は、第２絶縁材料に影響を及ぼさないため、第２絶縁材料は第１トレンチの頂部と面一のままであるが、第１トレンチの側壁上の第１絶縁材料は部分的に除去され、第４深度の陥凹領域を形成することに留意されたい。第２トレンチに充填されたのは第１絶縁材料であるため、第２トレンチ全体は、第４深度で陥凹する。

【0053】

その後、陥凹領域内を一層の第２絶縁材料で被覆することによって、第１トレンチ内の第２絶縁材料が第１トレンチの頂部を充填するようにする。図８Ａないし図８Ｃは、ａａ’断面、ｂｂ’断面及びｃｃ’断面の断面図であり、図７Ｄと比較すると、ｄｄ’断面は変化しておらず、第２トレンチ１２０内の陥凹領域１３０の内壁に一層の第２絶縁材料が形成されている。このようにして、第１トレンチ１１０及び第２トレンチ１２０上部領域に一層の保護層１４０を形成することができる。ここで、図８Ｂに示す断面において、保護層１４０は、元の第１トレンチ内の第２絶縁材料と一体化され、その結果、当該断面における陥凹領域１３０の幅が減少する。図７Ｄと比較すると、ｄｄ’断面は変化していないため、図７Ｄを参照することができる。

【0054】

例示的に、ＡＬＤ法により、陥凹領域内に一層の酸化シリコンを成長させ、次に、バックエッチングを再度実行して、第２トレンチ内の陥凹領域の底部の酸化シリコンを除去することにより、第１絶縁材料（窒化シリコンなど）を露出させることができる。

【0055】

このようにして、第１トレンチの上部は第２絶縁材料によって封止され、第２トレンチ内に、第１絶縁材料の表面が露出して保護層を形成する。この場合、図９Ａないし図９Ｄに示すように、第１絶縁材料をエッチングし、第２絶縁材料を残留させることができる。この場合、第１トレンチ１１０及び第２トレンチ１２０内の上部領域に上記の保護層１４０が残留され、底部は刳り貫かれており、したがって、第１トレンチ１１０の側壁を第１絶縁材料の一部で被覆することによって、上記の第１隙間１５０を形成することができる。

【0056】

いくつかの実施例において、前記第１トレンチ及び前記第２トレンチ内の、深度が第３深度より小さい位置を被覆している前記第１絶縁材料を同期的に除去して、前記第１隙間を形成することは、
ウェットエッチングによって前記第１絶縁材料を除去して、前記第１隙間を形成することを含む。

【0057】

上記の第１隙間を形成する方法としては、ウェットエッチングを利用することができ、第１絶縁材料を洗浄し、エッチング深度は第３深度より小さい。このようにして、第２トレンチ内の第１絶縁材料が除去されと同時に、第１トレンチ内の上記の第１分離層の両側の第１絶縁材料の一部が除去され、第３深度より深い底部に位置する第１絶縁層のみが残留される。これによって、第１トレンチの側壁に第１隙間が形成される。

【0058】

いくつかの実施例において、前記第１絶縁材料は、窒化シリコン材料を含み、前記ウェットエッチングに使用されるエッチング溶液はリン酸溶液を含む。

【0059】

上記の第１絶縁材料が窒化シリコン材料である場合、リン酸溶液は、第１絶縁材料に腐食作用を引き起こし、それによって、第１絶縁材料を除去することができるが、リン酸溶液は酸化シリコンなどの酸化物に腐食作用を引き起こさない。したがって、第２絶縁材料は酸化物を採用することができる。

【0060】

いくつかの実施例において、前記基板の表面を第１絶縁材料で被覆することによって第１絶縁層を形成することは、
原子層堆積法により、前記基板の表面に前記第１絶縁材料を堆積して、前記第１絶縁層を形成することを含む。

【0061】

ＡＬＤによって形成された第１絶縁層の厚さは均一であるため、第１絶縁材料の一部を除去した後に形成される第１隙間も均一な幅を有する。

【0062】

このように、第１隙間に導電材料を堆積することによって、均一なビットラインを形成することができ、それによって、ビットラインの電気抵抗を低減し、導電性能を向上させることができる。

【0063】

いくつかの実施例において、前記第１トレンチに第２絶縁材料を充填して、第２絶縁層を形成した後、前記半導体デバイスの製造方法は、
前記第２絶縁層、及び前記基板の表面の第１絶縁層に対して平坦化処理を実行して、前記第１トレンチ及び前記第２トレンチの領域以外の基板の表面を露出させることを更に含む。

【0064】

本発明の実施例において、第１トレンチに絶縁材料を充填して第２絶縁層を形成した後、余分な絶縁材料の一部が、半導体柱の頂部を被覆する可能性があり、それによって、半導体デバイスの性能に影響を及ぼす可能性がある。したがって、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化処理を実行することができる。

【0065】

いくつかの実施例において、前記第１トレンチ両側の前記第１隙間の底部に第１導電材料の導電層を堆積して、互いに平行で前記第１方向に沿って延在する２つのビットラインを形成することは、
前記第１隙間に前記第１導電材料を充填することと、
前記第１隙間内の前記第１導電材料の一部を除去し、前記第１隙間の底部の前記第１導電材料を残留させることによって、前記ビットラインを形成することと、を含み、ここで、前記底部の第１導電材料は前記導電層を構成する。

【0066】

上記の実施例における方法により、第１分離層と第１トレンチ側壁との間に第１隙間を形成することができ、次に、堆積法により、銅やタングステンなどの金属材料、ドープされた半導体材料又は他の導電材料などの第１導電材料を第１隙間に充填することができる。

【0067】

図１０Ａは上面図であり、図１０Ｂ及び図１０Ｃは、ビットラインを形成した後のｃｃ’断面及びｄｄ’断面の断面図である。ａａ’断面、ｂｂ’断面から、導電材料で形成されたビットラインが見えないため、その図は変更されておらず、依然として、図９Ａ及び図９Ｂを参照することができ、一方、図１０Ｂ及び図１０Ｃに示す第１トレンチの底部には、導電材料で形成されたビットライン１６０が見える。

【0068】

ビットラインは第１トレンチの方向に沿って延在し、第２トレンチ内の構造はビットラインの影響を受けない。したがって、ビットラインは、第２トレンチの深度より深い第１トレンチの部分にのみ形成されればよい。つまり、ビットラインを構成するために形成される導電層は、第１トレンチの底部付近の一部の領域を被覆し、即ち、細いラインを形成することができる。よって、第１隙間内の第１導電材料の一部を除去し、第１隙間の底部の第１導電材料のみを残留させることにより、ビットラインを形成することができる。

【0069】

いくつかの実施例において、前記第１トレンチ及び第２トレンチ内の前記導電層に、前記第２方向に沿って延在するワードラインを形成することは、
前記第１トレンチ及び前記第２トレンチ内の、前記導電層の上部の前記第１分離層を除去して、第３トレンチを形成することと、
前記第３トレンチの底部に第２分離層を形成することであって、ここで、前記第２分離層の底部は、前記第１トレンチ内の２つの前記ビットラインの間の残りの前記第１分離層と接続され、前記第２分離層の上部は、前記第１トレンチ及び前記第２トレンチ以外の領域の基板の表面より低いことと、
前記第２分離層の上の前記第３トレンチに、前記ワードラインを形成することと、を含む。

【0070】

ビットラインを形成した後、第１トレンチには依然として、上記の第１分離層及び保護層が充填されており、第２トレンチの方向に沿ってワードラインを形成する必要がある。したがって、第１分離層及び保護層の一部を除去することにより、第１トレンチ及び第２トレンチ内に第３トレンチを形成する。例示的に、第３トレンチの底部に残留されている一部の第２絶縁材料を、第２分離層として使用することができる。

【0071】

１つの実施例において、図１１Ａないし図１１Ｄに示すように、第１分離層の一部を除去する過程において、第１トレンチ内及び第２トレンチ内の両方の第２絶縁材料を除去し、次に、第１トレンチ１１０内及び第２トレンチ１２０内を一層の第１絶縁材料を再度被覆することによって、既に形成されたビットラインを被覆し、それにより、上記の第２分離層１７０を形成することができる。第２分離層１７０を形成するために、まず、第１絶縁材料をトレンチの頂部まで充填し、次に、層全体を特定の深度までエッチバックし、このとき、残った第１絶縁材料が上記の第２分離層となる。１つの実施例において、第１絶縁材料及び第２絶縁材料を含む、第１トレンチ及び第２トレンチ内のすべての絶縁材料を除去することができ、次に、第１絶縁材料又は第２絶縁材料のいずれかの絶縁材料を再充填することにより、上記の第２分離層を形成する。ここで、第１絶縁材料は、酸化シリコンであり得、第３トレンチの側壁も、一層の酸化シリコンで被覆することができ、この酸化シリコンはゲート酸化層として使用できる。

【0072】

このようにして、形成されたビットラインは、露出することなく基板と絶縁材料との間に埋め込まれる。この場合、第３トレンチ内にワードラインを更に形成することができる。

【0073】

いくつかの実施例において、前記第２分離層の上の前記第３トレンチに前記ワードラインを形成することは、
前記第２分離層の上の前記第１トレンチ及び前記第２トレンチの側壁にゲート酸化層を形成することと、
隣接する前記ゲート酸化層の間に第２導電材料を充填して、ゲート導電層を形成することと、
前記第２方向に沿って、前記第２導電材料に第４トレンチを形成することであって、ここで、前記第４トレンチは、前記第１方向の断面で前記ゲート導電層を分離することと、
前記第４トレンチに第１絶縁材料を充填して、第３分離層を形成することと、を含み、前記第３分離層の両側の前記第２導電材料によって接続される各ゲート導電層は、前記ワードラインを構成する。

【0074】

ワードラインは、本質的には、各半導体柱によって構成された垂直チャネルによって取り囲まれたゲートを直線に接続することによって構成され、ゲートは、ゲート酸化層及びゲート導電層を含む。したがって、ゲート酸化層を形成する過程において、第１トレンチ及び第２トレンチ内の第２分離層の上の領域（即ち、第３トレンチ全体）の側壁にゲート酸化層を形成することによって、ゲート酸化層が、各半導体柱の側壁を取り囲んで被覆するようにすることができる。

【0075】

ゲート酸化層を形成する方法として、上記のＡＬＤ法により一層の酸化シリコンを堆積してもよいし、半導体柱の側壁に対して酸化処理を実行することによって、半導体柱の側壁表面が酸化シリコンの均一な層に酸化されるようにしてもよい。

【0076】

次に、ゲート酸化層の間、即ち、側壁がゲート酸化層で被覆された後の上記の第３トレンチ内に第２導電材料を充填して、ゲート導電層を形成することができる。第２導電材料は、銅、タングステンなどの金属材料であってもよい。図１２Ａないし図１２Ｄに示すように、金属材料からなるゲート導電層１８１は、ゲート酸化層１８２と上記の第２分離層１７０との間に位置する。ゲート導電層１８１の頂部を、一層の第２絶縁材料で更に被覆することによって、ゲート保護層１８３を形成することができる。このようにして、ゲート電極も基板内部に埋め込まれ、基板の表面に露出しない。

【0077】

更に、第３トレンチ内に堆積された導電材料がすべて接続されるため、第２方向に沿って延在するワードラインを形成するために、第２トレンチの所在位置の中間に第４トレンチを形成する必要がある。図１３Ａないし図１３Ｄに示すように、第４トレンチ１９０は、導電材料を第２方向に沿って複数のワードライン１８０の構造に分離する。次に、第４トレンチ１９０に絶縁材料を充填することができ、例えば、ＣＶＤ、ＡＬＤ又はＰＶＤなどの堆積方式によって、第３分離層１９１を形成することができる。図１３Ｄに示すｄｄ’断面において、第３分離層１９１と第２分離層１７０が同じ材料である場合、それらは一体化されることが分かる。第３分離層は、第１絶縁材料であってもよいし、第２絶縁材料であってもよいことに留意されたい。第３分離層が第２絶縁材料である場合、第３分離層は、上記の第２分離層及び頂部のゲート保護層と一体化される。

【0078】

このようにして、隣接する２つの第３分離層の間のゲート導電層は、ワードラインを形成する。

【0079】

図１４に示すように（図１４は、第１方向の断面及び第２方向の断面を含む）、本発明の実施例は、半導体デバイス２００を提供し、前記半導体デバイス２００は、
基板２０１と、
前記基板上で第１方向に沿って延在する複数の第１トレンチ２１０及び第２方向に沿って延在する複数の第２トレンチ２２０であって、ここで、第１方向は前記第２方向と直交し、前記第１トレンチ２１０の第１深度は前記第２トレンチ２２０の第２深度より大きい、第１トレンチ２１０及び第２トレンチ２２０と、
前記第１トレンチ２１０及び前記第２トレンチ２２０内に位置する第１分離層２３０であって、第２方向の断面において、前記第１分離層２３０と、前記第１トレンチ２１０両側の側壁との間にそれぞれ第１隙間２４０が設けられており、前記第１隙間２４０の深度は前記第１深度より小さい、第１分離層２３０と、
前記第１トレンチ両側の前記第１隙間２４０の底部に堆積された第１導電材料の導電層２５０であって、導電層２５０は、互いに平行で前記第１方向に沿って延在する２つのビットラインを構成する、導電層２５０と、
前記第１トレンチ２１０及び前記第２トレンチ２２０内の前記導電層２５０に設けられた、第２方向に沿って延在するワードライン２６０と、を備える。

【0080】

いくつかの実施例において、前記第１分離層は、
前記第１トレンチ及び前記第２トレンチの底部に位置する第１絶縁層と、
前記第１絶縁層上の第２絶縁層と、を含み、前記第２絶縁層と、前記第１トレンチの両側の側壁との間に前記第１隙間が設けられている。

【0081】

いくつかの実施例において、前記第１分離層と、前記第１隙間内の前記導電層は、第２分離層で被覆されており、
前記第２分離層には、前記第２方向に沿って延在するワードラインが設けられている。
いくつかの実施例において、前記半導体デバイスは、更に、
前記第２分離層上に位置し且つ前記第１トレンチ及び前記第２トレンチの側壁を被覆する、ゲート酸化層を備え、
前記ワードラインは、隣接する前記ゲート酸化層の間に位置するゲート導電層を含み、前記ゲート導電層は前記第２方向で接続され、
隣接する２つの前記ワードラインの間に第３分離層が設けられている。

【0082】

上記の半導体デバイスの構造については、形成方法の実施例で詳細に説明及び例示されており、ここでは再び説明しない。

【0083】

本明細書の全篇に言及された「１つの実施例」又は「一実施例」は、実施例に関連する特定の特徴、構造又は特性が、本発明の少なくとも１つの実施例に含まれることを意味することを理解されたい。したがって、本明細書における「１つの実施例において」又は「一実施例において」は、必ずしも同じ実施例を指しているとは限らない。更に、これらの特定の特徴、構造又は特性は、１つ又は複数の実施例において任意の適切な方式で組み合わせることができる。本発明の各実施例において、上述の各プロセスの順番は、実行の前後順序を意味せず、各プロセスの実行順番は、その機能と固有の論理によって決定されるべきであり、本発明の実施例の実施プロセスに対するいかなる限定を構成してはならないことを理解されたい。上記の本発明の実施例の順番は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。

【0084】

本願実施例において、「備える」、「含む」又はそれらの任意の他の変形は、非排他的な包含を覆うことを意図し、それにより、一連の要素を含むプロセス、方法、アイテム又は装置は、それらの要素を含むだけでなく、明示的に列挙されていない他の要素も含むか、又は、これらのプロセス、方法、アイテム又は装置の固有の要素も含むことに留意されたい。別段の限定がない限り、「…を含む」という語句によって限定される要素は、当該要素を含むプロセス、方法、アイテム又は装置に、別の同様の要素の存在を排除しない。

【0085】

本発明で提供するいくつかの実施例において、開示された装置及び方法は、他の方式で実現されてもよいことを理解されたい。上記で説明された装置の実施例は、例示的なものに過ぎず、例えば、前記ユニットの分割は、論理機能の分割に過ぎず、実際の実現では、他の分割方法を採用することができ、例えば、複数のユニット又はコンポーネントを組み合わせるか又は別のシステムに統合してもよく、その一部の特徴を無視するか実行しなくてもよい。更に、表示又は議論された各構成要素の相互結合又は直接結合又は通信接続は、いくつかのインターフェースを使用して実現することができ、機器又はユニット間の間接結合又は通信接続は、電気的又は機械的な形であってもよく、他の形であってもよい。

【0086】

上記の別個の部品として説明されたユニットは、物理的に分離されいてもされなくてもよく、ユニットとして表示された部品は、物理的ユニットであってもなくてもよく、すなわち、１箇所に配置されてもよく、複数のネットワークユニットに分散されてもよく、実際の必要に応じてそのうちの一部又はすべてのユニットを選択して本実施例の技術案の目的を実現することができる。

【0087】

更に、本発明の各実施例における各機能ユニットは、すべて１つの処理ユニットに統合されてもよく、又は各ユニットは１つの独立したユニットとして使用されてもよく、２つ以上のユニットを１つのユニットに統合してもよく、上述の統合されたユニットは、ハードウェアの形で実現されてもよく、ハードウェアとソフトウェア機能ユニットの形で実現されてもよい。

【0088】

以上は、本発明の実施形態に過ぎないが、本発明の保護範囲はこれに限定されず、本発明に開示された技術的範囲内で当業者が容易に想到し得る変更又は置換は、すべて本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の保護範囲に従うものとする。

【産業上の利用可能性】

【0089】

本発明の実施例による技術的解決策によれば、半導体デバイスの製造過程において、基板にトレンチを形成し、トレンチに、第１トレンチの両側の側壁のそれぞれと第１隙間がある第１分離層を形成し、その後、第１トレンチの両側の第１隙間に導電材料を堆積する方式により、基板に埋め込まれたビットライン構造を形成する。したがって、半導体基板をドーピングすることによって形成されたビットラインと比較すると、本発明の実施例による、堆積導電材料を堆積することによって形成されたビットラインは、より高い導電性能を有し、そのため、半導体デバイスの全体的な性能を向上させることができる。一方、第１トレンチの両側の側壁の第１隙間に形成された互いに平行な二重ビットライン構造により、半導体デバイスの集積度を向上させ、ビットライン間の寄生容量を低減することができる。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図5D】

【図6A】

【図6B】

【図6C】

【図6D】

【図7A】

【図7B】

【図7C】

【図7D】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図9D】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図11D】

【図12A】

【図12B】

【図12C】

【図12D】

【図13A】

【図13B】

【図13C】

【図13D】

【図14】