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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-12
(45)【発行日】2024-07-23
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240716BHJP
H10B 43/35 20230101ALI20240716BHJP
H10B 43/50 20230101ALI20240716BHJP
H01L 21/336 20060101ALI20240716BHJP
H01L 29/788 20060101ALI20240716BHJP
H01L 29/792 20060101ALI20240716BHJP
【ＦＩ】
H10B43/27
H10B43/35
H10B43/50
H01L29/78 371
【請求項の数】
18
(21)【出願番号】P 2019189464
(22)【出願日】2019-10-16
(65)【公開番号】P2021064731
(43)【公開日】2021-04-22
【審査請求日】2022-09-20
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】前嶋 洋
(72)【発明者】
【氏名】磯部 克明
(72)【発明者】
【氏名】岡田 信彬
(72)【発明者】
【氏名】中村 寛
(72)【発明者】
【氏名】鶴戸 孝博
【審査官】宮本 博司
(56)【参考文献】
【文献】特開２０１０－０３４１０９（ＪＰ，Ａ）
【文献】特開２０１６－１６２４７５（ＪＰ，Ａ）
【文献】特開２０１９－０５７５３２（ＪＰ，Ａ）
【文献】特開２０１１－１８７７９４（ＪＰ，Ａ）
【文献】中国特許出願公開第１０９７１２９８９（ＣＮ，Ａ）
【文献】国際公開第２０１７／１２２３０２（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４３／３５
Ｈ１０Ｂ ４３／５０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
基板と、前記基板の上方に設けられた第１メモリセルと、
第１方向に延伸して設けられ、前記第１メモリセルに接続された第１ビット線と、
前記第１方向と交差する第２方向に延伸して設けられ、前記第１メモリセルに接続された第１ワード線と、
前記基板の上に設けられ、前記第１ビット線に接続された第１トランジスタと、
前記第１メモリセルの下方、且つ前記基板の上に設けられ、前記第１ワード線に接続された第２トランジスタと、
前記第１ワード線に接続された第２メモリセルと、
前記第１方向に延伸して設けられ、前記第２メモリセルに接続された第２ビット線と、
前記基板の上に設けられ、前記第１トランジスタよりも前記第２トランジスタから前記第２方向に離れて配置され、前記第２ビット線に接続された第３トランジスタと、
前記第１トランジスタと前記第１ビット線との間に接続され、前記第２方向に延伸した部分を有する第１配線と、
前記第３トランジスタと前記第２ビット線との間に接続され、前記第２方向に延伸した部分を有する第２配線と、を備え、
前記第１配線の前記第２方向に延伸した部分の長さは、前記第２配線の前記第２方向に延伸した部分の長さよりも長い、
半導体記憶装置。
【請求項2】
基板と、前記基板の上方に設けられた第１メモリセルと、
第１方向に延伸して設けられ、前記第１メモリセルに接続された第１ビット線と、
前記第１方向と交差する第２方向に延伸して設けられ、前記第１メモリセルに接続された第１ワード線と、
前記基板の上に設けられ、前記第１ビット線に接続された第１トランジスタと、
前記第１メモリセルの下方、且つ前記基板の上に設けられ、前記第１ワード線に接続された第２トランジスタと、
前記第１ビット線に接続された第３メモリセルと、
前記第２方向に延伸して設けられ、前記第３メモリセルに接続された第２ワード線と、
前記基板の上に設けられ、前記第２トランジスタよりも前記第１トランジスタから前記第２方向に離れて配置され、前記第２ワード線に接続された第４トランジスタと、
前記第２トランジスタと前記第１ワード線との間に接続され、前記第２方向に延伸した部分を有する第３配線と、
前記第４トランジスタと前記第２ワード線との間に接続され、前記第２方向に延伸した部分を有する第４配線と、を備え、
前記第３配線の前記第２方向に延伸した部分の長さは、前記第４配線の前記第２方向に延伸した部分の長さよりも長い、
半導体記憶装置。
【請求項3】
基板と、第１メモリセルと、
第１方向に延伸して設けられ、前記第１メモリセルに接続され、前記基板に垂直な第３方向において前記第１メモリセルと前記基板の間に少なくとも一部が位置するように配置された第１ビット線と、
前記第１方向と交差する第２方向に延伸して設けられ、前記第１メモリセルに接続された第１ワード線と、
前記基板の上に設けられ、前記第１ビット線に接続された第１トランジスタと、
前記基板の上、且つ前記第３方向において前記第１メモリセルと前記基板との間に少なくとも一部が位置するように設けられ、前記第１ワード線に接続された第２トランジスタと、
前記第１ビット線に接続された第３メモリセルと、
前記第２方向に延伸して設けられ、前記第３メモリセルに接続された第２ワード線と、
前記基板の上に設けられ、前記第２トランジスタよりも前記第１トランジスタから前記第２方向に離れて配置され、前記第２ワード線に接続された第４トランジスタと、
前記第２トランジスタと前記第１ワード線との間に接続され、前記第２方向に延伸した部分を有する第３配線と、
前記第４トランジスタと前記第２ワード線との間に接続され、前記第２方向に延伸した部分を有する第４配線と、を備え、
前記第３配線の前記第２方向に延伸した部分の長さは、前記第４配線の前記第２方向に延伸した部分の長さよりも長い、
半導体記憶装置。
【請求項4】
メモリチップと、前記メモリチップに貼り合わされた回路チップを備えた半導体記憶装置であって、
前記メモリチップは、
第１メモリセルと、
第１方向に延伸して設けられ、前記第１メモリセルに接続された第１ビット線と、
前記第１方向と交差する第２方向に延伸して設けられ、前記第１メモリセルに接続された第１ワード線と、
前記回路チップと前記メモリチップとの貼合面に設けられ、前記第１ビット線に接続された第１接合金属と、
前記貼合面に設けられ、前記第１ワード線に接続された第２接合金属と、
を含み、
前記回路チップは、
基板と、
前記メモリチップの前記第１接合金属と直接接合された第３接合金属と、
前記メモリチップの前記第２接合金属と直接接合された第４接合金属と、
前記基板の上に設けられ、前記第３接合金属と前記第１接合金属とを介して前記第１ビット線に接続された第１トランジスタと、
前記基板の上、且つ前記基板に垂直な第３方向において前記第１メモリセルと前記基板との間に少なくとも一部が位置するように設けられ 、前記第４接合金属と前記第２接合金属とを介して前記第１ワード線に接続された第２トランジスタと、
を含み、
前記第１ビット線に接続された第３メモリセルと、
前記第２方向に延伸して設けられ、前記第３メモリセルに接続された第２ワード線と、
前記基板の上に設けられ、前記第２トランジスタよりも前記第１トランジスタから前記第２方向に離れて配置され、前記第２ワード線に接続された第４トランジスタと、
前記第２トランジスタと前記第１ワード線との間に接続され、前記第２方向に延伸した部分を有する第３配線と、
前記第４トランジスタと前記第２ワード線との間に接続され、前記第２方向に延伸した部分を有する第４配線と、をさらに備え、
前記第３配線の前記第２方向に延伸した部分の長さは、前記第４配線の前記第２方向に延伸した部分の長さよりも長い、
半導体記憶装置。
【請求項5】
基板と、第１メモリセルと、
第１方向に延伸して設けられ、前記第１メモリセルに接続され、前記基板に垂直な第３方向において前記第１メモリセルと前記基板の間に少なくとも一部が位置するように配置された第１ビット線と、
前記第１方向と交差する第２方向に延伸して設けられ、前記第１メモリセルに接続された第１ワード線と、
前記基板の上に設けられ、前記第１ビット線に接続された第１トランジスタと、
前記基板の上、且つ前記第３方向において前記第１メモリセルと前記基板との間に少なくとも一部が位置するように設けられ、前記第１ワード線に接続された第２トランジスタと、
前記第１ワード線に接続された第２メモリセルと、
前記第１方向に延伸して設けられ、前記第２メモリセルに接続された第２ビット線と、
前記基板の上に設けられ、前記第１トランジスタよりも前記第２トランジスタから前記第２方向に離れて配置され、前記第２ビット線に接続された第３トランジスタと、
前記第１トランジスタと前記第１ビット線との間に接続され、前記第２方向に延伸した部分を有する第１配線と、
前記第３トランジスタと前記第２ビット線との間に接続され、前記第２方向に延伸した部分を有する第２配線と、を備え、
前記第１配線の前記第２方向に延伸した部分の長さは、前記第２配線の前記第２方向に延伸した部分の長さよりも長い、
半導体記憶装置。
【請求項6】
メモリチップと、前記メモリチップに貼り合わされた回路チップを備えた半導体記憶装置であって、
前記メモリチップは、
第１メモリセルと、
第１方向に延伸して設けられ、前記第１メモリセルに接続された第１ビット線と、
前記第１方向と交差する第２方向に延伸して設けられ、前記第１メモリセルに接続された第１ワード線と、
前記回路チップと前記メモリチップとの貼合面に設けられ、前記第１ビット線に接続された第１接合金属と、
前記貼合面に設けられ、前記第１ワード線に接続された第２接合金属と、
を含み、
前記回路チップは、
基板と、
前記メモリチップの前記第１接合金属と直接接合された第３接合金属と、
前記メモリチップの前記第２接合金属と直接接合された第４接合金属と、
前記基板の上に設けられ、前記第３接合金属と前記第１接合金属とを介して前記第１ビット線に接続された第１トランジスタと、
前記基板の上、且つ前記基板に垂直な第３方向において前記第１メモリセルと前記基板との間に少なくとも一部が位置するように設けられ、前記第４接合金属と前記第２接合金属とを介して前記第１ワード線に接続された第２トランジスタと、
を含み、
前記第１ワード線に接続された第２メモリセルと、
前記第１方向に延伸して設けられ、前記第２メモリセルに接続された第２ビット線と、
前記基板の上に設けられ、前記第１トランジスタよりも前記第２トランジスタから前記第２方向に離れて配置され、前記第２ビット線に接続された第３トランジスタと、
前記第１トランジスタと前記第１ビット線との間に接続され、前記第２方向に延伸した部分を有する第１配線と、
前記第３トランジスタと前記第２ビット線との間に接続され、前記第２方向に延伸した部分を有する第２配線と、をさらに備え、
前記第１配線の前記第２方向に延伸した部分の長さは、前記第２配線の前記第２方向に延伸した部分の長さよりも長い、
半導体記憶装置。
【請求項7】
前記第１トランジスタを含むセンスアンプをさらに備え、前記第１トランジスタは、Ｎ型の高耐圧トランジスタである、
請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項8】
前記第２トランジスタを含むロウデコーダをさらに備え、前記第２トランジスタは、Ｎ型の高耐圧トランジスタである、
請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項9】
前記第１方向及び前記第２方向と交差する第３方向に互いに離れて設けられ、各々がワード線として使用される複数の導電体層と、前記複数の導電体層を貫通して設けられ、前記第１メモリセルとして機能する部分を含むピラーと、をさらに備える、
請求項１又は２に記載の半導体記憶装置。
【請求項10】
前記第１メモリセルと前記第２メモリセルとを含む領域の外側の領域において、前記第１ワード線に接触した第１コンタクトをさらに備え、前記第１ワード線と前記第２トランジスタとの間は、前記第１コンタクトを介して接続される、請求項１に記載の半導体記憶装置。
【請求項11】
前記第１メモリセルと前記第２メモリセルとの間の領域において、前記第１ワード線に接触した第１コンタクトをさらに備え、前記第１ワード線と前記第２トランジスタとの間は、前記第１コンタクトを介して接続される、請求項１に記載の半導体記憶装置。
【請求項12】
前記基板と前記第１ビット線との間の前記第１方向及び前記第２方向と交差する第３方向における間隔は、前記基板と前記第１ワード線との間の前記第３方向における間隔よりも狭く、前記第１コンタクトは、前記基板側から前記第１ワード線に接触している、
請求項１０又は１１に記載の半導体記憶装置。
【請求項13】
前記基板と前記第１ビット線との間の前記第１方向及び前記第２方向と交差する第３方向における間隔は、前記基板と前記第１ワード線との間の前記第３方向における間隔よりも広く、前記第１コンタクトは、前記基板から前記第１ワード線よりも遠い領域を介して前記第１ワード線に接触している、
請求項１０又は１１に記載の半導体記憶装置。
【請求項14】
前記第３方向に互いに離れて設けられ、各々がワード線として使用される複数の導電体層と、前記複数の導電体層を貫通して設けられ、前記第１メモリセルとして機能する部分を含むピラーと、をさらに備える、
請求項３乃至６のいずれかに記載の半導体記憶装置。
【請求項15】
前記第１メモリセルと前記第２メモリセルとを含む領域の外側の領域において、前記第１ワード線に接触した第１コンタクトをさらに備え、前記第１ワード線と前記第２トランジスタとの間は、前記第１コンタクトを介して接続される、請求項５又は６に記載の半導体記憶装置。
【請求項16】
前記第１メモリセルと前記第２メモリセルとの間の領域において、前記第１ワード線に接触した第１コンタクトをさらに備え、前記第１ワード線と前記第２トランジスタとの間は、前記第１コンタクトを介して接続される、請求項５又は６に記載の半導体記憶装置。
【請求項17】
前記基板と前記第１ビット線との間の前記第３方向における間隔は、前記基板と前記第１ワード線との間の前記第３方向における間隔よりも狭く、前記第１コンタクトは、前記基板側から前記第１ワード線に接触している、
請求項１５又は１６に記載の半導体記憶装置。
【請求項18】
前記基板と前記第１ビット線との間の前記第３方向における間隔は、前記基板と前記第１ワード線との間の前記第３方向における間隔よりも広く、前記第１コンタクトは、前記基板から前記第１ワード線よりも遠い領域を介して前記第１ワード線に接触している、
請求項１５又は１６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】特許第５３００７０９号公報
【文献】米国特許出願公開第２０１４／００８５９７９号明細書
【文献】米国特許第８４９３８００号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置のチップ面積を縮小すること。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板と、第１メモリセルと、第２メモリセルと、第１ビット線と、第２ビット線と、第１ワード線と、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を含む。第１メモリセルは、基板の上方に設けられる。第２メモリセルは、第１ワード線に接続される。第１ビット線は、第１方向に延伸して設けられ、第１メモリセルに接続される。第２ビット線は、第１方向に延伸して設けられ、第２メモリセルに接続される。第１ワード線は、第１方向と交差する第２方向に延伸して設けられ、第１メモリセルに接続される。第１トランジスタは、基板の上に設けられ、第１ビット線に接続される。第２トランジスタは、第１メモリセルの下方、且つ基板の上に設けられ、第１ワード線に接続される。第３トランジスタは、基板の上に設けられ、第１トランジスタよりも第２トランジスタから第２方向に離れて配置され、第２ビット線に接続される。第１配線は、第１トランジスタと第１ビット線との間に接続され、第２方向に延伸した部分を有する。第２配線は、第３トランジスタと第２ビット線との間に接続され、第２方向に延伸した部分を有する。第１配線の第２方向に延伸した部分の長さは、第２配線の第２方向に延伸した部分の長さよりも長い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置のブロック図。
【図2】第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路図。
【図3】第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図4】第１実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路構成の一例を示す回路図。
【図5】第１実施形態に係る半導体記憶装置におけるロウデコーダモジュールの回路構成の一例を示す回路図。
【図6】第１実施形態に係る半導体記憶装置の構造の一例を示す斜視図。
【図7】第１実施形態に係る半導体記憶装置におけるメモリチップの平面レイアウトの一例を示す平面図。
【図8】第１実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す断面図。
【図10】第１実施形態に係る半導体記憶装置の引出領域における断面構造の一例を示す断面図。
【図11】第１実施形態に係る半導体記憶装置におけるＣＭＯＳチップの平面レイアウトの一例を示す平面図。
【図12】第１実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【図13】第１実施形態に係る半導体記憶装置における引出領域及び転送領域の平面レイアウトの一例を示す平面図。
【図14】第１実施形態に係る半導体記憶装置において引出領域及び転送領域の詳細な平面レイアウトの一例を示す平面図。
【図15】第１実施形態に係る半導体記憶装置におけるメモリ領域及びセンスアンプ領域の平面レイアウトの一例を示す平面図。
【図16】第１実施形態に係る半導体記憶装置においてメモリ領域及びセンスアンプ領域の詳細な平面レイアウトの一例を示す平面図。
【図17】第１実施形態の比較例に係る半導体記憶装置の構造の一例を示す模式図。
【図18】第１実施形態に係る半導体記憶装置の構造の一例を示す模式図。
【図19】第２実施形態に係る半導体記憶装置におけるメモリチップの平面レイアウトの一例を示す平面図。
【図20】第２実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【図21】第２実施形態に係る半導体記憶装置の構造の一例を示す模式図。
【図22】第３実施形態に係る半導体記憶装置の構造の一例を示す斜視図。
【図23】第３実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【図24】第３実施形態に係る半導体記憶装置の構造の一例を示す模式図。
【図25】第３実施形態の変形例に係る半導体記憶装置におけるメモリチップの平面レイアウトの一例を示す平面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【0008】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一の符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【0009】
［１］第１実施形態
第１実施形態に係る半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。以下に、第１実施形態に係る半導体記憶装置１について説明する。
第１実施形態に係る半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。以下に、第１実施形態に係る半導体記憶装置１について説明する。
【0010】
［１－１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能である。また、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６を備えている。
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能である。また、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６を備えている。
【0011】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１つのビット線と１つのワード線とに関連付けられている。
【0012】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0013】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0014】
シーケンサ１３は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてセンスアンプモジュール１４、ドライバモジュール１５、ロウデコーダモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0015】
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0016】
ドライバモジュール１５は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１５は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0017】
ロウデコーダモジュール１６は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0018】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0019】
［１－２］半導体記憶装置１の回路構成
［１－２－１］メモリセルアレイ１０の回路構成について
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。
［１－２－１］メモリセルアレイ１０の回路構成について
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。
【0020】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0021】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0022】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。ストリングユニットＳＵ０～ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通に接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
【0023】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
【0024】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0025】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0026】
［１－２－２］センスアンプモジュール１４の回路構成について
図３は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例を示している。図３に示すように、センスアンプモジュール１４は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。
図３は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例を示している。図３に示すように、センスアンプモジュール１４は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。
【0027】
各センスアンプユニットＳＡＵにおいて、ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬと、センスアンプ部ＳＡとの間に接続される。センスアンプ部ＳＡは、例えば読み出し動作において、関連付けられたビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、関連付けられたビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
【0028】
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信することが出来る。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路（図示せず）に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いている場合にレディ状態になることが出来る。
【0029】
図４は、第１実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図４に示すように、例えば、センスアンプ部ＳＡはトランジスタＴ０～Ｔ７並びにキャパシタＣＡを含み、ビット線接続部ＢＬＨＵはトランジスタＴ８及びＴ９を含んでいる。
【0030】
トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８及びＴ９のそれぞれは、トランジスタＴ０～Ｔ７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。以下では、トランジスタＴ０～Ｔ７のことを低耐圧トランジスタ、トランジスタＴ８及びＴ９のことを高耐圧トランジスタとも呼ぶ。
【0031】
トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、ノードＩＮＶに接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、ノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。
【0032】
トランジスタＴ３のドレインは、ノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。
【0033】
トランジスタＴ６のソースは、接地される。トランジスタＴ６のゲートは、ノードＳＥＮに接続される。トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。キャパシタＣＡの一方電極は、ノードＳＥＮに接続される。キャパシタＣＡの他方電極には、クロックＣＬＫが入力される。
【0034】
トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、ビット線ＢＬに接続される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。トランジスタＴ９のドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタＴ９のソースは、ビット線ＢＬに接続される。トランジスタＴ９のゲートには、制御信号ＢＩＡＳが入力される。
【0035】
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタＴ０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。ノードＢＬＢＩＡＳには、例えば消去電圧ＶＥＲＡが印加される。ノードＩＮＶは、ラッチ回路ＳＤＬに含まれたノードであり、ノードＩＮＶの電圧は、ラッチ回路ＳＤＬが保持するデータに基づいて変化する。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、及びＢＩＡＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。読み出し動作において、センスアンプ部ＳＡは、例えば制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬに読み出されたデータを判定する。
【0036】
尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１４は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータを判定することが可能であれば、その他の回路構成であっても良い。ビット線接続部ＢＬＨＵにおいて、トランジスタＴ９は省略されても良い。
【0037】
［１－２－３］ロウデコーダモジュール１６の回路構成について
図５は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１６の回路構成の一例を示している。図５に示すように、ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含んでいる。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。図５には、ロウデコーダＲＤ０の詳細な回路構成が示されている。その他のロウデコーダＲＤの回路構成は、ロウデコーダＲＤ０の回路構成と同様である。各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０～ＴＲ１７を含んでいる。
図５は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１６の回路構成の一例を示している。図５に示すように、ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含んでいる。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。図５には、ロウデコーダＲＤ０の詳細な回路構成が示されている。その他のロウデコーダＲＤの回路構成は、ロウデコーダＲＤ０の回路構成と同様である。各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０～ＴＲ１７を含んでいる。
【0038】
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、ブロックデコーダＢＤは、転送ゲート線ｂＴＧに対して、転送ゲート線ＴＧに印加する信号の反転信号を印加する。つまり、転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。
【0039】
トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０～ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通に接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通に接続される。つまり、各トランジスタＴＲは、ブロックデコーダＢＤによって制御される。また、各トランジスタＴＲは、ブロックＢＬＫ間で共有される信号線を介して、ドライバモジュール１５に接続される。
【0040】
トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。信号線ＳＧＳＤは、複数のブロックＢＬＫ間で共有され、且つ選択されたブロックＢＬＫに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。選択ゲート線ＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。
【0041】
トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。信号線ＣＧ０～ＣＧ７のそれぞれは、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロック毎に設けられたローカルワード線として使用される。
【0042】
トランジスタＴＲ９～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。信号線ＳＧＤＤ０～ＳＧＤＤ３のそれぞれは、複数のブロックＢＬＫ間で共有され、且つ選択されたブロックＢＬＫに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ９～ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３のそれぞれは、ブロック毎に設けられたローカル転送ゲート線として使用される。
【0043】
トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通に接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＵＳＧＳ及びＵＳＧＤのそれぞれは、複数のブロックＢＬＫ間で共有され、且つ非選択のブロックＢＬＫに対応するグローバル転送ゲート線として使用される。
【0044】
以上の構成によりロウデコーダモジュール１６は、ブロックＢＬＫを選択することが出来る。簡潔に述べると、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
【0045】
尚、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１６は、以上で説明した回路構成に限定されない。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられるメモリセルトランジスタや選択トランジスタ等の個数に基づいて適宜変更され得る。本明細書では、ロウデコーダＲＤに含まれたトランジスタＴＲのことを、転送スイッチＷＬＳＷとも呼ぶ。
【0046】
［１－３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の図示が適宜省略されている。
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の図示が適宜省略されている。
【0047】
［１－３－１］半導体記憶装置の全体構造について
図６は、第１実施形態に係る半導体記憶装置１の全体構造の一例を示している。図６に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有している。メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含んでいる。ＣＭＯＳチップＣＣは、例えばコマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６に対応する構造を含んでいる。
図６は、第１実施形態に係る半導体記憶装置１の全体構造の一例を示している。図６に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有している。メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含んでいる。ＣＭＯＳチップＣＣは、例えばコマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６に対応する構造を含んでいる。
【0048】
メモリチップＭＣの領域は、例えばメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲは、メモリチップＭＣの大部分を占めており、データの記憶に使用される。例えば、メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含んでいる。引出領域ＨＲ１及びＨＲ２は、メモリ領域ＭＲをＸ方向に挟んでいる。引出領域ＨＲ１及びＨＲ２は、メモリチップＭＣ内の積層配線とＣＭＯＳチップＣＣ内のロウデコーダモジュール１６との間の接続に使用される。パッド領域ＰＲ１は、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。パッド領域ＰＲ１は、例えば半導体記憶装置１の入出力回路に関連する回路を含んでいる。
【0049】
また、メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部において、複数の貼合パッドＢＰを有している。貼合パッドＢＰは、例えば接合金属とも呼ばれる。メモリ領域ＭＲ内の貼合パッドＢＰは、関連付けられたビット線ＢＬに接続される。引出領域ＨＲ内の貼合パッドＢＰは、メモリ領域ＭＲに設けられた積層配線のうち関連付けられた配線（例えばワード線ＷＬ）に接続される。パッド領域ＰＲ１内の貼合パッドＢＰは、メモリチップＭＣ上に設けられたパッド（図示せず）に接続される。メモリチップＭＣ上に設けられたパッドは、例えば半導体記憶装置１とメモリコントローラ２と間の接続に使用される。
【0050】
ＣＭＯＳチップＣＣの領域は、例えばセンスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２に分けられる。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、メモリ領域ＭＲと重なっている。センスアンプ領域ＳＲは、センスアンプモジュール１４を含んでいる。周辺回路領域ＰＥＲＩは、シーケンサ１３等を含んでいる。転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組をＸ方向に挟み、それぞれ引出領域ＨＲ１及びＨＲ２と重なっている。転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール１６内の複数のトランジスタＴＲを含んでいる。パッド領域ＰＲ２は、メモリチップＭＣ内のパッド領域ＰＲ１と重なって配置され、半導体記憶装置１の入出力回路等を含んでいる。
【0051】
また、ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰを有している。センスアンプ領域ＳＲ内の複数の貼合パッドＢＰは、メモリ領域ＭＲ内の複数の貼合パッドＢＰとそれぞれ重なって配置される。転送領域ＸＲ１内の複数の貼合パッドＢＰは、引出領域ＨＲ１内の複数の貼合パッドＢＰとそれぞれ重なって配置される。転送領域ＸＲ２内の複数の貼合パッドＢＰは、引出領域ＨＲ２内の複数の貼合パッドＢＰとそれぞれ重なって配置される。パッド領域ＰＲ１内の複数の貼合パッドＢＰは、パッド領域ＰＲ２内の複数の貼合パッドＢＰとそれぞれ重なって配置される。
【0052】
半導体記憶装置１に設けられた複数の貼合パッドＢＰのうち、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向している２つの貼合パッドＢＰは、貼り合わされている（図６の“貼合”）。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、電気的に接続される。メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する２つの貼合パッドＢＰの組は、境界を有していても良いし、一体化していても良い。
【0053】
第１実施形態に係る半導体記憶装置１では、引出領域ＨＲのＸ方向における幅と、転送領域ＸＲ１のＸ方向における幅とが異なっている。具体的には、転送領域ＸＲ１のＸ方向における幅は、引出領域ＨＲ１のＸ方向における幅よりも広く、転送領域ＸＲ２のＸ方向における幅は、引出領域ＨＲ２のＸ方向における幅よりも広い。つまり、転送領域ＸＲ１の一部分と、転送領域ＸＲ２の一部分とは、メモリ領域ＭＲと重なっている。このため、転送領域ＸＲ１内の貼合パッドＢＰは、引出領域ＨＲ１と重なる領域のみに配置され、転送領域ＸＲ２内の貼合パッドＢＰは、引出領域ＨＲ２と重なる領域のみに配置される。
【0054】
尚、第１実施形態に係る半導体記憶装置１は、以上で説明した構造に限定されない。例えば、メモリ領域ＭＲと隣り合う引出領域ＨＲは、少なくとも１つ設けられていれば良い。半導体記憶装置１は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数備えていても良い。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。メモリチップＭＣ及びＣＭＯＳチップＣＣの配置は、逆であっても良い。この場合、メモリチップＭＣの上面に設けられた貼合パッドＢＰとＣＭＯＳチップＣＣの下面に設けられた貼合パッドＢＰとが貼り合わされ、外部との接続に使用されるパッドがＣＭＯＳチップＣＣ上に設けられる。
【0055】
［１－３－２］メモリチップＭＣの構造について
（メモリチップＭＣの平面レイアウトについて）
図７は、第１実施形態に係る半導体記憶装置１におけるメモリチップＭＣの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図７に示すように、メモリチップＭＣは、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＴ及びＣＶを含んでいる。
（メモリチップＭＣの平面レイアウトについて）
図７は、第１実施形態に係る半導体記憶装置１におけるメモリチップＭＣの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図７に示すように、メモリチップＭＣは、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＴ及びＣＶを含んでいる。
【0056】
複数のスリットＳＬＴは、Ｙ方向に配列している。各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられ、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２を横切っている。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う導電体層間を分断及び絶縁している。具体的には、スリットＳＬＴは、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断及び絶縁している。
【0057】
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、メモリ領域ＭＲ内且つ隣り合うスリットＳＬＴ間の領域において、例えば４列の千鳥状に配置される。本例では、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。尚、隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。ブロックＢＬＫの境界部分に配置されたスリットＳＬＴに挟まれたスリットＳＬＴは、少なくとも選択ゲート線ＳＧＤを分断していれば良い。
【0058】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なっている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰに重なって配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。そして、各メモリピラーＭＰは、コンタクトＣＶを介して、関連付けられたビット線ＢＬに接続される。
【0059】
引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。引出領域ＨＲ１及びＨＲ２のそれぞれにおいて上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間とのそれぞれに、段差が設けられる。
【0060】
各コンタクトＣＴは、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、ロウデコーダモジュール１６との間の接続に使用される。また、各コンタクトＣＴは、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのいずれかのテラス部分上に配置される。同じブロックＢＬＫ内で共通の配線として使用されるワード線ＷＬや選択ゲート線ＳＧＳは、コンタクトＣＴに接続された配線層を介して短絡される。
【0061】
例えば、ブロックＢＬＫ０に関連付けられたコンタクトＣＴは、引出領域ＨＲ１に配置され、ブロックＢＬＫ１に関連付けられたコンタクトＣＴは、引出領域ＨＲ２に配置される。言い換えると、例えば、偶数番号のブロックＢＬＫは、引出領域ＨＲ１内のコンタクトＣＴを介してロウデコーダモジュール１６に接続され、奇数番号のブロックＢＬＫは、引出領域ＨＲ２内のコンタクトＣＴを介してロウデコーダモジュール１６に接続される。
【0062】
以上で説明したメモリチップＭＣの平面レイアウトは、メモリ領域ＭＲ及び引出領域ＨＲ１及びＨＲ２においてＹ方向に繰り返し配置される。尚、各ブロックＢＬＫに対するコンタクトＣＴの配置は、以上で説明したレイアウトに限定されない。例えば、片方の引出領域ＨＲが省略された場合、各ブロックＢＬＫに対応するコンタクトＣＴは、メモリ領域ＭＲに接する片側の引出領域ＨＲに纏めて配置される。引出領域ＨＲ１及びＨＲ２の両側にコンタクトＣＴが配置され、各ブロックＢＬＫの両側から電圧が印加されても良い。引出領域ＨＲは、メモリ領域ＭＲによって挟まれるように配置されても良い。引出領域ＨＲがメモリ領域ＭＲによって挟まれる構造については、第２実施形態で説明する。
【0063】
（メモリチップＭＣの断面構造について）
図８は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例であり、メモリピラーＭＰとスリットＳＬＴとを含み且つＹ方向に沿った断面を抽出して示している。尚、図８におけるＺ方向は、図６に対して反転されて示されている。つまり、“上方”が紙面の下側に対応し、“下方”が紙面の上側に対応している。図８に示すように、メモリ領域ＭＲにおいてメモリチップＭＣは、絶縁体層２０～２５、導電体層３０～３６、並びにコンタクトＶ１及びＶ２をさらに含んでいる。
図８は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例であり、メモリピラーＭＰとスリットＳＬＴとを含み且つＹ方向に沿った断面を抽出して示している。尚、図８におけるＺ方向は、図６に対して反転されて示されている。つまり、“上方”が紙面の下側に対応し、“下方”が紙面の上側に対応している。図８に示すように、メモリ領域ＭＲにおいてメモリチップＭＣは、絶縁体層２０～２５、導電体層３０～３６、並びにコンタクトＶ１及びＶ２をさらに含んでいる。
【0064】
絶縁体層２０は、例えばメモリチップＭＣの最上層に設けられる。これに限定されず、絶縁体層２０の上には、配線層や絶縁体層等が設けられても良い。絶縁体層２０の下には、導電体層３０が設けられる。導電体層３０は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層３０は、例えばリンがドープされたポリシリコンを含んでいる。
【0065】
導電体層３０の下には、絶縁体層２１が設けられる。絶縁体層２１の下には、導電体層３１が設けられる。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。選択ゲート線ＳＧＳは、複数の導電体層３１によって構成されても良い。導電体層３１は、例えばリンがドープされたポリシリコンを含んでいる。選択ゲート線ＳＧＳが複数の導電体層３１によって構成される場合には、複数の導電体層３１は、互いに異なる導電体によって構成されても良い。
【0066】
導電体層３１の下には、絶縁体層２２が設けられる。絶縁体層２２の下には、導電体層３２と絶縁体層２３とが交互に設けられる。複数の導電体層３２のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。複数の導電体層３２は、導電体層３０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３２は、例えばタングステンを含んでいる。
【0067】
最下層の導電体層３２の下には、絶縁体層２４が設けられる。絶縁体層２４の下には、導電体層３３が設けられる。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。選択ゲート線ＳＧＤは、複数の導電体層３３によって構成されても良い。導電体層３３は、例えばタングステンを含んでいる。
【0068】
導電体層３３の下には、絶縁体層２５が設けられる。絶縁体層２５の下には、導電体層３４が設けられる。導電体層３４は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層３４が、Ｘ方向に配列している。導電体層３４は、例えば銅を含んでいる。以下では、導電体層３４が設けられた配線層のことをＭ０と呼ぶ。
【0069】
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層２１～２４、及び導電体層３１～３３を貫通している。メモリピラーＭＰの上部は、導電体層３０に接している。また、各メモリピラーＭＰは、例えば半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３を含んでいる。
【0070】
半導体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層４０の下端は、絶縁体層２５を含む層に含まれ、半導体層４０の上端は、導電体層３０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁膜４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁膜４２の側面を覆っている。
【0071】
メモリピラーＭＰと導電体層３１（選択ゲート線ＳＧＳ）とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層３２（ワード線ＷＬ）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層３３（選択ゲート線ＳＧＤ）とが交差した部分は、選択トランジスタＳＴ１として機能する。つまり、半導体層４０は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【0072】
各メモリピラーＭＰの半導体層４０の下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの下には、１つの導電体層３４（ビット線ＢＬ）が接触している。
【0073】
スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁体層２１～２４及び導電体層３１～３３を分断している。スリットＳＬＴの下端は、絶縁体層２５を含む層に含まれている。スリットＳＬＴの上端は、例えば導電体層３０に接触している。スリットＳＬＴは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【0074】
導電体層３４の下には、柱状のコンタクトＶ１が設けられる。コンタクトＶ１の下には、導電体層３５が設けられる。導電体層３５は、半導体記憶装置１内の回路の接続に使用される配線である。以下では、導電体層３５が設けられた配線層のことをＭ１と呼ぶ。
【0075】
導電体層３５の下には、導電体層３６が設けられる。導電体層３６は、メモリチップＭＣの界面に接し、貼合パッドＢＰとして使用される。導電体層３６は、例えば銅を含んでいる。以下では、導電体層３６が設けられた配線層のことをＭ２と呼ぶ。
【0076】
図９は、図８のＩＸ－ＩＸ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。具体的には、図９は、メモリピラーＭＰと導電体層３２とを含み且つ半導体記憶装置１の形成に使用された半導体基板の表面と平行な断面を抽出して示している。
【0077】
図９に示すように、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜４１は、半導体層４０の側面を囲っている。絶縁膜４２は、トンネル絶縁膜４１の側面を囲っている。ブロック絶縁膜４３は、絶縁膜４２の側面を囲っている。導電体層３２は、ブロック絶縁膜４３の側面を囲っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜４２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。尚、各メモリピラーＭＰは、半導体層４０の内側に絶縁体層をさらに含み、メモリピラーＭＰの中央部に当該絶縁体層が位置していても良い。つまり、半導体層４０は、筒状に設けられた部分を有していても良い。
【0078】
図１０は、第１実施形態に係る半導体記憶装置１の引出領域ＨＲ１における断面構造の一例であり、引出領域ＨＲ１に含まれた偶数番目のブロックＢＬＫに対応する断面を抽出して示している。尚、図１０におけるＺ方向は、図８と同様に、図６に対して反転されて示されている。図１０に示すように、引出領域ＨＲ１において、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれの端部は、階段状に設けられている。また、引出領域ＨＲにおいてメモリチップＭＣは、コンタクトＶ１及びＶ２、導電体層３７～３９をさらに含んでいる。
【0079】
具体的には、導電体層３１は、下方の導電体層３２及び３３と重ならないテラス部分を有している。各導電体層３２は、下方の導電体層３２及び３３と重ならないテラス部分を有している。導電体層３３は、引出領域ＨＲ１において、テラス部分を有している。複数のコンタクトは、導電体層３１～３３のそれぞれのテラス部分の上に、それぞれ設けられる。複数のコンタクトＣＴのそれぞれの下部は、例えば揃っている。
【0080】
各コンタクトＣＴの下には、導電体層３７が設けられる。導電体層３７は、配線層Ｍ０に含まれている。導電体層３７の下には、コンタクトＶ１が設けられる。コンタクトＶ１の下には、導電体層３８が設けられる。導電体層３８は、配線層Ｍ１に含まれている。導電体層３８の下には、コンタクトＶ２が設けられる。コンタクトＶ２の下には、導電体層３９が設けられる。導電体層３９は、配線層Ｍ２に含まれている。つまり、導電体層３９は、メモリチップＭＣの界面に接し、貼合パッドＢＰとして使用される。導電体層３９は、例えば銅を含んでいる。
【0081】
尚、図１０は、ワード線ＷＬ０に対応するコンタクトＶ１及びＶ２並びに導電体層３８及び３９の組のみを示している。その他の導電体層３７には、図示されない領域において、コンタクトＶ１及びＶ２並びに導電体層３８及び３９の組が接続される。引出領域ＨＲ１内且つ奇数番目のブロックＢＬＫに対応する領域における構造は、図１０に示された構造に対してコンタクトＣＴが省略された構造と類似している。また、引出領域ＨＲ２内且つ奇数番目のブロックＢＬＫに対応する領域における構造は、図１０に示された構造をＹ方向を対称軸として反転させた構造と類似している。
【0082】
［１－３－３］ＣＭＯＳチップＣＣの構造について
（ＣＭＯＳチップＣＣの平面レイアウトについて）
図１１は、第１実施形態に係る半導体記憶装置１におけるＣＭＯＳチップＣＣの平面レイアウトの一例であり、ブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダＲＤの接続関係を示している。以下で参照される図面は、Ｘ方向において領域ＭＲ、ＨＲ１、ＨＲ２、ＳＲ、ＸＲ１、及びＸＲ２が設けられる範囲のことを、それぞれ領域ｗＭＲ、ｗＨＲ１、ｗＨＲ２、ｗＳＲ、ｗＸＲ１、及びｗＸＲ２として示している。また、以下では、説明を簡潔にするために、メモリセルアレイ１０が１６個のブロックＢＬＫ０～ＢＬＫ１５を備え、ロウデコーダモジュール１６がロウデコーダＲＤ０～ＲＤ１５を備える場合について説明する。
（ＣＭＯＳチップＣＣの平面レイアウトについて）
図１１は、第１実施形態に係る半導体記憶装置１におけるＣＭＯＳチップＣＣの平面レイアウトの一例であり、ブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダＲＤの接続関係を示している。以下で参照される図面は、Ｘ方向において領域ＭＲ、ＨＲ１、ＨＲ２、ＳＲ、ＸＲ１、及びＸＲ２が設けられる範囲のことを、それぞれ領域ｗＭＲ、ｗＨＲ１、ｗＨＲ２、ｗＳＲ、ｗＸＲ１、及びｗＸＲ２として示している。また、以下では、説明を簡潔にするために、メモリセルアレイ１０が１６個のブロックＢＬＫ０～ＢＬＫ１５を備え、ロウデコーダモジュール１６がロウデコーダＲＤ０～ＲＤ１５を備える場合について説明する。
【0083】
図１１に示すように、センスアンプ領域ＳＲでは、例えばＹ方向に並んだ９個のセンスアンプユニットＳＡＵの組が、Ｘ方向に並んでいる。具体的には、例えばセンスアンプ領域ＳＲ内の転送領域ＸＲ１側の端部において、センスアンプユニットＳＡＵ０～ＳＡＵ８が、Ｙ方向に並んでいる。センスアンプユニットＳＡＵ０～ＳＡＵ８のそれぞれの隣に、それぞれセンスアンプユニットＳＡＵ９～ＳＡＵ１７が配置される。同様に、図示が省略されているが、センスアンプユニットＳＡＵ１８～ＳＡＵ２６、…、及びセンスアンプユニットＳＡＵ（ｍ－８）～ＳＡＵｍが配置される。本明細書では、Ｙ方向に並んだセンスアンプユニットＳＡＵの組のことをセンスアンプグループＳＡＧと呼ぶ。
【0084】
本例において、転送領域ＸＲ１は、偶数番号のロウデコーダＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４を含んでいる。転送領域ＸＲ２は、奇数番号のロウデコーダＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５を含んでいる。例えば、ロウデコーダＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４は、センスアンプ領域ＳＲを挟んで、それぞれロウデコーダＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５とＸ方向に対向している。
【0085】
メモリ領域ＭＲにおいて、ブロックＢＬＫ０～ＢＬＫ１５は、Ｙ方向に並んでいる。ブロックＢＬＫ０～ＢＬＫ１５は、前述したように、それぞれロウデコーダＲＤ０～ＲＤ１５によって制御される。つまり、偶数番号のブロックＢＬＫは、転送領域ＸＲ１に配置されたロウデコーダＲＤによって制御され、奇数番号のブロックＢＬＫは、転送領域ＸＲ２に配置されたロウデコーダＲＤによって制御される。
【0086】
各ブロックＢＬＫのＹ方向における幅は、例えばロウデコーダＲＤのＹ方向における幅の半分以下である。本例では、２つのブロックＢＬＫ０及びＢＬＫ１が、ロウデコーダＲＤ０及びＲＤ１の間に配置される。２つのブロックＢＬＫ２及びＢＬＫ３が、ロウデコーダＲＤ２及びＲＤ３の間に配置される。以降も同様に、２つのブロックＢＬＫが、Ｘ方向に対向する２つのロウデコーダＲＤの間に配置される。
【0087】
また、ブロックＢＬＫ０及びＢＬＫ１のそれぞれの一部は、ロウデコーダＲＤ０及びＲＤ１と重なっている。具体的には、ブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＲ１側の端部は、ロウデコーダＲＤ０と重なっている。一方で、ブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＲ２側の端部は、ロウデコーダＲＤ１と重なっている。以降も同様に、対向する２つのロウデコーダＲＤには、当該２つのロウデコーダＲＤに関連付けられた２つのブロックＢＬＫの一部が重なって配置される。
【0088】
尚、以上で説明したブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダＲＤの配置は、あくまで一例である。例えば、各ブロックＢＬＫに接続されるロウデコーダＲＤの配置は、転送領域ＸＲ１及びＸＲ２内で適宜変更され得る。また、１つのセンスアンプグループＳＡＧが含むセンスアンプユニットＳＡＵの個数は、ビット線ＢＬのピッチに基づいて設計される。センスアンプユニットＳＡＵのレイアウトとビット線ＢＬのレイアウトとの詳細な関係については後述する。
【0089】
（ＣＭＯＳチップＣＣの断面構造について）
図１２は、第１実施形態に係る半導体記憶装置１の断面構造の一例であり、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わせられた構造を示している。また、図１２は、センスアンプ領域ＳＲ内のトランジスタＴ８に対応する構成と、転送領域ＸＲ１内のトランジスタＴＲ７に対応する構成とを抽出して示している。図１２に示すように、ＣＭＯＳチップＣＣは、例えば半導体基板５０、導電体層ＧＣ及び５１～５８、並びに柱状のコンタクトＣＳ及びＣ０～Ｃ３を含んでいる。
図１２は、第１実施形態に係る半導体記憶装置１の断面構造の一例であり、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わせられた構造を示している。また、図１２は、センスアンプ領域ＳＲ内のトランジスタＴ８に対応する構成と、転送領域ＸＲ１内のトランジスタＴＲ７に対応する構成とを抽出して示している。図１２に示すように、ＣＭＯＳチップＣＣは、例えば半導体基板５０、導電体層ＧＣ及び５１～５８、並びに柱状のコンタクトＣＳ及びＣ０～Ｃ３を含んでいる。
【0090】
半導体基板５０は、ＣＭＯＳチップＣＣの形成に使用され、例えばＰ型不純物を含んでいる。また、半導体基板５０は、図示が省略された複数のウェル領域を含んでいる。複数のウェル領域のそれぞれには、例えばトランジスタが形成される。そして、複数のウェル領域の間は、例えばＳＴＩ（Shallow Trench Isolation）によって分離される。
【0091】
センスアンプ領域ＳＲにおいて、半導体基板５０の上には、ゲート絶縁膜を介して導電体層ＧＣが設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣは、例えばセンスアンプユニットＳＡＵに含まれたトランジスタＴ８のゲート電極として使用される。トランジスタＴ８のゲートに対応して、導電体層ＧＣの上にコンタクトＣ０が設けられ、トランジスタＴ８のソース及びドレインに対応して、半導体基板５０の上に２つのコンタクトＣＳが設けられる。例えば、コンタクトＣＳ及びＣ０のそれぞれの上面は、揃っている。
【0092】
また、センスアンプ領域ＳＲにおいて、コンタクトＣＳの上とコンタクトＣ０の上とのそれぞれには、それぞれ１つの導電体層５１が設けられる。導電体層５１の上には、コンタクトＣ１が設けられる。コンタクトＣ１の上には、導電体層５２が設けられる。導電体層５２の上には、コンタクトＣ２が設けられる。コンタクトＣ２の上には、導電体層５３が設けられる。導電体層５３の上には、コンタクトＣ３が設けられる。コンタクトＣ３の上には、導電体層５４が設けられる。
【0093】
導電体層５４は、ＣＭＯＳチップＣＣの界面に接し、貼合パッドＢＰとして使用される。そして、センスアンプ領域ＳＲ内の導電体層５４は、対向して配置されたメモリ領域ＭＲ内の導電体層３６と貼り合わされ、１本のビット線ＢＬと電気的に接続される。導電体層５４は、例えば銅を含んでいる。センスアンプ領域ＳＲは、図示が省略されているが、トランジスタＴ８と同様の構造を有する複数のトランジスタを含んでいる。
【0094】
転送領域ＸＲ１において、半導体基板５０の上には、ゲート絶縁膜を介して導電体層ＧＣが設けられる。転送領域ＸＲ１内の導電体層ＧＣは、例えばロウデコーダＲＤに含まれたトランジスタＴＲ７のゲート電極として使用される。トランジスタＴＲ７のゲートに対応して、導電体層ＧＣの上にコンタクトＣ０が設けられ、トランジスタＴＲ７のソース及びドレインに対応して、半導体基板５０の上に２つのコンタクトＣＳが設けられる。
【0095】
また、転送領域ＸＲ１において、コンタクトＣＳの上とコンタクトＣ０の上とのそれぞれには、それぞれ１つの導電体層５５が設けられる。導電体層５５の上には、コンタクトＣ１が設けられる。コンタクトＣ１の上には、導電体層５６が設けられる。導電体層５６の上には、コンタクトＣ２が設けられる。コンタクトＣ２の上には、導電体層５７が設けられる。導電体層５７の上には、コンタクトＣ３が設けられる。コンタクトＣ３の上には、導電体層５８が設けられる。
【0096】
導電体層５８は、ＣＭＯＳチップＣＣの界面に接し、貼合パッドＢＰとして使用される。そして、転送領域ＸＲ１内の導電体層５８は、対向して配置された引出領域ＨＲ１内の導電体層３９と貼り合わされ、例えばワード線ＷＬ６と電気的に接続される。導電体層５８は、例えば銅を含んでいる。転送領域ＸＲ１は、図示が省略されているが、トランジスタＴＲ７と同様の構造を有する複数のトランジスタを含んでいる。また、転送領域ＸＲ２における構造は、転送領域ＸＲ１の構造と同様である。
【0097】
以下では、導電体層５１及び５５が設けられた配線層のことを、Ｄ０と呼ぶ。導電体層５２及び５６が設けられた配線層のことを、Ｄ１と呼ぶ。導電体層５３及び５７が設けられた配線層のことを、Ｄ２と呼ぶ。導電体層５４及び５８が設けられた配線層のことを、Ｄ３と呼ぶ。導電体層５３のことを、配線ＢＬＩとも呼ぶ。尚、ＣＭＯＳチップＣＣに設けられる配線層の数は、任意の数に設計され得る。また、導電体層５１～５３、５５～５７のそれぞれに接続されるコンタクトは、回路の設計に応じて省略されても良い。
【0098】
第１実施形態に係る半導体記憶装置１は、メモリ領域ＭＲの下方に配置されたトランジスタＴＲを有している。つまり、ロウデコーダＲＤ内の複数のトランジスタＴＲは、メモリピラーＭＰの下方に配置されたトランジスタＴＲと、引出領域ＨＲ１の下方に配置されたトランジスタＴＲとを含み得る。例えば、メモリ領域ＭＲの下方に配置されたトランジスタＴＲに接続された導電体層５７は、配線層Ｄ２において、Ｘ方向に延伸した部分を有している。トランジスタＴＲの上方に配置されたメモリピラーＭＰに接続された導電体層３５は、配線層Ｍ１において、Ｘ方向に延伸した部分を有している。
【0099】
以上で説明したビット線ＢＬとトランジスタＴ８とを接続する経路と、ワード線ＷＬ６とトランジスタＴＲ７を接続する経路とは、あくまで一例である。ビット線ＢＬとセンスアンプユニットＳＡＵとの間の接続に使用され且つＸ方向に延伸する配線は、ＣＭＯＳチップＣＣ側に設けられても良い。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかとロウデコーダＲＤとの間の接続に使用され且つＸ方向に延伸する配線は、メモリチップＭＣ側に設けられても良い。このように、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路とを接続する為の配線のレイアウトは、適宜変更され得る。
【0100】
［１－３－４］配線レイアウトの詳細について
以下に、引出領域ＨＲ及び転送領域ＸＲ間の配線レイアウトの具体例と、メモリ領域ＭＲ及びセンスアンプ領域ＳＲ間の配線レイアウトの具体例とについて、順に説明する。
以下に、引出領域ＨＲ及び転送領域ＸＲ間の配線レイアウトの具体例と、メモリ領域ＭＲ及びセンスアンプ領域ＳＲ間の配線レイアウトの具体例とについて、順に説明する。
【0101】
（引出領域ＨＲ及び転送領域ＸＲ間の配線レイアウトについて）
図１３は、第１実施形態に係る半導体記憶装置１における引出領域ＨＲ及び転送領域ＸＲの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。尚、図１３は、図面を簡潔にするために、引出領域ＨＲに設けられる貼合パッドＢＰの個数と、転送領域ＸＲが含む転送スイッチＷＬＳＷの個数とを減らして示している。また、以下の説明において“外側”は、メモリ領域ＭＲから遠い部分に対応し、“内側”は、メモリ領域ＭＲの中間部に近い部分に対応している。
図１３は、第１実施形態に係る半導体記憶装置１における引出領域ＨＲ及び転送領域ＸＲの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。尚、図１３は、図面を簡潔にするために、引出領域ＨＲに設けられる貼合パッドＢＰの個数と、転送領域ＸＲが含む転送スイッチＷＬＳＷの個数とを減らして示している。また、以下の説明において“外側”は、メモリ領域ＭＲから遠い部分に対応し、“内側”は、メモリ領域ＭＲの中間部に近い部分に対応している。
【0102】
図１３に示すように、転送領域ＸＲ１に含まれたロウデコーダＲＤ０の領域において、複数の転送スイッチＷＬＳＷは、例えば、それぞれがＹ方向に延伸した領域に設けられ、Ｘ方向に並んでいる。同様に、転送領域ＸＲ２に含まれたロウデコーダＲＤ１の領域において、複数の転送スイッチＷＬＳＷは、例えば、それぞれがＹ方向に延伸した領域に設けられ、Ｘ方向に並んでいる。そして、第１実施形態において転送領域ＸＲ１及びＸＲ２に含まれた複数の転送スイッチＷＬＳＷの一部は、メモリ領域ＭＲと重なっている。
【0103】
ブロックＢＬＫ０に対応する複数の貼合パッドＢＰは、例えば引出領域ＨＲ１内に設けられる。そして、ブロックＢＬＫ０に対応する積層配線は、引出領域ＨＲ１内の貼合パッドＢＰを介して、転送領域ＸＲ１内の転送スイッチＷＬＳＷに接続される。例えば、引出領域ＨＲ１において、外側の貼合パッドＢＰは外側の転送スイッチＷＬＳＷに接続され、内側の貼合パッドＢＰは内側の転送スイッチＷＬＳＷに接続される。
【0104】
同様に、ブロックＢＬＫ１に対応する複数の貼合パッドＢＰは、例えば引出領域ＨＲ２内に設けられる。そして、ブロックＢＬＫ１に対応する積層配線は、引出領域ＨＲ２内の貼合パッドＢＰを介して、転送領域ＸＲ２内の転送スイッチＷＬＳＷに接続される。例えば、引出領域ＨＲ２において、外側の貼合パッドＢＰは外側の転送スイッチＷＬＳＷに接続され、内側の貼合パッドＢＰは内側の転送スイッチＷＬＳＷに接続される。
【0105】
図１４は、第１実施形態に係る半導体記憶装置１における引出領域ＨＲ１及び転送領域ＸＲ１の詳細な平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ３）に対応する領域を抽出して示している。図１４に示すように、同一のブロックＢＬＫ内で同一の配線層に設けられた導電体層は、例えばＹ方向に延伸した導電体層３７によって短絡される。
【0106】
各導電体層３７には、貼合パッドＢＰが重なって配置される。例えば、複数の貼合パッドＢＰは、互いがＸ方向及びＹ方向にずれて配置される。言い換えると、複数の貼合パッドＢＰは、斜め方向に並んでいる。これに限定されず、複数の貼合パッドＢＰは、複数のグループに分類され、グループ毎に斜め方向に並んでいても良い。貼合パッドＢＰには、コンタクトＣ２を介して導電体層５７が接続される。
【0107】
導電体層５７の長さは、関連付けられた配線のテラス部分の位置に応じて異なる。具体的には、選択ゲート線ＳＧＳに接続された導電体層５７のＸ方向における長さは、ワード線ＷＬ０に接続された導電体層５７のＸ方向における長さよりも短い。ワード線ＷＬ０に接続された導電体層５７のＸ方向における長さは、ワード線ＷＬ１に接続された導電体層５７のＸ方向における長さよりも短い。以降も同様に、導電体層５７の長さは、転送スイッチＷＬＳＷと貼合パッドＢＰとの配置に応じて適宜設計される。
【0108】
例えば、貼合パッドＢＰと転送スイッチＷＬＳＷとの間を接続する一部の配線は、外側に配置されるほど、Ｘ方向に延伸する部分が短くなるように設計される。本例では、選択ゲート線ＳＧＤに接続された導電体層５７が、転送領域ＸＲ１と引出領域ＨＲ１との両方と重なっている。一方で、選択ゲート線ＳＧＳに接続された導電体層５７は、引出領域ＨＲ１のみと重なっている。
【0109】
尚、以上の説明では、Ｘ方向において異なる配線長で設計される配線が導電体層５７である場合について例示したが、これに限定されない。第１実施形態に係る半導体記憶装置１では、上述した導電体層５７の設計が、貼合パッドＢＰと転送スイッチＷＬＳＷとの間の接続に使用されるその他の導電体層に適用されても良い。
【0110】
（メモリ領域ＭＲ及びセンスアンプ領域ＳＲ間の配線レイアウトについて）
図１５は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例であり、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２に対応する領域を抽出して示している。また、図１５は、ビット線ＢＬと配線ＢＬＩとの間を接続する配線（例えば導電体層３５）の長さを矢印で示し、図面を簡潔にするために、メモリ領域ＭＲに設けられるビット線ＢＬの一部と、当該ビット線ＢＬに接続される配線ＢＬＩの一部とを省略して示している。
図１５は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例であり、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２に対応する領域を抽出して示している。また、図１５は、ビット線ＢＬと配線ＢＬＩとの間を接続する配線（例えば導電体層３５）の長さを矢印で示し、図面を簡潔にするために、メモリ領域ＭＲに設けられるビット線ＢＬの一部と、当該ビット線ＢＬに接続される配線ＢＬＩの一部とを省略して示している。
【0111】
図１５に示すように、例えば複数のビット線ＢＬは、メモリ領域ＭＲにおいてＸ方向に等間隔に並んでいる。複数の配線ＢＬＩは、センスアンプ領域ＳＲにおいてＸ方向に等間隔に並んでいる。また、複数の配線ＢＬＩのそれぞれは、Ｙ方向に沿って複数個に分割される。Ｙ方向に沿って配線ＢＬＩが分割される数は、例えばＹ方向に並んだセンスアンプユニットＳＡＵの数に基づいている。図１５には、分割された配線ＢＬＩのうち図示されたビット線ＢＬに関連付けられた配線ＢＬＩのみが抽出されて示されている。
【0112】
メモリ領域ＭＲ内且つ紙面の左側の領域において、最外部に配置されたビット線ＢＬは、転送領域ＸＲ１と重なっている。メモリ領域ＭＲ内且つ紙面の右側の領域において、最外部に配置されたビット線ＢＬは、転送領域ＸＲ２と重なっている。そして、ビット線ＢＬと配線ＢＬＩとを接続する配線の長さは、メモリ領域ＭＲの外側に配置された配線と、メモリ領域ＭＲの中間線の近傍に配置された配線とで異なっている。
【0113】
具体的には、メモリ領域ＭＲの紙面の左側の領域において、外側に配置されたビット線ＢＬと配線ＢＬＩとを接続する配線の長さは、中間線の近傍に配置されたビット線ＢＬと配線ＢＬＩとを接続する配線よりも長い。同様に、メモリ領域ＭＲの紙面の右側の領域において、外側に配置されたビット線ＢＬと配線ＢＬＩとを接続する配線の長さは、中間線の近傍に配置されたビット線ＢＬと配線ＢＬＩとを接続する配線よりも長い。このように、ビット線ＢＬと配線ＢＬＩとを接続する配線の長さは、例えばメモリ領域ＭＲの外側から内側（メモリ領域ＭＲの中間線）に向かうにつれて短くなるように設計される。
【0114】
図１６は、第１実施形態に係る半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの一例であり、センスアンプ領域ＳＲの端部に配置された２つのセンスアンプグループＳＡＧに対応する領域を抽出して示している。図１６に示すように、メモリ領域ＭＲにおいて、ビット線ＢＬ０～ＢＬ１７は、Ｘ方向に並んでいる。センスアンプ領域ＳＲにおいて、センスアンプユニットＳＡＵ０～ＳＡＵ８を含むセンスアンプグループＳＡＧと、センスアンプユニットＳＡＵ９～ＳＡＵ１７を含むセンスアンプグループＳＡＧとは、Ｘ方向に並んでいる。
【0115】
各センスアンプユニットＳＡＵの領域には、１本の配線ＢＬＩが含まれている。各配線ＢＬＩには、１つの貼合パッドＢＰが重なっている。各貼合パッドＢＰには、Ｘ方向に延伸した導電体層３５が接続される。各導電体層３５は、コンタクトＶ１を介して、関連付けられたビット線ＢＬに接続される。Ｘ方向に隣り合う２つのセンスアンプユニットＳＡＵにそれぞれ接続される２つの導電体層３５は、Ｙ方向に隣り合っている。つまり、例えばセンスアンプユニットＳＡＵ９に接続される導電体層３５は、センスアンプユニットＳＡＵ０及びＳＡＵ１にそれぞれ接続される２つの導電体層３５の間に配置される。
【0116】
導電体層３５の長さは、関連付けられたセンスアンプユニットＳＡＵの位置に応じて異なっている。具体的には、センスアンプユニットＳＡＵ０に接続された導電体層３５のＸ方向における長さは、センスアンプユニットＳＡＵ９に接続された導電体層３５のＸ方向における長さよりも短い。以降も同様に、導電体層３５の長さは、ビット線ＢＬとセンスアンプユニットＳＡＵとの配置に応じて適宜設計される。
【0117】
例えば、ビット線ＢＬとセンスアンプユニットＳＡＵとの間を接続する一部の配線は、外側のビット線ＢＬに対応するほど、Ｘ方向に延伸する部分が長くなるように設計される。本例では、ビット線ＢＬ０に接続された導電体層３５が、メモリ領域ＭＲ内且つセンスアンプ領域ＳＲと重ならない部分を有している。図示が省略されているが、メモリ領域ＭＲの中間線の近くに配置されたビット線ＢＬとセンスアンプユニットＳＡＵとの間を接続する一部の配線は、メモリ領域ＭＲと重なる部分のみを有している。
【0118】
第１実施形態に係る半導体記憶装置１では、センスアンプユニットＳＡＵのＸ方向の長さが、８本のビット線ＢＬを形成することが可能なＸ方向の長さ（８ＢＬ）に基づいて設計される。言い換えると、センスアンプユニットＳＡＵのＸ方向の長さは、８本のビット線ＢＬが形成されるピッチに基づいて設計される。一方で、センスアンプグループＳＡＧは、Ｙ方向に並んだ９個のセンスアンプユニットＳＡＵを含んでいる（９ＳＡＵ）。
【0119】
つまり、第１実施形態に係る半導体記憶装置１では、センスアンプユニットＳＡＵのＸ方向の長さの設計に使用されるビット線ＢＬの本数が、１つのセンスアンプグループＳＡＧに接続されるビット線ＢＬの本数よりも少ない。このように、第１実施形態に係る半導体記憶装置１では、少なくともセンスアンプユニットＳＡＵのＸ方向の長さが、センスアンプグループＳＡＧに含まれたセンスアンプユニットＳＡＵの個数よりも少ない本数のビット線ＢＬのピッチに基づいて設計されていれば良い。
【0120】
尚、以上の説明では、Ｘ方向において異なる配線長さで設計される配線が導電体層３５である場合について例示したが、これに限定されない。第１実施形態に係る半導体記憶装置１では、上述した導電体層３５の設計方法が、ビット線ＢＬとセンスアンプユニットＳＡＵとの間の接続に使用されるその他の導電体層に適用されても良い。
【0121】
［１－４］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【0122】
半導体記憶装置は、大まかにメモリセルアレイとその他の周辺回路とに分けられる。半導体記憶装置のビットコストを低減するためには、半導体記憶装置のチップ面積のうちメモリセルアレイに対応する領域の占める割合（セル占有率）を拡大することが好ましい。
【0123】
図１７は、第１実施形態の比較例に係る半導体記憶装置１の構造の一例を示す模式図である。図１７の上側はメモリセルアレイの断面イメージに対応し、図１７の下側はセンスアンプモジュール等を含む周辺回路のレイアウトに対応している。図１７に示すように、第１実施形態の比較例に係る半導体記憶装置は、第１実施形態と同様に、メモリセルアレイを含むメモリチップと、周辺回路を含むＣＭＯＳチップとを備えている。メモリチップとＣＭＯＳチップとは、それぞれ異なるウエハに形成され、互いに貼り合わされる。図１７では、メモリチップとＣＭＯＳチップとの境界部分が、貼合面として示されている。
【0124】
このように、第１実施形態の比較例に係る半導体記憶装置は、メモリセルアレイ１０と周辺回路とが重なった構造を有する。その結果、第１実施形態の比較例に係る半導体記憶装置は、セル占有率を大きくすることが出来、チップ面積を縮小することが出来る。さらに、第１実施形態の比較例に係る半導体記憶装置では、メモリセルアレイ１０形成時の熱がＣＭＯＳチップＣＣ内のトランジスタに加えられないため、ＣＭＯＳチップＣＣ内のトランジスタの設計難易度を下げることが出来る。本段落で説明した第１実施形態の比較例における効果は、第１実施形態に係る半導体記憶装置１も同様に得ることが出来る。
【0125】
また、第１実施形態の比較例に係る半導体記憶装置では、メモリ領域ＭＲの幅とセンスアンプ領域ＳＲの幅とが略同じになるように設計され、引出領域ＨＲ１の幅と転送領域ＸＲ１の幅とが略同じになるように設計され、引出領域ＨＲ２の幅と転送領域ＸＲ２の幅とが略同じになるように設計される。例えば、半導体記憶装置の大容量化のためにワード線ＷＬの積層数が増加すると、必要な転送スイッチＷＬＳＷの数も増加する。
【0126】
しかしながら、転送スイッチＷＬＳＷの数が増加すると、転送領域ＸＲの面積が、引出領域ＨＲ内の階段構造を最小ピッチで形成した場合の面積よりも大きくなり得る。この場合、引出領域ＨＲの階段構造は、例えば最小ピッチで形成されずに、転送領域ＸＲの幅に合わせて設計される。このような転送領域ＸＲの面積増加は、半導体記憶装置のチップ面積の増大に繋がり、製造コストの増大に繋がり得る。
【0127】
一方で、第１実施形態に係る半導体記憶装置１は、転送領域ＸＲの一部が、メモリセルアレイ１０と重なって配置される。言い換えると、第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０の下に、センスアンプモジュール１４とロウデコーダモジュール１６の一部とが隠れるように配置された構造を有している。図１８は、第１実施形態に係る半導体記憶装置１の構造の一例を示し、図１７と類似した模式図である。図１８に示すように、転送領域ＸＲの幅が第１実施形態と第１実施形態の比較例との間で同じである場合、センスアンプ領域ＳＲの幅は、第１実施形態の比較例よりも狭くなる。
【0128】
これに対して、第１実施形態に係る半導体記憶装置１は、ビット線ＢＬの延伸方向に配置されるセンスアンプユニットＳＡＵの個数を増やすことによって、メモリ領域ＭＲと重なって配置される転送領域ＸＲの領域をメモリ領域ＭＲの下部に確保している。また、第１実施形態に係る半導体記憶装置１において、メモリチップＭＣ内の一部のビット線ＢＬは、ビット線ＢＬと直行する配線を用いて、ＣＭＯＳチップＣＣ内のセンスアンプユニットＳＡＵに接続される。同様に、メモリチップＭＣ内の一部の積層配線（例えばワード線ＷＬ）は、ビット線ＢＬと直行する配線を用いて、ＣＭＯＳチップＣＣ内の転送スイッチＷＬＳＷに接続される。
【0129】
これにより、第１実施形態に係る半導体記憶装置１は、配線層を追加することなく、転送領域ＸＲの一部とメモリ領域ＭＲとが重なった構造を形成することが出来る。その結果、第１実施形態に係る半導体記憶装置１は、引出領域ＨＲのレイアウトと転送領域ＸＲのレイアウトとを独立で設計することが出来、引出領域ＨＲにおける階段構造を最小ピッチで形成することが出来る。従って、第１実施形態に係る半導体記憶装置１は、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【0130】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、引出領域ＨＲが２つのメモリ領域ＭＲによって挟まれた構造を有する。そして、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、転送領域ＸＲとメモリ領域ＭＲとが重なった部分を有している。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
第２実施形態に係る半導体記憶装置１は、引出領域ＨＲが２つのメモリ領域ＭＲによって挟まれた構造を有する。そして、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、転送領域ＸＲとメモリ領域ＭＲとが重なった部分を有している。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【0131】
［２－１］半導体記憶装置１の構造
図１９は、第２実施形態に係る半導体記憶装置１におけるメモリチップＭＣの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図１９に示すように、第２実施形態に係る半導体記憶装置１において、メモリチップＭＣの領域は、例えば２つのメモリ領域ＭＲ１及びＭＲ２と、１つの引出領域ＨＲとに分けられる。メモリ領域ＭＲ１及びＭＲ２は、第１実施形態におけるメモリ領域ＭＲと同様の構造を有し、引出領域ＨＲを挟んでいる。
図１９は、第２実施形態に係る半導体記憶装置１におけるメモリチップＭＣの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図１９に示すように、第２実施形態に係る半導体記憶装置１において、メモリチップＭＣの領域は、例えば２つのメモリ領域ＭＲ１及びＭＲ２と、１つの引出領域ＨＲとに分けられる。メモリ領域ＭＲ１及びＭＲ２は、第１実施形態におけるメモリ領域ＭＲと同様の構造を有し、引出領域ＨＲを挟んでいる。
【0132】
尚、第２実施形態に係る半導体記憶装置１では、第１実施形態においてブロックＢＬＫの境界に対応するスリットＳＬＴに挟まれたスリットＳＬＴが、スリットＳＨＥに置き換えられている。スリットＳＨＥは、選択ゲート線ＳＧＤを分断及び絶縁するスリットである。第２実施形態では、隣り合うスリットＳＬＴ間でスリットＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
【0133】
第２実施形態における引出領域ＨＲでは、第１実施形態と同様に、選択ゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬ０～ＷＬ７の階段構造が形成される。階段構造は、例えば２つのブロックＢＬＫの境界部分の近傍に形成される。例えば、ブロックＢＬＫ０に対応する積層配線のテラス部分と、ブロックＢＬＫ１に対応する積層配線のテラス部分との間は、ブロックＢＬＫ０及びＢＬＫ１間のスリットＳＬＴによって分離及び絶縁される。
【0134】
また、第２実施形態における引出領域ＨＲでは、引出領域ＨＲ内且つ階段加工されていない領域において、選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ７のそれぞれが、メモリ領域ＭＲ１及びＭＲ２間で連続的に設けられた部分を有している。つまり、メモリ領域ＭＲ１及びＭＲ２間において、選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ７のそれぞれは、引出領域ＨＲを介して電気的に接続されている。引出領域ＨＲ内に形成された積層配線の各テラス部分には、ブロックＢＬＫ毎に複数のコンタクトＣＴが設けられる。
【0135】
一方で、メモリ領域ＭＲ１内の選択ゲート線ＳＧＤと、メモリ領域ＭＲ２内の選択ゲート線ＳＧＤとの間は、引出領域ＨＲにおいて分離される。このため、メモリ領域ＭＲ１内の選択ゲート線ＳＧＤのテラス部分と、メモリ領域ＭＲ２内の選択ゲート線ＳＧＤのテラス部分との両方に、コンタクトＣＴが設けられる。尚、分離された選択ゲート線ＳＧＤは、図示されない領域において短絡されても良いし、シーケンサ１３が、分離された選択ゲート線ＳＧＤを同期させて制御しても良い。
【0136】
図２０は、第２実施形態に係る半導体記憶装置１の断面構造の一例であり、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わせられた構造を示している。また、図２０は、メモリ領域ＭＲ１内の導電体層３３（選択ゲート線ＳＧＤ）に対応する構成と、メモリ領域ＭＲ２内の導電体層３３（選択ゲート線ＳＧＤ）に対応する構成とを抽出して示している。図２０に示すように、センスアンプ領域ＳＲにおいて、ＣＭＯＳチップＣＣは、トランジスタＴＲ９ａ及びＴＲ９ｂを含んでいる。
【0137】
トランジスタＴＲ９ａは、メモリ領域ＭＲ１に設けられた選択ゲート線ＳＧＤに対応して設けられた転送スイッチＷＬＳＷである。トランジスタＴＲ９ｂは、メモリ領域ＭＲ２に設けられた選択ゲート線ＳＧＤに対応して設けられた転送スイッチＷＬＳＷである。トランジスタＴＲ９ａ及びＴＲ９ｂの組は、第１実施形態で説明したトランジスタＴＲ９に対応している。トランジスタＴＲ９ａ及びＴＲ９ｂのそれぞれの構造は、第１実施形態で説明したトランジスタＴＲ７の構造と同様である。また、センスアンプ領域ＳＲにおける選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ７のいずれかに関連付けられたトランジスタＴＲの構造は、第１実施形態で説明したトランジスタＴＲ７の構造と同様である。
【0138】
第２実施形態に係る半導体記憶装置１は、メモリ領域ＭＲ１の下方に配置されたトランジスタＴＲと、メモリ領域ＭＲ２の下方に配置されたトランジスタＴＲとを有し得る。つまり、ロウデコーダＲＤ内の複数のトランジスタＴＲは、メモリピラーＭＰの下方に配置されたトランジスタＴＲと、引出領域ＨＲの下方に配置されたトランジスタＴＲとを含み得る。例えば、メモリ領域ＭＲ１又はＭＲ２の下方に配置されたトランジスタＴＲに接続された導電体層５７は、配線層Ｄ２において、Ｘ方向に延伸した部分を有している。トランジスタＴＲの上方に配置されたメモリピラーＭＰに接続された導電体層３５は、配線層Ｍ１において、Ｘ方向に延伸した部分を有している。
【0139】
例えば、引出領域ＨＲ内の貼合パッドＢＰと転送スイッチＷＬＳＷとの間を接続する一部の配線（例えば導電体層５７）は、引出領域ＨＲの中間線に近づくにつれて短くなるように設計される。また、図示が省略されているが、ビット線ＢＬと配線ＢＬＩとを接続する配線の長さは、例えば引出領域ＨＲから離れるにつれて短くなるように設計される。第２実施形態に係る半導体記憶装置１のその他の構造は、第１実施形態と同様である。
【0140】
［２－２］第２実施形態の効果
図２１は、第２実施形態に係る半導体記憶装置１の構造の一例を示し、図１８と類似した模式図である。図２１に示すように、第２実施形態に係る半導体記憶装置は、２つのメモリ領域ＭＲ１及びＭＲ２に挟まれた引出領域ＨＲを有し、且つ転送領域ＸＲの一部がメモリ領域ＭＲ１及びＭＲ２と重なっている。
図２１は、第２実施形態に係る半導体記憶装置１の構造の一例を示し、図１８と類似した模式図である。図２１に示すように、第２実施形態に係る半導体記憶装置は、２つのメモリ領域ＭＲ１及びＭＲ２に挟まれた引出領域ＨＲを有し、且つ転送領域ＸＲの一部がメモリ領域ＭＲ１及びＭＲ２と重なっている。
【0141】
これにより、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、引出領域ＨＲにおける階段構造を最小ピッチで形成することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【0142】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、メモリセルアレイ１０やセンスアンプモジュール１４等が同一の半導体基板を用いて形成された構造を有する。そして、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に、メモリセルアレイ１０とロウデコーダモジュール１６の一部とが重なって設けられた構造を有する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
第３実施形態に係る半導体記憶装置１は、メモリセルアレイ１０やセンスアンプモジュール１４等が同一の半導体基板を用いて形成された構造を有する。そして、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に、メモリセルアレイ１０とロウデコーダモジュール１６の一部とが重なって設けられた構造を有する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
【0143】
［３－１］半導体記憶装置１の構造
図２２は、第３実施形態に係る半導体記憶装置１の全体構造の一例を示している。図２２に示すように、第３実施形態に係る半導体記憶装置１は、上層部ＵＰ及び下層部ＬＰを含んでいる。上層部ＵＰ及び下層部ＬＰは、１つの半導体基板を用いて形成される。上層部ＵＰに含まれた機能回路及び領域は、例えば第１実施形態におけるメモリチップＭＣと同様である。下層部ＬＰに含まれた機能回路及び領域は、例えば第１実施形態におけるＣＭＯＳチップＣＣと同様である。また、上層部ＵＰは、例えばメモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２において、複数のコンタクト領域Ｃ４Ｔを含んでいる。
図２２は、第３実施形態に係る半導体記憶装置１の全体構造の一例を示している。図２２に示すように、第３実施形態に係る半導体記憶装置１は、上層部ＵＰ及び下層部ＬＰを含んでいる。上層部ＵＰ及び下層部ＬＰは、１つの半導体基板を用いて形成される。上層部ＵＰに含まれた機能回路及び領域は、例えば第１実施形態におけるメモリチップＭＣと同様である。下層部ＬＰに含まれた機能回路及び領域は、例えば第１実施形態におけるＣＭＯＳチップＣＣと同様である。また、上層部ＵＰは、例えばメモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２において、複数のコンタクト領域Ｃ４Ｔを含んでいる。
【0144】
コンタクト領域Ｃ４Ｔは、上層部ＵＰを貫通するコンタクトが設けられる領域である。当該コンタクトは、メモリセルアレイ１０の上方に設けられた回路と、メモリセルアレイ１０の下方に設けられた回路との接続に使用される。例えば、上層部ＵＰに設けられた積層配線（例えばワード線ＷＬ）は、メモリセルアレイ１０の上方の配線とコンタクト領域Ｃ４Ｔ内のコンタクトとを介して、メモリセルアレイ１０の下方のロウデコーダモジュール１６に接続される。同様に、上層部ＵＰに設けられたビット線ＢＬは、メモリセルアレイ１０の上方の配線とコンタクト領域Ｃ４Ｔ内のコンタクトとを介して、メモリセルアレイ１０の下方のセンスアンプモジュール１４に接続される。
【0145】
Ｘ方向に延伸して設けられたコンタクト領域Ｃ４Ｔは、隣り合う２つのブロックＢＬＫの境界部分に配置される。Ｘ方向に延伸して設けられたコンタクト領域Ｃ４Ｔは、積層配線の形成が省略され、絶縁体が埋め込まれた構造を有していても良い。この場合、コンタクト領域Ｃ４ＴとＹ方向に隣り合う部分には、例えば積層配線のダミー階段構造が形成される。Ｙ方向に延伸して設けられたコンタクト領域Ｃ４Ｔは、積層配線の一部が絶縁体に置き換えられた構造を有していても良い。
【0146】
図２３は、第３実施形態に係る半導体記憶装置１の断面構造の一例であり、上層部ＵＰ及び下層部ＬＰを含む断面を示している。また、図２３は、ワード線ＷＬ７に対応するトランジスタＴＲ８と、メモリ領域ＭＲ内の１本のビット線ＢＬに対応するトランジスタＴ８とを抽出して示している。図２３に示すように、第３実施形態に係る半導体記憶装置１は、例えば半導体基板５０上に形成される。そして、上層部ＵＰにおける構造は、第１実施形態におけるメモリチップＭＣの構造が上下に反転した構造と類似している。
【0147】
例えば、第１実施形態に係る半導体記憶装置１では、半導体基板５０と導電体層３４（ビット線ＢＬ）との間のＺ方向における間隔が、半導体基板５０と導電体層３２（ワード線ＷＬ）との間のＺ方向における間隔よりも狭い。一方で、第３実施形態に係る半導体記憶装置１では、半導体基板５０と導電体層３４との間のＺ方向における間隔が、半導体基板５０と導電体層３２との間のＺ方向における間隔よりも広い。
【0148】
下層部ＬＰにおける構造は、第１実施形態におけるＣＭＯＳチップＣＣに対して、貼合パッドＢＰが導電体層６０に置き換えられた構造と同様である。具体的には、センスアンプ領域ＳＲにおいて、コンタクトＣ３上には、導電体層６０が設けられる。センスアンプ領域ＳＲにおける導電体層６０の配線レイアウトは、第１実施形態で説明した導電体層３５（配線ＢＬＩ）と同様である。導電体層６０の上には、柱状のコンタクトＣ４が設けられる。コンタクトＣ４は、導電体層３０～３３を貫通して設けられている。そして、コンタクトＣ４と導電体層３０～３３との間は、例えばスペーサＳＰによって離隔及び絶縁されている。トランジスタＴ８に接続されたコンタクトＣ４の上面は、関連付けられたビット線ＢＬに接続された導電体層３５と接触している。
【0149】
同様に、転送領域ＸＲ１において、コンタクトＣ３上には、導電体層６０が設けられる。転送領域ＸＲ１における導電体層６０の配線レイアウトは、例えば第１実施形態で説明した導電体層５７と同様である。導電体層５７の上には、柱状のコンタクトＣ４が設けられる。転送領域ＸＲ１に対応するコンタクトＣ４の構造は、センスアンプ領域ＳＲに対応するコンタクトＣ４の構造と同様である。トランジスタＴＲ８に接続されたコンタクトＣ４の上面は、ワード線ＷＬ７に接続された導電体層３８と接触している。
【0150】
第３実施形態に係る半導体記憶装置１において、ロウデコーダＲＤ内の複数のトランジスタＴＲは、メモリピラーＭＰの下方に配置されたトランジスタＴＲと、引出領域ＨＲの下方に配置されたトランジスタＴＲとを含み得る。例えば、メモリ領域ＭＲの下方に配置されたトランジスタＴＲに接続された導電体層５７は、配線層Ｄ２において、Ｘ方向に延伸した部分を有している。トランジスタＴＲの上方に配置されたメモリピラーＭＰに接続された導電体層３５は、配線層Ｍ１において、Ｘ方向に延伸した部分を有している。
【0151】
例えば、引出領域ＨＲ内の貼合パッドＢＰと転送スイッチＷＬＳＷとの間を接続する一部の配線（例えば導電体層５７）は、第１実施形態と同様に、外側に配置されるほど、Ｘ方向に延伸する部分が短くなるように設計される。また、ビット線ＢＬと配線ＢＬＩとを接続する配線の長さは、第１実施形態と同様に、外側のビット線ＢＬに対応するほど、Ｘ方向に延伸する部分が長くなるように設計される。第３実施形態に係る半導体記憶装置１のその他の構造は、第１実施形態と同様である。
【0152】
［３－２］第３実施形態の効果
メモリセルアレイ１０及び周辺回路が１つの半導体基板を用いて形成される場合、メモリセルアレイ１０と周辺回路との間は、例えばメモリセルアレイ１０の上方の配線を介して接続される。そして、メモリセルアレイ１０とロウデコーダモジュール１６との接続するためのコンタクトＣ４は、例えば積層配線の階段部分に設けられたコンタクト領域Ｃ４Ｔ、若しくは階段部分の外側に配置される。
メモリセルアレイ１０及び周辺回路が１つの半導体基板を用いて形成される場合、メモリセルアレイ１０と周辺回路との間は、例えばメモリセルアレイ１０の上方の配線を介して接続される。そして、メモリセルアレイ１０とロウデコーダモジュール１６との接続するためのコンタクトＣ４は、例えば積層配線の階段部分に設けられたコンタクト領域Ｃ４Ｔ、若しくは階段部分の外側に配置される。
【0153】
図２４は、第３実施形態に係る半導体記憶装置１の構造の一例を示し、図１８と類似した模式図である。図２４に示すように、第３実施形態に係る半導体記憶装置は、メモリセルアレイ１０の上方の配線を介して、メモリセルアレイ１０と周辺回路とが接続された構造を有する。そして、第３実施形態に係る半導体記憶装置１では、第１実施形態と同様に、転送領域ＸＲ１及びＸＲ２のそれぞれの一部がメモリ領域ＭＲと重なっている。
【0154】
これにより、第３実施形態に係る半導体記憶装置１は、引出領域ＨＲのレイアウトと転送領域ＸＲのレイアウトとを独立で設計することが出来、引出領域ＨＲの大きさを最小化することが出来る。その結果、第３実施形態に係る半導体記憶装置１は、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【0155】
［３－３］第３実施形態の変形例
第３実施形態で説明された構造と、第２実施形態で説明された構造とは、組み合わせることが出来る。図２５は、第３実施形態の変形例に係る半導体記憶装置１における上層部ＵＰの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図２５に示すように、第３実施形態の変形例において、上層部ＵＰは、例えば第２実施形態におけるメモリチップＭＣの平面レイアウトと類似し、さらにコンタクト領域Ｃ４Ｔを含んでいる。
第３実施形態で説明された構造と、第２実施形態で説明された構造とは、組み合わせることが出来る。図２５は、第３実施形態の変形例に係る半導体記憶装置１における上層部ＵＰの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図２５に示すように、第３実施形態の変形例において、上層部ＵＰは、例えば第２実施形態におけるメモリチップＭＣの平面レイアウトと類似し、さらにコンタクト領域Ｃ４Ｔを含んでいる。
【0156】
第３実施形態の変形例において、コンタクト領域Ｃ４Ｔは、選択ゲート線ＳＧＳのテラス部分の近傍に設けられている。そして、コンタクト領域Ｃ４Ｔには、図示が省略されているが、複数のコンタクトＣ４が配置される。例えば、第３実施形態の変形例におけるコンタクト領域Ｃ４Ｔは、第２実施形態における積層配線部の階段加工時に、ソース線ＳＬの一部を除去することによって形成される。第３実施形態の変形例に係る半導体記憶装置１のその他の構造は、第２実施形態又は第３実施形態と同様である。
【0157】
第３実施形態の変形例に係る半導体記憶装置１は、第１～第３実施形態と同様に、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【0158】
［４］その他の変形例等
実施形態の半導体記憶装置は、基板と、第１メモリセルと、第１ビット線と、第１ワード線と、第１トランジスタと、第２トランジスタと、を含む。第１メモリセルは、基板の上方に設けられる。第１ビット線は、第１方向に延伸して設けられ、第１メモリセルに接続される。第１ワード線は、第１方向と交差する第２方向に延伸して設けられ、第１メモリセルに接続される。第１トランジスタは、基板の上に設けられ、第１ビット線に接続される。第２トランジスタは、第１メモリセルの下方、且つ基板の上に設けられ、第１ワード線に接続される。これにより、実施形態に係る半導体記憶装置のチップ面積は縮小され得る。
実施形態の半導体記憶装置は、基板と、第１メモリセルと、第１ビット線と、第１ワード線と、第１トランジスタと、第２トランジスタと、を含む。第１メモリセルは、基板の上方に設けられる。第１ビット線は、第１方向に延伸して設けられ、第１メモリセルに接続される。第１ワード線は、第１方向と交差する第２方向に延伸して設けられ、第１メモリセルに接続される。第１トランジスタは、基板の上に設けられ、第１ビット線に接続される。第２トランジスタは、第１メモリセルの下方、且つ基板の上に設けられ、第１ワード線に接続される。これにより、実施形態に係る半導体記憶装置のチップ面積は縮小され得る。
【0159】
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。また、コンタクトＣＶ、ＣＰ、ＣＳ、Ｃ０～Ｃ３、Ｖ１、及びＶ２のそれぞれは、複数のコンタクトが連結された構造を有していても良い。この場合に、連結されたコンタクトの間に、配線層が挿入されても良い。
【0160】
メモリピラーＭＰ、並びにコンタクトＣＶ、ＣＰ、ＣＳ、Ｃ０～Ｃ３、Ｖ１、及びＶ２のそれぞれは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、メモリピラーＭＰの断面構造が円形である場合について例示したが、メモリピラーＭＰの断面構造は楕円形であっても良く、任意の形状に設計され得る。
【0161】
上記実施形態では、ワード線ＷＬ等の積層配線が引出領域ＨＲにおいてＹ方向に段差を有する階段構造を形成する場合について例示したが、これに限定されない。例えば、積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、Ｘ方向に段差が形成されても良い。引出領域ＨＲにおける積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、任意の列数の階段状に設計され得る。形成される階段構造は、選択ゲート線ＳＧＳと、ワード線ＷＬと、選択ゲート線ＳＧＤとの間で異なっていても良い。
【0162】
上記実施形態では、半導体記憶装置１がＮＡＮＤ型フラッシュメモリである場合について例示したが、上記実施形態における半導体記憶装置１の構造は、その他の記憶装置に対して適用されても良い。例えば、半導体記憶装置１は、メモリセルとして抵抗変化素子が使用された抵抗変化メモリであっても良い。少なくとも縦方向（例えばＹ方向）の配線を駆動する回路と、横方向（例えばＸ方向）の配線を駆動する回路とを有する記憶装置であれば、上記実施形態における半導体記憶装置１と同様の構造が適用され得、同様の効果を得ることが出来る。
【0163】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。本明細書において、“最小ピッチ”は、半導体記憶装置の製造工程において加工可能な最小寸法に対応し、製造装置及び製造方法の進歩に応じて小さくなり得る。
【0164】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0165】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ドライバモジュール、１６…ロウデコーダモジュール、２０～２５…絶縁体層、３０～３９…導電体層、４０…半導体層、４１…トンネル絶縁膜、４２…絶縁膜、４３…ブロック絶縁膜、５０…半導体基板、５１～５８，６０…導電体層、Ｍ０～Ｍ２，Ｄ０～Ｄ３…配線層、Ｃ０～Ｃ４，Ｖ１，Ｖ２，ＣＴ，ＣＶ…コンタクト、ＭＲ…メモリ領域、ＨＲ…引出領域、ＸＲ…転送領域、ＳＲ…センスアンプ領域、ＰＥＲＩ…周辺回路領域、ＰＲ…パッド領域、Ｃ４Ｔ…コンタクト領域、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＡＵ…センスアンプユニット、Ｔ０～Ｔ９…トランジスタ、ＲＤ…ロウデコーダ、ＴＲ０～ＴＲ１７…トランジスタ、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＵＳＧＤ，ＵＳＧＳ…信号線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
