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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-12
(45)【発行日】2024-07-23
(54)【発明の名称】アバランシェフォトダイオードセンサ及び測距装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240716BHJP
H01L 21/3205 20060101ALI20240716BHJP
H01L 21/768 20060101ALI20240716BHJP
H01L 23/522 20060101ALI20240716BHJP
H01L 31/107 20060101ALI20240716BHJP
H01L 31/10 20060101ALI20240716BHJP
G01S 7/481 20060101ALI20240716BHJP
【ＦＩ】
H01L27/146 F
H01L27/146 A
H01L21/88 J
H01L31/10 B
H01L31/10 G
G01S7/481 Z
【請求項の数】
11
(21)【出願番号】P 2021501849
(86)(22)【出願日】2020-02-06
(86)【国際出願番号】 JP2020004602
(87)【国際公開番号】W WO2020170841
(87)【国際公開日】2020-08-27
【審査請求日】2023-01-20
(31)【優先権主張番号】P 2019029912
(32)【優先日】2019-02-21
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】八木 慎一郎
(72)【発明者】
【氏名】若野 壽史
【審査官】小山 満
(56)【参考文献】
【文献】国際公開第２０１７／０３８５４２（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１８／００９０５２６（ＵＳ，Ａ１）
【文献】特表２０１９－５３０２１５（ＪＰ，Ａ）
【文献】国際公開第２０１８／０５７９７５（ＷＯ，Ａ１）
【文献】特開２０１８－０８８４８８（ＪＰ，Ａ）
【文献】国際公開第２０１８／０４２７８５（ＷＯ，Ａ１）
【文献】国際公開第２０１７／１２６３２９（ＷＯ，Ａ１）
【文献】特開２０１９－１０２６１８（ＪＰ，Ａ）
【文献】特開２０１８－２０１００５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２２
Ｈ０１Ｌ ３１／１０７
Ｈ０１Ｌ ３１／１０
Ｇ０１Ｓ ７／４８１
(57)【特許請求の範囲】
【請求項1】
第１半導体基板と、前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含み、
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域を４つに分割する十字状の領域に配置されている
アバランシェフォトダイオードセンサ。
【請求項2】
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含み、
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域における四隅それぞれに配置されている
アバランシェフォトダイオードセンサ。
【請求項3】
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含み、
前記複数の凹凸部は、前記第２面であって前記カソード領域と前記第１半導体基板の基板厚方向で対応する十字状の領域に配置されている
アバランシェフォトダイオードセンサ。
【請求項4】
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１半導体基板の前記第２面であって前記第１及び第２素子分離領域で区画された領域における少なくとも一部には、トレンチが設けられている
アバランシェフォトダイオードセンサ。
【請求項5】
前記複数の凹凸部は、前記トレンチの底面に設けられている請求項４に記載のアバランシェフォトダイオードセンサ。
【請求項6】
前記第１半導体基板は、前記トレンチの底面に設けられた複数の凹凸部をさらに備える請求項４に記載のアバランシェフォトダイオードセンサ。
【請求項7】
前記第１半導体基板は、前記トレンチの内部に設けられた光透過膜をさらに備える請求項４に記載のアバランシェフォトダイオードセンサ。
【請求項8】
所定波長の光を出射する発光部と、受光した光から画素信号を生成するアバランシェフォトダイオードセンサと、
前記アバランシェフォトダイオードセンサで生成された画素信号に基づいて物体までの距離を算出する演算部と、
を備え、
前記アバランシェフォトダイオードセンサは、
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含み、
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域を４つに分割する十字状の領域に配置されている
測距装置。
【請求項9】
所定波長の光を出射する発光部と、
受光した光から画素信号を生成するアバランシェフォトダイオードセンサと、
前記アバランシェフォトダイオードセンサで生成された画素信号に基づいて物体までの距離を算出する演算部と、
を備え、
前記アバランシェフォトダイオードセンサは、
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含み、
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域における四隅それぞれに配置されている
測距装置。
【請求項10】
所定波長の光を出射する発光部と、
受光した光から画素信号を生成するアバランシェフォトダイオードセンサと、
前記アバランシェフォトダイオードセンサで生成された画素信号に基づいて物体までの距離を算出する演算部と、
を備え、
前記アバランシェフォトダイオードセンサは、
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含み、
前記複数の凹凸部は、前記第２面であって前記カソード領域と前記第１半導体基板の基板厚方向で対応する十字状の領域に配置されている
測距装置。
【請求項11】
所定波長の光を出射する発光部と、
受光した光から画素信号を生成するアバランシェフォトダイオードセンサと、
前記アバランシェフォトダイオードセンサで生成された画素信号に基づいて物体までの距離を算出する演算部と、
を備え、
前記アバランシェフォトダイオードセンサは、
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備え、
前記第１半導体基板の前記第２面であって前記第１及び第２素子分離領域で区画された領域における少なくとも一部には、トレンチが設けられている
測距装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、アバランシェフォトダイオードセンサ及び測距装置に関する。
【背景技術】
【0002】
近年、ＴｏＦ（Time-of-Flight）法により距離計測を行う距離画像センサが注目されている。例えば、距離画像センサには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体集積回路技術を用いて、複数のＳＰＡＤ（Single Photon Avalanche Diode）画素が平面的に配置されるように形成された画素アレイを利用することができる。ＳＰＡＤ画素では、降伏電圧よりもはるかに大きい電圧を印加した状態で、高電界のＰＮ接合領域へ１個のフォトンが入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れた時間を検出することで、高精度に距離を計測することができる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１８－８８４８８号公報
【文献】特開２０１７－１０８０６２号公報
【文献】国際公開第２０１８／０７４５３０号
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述のような測距画像センサを用いて物体までの距離を測定する場合、物体で反射した反射光に基づいて物体までの距離が算出される。そのため、遠くの物体など、反射光の光量が少ない場合には、反射光が環境光（外乱光ともいう）に埋もれてしまい、測距精度が低下してしまう可能性が存在する。
【0005】
そこで本開示では、測距精度を向上することが可能なアバランシェフォトダイオードセンサ及び測距装置を提案する。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本開示に係る一形態のアバランシェフォトダイオードセンサは、第１半導体基板と、前記第１半導体基板の第１面に接合された第２半導体基板とを備え、前記第１半導体基板は、行列状に配列する複数の光電変換部と、前記複数の光電変換部を素子分離する素子分離部とを備え、前記複数の光電変換部は、第１光電変換部を含み、前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備える。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態に係る測距装置としてのＴｏＦセンサの概略構成例を示すブロック図である。
【図2】第１の実施形態に係るＴｏＦセンサの光学システムを説明するための図である。
【図3】第１の実施形態に係る受光部の概略構成例を示すブロック図である。
【図4】第１の実施形態に係るＳＰＡＤアレイにおける有効領域の概略構成例を示す模式図である。
【図5】第１の実施形態に係るＳＰＡＤ画素の概略構成例を示す回路図である。
【図6】第１の実施形態に係るＳＰＡＤ加算部のより詳細な構成例を示すブロック図である。
【図7】第１の実施形態に係る受光部のチップ構成例を示す図である。
【図8】第１の実施形態に係る第一のチップの断面構造例を示す断面図である。
【図10】第１の実施形態に係るモスアイ構造の一例を説明するための図である。
【図11】第１の実施形態に係るモスアイ構造の他の一例を説明するための図である。
【図12】第１の実施形態の第１変形例に係る第一のチップの断面構造例を示す断面図である。
【図14】第１の実施形態の第２変形例に係る第一のチップの断面構造例を示す断面図である。
【図16】第１の実施形態の第３変形例に係る第一のチップの断面構造例を示す断面図である。
【図17】第１の実施形態の第４変形例に係る第一のチップの断面構造例を示す断面図である。
【図18】第１の実施形態の第５変形例に係る第一のチップの断面構造例を示す断面図である。
【図19】第２の実施形態に係る第一のチップの断面構造例を示す断面図である。
【図21】第２の実施形態の第１変形例に係る第一のチップの断面構造例を示す断面図である。
【図23】第２の実施形態の第２変形例に係る第一のチップの断面構造例を示す断面図である。
【図25】第２の実施形態の第３変形例に係る第一のチップの断面構造例を示す断面図である。
【図26】第２の実施形態の第４変形例に係る第一のチップの断面構造例を示す断面図である。
【図27】第２の実施形態の第５変形例に係る第一のチップの断面構造例を示す断面図である。
【図28】車両制御システムの概略的な構成の一例を示すブロック図である。
【図29】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【0008】
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【0009】
また、以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１．１ 測距装置（ＴｏＦセンサ）
１．２ 光学システム
１．３ 受光部
１．４ ＳＰＡＤアレイ
１．５ ＳＰＡＤ画素
１．６ ＳＰＡＤ画素の概略動作例
１．７ ＳＰＡＤ加算部
１．８ サンプリング周期
１．９ チップ構成例
１．１０ 断面構造例
１．１１ モスアイ構造
１．１２ 作用・効果
１．１３ 変形例
１．１３．１ 第１変形例
１．１３．２ 第２変形例
１．１３．３ 第３変形例
１．１３．４ 第４変形例
１．１３．５ 第５変形例
２．第２の実施形態
２．１ 断面構造例
２．２ 作用・効果
２．３ 変形例
２．３．１ 第１変形例
２．３．２ 第２変形例
２．３．３ 第３変形例
２．３．４ 第４変形例
２．３．５ 第５変形例
３．応用例
１．第１の実施形態
１．１ 測距装置（ＴｏＦセンサ）
１．２ 光学システム
１．３ 受光部
１．４ ＳＰＡＤアレイ
１．５ ＳＰＡＤ画素
１．６ ＳＰＡＤ画素の概略動作例
１．７ ＳＰＡＤ加算部
１．８ サンプリング周期
１．９ チップ構成例
１．１０ 断面構造例
１．１１ モスアイ構造
１．１２ 作用・効果
１．１３ 変形例
１．１３．１ 第１変形例
１．１３．２ 第２変形例
１．１３．３ 第３変形例
１．１３．４ 第４変形例
１．１３．５ 第５変形例
２．第２の実施形態
２．１ 断面構造例
２．２ 作用・効果
２．３ 変形例
２．３．１ 第１変形例
２．３．２ 第２変形例
２．３．３ 第３変形例
２．３．４ 第４変形例
２．３．５ 第５変形例
３．応用例
【0010】
１．第１の実施形態
まず、第１の実施形態について、以下に図面を参照して詳細に説明する。
まず、第１の実施形態について、以下に図面を参照して詳細に説明する。
【0011】
１．１ 測距装置（ＴｏＦセンサ）
図１は、第１の実施形態に係る測距装置としてのＴｏＦセンサの概略構成例を示すブロック図である。図１に示すように、ＴｏＦセンサ１は、制御部１１と、発光部１３と、受光部１４と、演算部１５と、外部インタフェース（Ｉ／Ｆ）１９とを備える。
図１は、第１の実施形態に係る測距装置としてのＴｏＦセンサの概略構成例を示すブロック図である。図１に示すように、ＴｏＦセンサ１は、制御部１１と、発光部１３と、受光部１４と、演算部１５と、外部インタフェース（Ｉ／Ｆ）１９とを備える。
【0012】
制御部１１は、例えば、ＣＰＵ（Central Processing Unit）などの情報処理装置で構成され、ＴｏＦセンサ１の各部を制御する。
【0013】
外部Ｉ／Ｆ１９は、例えば、無線ＬＡＮ（Local Area Network）や有線ＬＡＮの他、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した通信ネットワークを介して外部のホスト８０と通信を確立するための通信アダプタであってよい。
【0014】
ここで、ホスト８０は、例えば、ＴｏＦセンサ１が自動車等に実装される場合には、自動車等に搭載されているＥＣＵ（Engine Control Unit）などであってよい。また、ＴｏＦセンサ１が家庭内ペットロボットなどの自律移動ロボットやロボット掃除機や無人航空機や追従運搬ロボットなどの自律移動体に搭載されている場合には、ホスト８０は、その自律移動体を制御する制御装置等であってよい。
【0015】
発光部１３は、例えば、１つ又は複数の半導体レーザダイオードを光源として備えており、所定時間幅のパルス状のレーザ光Ｌ１を所定周期（発光周期ともいう）で出射する。また、発光部１３は、例えば、１００ＭＨｚ（メガヘルツ）の周期で、１０ｎｓ（ナノ秒）の時間幅のレーザ光Ｌ１を出射する。発光部１３から出射したレーザ光Ｌ１は、例えば、測距範囲内に物体９０が存在する場合には、この物体９０で反射して、反射光Ｌ２として、受光部１４に入射する。
【0016】
受光部１４は、アバランシェフォトダイオードセンサであり、その詳細については後述するが、例えば、行列状に配列した複数のＳＰＡＤ画素を備え、発光部１３の発光後にフォトンの入射を検出したＳＰＡＤ画素の数（以下、検出数という）に関する情報（例えば、後述における検出信号の数に相当）を出力する。受光部１４は、例えば、発光部１３の１回の発光に対し、所定のサンプリング周期でフォトンの入射を検出してその検出数を出力する。
【0017】
演算部１５は、受光部１４から出力された検出数を複数のＳＰＡＤ画素（例えば、後述する１又は複数のマクロ画素に相当）ごとに集計し、その集計により得られた画素値に基づいて、横軸を飛行時間とし、縦軸を累積画素値としたヒストグラムを作成する。例えば、演算部１５は、発光部１３の１回の発光に対して所定のサンプリング周波数で検出数を集計して画素値を求めることを、発光部１３の複数回の発光に対して繰返し実行することで、横軸（ヒストグラムのビン）を飛行時間に相当するサンプリング周期とし、縦軸を各サンプリング周期で求められた画素値を累積することで得られた累積画素値としたヒストグラムを作成する。
【0018】
また、演算部１５は、作成したヒストグラムに対して所定のフィルタ処理を施した後、フィルタ処理後のヒストグラムから累積画素値がピークとなる際の飛行時間を特定する。そして、演算部１５は、特定した飛行時間に基づいて、ＴｏＦセンサ１又はこれを搭載するデバイスから測距範囲内に存在する物体９０までの距離を算出する。なお、演算部１５で算出された距離の情報は、例えば、外部Ｉ／Ｆ１９を介してホスト８０等に出力されてもよい。
【0019】
１．２ 光学システム
図２は、第１の実施形態に係るＴｏＦセンサの光学システムを説明するための図である。なお、図２では、受光部１４の画角を水平方向に走査する、いわゆるスキャン型の光学システムを例示するが、これに限定されず、例えば、受光部１４の画角が固定された、いわゆるフラッシュ型のＴｏＦセンサとすることも可能である。
図２は、第１の実施形態に係るＴｏＦセンサの光学システムを説明するための図である。なお、図２では、受光部１４の画角を水平方向に走査する、いわゆるスキャン型の光学システムを例示するが、これに限定されず、例えば、受光部１４の画角が固定された、いわゆるフラッシュ型のＴｏＦセンサとすることも可能である。
【0020】
図２に示すように、ＴｏＦセンサ１は、光学システムとして、光源１３１と、コリメータレンズ１３２と、ハーフミラー１３３と、ガルバノミラー１３５と、受光レンズ１４６と、ＳＰＡＤアレイ１４１とを備える。光源１３１、コリメータレンズ１３２、ハーフミラー１３３及びガルバノミラー１３５は、例えば、図１における発光部１３に含まれる。また、受光レンズ１４６及びＳＰＡＤアレイ１４１は、例えば、図１における受光部１４に含まれる。
【0021】
図２に示す構成において、光源１３１から出射したレーザ光Ｌ１は、コリメータレンズ１３２により、断面の強度スペクトルが垂直方向に長い矩形の平行光に変換され、その後、ハーフミラー１３３に入射する。ハーフミラー１３３は、入射したレーザ光Ｌ１の一部を反射する。ハーフミラー１３３で反射したレーザ光Ｌ１は、ガルバノミラー１３５に入射する。ガルバノミラー１３５は、例えば、制御部１１からの制御に基づいて動作する駆動部１３４により、所定の回転軸を振動中心として水平方向に振動する。これにより、ガルバノミラー１３５で反射したレーザ光Ｌ１の画角ＳＲが測距範囲ＡＲを水平方向に往復走査するように、レーザ光Ｌ１が水平走査される。なお、駆動部１３４には、ＭＥＭＳ（Micro Electro Mechanical System）やマイクロモーター等を用いることができる。
【0022】
ガルバノミラー１３５で反射したレーザ光Ｌ１は、測距範囲ＡＲ内に存在する物体９０で反射し、反射光Ｌ２としてガルバノミラー１３５に入射する。ガルバノミラー１３５に入射した反射光Ｌ２の一部は、ハーフミラー１３３を透過して受光レンズ１４６に入射し、それにより、ＳＰＡＤアレイ１４１における特定の領域（以下、有効領域という）１４２に結像される。なお、有効領域１４２は、ＳＰＡＤアレイ１４１の全体であってもよいし、一部であってもよい。
【0023】
１．３ 受光部
図３は、第１の実施形態に係る受光部の概略構成例を示すブロック図である。図３に示すように、受光部１４は、ＳＰＡＤアレイ１４１と、タイミング制御回路１４３と、駆動回路１４４と、出力回路１４５とを備える。以下の説明において、タイミング制御回路１４３、駆動回路１４４及び出力回路１４５を、周辺回路と称する場合もある。
図３は、第１の実施形態に係る受光部の概略構成例を示すブロック図である。図３に示すように、受光部１４は、ＳＰＡＤアレイ１４１と、タイミング制御回路１４３と、駆動回路１４４と、出力回路１４５とを備える。以下の説明において、タイミング制御回路１４３、駆動回路１４４及び出力回路１４５を、周辺回路と称する場合もある。
【0024】
ＳＰＡＤアレイ１４１は、行列状に配列する複数のＳＰＡＤ画素２０を備える。複数のＳＰＡＤ画素２０に対しては、列ごとに画素駆動線ＬＤ（図面中の上下方向）が接続され、行ごとに出力信号線ＬＳ（図面中の左右方向）が接続される。画素駆動線ＬＤの一端は、駆動回路１４４の各列に対応した出力端に接続され、出力信号線ＬＳの一端は、出力回路１４５の各行に対応した入力端に接続される。
【0025】
本実施形態では、ＳＰＡＤアレイ１４１の全部又は一部を使用して、反射光Ｌ２を検出する。ＳＰＡＤアレイ１４１における有効領域１４２は、レーザ光Ｌ１全体が反射光Ｌ２として反射された場合にＳＰＡＤアレイ１４１に結像される反射光Ｌ２の像と同じ、垂直方向に長い矩形であってよい。ただし、これに限定されず、ＳＰＡＤアレイ１４１に結像される反射光Ｌ２の像よりも大きな領域や小さな領域など、種々変形されてよい。
【0026】
駆動回路１４４は、シフトレジスタやアドレスデコーダなどを含み、ＳＰＡＤアレイ１４１の各ＳＰＡＤ画素２０を、全画素同時や列単位等で駆動する。そこで、駆動回路１４４は、少なくとも、ＳＰＡＤアレイ１４１内の選択列における各ＳＰＡＤ画素２０に、後述するクエンチ電圧Ｖ＿ＱＣＨを印加する回路と、選択列における各ＳＰＡＤ画素２０に、後述する選択制御電圧Ｖ＿ＳＥＬを印加する回路とを含む。そして、駆動回路１４４は、読出し対象の列に対応する画素駆動線ＬＤに選択制御電圧Ｖ＿ＳＥＬを印加することで、フォトンの入射を検出するために用いるＳＰＡＤ画素２０を列単位で選択する。
【0027】
駆動回路１４４によって選択走査された列の各ＳＰＡＤ画素２０から出力される信号（検出信号という）Ｖ＿ＯＵＴは、出力信号線ＬＳの各々を通して出力回路１４５に入力される。出力回路１４５は、各ＳＰＡＤ画素２０から入力された検出信号Ｖ＿ＯＵＴを、後述するマクロ画素ごとに設けられたＳＰＡＤ加算部４０へ出力する。
【0028】
タイミング制御回路１４３は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、タイミングジェネレータで生成された各種のタイミング信号を基に、駆動回路１４４及び出力回路１４５を制御する。
【0029】
１．４ ＳＰＡＤアレイ
図４は、第１の実施形態に係るＳＰＡＤアレイにおける有効領域の概略構成例を示す模式図である。図４に示すように、有効領域１４２は、例えば、複数のＳＰＡＤ画素２０が行列状に配列した構成を備える。複数のＳＰＡＤ画素２０は、行及び／又は列方向に配列する所定数ずつのＳＰＡＤ画素２０で構成された複数のマクロ画素３０にグループ化されている。各マクロ画素３０の最外周に位置するＳＰＡＤ画素２０の外側の縁を結んだ領域の形状は、所定の形状（例えば、矩形）をなしている。
図４は、第１の実施形態に係るＳＰＡＤアレイにおける有効領域の概略構成例を示す模式図である。図４に示すように、有効領域１４２は、例えば、複数のＳＰＡＤ画素２０が行列状に配列した構成を備える。複数のＳＰＡＤ画素２０は、行及び／又は列方向に配列する所定数ずつのＳＰＡＤ画素２０で構成された複数のマクロ画素３０にグループ化されている。各マクロ画素３０の最外周に位置するＳＰＡＤ画素２０の外側の縁を結んだ領域の形状は、所定の形状（例えば、矩形）をなしている。
【0030】
有効領域１４２は、例えば、垂直方向（列方向に相当）に配列する複数のマクロ画素３０で構成されている。本実施形態では、有効領域１４２は、例えば、垂直方向に複数の領域（以下、ＳＰＡＤ領域という）に分割されている。図４に示す例では、有効領域１４２が４つのＳＰＡＤ領域１４２－１～１４２－４に分割されている。最下に位置するＳＰＡＤ領域１４２－１は、例えば、有効領域１４２の画角ＳＲにおける最下の１／４領域に相当し、その上のＳＰＡＤ領域１４２－２は、例えば、画角ＳＲにおける下から２番目の１／４領域に相当し、その上のＳＰＡＤ領域１４２－３は、例えば、画角ＳＲにおける下から３番目の１／４領域に相当し、最上のＳＰＡＤ領域１４２－４は、例えば、画角ＳＲにおける最上の１／４領域に相当する。
【0031】
１．５ ＳＰＡＤ画素
図５は、第１の実施形態に係るＳＰＡＤ画素の概略構成例を示す回路図である。図５に示すように、ＳＰＡＤ画素２０は、受光素子としての光電変換部２１と、光電変換部２１にフォトンが入射したことを検出する読出し回路２２とを備える。
図５は、第１の実施形態に係るＳＰＡＤ画素の概略構成例を示す回路図である。図５に示すように、ＳＰＡＤ画素２０は、受光素子としての光電変換部２１と、光電変換部２１にフォトンが入射したことを検出する読出し回路２２とを備える。
【0032】
読出し回路２２は、クエンチ抵抗２３と、デジタル変換器２５と、インバータ２６と、バッファ２７と、選択トランジスタ２４とを備える。クエンチ抵抗２３は、例えば、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor。以下、ＮＭＯＳトランジスタという）で構成され、そのドレインが光電変換部２１のアノードに接続され、そのソースが選択トランジスタ２４を介して接地されている。また、クエンチ抵抗２３を構成するＮＭＯＳトランジスタのゲートには、当該ＮＭＯＳトランジスタをクエンチ抵抗として作用させるために予め設定されているクエンチ電圧Ｖ＿ＱＣＨが、駆動回路１４４から画素駆動線ＬＤを介して印加される。
【0033】
本実施形態において、光電変換部２１はＳＰＡＤである。ＳＰＡＤは、そのアノードとカソードとの間に降伏電圧（ブレークダウン電圧）以上の逆バイアス電圧が印加されるとガイガーモードで動作するアバランシェフォトダイオードであり、１つのフォトンの入射を検出可能である。すなわち、光電変換部２１は、そのアノードとカソードとの間に降伏電圧（ブレークダウン電圧）以上の逆バイアス電圧Ｖ＿ＳＰＡＤが印加されている状態でフォトンが入射すると、アバランシェ電流を発生する。
【0034】
デジタル変換器２５は、抵抗２５１とＮＭＯＳトランジスタ２５２とを備える。ＮＭＯＳトランジスタ２５２は、そのドレインが抵抗２５１を介して電源電圧ＶＤＤに接続され、そのソースが接地されている。また、ＮＭＯＳトランジスタ２５２のゲートには、光電変換部２１のアノードとクエンチ抵抗２３との接続点Ｎ１の電圧が印加される。
【0035】
インバータ２６は、Ｐ型のＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）２６１とＮＭＯＳトランジスタ２６２とを備える。ＰＭＯＳトランジスタ２６１は、そのドレインが電源電圧ＶＤＤに接続され、そのソースがＮＭＯＳトランジスタ２６２のドレインに接続されている。ＮＭＯＳトランジスタ２６２は、そのドレインがＰＭＯＳトランジスタ２６１のソースに接続され、そのソースが接地されている。ＰＭＯＳトランジスタ２６１のゲート及びＮＭＯＳトランジスタ２６２のゲートには、それぞれ抵抗２５１とＮＭＯＳトランジスタ２５２のドレインとの接続点Ｎ２の電圧が印加される。インバータ２６の出力は、バッファ２７に入力される。
【0036】
バッファ２７は、インピーダンス変換のための回路であり、インバータ２６から出力信号を入力すると、その入力した出力信号をインピーダンス変換し、検出信号Ｖ＿ＯＵＴとして出力する。
【0037】
選択トランジスタ２４は、例えば、ＮＭＯＳトランジスタであり、そのドレインがクエンチ抵抗２３を構成するＮＭＯＳトランジスタのソースに接続され、そのソースが接地されている。選択トランジスタ２４は、駆動回路１４４に接続されており、選択トランジスタ２４のゲートに駆動回路１４４からの選択制御電圧Ｖ＿ＳＥＬが画素駆動線ＬＤを介して印加されると、オフ状態からオン状態に変化する。
【0038】
１．６ ＳＰＡＤ画素の概略動作例
図５に例示した読出し回路２２は、例えば、以下のように動作する。すなわち、まず、駆動回路１４４から選択トランジスタ２４に選択制御電圧Ｖ＿ＳＥＬが印加されて選択トランジスタ２４がオン状態となっている期間、光電変換部２１には降伏電圧（ブレークダウン電圧）以上の逆バイアス電圧Ｖ＿ＳＰＡＤが印加される。これにより、光電変換部２１の動作が許可される。
図５に例示した読出し回路２２は、例えば、以下のように動作する。すなわち、まず、駆動回路１４４から選択トランジスタ２４に選択制御電圧Ｖ＿ＳＥＬが印加されて選択トランジスタ２４がオン状態となっている期間、光電変換部２１には降伏電圧（ブレークダウン電圧）以上の逆バイアス電圧Ｖ＿ＳＰＡＤが印加される。これにより、光電変換部２１の動作が許可される。
【0039】
一方、駆動回路１４４から選択トランジスタ２４に選択制御電圧Ｖ＿ＳＥＬが印加されておらず、選択トランジスタ２４がオフ状態となっている期間、逆バイアス電圧Ｖ＿ＳＰＡＤが光電変換部２１に印加されないことから、光電変換部２１の動作が禁止される。
【0040】
選択トランジスタ２４がオン状態であるときに光電変換部２１にフォトンが入射すると、光電変換部２１においてアバランシェ電流が発生する。それにより、クエンチ抵抗２３にアバランシェ電流が流れ、接続点Ｎ１の電圧が上昇する。接続点Ｎ１の電圧がＮＭＯＳトランジスタ２５２のオン電圧よりも高くなると、ＮＭＯＳトランジスタ２５２がオン状態になり、接続点Ｎ２の電圧が電源電圧ＶＤＤから０Ｖに変化する。そして、接続点Ｎ２の電圧が電源電圧ＶＤＤから０Ｖに変化すると、ＰＭＯＳトランジスタ２６１がオフ状態からオン状態に変化すると共にＮＭＯＳトランジスタ２６２がオン状態からオフ状態に変化し、接続点Ｎ３の電圧が０Ｖから電源電圧ＶＤＤに変化する。その結果、バッファ２７からハイレベルの検出信号Ｖ＿ＯＵＴが出力される。
【0041】
その後、接続点Ｎ１の電圧が上昇し続けると、光電変換部２１のアノードとカソードとの間に印加されている電圧が降伏電圧よりも小さくなり、それにより、アバランシェ電流が止まって、接続点Ｎ１の電圧が低下する。そして、接続点Ｎ１の電圧がＮＭＯＳトランジスタ４５２のオン電圧よりも低くなると、ＮＭＯＳトランジスタ４５２がオフ状態になり、バッファ２７からの検出信号Ｖ＿ＯＵＴの出力が停止する（ローレベル）。
【0042】
このように、読出し回路２２は、光電変換部２１にフォトンが入射してアバランシェ電流が発生し、これによりＮＭＯＳトランジスタ４５２がオン状態になったタイミングから、アバランシェ電流が止まってＮＭＯＳトランジスタ４５２がオフ状態になるタイミングまでの期間、ハイレベルの検出信号Ｖ＿ＯＵＴを出力する。出力された検出信号Ｖ＿ＯＵＴは、出力回路１４５を介して、マクロ画素３０ごとのＳＰＡＤ加算部４０に入力される。したがって、各ＳＰＡＤ加算部４０には、１つのマクロ画素３０を構成する複数のＳＰＡＤ画素２０のうちでフォトンの入射が検出されたＳＰＡＤ画素２０の数（検出数）の検出信号Ｖ＿ＯＵＴが入力される。
【0043】
１．７ ＳＰＡＤ加算部
図６は、第１の実施形態に係るＳＰＡＤ加算部のより詳細な構成例を示すブロック図である。なお、ＳＰＡＤ加算部４０は、受光部１４に含まれる構成であってもよいし、演算部１５に含まれる構成であってもよい。
図６は、第１の実施形態に係るＳＰＡＤ加算部のより詳細な構成例を示すブロック図である。なお、ＳＰＡＤ加算部４０は、受光部１４に含まれる構成であってもよいし、演算部１５に含まれる構成であってもよい。
【0044】
図６に示すように、ＳＰＡＤ加算部４０は、例えば、パルス整形部４１と、受光数カウント部４２とを備える。
【0045】
パルス整形部４１は、ＳＰＡＤアレイ１４１から出力回路１４５を介して入力した検出信号Ｖ＿ＯＵＴのパルス波形を、ＳＰＡＤ加算部４０の動作クロックに応じた時間幅のパルス波形に整形する。
【0046】
受光数カウント部４２は、対応するマクロ画素３０からサンプリング周期ごとに入力された検出信号Ｖ＿ＯＵＴをカウントすることで、フォトンの入射が検出されたＳＰＡＤ画素２０の個数（検出数）をサンプリング周期ごとに計数し、この計数値をマクロ画素３０の画素値として出力する。
【0047】
１．８ サンプリング周期
ここで、サンプリング周期とは、発光部１３がレーザ光Ｌ１を出射してから受光部１４でフォトンの入射が検出されるまでの時間（飛行時間）を計測する周期である。このサンプリング周期には、発光部１３の発光周期よりも短い周期が設定される。例えば、サンプリング周期をより短くすることで、より高い時間分解能で、発光部１３から出射して物体９０で反射したフォトンの飛行時間を算出することが可能となる。これは、サンプリング周波数をより高くすることで、より高い測距分解能で物体９０までの距離を算出することが可能となることを意味している。
ここで、サンプリング周期とは、発光部１３がレーザ光Ｌ１を出射してから受光部１４でフォトンの入射が検出されるまでの時間（飛行時間）を計測する周期である。このサンプリング周期には、発光部１３の発光周期よりも短い周期が設定される。例えば、サンプリング周期をより短くすることで、より高い時間分解能で、発光部１３から出射して物体９０で反射したフォトンの飛行時間を算出することが可能となる。これは、サンプリング周波数をより高くすることで、より高い測距分解能で物体９０までの距離を算出することが可能となることを意味している。
【0048】
例えば、発光部１３がレーザ光Ｌ１を出射して、このレーザ光Ｌ１が物体９０で反射し、この反射光Ｌ２が受光部１４に入射するまでの飛行時間をｔとすると、光速Ｃが一定（Ｃ≒３００，０００，０００ｍ（メートル）／ｓ（秒）であることから、物体９０までの距離Ｌは、以下の式（１）のように算出することができる。
Ｌ＝Ｃ×ｔ／２ （１）
Ｌ＝Ｃ×ｔ／２ （１）
【0049】
そこで、サンプリング周波数を１ＧＨｚとすると、サンプリング周期は１ｎｓ（ナノ秒）となる。その場合、１つのサンプリング周期は、１５ｃｍ（センチメートル）に相当する。これは、サンプリング周波数を１ＧＨｚとした場合の測距分解能が１５ｃｍであることを示している。また、サンプリング周波数を２倍の２ＧＨｚとすると、サンプリング周期は０．５ｎｓ（ナノ秒）となるため、１つのサンプリング周期は、７．５ｃｍ（センチメートル）に相当する。これは、サンプリング周波数を２倍とした場合、測距分解能を１／２にすることができることを示している。このように、サンプリング周波数を高くしてサンプリング周期を短くすることで、より精度良く、物体９０までの距離を算出することが可能となる。
【0050】
１．９ チップ構成例
図７は、第１の実施形態に係る受光部のチップ構成例を示す図である。図７に示すように、ＴｏＦセンサ１は、例えば、第一のチップ５１と第二のチップ５２とが上下に貼り合わされた貼合せチップ５０の構造を備える。第一のチップ５１は、例えば、ＳＰＡＤ画素２０における光電変換部２１が行列状に配列する半導体チップであり、第二のチップ５２は、例えば、ＳＰＡＤ画素２０における読出し回路２２や周辺回路等が形成された半導体チップである。
図７は、第１の実施形態に係る受光部のチップ構成例を示す図である。図７に示すように、ＴｏＦセンサ１は、例えば、第一のチップ５１と第二のチップ５２とが上下に貼り合わされた貼合せチップ５０の構造を備える。第一のチップ５１は、例えば、ＳＰＡＤ画素２０における光電変換部２１が行列状に配列する半導体チップであり、第二のチップ５２は、例えば、ＳＰＡＤ画素２０における読出し回路２２や周辺回路等が形成された半導体チップである。
【0051】
第一のチップ５１と第二のチップ５２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
【0052】
また、第一のチップ５１と第二のチップ５２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、第一のチップ５１に設けられたＴＳＶと第一のチップ５１から第二のチップ５２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、第一のチップ５１から第二のチップ５２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
【0053】
ただし、第一のチップ５１と第二のチップ５２との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
【0054】
なお、図７に示す貼合せチップ５０には、受光部１４の他に、演算部１５や発光部１３や制御部１１等が含まれていてもよい。
【0055】
１．１０ 断面構造例
図８は、第１の実施形態に係る第一のチップの断面構造例を示す断面図である。図９は、図８におけるＡ－Ａ面の断面構造を示す断面図である。なお、図８には、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図９に示すように、第一のチップ５１には、図８に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図８では、第一のチップ５１の下面を光の入射面としている。
図８は、第１の実施形態に係る第一のチップの断面構造例を示す断面図である。図９は、図８におけるＡ－Ａ面の断面構造を示す断面図である。なお、図８には、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図９に示すように、第一のチップ５１には、図８に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図８では、第一のチップ５１の下面を光の入射面としている。
【0056】
図８に示すように、第一のチップ５１は、半導体基板１５０と、配線層１７０と、平坦化膜１６１と、オンチップレンズ１６２とを備える。
【0057】
半導体基板１５０は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、リン化ガリウム（ＧａＰ）、インジウムリン（ＩｎＰ）などの半導体材料又は化合物半導体材料で構成された半導体基板であってよい。
【0058】
半導体基板１５０には、Ｎ－型半導体領域１５１と、Ｐ型半導体領域１５３と、Ｐ＋型半導体領域１５４と、コンタクト層１５６とから構成された光電変換部２１が形成されている。
【0059】
Ｎ－型半導体領域１５１は、例えば、ウエル領域であり、低い濃度のドナーを含む領域であってよい。また、Ｎ－型半導体領域１５１は、例えば、半導体基板１５０の裏面と平行な断面が正方形又は長方形である直方体の領域であってよい。
【0060】
Ｐ型半導体領域１５３は、例えば、所定濃度のアクセプタを含む領域であり、Ｎ－型半導体領域１５１の少なくとも側面及び底面を囲む領域であってよい。
【0061】
Ｎ＋型半導体領域１５５は、例えば、高い濃度のドナーを含む領域であり、半導体基板１５０の表面に配置される。また、Ｐ＋型半導体領域１５４は、例えば、Ｐ型半導体領域１５３よりも高い濃度のアクセプタを含む領域であり、Ｎ＋型半導体領域１５５と接触するように、半導体基板１５０の表面付近に配置される。
【0062】
Ｐ＋型半導体領域１５４とＮ＋型半導体領域１５５とは、アバランシェ電流を発生させるＰＮ接合を形成する。したがって、Ｎ－型半導体領域１５１で光電変換により発生した電荷は、Ｐ＋型半導体領域１５４に取り込まれた後、Ｐ＋型半導体領域１５４及びＮ＋型半導体領域１５５の間に与えられた比較的大きな電位差によって増幅される（アバランシェ増幅）。
【0063】
Ｎ＋型半導体領域１５５は、光電変換部２１のカソードとしても機能し、発生したアバランシェ電流を外部へ取り出すためのコンタクト層としての役割も果たす。一方、Ｐ型半導体領域１５３に対しては、半導体基板１５０の表面であって、Ｎ＋型半導体領域１５５とは離間した領域に、コンタクト層１５６が形成される。このコンタクト層１５６は、例えば、高い濃度のアクセプタを含むＰ＋＋型の領域であり、光電変換部２１のアノードとしても機能する。このコンタクト層１５６は、例えば、コンタクト層１５６が形成される半導体基板１５０の表面を平面視した場合（たとえば、後述において説明する図９参照）では、半導体基板１５０の表面における素子分離部１５７で囲まれた領域の内外周に沿って形成されている。これを、図８に示すような、素子分離部１５７が左右２つの領域（これらを素子分離領域という）１５７Ａ及び１５７Ｂに分かれて現れる断面構造で見た場合、コンタクト層１５６は、左右２つの素子分離領域１５７Ａ及び１５７Ｂで区画された領域のうち、半導体基板１５０の表面側であって素子分離領域１５７Ａ及び１５７Ｂそれぞれに近接する２つの領域に形成されている。
【0064】
なお、Ｎ＋型半導体領域１５５は、光電変換部２１のアノードとして機能させることも可能である。その場合、コンタクト層１５６が光電変換部２１のカソードとして機能する。
【0065】
以上のような構成を備える光電変換部２１は、上述したように、素子分離部１５７によって区画されている。素子分離部１５７は、例えば、図８及び図９に示すように、半導体基板１５０の表面又は裏面側から見て格子状に形成されたトレンチ内に設けられている。
【0066】
素子分離部１５７は、例えば、半導体基板１５０に形成されたトレンチの内側面を覆う絶縁膜１５９と、内側面に絶縁膜１５９が形成されたトレンチ内に埋め込まれた反射膜１５８とを含む。ただし、トレンチ内は反射膜１５８によって完全に埋め込まれていることは必須ではなく、一部に空隙が残っていてもよい。
【0067】
反射膜１５８は、例えば、素子分離部１５７に入射した光を反射させるための膜である。この反射膜１５８には、例えば、タングステン（Ｗ）などの可視光や赤外光等を反射する反射材料の他、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、リン化ガリウム（ＧａＰ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化セリウム（ＣｅＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、五酸化ニオブ（Ｎｂ２Ｏ５）、酸化マグネシウム（ＭｇＯ）、五酸化タンタル（Ｔａ２Ｏ５）、五酸化チタン（Ｔｉ３Ｏ５）、その他の酸化チタン（ＴｉＯ、ＴｉＯ２等）、酸化タングステン（ＷＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化亜鉛（ＺｎＯ）、ジルコニア（ＺｒＯ２）、フッ化セリウム（ＣｅＦ３）、フッ化ガドリニウム（ＧｄＦ３）、フッ化ランタン（ＬａＦ３）、フッ化ネオジウム（ＮｄＦ３）などの高屈折率材料を用いることができる。なお、高屈折率材料とは、半導体基板１５０の基板材料よりも高い屈折率を備える材料であってよい。
【0068】
絶縁膜１５９は、例えば、半導体基板１５０と反射膜１５８との電気的な接触を防止するための膜である。この絶縁膜１５９には、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）などの絶縁材料を用いることができる。ただし、反射膜１５８に絶縁材料を用いた場合、絶縁膜１５９は省略されてもよい。
【0069】
このように、隣接するＳＰＡＤ画素２０間を素子分離部１５７で光学的に分離することで、隣接するＳＰＡＤ画素２０への光の漏れ込みを低減することが可能となるため、隣接画素間の混色を抑制することが可能となる。
【0070】
なお、図８には、半導体基板１５０の表面から裏面にまで貫通する、いわゆるＦＦＴＩ（Front Full Trench Isolation）型の素子分離部１５７が例示されているが、素子分離部１５７の構成はＦＦＴＩ型に限定されず、例えば、半導体基板１５０の表面から中腹にまで存在する、いわゆるＤＴＩ（Deep Trench Isolation）型の素子分離部や、半導体基板１５０の裏面から中腹にまで存在する、いわゆるＲＤＴＩ（Reverse Deep Trench Isolation）型の素子分離部など、種々変形することが可能である。
【0071】
また、図８及び図９に示すように、半導体基板１５０の裏面において、素子分離部１５７により区切られた領域１８０全体、すなわち、半導体基板１５０における有効な光の入射面には、規則的又はランダムに配置された複数の凹凸部１８１が設けられている。
【0072】
個々の凹凸部１８１は、例えば、四角柱や三角柱や六角柱などの多角柱や、四角錐や三角錐や六角錐などの多角錐や、四角錐台や三角錐台や六角錐台などの多角錐台や、円錐（楕円錐を含む）や、円錐台など、種々の形状であってよい。例えば、先端に近づくにつれて縮径する形状とすることで、光の進行方向に沿った屈折率の変化をより緩やかにすることができる。なお、この形状には、先端が鈍角な形状や平坦な形状（多角錐台や円錐台等）も含まれる。
【0073】
また、凹凸部１８１の内部には、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）などの絶縁膜で埋められていてもよい。なお、個々の凹凸部１８１のサイズは、数μｍ（マイクロメートル）や数ｎｍ（ナノメートル）など、半導体基板１５０の裏面の反射率を低減できるサイズであれば、種々変更することが可能である。
【0074】
このように、半導体基板１５０の裏面を複数の凹凸部１８１よりなるモスアイ構造とすることで、半導体基板１５０の裏面における反射率を低減することが可能となる。それにより、光電変換部２１への光の入射効率を高めることが可能となるため、結果として、光電変換部２１の量子効率を高めることが可能となる。
【0075】
また、素子分離部１５７内の反射膜１５８とモスアイ構造とを組み合わせることで、モスアイ構造で散乱又は回折した光を反射膜１５８で反射させることが可能となる。それにより、半導体基板１５０に入射した光の光電変換部２１内の飛行距離を長くすることが可能となるため、結果として、光電変換部２１の量子効率を高めることが可能となる。
【0076】
半導体基板１５０の裏面には、シリコン酸化膜やシリコン窒化膜などで構成された平坦化膜１６１を介して、オンチップレンズ１６２が設けられている。平坦化膜１６１には、半導体基板１５１との境界部分に設けられたピニング層等が含まれていてもよい。オンチップレンズ１６２の表面には、例えば、入射した光が光電変換部２１の中央付近で集光するような曲率が与えられている。
【0077】
一方、半導体基板１５０の表面側には、上述した配線層１７０が設けられている。配線層１７０は、シリコン酸化膜やシリコン窒化膜などの絶縁膜１７１を備える。絶縁膜１７１中には、例えば、光電変換部２１のカソードとしても機能するＮ＋型半導体領域１５５に接触するビア配線１７２と、光電変換部２１のアノードとしても機能するコンタクト層１５６と接触するビア配線１７６とが設けられている。
【0078】
また、絶縁膜１７１の表面（半導体基板１５０と反対側の面）には、例えば、ビア配線１７２と接触する銅（Ｃｕ）製の電極パッド１７３、及び、ビア配線１７６と接触する銅（Ｃｕ）製の電極パッド１７７が設けられている。これら電極パッド１７３及び１７７は、第一のチップ５１と第二のチップ５２とをＣｕ－Ｃｕ接合する際の電極パッドとして使用される。したがって、第一のチップ５１と第二のチップ５２とを他の接合形態で電気的及び機械的に接合する場合には、電極パッド１７３及び１７７は、その接合に用いられる部材に置き換えられてよい。
【0079】
なお、図８では、第二のチップ５２についての詳細な図示が省略されているが、Ｃｕ－Ｃｕ接合に使用する銅（Ｃｕ）製の電極パッド１９１及び１９５と、光電変換部２１のカソードに電位（例えば、＋３Ｖ（ボルト））を与える端子１９２と、アノードに電位（例えば、－２０Ｖ（ボルト））を与える端子１９６とが示されている。
【0080】
例えば、光電変換部２１のカソード（Ｎ＋型半導体領域１５５）に端子１９２を介して＋３Ｖ（ボルト）を与え、アノード（コンタクト層１５６）に端子１９６を介して－２０Ｖを与えると、Ｎ＋型半導体領域１５５とＰ＋型半導体領域１５４との間に、理論上、２３Ｖの逆バイアス電圧Ｖ＿ＳＰＡＤが与えられることとなる。この逆バイアス電圧Ｖ＿ＳＰＡＤは、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４のブレイクダウン電圧以上の電位差であるため、光電変換により発生した電荷がＮ－型半導体領域１５１内に形成された電界によって移動してＰ＋型半導体領域１５４に取り込まれると、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４で構成されたＰＮ接合領域でアバランシェ電流が発生する。このアバランシェ電流は、端子１９２を介して読出し回路２２に入力される。
【0081】
なお、上述した構成において、Ｐ型とＮ型とが入れ替えられてもよい。その場合、Ｎ－型半導体領域１５１はＰ－型半導体領域に置き換えられ、Ｐ型半導体領域１５３はＮ型半導体領域に置き換えられ、Ｐ＋型半導体領域１５４はＮ＋型半導体領域に置き換えられ、Ｎ＋型半導体領域１５５はＰ＋型半導体領域に置き換えられる。また、コンタクト層１５６は、Ｎ＋＋型の領域に置き換えられる。
【0082】
１．１１ モスアイ構造
ここで、図１０を参照して、モスアイ構造について説明を加える。モスアイ構造は、微細な凹凸部１８１が形成された領域であるが、この凹部と凸部は、基準とする面（以下、基準面と記述する）をどこにするかにより異なる。
ここで、図１０を参照して、モスアイ構造について説明を加える。モスアイ構造は、微細な凹凸部１８１が形成された領域であるが、この凹部と凸部は、基準とする面（以下、基準面と記述する）をどこにするかにより異なる。
【0083】
また、モスアイ構造は、電荷蓄積領域となるＮ－型半導体領域１５１の上側のＰ型半導体領域１５３の界面（受光面側界面）に形成された、微細な凹凸構造を有する領域である。この凹凸構造は、Ｎ－型半導体領域１５１、換言すれば、半導体基板１５０の受光面側に形成されている。よって、基準面としては、半導体基板１５０の所定の面とすることができ、ここでは、半導体基板１５０の一部を基準面とした場合を例に挙げて説明を続ける。
【0084】
図１０は、凹凸部１８１の付近を拡大した図である。なお、本説明では、平坦化膜１６１が、最下層（半導体基板１５０側）のピニング層１６３と、ピニング層１６３より上層の透明絶縁膜１６４とを含む場合を例示する。
【0085】
図１０に示す例では、凹凸部１８１のうち、ピニング層１６３と透明絶縁膜１６４との境界面を、上面１８１－１とする。また、ピニング層１６３と半導体基板１５０との境界面面を、下面１８１－２とする。
【0086】
さらに、基準面Ａは、上面１８１－１が形成されている位置の面であるとし、基準面Ｃは、下面１８１－２が形成されている位置の面であるとする。基準面Ｂは、基準面Ａと基準面Ｃとの間の位置にある面、換言すれば、上面１８１－１と下面１８１－２の間の位置にある面であるとする。
【0087】
基準面Ａを基準とした場合、凹凸部１８１の形状は、基準面Ａに対して凹部がある形状となる。すなわち、基準面Ａを基準とした場合、その基準面Ａ（＝上面１８１－１）に対して、下側にくぼんだ位置に下面１８１－２が位置し、凹凸部１８１は、微細な凹部が形成されている領域となる。さらに換言すれば、基準面Ａを基準としたとき、凹凸部１８１は、上面１８１－１と上面１８１－１との間に凹部が形成され、微細な凹部が形成されている領域であると言える。
【0088】
基準面Ｃを基準とした場合、凹凸部１８１の形状は、基準面Ｃに対して凸部がある形状となる。すなわち、基準面Ｃを基準とした場合、その基準面Ｃ（＝下面１８１－２）に対して、上側に張り出した位置に上面１８１－１が位置し、凹凸部１８１は、微細な凸部が形成されている領域となる。さらに換言すれば、基準面Ｃを基準としたとき、凹凸部１８１は、下面１８１－２と下面１８１－２との間に凸部が形成され、微細な凸部が形成されている領域であると言える。
【0089】
基準面Ｂを基準とした場合、凹凸部１８１の形状は、基準面Ｂに対して凹部と凸部がある形状となる。すなわち、基準面Ｂを基準とした場合、その基準面Ｂ（＝上面１８１－１と下面１８１－２の中間の位置にある面）に対して、下側にくぼんだ位置に下面１８１－２が位置し、凹凸部１８１は、微細な凹部が形成されている領域と言える。
【0090】
また、基準面Ｂを基準とした場合、その基準面Ｂに対して、上側に張り出した位置に上面１８１－１が位置し、凹凸部１８１は、微細な凸部が形成されている領域とも言える。
【0091】
このように、モスアイ構造は、ＳＰＡＤ画素２０の断面視において、基準面をどこに設定するかにより、微細な凹部で形成されている領域、微細な凸部で形成されている領域、または微細な凹部と凸部で形成されている領域と表すことができる領域である。
【0092】
以下の説明においては、凹凸部１８１は、基準面Ａ、すなわち、上面１８１－１を基準面としたときを例に挙げて説明を行い、微細な凹部が形成されている領域であるとして説明を続ける。
【0093】
凹凸部１８１において、凹部の周期に相当する凹部のピッチは、例えば、２５０ｎｍ以上に設定されている。
【0094】
【0095】
図１１に示した凹凸部１８１は、断面視において、三角形状に形成されている。このような形状であっても、基準面を設定することができ、その基準面を基準として、凹部や凸部を定義することができる。
【0096】
図１１に示した凹凸部１８１は、断面視において、三角形状に形成されているため、基準面の一例として、頂点を結ぶ面を、基準面と設定する。
【0097】
断面視において、凹凸部１８１の三角形状の頂点のうち、透明絶縁膜１６４側にある頂点を結ぶ線を含む面を基準面Ａとする。凹凸部１８１の三角形状の頂点のうち、底辺側の頂点、換言すれば、Ｎ－型半導体領域１５１側にある頂点を結ぶ線を含む面を基準面Ｃとする。基準面Ｂは、基準面Ａと基準面Ｃの間にある面とする。
【0098】
このように、凹凸部１８１の三角形の頂点の位置で、基準面を設定した場合も、図１０を参照して説明した場合と同様に、基準面をどこにするかにより、凹凸部１８１の形状は、異なる表現で表せる。
【0099】
すなわち、基準面Ａを基準とした場合、凹凸部１８１の形状は、基準面Ａに対して下向きの三角形（谷形状）の凹部がある形状となる。すなわち、基準面Ａを基準とした場合、その基準面Ａに対して、下側に谷間の領域が位置し、その谷間の領域は、凹部に該当するため、凹凸部１８１は、微細な凹部が形成されている領域となる。さらに換言すれば、基準面Ａを基準としたとき、凹凸部１８１は、三角形の頂点と隣接する三角形の頂点の間に凹部が形成され、微細な凹部が形成されている領域であると言える。
【0100】
基準面Ｃを基準とした場合、凹凸部１８１の形状は、基準面Ｃに対して上向きの三角形（山形状）の凸部がある形状となる。すなわち、基準面Ｃを基準とした場合、その基準面Ｃに対して、上側に山となる領域が位置し、その山となる領域は、凸部に該当するため、凹凸部１８１は、微細な凸部が形成されている領域となる。さらに換言すれば、基準面Ｃを基準としたとき、凹凸部１８１は、三角形状の底辺の頂点間に凸部が形成され、微細な頭部が形成されている領域であると言える。
【0101】
基準面Ｂを基準とした場合、凹凸部１８１の形状は、基準面Ｂに対して凹部と凸部（谷と山）がある形状となる。すなわち、基準面Ｂを基準とした場合、その基準面Ｂに対して、下側に谷となる凹部があり、上側に山となる凸部があるため、微細な凹部と凸部から形成されている領域と言える。
【0102】
このように、凹凸部１８１は、その形状が、図１１に示したような山と谷があるようなジグザグな形状であっても、ＳＰＡＤ画素２０の断面視において、基準面をどこに設定するかにより、微細な凹部で形成されている領域、微細な凸部で形成されている領域、または微細な凹部と凸部で形成されている領域と表すことができる領域であると定義することができる。
【0103】
また、図１０又は図１１に示した凹凸部１８１において、例えば、基準面を、平坦化膜１６１における透明絶縁膜１６４より上層と透明絶縁膜１６４との界面とした場合、凹凸部１８１は、くぼみがある領域（谷）がある形状であるため、微細な凹部で形成されている領域と言える。
【0104】
また、基準面を、Ｐ型半導体領域１５３とＮ－型半導体領域１５１との境界面とした場合、凹凸部１８１は、張り出している領域（山）がある形状であるため、微細な凸部で形成されている領域と言える。
【0105】
このように、ＳＰＡＤ画素２０の断面視において、所定の平坦な面を基準面とし、その基準面に対して、谷型に形成されているか、山型に形成されているかにより、凹凸部１８１の形状を表現することもできる。
【0106】
さらには、ＳＰＡＤ画素２０同士の間、すなわち、素子分離部１５７と対応する領域を、凹凸部１８１が形成されていない平坦領域とすることも可能である。その場合、この平坦領域を含む面を基準面としてもよい。
【0107】
平坦領域を含む面を基準面とした場合、凹凸部１８１は、基準面よりも下側にくぼんだ部分を有する、換言すれば、谷形状の部分を有する形状であると言えるため、微細な凹部が形成されている領域であると言える。
【0108】
このように、凹凸部１８１は、ＳＰＡＤ画素２０の断面視において、基準面をどこに設定するかにより、微細な凹部で形成されている領域、微細な凸部で形成されている領域、または微細な凹部と凸部で形成されている領域と表すことができる領域である。
【0109】
さらには、凹凸部１８１の形成方法によっても、凹凸部１８１は、微細な凹部で形成されている領域を形成する、微細な凸部で形成されている領域を形成する、または微細な凹部とで形成されている領域を形成すると表現することもできる。
【0110】
例えば、図１０に示した凹凸部１８１を形成する場合であり、上面１８１－１の方が、下面１８１－２よりも大きく形成されているような形状の凹凸部１８１を形成する場合、基板（半導体基板１５０）を削ることで、凹部となる部分を形成するとも言えるし、凸部となる部分を残すとも言える。
【0111】
基板の削り量が、５０％を超えるような場合、凹部の面積が凸部の面積より大きく形成されている、削られた基板（シリコン）の量の方が、残っている基板の量よりも多い状態となる。すなわちこのような形成方法の場合、凹部が支配的状況となる形成であり、複数の凸部を設けることで、凹凸部１８１を形成すると表すことができる。
【0112】
また、基板の削り量が、５０％以下であるような場合、凹部の面積が凸部の面積よりも小さく形成され、削られた基板（シリコン）の量の方が、残っている基板の量よりも少ない状態となる。すなわちこのような形成方法の場合、凸部が支配的状況となる形成であり、複数の凹部を設けることで、凹凸部１８１を形成すると表すことができる。
【0113】
これらのことから、凹凸部１８１の形成方法によっては、凹部が支配的になる場合は、複数の凸部が設けられているという表現もでき、また基板が支配的になる場合には、複数の凹部が設けられているという表現もできる。
【0114】
このように、凹凸部１８１の形成方法によっても、凹凸部１８１は、ＳＰＡＤ画素２０の断面視において、微細な凹部で形成されている領域、微細な凸部で形成されている領域、または微細な凹部と凸部で形成されている領域と表すことができる領域である。
【0115】
以下の説明においては、凹凸部１８１は、微細な凹部で形成されている領域であるとして説明を続けるが、上記したように、微細な凸部で形成されている領域、または微細な凹部と凸部で形成されている領域といった領域も含む表現である。
【0116】
１．１２ 作用・効果
以上のような構成を備えることで、本実施形態によれば、半導体基板１５０の裏面における反射率を低減することが可能となる。それにより、光電変換部２１への光の入射効率を高めることが可能となるため、結果として、光電変換部２１の量子効率を高めることが可能となる。
以上のような構成を備えることで、本実施形態によれば、半導体基板１５０の裏面における反射率を低減することが可能となる。それにより、光電変換部２１への光の入射効率を高めることが可能となるため、結果として、光電変換部２１の量子効率を高めることが可能となる。
【0117】
また、素子分離部１５７内の反射膜１５８とモスアイ構造とを組み合わせることで、モスアイ構造で散乱又は回折した光を反射膜１５８で反射させてその飛行距離を長くすることが可能となるため、結果として、光電変換部２１の量子効率を高めることが可能となる。
【0118】
１．１３ 変形例
なお、上述した第１の実施形態では、半導体基板１５０の裏面における有効な光の入射面（領域１８０）全体を、凹凸部１８１を設けてモスアイ構造とした場合を例示したが、凹凸部１８１が形成される領域は、半導体基板１５０の裏面における有効な光の入射面（領域１８０）全体に限定されない。そこで以下に、凹凸部１８１が形成される領域１８０の変形例について、幾つか例を挙げて説明する。
なお、上述した第１の実施形態では、半導体基板１５０の裏面における有効な光の入射面（領域１８０）全体を、凹凸部１８１を設けてモスアイ構造とした場合を例示したが、凹凸部１８１が形成される領域は、半導体基板１５０の裏面における有効な光の入射面（領域１８０）全体に限定されない。そこで以下に、凹凸部１８１が形成される領域１８０の変形例について、幾つか例を挙げて説明する。
【0119】
１．１３．１ 第１変形例
図１２は、第１変形例に係る第一のチップの断面構造例を示す断面図である。図１３は、図１２におけるＢ－Ｂ面の断面構造を示す断面図である。なお、図１２には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図１３に示すように、第一のチップ５１には、図１２に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図１２では、第一のチップ５１の下面を光の入射面としている。
図１２は、第１変形例に係る第一のチップの断面構造例を示す断面図である。図１３は、図１２におけるＢ－Ｂ面の断面構造を示す断面図である。なお、図１２には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図１３に示すように、第一のチップ５１には、図１２に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図１２では、第一のチップ５１の下面を光の入射面としている。
【0120】
図１２及び図１３に示すように、凹凸部１８１が形成される領域１８０Ｂは、半導体基板１５０の裏面において、素子分離部１５７で区切られた領域（以下、画素領域という）における中央部分、たとえば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する領域であってもよい。言い換えれば、画素領域の外周、たとえば、コンタクト層１５６の上方には、凹凸部１８１が形成されていない領域（平坦部）が存在してもよい。なお、本説明における「上方」とは、半導体基板１５０の基板厚方向であって半導体基板１５０の裏面から表面へ向かう方向であってよい。
【0121】
１．１３．２ 第２変形例
図１４は、第２変形例に係る第一のチップの断面構造例を示す断面図である。図１５は、図１４におけるＣ－Ｃ面の断面構造を示す断面図である。なお、図１４には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図１５に示すように、第一のチップ５１には、図１４に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図１４では、第一のチップ５１の下面を光の入射面としている。
図１４は、第２変形例に係る第一のチップの断面構造例を示す断面図である。図１５は、図１４におけるＣ－Ｃ面の断面構造を示す断面図である。なお、図１４には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図１５に示すように、第一のチップ５１には、図１４に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図１４では、第一のチップ５１の下面を光の入射面としている。
【0122】
図１４及び図１５に示すように、凹凸部１８１が形成される領域１８０Ｃは、画素領域における外周部分、たとえば、コンタクト層１５６の上方に位置する領域であってもよい。言い換えれば、画素領域の中央、たとえば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方には、凹凸部１８１が形成されていない領域（平坦部）が存在してもよい。
【0123】
１．１３．３ 第３変形例
図１６は、第３変形例に係る第一のチップの断面構造例を示す断面図である。なお、図１６には、例えば、図８に示す第一のチップ５１の断面構造例におけるＡ－Ａ面と対応する面の断面構造例が示されている。
図１６は、第３変形例に係る第一のチップの断面構造例を示す断面図である。なお、図１６には、例えば、図８に示す第一のチップ５１の断面構造例におけるＡ－Ａ面と対応する面の断面構造例が示されている。
【0124】
図１６に示すように、凹凸部１８１が形成される領域１８０Ｄは、画素領域を２×２の行列状に分断する十字状の領域であってもよい。言い換えれば、画素領域の四隅には、凹凸部１８１が形成されていない領域が存在してもよい。
【0125】
１．１３．４ 第４変形例
図１７は、第４変形例に係る第一のチップの断面構造例を示す断面図である。なお、図１７には、図１６と同様に、例えば、図８に示す第一のチップ５１の断面構造例におけるＡ－Ａ面と対応する面の断面構造例が示されている。
図１７は、第４変形例に係る第一のチップの断面構造例を示す断面図である。なお、図１７には、図１６と同様に、例えば、図８に示す第一のチップ５１の断面構造例におけるＡ－Ａ面と対応する面の断面構造例が示されている。
【0126】
図１７に示すように、凹凸部１８１が形成される領域１８０Ｅは、画素領域における四隅であってもよい。言い換えれば、画素領域を２×２の行列状に分断する十字状の領域には、凹凸部１８１が形成されていない領域が存在してもよい。
【0127】
１．１３．５ 第５変形例
図１８は、第５変形例に係る第一のチップの断面構造例を示す断面図である。なお、図１８には、図１６又は図１７と同様に、例えば、図８に示す第一のチップ５１の断面構造例におけるＡ－Ａ面と対応する面の断面構造例が示されている。
図１８は、第５変形例に係る第一のチップの断面構造例を示す断面図である。なお、図１８には、図１６又は図１７と同様に、例えば、図８に示す第一のチップ５１の断面構造例におけるＡ－Ａ面と対応する面の断面構造例が示されている。
【0128】
図１８に示すように、凹凸部１８１が形成される領域１８０Ｆは、画素領域の中央、たとえば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の領域の上方に位置する十字状の領域であってもよい。
【0129】
以上で説明した第１～第５変形例のように、第１の実施形態に係る凹凸部１８１は、画素領域の全体に形成されている必要はなく、画素領域の少なくとも一部に形成されていればよい。なお、上述した第１の実施形態及びその変形例は、単なる例に過ぎず、種々変形することが可能である。
【0130】
２．第２の実施形態
次に、第２の実施形態について、以下に図面を参照して詳細に説明する。
次に、第２の実施形態について、以下に図面を参照して詳細に説明する。
【0131】
上述した第１の実施形態及びその変形例では、光電変換をする領域、すなわち、Ｎ－型半導体領域１５１が直方体である場合を例示したが、例えば、半導体基板１５０の裏面付近、特に、画素領域における素子分離部１５７の近傍はＰ＋型半導体領域１５４までの距離が長いため、この領域で発生した電荷がＰ＋型半導体領域１５４に取り込まれるまでの時間が長くなる。そのため、半導体基板１５０の表面側やＰ＋型半導体領域１５４付近で発生した電荷がＰ＋型半導体領域１５４に取り込まれるまでの時間との差から時間的なジッタが発生し、測距制度が低下してしまう可能性が存在する。
【0132】
そこで本実施形態では、時間的なジッタを低減して測距制度の低下を抑制することが可能な固体撮像装置及び測距装置について、例を挙げて説明する。なお、以下の説明において、上述した実施形態又はその変形例と同様の構成については、同一の符号を付し、その詳細な説明を省略する。
【0133】
本実施形態に係る固体撮像装置及び測距装置の基本的な構成及び動作は、上述した実施形態又はその変形例と同様であってよい。ただし、本実施形態では、第一のチップ５１に形成された光電変換部２１の断面構造が、後述する断面構造例に置き換えられる。
【0134】
２．１ 断面構造例
図１９は、第２の実施形態に係る第一のチップの断面構造例を示す断面図である。図２０は、図１９におけるＧ－Ｇ面の断面構造を示す断面図である。なお、図１９には、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図２０に示すように、第一のチップ５１には、図１９に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図１９では、第一のチップ５１の下面を光の入射面としている。
図１９は、第２の実施形態に係る第一のチップの断面構造例を示す断面図である。図２０は、図１９におけるＧ－Ｇ面の断面構造を示す断面図である。なお、図１９には、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図２０に示すように、第一のチップ５１には、図１９に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図１９では、第一のチップ５１の下面を光の入射面としている。
【0135】
図１９及び図２０に示すように、本実施形態に係る第一のチップ５１は、第１の実施形態の変形例１において図１２及び図１３を用いて説明した第一のチップ５１と同様の断面構造において、半導体基板１５０の裏面における画素領域の外周、例えば、コンタクト層１５６の上方に位置する領域２８０Ｇにトレンチ２０２Ｇが設けられることで、この部分の光の入射面２０３Ｇ（すなわち、トレンチ２０２Ｇの底面）がＰ＋型半導体領域１５４に近づいた構成（以下、底上げという）を備える。
【0136】
なお、Ｎ－型半導体領域１５１及びＰ型半導体領域１５３における領域２８０Ｇと対応する部分には、トレンチ２０２Ｇが配置される領域を確保するための段差が設けられている。
【0137】
トレンチ２０２Ｇの内部には、例えば、平坦化膜１６１を介して入射した光を光電変換部２１へ導くための光透過膜２０１Ｇが設けられてもよい。この光透過膜２０１Ｇには、例えば、シリコン酸化膜やシリコン窒化膜など、可視光や赤外光等を透過する材料が用いられてよい。
【0138】
また、トレンチ２０２Ｇの底面（入射面２０３Ｇ）には、半導体基板１５０の裏面における画素領域の中央、例えば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する領域１８０Ｂと同様に、規則的又はランダムに配置された複数の凹凸部１８１が設けられてもよい。
【0139】
２．２ 作用・効果
以上のような構成を備えることで、本実施形態によれば、光電変換により発生した電荷の移動距離の差を縮小することが可能となるため、電荷がＰ＋型半導体領域１５４に取り込まれるまでの時間差に起因した時間的なジッタを低減して測距制度の低下を抑制することが可能となる。
以上のような構成を備えることで、本実施形態によれば、光電変換により発生した電荷の移動距離の差を縮小することが可能となるため、電荷がＰ＋型半導体領域１５４に取り込まれるまでの時間差に起因した時間的なジッタを低減して測距制度の低下を抑制することが可能となる。
【0140】
その他の構成、動作及び効果は、上述した実施形態又はその変形例と同様であってよいため、ここでは詳細な説明を省略する。
【0141】
２．３ 変形例
なお、上述した第２の実施形態では、半導体基板１５０の裏面における画素領域の外周部分、例えば、コンタクト層１５６の上方の領域を底上げし、底上げされた領域２８０Ｇと、画素領域の中央、例えば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する領域１８０Ｂとのそれぞれに凹凸部１８１を設けた場合を例示したが、底上げする領域及び凹凸部１８１を形成する領域は、これに限定されない。そこで以下に、トレンチを形成する領域及び凹凸部を形成する領域の変形例について、幾つか例を挙げて説明する。
なお、上述した第２の実施形態では、半導体基板１５０の裏面における画素領域の外周部分、例えば、コンタクト層１５６の上方の領域を底上げし、底上げされた領域２８０Ｇと、画素領域の中央、例えば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する領域１８０Ｂとのそれぞれに凹凸部１８１を設けた場合を例示したが、底上げする領域及び凹凸部１８１を形成する領域は、これに限定されない。そこで以下に、トレンチを形成する領域及び凹凸部を形成する領域の変形例について、幾つか例を挙げて説明する。
【0142】
２．３．１ 第１変形例
図２１は、第１変形例に係る第一のチップの断面構造例を示す断面図である。図２２は、図２１におけるＨ－Ｈ面の断面構造を示す断面図である。なお、図２１には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図２２に示すように、第一のチップ５１には、図２１に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図２１では、第一のチップ５１の下面を光の入射面としている。
図２１は、第１変形例に係る第一のチップの断面構造例を示す断面図である。図２２は、図２１におけるＨ－Ｈ面の断面構造を示す断面図である。なお、図２１には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図２２に示すように、第一のチップ５１には、図２１に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図２１では、第一のチップ５１の下面を光の入射面としている。
【0143】
図２１及び図２２に示すように、本実施形態に係る第一のチップ５１は、第１の実施形態の変形例２において図１４及び図１５を用いて説明した第一のチップ５１と同様の断面構造において、半導体基板１５０の裏面における画素領域の中央、例えば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する領域２８０Ｈにトレンチ２０２Ｈが設けられることで、この部分の光の入射面２０３Ｈ（すなわち、トレンチ２０２Ｈの底面）がＰ＋型半導体領域１５４に近づいた構成（底上げ）を備える。
【0144】
なお、Ｎ－型半導体領域１５１及びＰ型半導体領域１５３における領域２８０Ｈと対応する部分には、トレンチ２０２Ｈが配置される領域を確保するための窪みが設けられている。
【0145】
トレンチ２０２Ｈの内部には、第１変形例と同様に、例えば、平坦化膜１６１を介して入射した光を光電変換部２１へ導くための光透過膜２０１Ｈが設けられてもよい。この光透過膜２０１Ｈには、例えば、シリコン酸化膜やシリコン窒化膜など、可視光や赤外光等を透過する材料が用いられてよい。
【0146】
また、トレンチ２０２Ｈの底面（入射面２０３Ｈ）には、半導体基板１５０の裏面における画素領域の外周、例えば、コンタクト層１５６の上方に位置する領域１８０Ｃと同様に、規則的又はランダムに配置された複数の凹凸部１８１が設けられてもよい。
【0147】
２．３．２ 第２変形例
図２３は、第２変形例に係る第一のチップの断面構造例を示す断面図である。図２４は、図２３におけるＪ－Ｊ面の断面構造を示す断面図である。なお、図２３には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図２４に示すように、第一のチップ５１には、図２３に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図２３では、第一のチップ５１の下面を光の入射面としている。
図２３は、第２変形例に係る第一のチップの断面構造例を示す断面図である。図２４は、図２３におけるＪ－Ｊ面の断面構造を示す断面図である。なお、図２３には、図８と同様に、１つのＳＰＡＤ画素２０における光電変換部２１の断面構造例を示すが、実際には、図２４に示すように、第一のチップ５１には、図２３に例示する断面構造を備える光電変換部２１が行列状に配列している。また、図２３では、第一のチップ５１の下面を光の入射面としている。
【0148】
上述した第２変形例では、半導体基板１５０の裏面における画素領域の外周、たとえば、コンタクト層１５６の上方に位置する領域１８０Ｃと、中央、例えば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する領域２８０Ｈとの両方に、規則的又はランダムに配置された複数の凹凸部１８１を設けた場合を例示したが、このような構成に限定されず、例えば、図２３及び図２４に示すように、領域１８０Ｃと領域２８０Ｈとのうちの一方に凹凸部１８１を形成しない構成とすることも可能である。なお、図２３及び図２４には、領域１８０Ｃの凹凸部１８１が省略された場合が例示されている。
【0149】
２．３．３ 第３変形例
図２５は、第３変形例に係る第一のチップの断面構造例を示す断面図である。なお、図２５には、例えば、図１９に示す第一のチップ５１の断面構造例におけるＧ－Ｇ面と対応する面の断面構造例が示されている。
図２５は、第３変形例に係る第一のチップの断面構造例を示す断面図である。なお、図２５には、例えば、図１９に示す第一のチップ５１の断面構造例におけるＧ－Ｇ面と対応する面の断面構造例が示されている。
【0150】
図２５に示すように、底上げされる領域２８０Ｋは、画素領域を２×２の行列状に分断する十字状の領域であってもよい。なお、凹凸部１８１は、底上げされた領域２８０Ｋに形成されてもよいし、底上げされていない領域（各画素領域における領域２８０Ｋ以外の領域）に形成されてもよいし、これら全ての領域に形成されてもよい。
【0151】
２．３．４ 第４変形例
図２６は、第４変形例に係る第一のチップの断面構造例を示す断面図である。なお、図２６には、図２５と同様に、例えば、図１９に示す第一のチップ５１の断面構造例におけるＧ－Ｇ面と対応する面の断面構造例が示されている。
図２６は、第４変形例に係る第一のチップの断面構造例を示す断面図である。なお、図２６には、図２５と同様に、例えば、図１９に示す第一のチップ５１の断面構造例におけるＧ－Ｇ面と対応する面の断面構造例が示されている。
【0152】
図２６に示すように、底上げされる領域２８０Ｌは、画素領域における四隅であってもよい。なお、凹凸部１８１は、底上げされた４つの領域２８０Ｌそれぞれに形成されてもよいし、底上げされていない領域（各画素領域における領域２８０Ｌ以外の領域）に形成されてもよいし、これら全ての領域に形成されてもよい。
【0153】
２．３．５ 第５変形例
図２７は、第５変形例に係る第一のチップの断面構造例を示す断面図である。なお、図２７には、図２５又は図２６と同様に、例えば、図１９に示す第一のチップ５１の断面構造例におけるＧ－Ｇ面と対応する面の断面構造例が示されている。
図２７は、第５変形例に係る第一のチップの断面構造例を示す断面図である。なお、図２７には、図２５又は図２６と同様に、例えば、図１９に示す第一のチップ５１の断面構造例におけるＧ－Ｇ面と対応する面の断面構造例が示されている。
【0154】
図２７に示すように、底上げされる領域２８０Ｍは、画素領域の中央、例えば、Ｎ＋型半導体領域１５５及びＰ＋型半導体領域１５４の上方に位置する十字状の領域であってもよい。なお、凹凸部１８１は、底上げされた領域２８０Ｍに形成されてもよいし、底上げされていない領域（各画素領域における領域２８０Ｍ以外の領域）に形成されてもよいし、これら全ての領域に形成されてもよい。
【0155】
以上で説明した第１～第５変形例のように、底上げされる領域は、画素領域の外周、たとえば、コンタクト層１５６の上方の領域付近に限定されず、種々変形することが可能である。なお、上述した第２の実施形態及びその変形例は、単なる例に過ぎず、種々変形することが可能である。
【0156】
３．応用例
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0157】
図２８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２８に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
【0158】
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２８では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
【0159】
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock Brake System）又はＥＳＣ（Electronic Stability Control）等の制御装置としての機能を有してもよい。
【0160】
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
【0161】
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0162】
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
【0163】
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
【0164】
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light Detection and Ranging、Laser Imaging Detection and Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
【0165】
ここで、図２９は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0166】
なお、図２９には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
【0167】
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
【0168】
図２８に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
【0169】
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
【0170】
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
【0171】
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal Digital Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
【0172】
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read Only Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random Access Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard Disc Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
【0173】
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global System of Mobile communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long Term Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer To Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine Type Communication）端末）と接続してもよい。
【0174】
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless Access in Vehicle Environment）、ＤＳＲＣ（Dedicated Short Range Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle to Vehicle）通信、路車間（Vehicle to Infrastructure）通信、車両と家との間（Vehicle to Home）の通信及び歩車間（Vehicle to Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
【0175】
測位部７６４０は、例えば、ＧＮＳＳ（Global Navigation Satellite System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global Positioning System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
【0176】
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
【0177】
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near Field Communication）又はＷＵＳＢ（Wireless USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（登録商標）（High-Definition Multimedia Interface、又はＭＨＬ（Mobile High-definition Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
【0178】
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
【0179】
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
【0180】
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
【0181】
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２８の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
【0182】
なお、図２８に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
【0183】
なお、図１を用いて説明した本実施形態に係るＴｏＦセンサ１の各機能を実現するためのコンピュータプログラムを、いずれかの制御ユニット等に実装することができる。また、このようなコンピュータプログラムが格納された、コンピュータで読み取り可能な記録媒体を提供することもできる。記録媒体は、例えば、磁気ディスク、光ディスク、光磁気ディスク、フラッシュメモリ等である。また、上記のコンピュータプログラムは、記録媒体を用いずに、例えばネットワークを介して配信されてもよい。
【0184】
以上説明した車両制御システム７０００において、図１を用いて説明した本実施形態に係るＴｏＦセンサ１は、図２８に示した応用例の統合制御ユニット７６００に適用することができる。例えば、ＴｏＦセンサ１の制御部１１、演算部１５及び外部Ｉ／Ｆ１９は、統合制御ユニット７６００のマイクロコンピュータ７６１０、記憶部７６９０、車載ネットワークＩ／Ｆ７６８０に相当する。ただし、これに限定されず、車両制御システム７０００が図１におけるホスト８０に相当してもよい。
【0185】
また、図１を用いて説明した本実施形態に係るＴｏＦセンサ１の少なくとも一部の構成要素は、図２８に示した統合制御ユニット７６００のためのモジュール（例えば、一つのダイで構成される集積回路モジュール）において実現されてもよい。あるいは、図１を用いて説明した本実施形態に係るＴｏＦセンサ１が、図２８に示した車両制御システム７０００の複数の制御ユニットによって実現されてもよい。
【0186】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【0187】
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【0188】
なお、本技術は以下のような構成も取ることができる。
（１）
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備える
アバランシェフォトダイオードセンサ。
（２）
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含む前記（１）に記載のアバランシェフォトダイオードセンサ。
（３）
前記複数の凹凸部は、少なくとも前記カソード領域又は前記アノード領域と前記第１半導体基板の基板厚方向で対応する領域に配列される前記（２）に記載のアバランシェフォトダイオードセンサ。
（４）
前記第１光電変換部は、アバランジェフォトダイオードである前記（１）～（３）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（５）
前記第１及び第２素子分離領域それぞれは、反射膜又は高屈折率膜を含む前記（１）～（４）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（６）
前記第１及び第２素子分離領域それぞれは、前記第１半導体基板を前記第１面から前記第２面にかけて貫通する前記（１）～（５）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（７）
前記複数の凹凸部は、前記第２面であって前記第１及び第２素子分離領域で区画された領域全体に配置されている前記（１）～（６）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（８）
前記複数の凹凸部は、前記第２面であって前記カソード領域と前記第１半導体基板の基板厚方向で対応する領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（９）
前記複数の凹凸部は、前記第２面であって前記アノード領域と前記第１半導体基板の基板厚方向で対応する領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１０）
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域を４つに分割する十字状の領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１１）
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域における四隅それぞれに配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１２）
前記複数の凹凸部は、前記第２面であって前記カソード領域と前記第１半導体基板の基板厚方向で対応する十字状の領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１３）
前記第１半導体基板の前記第２面であって前記第１及び第２素子分離領域で区画された領域における少なくとも一部には、トレンチが設けられている前記（１）～（１２）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（１４）
前記複数の凹凸部は、前記トレンチの底面に設けられている前記（１３）に記載のアバランシェフォトダイオードセンサ。
（１５）
前記第１半導体基板は、前記トレンチの底面に設けられた複数の凹凸部をさらに備える前記（１３）に記載のアバランシェフォトダイオードセンサ。
（１６）
前記第１半導体基板は、前記トレンチの内部に設けられた光透過膜をさらに備える前記（１３）～（１５）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（１７）
所定波長の光を出射する発光部と、
受光した光から画素信号を生成するアバランシェフォトダイオードセンサと、
前記アバランシェフォトダイオードセンサで生成された画素信号に基づいて物体までの距離を算出する演算部と、
を備え、
前記アバランシェフォトダイオードセンサは、
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備える
測距装置。
（１）
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備える
アバランシェフォトダイオードセンサ。
（２）
前記第１光電変換部は、前記第１半導体基板の前記第１面に設けられた第１導電型のカソード領域と、前記第１面に設けられ、前記第１導電型とは反対の第２導電型のアノード領域とを含む前記（１）に記載のアバランシェフォトダイオードセンサ。
（３）
前記複数の凹凸部は、少なくとも前記カソード領域又は前記アノード領域と前記第１半導体基板の基板厚方向で対応する領域に配列される前記（２）に記載のアバランシェフォトダイオードセンサ。
（４）
前記第１光電変換部は、アバランジェフォトダイオードである前記（１）～（３）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（５）
前記第１及び第２素子分離領域それぞれは、反射膜又は高屈折率膜を含む前記（１）～（４）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（６）
前記第１及び第２素子分離領域それぞれは、前記第１半導体基板を前記第１面から前記第２面にかけて貫通する前記（１）～（５）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（７）
前記複数の凹凸部は、前記第２面であって前記第１及び第２素子分離領域で区画された領域全体に配置されている前記（１）～（６）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（８）
前記複数の凹凸部は、前記第２面であって前記カソード領域と前記第１半導体基板の基板厚方向で対応する領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（９）
前記複数の凹凸部は、前記第２面であって前記アノード領域と前記第１半導体基板の基板厚方向で対応する領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１０）
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域を４つに分割する十字状の領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１１）
前記素子分離部は、前記第１及び第２素子分離領域とは異なる方向から前記第１光電変換部を区画する第３及び第４素子分離領域をさらに含み、
前記複数の凹凸部は、前記第２面であって前記第１～第４素子分離領域で区画された矩形の領域における四隅それぞれに配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１２）
前記複数の凹凸部は、前記第２面であって前記カソード領域と前記第１半導体基板の基板厚方向で対応する十字状の領域に配置されている前記（２）に記載のアバランシェフォトダイオードセンサ。
（１３）
前記第１半導体基板の前記第２面であって前記第１及び第２素子分離領域で区画された領域における少なくとも一部には、トレンチが設けられている前記（１）～（１２）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（１４）
前記複数の凹凸部は、前記トレンチの底面に設けられている前記（１３）に記載のアバランシェフォトダイオードセンサ。
（１５）
前記第１半導体基板は、前記トレンチの底面に設けられた複数の凹凸部をさらに備える前記（１３）に記載のアバランシェフォトダイオードセンサ。
（１６）
前記第１半導体基板は、前記トレンチの内部に設けられた光透過膜をさらに備える前記（１３）～（１５）の何れか１項に記載のアバランシェフォトダイオードセンサ。
（１７）
所定波長の光を出射する発光部と、
受光した光から画素信号を生成するアバランシェフォトダイオードセンサと、
前記アバランシェフォトダイオードセンサで生成された画素信号に基づいて物体までの距離を算出する演算部と、
を備え、
前記アバランシェフォトダイオードセンサは、
第１半導体基板と、
前記第１半導体基板の第１面に接合された第２半導体基板と、
を備え、
前記第１半導体基板は、
行列状に配列する複数の光電変換部と、
前記複数の光電変換部を素子分離する素子分離部と、
を備え、
前記複数の光電変換部は、第１光電変換部を含み、
前記素子分離部は、第１素子分離領域及び第２素子分離領域を有し、
前記第１光電変換部は、前記第１素子分離領域と前記第２素子分離領域との間に配置され、
前記第１半導体基板は、前記第１面とは反対側の第２面に配列され、前記第１素子分離領域と前記第２素子分離領域の間に配列された複数の凹凸部をさらに備え、
前記第２半導体基板は、前記光電変換部それぞれに接続された読出し回路を備える
測距装置。
【符号の説明】
【0189】
１ ＴｏＦセンサ
１１ 制御部
１３ 発光部
１４ 受光部
１５ 演算部
１９ 外部Ｉ／Ｆ
２０ ＳＰＡＤ画素
２１ 光電変換部
２２ 読出し回路
２３ クエンチ抵抗
２４ 選択トランジスタ
２５ デジタル変換器
２５１ 抵抗
２５２ ＮＭＯＳトランジスタ
２６ インバータ
２６１ ＰＭＯＳトランジスタ
２６２ ＮＭＯＳトランジスタ
２７ バッファ
３０ マクロ画素
４０ ＳＰＡＤ加算部
４１ パルス整形部
４２ 受光数カウント部
５０ 貼合せチップ
５１ 第一のチップ
５２ 第二のチップ
８０ ホスト
９０ 物体
１３１ 光源
１３２ コリメータレンズ
１３３ ハーフミラー
１３４ 駆動部
１３５ ガルバノミラー
１４１ ＳＰＡＤアレイ
１４２ 有効領域
１４２－１～１４２－４ ＳＰＡＤ領域
１４３ タイミング制御回路
１４４ 駆動回路
１４５ 出力回路
１４６ 受光レンズ
１５０ 半導体基板
１５１ Ｎ－型半導体領域
１５３ Ｐ型半導体領域
１５４ Ｐ＋型半導体領域
１５５ Ｎ＋型半導体領域
１５６ コンタクト層
１５７ 素子分離部
１５７Ａ、１５７Ｂ 素子分離領域
１５８ 反射膜
１５９ 絶縁膜
１６１ 平坦化膜
１６２ オンチップレンズ
１６３ ピニング層
１６４ 透明絶縁膜
１７０ 配線層
１７１ 絶縁膜
１７２、１７６ ビア配線
１７３、１７７、１９１、１９５ 電極パッド
１８０、１８０Ｂ、１８０Ｃ、１８０Ｄ、１８０Ｅ、１８０Ｆ、２８０Ｇ、２８０Ｈ、２８０Ｋ、２８０Ｌ、２８０Ｍ 領域
１８１ 凹凸部
１９２、１９６ 端子
２０１Ｇ、２０１Ｈ 光透過膜
２０２Ｇ、２０２Ｈ トレンチ
２０３Ｇ、２０３Ｈ 入射面
ＡＲ 測距範囲
Ｌ１ レーザ光
Ｌ２ 反射光
ＬＤ 画素駆動線
ＬＳ 出力信号線
ＳＲ 画角
１１ 制御部
１３ 発光部
１４ 受光部
１５ 演算部
１９ 外部Ｉ／Ｆ
２０ ＳＰＡＤ画素
２１ 光電変換部
２２ 読出し回路
２３ クエンチ抵抗
２４ 選択トランジスタ
２５ デジタル変換器
２５１ 抵抗
２５２ ＮＭＯＳトランジスタ
２６ インバータ
２６１ ＰＭＯＳトランジスタ
２６２ ＮＭＯＳトランジスタ
２７ バッファ
３０ マクロ画素
４０ ＳＰＡＤ加算部
４１ パルス整形部
４２ 受光数カウント部
５０ 貼合せチップ
５１ 第一のチップ
５２ 第二のチップ
８０ ホスト
９０ 物体
１３１ 光源
１３２ コリメータレンズ
１３３ ハーフミラー
１３４ 駆動部
１３５ ガルバノミラー
１４１ ＳＰＡＤアレイ
１４２ 有効領域
１４２－１～１４２－４ ＳＰＡＤ領域
１４３ タイミング制御回路
１４４ 駆動回路
１４５ 出力回路
１４６ 受光レンズ
１５０ 半導体基板
１５１ Ｎ－型半導体領域
１５３ Ｐ型半導体領域
１５４ Ｐ＋型半導体領域
１５５ Ｎ＋型半導体領域
１５６ コンタクト層
１５７ 素子分離部
１５７Ａ、１５７Ｂ 素子分離領域
１５８ 反射膜
１５９ 絶縁膜
１６１ 平坦化膜
１６２ オンチップレンズ
１６３ ピニング層
１６４ 透明絶縁膜
１７０ 配線層
１７１ 絶縁膜
１７２、１７６ ビア配線
１７３、１７７、１９１、１９５ 電極パッド
１８０、１８０Ｂ、１８０Ｃ、１８０Ｄ、１８０Ｅ、１８０Ｆ、２８０Ｇ、２８０Ｈ、２８０Ｋ、２８０Ｌ、２８０Ｍ 領域
１８１ 凹凸部
１９２、１９６ 端子
２０１Ｇ、２０１Ｈ 光透過膜
２０２Ｇ、２０２Ｈ トレンチ
２０３Ｇ、２０３Ｈ 入射面
ＡＲ 測距範囲
Ｌ１ レーザ光
Ｌ２ 反射光
ＬＤ 画素駆動線
ＬＳ 出力信号線
ＳＲ 画角
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】