特許 7520895 コンピューティングデバイスでの位相ロックループ設定の技術

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-12

(45)【発行日】2024-07-23

(54)【発明の名称】コンピューティングデバイスでの位相ロックループ設定の技術

(51)【国際特許分類】

   H03L 7/18 20060101AFI20240716BHJP

   G06F 1/08 20060101ALI20240716BHJP

【ＦＩ】

H03L7/18

G06F1/08 520

【請求項の数】 22

(21)【出願番号】P 2021574820

(86)(22)【出願日】2020-03-18

(65)【公表番号】

(43)【公表日】2022-09-29

(86)【国際出願番号】 US2020023414

(87)【国際公開番号】W WO2021021250

(87)【国際公開日】2021-02-04

【審査請求日】2023-03-15

(31)【優先権主張番号】16/528,435

(32)【優先日】2019-07-31

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】グール，アリエル

(72)【発明者】

【氏名】ラグランド，ダニエル ジェイ．

(72)【発明者】

【氏名】ベン－ラファエル，ヨアフ

(72)【発明者】

【氏名】ノール，エルネスト

【審査官】福田 正悟

(56)【参考文献】

【文献】特開平０８－２６５１４０（ＪＰ，Ａ）

【文献】特開平０９－１１６４３２（ＪＰ，Ａ）

【文献】特開２０１１－１８８１１４（ＪＰ，Ａ）

【文献】特開２０１８－０９３４８８（ＪＰ，Ａ）

【文献】特開平０９－１９１２４７（ＪＰ，Ａ）

【文献】特開２０１０－１３５９５６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｌ ７／１８

Ｇ０６Ｆ １／０８

(57)【特許請求の範囲】

【請求項1】

位相ロックループ（ＰＬＬ）を制御する装置であって、
前記ＰＬＬにおいて結合されている、デジタル制御される発振器（ＤＣＯ）及びＤＣＯ後の分割器（ＰＤＩＶ）と、
前記ＰＤＩＶへ結合されており、ターゲットＰＬＬ基準周波数に対応するＰＤＩＶ閾値を決定するＰＬＬ設定ユニットであり、前記ＰＤＩＶ閾値に基づき前記ＰＤＩＶの動作を制御する前記ＰＬＬ設定ユニットと、
前記ＰＬＬ設定ユニット及び前記ＰＤＩＶへ結合されており、前記決定されたＰＤＩＶ閾値によりレジスタの組を設定するＰＤＩＶ制御回路と
を有し、
前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶ閾値を決定するために、前記ＰＬＬ設定ユニットは、前記ＰＤＩＶがＤＣＯ周波数を分割しないように構成されるときに、前記ＤＣＯが最低ＤＣＯ発振周波数以上で作動することを確かにする最小整数値を決定し、
前記最小整数値は、前記最低ＤＣＯ発振周波数を前記ターゲットＰＬＬ基準周波数で除算して、最も近い整数に切り上げたものである、
装置。

【請求項2】

前記ＰＤＩＶ制御回路は、前記レジスタの組を含む、
請求項１に記載の装置。

【請求項3】

前記ＰＬＬ設定ユニットは更に、基本入力／出力システム（ＢＩＯＳ）から、前記ターゲットＰＬＬ基準周波数を示す指示を受け取る、
請求項１又は２に記載の装置。

【請求項4】

前記ＰＤＩＶ制御回路は更に、前記決定されたＰＤＩＶ閾値を受け取る、
請求項１乃至３のうちいずれか一項に記載の装置。

【請求項5】

前記ＰＤＩＶ閾値に基づき前記ＰＤＩＶの動作を制御するために、前記ＰＬＬ設定ユニットは更に、
前記決定されたＰＤＩＶ閾値に対応するＰＤＩＶ値を決定し、
ＤＣＯ動作周波数を分割してターゲットＰＬＬ出力周波数を生成するように前記決定されたＰＤＩＶ閾値により前記ＰＤＩＶ制御回路を設定する、
請求項１乃至４のうちいずれか一項に記載の装置。

【請求項6】

前記ＰＬＬ設定ユニットは更に、前記ＰＤＩＶ閾値の設定完了を示す信号を生成する、
請求項１乃至５のうちいずれか一項に記載の装置。

【請求項7】

前記ＰＤＩＶ制御回路は、前記決定されたＰＤＩＶ閾値を、各々のＰＬＬに対応する複数組のレジスタに設定する、
請求項１乃至６のうちいずれか一項に記載の装置。

【請求項8】

前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶ閾値を決定するために、前記ＰＬＬ設定ユニットは、各々のターゲット基準周波数とそれらの対応するＰＤＩＶ閾値とをリストアップする変換表に基づき前記ＰＤＩＶ閾値を決定する、
請求項１乃至７のうちいずれか一項に記載の装置。

【請求項9】

前記ＰＬＬは、１つ以上のコンピューティングコアのためのＰＬＬ出力周波数を供給するよう構成される、
請求項１に記載の装置。

【請求項10】

前記ＰＬＬ設定ユニットは、前記ＰＤＩＶ閾値を指示するメッセージを受け取ることによって前記ＰＤＩＶ閾値を決定し、前記ＰＤＩＶ閾値は、前記最低ＤＣＯ発振周波数に関連した１のＰＤＩＶ値に対応する最小ＰＬＬレートＮを示す、
請求項９に記載の装置。

【請求項11】

前記ターゲットＰＬＬ基準周波数は、ＰＬＬ基準クロックリセットによって要求される基準クロック周波数を有する、
請求項９又は１０に記載の装置。

【請求項12】

前記ＰＤＩＶ閾値は、各々の基準クロック周波数及び対応するＰＤＩＶ閾値を相関させる変換表又は関数に従って、前記要求される基準クロック周波数に基づき決定される、
請求項１１に記載の装置。

【請求項13】

前記各々の基準クロック周波数及び前記対応するＰＤＩＶ閾値を相関させる前記関数は、前記最低ＤＣＯ発振周波数に対応し、該最低ＤＣＯ発振周波数は、ＤＣＯ動作のための周波数範囲の下端に対応する、
請求項１２に記載の装置。

【請求項14】

前記ＰＬＬ設定ユニットは更に、前記要求される基準クロック周波数及びターゲットＰＬＬ出力周波数に基づき、前記ＰＬＬのフィードバック分割器のためのＰＬＬ比率値を決定し、
前記ＰＬＬ設定ユニットは、前記決定されたＰＬＬ比率値により前記フィードバック分割器を設定する、
請求項１３に記載の装置。

【請求項15】

前記ＰＬＬ設定ユニットは更に、基本入力／出力システム（ＢＩＯＳ）に対して前記ＰＤＩＶ閾値の設定完了を示す信号を生成する、
請求項９乃至１４のうちいずれか一項に記載の装置。

【請求項16】

前記ＰＬＬ設定ユニットは更に、前記ＰＤＩＶ閾値の設定完了を示す指示を受け取る、
請求項１５に記載の装置。

【請求項17】

命令を有する１つ以上の非一時的なコンピュータ可読記憶媒体であって、
装置の１つ以上のプロセッサによる前記命令の実行時に、前記命令は、前記装置に、
ターゲットＰＬＬ基準周波数に基づき、デジタル制御される発振器（ＤＣＯ）及びＤＣＯ後の分割器（ＰＤＩＶ）を含む位相ロックループ（ＰＬＬ）の再設定を決定することと、
前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶのための閾値を決定し、前記ＰＤＩＶの動作が前記閾値に基づき制御されることと、
前記決定された閾値により、前記ＰＤＩＶへ結合されているＰＤＩＶ制御回路のレジスタの組を設定することと
を実行させ、
前記ターゲットＰＬＬ基準周波数に基づき前記閾値を決定することは、前記ＰＤＩＶがＤＣＯ周波数を分割しないように構成されるときに、前記ＤＣＯが最低ＤＣＯ発振周波数以上で作動することを確かにする最小整数値を決定することを有し、
前記最小整数値は、前記最低ＤＣＯ発振周波数を前記ターゲットＰＬＬ基準周波数で除算して、最も近い整数に切り上げたものである、
１つ以上の非一時的なコンピュータ可読記憶媒体。

【請求項18】

前記閾値を決定することは、１つ以上の基準クロック周波数及び１つ以上のＰＤＩＶ閾値を相関させる変換表又は関数に従って前記閾値を決定することである、
請求項１７に記載の１つ以上の非一時的なコンピュータ可読記憶媒体。

【請求項19】

前記変換表又は前記関数は、前記最低ＤＣＯ発振周波数に基づき決定される、
請求項１８に記載の１つ以上の非一時的なコンピュータ可読記憶媒体。

【請求項20】

実行時に、前記命令は、前記装置に、
前記ＰＤＩＶのための前記閾値に対応するＰＤＩＶ値と、前記ＰＬＬのフィードバック分割器のためのＰＬＬ比率とを決定することであり、前記ＰＤＩＶ値は、ターゲットＰＬＬ出力周波数を供給するようＤＣＯ動作周波数を分割するために使用される、ことと、
前記ＰＤＩＶ値により前記ＰＤＩＶを制御することと
を実行させる、
請求項１７乃至１９のうちいずれか一項に記載の１つ以上の非一時的なコンピュータ可読記憶媒体。

【請求項21】

実行時に、前記命令は、前記装置に、
前記ＰＬＬの再設定のための新しい基準周波数を示す指示を受け取ること
を実行させる、
請求項２０に記載の１つ以上の非一時的なコンピュータ可読記憶媒体。

【請求項22】

前記ＰＤＩＶのための前記閾値は、前記ＰＬＬの再設定より前に決定される、
請求項１７乃至１９のうちいずれか一項に記載の１つ以上の非一時的なコンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願］
本願は、２０１９年７月３１日付けで「TECHNIQUES IN PHASE-LOCK LOOP CONFIGURATION IN A COMPUTING DEIVE」との発明の名称で出願された米国特許出願第１６／５２８４３５号の優先権を主張するものである。

【0002】

［分野］
本発明の実施形態は、コンピューティングコアのオーバークロッキング及び他のコア動作に対する位相ロックループ（phase-lock loop，ＰＬＬ）の設定及び実現の技術分野に概して関係がある。

【背景技術】

【0003】

ここで与えられている背景の説明は、本開示の前後関係を一般的に提示することを目的とする。現在指名されている発明者の研究は、この背景の項目に記載されている範囲で、出願時に先行技術として適格ではない可能性のある説明の側面と同様に、本開示に対する先行技術として明示的も暗黙的にも認められない。本明細書で別段示されない限りは、この項目で記載されているアプローチは、本開示の特許請求の範囲に対する先行技術ではなく、本項目に含まれることによって先行技術であるとは認められない。

【0004】

高性能のコンピューティングデバイスは、しばしば、それらの基本クロックを増大させて対応する計算出力を高める能力を必要とする。例えば、基準クロックとも呼ばれる、コンピューティングデバイスのための基本クロックは、デバイスの計算出力を高めるために、より高い周波数で作動するようオーバークロックされることがある。これは、コンピューティングデバイスの特定の性能テストを実行する時に特に要求される。しかし、基準クロックのオーバークロッキングは、位相ロックループ（ＰＬＬ）及び／又は他の関連するコンポーネントをＰＬＬの動作周波数範囲外で作動させたり、及び／又は他の不利な条件に遭遇させたりする可能性がある。よって、信頼できるクロック周波数が、オーバークロッキング時には生成されないことがある。

【0005】

実施形態は、添付の図面とともに、以下の詳細な説明によって容易に理解されるだろう。この記載を簡単にするために、同じ参照符号は同じ構造的要素を示す。実施形態は、添付の図面の図において、限定としてではなく、例として表されている。

【図面の簡単な説明】

【0006】

【図1】様々な実施形態に従って、コンピューティングデバイス内の簡略化されたクロックシステムの例示的なブロック図を表す。

【図2】様々な実施形態に従って、簡略化された完全デジタルＰＬＬ（ＡＤＰＬＬ）の概略トポロジの例を表す。

【図3】様々な実施形態に従って、コンピューティングデバイスでのＰＬＬ設定のプロセスを容易にする動作フロー／アルゴリズム構造を表す。

【図4】様々な実施形態に従って、本明細書で記載される装置及び／又は方法を用いることができるコンピューティングシステムの例を表す。

【発明を実施するための形態】

【0007】

以下の詳細な説明では、本明細書の部分を形成する添付の図面が参照される。全体を通して、同じ参照符号は同じ部分を表す。また、図面は、実施され得る実施形態を実例として示す。理解されるべきは、他の実施形態が利用されてもよく、構造的又は論理的な変更が、本開示の範囲から逸脱せずに行われてもよい、ことである。従って、以下の詳細な説明は、限定の意味で理解されるべきではない。

【0008】

様々な動作が、複数の別個の動作又は操作として、つまり、請求されている対象を理解するのに最も役立つ様態で、記載され得る。しかし、記載の順序は、これらの動作が必ず順序に依存することを暗示するものとして解釈されるべきではない。特に、これらの動作は、提示の順序で実行されなくてもよい。記載されている動作は、記載されている実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてもよく、及び／又は記載されている動作は、更なる実施形態では省略されてもよい。

【0009】

本開示のために、「Ａ又はＢ」及び「Ａ及び／又はＢ」との語句は、（Ａ）、（Ｂ）又は（ＡとＢ）を意味する。本開示のために、「Ａ、Ｂ、又はＣ」及び「Ａ、Ｂ、及び／又はＣ」との語句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡとＢ）、（ＡとＣ）、（ＢとＣ）、又は（ＡとＢとＣ）を意味する。

【0010】

本明細書は、「実施形態において」又は「（複数の）実施形態において」との表現を使用することがあるが、これらの各表現は、同じ又は異なる実施形態の１つ以上を参照する。更に、本開示の実施形態に関連して使用される「有する」、「含む」、「備える」などの語句は、同義である。

【0011】

本明細書で使用されるように、「回路」との語句は、記載されている機能を提供する集積回路（例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、など）、ディスクリート回路、計算ロジック回路、パワーマネージメント、ＳＯＣ、プロセッサ、中央演算処理装置（ＣＰＵ）、グラフィクス処理ユニット（ＧＰＵ）、プロセッサ・オン・チップ（ＰＯＣ）、メモリ、又は入力／出力（ＩＯ）ポートを指しても、その部分であっても、あるいは、それらの任意の組み合わせを含んでもよい。いくつかの実施形態において、回路は、記載されている機能を提供するよう１つ以上のソフトウェア又はファームウェアモジュール又はプログラムを実行してもよい。いくつかの実施形態において、回路は、少なくとも部分的にハードウェアで動作可能なロジックを含んでもよい。「回路」、「コンポーネント」、及び「デバイス」は、本明細書で同義的に使用され得る。

【0012】

本明細書で使用される「コンピュータシステム」との用語は、あらゆるタイプの相互接続された電子デバイス、コンピュータデバイス、又はそれらのコンポーネントを指す。更に、「コンピュータシステム」及び／又は「システム」との用語は、互いに通信可能に結合されているコンピュータの様々なコンポーネントを指すことがある。更に、「コンピュータシステム」及び／又は「システム」は、互いに通信可能に結合されておりかつ計算及び／又はネットワーク資源を共有するよう構成されている複数のコンピュータデバイス及び／又は複数のコンピューティングシステムを指すことがある。

【0013】

「結合される」、「電子的に結合される」、「通信可能に結合される」、「接続される」、「電子的に接続される」、「通信可能に接続される」との用語は、それらの派生語ともに、本明細書で使用されている。「結合される」及び／又は「接続される」との用語は、２つ以上の要素が互いに直接的に物理的又は電気的に接していることを意味することができ、２つ以上の要素が互いに間接的に接しているが、依然として互いに協働又は相互作用することを意味することができ、かつ／あるいは、１つ以上の他の要素が、互いに結合されていると言われる要素の間に結合又は接続されることを意味することができる。「直接的に結合される」及び／又は「直接的に接続される」との用語は、２つ以上の要素が互いに直接的に接していることを意味することができる。「電子的に結合される」及び／又は「電子的に接続される」との用語は、２つ以上の要素が、１つ以上のビア、トレース、ワイヤ、ワイヤボンド、若しくは他のインターコネクト接続を通じて、無線通信チャネル若しくはリンクを通じて、及び／又は同様の方法で回路によって互いに接し得ることを意味することができる。

【0014】

反動回路設計及びプロセッシングの進歩により、集積回路（ＩＣ）デバイスに存在し得るパワーマネージメントユニットに対する要望が高まっている。ＰＬＬは、パワーマネージメントユニット又はそのサブユニットによって設定され得る。本明細書で使用されるように、「ＩＣ」との用語は、システム内のパワーマネージメントを行うパワーマネージメントユニット、ＳＯＣ、又は他の回路を指しても、その部分であっても、あるいは、それらの任意の組み合わせを含んでもよい。更なる詳細は、後ろの段落で説明されることになっている。

【0015】

本明細書の実施形態に対応する様々な図面において、信号は線により表されている、ことに留意されたい。いくつかの線は、制御信号による情報フロー方向を示すために、１つ以上の端部で矢印を有している。そのような指示は、限定であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すために、１つ以上の例示的な実施形態に関連して使用されている。設計ニーズ又は好みによって示されるように、提示されている信号は、いずれかの方向で伝わり、何らかの適切な他のタイプの信号スキームにより実装され得る１つ以上の信号を含むことができる。

【0016】

明細書の全体を通して、及び特許請求の範囲において、「接続される」との用語は、如何なる中間コンポーネント又はデバイスもなしで、コンポーネント及び／又はデバイスの間の電気的、機械的、又は磁気的な接続などの直接接続を意味する。「結合される」との用語は、１つ以上の受動的及び／又は能動的な中間コンポーネント又はデバイスを介した、コンポーネント及び／又はデバイスの間の電気的、機械的、又は磁気的な接続などの直接又は間接接続を意味する。「１つの」（a若しくはan）又は「前記」（the）は、複数参照を含むことがある。「～において」（in）の意味は、「～の中」（in）及び「～の上」（on）を含む。

【0017】

実施形態のために、本明細書の様々な回路及びロジックブロック内のトランジスタは、金属酸化膜半導体（ＭＯＳ）トランジスタ又はそれらの派生物であり、ＭＯＳトランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む。トランジスタ及び／又はＭＯＳトランジスタの派生物は、Ｔｒｉ－Ｇａｔｅトランジスタ及び薄膜電界効果トランジスタ（ＦｉｎＦＥＴ）、ゲート・オール・アラウンド（gate-all-around）円筒型トランジスタ、トンネルＦＥＴ（ＴＦＥＴ）、平方（square）ワイヤ、若しくは矩形リボン（rectangular ribbon）トランジスタ、強誘電トランジスタ（ＦｅＦＥＴ）、又はカーボンナノチューブ若しくはスピントロニクスデバイスのようなトランジスタ機能を実装する他のデバイスを含んでもよい。ＭＯＳＦＥＴの対称なソース及びドレイン端子は、同一の端子であり、本願では交換可能に使用される。ＴＦＥＴは、他方で、非対称なソース及びドレイン端子を有する。他のトランジスタ、例えば、バイポーラ接合トランジスタ（ＢＪＴ）ＰＮＰ／ＮＰＮ、相補型ＭＯＳ（ＣＭＯＳ）、Ｂｉ－ＣＭＯＳ（ＢｉＣＭＯＳ）、などは、本開示の範囲から逸脱せずに使用されてもよい。本開示を簡単にするために、ＭＯＳ、ＣＭＯＳ制御チップ、ｐ型ＭＯＳ（ＰＭＯＳ）、及びｎ型ＭＯＳ（ＮＭＯＳ）のみが明細書で記載される。

【0018】

高性能のコンピューティングデバイスは、しばしば、それらの基本クロックを増大させて対応する計算出力を高める能力を必要とする。しかし、基準クロックのオーバークロッキングは、位相ロックループ（ＰＬＬ）をその動作周波数範囲外で作動させたり、及び／又は他の不利な条件に遭遇させたりする可能性がある。その結果、信頼できない及び／又はロックされていない基準クロック周波数が生じることがある。本明細書の様々な実施形態は、コンピューティングコア及びプロセッサへ広い範囲にわたって複数の又は連続した基準クロック周波数を供給するためのＰＬＬの設定及び実現と、他の関連する利点とのための方法、装置、及びシステムについて記載する。ＰＬＬのデジタル制御される発振器（digitally-controlled oscillator，ＤＣＯ）後の分割器は、専用のターゲット基準クロックに対応する専用のポスト分割器閾値により設定され得る。

【0019】

図１は、様々な実施形態に従って、コンピューティングデバイス（以下、「コンピューティングデバイス１００」）における簡略化されたクロックシステムの例示的なブロック図を表す。コンピューティングデバイス１００は、例えば、携帯電話機、ラップトップコンピュータ、ウルトラブック、タブレット、デスクトップコンピュータ、サーバ、マルチアクセスエッジコンピューティング（multi-access edge computing，ＭＥＣ）システム、などであってよい。コンピューティングデバイス１００は、１つ以上のプロセッサ、１つ以上の中央プロセッサコア（central processor cores，ＣＰＵ）、１つ以上のアプリケーションプロセッサ、１つ以上のグラフィクス処理ユニット（graphics processing units，ＧＰＵ）、１つ以上の縮小命令セットコンピューティング（reduced instruction set computing，ＲＩＳＣ）プロセッサ、１つ以上のエイコーン（Acorn）ＲＩＳＣマシン（ＡＲＭ）プロセッサ、１つ以上の複数命令セットコンピューティング（complex instruction set computing，ＣＩＳＣ）プロセッサ、１つ以上のＤＳＰ、１つ以上のＦＰＧＡ、１つ以上のＡＳＩＣ、１つ以上のマイクロプロセッサ若しくはコントローラ、又はそれらの任意の適切な組み合わせを含んでもよい。図１は、実例としてプロセッサ１０２を示す。

【0020】

プロセッサ１０２は、コア領域で１つ以上のコア１０４を有してもよい。各コアは、クロック分配回路１０６によりコアへのクロック信号を受信し得る。クロック分配回路１０６は、ＰＬＬ１０８から入来するクロック信号を受信する。ＰＬＬ１０８の動作周波数は、直接接続又はインターコネクト１１２を介してＰＬＬ設定ユニット１１０によって設定され得る。ＰＬＬ設定に関する更なる詳細は、図２に関連して後述される。いくつかの実施形態において、プロセッサ１０２は、１つ以上のコア領域１１４及び非コア領域１１６を含んでもよい。コア領域は、１つ以上のコア１０４及び／又は１つ以上のグラフィクスエンジン（図示せず。）を含んでもよい。各コア１０４及び／又は１つ以上のグラフィクスエンジンは、インターコネクト１１２へ結合され得る。ＰＬＬ設定ユニット１１０は、ＰＬＬ１０８とともに非コア領域１１６に置かれ得る。ＰＬＬ設定ユニット１１０及びＰＬＬ１０８もインターコネクト１１２へ結合され得る。

【0021】

いくつかの実施形態において、各コア１０４は、その対応するＰＬＬ１０８によって生成されたその専用のクロック信号を有することができ、各クロック信号は異なってよい。いくつかの他の実施形態においては、全てのコア１０４は、同じクロック周波数の同じクロック信号を有してもよい。

【0022】

いくつかの実施形態において、クロック分配回路１０６は、ＰＬＬ１０８～クロック信号を受信し、それをコア１０４の様々な機能ブロックにわたって分配するよう構成され得る。クロック分配回路１０６が更なる１つ以上の分周器を含む場合には、クロック分配回路１０６は、特定の機能ユニットブロックへの分配のために実行動作周波数を低減したり、かつ／あるいは、入来するクロック信号を機能ブロックに分配したりすることができる。

【0023】

非コア領域は、メモリ（図示せず。）を制御するメモリコントローラ１１８などの非コアコンポーネントを含んでもよい。メモリは、オフプロセッサ若しくはオフチップコンポーネントであるシステムメモリ、又はプロセッサ１０２のメモリであってよい。メモリは、様々なランダムアクセスメモリ（ＲＡＭ）、例えば、静的ＲＡＭ、動的ＲＡＭ（ＤＲＡＭ）、ゼロキャパシタＲＡＭ、ＳＯＮＯＳ、埋め込みＤＲＡＭ（ｅＤＲＡＭ）、拡張データ出力（ＥＤＯ）ＲＡＭ、ダブルデータレート（ＤＤＲ）ＲＡＭ、抵抗性ＲＡＭ（ＲＲＡＭ）、などを含んでもよい。メモリはまた、リードオンリーメモリ（ＲＯＭ）（例えば、マスクＲＯＭ、プログラマブルＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、など）、フラッシュメモリ、及び任意の他の適切なメモリを含んでもよい。メモリは、少なくとも部分的に、プロセッサ１０２、ＰＬＬ設定ユニット１１０、又はコンピューティングデバイス１００の他のエンティティ（例えば、基本入力／出力システム（ＢＩＯＳ））によって実行されるときに、プロセッサ１０２、ＰＬＬ設定ユニット１１０、コンピューティングデバイス１００の他のエンティティに、本明細書で記載される実施形態に従って様々な動作を実行するよう命令する、又はそのような動作を実行させるデータ及びコンピュータ可読命令を記憶するために使用されてもよい。コンピューティングデバイス１００はまた、ディスクドライブ、ネットワークインターフェースコントローラ、１つ以上のインターフェースユニット１２０を介してオフチップ及び／又は外部デバイスを結合する入力／出力（Ｉ／Ｏ）デバイスインターフェース、又は他の同様のインターフェースを含むが、これらに限られない様々なオフチップデバイスを含んでもよい。インターフェースユニット１２０は、プロセッサ１０２のコンポーネントがオフチップコンポーネント又はデバイスと通信すること又はそれと電気的に結合されることを可能にし得る。

【0024】

図２は、様々な実施形態に従って、簡略化された完全デジタルＰＬＬ（all-digital PLL，ＡＤＰＬＬ）２００（以下、「ＡＤＰＬＬ２００」）の例示的な概略トポロジを表す。ＡＤＰＬＬ２００は、図１のＰＬＬ１０８と同じか又は実質的に同様である。「ＡＤＰＬＬ２００」及び「ＰＬＬ２００」は、本開示を通じて同義的に使用される。ＡＤＰＬＬ２００はＩＣなどであってよい。ＡＤＰＬＬ２００は、後述されるデジタルデバイスの組を含んでもよい。ＡＤＰＬＬ２００は、離散的な周波数バンドの範囲で発振する能力を備えているデジタル制御型発振器（digitally-controlled oscillator，ＤＣＯ）２０２を含んでよい。一例で、周波数バンドの範囲は、最新のＣＰＵクロッキングについては１６００ＭＨｚから３０００ＭＨｚ超であり得る。よって、ＤＣＯ２０２は、最低動作周波数を有することがある、ＤＣＯ２０２は、それが最低動作周波数を下回るＤＣＯ周波数で作動するようセットされる場合には、適切に機能しない可能性がある。同様に、ＤＣＯ２０２は、最大動作周波数を有することができ、ＤＣＯ２０２は、それが最大動作周波数を上回るＤＣＯ周波数で作動するようセットされる場合には、適切に機能しない可能性がある。ＡＤＰＬＬ２００はまた、ＤＣＯ後の（ポストＤＣＯ）分割器（post DCO divider，ＰＤＩＶ）２０４を含んでもよい。ＰＤＩＶは、ＰＤＩＶ出力周波数がターゲット周波数で、又はターゲット周波数範囲内で作動することができるように、ＤＣＯ出力周波数を分割するために使用され得る。ＰＤＩＶは、ＤＣＯ周波数をより低いＰＬＬ出力周波数に分割するように１（分割なし）、２、４、８、及び他の整数の設定を有してもよい。ロックされたＰＬＬ出力周波数は、図１の１つ以上のコア１０４のためのクロック周波数として使用され得る。

【0025】

ＰＤＩＶ設定は、通常は、ＰＤＩＶによって実行されるＤＣＯ動作周波数の分割を示すＰＤＩＶ値と関連付けられる。ＰＤＩＶ値は、ターゲットＰＬＬ出力周波数を生成するためにどのようにＤＣＯ周波数を分割すべきかを示すよう設定され得る。例えば、ＰＤＩＶ値は、ＡＤＰＬＬ２００で１、２、４又は８であってよい。ＰＤＩＶ２０４は、ＰＤＩＶ制御回路を含んでも、又はそれによって制御されてもよく、ＰＤＩＶ制御回路は、ＰＤＩＶ２０４のための適切な設定を構成するように、バス制御２２０によって指示される。いくつかの実施形態において、ＰＤＩＶ制御回路は、ＰＤＩＶ２０４の部分であっても、ＰＤＩＶ２０４とは別個の回路であっても、又はＰＬＬ設定ユニット２１８の部分であってもよい。実施形態において、特定の条件下で（例えば、決定されたＰＬＬ基準周波数により）、ＰＤＩＶは、ＤＣＯ周波数がＤＣＯの最低動作又は発振周波数より下がらないような値で設定されてもよい。ＰＤＩＶ閾値に関する更なる詳細は、後述される。

【0026】

一例で、ＤＣＯ周波数が２０００ＭＨｚにセットされ、ターゲットＰＬＬ出力周波数が２０００ＭＨｚである場合には、ＰＤＩＶ設定は１であることができる。ターゲットＰＬＬ出力周波数が１０００ＭＨｚであるとき、ＤＣＯ周波数は２０００ＭＨｚに依然としてセットされ得、ＰＤＩＶ値は、１０００ＭＨｚのターゲットＰＬＬ出力周波数を供給するために２であるようセットされる。いくつかの実施形態において、ターゲットＰＬＬ出力周波数が１８００ＭＨｚであり、現在のＤＣＯ周波数が２０００ＭＨｚである場合に、ＰＤＩＶ値は１にセットされ得、ＡＤＰＬＬ２００は、更に詳細に後述される粗同調２０６及び／又は微同調プロセスにより、ＤＣＯ周波数を１８００ＭＨｚに調整し得る。正確なＰＬＬ出力周波数の取得は、少なくとも部分的に、ＤＣＯ２０２のための適切な周波数バンドを選択ことに依存する。ＤＣＯ２０２の周波数バンドの選択は、粗同調（coarse tuning）２０６と呼ばれる。周波数バンドを選択するためのＤＣＯ２０２への入力値は、粗同調値と呼ばれる。例えば、ＤＣＯ２０２は、７ビット粗同調制御によって選択され得る１２８０個の可能な周波数バンドを有してよい。微同調（fine-tuning）プロセスは、後述されるべきいくつかのコンポーネントブロックを含むＰＬＬフィードバックループによるチューニングプロセスを指し得る。

【0027】

ＰＬＬフィードバックループ内のこれらのコンポーネントのブロックのうちの２つは、デジタルループフィルタ２０８及び時間－デジタル変換器（time-to-digital converter，ＴＤＣ）２１０である。これらは、ＡＤＰＬＬ２００のフィードバック及び制御ループの部分である。ＴＤＣは、適切な処理後のフィードバックループからのＰＬＬフィードバッククロック２１２と基準信号との間の時間差を決定するために使用され得る。ＴＤＣ２１０は、ＤＣＯ周波数を微調整してターゲットＰＬＬ出力周波数を供給するために、２つの入力信号間の位相差を測定し得る。基準信号２１４は、ターゲットＰＬＬ周波数を供給するようＡＤＰＬＬ２００を助ける基本周波数又は基本クロックと呼ばれる。ＰＬＬは、様々な周波数でクロック信号をコア１０４へ供給し得る。コア１０４は、通常のクロック周波数では通常モードで作動し、高クロック周波数ではターボモードで作動し、あるいは、低クロック周波数では電力節約／スロットリングモードで作動し得る。動作周波数／クロックは、基準クロックと比較した比率を保持することができ、この比率は、周波数比又はクロック周波数比と呼ばれ得る。ＴＤＣ２１０及びデジタルループフィルタ２０８は一緒に、基準信号２１４とフィードバッククロック２１２との間の時間差を決定し、その差を制御信号に変換して、ＤＣＯ２０２を微調整してターゲットＰＬＬ出力周波数を供給し得る。

【0028】

フィードバッククロック２１２は、フィードバック分割器２１６の出力クロック周波数である。フィードバック分割器２１６は、フィードバック分割比に基づきＰＬＬ出力周波数を分割することができ、それにより、出力されたフィードバッククロック２１２は、基準信号２１４と比較され得る。フィードバック分割比は、フィードバック分割器２１６によって実行されるＰＬＬ出力周波数の分割を指示するようＰＬＬ比Ｎと呼ばれ得る。Ｎは：

Ｎ＝ターゲットＰＬＬ出力周波数÷基準周波数 （式１）

に基づき決定され得る。次いで、フィードバッククロック２１２の周波数は：

フィードバッククロック周波数＝ＰＬＬ出力周波数÷Ｎ （式２）

に基づき決定され得る。フィードバッククロック２１２は、ＡＤＰＬＬ２００がターゲットＰＬＬ出力周波数でロックされる場合に、基準周波数２１４と等しくなる、ことに留意されたい。また、ＡＤＰＬＬ２００がターゲットＰＬＬ出力周波数でロックされる場合に、式２のＰＬＬ出力周波数は、式１のターゲットＰＬＬ出力周波数に等しい。いくつかの実施形態において、ＰＤＩＶ２０４からの及び／又はクロック分配回路１０６からの出力周波数は、フィードバック分割器２１６にフィードするために使用されてもよい。このＰＬＬフィードバックループは、正確なターゲットＰＬＬ出力周波数をコア１０４へ供給するようにＰＬＬ出力周波数の微調整を実行し得る。この微調整プロセスはまた、ジッタ、温度ドリフト、及び他の因子を考慮するようＰＬＬ出力周波数を安定化させるために実行されてもよい。

【0029】

実施形態において、ＰＬＬ比Ｎは、設定ユニット２１８によって設定され得る。ＰＬＬ比Ｎは、ＤＣＯ２０２がその適切な周波数範囲内で、特に、その発振周波数範囲の下端で作動することを確かにするために、特定の基準周波数及び選択されたＰＤＩＶ値に基づき決定され得る。ＰＬＬ比率閾値は、最小ＰＬＬ比率値と呼ばれてもよく、これにより、ＰＤＩＶは、特定の基準周波数に対応する１にセットされ得、一方、ＤＣＯ２０２は、その最低発振周波数で又はそれより高い周波数で作動することができる。そのような閾値は、ＰＤＩＶ閾値と呼ばれ得る。これは、ＰＤＩＶ２０４のＰＤＩＶ値を導出するために使用され得る。更に、ＰＤＩＶ閾値は：

ＰＤＩＶ閾値＝ＤＣＯ＿ｍｉｎ＿ｆｒｅｑ÷基準周波数 （式３）

に基づき決定され得る。ここで、ＤＣＯ＿ｍｉｎ＿ｆｒｅｑは、所与のＤＣＯの最低発振周波数である。ＰＤＩＶ値は、ＰＤＩＶ閾値及びＰＬＬ比Ｎに基づき決定され得る。いくつかの実施形態において、ＰＤＩＶ値は、表１に基づき決定されてもよく、式１に基づいたＰＬＬ比Ｎは、ＰＤＩＶ閾値と比較されるべきである。

【表1】

【0030】

第１の例としての、図２に基づいたＰＬＬ実装では、１００ＭＨｚの基準信号がＡＤＰＬＬ２００に給電するために使用され、ＤＣＯ２０２は、１６００ＭＨｚの最低発振周波数を有している。設定ユニット２１８は、ＤＣＯ２０２が式３に基づいて１６００ＭＨｚ以上で作動することができることを確かにするために、１６のＰＤＩＶ閾値を決定し得る。１７００ＭＨｚのターゲットＰＬＬ出力周波数のために、フィードバック分割器２１６のためのＰＬＬ比Ｎは、式１に基づいて１７であるよう決定され得る。つまり、１７００ＭＨｚ÷１００ＭＨｚ＝１７である。次いで、決定されたＰＬＬ比Ｎ＝１７を１６のＰＤＩＶ閾値と比較する。Ｎ＝１７は１６のＰＤＩＶ閾値よりも大きいので、ＰＤＩＶは１であるよう設定され、ＤＣＯ動作周波数は、１７００ＭＨｚであるよう設定され得る。ロックされたＰＬＬ出力周波数は１７００ＭＨｚであるべきである。

【0031】

第２の例としての、図２に基づいたＰＬＬ実装では、１６０ＭＨｚの基準信号がＡＤＰＬＬ２００に給電するために使用され、ＤＣＯ２０２は、１６００ＭＨｚの最低発振周波数を有している。設定ユニット２１８は、ＤＣＯ２０２が式３に基づいて１６００ＭＨｚ以上で作動することができることを確かにするために、１０のＰＤＩＶ閾値を決定し得る（１６００ＭＨｚ÷１６０ＭＨｚ＝１０）。８００ＭＨｚのターゲットＰＬＬ出力周波数のために、フィードバック分割器２１６のためのＰＬＬ比Ｎは、式１に基づいて５であるよう決定され得る。つまり、８００ＭＨｚ÷１６０ＭＨｚ＝５である。次いで、決定されたＰＬＬ比Ｎ＝５を１０のＰＤＩＶ閾値と比較する。Ｎ＝５はＰＤＩＶ閾値１０よりも小さく、（ＰＤＩＶ閾値／２）に等しいので、ＰＤＩＶは２であるよう設定され、ＤＣＯ動作周波数は、１６００ＭＨｚであるよう設定され得る。ロックされたＰＬＬ出力周波数は８００ＭＨｚであるべきである。

【0032】

第３の例としての、図２に基づいたＰＬＬ実装では、８０ＭＨｚの基準信号がＡＤＰＬＬ２００に給電するために使用され、ＤＣＯ２０２は、１６００ＭＨｚの最低発振周波数を有している。設定ユニット２１８は、ＤＣＯ２０２が式３に基づいて１６００ＭＨｚ以上で作動することができることを確かにするために、２０のＰＤＩＶ閾値を決定し得る（１６００ＭＨｚ÷８０ＭＨｚ＝２０）。４００ＭＨｚのターゲットＰＬＬ出力周波数のために、フィードバック分割器２１６のためのＰＬＬ比Ｎは、式１に基づいて５であるよう決定され得る。つまり、４００ＭＨｚ÷８０ＭＨｚ＝５である。次いで、決定されたＰＬＬ比Ｎ＝５を２０のＰＤＩＶ閾値と比較する。Ｎ＝５は（ＰＤＩＶ閾値／４）に等しいので、ＰＤＩＶは４であるよう設定され、ＤＣＯ動作周波数は、１６００ＭＨｚであるよう設定され得る。ロックされたＰＬＬ出力周波数は４００ＭＨｚであるべきである。

【0033】

実施形態において、ＰＤＩＶ閾値が決定されると、対応するＰＤＩＶ値は、ＰＬＬ基準周波数、ＰＬＬ比Ｎ、などの他の因子を考慮して、上述されたようにＰＤＩＶ閾値に基づき導出され得る。ＰＤＩＶの決定は、ＰＤＩＶ制御回路とともに、ＰＬＬ設定ユニット２１８によって実行され得る。いくつかの実施形態において、少なくとも部分的にＰＤＩＶ閾値に基づき対応するＰＤＩＶを選択するためのモジュール又は回路は、ＰＬＬ設定ユニット２１８内で、又はＰＬＬ設定ユニット２１８とともに実装され得る。

【0034】

上記の例を更に詳しく述べると、表２は、１６００ＭＨｚの最低ＤＣＯ発振周波数で、各々のターゲットＰＬＬ基準周波数範囲に対応するＰＤＩＶ閾値の例を表す。

【表2】

【0035】

基準クロックのオーバークロッキングのテーマの例において、通常の基準周波数２１４が１００ＭＨｚであり、ＤＣＯ２０２が１６００ＭＨｚの最低動作周波数を有しているとの上記の想定を続ける。ＰＤＩＶ閾値は、式３に基づいて、１６である。１５００ＭＨｚのターゲットＰＬＬ出力周波数について、フィードバック分割器のためのＰＬＬ比Ｎは１５であり、ＰＤＩＶ値は２である。ＤＣＯ２０２は、１５００ＭＨｚのＰＬＬ出力周波数を供給するよう３０００ＭＨｚで作動する。次いで、基準周波数がオーバークロッキングのために４００ＭＨｚを目標とする場合には、フィードバック分割比が１５であるから、出力されるＰＬＬ周波数は４００ＭＨ×１５＝６０００ＭＨｚになり得る。ＰＤＩＶはオーバークロッキングの前に２であるということで、ＤＣＯ周波数は６０００ＭＨｚ×２＝１２，０００ＭＨｚである必要がある。これは、ＤＣＯ動作範囲から大きく外れることになる。よって、ＰＤＩＶ閾値は、４００ＭＨｚのターゲット基準周波数に適応するよう再設定される必要がある。例えば、ＰＤＩＶ閾値は、式１に従って、４００ＭＨｚのターゲット基準周波数に基づいて、４に再設定される。ＰＬＬ比Ｎが１５のままであり、このとき、Ｎ＝１５＞４のＰＤＩＶ閾値である一方で、ＰＤＩＶ値は１にセットされ得、ＤＣＯ動作周波数は、１２，０００ＭＨｚのＤＣＯ周波数を必要とする代わりに、６０００ＭＨｚのＰＬＬ出力周波数を供給するよう６０００ＭＨｚであることができる。従って、新しいＰＬＬ基準周波数を適用するときにＰＤＩＶ閾値を再設定することは有益である。

【0036】

いくつかの実施形態において、ＰＬＬ設定ユニット２１８は、ターゲット基準周波数に基づいてＰＤＩＶ閾値を設定するために使用され得る。ＰＬＬ設定ユニット２１８は、図１のＰＬＬ設定ユニット１１０と同じであるか又はそれと実質的に類似し得る。ＰＬＬ設定ユニット２１８は、ＡＤＰＬＬ２００の部分であってもなくてもよい。例えば、ＰＬＬ設定ユニット２１８は、ターゲットＰＬＬ出力周波数を供給するようにターゲット基準周波数に適応するようＰＤＩＶ値及びフィードバック分割器２１６でＰＤＩＶを更に設定してもよい。制御信号及び／又はバスは、図２では太線矢印で表されており、非バス接続／結合は、通常の線で表されいる、ことに留意されたい。これに関する更なる詳細は、図３に関連して後述される。

【0037】

図３は、様々な実施形態に従って、コンピューティングデバイスのＰＬＬ設定ユニット１１０／２１８によるＰＬＬ設定のプロセスを容易にする動作フロー／アルゴリズム構造３００を表す。動作フロー／アルゴリズム構造３００は、ＰＬＬ設定ユニット１１０／２１８又はその回路によって実行され得る。

【0038】

動作フロー／アルゴリズム構造３００は、３１０で、ターゲット基準クロック又は周波数に対応する指示を受け取ることを含んでよい。ターゲット基準クロックは、１つ以上のコア１０４をクロック制御するためのＰＬＬ出力周波数を生成することに対応し得る。指示は、本明細書の様々な実施形態に従って、ターゲット基準周波数又はターゲット基準周波数に基づき導出されたＰＤＩＶ閾値を示し得る。ＰＤＩＶ閾値の導出は、表２に類似したルックアップテーブル（ＬＵＴ）に基づいてもよい。指示は、コンピューティングデバイス１００のＢＩＯＳによって伝送されてもよい。指示は、ＰＬＬの基準クロックを変更する要求によってトリガされてもよい。

【0039】

動作フロー／アルゴリズム構造３００は、３２０で、ターゲットＰＬＬ基準クロック／周波数に対応する指示に基づいてＰＤＩＶ閾値を決定することを更に含んでもよい。ＰＤＩＶ閾値の決定は、少なくとも、最低ＤＣＯ発振周波数及びターゲット基準周波数に基づいても、又はそれらに対応していてもよい。指示が既にＰＤＩＶ閾値を含む場合に、その値は動作３２０で直接使用されてもよい。この実施形態では、ＢＩＯＳは、ターゲット基準クロックを、対応するＰＤＩＶ閾値に変換してもよい。指示が単にターゲット基準クロックを示すだけである場合には、ターゲット基準クロックは、図２に関連して、表２に類似したＬＵＴ及び／又は図３に類似している特定の関数若しくは式に基づいて、ＰＤＩＶ閾値を決定するために使用され得る。ターゲット基準周波数からＰＤＩＶ閾値へのそのような変換は、ＰＬＬ設定ユニット１１０／２１８によって実行され得る。ＰＬＬ設定ユニット１１０／２１８は、ＬＵＴ及び／又は適切な関数／式を記憶し得る。代替的に、コンフィグレーション情報が、コンピューティングデバイス１００内の異なるメモリに記憶されてもよい。そのような決定は、少なくとも部分的に最低ＤＣＯ周波数及び基準クロックに基づいてもよい。

【0040】

動作フロー／アルゴリズム構造３００は、３３０で、決定されたＰＤＩＶ閾値によりＰＤＩＶ制御回路を設定することを更に含んでもよい。いくつかの実施形態において、ＰＤＩＶ制御回路は、ＰＤＩＶ２０４の部分であっても又はそれに接続されてもよく、あるいは、ＰＤＩＶ制御回路は、ＰＬＬ設定ユニット２１８の部分であっても又はそれに接続されてもよい。更に、ＰＤＩＶ制御回路は、ＰＤＩＶ閾値を設定するために使用されるべきレジスタの組を含んでもよい。よって、ＰＤＩＶ制御回路は、決定されたＰＤＩＶ閾値によりレジスタの組を設定及び／又は上書きし得る。基準クロックを変更するイベントより前に、レジスタの組は既に、１つ以上のコアの現在の基準クロックに対応する現在のＰＤＩＶ閾値により設定されてもよい。そのような状況で、レジスタの組は再設定され得る。

【0041】

実施形態において、ＰＬＬ設定ユニット２１８は、式１に基づいてフィードバック分割器２１６のためのＰＬＬ比Ｎを決定し得る。ＰＬＬ設定ユニット２１８は、ＤＣＯ２０２がその最低動作周波数以上で作動することを確かにするために、決定されたＰＬＬ比率値によりフィードバック分割器２１６を更に設定し得る。

【0042】

いくつかの実施形態において、ＰＬＬ設定ユニット２１８は、決定されたＰＬＬ比Ｎ及びＰＤＩＶ閾値に基づきＰＤＩＶ値を決定し得る。ＰＬＬ設定ユニット２１８は、ターゲットＰＬＬ出力周波数を供給するためにＰＤＩＶ値によりＰＤＩＶ制御回路を更に設定し得る。

【0043】

実施形態において、１つ以上のＡＤＰＬＬのためにＰＤＩＶ閾値を設定するひと組以上のレジスタが存在してもよい。よって、各々のＡＤＰＬＬに対応する各ＰＤＩＶ制御回路は、決定されたＰＤＩＶにより夫々設定され得る。いくつかの他の実施形態においては、コンピューティングデバイス１００のＰＬＬの一部又は全ては、共有されたＰＤＩＶ制御回路によりＰＤＩＶ閾値を設定するひと組のレジスタを共有してもよい。

【0044】

いくつかの実施形態において、ＰＤＩＶ回路による新たに決定されたＰＤＩＶ閾値の設定の完了時に、ＰＬＬ設定ユニット１１０／２１８は、ＰＤＩＶ閾値設定の完了する示すようメッセージ／信号を生成して、ＢＩＯＳへ送ってもよい。

【0045】

実施形態において、新たに決定されたＰＤＩＶ閾値がＰＤＩＶ回路に設定されると、ＡＤＰＬＬ２００は、ターゲット基準クロック周波数をセットし、フィードバック分割器、ＰＤＩＶ、基準周波数、ＤＣＯ動作周波数、などのようなＰＬＬの残りを設定するよう処理を行ってもよい。このアプローチでは、ＰＤＩＶ閾値は設定可能であるが、ＰＬＬリセットプロセス中にオン・ザ・フライで設定されない。これにより、ＰＬＬロックを失う潜在的なリストは回避され得る。そのようなＰＬＬリセットプロセスにおいて、粗同調、微同調、又はそれらの組み合わせは、ターゲットＰＬＬ出力周波数、又はターゲットＰＬＬ出力周波数に近いＰＬＬ出力周波数でＰＬＬをロックするために使用されてもよい。本明細書で開示されている様々な実施形態によれば、ＰＬＬは、例えば、５０ＭＭＨｚから６００ＭＨｚまでといった、広い範囲において、事実上如何なる基準クロック周波数も供給することができる。

【0046】

ＰＬＬ設定のための上記の実施形態の全ては、ＡＤＰＬＬに限られない、ことに留意されたい。本明細書の実施形態の全て又は一部は、アナログＰＬＬ、又は他の同様のタイプのデジタルＰＬＬに実装可能である。

【0047】

図４は、様々な実施形態に従って、本明細書で記載されている装置及び／又は方法（例えば、コンピューティングデバイス１００、ＡＤＰＬＬ２００、ＰＬＬ設定ユニット１１０／２１８、など）を用い得る例示的なコンピューティングシステム４００を表す。いくつかの実施形態において、コンピューティングシステム４００は、ＳＯＣの部分であっても又はそれによって実装されてもよい。示されるように、コンピューティングシステム４００は、コンピューティングユニット４０２、システム制御ユニット４０４、及びシステム４００と提携しているいくつかの他のデバイスを含み得る。コンピューティングユニット４０２は、１つ以上のプロセッサ４０６（１つのみ図示。）を含んでよい。様々な実施形態において、１つ以上のパワーマネージメントユニット４１８は、ＰＬＬ設定ユニット１１０／２１８と同じであっても若しくはそれと実質的に類似していても、又はそれを含んでもよい。各プロセッサは、コア１０４と同じであっても又はそれと実質的に類似していてもよい１つ以上のプロセッサコアを含んでもよい。コンピューティングユニット４０２は、フラッシュメモリ４０８を含んでもよい。ＰＬＬ設定方法は、フラッシュメモリ４０８に記憶され得る。様々な実施形態において、少なくとも１つの通信チップ４１０は、１つ以上のプロセッサ４０６へ物理的にかつ電気的に結合されてもよい。更なる実施においては、通信チップ４１０は、１つ以上のプロセッサ４０６の部分であってもよい。グラフィクスプロセッサ４１２は、１つ以上のプロセッサ４０６へ物理的にかつ電気的に結合されてもよい。更なる実施においては、グラフィクスプロセッサ４１２は、１つ以上のプロセッサ４０６の部分であってもよい。

【0048】

様々な実施形態において、システム制御ユニット４０４は、システム４００内の個々のコンポーネントをモニタ及び制御し得る。これらのコンポーネントは、コンピューティングユニット４０２、スクリーンディスプレイ４１４（例えば、非タッチスクリーンディスプレイ又はタッチスクリーンディスプレイ）、スピーカ４１６、パワーマネージメントユニット４１８、ストレージデバイス４２０（例えば、ハードディスクドライブ（ＨＤＤ））、１つ以上のアンテナ４２２、デジタル信号プロセッサ（図示せず。）、暗号プロセッサ（図示せず。）、ディスプレイ（図示せず。）、バッテリ（図示せず。）、オーディオコーデック（図示せず。）、ビデオコーデック（図示せず。）、グローバルポジショニングシステム（ＧＤＰ）デバイス（図示せず。）、コンパス（図示せず。）、加速度計（図示せず。）、ジャイロスコープ（図示せず。）、カメラ（図示せず。）、及び大容量記憶デバイス（例えば、ハードディスクドライブ、ソリッドステートドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ））（図示せず。）、自動車システムのエンジン（図示せず。）、などを含むが、これらに限られない。様々な実施形態において、プロセッサ４０６は、ＳＯＣを形成するよう他のコンポーネントと同じダイに集積されてもよい。

【0049】

様々な実施形態において、システム４００は、印刷回路基板（ＰＣＢ）を含んでもよい。これらの実施形態については、システム制御ユニット４０４、フラッシュメモリ４０８、通信チップ４１０、グラフィクスプロセッサ４１２、及びパワーマネージメントユニット４１８がそれに配置されてもよい。代替の実施形態においては、様々なコンポーネントは、ＰＣＢの利用なしで結合されてもよい。

【0050】

様々な実施形態において、システム４００は、医療診断、手術、又は他の関連する器具の部分として又はそれによって実装されてもよい。

【0051】

いくつかの非限定的な例は、次の通りである。次の例は、更なる実施形態に関係があり、それらの例の詳細は、上記の１つ以上の実施形態においてどこでも使用されてもよい。次の例のいずれかは、本明細書で説明されているいずれかの他の例又はいずれかの実施形態と組み合わされてもよい。

【0052】

例１は、位相ロックループ（phase lock loop，ＰＬＬ）を制御する装置であって、
前記ＰＬＬにおいて結合されている、デジタル制御される発振器（digitally-controlled oscillator，ＤＣＯ）及びＤＣＯ後の分割器（post-DCO divider，ＰＤＩＶ）と、
前記ＰＤＩＶへ結合されており、ターゲットＰＬＬ基準周波数に対応するＰＤＩＶ閾値を決定するＰＬＬ設定ユニットであり、前記ＰＤＩＶ閾値は、前記ＰＤＩＶを設定することに対応する、前記ＰＬＬ設定ユニットと、
前記ＰＬＬ設定ユニット及び前記ＰＤＩＶへ結合されており、前記決定されたＰＤＩＶ閾値によりレジスタの組を設定するＰＤＩＶ制御回路と
を有する装置である。

【0053】

例２は、例１及び／又は本明細書のその他の例の装置であって、前記ＰＤＩＶ制御回路が前記レジスタの組を含む、装置である。

【0054】

例３は、例１及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが前記レジスタの組を含む、装置である。

【0055】

例４は、例１及び／又は本明細書のその他の例の装置であって、前記ＰＤＩＶ制御回路が更に、前記決定されたＰＤＩＶ閾値を前記ＰＬＬ設定ユニットから受け取る、装置である。

【0056】

例５は、例１及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが更に、基本入力／出力システム（basic input/output system，ＢＩＯＳ）から、前記ターゲットＰＬＬ基準周波数を示す指示を受け取る、装置である。

【0057】

例６は、例１及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが更に、基本入力／出力システム（ＢＩＯＳ）から、前記ＰＤＩＶ閾値を示す指示を受け取る、装置である。

【0058】

例７は、例１及び／又は本明細書のその他の例の装置であって、前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶ閾値を決定するために、前記ＰＬＬ設定ユニットが、各々のターゲット基準周波数及びそれらの対応するＰＤＩＶ閾値をリストアップする変換表に基づき前記ＰＤＩＶ閾値を決定する、装置である。

【0059】

例８は、例１及び／又は本明細書のその他の例の装置であって、前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶ閾値を決定するために、前記ＰＬＬ設定ユニットが、前記ＰＤＩＶがＤＣＯ周波数を分割するよう構成されないとき、ＤＣＯが最低ＤＣＯ発振周波数以上で作動することを確かにする最小整数を決定し、該最小整数が、前記最低ＤＣＯ発振周波数を前記ターゲットＰＬＬ基準周波数で割った商、又は除算のあまりがある場合には、前記商に１をプラスしたものである、装置である。

【0060】

例９は、例１及び／又は本明細書のその他の例の装置であって、前記決定されたＰＤＩＶ閾値が、最低ＤＣＯ発振周波数を前記ターゲットＰＬＬ基準周波数で割った商、又は除算のあまりがある場合には、前記商に１をプラスしたものである、装置である。

【0061】

例１０は、例１及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが更に、ＰＤＩＶ閾値設定の完了を示す信号を生成する、装置である。

【0062】

例１１は、例１及び／又は本明細書のその他の例の装置であって、ＰＤＩＶ閾値設定の完了を示す信号がＢＩＯＳ用である、装置である。

【0063】

例１２は、例１１及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが更に、前記ＰＬＬの残りのリセットの指示を受け取る、装置である。

【0064】

例１３は、例１１及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが更に、前記決定されたＰＤＩＶ閾値に対応するＰＤＩＶ値を決定し、ＤＣＯ発振周波数を分割してターゲットＰＬＬ出力周波数を生成するように前記決定されたＰＤＩＶ値により前記ＰＤＩＶ制御回路を設定する、装置である。

【0065】

例１４は、例１３及び／又は本明細書のその他の例の装置であって、前記ＰＬＬ設定ユニットが更に、前記ターゲット基準周波数及び前記ターゲットＰＬＬ出力周波数に基づきポスト分割器のためにＰＬＬ比率値を決定し、該決定されたＰＬＬ比率値により前記ポスト分割器を設定する、装置である。

【0066】

例１５は、例１及び／又は本明細書のその他の例の装置であって、前記決定されたＰＤＩＶ閾値は、各々のＰＬＬに対応する複数組のレジスタに設定される、装置である。

【0067】

例１６は、例１５及び／又は本明細書のその他の例の装置であって、前記複数組のレジスタの各組が１つ以上のＰＬＬに対応する、装置である。

【0068】

例１Ｍは、位相ロックループ（phase lock loop，ＰＬＬ）を制御する方法であって、
ターゲットＰＬＬ基準周波数に対応するＰＤＩＶ閾値を決定することであり、該ＰＤＩＶ閾値は前記ＰＤＩＶを設定することに対応する、前記決定することと、
前記ＰＬＬの基準周波数をリセットすること、及び／又は前記ＰＬＬを設定するあらゆる他の態様より前に、前記決定されたＰＤＩＶ閾値によりレジスタの組を設定することと
を有する方法を含む。

【0069】

例２Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記レジスタの組は、ＰＬＬ設定ユニット又はＰＤＩＶ制御回路の部分である、方法を含む。

【0070】

例３Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記レジスタの組が、前に決定されたＰＤＩＶ閾値により設定されている、方法を含む。

【0071】

例４Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記決定されたＰＤＩＶ閾値を前記ＰＬＬ設定ユニットから受け取ること更に有する方法を含む。

【0072】

例５Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、基本入力／出力システム（basic input/output system，ＢＩＯＳ）から前記ターゲットＰＬＬ基準周波数を示す指示を受け取ることを更に有する方法を含む。

【0073】

例６Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、基本入力／出力システム（ＢＩＯＳ）から前記ＰＤＩＶ閾値を示す指示を受け取ることを更に有する方法を含む。

【0074】

例７Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶ閾値を決定すること、各々のターゲット基準周波数及びそれらの対応するＰＤＩＶ閾値をリストアップする変換表に基づき前記ＰＤＩＶ閾値を決定することである、方法を含む。

【0075】

例８Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記ターゲットＰＬＬ基準周波数に基づき前記ＰＤＩＶ閾値を決定することは、前記ＰＤＩＶがＤＣＯ周波数を分割するよう構成されないとき、ＤＣＯが最低ＤＣＯ発振周波数以上で作動することを確かにする最小整数を決定することであり、該最小整数は、前記最低ＤＣＯ発振周波数を前記ターゲットＰＬＬ基準周波数で割った商、又は除算のあまりがある場合には、前記商に１をプラスしたものである、方法を含む。

【0076】

例９Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記決定されたＰＤＩＶ閾値が、最低ＤＣＯ発振周波数を前記ターゲットＰＬＬ基準周波数で割った商、又は除算のあまりがある場合には、前記商に１をプラスしたものである、方法を含む。

【0077】

例１０Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、ＰＤＩＶ閾値設定の完了を示す信号を生成することを更に有する方法を含む。

【0078】

例１１Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、ＰＤＩＶ閾値設定の完了を示す信号がＢＩＯＳ用である、方法を含む。

【0079】

例１２Ｍは、例１１Ｍ及び／又は本明細書のその他の例の方法であって、前記ＰＬＬの残りのリセットの指示を受け取ることを更に有する方法を含む。

【0080】

例１３Ｍは、例１１Ｍ及び／又は本明細書のその他の例の方法であって、前記決定されたＰＤＩＶ閾値に対応するＰＤＩＶ値を決定することと、ＤＣＯ発振周波数を分割してターゲットＰＬＬ出力周波数を生成するように前記決定されたＰＤＩＶ値により前記ＰＤＩＶ制御回路を設定することを更に有する方法を含む。

【0081】

例１４Ｍは、例１３Ｍ及び／又は本明細書のその他の例の方法であって、前記ターゲット基準周波数及び前記ターゲットＰＬＬ出力周波数に基づきポスト分割器のためにＰＬＬ比率値を決定することと、該決定されたＰＬＬ比率値により前記ポスト分割器を設定することを更に有する方法を含む。

【0082】

例１５Ｍは、例１Ｍ及び／又は本明細書のその他の例の方法であって、前記決定されたＰＤＩＶ閾値は、各々のＰＬＬに対応する複数組のレジスタに設定される、方法を含む。

【0083】

例１６Ｍは、例１５Ｍ及び／又は本明細書のその他の例の方法であって、前記複数組のレジスタの各組が１つ以上のＰＬＬに対応する、方法を含む。

【0084】

例１７は、例１Ｍ乃至１６Ｍのいずれかに記載されるか若しくはそれに関係がある方法の１つ以上の要素、又は本開示で記載されるいずれかの他の方法若しくはプロセスを実行する手段を有する装置を含んでもよい。

【0085】

例１８は、命令を有し、電子デバイスに、該電子デバイスの１つ以上のプロセッサによる前記命令の実行時に、例１Ｍ乃至１６Ｍのいずれかに記載されるか若しくはそれに関係がある方法の１つ以上の要素、又は本開示で記載されるいずれかの他の方法若しくはプロセスを実行させる１つ以上の非一時的なコンピュータ可読媒体を含んでもよい。

【0086】

例１９は、例１Ｍ乃至１６Ｍのいずれかに記載されるか若しくはそれに関係がある方法の１つ以上の要素、又は本開示で記載されるいずれかの他の方法若しくはプロセスを実行するロジック、モジュール、又は回路を有する装置を含んでもよい。

【0087】

例２０は、例１Ｍ乃至１６Ｍのいずれかに記載されるか又はそれに関係があり、あるいは、本開示で別なふうに記載される方法、技術、若しくはプロセス、又はその部分若しくは部位を含む。

【0088】

例２１は、命令を有し、装置に、電子デバイスの１つ以上のプロセッサによる前記命令の実行時に、例１乃至１６のいずれかに記載されるか若しくはそれに関係がある装置の１つ以上の要素、又は本開示で記載されるいずれかの他の装置を実行させる１つ以上の非一時的なコンピュータ可読媒体を含んでもよい。

【0089】

本開示は、「１つの」又は「第１の」要素又はその同等物を列挙する場合に、そのような開示は、１つ又は複数のそのような要素を含み、２つ以上のそのような要素を要求も除外もしない。更に、識別された要素の序数標識（例えば、第１、第２、又は第３）は、要素を区別するために使用され、そのような要素の必要な数又は限られた数を示したり暗示したりすることも、特に明記されていない限り、そのような要素の特定の位置又は順序を示すこともない。

【0090】

本開示は、本開示の実施形態に従う方法、装置（システム）及びコンピュータプログラム製品のフローチャート図又はブロック図を参照して記載される。フローチャート図又はブロック図の各ブロック、及びフローチャート図又はブロック図のブロックの組み合わせは、コンピュータプログラム命令によって実装され得る、ことが理解されるだろう。これらのコンピュータプログラム命令は、コンピュータのプロセッサ若しくは他のプログラム可能なデータ処理装置により実行される命令がフローチャート若しくはブロック図の１つ以上のブロックで特定されている機能／動作を実装する手段をもたらすように、汎用のコンピュータ、特別目的のコンピュータ、又はマシンを生成する他のプログラム可能なデータ処理装置のプロセッサによって供給されてもよい。

【0091】

これらのコンピュータプログラム命令はまた、コンピュータ又は他のプログラム可能なデータ処理装置に、特定の様態で機能するように指示することができるコンピュータ可読媒体に記憶されてもよく、それにより、コンピュータ可読媒体に記憶されている命令は、フローチャート又はブロック図の１つ以上のブロックで特定されている機能／動作を実装する命令手段を含む製品をもたらす。

【0092】

コンピュータプログラム命令はまた、一連の動作ステップがコンピュータ又は他のプログラム可能な装置で実行されてコンピュータ実装プロセスをもたらすようにコンピュータ又は他のプログラム可能なデータ処理装置にロードされてもよく、それにより、コンピュータ又は他のプログラム可能な装置で実行される命令は、フローチャート又はブロック図の１つ以上のブロックで特定されている機能／動作を実装するプロセスを提供する。

【0093】

要約で記載されているものを含め、説明されている実施の本明細書の記載は、網羅的であること、又は本開示を開示された厳密な形式に限定することを意図するものではない。特定の実装及び例は、例示の目的で本明細書に記載されているが、同じ目的を達成するために計算された様々な代替又は同等の実施形態又は実施は、関連技術の当業者は認識するであろうように、本開示の範囲から逸脱することなく、上記の詳細な説明に照らして行うことができる。

【図1】

【図2】

【図3】

【図4】