特許 7520924 半導体メモリデバイス及びこの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-12

(45)【発行日】2024-07-23

(54)【発明の名称】半導体メモリデバイス及びこの製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240716BHJP

   H01L 29/788 20060101ALI20240716BHJP

   H01L 29/792 20060101ALI20240716BHJP

   H10B 43/35 20230101ALI20240716BHJP

【ＦＩ】

H01L29/78 371

H10B43/35

【請求項の数】 22

(21)【出願番号】P 2022119976

(22)【出願日】2022-07-27

(65)【公開番号】P2023024946

(43)【公開日】2023-02-21

【審査請求日】2022-07-27

(31)【優先権主張番号】110129303

(32)【優先日】2021-08-09

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】599039843

【氏名又は名称】聯華電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】▲黄▼ 駿松

(72)【発明者】

【氏名】任 馳

【審査官】加藤 俊哉

(56)【参考文献】

【文献】米国特許出願公開第２００４／００６５９１７（ＵＳ，Ａ１）

【文献】米国特許第０９９１１８４７（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１６／０３５８９２８（ＵＳ，Ａ１）

【文献】特開２０１３－０９８１９２（ＪＰ，Ａ）

【文献】国際公開第２０１７／０１４２５４（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４３／３５

(57)【特許請求の範囲】

【請求項1】

半導体メモリデバイスであって、
基板と、
該基板上に配置された制御ゲートと、
前記基板内に及び前記制御ゲートの第１の側に配置されたソース拡散領域と、
該ソース拡散領域上に配置された、凹状の上面を有する選択ゲートと、
該制御ゲートの下に配置された電荷蓄積構造と、
前記選択ゲートと前記制御ゲートとの間、及び前記電荷蓄積構造と前記選択ゲートとの間に配置された第１のスペーサと、
前記選択ゲートの反対側の前記制御ゲートの第２の側に配置されたワードラインゲートと、
該ワードラインゲートと前記制御ゲートとの間の第２のスペーサと、
前記基板内に配置され、前記ワードラインゲートに隣接するドレイン拡散領域と、を含み、
前記選択ゲートの最上面、前記ワードラインゲートの最上面、前記第１のスペーサの上面、及び前記第２のスペーサの上面が同じ高さを有しており、前記制御ゲートの上面は、前記第１のスペーサ及び前記第２のスペーサを超えて延びる、
半導体メモリデバイス。

【請求項2】

前記電荷蓄積構造は、酸化物－窒化物－酸化物（ＯＮＯ）膜である、請求項１に記載の半導体メモリデバイス。

【請求項3】

前記選択ゲートの前記凹状の上面は、Ｖ字形の断面プロファイルを有する、請求項１に記載の半導体メモリデバイス。

【請求項4】

前記第１のスペーサ及び前記第２のスペーサは、酸化ケイ素スペーサである、請求項１に記載の半導体メモリデバイス。

【請求項5】

前記第１のスペーサ及び前記第２のスペーサは、約２００～４００オングストロームの厚さを有する、請求項１に記載の半導体メモリデバイス。

【請求項6】

前記第１のスペーサは、前記選択ゲート及び前記制御ゲートと直接接触している、請求項１に記載の半導体メモリデバイス。

【請求項7】

前記第２のスペーサは、前記ワードラインゲート及び前記制御ゲートと直接接触している、請求項１に記載の半導体メモリデバイス。

【請求項8】

前記選択ゲートと前記ソース拡散領域との間の選択ゲート酸化物層と、
前記ワードラインゲートと前記基板との間のワードラインゲート酸化物層と、をさらに含む、請求項１に記載の半導体メモリデバイス。

【請求項9】

前記ワードラインゲートは、内側壁、外側壁、及び前記内側壁と前記外側壁との間の段付き上面を有し、該段付き上面は、前記内側壁から前記外側壁に下降する第１の表面領域と、該第１の表面領域と前記外側壁との間の第２の表面領域とを含み、前記第１の表面領域の傾斜が前記第２の表面領域の傾斜よりも小さい、請求項１に記載の半導体メモリデバイス。

【請求項10】

前記段付き上面は、前記第２の表面領域を前記外側壁と接続する第３の表面領域をさらに含み、前記第２の表面領域、前記第３の表面領域、及び前記外側壁が、段付き構造を構成する、請求項９に記載の半導体メモリデバイス。

【請求項11】

第３のスペーサが、前記ワードラインゲートの前記外側壁に配置される、請求項９に記載の半導体メモリデバイス。

【請求項12】

半導体メモリデバイスを形成するための方法であって、当該方法は、
基板を提供するステップと、
該基板上に制御ゲートを形成するステップであって、該制御ゲート上にはハードマスク層が形成される、ステップと、
前記基板内に及び前記制御ゲートの第１の側にソース拡散領域を形成するステップと、
該ソース拡散領域上に、凹状の上面を有する選択ゲートを形成するステップと、
前記制御ゲートの下に電荷蓄積構造を形成するステップと、
前記選択ゲートと前記制御ゲートとの間、及び前記電荷蓄積構造と前記選択ゲートとの間に第１のスペーサを形成するステップと、
前記選択ゲートの反対側の前記制御ゲートの第２の側にワードラインゲートを形成するステップと、
前記ワードラインゲートと前記制御ゲートとの間に第２のスペーサを形成するステップと、
前記基板内に及び前記ワードラインゲートに隣接してドレイン拡散領域を形成するステップと、を含み、
前記選択ゲート及び前記ワードラインゲートを形成するステップは、前記ハードマスク層が露出するまで、前記選択ゲート及び前記ワードラインゲートをエッチングし、次に前記ハードマスク層を除去するステップを含み、
前記選択ゲートの最上面、前記ワードラインゲートの最上面、前記第１のスペーサの上面、及び前記第２のスペーサの上面が同じ高さを有しており、前記制御ゲートの上面は、前記第１のスペーサ及び前記第２のスペーサを超えて延びる、
方法。

【請求項13】

前記電荷蓄積構造は、酸化物－窒化物－酸化物（ＯＮＯ）膜である、請求項１２に記載の方法。

【請求項14】

前記選択ゲートの前記凹状の上面は、Ｖ字形の断面プロファイルを有する、請求項１２に記載の方法。

【請求項15】

前記第１のスペーサ及び前記第２のスペーサは、酸化ケイ素スペーサである、請求項１２に記載の方法。

【請求項16】

前記第１のスペーサ及び前記第２のスペーサは、約２００～４００オングストロームの厚さを有する、請求項１２に記載の方法。

【請求項17】

前記第１のスペーサは、前記選択ゲート及び前記制御ゲートと直接接触している、請求項１２に記載の方法。

【請求項18】

前記第２のスペーサは、前記ワードラインゲート及び前記制御ゲートと直接接触している、請求項１２に記載の方法。

【請求項19】

前記選択ゲートと前記ソース拡散領域との間に選択ゲート酸化物層を形成するステップと、
前記ワードラインゲートと前記基板との間にワードラインゲート酸化物層を形成するステップと、をさらに含む、請求項１２に記載の方法。

【請求項20】

前記ワードラインゲートは、内側壁、外側壁、及び前記内側壁と前記外側壁との間に段付き上面を有し、該段付き上面は、前記内側壁から前記外側壁に下降する第１の表面領域と、該第１の表面領域と前記外側壁との間の第２の表面領域とを含み、前記第１の表面領域の傾斜が前記第２の表面領域の傾斜よりも小さい、請求項１２に記載の方法。

【請求項21】

前記段付き上面は、前記第２の表面領域を前記外側壁と接続する第３の表面領域をさらに含み、前記第２の表面領域、前記第３の表面領域、及び前記外側壁は、段付き構造を構成する、請求項２０に記載の方法。

【請求項22】

前記ワードラインゲートの前記外側壁に第３のスペーサを形成するステップをさらに含む、請求項２０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体技術の分野に関し、特に、半導体メモリデバイス及びこの製造方法に関する。

【背景技術】

【0002】

フラッシュメモリ等の不揮発性メモリは、メモリへの電力供給がなくなっても、記憶したデータを保持する。不揮発性メモリセルは、例えば、電気的に絶縁したメモリゲート又は電界効果トランジスタ（ＦＥＴ）の制御ゲートの下にある電荷トラップ層に電荷を蓄積することによってデータを格納する。蓄積した電荷はＦＥＴのスレッショルド（threshold）を制御し、それによってセルのメモリ状態を制御する。

【0003】

不揮発性メモリセルは、例えば、ホットキャリア注入を使用して電荷を記憶層に配置するようにプログラムされる。プログラミング処理を容易にするために高いドレイン電圧及びゲート電圧が使用され、メモリセルはプログラミング中に比較的高い電流を伝導し、これは、低電圧又は低電力アプリケーションでは望ましくない場合がある。

【0004】

スプリットゲート・メモリセルは、選択ゲートがメモリゲートに隣接して配置されるタイプの不揮発性メモリセルである。スプリットゲート・メモリセルのプログラミング中に、選択ゲートは比較的低電圧にバイアスされ、メモリゲートのみが高電圧にバイアスされて、ホットキャリア注入に必要な垂直電界を与える。キャリアの加速が主に選択ゲートの下のチャネル領域で行われるため、選択ゲートの電圧が比較的低いことによって、従来のフラッシュメモリセルと比較して、水平方向のキャリア加速がより効率的になる。これにより、プログラミング動作中の電流及び消費電力が少なくなり、ホットキャリア注入がより効率的になる。

【0005】

従来技術の１つの欠点は、スプリットゲート・メモリセルの選択ゲート及び制御ゲートを、それぞれリソグラフィ及びエッチング処理によって規定する必要があり、これは、オーバーレイ・シフト等の問題に容易につながることである。また、制御ゲートと選択ゲートとの間の距離を一定に保つ必要があるため、メモリセルのサイズを縮小することは困難である。

【先行技術文献】

【特許文献】

【0006】

【文献】米国特許第７，７６８，０６１号

【文献】米国特許第７，７８６，５１２号

【文献】米国特許出願公開第２００８／０１２８７７４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の１つの目的は、従来技術の上記の欠点又は欠陥を解決するために、改良した半導体メモリデバイス及びこの製造方法を提供することである。

【課題を解決するための手段】

【0008】

本発明の一態様は、半導体メモリデバイスを提供する。この半導体メモリデバイスは、基板と；基板上に配置された制御ゲートと；基板内に及び制御ゲートの第１の側に配置されたソース拡散領域と；ソース拡散領域上に配置された、凹状の上面を有する選択ゲートと；制御ゲートの下に配置された電荷蓄積構造と；選択ゲートと制御ゲートとの間、及び電荷蓄積構造と選択ゲートとの間に配置された第１のスペーサと；選択ゲートの反対側の制御ゲートの第２の側に配置されたワードラインゲートと；ワードラインゲートと制御ゲートとの間の第２のスペーサと；基板内に配置され、ワードラインゲートに隣接するドレイン拡散領域と；を含む。

【0009】

いくつかの実施形態によれば、電荷蓄積構造は、酸化物－窒化物－酸化物（ＯＮＯ）膜である。

【0010】

いくつかの実施形態によれば、選択ゲートの凹状の上面は、Ｖ字形の断面プロファイルを有する。

【0011】

いくつかの実施形態によれば、第１のスペーサ及び第２のスペーサは、酸化ケイ素スペーサである。

【0012】

いくつかの実施形態によれば、第１のスペーサ及び第２のスペーサは、約２００～４００オングストロームの厚さを有する。

【0013】

いくつかの実施形態によれば、第１のスペーサは、選択ゲート及び制御ゲートと直接接触している。

【0014】

いくつかの実施形態によれば、第２のスペーサは、ワードラインゲート及び制御ゲートと直接接触している。

【0015】

いくつかの実施形態によれば、半導体メモリデバイスは、選択ゲートとソース拡散領域との間の選択ゲート酸化物層と、ワードラインゲートと基板との間のワードラインゲート酸化物層とをさらに含む。

【0016】

いくつかの実施形態によれば、ワードラインゲートは、内側壁、外側壁、及び内側壁と外側壁との間の段付き上面を有し、段付き上面は、内側壁から外側壁に下降する（descending）第１の表面領域と、第１の表面領域と外側壁との間の第２の表面領域とを含み、第１の表面領域の傾斜が第２の表面領域の傾斜よりも小さい。

【0017】

いくつかの実施形態によれば、段付き上面は、第２の表面領域を外側壁と接続する第３の表面領域をさらに含み、第２の表面領域、第３の表面領域、及び外側壁は、段付き構造を構成する。

【0018】

いくつかの実施形態によれば、第３のスペーサは、ワードラインゲートの外側壁に配置される。

【0019】

本発明の別の態様は、半導体メモリデバイスを形成するための方法を提供する。この方法は、基板を提供するステップと；基板上に制御ゲートを形成するステップと；基板内に及び制御ゲートの第１の側にソース拡散領域を形成するステップと；ソース拡散領域上に、凹状の上面を有する選択ゲートを形成するステップと；制御ゲートの下に電荷蓄積構造を形成するステップと；選択ゲートと制御ゲートとの間、及び電荷蓄積構造と選択ゲートとの間に第１のスペーサを形成するステップと；選択ゲートの反対側の制御ゲートの第２の側にワードラインゲートを形成するステップと；ワードラインゲートと制御ゲートとの間に第２のスペーサを形成するステップと；基板内に及びワードラインゲートに隣接してドレイン拡散領域を形成するステップと；を含む。

【0020】

いくつかの実施形態によれば、電荷蓄積構造は、酸化物－窒化物－酸化物（ＯＮＯ）膜である。

【0021】

いくつかの実施形態によれば、選択ゲートの凹状の上面は、Ｖ字形の断面プロファイルを有する。

【0022】

いくつかの実施形態によれば、第１のスペーサ及び第２のスペーサは、酸化ケイ素スペーサである。

【0023】

いくつかの実施形態によれば、第１のスペーサ及び第２のスペーサは、約２００～４００オングストロームの厚さを有する。

【0024】

いくつかの実施形態によれば、第１のスペーサは、選択ゲート及び制御ゲートと直接接触している。

【0025】

いくつかの実施形態によれば、第２のスペーサは、ワードラインゲート及び制御ゲートと直接接触している。

【0026】

いくつかの実施形態によれば、選択ゲートとソース拡散領域との間に選択ゲート酸化物層を形成するステップと、ワードラインゲートと基板との間にワードラインゲート酸化物層を形成するステップと、をさらに含む。

【0027】

いくつかの実施形態によれば、ワードラインゲートは、内側壁、外側壁、及び内側壁と外側壁との間の段付き上面を有し、段付き上面は、内側壁から外側壁に下降する第１の表面領域と、第１の表面領域と外側壁との間の第２の表面領域とを含み、第１の表面領域の傾斜が第２の表面領域の傾斜よりも小さい。

【0028】

いくつかの実施形態によれば、段付き上面は、第２の表面領域を外側壁と接続する第３の表面領域をさらに含み、第２の表面領域、第３の表面領域、及び外側壁は、段付き構造を構成する。

【0029】

いくつかの実施形態によれば、ワードラインゲートの外側壁に第３のスペーサを形成するステップをさらに含む。

【0030】

本発明のこれら及び他の目的は、様々な図及び図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者には間違いなく明らかになろう。

【図面の簡単な説明】

【0031】

【図1】本発明の一実施形態による半導体メモリデバイスの概略断面図である。

【図2】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図3】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図4】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図5】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図6】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【発明を実施するための形態】

【0032】

本開示の以下の詳細な説明において、本明細書の一部を形成し、例示として、本発明を実施することができる特定の実施形態が示される添付の図面を参照する。これらの実施形態について、当業者が本発明を実施するのを可能にするように十分詳細に説明する。

【0033】

本発明の範囲から逸脱することなく、他の実施形態を利用することができ、構造的、論理的、及び電気的変更を行うことができる。従って、以下の詳細な説明は限定的であると見なすべきではないが、本明細書に含まれる実施形態は、添付の特許請求の範囲によって規定される。

【0034】

図１を参照されたい。図１は、本発明の一実施形態による半導体メモリデバイスの概略断面図である。図１に示されるように、半導体メモリデバイス１は、基板１００、例えば半導体基板を含む。少なくとも１つの制御ゲートＣＧが基板１００上に設けられる。ソース拡散領域ＳＤが、基板１００内に設けられ、制御ゲートＣＧの第１の側に配置される。選択ゲートＳＧが、ソース拡散領域ＳＤ上に設けらる。選択ゲートＳＧは凹状の上面ＳＲを有する。本発明の一実施形態によれば、選択ゲートＳＧの凹状の上面ＳＲは、Ｖ字形の断面プロファイルを有する。本発明の一実施形態によれば、半導体メモリデバイス１は、選択ゲートＳＧとソース拡散領域ＳＤとの間に配置された選択ゲート酸化物層ＳＧＯをさらに含む。

【0035】

本発明の一実施形態によれば、電荷蓄積構造ＣＳが、制御ゲートＣＧの下に設けられる。本発明の一実施形態によれば、電荷蓄積構造ＣＳは、酸化物－窒化物－酸化物（ＯＮＯ）膜であるが、これに限定されない。本発明の一実施形態によれば、電荷蓄積構造ＣＳ及び制御ゲートＣＧの側壁が整列される。

【0036】

本発明の一実施形態によれば、第１のスペーサＳＰ１が、選択ゲートＳＧと制御ゲートＣＧとの間、及び電荷蓄積構造ＣＳと制御ゲートＣＧとの間に設けられる。本発明の一実施形態によれば、第１のスペーサＳＰ１は、酸化ケイ素スペーサであり得るが、これに限定されない。本発明の一実施形態によれば、第１のスペーサＳＰ１の厚さが、約２００～４００オングストロームである。本発明の一実施形態によれば、第１のスペーサＳＰ１は、選択ゲートＳＧ及び制御ゲートＣＧに直接接触する。本発明の一実施形態によれば、第１のスペーサＳＰ１は、電荷蓄積構造ＣＳに直接接触する。

【0037】

本発明の一実施形態によれば、ワードラインゲートＷＧが、選択ゲートＳＧの反対側の制御ゲートＣＧの第２の側に設けられる。第２のスペーサＳＰ２が、ワードラインゲートＷＧと制御ゲートＣＧとの間に設けられる。本発明の一実施形態によれば、第２のスペーサＳＰ２は、酸化ケイ素スペーサであり得るが、これに限定されない。本発明の一実施形態によれば、第２のスペーサＳＰ２の厚さが、約２００～４００オングストロームである。本発明の一実施形態によれば、第２のスペーサＳＰ２は、ワードラインゲートＷＧ及び制御ゲートＣＧに直接接触する。本発明の一実施形態によれば、半導体メモリデバイス１は、ワードラインゲートＷＧと基板１００との間に配置されたワードラインゲート酸化物層ＷＧＯをさらに含む。

【0038】

本発明の一実施形態によれば、第３のスペーサＳＰ３、例えば窒化ケイ素スペーサが、ワードラインゲートＷＧ上に追加的に設けられる。本発明の一実施形態によれば、ドレイン拡散領域ＤＤが、第３のスペーサＳＰ３に隣接する基板１００に設けられる。図１から、半導体メモリ素子１が、選択ゲートＳＧに対して鏡面対称構造を有することが分かり得る。

【0039】

本発明の一実施形態によれば、ワードラインゲートＷＧは、内側壁ＳＷ１、外側壁ＳＷ２、及び内側壁ＳＷ１と外側壁ＳＷ２との間に位置する段付き上面ＳＴＳを有する。段付き上面ＳＴＳは、内側壁ＳＷ１から外側壁ＳＷ２に下降する第１の表面領域Ｓ１と、第１の表面領域Ｓ１と外側壁ＳＷ２との間の第２の表面領域Ｓ２とを含む。第１の表面領域Ｓ１の傾斜が、第２の表面領域Ｓ２の傾斜よりも小さい。

【0040】

本発明の一実施形態によれば、段付き上面ＳＴＳは、第２の表面領域Ｓ２と外側壁ＳＷ２とを接続する第３の表面領域Ｓ３をさらに含む。第２の表面領域Ｓ２、第３の表面領域Ｓ３及び外側壁ＳＷ２は、段付き構造ＳＳを構成する。

【0041】

図２～図６を参照されたい。図２～図６は、本発明の一実施形態による半導体メモリデバイスの製造方法の概略図である。図２に示されるように、最初に、基板１００、例えばシリコン基板又は他の適切な半導体基板が提供される。本発明の一実施形態によれば、基板１００は、メモリ領域ＭＲ及び論理回路領域ＬＲを有する。制御ゲートＣＧ及び電荷蓄積構造ＣＳを積み重ねて形成したゲート構造ＧＳが、メモリ領域ＭＲに形成される。制御ゲートＣＧはポリシリコン層であり得、電荷蓄積構造ＣＳはＯＮＯフィルムであり得る。

【0042】

本発明の一実施形態によれば、図１において、論理回路領域ＬＲは、酸化ケイ素層１１０及びポリシリコン層１２０によって覆われる。ハードマスク層１３０が、ポリシリコン層１２０、例えば窒化ケイ素層上に形成される。さらに、ソース拡散領域ＳＤ、例えばＮ^＋ドープ領域が、基板１００内で、メモリ領域ＭＲ内のゲート構造ＧＳ同士の間に形成される。

【0043】

図３に示されるように、次に、第１のスペーサＳＰ１及び第２のスペーサＳＰ２がそれぞれ、メモリ領域ＭＲのゲート構造ＧＳの側壁に形成される。本発明の一実施形態によれば、第１のスペーサＳＰ１及び第２のスペーサＳＰ２は、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素を含み得るが、これらに限定されない。本発明の一実施形態によれば、スペーサＳＰ１及びＳＰ２の厚さが、約２００～４００オングストロームである。

【0044】

図４に示されるように、次に、ワードラインゲート酸化物層ＷＧＯ及び選択ゲート酸化物層ＳＧＯが、メモリ領域ＭＲ内の基板１００上に形成される。例えば、ワードラインゲート酸化物層ＷＧＯ及び選択ゲート酸化物層ＳＧＯは、約５０～７０オングストロームの厚さを有するシリコン酸化物層であり得る。次に、ポリシリコン層ＰＬ及びハードマスク層ＨＭが、化学蒸着（ＣＡＶ）プロセス等を使用して、基板１００上に順次堆積される。本発明の一実施形態によれば、例えば、ハードマスク層ＨＭは、約１００オングストロームの厚さを有する酸化ケイ素層であり得る。メモリ領域ＭＲ内の第１のスペーサＳＰ１同士の間の空間は、ポリシリコン層ＰＬによって充填することができる。

【0045】

図５に示されるように、次に、エッチングプロセス、例えば異方性ドライエッチング処理を実行して、ハードマスク層１３０が露出するまで、ハードマスク層ＨＭ及びポリシリコン層ＰＬを順次エッチングする。このような自己整列法を使用することにより、選択ゲートＳＧが、メモリ領域ＭＲ内の第１のスペーサＳＰ１同士の間に形成され、ワードラインゲートＷＧが、第２のスペーサＳＰ２の横に形成される。

【0046】

本発明の一実施形態によれば、選択ゲートＳＧは、凹状の上面ＳＲを有する。本発明の一実施形態によれば、選択ゲートＳＧの凹状の上面ＳＲは、Ｖ字形の断面プロファイルを有する。ワードラインゲートＷＧは、段付き上面ＳＴＳを有し、段付き上面ＳＴＳは、内側壁ＳＷ１から外側壁ＳＷ２に下降する第１の表面領域Ｓ１と、第１の表面領域Ｓ１と外側壁ＳＷ２との間の第２の表面領域Ｓ２とを含む。第１の表面領域Ｓ１の傾斜が、第２の表面領域Ｓ２の傾斜よりも小さい。

【0047】

続いて、第３のスペーサＳＰ３が、ワードラインゲートＷＧの外側壁ＳＷ２上に形成される。例えば、第３のスペーサＳＰ３は、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素を含み得るが、これらに限定されない。次に、イオン注入プロセスを実行して、第３のスペーサＳＰ３に隣接する基板１００内にドレイン拡散領域ＤＤ、例えばＮ^＋ドープ領域を形成する。

【0048】

図６に示されるように、次に、ハードマスク層１３０が除去され、次にリソグラフィ処理及びエッチング処理を実行して、論理回路領域ＬＲ内のポリシリコン層１２０及び酸化シリコン層１１０をパターン化し、こうしてゲート構造ＧＳＬを形成する。

【0049】

本発明の１つの利点は、選択ゲート及びワードラインゲートが、自己整列法で制御ゲートの両側に同時に形成され、それによって、制御ゲートと選択ゲートとワードラインゲートとの間の距離が、より近くなり、そしてスペーサの厚さによって決定されるため、メモリセルのサイズをさらに小さくすることができる。

【0050】

当業者は、本発明の教示を保持しながら、装置及び方法の多数の修正及び変更を行うことができることを容易に認めるだろう。従って、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されると解釈すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】