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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-12
(45)【発行日】2024-07-23
(54)【発明の名称】計算システム、計算方法、プログラムおよび回路情報
(51)【国際特許分類】
G06N 99/00 20190101AFI20240716BHJP
【ＦＩ】
G06N99/00 180
【請求項の数】
16
(21)【出願番号】P 2023113973
(22)【出願日】2023-07-11
(62)【分割の表示】P 2019185297の分割
【原出願日】2019-10-08
(65)【公開番号】P2023130468
(43)【公開日】2023-09-20
【審査請求日】2023-07-11
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】辰村 光介
(72)【発明者】
【氏名】後藤 隼人
(72)【発明者】
【氏名】山崎 雅也
(72)【発明者】
【氏名】日高 亮
(72)【発明者】
【氏名】酒井 良哲
【審査官】渡辺 順哉
(56)【参考文献】
【文献】国際公開第２０１８／０３７３８８（ＷＯ，Ａ１）
【文献】特表２０１８－５２９１４２（ＪＰ，Ａ）
【文献】特開２０１９－０８０２３２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０２８２６３６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ ３／００－９９／００
(57)【特許請求の範囲】
【請求項1】
計算システムであって、Ｎ個の２値変数（Ｎは２以上の整数）を含む２次関数を最小化するＱＵＢＯ（quadratic unconstrained binary optimization）問題を解く計算装置と、
前記２次関数を構成するＡ個の項（Ａは２以上の整数）におけるＡ個の係数のうちの一部の係数を表す情報を含むパケットを受信する受信装置と、
前記Ａ個の係数のうちの少なくとも一部の複数の係数を記憶するバッファメモリを含む転送回路と、
を備え、
前記計算装置は、前記Ａ個の係数を記憶するメモリを有し、前記メモリに記憶された前記Ａ個の係数に基づき前記ＱＵＢＯ問題の解を算出し、
前記転送回路は、
前記受信装置が前記パケットを受信した場合、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換え、
所定タイミングにおいて、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む
計算システム。
【請求項2】
前記計算装置は、仮想的なＮ個の粒子の位置を表すＮ個の位置変数および前記Ｎ個の粒子の運動量を表すＮ個の運動量変数を、初期時刻から終了時刻まで単位時間毎に更新し、
前記Ｎ個の２値変数のそれぞれの値を、前記終了時刻における前記Ｎ個の位置変数のうちの、対応する粒子の位置変数に基づき決定し、
前記Ｎ個の粒子は、前記ＱＵＢＯ問題における前記Ｎ個の２値変数に対応する
請求項１に記載の計算システム。
【請求項3】
前記計算装置は、前記単位時間毎に、対象時刻における前記Ｎ個の位置変数を、前記Ｎ個の運動量変数に基づき算出し、
前記対象時刻における前記Ｎ個の運動量変数を、前記Ｎ個の位置変数、および、前記メモリに記憶された前記Ａ個の係数に基づき算出する
請求項２に記載の計算システム。
【請求項4】
前記ＱＵＢＯ問題の解に基づき外部装置に与える指示を生成し、生成した指示を含む出力パケットを出力する出力装置をさらに備える請求項１から３の何れか１項に記載の計算システム。
【請求項5】
前記受信装置は、複数の前記パケットを順次に受信し、前記転送回路は、前記受信装置が前記パケットを受信する毎に、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換える
請求項１から４の何れか１項に記載の計算システム。
【請求項6】
前記受信装置は、不定期に送信される前記パケットを順次に受信する請求項５に記載の計算システム。
【請求項7】
前記計算装置は、前記ＱＵＢＯ問題の解を算出する処理を、前記受信装置が前記パケットを受信したことをトリガとして実行する請求項６に記載の計算システム。
【請求項8】
前記計算装置は、前記ＱＵＢＯ問題の解を算出する処理を、一定期間毎に繰り返して実行する請求項５または６に記載の計算システム。
【請求項9】
前記転送回路は、前記一定期間毎に、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む請求項８に記載の計算システム。
【請求項10】
前記バッファメモリに記憶されている前記複数の係数のうちのいずれも変更がない場合には、前記メモリへの係数の書き込みをスキップする請求項９に記載の計算システム。
【請求項11】
前記転送回路は、前記受信装置により前記パケットの受信とは非同期に、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む請求項５または６に記載の計算システム。
【請求項12】
前記バッファメモリは、前記複数の係数に対して一対一で対応する複数のメモリ回路を含み、前記複数のメモリ回路は、前記複数の係数のうちの対応する係数を記憶し、
前記転送回路は、
前記受信装置が前記パケットを受信する毎に、前記複数のメモリ回路のうちの、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により選択されたメモリ回路に係数を書き込み、
所定時間毎に、前記複数のメモリ回路に記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む
請求項１から１１の何れか１項に記載の計算システム。
【請求項13】
計算システムにおいて実行される計算方法であって、前記計算システムは、
Ｎ個の２値変数（Ｎは２以上の整数）を含む２次関数を最小化するＱＵＢＯ（quadratic unconstrained binary optimization）問題を解く計算装置と、
前記２次関数を構成するＡ個の項（Ａは２以上の整数）におけるＡ個の係数のうちの一部の係数を表す情報を含むパケットを受信する受信装置と、
前記Ａ個の係数のうちの少なくとも一部の複数の係数を記憶するバッファメモリを含む転送回路と、
を備え、
前記計算装置が、前記Ａ個の係数を記憶するメモリを有し、前記メモリに記憶された前記Ａ個の係数に基づき前記ＱＵＢＯ問題の解を算出し、
前記転送回路が、
前記受信装置が前記パケットを受信した場合、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換え、
所定タイミングにおいて、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む
計算方法。
【請求項14】
情報処理装置を、計算装置と、受信装置と、転送回路とを備える計算システムにおける前記転送回路として機能させるためのプログラムであって、前記計算装置は、Ｎ個の２値変数（Ｎは２以上の整数）を含む２次関数を最小化するＱＵＢＯ（quadratic unconstrained binary optimization）問題を解き、
前記受信装置は、前記２次関数を構成するＡ個の項（Ａは２以上の整数）におけるＡ個の係数のうちの一部の係数を表す情報を含むパケットを受信し、
前記転送回路は、前記Ａ個の係数のうちの少なくとも一部の複数の係数を記憶するバッファメモリを含み、
前記計算装置は、前記Ａ個の係数を記憶するメモリを有し、前記メモリに記憶された前記Ａ個の係数に基づき前記ＱＵＢＯ問題の解を算出し、
前記情報処理装置は、
前記受信装置が前記パケットを受信した場合、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換え、
所定タイミングにおいて、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む
プログラム。
【請求項15】
ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、前記回路を、計算システムとして機能させ、
前記計算システムは、
Ｎ個の２値変数（Ｎは２以上の整数）を含む２次関数を最小化するＱＵＢＯ（quadratic unconstrained binary optimization）問題を解く計算装置と、
前記２次関数を構成するＡ個の項（Ａは２以上の整数）におけるＡ個の係数のうちの一部の係数を表す情報を含むパケットを受信する受信装置と、
前記Ａ個の係数のうちの少なくとも一部の複数の係数を記憶するバッファメモリを含む転送回路と、
を備え、
前記計算装置は、前記Ａ個の係数を記憶するメモリを有し、前記メモリに記憶された前記Ａ個の係数に基づき前記ＱＵＢＯ問題の解を算出し、
前記転送回路は、
前記受信装置が前記パケットを受信した場合、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換え、
所定タイミングにおいて、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む
回路情報。
【請求項16】
再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、前記再構成可能な半導体装置を、計算システムとして機能させ、
前記計算システムは、
Ｎ個の２値変数（Ｎは２以上の整数）を含む２次関数を最小化するＱＵＢＯ（quadratic unconstrained binary optimization）問題を解く計算装置と、
前記２次関数を構成するＡ個の項（Ａは２以上の整数）におけるＡ個の係数のうちの一部の係数を表す情報を含むパケットを受信する受信装置と、
前記Ａ個の係数のうちの少なくとも一部の複数の係数を記憶するバッファメモリを含む転送回路と、
を備え、
前記計算装置は、前記Ａ個の係数を記憶するメモリを有し、前記メモリに記憶された前記Ａ個の係数に基づき前記ＱＵＢＯ問題の解を算出し、
前記転送回路は、
前記受信装置が前記パケットを受信した場合、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換え、
所定タイミングにおいて、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む
回路情報。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、計算システム、計算方法、プログラムおよび回路情報に関する。
【背景技術】
【0002】
社会システムの生産性を高めるための課題の多くは、組合せ最適化問題に帰着される。ノード(頂点)と、ノードとノードとを結ぶ有向エッジ(辺)とから構成されるグラフにおける、開始ノードと終点ノードとの間を結ぶ経路を何かしらの評価関数に基づき選択する問題は、経路探索問題と呼ばれる。例えば、為替等の裁定取引の機会を検知する裁定取引問題は、有向グラフにおける経路探索問題として定式化される。この場合、有向グラフは、ノードが通貨に対応し、有向エッジが開始ノードに対応する通貨から終了ノードに対応する通貨への交換に対応し、有向エッジに割り当てられた重み値が通貨の交換レートに対応する。
【0003】
また、イジングモデルの基底状態を算出するイジング問題が知られている。イジング問題は、±１の２値を取る変数（イジングスピン）の２次関数で与えられたコスト関数（イジングエネルギー）を最小化する組合せ最適化問題である。
【0004】
イジング問題は、イジングスピン（ｓ）を１次関係式（ｓ＝２ｂ－１）に変換することによって、ビット（ｂ）を用いた式により表すことができる。ｂは、０また１の２値の変数である。つまり、イジング問題は、ビット（ｂ）を用いた２次関数により表されるコスト関数を最小化する問題と同一となる。このような問題は、ＱＵＢＯ（quadratic unconstrained binary optimization）問題と呼ばれる。裁定取引問題は、ＱＵＢＯ問題として定式化できることが知られている。
【0005】
ところで、このような最適化問題を高速に解く装置が要求される。例えば、裁定取引問題を定式化した有向グラフから、交換の結果得られる利得（交換利得）が最大となる閉路(開始ノードと終了ノードとが同一の経路)を短時間で検出し、裁定取引の機会をより早く検知する装置が要求される。
【先行技術文献】
【特許文献】
【0006】
【文献】特許第５８６５４５６号公報
【文献】特開２０１８－００５５４１号公報
【文献】特開２０１８－０１０４７４号公報
【非特許文献】
【0007】
【文献】Hayato Goto, Kosuke Tatsumura, Alexander R. Dixon, “Combinatorial optimization by simulating adiabatic bifurcations in nonlinear Hamiltonian systems”,Science Advances, Vol. 5, no. 4, eaav2372, 19 Apr. 2019
【文献】Soon Wanmei, and Heng-Qing Ye , "Currency arbitrage detection using a binary integer programming model"， International Journal of Mathematical Education in Science and Technology，Volume 42, Issue 4, 369-376, 29 Nov. 2010
【文献】Gili Rosenberg, "Finding optimal arbitrage opportunities using a quantum annealer " 1QB Information Technologies Write Paper, 2016
【文献】M. W. Johnson et al., “Quantum annealing with manufactured spins”, Nature 473, 194-198, 11 May. 2011
【発明の概要】
【発明が解決しようとする課題】
【0008】
発明が解決しようとする課題は、最適化問題の解を高速に出力することにある。
【課題を解決するための手段】
【0009】
実施形態に係る計算システムは、計算装置と、受信装置と、転送回路とを備える。前記計算装置は、Ｎ個の２値変数（Ｎは２以上の整数）を含む２次関数を最小化するＱＵＢＯ（quadratic unconstrained binary optimization）問題を解く。前記受信装置は、前記２次関数を構成するＡ個の項（Ａは２以上の整数）におけるＡ個の係数のうちの一部の係数を表す情報を含むパケットを受信する。前記転送回路は、前記Ａ個の係数のうちの少なくとも一部の複数の係数を記憶するバッファメモリを含む。前記計算装置は、前記Ａ個の係数を記憶するメモリを有し、前記メモリに記憶された前記Ａ個の係数に基づき前記ＱＵＢＯ問題の解を算出する。前記転送回路は、前記受信装置が前記パケットを受信した場合、前記バッファメモリに記憶された前記複数の係数のうちの受信された前記パケットに含まれる情報により示される前記一部の係数を、受信された前記パケットに含まれる情報に従って書き換え、所定タイミングにおいて、前記バッファメモリに記憶されている前記複数の係数の全てを、一括して前記計算装置が有する前記メモリに書き込む。
【図面の簡単な説明】
【0010】
【図1】有向グラフを示す図。
【図2】有向エッジに対応する値および変数が格納される行列を説明するための図。
【図3】有向エッジに重み値が割り当てられた有向グラフを示す図。
【図4】有向エッジにビットが対応付けられた有向グラフを示す図。
【図5】第１実施形態に係る探索装置の構成を示す図。
【図6】第１実施形態に係る探索装置の処理の流れを示すフローチャート。
【図7】第２実施形態に係る探索装置の回路構成を示す図。
【図8】メモリの構成を示す図。
【図9】探索装置の処理の流れを示すフローチャート。
【図10】ＴＥ回路に入出力される変数および値を示す図。
【図11】ＧＣ回路に入出力される変数を示す図。
【図12】ＣＣ回路に入出力される変数および値を示す図。
【図13】ＭＸ回路に入出力される変数および値を示す図。
【図14】ＴＥ回路による変数および値の読み出し順を示す図。
【図15】ＭＸ回路による変数および値の読み出し順を示す図。
【図16】ＴＥ処理、ＭＸ処理およびＧＣ処理のタイミングを示す図。
【図17】ＴＥ回路の構成を示す図。
【図18】ＧＣ回路の構成を示す図。
【図19】ＧＣ回路による位置変数の取得順序等を示す図。
【図20】ＭＸ回路の構成を示す図。
【図21】正規化回路の構成を示す図。
【図22】ＣＣ回路の構成を示す図。
【図23】第１のメイン疑似コードを示す図。
【図24】第２のメイン疑似コードを示す図。
【図25】ＴＥ疑似コードを示す図。
【図26】ＭＸ疑似コードを示す図。
【図27】並列化したＴＥ回路を示す図。
【図28】並列化したＭＸ回路を示す図。
【図29】並列化したＧＣ回路の構成を示す図。
【図30】並列化したＧＣ回路による位置変数の取得順序等を示す図。
【図31】並列化前後のＴＥ処理およびＭＸ処理のタイミングを示す図。
【図32】裁定取引システムの構成を示す図。
【図33】入力管理装置の構成を示す図。
【発明を実施するための形態】
【0011】
（第１実施形態）
第１実施形態に係る最適経路問題およびその解法について説明する。
第１実施形態に係る最適経路問題およびその解法について説明する。
【0012】
（前提）
図１は、有向グラフを示す図である。
図１は、有向グラフを示す図である。
【0013】
経路の探索対象となる有向グラフは、複数のノードと、複数の有向エッジとを含む。複数のノードのそれぞれには、固有のインデックスが割り当てられる。インデックスは、１以上の整数である。有向グラフがＮ個（Ｎは、３以上の整数）のノードを含む場合、複数のノードのそれぞれには、１からＮまでの何れかの固有の整数が割り当てられる。なお、図１の例は、Ｎ＝４の有向グラフを示す。
【0014】
複数の有向エッジのそれぞれは、方向を有し、複数のノードのうちの何れかのノード（開始ノード）から出て、複数のノードのうちの他のノード（終了ノード）へと向かう経路を表す。本実施形態において、各有向エッジの開始ノードと終了ノードとは、異なる。すなわち、本実施形態において、有向エッジは、開始ノードと終了ノードが同一となるエッジ（自己ループ）を含まない。
【0015】
なお、実施形態では、ｉ番目（ｉは、１以上の整数、Ｎ以下の整数）のノードから出て、ｊ番目（ｊは、１以上、Ｎ以下の整数であって、ｉとは異なる値）のノードに入る有向エッジを、ｅｉ，ｊと表す。また、実施形態では、様々な値および変数を、有向エッジに対応付けて取り扱う。これらの値および変数も、同様に、下付けの添え字により対応する有向エッジを識別する。
【0016】
図２は、有向エッジに対応する値および変数が格納されるＮ×Ｎの行列を説明するための図である。
【0017】
有向グラフに含まれるノードの数がＮ個である場合、実施形態では、これらの値および変数は、Ｎ行×Ｎ列の行列に格納される。実施形態では、行列は、行番号が対応する有向エッジの開始ノードのインデックスを表し、列番号が対応する有向エッジの終了ノードのインデックスを表す。ただし、有向エッジが自己ループを含まないので、行列は、対角成分（行番号と列番号とが同一の成分）の要素として、経路探索に影響を与えない値を格納する。図２の例は、Ｎ＝４の場合の行列を示す。
【0018】
なお、行列は、行番号が対応する有向エッジの終了ノードのインデックスを表し、列番号が対応する有向エッジの開始ノードのインデックスを表してもよい。
【0019】
図３は、有向エッジに重み値が割り当てられた有向グラフを示す図である。
【0020】
有向グラフに含まれる複数の有向エッジのそれぞれには、重み値が割り当てられる。有向グラフがＮ個のノードを含む場合、ｉ番目のノードから出て、ｊ番目のノードに入る有向エッジに割り当てられた重み値は、ｗｉ，ｊと表される。
【0021】
最適経路問題の一つとして、有向グラフに対する最短経路を検出する問題がある。最短経路を検出する問題の解は、含まれている２つ以上の有向エッジに割り当てられた重み値の和が、最小となる経路である。
【0022】
最適経路問題の一つとして、最長経路を検出する問題、最小利得経路を検出する問題、および、最大利得経路を検出する問題もある。最長経路を検出する問題の解は、含まれている２つ以上の有向エッジに割り当てられた重み値の逆数の和が、最小となる経路である。最小利得経路を検出する問題の解は、含まれている２つ以上の有向エッジに割り当てられた重み値の対数値の和が、最小となる経路である。最大利得経路を検出する問題の解は、含まれている２つ以上の有向エッジに割り当てられた重み値の逆数の対数値の和が、最小となる経路である。つまり、最長経路問題、最小利得経路問題および最大利得経路問題は、最短経路問題として解くことができる。
【0023】
例えば、為替の裁定取引の機会を検知する裁定取引問題について考える。この場合、有向グラフは、ノードが通貨に対応し、有向エッジが、開始ノードの通貨から終了ノードの通貨への交換に対応する。そして、ｉ番目のノードから出て、ｊ番目のノードに入る有向エッジに割り当てられる重み値は、下記の式（１）のように表される。
【0024】
【数1】
【0025】
式（１）において、ｒｉ，ｊは、開始ノード（ｉ番目のノード）の通貨から、直後ノード（ｊ番目のノード）の通貨への交換レートを表す。
【0026】
このような有向グラフおいて、含まれている２つ以上の有向エッジに割り当てられた重み値の和が、最小となる閉路は、トータルレートが最大となる閉路を表す。従って、このような有向グラフの最短経路問題の解は、為替の裁定取引の機会を検知する裁定取引問題の解に相当する。
【0027】
また、例えば、最短距離を検出する問題の場合、有向グラフは、ノードが地点に対応し、有向エッジに割り当てられた重み値が開始ノードの地点から終了ノードの地点までの距離を表す。この場合、重み値は、正の値となる。また、この場合、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに割り当てられた重み値は、ｊ番目のノードから出て、ｉ番目のノードに入る有向エッジに割り当てられた重み値と同一となる。つまり、このような有向グラフは、無向グラフとみなせる。従って、無向グラフにおける最短距離を検出する問題は、有向グラフにおける最短経路問題として解くことができる。
【0028】
（閉路に関する問題）
最適経路問題には、閉路（ループ状の経路）に関する問題と、異なる２つのノード間を結ぶ経路に関する問題がある。まず、閉路に関する問題を説明し、次に、異なる２つのノード間を結ぶ経路に関する問題について説明する。
最適経路問題には、閉路（ループ状の経路）に関する問題と、異なる２つのノード間を結ぶ経路に関する問題がある。まず、閉路に関する問題を説明し、次に、異なる２つのノード間を結ぶ経路に関する問題について説明する。
【0029】
図４は、有向エッジにビットが対応付けられた有向グラフを示す図である。有向グラフの最適経路問題は、０－１最適化問題として定式化することができる。
【0030】
有向グラフの最適経路問題を０－１最適化問題として定式化した場合、複数の有向エッジのそれぞれに、ビットが対応付けられる。すなわち、０－１最適化問題に含まれる複数のビットは、有向グラフに含まれる複数の有向エッジに対応する。なお、本実施形態において、ｉ番目のノードから出て、ｊ番目のノードに入る有向エッジに割り当てられたビットは、ｂｉ，ｊと表される。
【0031】
さらに、０－１最適化問題に含まれる複数のビットのそれぞれは、対応する有向エッジが最適経路に選択されたか否かを表す。本実施形態において、複数のビットのそれぞれは、１の場合に、対応する有向エッジが最適経路に選択されていることを表し、０の場合に、対応する有向エッジが最適経路に選択されていないことを表す。例えば、裁定取引問題であれば、複数のビットのそれぞれは、１の場合、開始ノードの通貨から終了ノードの通貨への交換を行うことを表し、０の場合、開始ノードの通貨から終了ノードの通貨への交換を行わないことを表す。
【0032】
そして、有向グラフの最適経路問題を０－１最適化問題として定式化した場合、最小化する式は、下記の式（２）により表される。
【0033】
Ｅ＝ＭＣ×Ｃ＋ＭＰ×Ｐ…（２）
【0034】
Ｃは、選択された経路に含まれる２つ以上の有向エッジに割り当てられた重み値の合計値を複数のビットを用いて表すコスト関数である。Ｐは、最適経路を満たす制約条件を複数のビットを用いて表すペナルティ関数である。ＭＣおよびＭＰは、予め定められた正の定数である。すなわち、０－１最適化問題は、コスト関数Ｃと、ペナルティ関数Ｐとを含む合成コスト関数Ｅに定式化される。
【0035】
本実施形態において、コスト関数Ｃは、下記の式（３）のように表される。
【0036】
【数2】
【0037】
式（３）は、選択された経路に含まれる２つ以上の有向エッジに割り当てられた重み値の合計値（累加算値）を複数のビットを用いて表している。式（３）は、ｉ＝ｊの場合を除いた、ｉとｊとの全ての組み合わせにおけるｗｉ，ｊ×ｂｉ，ｊを、総加算する式である。
【0038】
閉路に関する問題において、ペナルティ関数Ｐは、選択された経路が有向グラフの中で閉路を形成する条件を、複数のビットを用いて表す。有向グラフの中で閉路を形成する条件は、下記の通りである。
【0039】
第１は、Ｎ個のノードのそれぞれは、最適経路に選択された、出ていく有向エッジの数が１以下である、という条件である。
【0040】
第２は、Ｎ個のノードのそれぞれは、最適経路に選択された、入ってくる有向エッジの数が１以下である、という条件である。
【0041】
第３は、Ｎ個のノードのそれぞれは、最適経路に選択された、出ていく有向エッジの数と、最適経路に選択された、入ってくる有向エッジの数とが同一である、という条件である。
【0042】
第４は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジと、ｊ番目のノードから出てｉ番目のノードに入る有向エッジとが、同時に最適経路に選択されない、という条件である。
【0043】
以上の条件を複数のビットを用いて表すペナルティ関数Ｐは、下記の式（４）のように表される。
【0044】
【数3】
【0045】
式（４）の右辺の第１項は、任意のｉについての、ｊ＝ｊ´以外の全てのｊとｊ´の組み合わせについてｂｉ，ｊ×ｂｉ，ｊ´を加算した加算値を、さらに、全てのｉについて加算する式である。なお、ｊ´は、１以上のＮ以下の、ｉ以外の整数である。式（４）の右辺の第１項は、第１の条件を表す式である。
【0046】
式（４）の右辺の第２項は、任意のｊについての、ｉ＝ｉ´以外の全てのｉとｉ´の組み合わせについてｂｉ，ｊ×ｂｉ´，ｊを加算した加算値を、さらに、全てのｊについて加算する式である。なお、ｉ´は、１以上のＮ以下の、ｊ以外の整数である。式（４）の右辺の第２項は、第２の条件を表す式である。
【0047】
式（４）の右辺の第３項のカッコ内は、任意のｉについての、全てのｊについてのｂｉ，ｊの加算値から全てのｊについてのｂｊ，ｉの加算値を減算した減算値の二乗を算出する式である。そして、式（４）の右辺の第３項は、カッコ内で算出した値を、全てのｉについて加算する式である。式（４）の右辺の第３項は、第３の条件を表す式である。
【0048】
式（４）の右辺の第４項は、全てのｉとｊとの組み合わせについて、ｂｉ，ｊ×ｂｊ，ｉを加算する式である。式（４）の右辺の第４項は、第４の条件を表す式である。
【0049】
なお、ペナルティ関数Ｐの全ての項についている１／２は、各項の０からの最小のズレ量が１となるようにするための係数である。また、ペナルティ関数Ｐは、閉路に関する最適経路を満たす制約条件を複数のビットを用いて表す式であれば、他の式であってもよい。例えば、ペナルティ関数Ｐは、ｂｉ，ｊ
２＝×ｂｉ，ｊを用いた式を含んでもよい。
【0050】
（閉路に関する問題の数値解析）
本実施形態に係る探索方法は、以上のような、０－１最適化問題に含まれる複数のビットの値を、非特許文献１に示された手法により、数値的に解く。
本実施形態に係る探索方法は、以上のような、０－１最適化問題に含まれる複数のビットの値を、非特許文献１に示された手法により、数値的に解く。
【0051】
非特許文献１に示された手法を用いた場合、０－１最適化問題に含まれる複数のビットは、仮想的な複数の粒子に対応づけられる。従って、複数の粒子は、有向グラフに含まれる複数の有向エッジに対応する。また、複数の粒子は、０－１最適化問題により全体のエネルギー（ハミルトニアン）が表される。そして、本実施形態に係る探索方法は、複数の粒子の運動方程式をシンプレクティック・オイラー法により数値的に解くことによって、複数のビットの値を算出する。
【0052】
例えば、本実施形態に係る探索方法は、下記の式（５）、式（６）、式（７）および式（８）に示す古典力学の運動方程式を、シンプレクティック・オイラー法により数値的に解くことにより、閉路に関する問題の解を算出する。
【0053】
【数4】
【0054】
式（５）～（８）において、ｔは、時刻を表す。ｉは、ノードのインデックスを表し、１以上、Ｎ以下の整数である。ｊは、ノードのインデックスを表し、ｉ以外の１以上、Ｎ以下の整数である。ｗｉ，ｊは、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに割り当てられた重み値を表す。ｘｉ，ｊは、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の位置を表す。ｘｊ，ｉは、ｊ番目のノードから出てｉ番目のノードに入る有向エッジに対応する粒子の位置を表す。ｙｉ，ｊは、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の運動量を表す。
【0055】
式（５）～式（８）において、ＸＲｉは、ｉ番目のノードの第１積算値を表す。ＸＣｉは、ｉ番目のノードの第２積算値を表す。ＸＲｊは、ｊ番目のノードの第１積算値を表す。ＸＣｊは、ｊ番目のノードの第２積算値を表す。ＭＣおよびＭＰは、任意の定数を表す。
【0056】
式（５）は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の位置ｘｉ，ｊの時間微分値を表す。
【0057】
式（６）は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の運動量ｙｉ，ｊの時間微分値を表す。式（６）は、閉路に関する０－１最適化問題の合成コスト関数（式（２）のＥ）ををｂｉ，ｊで偏微分したのち、ｂｉ，ｊをｘｉ，ｊで置き換えた式に比例する。
【0058】
式（７）は、ｉ番目のノードについて、出ていく２つ以上の有向エッジに対応する２つ以上の粒子の位置を累加算した第１積算値を表す。また、式（８）は、ｊ番目のノードについて、入ってくる２つ以上の有向エッジに対応する２つ以上の粒子の位置を累加算した第２積算値を表す。
【0059】
本実施形態に係る探索方法は、このような式（５）～式（８）を用いて、仮想的な複数の粒子のそれぞれの位置および運動量を、初期時刻から終了時刻まで単位時間毎に時間積分する。この場合、本実施形態に係る探索方法は、シンプレクティック・オイラー法に基づき、位置と運動量とを、交互に算出する。すなわち、本実施形態に係る探索方法は、単位時間毎に、位置が算出された後に運動量が算出する、または、運動量が算出された後に位置が算出する。
【0060】
また、粒子の位置は、対応するビットの第１値（例えば０）から、対応するビットの第２値（例えば１）との間の値を表す連続値に制約される。なお、第２値は、第１値よりも大きい。
【0061】
従って、本実施形態に係る探索方法は、単位時間毎に、複数の粒子のそれぞれについて、位置が第１値（例えば０）より小さい場合、位置を第１値に修正し、第２値より大きい場合、位置が第２値（例えば１）に修正する。さらに、本実施形態に係る探索方法は、単位時間毎に、複数の粒子のそれぞれについて、位置が第１値より小さいまたは第２値より大きい場合、運動量を予め定められた値または予め定められた演算により定まる値に修正してもよい。
【0062】
そして、本実施形態に係る探索方法は、最終時刻における複数の粒子のそれぞれの位置を予め定められた閾値（例えば、０．５）により二値化し、０－１最適化問題に含まれる複数のビットのそれぞれの解として出力する。なお、このような探索方法に従った処理を実行する具体的な装置については、図５以降を参照して説明する。
【0063】
また、本実施形態に係る探索方法は、式（６）に代えて、下記の式（９）を用いて、閉路に関する問題の解を算出してもよい。
【0064】
【数5】
【0065】
ｐは、初期時刻において０であり、最終時刻において１となり、単位時刻毎に単調増加する値である。式（１０）は、式（９）に組み込まれるｈｉ，ｊを表す。ｘ０は、ｘｉ，ｊの初期時刻における値である。Ｎは、有向グラフに含まれるノードの数である。
【0066】
なお、式（９）は、式（６）に、０から１へ単調増加するｐとそれに依存する式（１０）のｈｉ，ｊという２種類の時間変化パラメータが加算された式である。これらの時間変化パラメータは、初期時刻における運動量の時間微分値を０とし、終了時刻においては、式（９）の右辺で粒子の位置ｘに依存しない項であるｈｉ，ｊは０となるように単位時間毎に変化する値である。
【0067】
（異なる２つのノード間を結ぶ経路に関する問題）
異なる２つのノード間を結ぶ経路に関する問題は、閉路に関する問題と比較して、ペナルティ関数Ｐが異なる。
異なる２つのノード間を結ぶ経路に関する問題は、閉路に関する問題と比較して、ペナルティ関数Ｐが異なる。
【0068】
異なる２つのノード間を結ぶ経路に関する問題において、ペナルティ関数Ｐは、選択された経路が有向グラフの中で２つのノード間を結ぶ経路を形成する条件を、複数のビットを用いて表す。有向グラフの中で閉路を形成する条件は、下記の通りである。
【0069】
第１は、開始ノードは、最適経路に選択された、出ていく有向エッジの数が１である、および、終了ノードは、最適経路に選択された、入ってくる有向エッジの数が１である、という条件である。
第２は、開始ノードは、最適経路に選択された、入ってくる有向エッジの数が０である、および、終了ノードは、最適経路に選択された、出ていく有向エッジの数が０である、という条件である。
第３は、Ｎ個のノードのそれぞれは、最適経路に選択された、出ていく有向エッジの数が１以下である、という条件である。
第２は、開始ノードは、最適経路に選択された、入ってくる有向エッジの数が０である、および、終了ノードは、最適経路に選択された、出ていく有向エッジの数が０である、という条件である。
第３は、Ｎ個のノードのそれぞれは、最適経路に選択された、出ていく有向エッジの数が１以下である、という条件である。
【0070】
第４は、Ｎ個のノードのそれぞれは、最適経路に選択された、入ってくる有向エッジの数が１以下である、という条件である。
【0071】
第５は、開始ノードおよび終了ノード以外の、Ｎ－２個のノードのそれぞれは、最適経路に選択された、出ていく有向エッジの数と、最適経路に選択された、入ってくる有向エッジの数とが同一である、という条件である。
【0072】
第６は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジと、ｊ番目のノードから出てｉ番目のノードに入る有向エッジとが、同時に最適経路に選択されない、という条件である。
【0073】
以上の条件を複数のビットを用いて表すペナルティ関数Ｐは、例えば、下記の式（２１－１）、式（２１－２）、式（２１－３）、式（２１－４）、式（２１－５）および式（２１－６）が組み込まれる。
【0074】
【数6】
【0075】
なお、ｓは、１以上、Ｎ以下の指定された１つの整数を表す。ｖは、１以上、Ｎ以下のｓ以外の指定された１つの整数を表す。ｋは、１以上、Ｎ以下の整数を表す。
【0076】
式（２１－１）は、全てのｊについてｂｓ、ｊを加算した値が１であること、および、全てのｉについてｂｉ、ｖを加算した値が１であることを表す。式（２１－１）は、第１の条件を表す式である。
【0077】
式（２１－２）は、全てのｉについてｂｉ、ｓを加算した値が０であること、および、全てのｊについてｂｖ、ｊを加算した値が０であることを表す。式（２１－２）は、第２の条件を表す式である。
【0078】
式（２１－３）は、全てのｊについてｂｋ、ｊを加算した値が１以下であることを表す。式（２１－３）は、第３の条件を表す式である。
【0079】
式（２１－４）は、全てのｉについてｂｉ、ｋを加算した値が１以下であることを表す。式（２１－４）は、第４の条件を表す式である。
【0080】
式（２１－５）は、ｓおよびｖを除く全てのｉについてｂｉ、ｋを加算した値と、ｓおよびｖを除く全てのｋについてｂｋ、ｊを加算した値とが同一であることを表す。式（２１－５）は、第５の条件を表す式である。
【0081】
式（２１－６）は、ｂｉ、ｊとｂｊ、ｉとを乗算した値が０であることを表す。式（２１－６）は、第６の条件を表す式である。
【0082】
（異なる２つのノード間を結ぶ経路に関する問題の数値解析）
本実施形態に係る探索方法は、下記の式（２２）、式（２３）、式（２４）、式（２５）、式（２６）および式（２７）に示す古典力学の運動方程式を、シンプレクティック・オイラー法により数値的に解くことにより、異なる２つのノード間を結ぶ経路に関する問題の解を算出する。
本実施形態に係る探索方法は、下記の式（２２）、式（２３）、式（２４）、式（２５）、式（２６）および式（２７）に示す古典力学の運動方程式を、シンプレクティック・オイラー法により数値的に解くことにより、異なる２つのノード間を結ぶ経路に関する問題の解を算出する。
【0083】
【数7】
【0084】
式（２２）～式（２７）において、ｔは、時刻を表す。ｉは、ノードのインデックスを表し、１以上、Ｎ以下の整数である。ｊは、ノードのインデックスを表し、ｉ以外の１以上、Ｎ以下の整数である。
【0085】
式（２２）～式（２７）において、ｓは、経路開始ノードのインデックスを表し、１以上、Ｎ以下のうちの指定された整数である。ｖは、経路終了ノードのインデックスを表し、ｓ以外の１以上、Ｎ以下のうちの指定された整数である。ｋは、ノードのインデックスを表し、ｓおよびｖ以外の１以上、Ｎ以下の整数である。ｌは、ノードのインデックスを表し、ｓ、ｖおよびｋ以外の１以上、Ｎ以下の整数である。ｗｓ，ｌは、経路開始ノードから出てｌ番目のノードに入る有向エッジに割り当てられた重み値を表す。ｗｋ，ｖは、ｋ番目のノードから出て経路終了ノードに入る有向エッジに割り当てられた重み値を表す。ｗｋ，ｌは、ｋ番目のノードから出てｌ番目のノードに入る有向エッジに割り当てられた重み値を表す。
【0086】
式（２２）～式（２７）において、ｘｋ，ｌは、ｋ番目のノードから出てｌ番目のノードに入る有向エッジに対応する粒子の位置を表す。ｘｌ，ｋは、ｌ番目のノードから出てｋ番目のノードに入る有向エッジに対応する粒子の位置を表す。ｙｓ，ｌは、経路開始ノードから出てｌ番目のノードに入る有向エッジに対応する粒子の運動量を表す。ｙｋ，ｖは、ｋ番目のノードから出て終了のノードに入る有向エッジに対応する粒子の運動量を表す。ｙｋ，ｌは、ｋ番目のノードから出てｌ番目のノードに入る有向エッジに対応する粒子の運動量を表す。
【0087】
式（２２）～式（２７）において、ＸＲＳは、経路開始ノードの第１積算値を表す。ＸＣｖは、経路終了ノードの第２積算値を表す。ＸＲｋは、ｋ番目のノードの第１積算値を表す。ＸＣｋは、ｋ番目のノードの第２積算値を表す。ＸＲｌは、ｌ番目のノードの第１積算値を表す。ＸＣｌは、ｌ番目のノードの第２積算値を表す。ＭＣおよびＭＰは、任意の定数を表す。
【0088】
式（２２）は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の位置ｘｉ，ｊの時間微分値を表す。
【0089】
式（２３）は、経路開始ノードから出てｌ番目のノードに入る有向エッジに対応する粒子の運動量ｙｓ，ｌの時間微分値を表す。式（２３）は、異なる２つのノード間を結ぶ経路に関する０－１最適化問題の合成コスト関数（式（２）のＥ）をｂｓ，ｌで偏微分したのち、ｂｓ，ｌをｘｓ，ｌで置き換えた式に比例する。
【0090】
式（２４）は、ｋ番目のノードから出て経路終了ノードに入る有向エッジに対応する粒子の運動量ｙｋ，ｖの時間微分値を表す。式（２３）は、異なる２つのノード間を結ぶ経路に関する０－１最適化問題の合成コスト関数（式（２）のＥ）をｂｋ，ｖで偏微分したのち、ｂｋ，ｖをｘｋ，ｖで置き換えた式に比例する。
【0091】
式（２５）は、ｋ番目のノードから出てｌ番目のノードに入る有向エッジに対応する粒子の運動量ｙｋ，ｌの時間微分値を表す。式（２５）は、異なる２つのノード間を結ぶ経路に関する０－１最適化問題の合成コスト関数（式（２）のＥ）をｂｋ，ｌで偏微分したのち、ｂｋ，ｌをｘｋ，ｌで置き換えた式に比例する。
【0092】
式（２６）は、ｉ番目のノードについて、出ていく２つ以上の有向エッジに対応する２以上の粒子の位置を累加算した第１積算値を表す。また、式（２７）は、ｊ番目のノードについて、入ってくる２つ以上の有向エッジに対応する２以上の粒子の位置を累加算した第２積算値を表す。
【0093】
そして、本実施形態に係る探索方法は、このような式（２２）～式（２７）を用いて、閉路の場合の最適化問題と同様に、異なる２つのノード間を結ぶ経路に関する問題を解く。
【0094】
ただし、本実施形態に係る探索方法は、ｘｓ，ｖ、ｘｖ，ｓ、ｘｋ，ｓおよびｘｖ，ｌを予め定められた値に固定して、問題を解く。例えば、本実施形態に係る探索方法は、ｘｓ，ｖ、ｘｖ，ｓ、ｘｋ，ｓおよびｘｖ，ｌを０に固定する。
【0095】
なお、ｘｓ，ｖは、経路開始ノードから出て経路終了ノードに入る有向エッジに対応する粒子の位置を表す。ｘｖ，ｓは、経路終了ノードから出て経路開始ノードに入る有向エッジに対応する粒子の位置を表す。ｘｋ，ｓは、ｋ番目のノードから出て経路開始ノードに入る有向エッジに対応する粒子の位置を表す。ｘｖ，ｌは、経路終了ノードから出てｌ番目のノードに入る有向エッジに対応する粒子の位置を表す。
【0096】
また、本実施形態に係る探索方法は、式（２３）、式（２４）および式（２５）に代えて、下記の式（２８）、式（２９）および式（３０）を用いて、異なる２つのノード間を結ぶ経路に関する問題の解を算出してもよい。
【0097】
【数8】
【0098】
ｐは、初期時刻において０であり、最終時刻において１となり、単位時刻毎に単調増加する値である。
【0099】
なお、下記の式（３１）は、式（２８）に組み込まれるｈｓ，ｌを表す。下記の式（３２）は、式（２９）に組み込まれるｈｋ，ｖを表す。下記の式（３３）は、式（３０）に組み込まれるｈｋ，ｌを表す。ｘ０は、ｘｉ，ｊの初期時刻における値である。Ｎは、有向グラフに含まれるノードの数である。
【0100】
【数9】
【0101】
式（２８）は、式（２３）に、時間変化パラメータが加算された式である。式（２９）は、式（２４）に、時間変化パラメータが加算された式である。式（３０）は、式（２５）に、時間変化パラメータが加算された式である。時間変化パラメータは、初期時刻における運動量の時間微分値を０とし、終了時刻においては、式（２８）（２９）（３０）の右辺で粒子の位置ｘに依存しない項であるｈは０となるように単位時間毎に変化する値である。
【0102】
（探索装置１０）
図５は、第１実施形態に係る探索装置１０の構成を示す図である。第１実施形態に係る探索装置１０は、演算部１２と、入力部１４と、出力部１６と、設定部１８とを備える。
図５は、第１実施形態に係る探索装置１０の構成を示す図である。第１実施形態に係る探索装置１０は、演算部１２と、入力部１４と、出力部１６と、設定部１８とを備える。
【0103】
演算部１２は、例えば情報処理装置により実現される。また、演算部１２は、ＣＰＵ（Central Processing Unit）等の１または複数のプロセッシング回路がプログラムを実行することにより実現されてもよい。また、演算部１２は、ＦＰＧＡ（Field Programmable Gate Array）、ゲートアレイまたは特定用途向け集積回路（ＡＳＩＣ）等により実現されてもよい。
【0104】
演算部１２は、時刻を表すパラメータであるｔを、開始時刻（例えば０）から単位時間ずつ増加させる。演算部１２は、仮想的な複数の粒子のそれぞれの位置および運動量を、初期時刻から終了時刻まで単位時間毎に時間積分することにより算出する。そして、演算部１２は、終了時刻における複数の粒子のそれぞれの位置を予め設定された閾値により二値化することにより、０－１最適化問題に含まれる複数のビットのそれぞれの解を算出する。
【0105】
入力部１４は、演算部１２による演算処理に先だって、開始時刻における複数の粒子のそれぞれの位置および運動量を取得して、演算部１２に与える。出力部１６は、演算部１２による演算処理の終了後に、０－１最適化問題に含まれる複数のビットのそれぞれの解を演算部１２から取得する。そして、出力部１６は、取得した解を出力する。設定部１８は、演算部１２による演算処理に先だって、各パラメータを演算部１２に対して設定する。
【0106】
【0107】
まず、Ｓ１１において、演算部１２は、パラメータを初期化する。より具体的には、演算部１２は、ｔ、ｐおよびｈｉ，ｊを初期化する。例えば、演算部１２は、ｔを開始時刻を表す０に初期化する。また、演算部１２は、ｐを０に初期化する。例えば、演算部１２は、ｐ＝０として、初期化したｈｉ，ｊを算出する。なお、演算部１２は、後述するＳ１７においてｐを用いない場合には、ｐを初期化しない。また、演算部１２は、後述するＳ１７においてｈｉ，ｊを用いない場合には、ｈｉ，ｊを初期化しない。
【0108】
続いて、演算部１２は、ｔがＴより大きくなるまで、Ｓ１３からＳ１８までの処理を繰り返す（Ｓ１２とＳ１９との間のループ処理）。Ｔは、終了時刻を表す。これにより、演算部１２は、初期時刻から終了時刻まで単位時間毎にＳ１３からＳ１８までの処理を繰り返すことができる。
【0109】
Ｓ１３において、演算部１２は、複数の粒子のそれぞれについて、対象時刻における位置（ｘｉ，ｊ）を、対象時刻より１単位時間前の直前時刻における運動量（ｙｉ，ｊ）に基づき算出する。例えば、演算部１２は、複数の粒子のそれぞれについて、直前時刻における位置（ｘｉ，ｊ）と、直前時刻における運動量（ｙｉ，ｊ）に単位時間を乗じた値とを加算することにより、対象時刻における位置（ｘｉ，ｊ）を算出する。より具体的には、演算部１２は、下記の式（４１）により、対応する粒子の対象時刻における位置（ｘｉ，ｊ）を算出する。
【0110】
【数10】
【0111】
式（４１）の右辺のｘｉ，ｊは、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の、直前時刻における位置を表す。式（４１）の右辺のｙｉ，ｊは、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の、直前時刻における運動量を表す。ｄｔは、単位時間を表す。
【0112】
続いて、Ｓ１４において、演算部１２は、複数の粒子のそれぞれについて、対象時刻における位置（ｘｉ，ｊ）が予め定められた第１値より小さい場合、対象時刻における位置（ｘｉ，ｊ）を第１値に修正する。また、演算部１２は、複数の粒子のそれぞれについて、対象時刻における位置（ｘｉ，ｊ）が予め定められた第２値より大きい場合、対象時刻における位置（ｘｉ，ｊ）を第２値に修正する。なお、第２値は、第１値より大きい。
【0113】
ビットにおける、対応する有向エッジが選択されていないことを表す値が０である場合、第１値は、０である。ビットにおける、対応する有向エッジが選択されていることを表す値が１である場合、第２値は、１である。例えば、演算部１２は、対象時刻における位置（ｘｉ，ｊ）が０より小さい場合、対象時刻における位置（ｘｉ，ｊ）を０とする。例えば、演算部１２は、対象時刻における位置（ｘｉ，ｊ）が１より大きい場合、対象時刻における位置（ｘｉ，ｊ）を１とする。これにより、演算部１２は、複数の粒子のそれぞれの位置（ｘｉ，ｊ）を、ビットの取り得る２つの値の範囲内に制限することができる。
【0114】
また、演算部１２は、複数の粒子のそれぞれについて、対象時刻における位置（ｘｉ，ｊ）が第１値より小さいまたは第２値より大きい場合、直前時刻における運動量（ｙｉ，ｊ）を、予め定められた値または予め定められた演算により定まる値に修正する。例えば、演算部１２は、複数の粒子のそれぞれについて、対象時刻における位置（ｘｉ，ｊ）が０より小さいまたは１より大きい場合、直前時刻における運動量（ｙｉ，ｊ）を、予め定められた値または予め定められた演算により定まる値に修正する。予め定められた値は、例えば０である。また、予め定められた値は、０より大きく、１以下の任意の値であってもよい。また、予め定められた演算は、例えば、０以上、１以下の乱数を発生する演算であってもよい。
【0115】
続いて、Ｓ１５において、演算部１２は、有向グラフに含まれる複数のノードのそれぞれについて、出ていく２つ以上の有向エッジに対応する、２以上の粒子の対象時刻における位置（ｘｉ，ｊ）を累加算した第１積算値（ＸＲｉ）を算出する。より具体的には、演算部１２は、下記の式（４２）により、ｉ番目のノードに対応する第１積算値（ＸＲｉ）を算出する。
【0116】
【数11】
【0117】
式（４２）は、ｉを除く全てのｊについて、ｘｉ，ｊを加算した値を表す。演算部１２は、複数のノードのそれぞれについて第１積算値（ＸＲｉ）を算出することにより、Ｓ１７での運動量（ｙｉ，ｊ）の算出のための演算処理を簡易に実行することができる。
【0118】
続いて、Ｓ１６において、演算部１２は、有向グラフに含まれる複数のノードのそれぞれについて、入ってくる２つ以上の有向エッジに対応する、２以上の粒子の対象時刻における位置（ｘｉ，ｊ）を累加算した第２積算値（ＸＣｊ）を算出する。より具体的には、演算部１２は、下記の式（４３）により、ｊ番目のノードに対応する第２積算値（ＸＣｊ）を算出する。
【0119】
【数12】
【0120】
式（４３）は、ｊを除く全てのｉについて、ｘｉ，ｊを加算した値を表す。演算部１２は、複数のノードのそれぞれについて第２積算値（ＸＣｊ）を算出することにより、Ｓ１７での運動量（ｙｉ，ｊ）の算出のための演算処理を簡易に実行することができる。
【0121】
続いて、Ｓ１７において、演算部１２は、複数の粒子のそれぞれについて、対象時刻における運動量（ｙｉ，ｊ）を算出する。より詳しくは、演算部１２は、対象時刻における運動量（ｙｉ，ｊ）を、終了ノードの第１積算値（ＸＲｉ）および第２積算値（ＸＣｉ）、開始ノードの第１積算値（ＸＲｊ）および第２積算値（ＸＣｊ）、対応する有向エッジに割り当てられた重み値（ｗｉ，ｊ）、対象時刻における位置（ｘｉ，ｊ）、並びに、対応する有向エッジとは逆向きの有向エッジに対応する粒子の対象時刻における位置（ｘｊ，ｉ）に基づき算出する。例えば、演算部１２は、複数の粒子のそれぞれについて、直前時刻における（ｙｉ，ｊ）と、直前時刻における運動量の時間微分値に単位時間を乗じた値とを加算することにより、対象時刻における運動量（ｙｉ，ｊ）を算出する。
【0122】
より具体的には、演算部１２は、下記の式（４４）により、対応する粒子の対象時刻における運動量（ｙｉ，ｊ）を算出する。
【0123】
【数13】
【0124】
なお、式（４４）の右辺のｙｉ，ｊは、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の、直前時刻における運動量を表す。式（４４）の右辺の（ｙｉ，ｊ／ｄｔ）は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する粒子の、直前時刻における運動量の時間微分値を表す。ｄｔは、単位時間を表す。
【0125】
なお、閉路に関する問題の場合、運動量の時間微分値（ｙｉ，ｊ／ｄｔ）は、例えば、式（６）または式（９）により算出される。異なる２つのノード間を結ぶ経路に関する問題の場合、運動量の時間微分値（ｙｉ，ｊ／ｄｔ）は、例えば、式（２３）、式（２４）および式（２５）により算出される。または、異なる２つのノード間を結ぶ経路に関する問題の場合、運動量の時間微分値（ｙｉ，ｊ／ｄｔ）は、例えば、式（２８）、式（２９）および式（３０）により算出される。
【0126】
また、閉路に関する問題の場合、Ｓ１７において、演算部１２は、複数の粒子のそれぞれについて、対象時刻における運動量（ｙｉ，ｊ）を、下記の式（４５）および式（４６）の２段階で算出してもよい。
【0127】
【数14】
【数15】
【0128】
式（４５）のｈ０は、下記の式（４７）により表される。
【0129】
【数16】
【0130】
なお、この場合、演算部１２は、式（４５）の演算処理、Ｓ１３の処理の直後に実行してもよい。
【0131】
続いて、Ｓ１８において、演算部１２は、パラメータを更新する。より具体的には、演算部１２は、ｔ、ｐおよびｈｉ，ｊを初期化する。
【0132】
例えば、演算部１２は、ｔに、単位時間（ｄｔ）を加算する。開始時刻が０で、終了時刻がＴであり、Ｎｓｔｅｐ回（Ｎｓｔｅｐは、２以上の整数）ループを繰り返す場合、ｄｔ＝Ｔ／Ｎｓｔｅｐとなる。また、この場合、ｐ＝ｐ＋（１／Ｎｓｔｅｐ）となる。なお、演算部１２は、Ｓ１７においてｐを用いない場合には、ｐを更新しない。また、演算部１２は、Ｓ１７においてｈｉ，ｊを用いない場合には、ｈｉ，ｊを更新しない。
【0133】
続いて、Ｓ１９において、演算部１２は、ｔが終了時刻を超えたか否か、すなわち、ｔがＴより大きくなったか否かを判断する。演算部１２は、ｔが終了時刻を超えていない場合、処理をＳ１３に戻して、Ｓ１３からＳ１８の処理を実行する。演算部１２は、ｔが終了時刻を超えた場合、処理をＳ２０に進める。
【0134】
Ｓ２０において、演算部１２は、終了時刻における複数の粒子のそれぞれの位置（ｘｉ，ｊ）を予め設定された閾値により二値化する。例えば、演算部１２は、終了時刻における複数の粒子のそれぞれの位置（ｘｉ，ｊ）を第１値（０）と第２値（１）との間の中間値である０．５により、二値化する。そして、演算部１２は、複数の粒子のそれぞれの位置（ｘｉ，ｊ）を二値化した値（０または１）を、０－１最適化問題に含まれる複数のビットのそれぞれの解として出力する。
【0135】
以上のように、探索装置１０は、有向グラフの最適経路を探索する最適経路問題の解を高速に出力することができる。例えば、探索装置１０は、閉路に関する問題の解、および、異なる２つのノード間を結ぶ経路に関する問題の解を高速に出力することができる。
【0136】
（第２実施形態）
第２実施形態に係る探索装置１０は、ＦＰＧＡ、ゲートアレイまたは特定用途向け集積回路等の半導体装置に、回路化して実装される。以下、第２実施形態に係る探索装置１０について説明する。
第２実施形態に係る探索装置１０は、ＦＰＧＡ、ゲートアレイまたは特定用途向け集積回路等の半導体装置に、回路化して実装される。以下、第２実施形態に係る探索装置１０について説明する。
【0137】
なお、第２実施形態に係る探索装置１０は、Ｎ個のノードを含む有向グラフを探索することにより、為替の裁定取引の機会を検知する裁定取引問題の解を検出する。
【0138】
図７は、第２実施形態に係る探索装置１０の回路構成を示す図である。第２実施形態に係る探索装置１０は、メモリ２１と、制御回路２２と、第１回路２３と、第２回路２４と、二値化回路２５と、正規化回路２６とを備える。第１回路２３は、ＴＥ回路３１（自己発展回路）と、ＧＣ回路３２（積算値算出回路）と、ＣＣ回路３３（コスト算出回路）とを含む。また、第２回路２４は、ＭＸ回路３４（多体相互作用回路）を含む。
【0139】
なお、探索装置１０は、正規化回路２６を備えない構成であってもよい。また、第１回路２３は、ＣＣ回路３３を含まない構成であってもよい。
【0140】
メモリ２１は、複数の位置変数と、複数の運動量変数と、複数の重み値と、複数の選択不可フラグと、複数の第１積算値と、複数の第２積算値と、複数の反転位置変数と、最大絶対値とを記憶する。
【0141】
複数の位置変数は、有向フラグに含まれる複数の有向エッジに対応する。複数の位置変数のそれぞれは、対応する有向エッジに対応付けられた粒子の位置を表す。
【0142】
複数の運動量変数は、複数の有向エッジに対応する。複数の運動量変数のそれぞれは、対応する有向エッジに対応付けられた粒子の運動量を表す。
【0143】
複数の重み値は、複数の有向エッジに対応する。複数の重み値のそれぞれは、対応する有向エッジに割り当てられている。複数の重み値は、第１回路２３および第２回路２４による演算処理に先だって、外部装置からメモリ２１に書き込まれる。
【0144】
複数の選択不可フラグは、複数の有向エッジに対応する。複数の選択不可フラグは、対応する有向エッジが経路として選択可能か選択不可かを示す。複数の選択不可フラグは、例えば０の場合、対応する有向エッジが経路として選択可能であることを示し、１の場合、対応する有向エッジが経路として選択不可であることを示す。有向エッジが経路として選択可能か選択不可かは、有向グラフによって予め定められる。複数の選択不可フラグは、第１回路２３および第２回路２４による演算処理に先だって、外部装置からメモリ２１に書き込まれる。
【0145】
複数の第１積算値は、複数のノードに対応する。複数の第２積算値は、複数のノードに対応する。
【0146】
複数の反転位置変数は、複数の有向エッジに対応する。複数の反転位置変数のそれぞれは、複数の位置変数と同一であるが、開始ノードと終了ノードとの対応関係が反転して格納されている。
【0147】
最大絶対値は、正規化前の複数の重み値の絶対値のうちの、最大値である。
【0148】
制御回路２２は、メモリ２１、第１回路２３、第２回路２４、二値化回路２５および正規化回路２６に接続される。制御回路２２は、複数の有向エッジのそれぞれに対応する位置変数および運動量変数を、初期時刻から終了時刻まで単位時間毎に時間積分する演算を制御する。例えば、制御回路２２は、単位時間の管理、繰り返し処理の管理およびパラメータの更新等をする。ＴＥ回路３１およびＭＸ回路３４は、制御回路２２の制御に応じて、複数の有向エッジのそれぞれについて、位置変数および運動量変数を、単位時間毎に時間積分する演算を実行する。また、制御回路２２は、演算処理に先だって、メモリ２１に記憶された複数の位置変数および複数の運動量変数を初期化する。
【0149】
ＴＥ回路３１は、メモリ２１に接続される。ＴＥ回路３１は、単位時間毎にメモリ２１にアクセスして、ＴＥ処理を実行する。
【0150】
より詳しくは、ＴＥ回路３１は、単位時間毎に、複数の有向エッジのそれぞれについて、対応する有向エッジの対象時刻における位置変数を、対応する有向エッジの対象時刻より１単位時間前の直前時刻における位置変数および運動量変数に応じて更新する。これにより、ＴＥ回路３１は、複数の有向エッジのそれぞれについて、単位時間毎に、位置変数を時間積分することができる。
【0151】
また、ＴＥ回路３１は、複数の有向エッジのそれぞれについて、単位時間毎に、対応する有向エッジの対象時刻における運動量変数を、直前時刻における運動量変数、対応する有向エッジの対象時刻における位置変数および対応する有向エッジに割り当てられた重み値に応じて更新する。これにより、ＴＥ回路３１は、複数の有向エッジのそれぞれについて、単位時間毎に、運動量変数の時間積分の演算を、途中段階まで実行することができる。
【0152】
さらに、ＴＥ回路３１は、単位時間毎に、複数の有向エッジのそれぞれについて、対応する有向エッジの対象時刻における位置変数が予め定められた第１値より小さい場合、対象時刻における位置変数を第１値に修正し、予め定められた第２値より大きい場合、対象時刻における位置変数を第２値に修正する。なお、第２値は、第１値より大きい。例えば、ＴＥ回路３１は、単位時間毎に、複数の有向エッジのそれぞれについて、対応する有向エッジの対象時刻における位置変数が０より小さい場合、対象時刻における位置変数を０に修正し、１より大きい場合、対象時刻における位置変数を１に修正する。
【0153】
さらに、ＴＥ回路３１は、単位時間毎に、複数の有向エッジのそれぞれについて、対象時刻における位置変数が第１値（例えば０）より小さいまたは第２値（例えば１）より大きい場合、直前時刻における運動量変数を、予め定められた値または予め定められた演算により定まる値に修正する。予め定められた値は、例えば０または０から１までの任意の値である。予め定められた演算により定まる値は、例えば０から１までの範囲の乱数により定まる値であってもよい。
【0154】
さらに、ＴＥ回路３１は、複数の有向エッジのそれぞれについて、対応する有向エッジの選択不可フラグが選択不可を示す場合、対象時刻における位置変数、および、途中段階まで更新された対象時刻における運動量変数を、予め定められた値（例えば０）に置き換える。
【0155】
ＧＣ回路３２は、メモリ２１に接続される。ＧＣ回路３２は、単位時間毎にメモリ２１にアクセスして、ＧＣ処理を実行する。
【0156】
より詳しくは、ＧＣ回路３２は、単位時間毎に、有向グラフに含まれる複数のノードのそれぞれについて、出ていく２つ以上の有向エッジに対応する、２以上の対象時刻における位置変数を累加算した第１積算値を算出する。さらに、ＧＣ回路３２は、単位時間毎に、複数のノードのそれぞれについて、入ってくる２つ以上の有向エッジに対応する、２以上の対象時刻における位置変数を累加算した第２積算値を算出する。なお、ＧＣ回路３２は、メモリ２１を介さずに、ＴＥ回路３１から、対象時刻における位置変数を取得してもよい。
【0157】
ＣＣ回路３３は、メモリ２１に接続される。ＣＣ回路３３は、単位時間毎にメモリ２１にアクセスして、ＣＣ処理を実行する。
【0158】
より詳しくは、ＣＣ回路３３は、単位時間毎に、複数の有向エッジのそれぞれに対応する位置変数を予め設定された閾値により二値化することにより、複数の有向エッジのそれぞれについて、対象時刻の段階において最適経路として選択されたか否かを判定する。続いて、ＣＣ回路３３は、単位時間毎に、対象時刻の段階において最適経路として選択された２つ以上の有向エッジが、最適経路の制約条件を満たしているか否かを判定する。そして、ＣＣ回路３３は、制約条件を満たしている場合、選択された２つ以上の有向エッジに割り当てられた重み値を合成した重みの合計値を算出する。例えば、ＣＣ回路３３は、制約条件を満たしている場合、選択された２つ以上の有向エッジに割り当てられた重み値を加算した加算値を算出する。
【0159】
さらに、ＣＣ回路３３は、選択された２つ以上の有向エッジに割り当てられた重み値の合計値に基づき、２つ以上の有向エッジに対応する交換をした場合に得られるトータルレート（ｓｏｌ）を算出する。ＣＣ回路３３は、算出したトータルレート（ｓｏｌ）を外部装置に出力する。
【0160】
ＭＸ回路３４は、メモリ２１に接続される。ＭＸ回路３４は、単位時間毎にメモリ２１にアクセスしてＭＸ処理を実行する。
【0161】
より詳しくは、ＭＸ回路３４は、複数の有向エッジのそれぞれについて、単位時間毎に、対応する有向エッジの対象時刻における運動量変数を、対応する有向エッジの対象時刻における位置変数、および、対応する有向エッジ以外の有向エッジの対象時刻に位置変数に基づき、さらに更新する。より詳しくは、ＭＸ回路３４は、単位時間毎に、複数の有向エッジのそれぞれについて、ＴＥ回路３１により更新された後の対応する有向エッジの対象時刻における運動量変数を、終了ノードの第１積算値および第２積算値、開始ノードの第１積算値および第２積算値、対応する有向エッジの対象時刻における位置変数、および、対応する有向エッジとは逆向きの有向エッジに対応する対象時刻における位置変数に応じて、さらに更新する。これにより、ＭＸ回路３４は、複数の有向エッジのそれぞれについて、ＴＥ回路３１によって途中段階まで時間積分された運動量変数を最後の段階まで時間積分することできる。
【0162】
二値化回路２５は、メモリ２１に接続される。二値化回路２５は、終了時刻における複数の有向エッジのそれぞれに対応する位置変数をメモリ２１から読み出す。二値化回路２５は、終了時刻における複数の有向エッジのそれぞれに対応する位置変数を予め設定された閾値により二値化することにより、０－１最適化問題に含まれる複数のビットのそれぞれの解を算出する。そして、二値化回路２５は、０－１最適化問題に含まれる複数のビットのそれぞれの解を出力する。
【0163】
正規化回路２６は、メモリ２１に接続される。正規化回路２６は、外部装置からメモリ２１に複数の重み値が書き込まれた場合、第１回路２３および第２回路２４による演算処理に先だって、複数の重み値のそれぞれに対して正規化処理を実行する。より具体的には、正規化回路２６は、複数の重み値のそれぞれを、複数の重み値のうちの最大絶対値に基づき正規化し、正規化した複数の重み値をメモリ２１に書き込む。また、正規化回路２６は、最大絶対値をメモリ２１に書き込む。
【0164】
また、正規化回路２６は、最適経路として閉路を探索する場合において、正規化処理に先だって、補正処理を実行する。正規化回路２６は、重みの合計値が、選択された経路に含まれる２つ以上の有向エッジに割り当てられた２つ以上の重み値の加算値である場合、補正処理として、複数の有向エッジのそれぞれについて、対応する重み値から、終了ノードに設定された係数を加算し、開始ノードに設定された係数を減算する。なお、複数のノードのそれぞれには、予め係数が設定されている。複数のノードのそれぞれに対応して設定された係数は、補正後の重み値の０からの誤差の総和が最小となるように定められる。
【0165】
図８は、メモリ２１の構成を示す図である。メモリ２１は、Ｘメモリ回路４１と、Ｙメモリ回路４２と、Ｗメモリ回路４３と、Ｚメモリ回路４４と、ＸＲメモリ回路４５と、ＸＣメモリ回路４６と、ＸＴメモリ回路４７と、最大値メモリ回路４８とを含む。Ｘメモリ回路４１、Ｙメモリ回路４２、Ｗメモリ回路４３、Ｚメモリ回路４４、ＸＲメモリ回路４５、ＸＣメモリ回路４６、ＸＴメモリ回路４７および最大値メモリ回路４８は、それぞれが読出ポートおよび書込ポートを有し、互いに独立にデータの読み出しおよび書き込みがされる。
【0166】
Ｘメモリ回路４１は、位置行列（Ｘｍｅｍ）を記憶する。位置行列は、Ｎ×Ｎ個の位置変数を格納する。位置行列は、行番号が有向エッジにおける開始ノードのインデックスを表し、列番号が有向エッジにおける終了ノードのインデックスを表す。位置行列は、Ｎ×Ｎ個の位置変数のそれぞれを、対応する有向エッジの行番号および列番号の要素として格納する。例えば、位置行列は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する位置変数を、ｉ行ｊ列の要素として格納する。
【0167】
なお、有向グラフは、自己ループの有向エッジ（ｉ番目のノードから出てｉ番目のノードに入る有向エッジ）を含まない。従って、位置行列は、行番号と列番号とが同一の対角成分の要素として、経路探索に影響を与えない値である０を格納する。
【0168】
Ｙメモリ回路４２は、運動量行列（Ｙｍｅｍ）を記憶する。運動量行列は、Ｎ×Ｎ個の運動量変数を格納する。運動量行列は、行番号が有向エッジにおける開始ノードのインデックスを表し、列番号が有向エッジにおける終了ノードのインデックスを表す。運動量行列は、Ｎ×Ｎ個の運動量変数のそれぞれを、対応する有向エッジの行番号および列番号の要素として格納する。なお、運動量行列は、行番号と列番号とが同一の対角成分の要素として、経路探索に影響を与えない値である０を格納する。
【0169】
Ｗメモリ回路４３は、重み値行列（Ｗｍｅｍ）を記憶する。重み値行列は、Ｎ×Ｎ個の重み値を格納する。重み値行列は、行番号が有向エッジにおける開始ノードのインデックスを表し、列番号が有向エッジにおける終了ノードのインデックスを表す。重み値行列は、Ｎ×Ｎ個の重み値のそれぞれを、対応する有向エッジの行番号および列番号の要素として格納する。なお、重み値行列は、行番号と列番号とが同一の対角成分の要素として、経路探索に影響を与えない値である０を格納する。
【0170】
Ｚメモリ回路４４は、フラグ行列（Ｚｍｅｍ）を記憶する。フラグ行列は、Ｎ×Ｎ個の選択不可フラグを格納する。フラグ行列は、行番号が有向エッジにおける開始ノードのインデックスを表し、列番号が有向エッジにおける終了ノードのインデックスを表す。フラグ行列は、Ｎ×Ｎ個のフラグのそれぞれを、対応する有向エッジの行番号および列番号の要素として格納する。なお、フラグ行列は、行番号と列番号とが同一の対角成分の要素として、経路として選択不可であることを示す１を格納する。
【0171】
ＸＲメモリ回路４５は、第１積算値配列（ＸＲｍｅｍ）を記憶する。第１積算値配列は、Ｎ個の第１積算値を格納する。第１積算値配列は、配列番号が、ノードのインデックスを表す。第１積算値配列は、Ｎ個の第１積算値のそれぞれを、対応するノードの配列番号の要素として格納する。
【0172】
ＸＣメモリ回路４６は、第２積算値配列（ＸＣｍｅｍ）を記憶する。第２積算値配列は、Ｎ個の第２積算値を格納する。第２積算値配列は、配列番号が、ノードのインデックスを表す。第２積算値配列は、Ｎ個の第２積算値のそれぞれを、対応するノードの配列番号の要素として格納する。
【0173】
ＸＴメモリ回路４７は、反転位置行列（ＸＴｍｅｍ）を記憶する。反転位置行列は、反転配置されたＮ×Ｎ個の位置変数を格納する。反転位置行列は、行番号が有向エッジにおける終了ノードのインデックスを表し、列番号が有向エッジにおける開始ノードのインデックスを表す。反転位置行列は、Ｎ×Ｎ個の位置変数のそれぞれを、対応する有向エッジの行番号および列番号の要素として格納する。例えば、位置行列は、ｉ番目のノードから出てｊ番目のノードに入る有向エッジに対応する位置変数を、ｊ行ｉ列の要素として格納する。なお、反転位置行列は、行番号と列番号とが同一の対角成分の要素として、経路探索に影響を与えない値である０を格納する。
【0174】
最大値メモリ回路４８は、正規化前の複数の重み値の最大絶対値（ａｂｓｍａｘ）を記憶する。
【0175】
【0176】
まず、Ｓ３１において、正規化回路２６は、正規化処理および補正処理を実行する。なお、メモリ２１に記憶された複数の重み値に対して既に正規化処理および補正処理が実行されている場合には、正規化回路２６は、Ｓ３１の処理を実行しない。
【0177】
続いて、Ｓ３２において、制御回路２２は、パラメータ（ｐ）を初期化する。ｐは、初期時刻において０である。さらに、制御回路２２は、メモリ２１が備えるＸメモリ回路４１に記憶された複数の位置変数を任意の値に初期化する。また、さらに、制御回路２２は、メモリ２１が備えるＹメモリ回路４２に記憶された複数の運動量変数を任意の値に初期化する。
【0178】
続いて、Ｓ３３において、ＴＥ回路３１は、ＴＥ処理を実行する。続いて、Ｓ３４において、ＧＣ回路３２は、ＧＣ処理を実行する。続いて、Ｓ３５において、ＣＣ回路３３は、ＣＣ処理を実行する。ＴＥ回路３１、ＧＣ回路３２およびＣＣ回路３３は、Ｎ×Ｎ個の有向エッジ毎に、Ｓ３３、Ｓ３４およびＳ３５の処理を繰り返して実行する。Ｓ３３、Ｓ３４およびＳ３５のループ処理（第１ループ）は、第１回路２３内で実行が完結する。Ｓ３６において、制御回路２２は、Ｓ３３およびＳ３４の処理がＮ×Ｎ回実行された場合（Ｓ３６のＹｅｓ）、処理をＳ３７に進める。なお、制御回路２２は、Ｓ３５の処理が全て終了しなくても、処理をＳ３７に進めてもよい。この場合、Ｓ３５の処理とＳ３７の処理とは、並行して実行される。
【0179】
Ｓ３７において、ＭＸ回路３４は、ＭＸ処理を実行する。ＭＸ回路３４は、Ｎ×Ｎ個の有向エッジ毎に、Ｓ３７の処理を繰り返して実行する。Ｓ３７のループ処理（第２ループ）は、第２回路２４内で実行が完結する。Ｓ３８において、制御回路２２は、Ｓ３７の処理がＮ×Ｎ回実行された場合（Ｓ３７のＹｅｓ）、処理をＳ３９に進める。
【0180】
Ｓ３９において、制御回路２２は、パラメータ（ｐ）を更新する。制御回路２２、第１回路２３および第２回路２４は、Ｓ３３からＳ３９までの処理（第３ループ）を、所定ステップ回数繰り返して実行する。
【0181】
第１回路２３は、Ｓ３３からＳ３９までの処理（第３ループ）を１回実行した場合、位置変数を単位時間分、時間積分することができる。また、第１回路２３および第２回路２４は、Ｓ３３からＳ３９までの処理（第３ループ）を１回実行した場合、運動量変数を単位時間分、時間積分することができる。そして、第１回路２３は、Ｓ３３からＳ３９までの処理（第３ループ）を所定ステップ回数実行した場合、位置変数および運動量変数を、初期時刻から終了時刻まで時間積分することができる。
【0182】
Ｓ４０において、制御回路２２は、Ｓ３３からＳ３９までの処理が予め定められたステップ回数繰り返された場合（Ｓ４０のＹｅｓ）、処理をＳ４１に進める。
【0183】
Ｓ４１において、二値化回路２５は、０－１最適化問題に含まれる複数のビットのそれぞれの解を算出する。そして、二値化回路２５は、０－１最適化問題に含まれる複数のビットのそれぞれの解を出力する。探索装置１０は、Ｓ３１からＳ４１までの処理を、例えば一定期間毎に繰り返し実行する。
【0184】
図１０は、ＴＥ回路３１に入出力される変数および値を示す図である。ＴＥ回路３１は、Ｎ×Ｎ個の有向エッジ毎に、メモリ２１から、対応する有向エッジの位置変数（Ｘｉ，ｊ）、運動量変数（Ｙｉ，ｊ）、重み値（ｗｉ，ｊ）および選択不可フラグ（ｚｉ，ｊ）を読み出す。そして、ＴＥ回路３１は、Ｎ×Ｎ個の有向エッジ毎にＴＥ処理を実行することにより、対応する有向エッジの位置変数（Ｘｉ，ｊ）、反転位置変数（ＸＴｊ，ｉ）および運動量変数（Ｙｉ，ｊ）を生成して、メモリ２１に書き込む。
【0185】
図１１は、ＧＣ回路３２に入出力される変数を示す図である。ＴＥ回路３１によりＴＥ処理がされた後において、ＧＣ回路３２は、Ｎ×Ｎ個の有向エッジ毎に、メモリ２１から、対応する有向エッジの位置変数（Ｘｉ，ｊ）を読み出す。なお、ＧＣ回路３２は、メモリ２１を介さずにＴＥ回路３１から位置変数（Ｘｉ，ｊ）を取得してもよい。
【0186】
ＧＣ回路３２は、１行分の位置変数に対してＴＥ処理を実行する毎に、対応するノードの第１積算値（ＸＲｉ）を生成して、メモリ２１に書き込む。さらに、ＧＣ回路３２は、１列分の位置変数に対してＴＥ処理を実行する毎に、対応するノードの第２積算値（ＸＣｊ）を生成して、メモリ２１に書き込む。
【0187】
図１２は、ＣＣ回路３３に入出力される変数および値を示す図である。ＴＥ回路３１によりＴＥ処理がされた後において、ＣＣ回路３３は、Ｎ×Ｎ個の有向エッジ毎に、メモリ２１から、対応する有向エッジの位置変数（Ｘｉ，ｊ）および重み値（ｗｉ，ｊ）を読み出す。なお、ＣＣ回路３３は、メモリ２１を介さずにＴＥ回路３１から位置変数（Ｘｉ，ｊ）を取得してもよい。さらに、ＣＣ回路３３は、メモリ２１から最大絶対値（ａｂｓｍａｘ）を読み出す。
【0188】
ＣＣ回路３３は、Ｎ×Ｎ個の全ての有向エッジに対してＣＣ処理を実行することにより重み値の合計値を算出する。そして、ＣＣ回路３３は、選択された２つ以上の有向エッジに割り当てられた重み値の合計値に基づき、２つ以上の有向エッジに対応する交換をした場合に得られるトータルレート（ｓｏｌ）を算出して、外部に出力する。
【0189】
図１３は、ＭＸ回路３４に入出力される変数および値を示す図である。ＭＸ回路３４は、Ｎ×Ｎ個の有向エッジ毎に、メモリ２１から、対応する有向エッジの位置変数（Ｘｉ，ｊ）、運動量変数（Ｙｉ，ｊ）、反転位置変数（ＸＴｉ，ｊ）、開始ノードの第１積算値（ＸＲｉ）および第２積算値（ＸＣｉ）、並びに、終了ノードの第１積算値（ＸＲｊ）および第２積算値（ＸＣｊ）を読み出す。そして、ＭＸ回路３４は、Ｎ×Ｎ個の有向エッジ毎にＭＸ処理を実行することにより、対応する有向エッジの運動量変数（Ｙｉ，ｊ）を更新して、メモリ２１に書き込む。
【0190】
図１４は、ＴＥ回路３１による変数および値の読み出し順を示す図である。
【0191】
ＴＥ回路３１は、行方向のラスタスキャン順に、Ｘメモリ回路４１に記憶された位置行列（Ｘｍｅｍ）から１つずつ位置変数（ｘｉｎ）を読み出す。すなわち、ＴＥ回路３１は、１行１列の位置変数（Ｘ１，１）、１行２列の位置変数（Ｘ１，２）、…、Ｎ行（Ｎ－１）列の位置変数（ＸＮ，Ｎ－１）、Ｎ行Ｎ列の位置変数（ＸＮ，Ｎ）といった順で、１つずつ位置変数（ｘｉｎ）を読み出す。この場合において、ＴＥ回路３１は、クロックサイクル毎に、位置変数（ｘｉｎ）を読み出す。
【0192】
また、ＴＥ回路３１は、クロックサイクル毎に、Ｙメモリ回路４２に記憶された運動量行列（Ｙｍｅｍ）から、位置変数と同一の行番号および列番号の運動量変数（ｙｉｎ）を、１つずつ読み出す。また、ＴＥ回路３１は、クロックサイクル毎に、Ｗメモリ回路４３に記憶された重み値行列（Ｗｍｅｍ）から、位置変数と同一の行番号および列番号の重み値（ｗｉｎ）を１つずつ読み出す。また、ＴＥ回路３１は、クロックサイクル毎に、Ｚメモリ回路４４に記憶されたフラグ行列（Ｚｍｅｍ）から、位置変数と同一の行番号および列番号の選択不可フラグ（ｚｉｎ）を１つずつ読み出す。
【0193】
そして、ＴＥ回路３１は、パイプライン処理により、同一の行番号および列番号の更新後の位置変数（ｘｏｕｔ）および更新後の運動量変数（ｙｏｕｔ）を生成して、Ｘメモリ回路４１およびＹメモリ回路４２に書き込む。すなわち、ＴＥ回路３１は、ｉ行ｊ列の位置変数（Ｘｉ，ｊ）等を含むデータセットを読み出したタイミングから、一定のパイプラインレイテンシ（λＴＥ）を経過した後、ｉ行ｊ列の更新後の位置変数（Ｘｉ，ｊ）および運動量変数（Ｙｉ，ｊ）をＸメモリ回路４１およびＹメモリ回路４２に書き込む。なお、ＴＥ回路３１は、更新後の位置変数（Ｘｉ，ｊ）を、行と列とを反転させてＸＴメモリ回路４７にも書き込む。
【0194】
図１５は、ＭＸ回路３４による変数および値の読み出し順を示す図である。
【0195】
ＭＸ回路３４は、行方向のラスタスキャン順に、Ｘメモリ回路４１に記憶された位置行列（Ｘｍｅｍ）から１つずつ位置変数（ｘｉｎ）を読み出す。すなわち、ＭＸ回路３４は、１行１列の位置変数（Ｘ１，１）、１行２列の位置変数（Ｘ１，２）、…、Ｎ行（Ｎ－１）列の位置変数（ＸＮ，Ｎ－１）、Ｎ行Ｎ列の位置変数（ＸＮ，Ｎ）といった順で、１つずつ位置変数（ｘｉｎ）を読み出す。この場合において、ＭＸ回路３４は、クロックサイクル毎に、位置変数（ｘｉｎ）を読み出す。
【0196】
また、ＭＸ回路３４は、クロックサイクル毎に、Ｙメモリ回路４２に記憶された運動量行列（Ｙｍｅｍ）から、位置変数と同一の行番号および列番号の運動量変数（ｙｉｎ）を読み出す。また、ＭＸ回路３４は、クロックサイクル毎に、ＸＴメモリ回路４７に記憶された反転位置行列（ＸＴｍｅｍ）から、位置変数と同一の行番号および列番号の反転位置変数（ｘｔｉｎ）を読み出す。
【0197】
また、ＭＸ回路３４は、クロックサイクル毎に、ＸＲメモリ回路４５に記憶された第１積算値配列（ＸＲｍｅｍ）から、位置変数の行番号と同一の配列番号の第１積算値（ｗｒｉｉｎ）、および、位置変数の列番号と同一の配列番号の第１積算値（ｗｒｊｉｎ）を読み出す。また、ＭＸ回路３４は、クロックサイクル毎に、ＸＣメモリ回路４６に記憶された第２積算値配列（ＸＣｍｅｍ）から、位置変数の行番号と同一の配列番号の第２積算値（ｗｃｉｉｎ）、および、位置変数の列番号と同一の配列番号の第２積算値（ｗｃｊｉｎ）を、読み出す。
【0198】
そして、ＭＸ回路３４は、パイプライン処理により、更新後の運動量変数（ｙｏｕｔ）を生成して、Ｙメモリ回路４２に書き込む。すなわち、ＭＸ回路３４は、ｉ行ｊ列の位置変数（Ｘｉ，ｊ）等を含むデータセットを読み出したタイミングから、一定のパイプラインレイテンシ（λＭＸ）を経過した後、ｉ行ｊ列の更新後の運動量変数（Ｙｉ，ｊ）をＹメモリ回路４２に書き込む。
【0199】
図１６は、ＴＥ処理、ＭＸ処理およびＧＣ処理のタイミングを示す図である。探索装置１０は、ＴＥ処理、ＭＸ処理およびＧＣ処理を、所定ステップ回数繰り返して実行する。
【0200】
ＴＥ回路３１は、有向エッジ毎に順次にメモリ２１から直前時刻における位置変数および運動量変数等を読み出し、有向エッジ毎に順次に対象時刻における位置変数および更新途中の対象時刻における運動量変数を算出してメモリ２１に書き込む。従って、ＴＥ回路３１が先頭の位置変数（１行１列の位置変数（Ｘ１，１））を読み出したタイミングから、ＴＥ回路３１が最後の位置変数（Ｎ行Ｎ列の位置変数（ＸＮ，Ｎ））をメモリ２１の書き込むまでの時間は、（Ｎ×Ｎ＋λＴＥ）クロックサイクルとなる。このように、ＴＥ回路３１は、パイプライン処理を実行するので、１回のステップにおいてＴＥ処理を（Ｎ×Ｎ＋λＴＥ）クロックサイクルで実行する。
【0201】
ＭＸ回路３４は、有向エッジ毎に順次にメモリ２１から対象時刻における位置変数および更新途中の対象時刻における運動量変数等を読み出し、有向エッジ毎に順次に更新後の対象時刻における運動量変数を算出してメモリ２１に書き込む。従って、ＭＸ回路３４が先頭の位置変数（１行１列の位置変数（Ｘ１，１））を読み出したタイミングから、ＭＸ回路３４が最後の運動量変数（Ｎ行Ｎ列の運動量変数（ＹＮ，Ｎ））をメモリ２１の書き込むまでの時間は、（Ｎ×Ｎ＋λＭＸ）クロックサイクルとなる。このように、ＭＸ回路３４は、パイプライン処理を実行するので、１回のステップにおいてＭＸ処理を（Ｎ×Ｎ＋λＭＸ）クロックサイクルで実行する。
【0202】
ＧＣ回路３２は、ＴＥ回路３１またはメモリ２１から有向エッジ毎に順次に対象時刻における位置変数を取得し、ノード毎に順次に第１積算値および第２積算値を算出してメモリ２１に書き込む。ＧＣ回路３２も、同様にパイプライン処理を実行する。ＧＣ回路３２におけるパイプラインレイテンシは、λＧＣである。従って、ＧＣ回路３２は、１回のステップにおいてＧＣ処理を（Ｎ×Ｎ＋λＧＣ）クロックサイクルで実行する。
【0203】
ここで、ＧＣ回路３２は、ＧＣ処理を、ＴＥ処理と並行して実行することができる。ただし、ＧＣ回路３２は、ＴＥ回路３１が先頭の位置変数（１行１列の位置変数（Ｘ１，１））を出力した後に、ＧＣ処理を開始する。従って、ＧＣ回路３２は、ＴＥ処理が開始されてから、λＴＥが経過した後に、ＧＣ処理を開始する。また、ＧＣ回路３２は、ＴＥ処理が終了してから、λＧＣが経過した後に、ＧＣ処理を終了する。
【0204】
ＭＸ回路３４は、ＴＥ処理およびＧＣ処理が完了した後に、ＭＸ処理を実行する。すなわち、ＭＸ回路３４は、ＴＥ回路３１がＴＥ処理を実行している期間と重複しないように、ＭＸ処理を実行する。換言すると、ＴＥ回路３１は、ＭＸ回路３４がＭＸ処理を実行している期間と重複しないように、ＴＥ処理を実行する。同様に、ＭＸ回路３４は、ＧＣ回路３２がＧＣ処理を実行している期間と重複しないように、ＭＸ処理を実行する。換言すると、ＧＣ回路３２は、ＭＸ回路３４がＭＸ処理を実行している期間と重複しないように、ＧＣ処理を実行する。従って、ＭＸ回路３４は、ＧＣ回路３２がＧＣ処理を実行した後、すなわち、ＴＥ処理が終了してからλＧＣが経過した後に、ＭＸ処理を開始する。
【0205】
ＣＣ回路３３も、パイプライン処理を実行する。ＣＣ回路３３におけるパイプラインレイテンシは、λＣＣである。従って、ＣＣ回路３３は、１回のステップにおいてＣＣ処理を（Ｎ×Ｎ＋λＣＣ）クロックサイクルで実行する。
【0206】
ＣＣ回路３３は、ＣＣ処理を、ＴＥ処理と並行して実行することができる。また、ＭＸ回路３４は、ＣＣ処理が完了していなくてもＭＸ処理を実行することができる。従って、ＣＣ回路３３は、少なくともＭＸ処理が完了するまでにＣＣ処理を完了することができれば、ＭＸ処理と並行してＣＣ処理を実行してもよい。
【0207】
以上から、探索装置１０による１回のステップの処理時間は、｛２（Ｎ×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクルとなる。また、探索装置１０がＮＳＴＥＰ回のステップを繰り返す場合、探索装置１０による全体の処理時間は、ＮＳＴＥＰ×｛２（Ｎ×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクルとなる。Ｎが十分大きい場合、探索装置１０による全体の処理時間は、ＮＳＴＥＰ×２（Ｎ×Ｎ）とみなすことができる。
【0208】
図１７は、ＴＥ回路３１の構成を示す図である。
【0209】
ＴＥ回路３１は、クロックサイクル毎に、直前のステップにおいて算出された直前時刻における位置変数（ｘｉｎ）、および、直前時刻における運動量変数（ｙｉｎ）を取得する。また、ＴＥ回路３１は、クロックサイクル毎に、重み値（ｗｉｎ）および選択不可フラグ（ｚｉｎ）を取得する。
【0210】
また、ＴＥ回路３１は、クロックサイクル毎に、ＴＥ処理後の対象時刻における位置変数（ｘｏｕｔ）を出力する。また、ＴＥ回路３１は、クロックサイクル毎に、ＴＥ処理後の運動量変数（ｙｏｕｔ）を出力する。
【0211】
ＴＥ回路３１は、位置更新回路５１と、制限回路５２と、運動量更新回路５３と、マスク回路５４とを含む。
【0212】
位置更新回路５１は、ＦＹ回路５７と、第１加算器５８とを含む。
【0213】
ＦＹ回路５７は、クロックサイクル毎に、直前時刻における運動量変数（ｙｉｎ）を取得する。ＦＹ回路５７は、クロックサイクル毎に、直前時刻における運動量変数（ｙｉｎ）に対して式（６１）の演算を実行することにより位置更新量（ｄｘ）を算出する。なお、ｄｔは、単位時間を表す定数である。
ｄｘ＝ＦＹ（ｙｉｎ）＝ｙｉｎ×ｄｔ…（６１）
ｄｘ＝ＦＹ（ｙｉｎ）＝ｙｉｎ×ｄｔ…（６１）
【0214】
第１加算器５８は、クロックサイクル毎に、直前時刻における位置変数（ｘｉｎ）、および、ＦＹ回路５７が出力した位置更新量（ｄｘ）を取得する。第１加算器５８は、クロックサイクル毎に、式（６２）に示すように、直前時刻における位置変数（ｘｉｎ）と位置更新量（ｄｘ）とを加算することにより、対象時刻における位置変数（ｎｘ１）を出力する。
ｎｘ１＝ｘｉｎ＋ｄｘ…（６２）
ｎｘ１＝ｘｉｎ＋ｄｘ…（６２）
【0215】
位置更新回路５１は、クロックサイクル毎に、対象時刻における位置変数（ｎｘ１）を出力する。また、位置更新回路５１は、クロックサイクル毎に、直前時刻における運動量変数（ｙｉｎ）を、直前時刻における運動量変数（ｎｙ１）として出力する。
【0216】
このような位置更新回路５１は、複数の有向エッジのそれぞれについて、対応する有向エッジの対象時刻における位置変数を、直前時刻における位置変数および運動量変数に基づき算出することができる。従って、位置更新回路５１は、複数の有向エッジのそれぞれについて、位置変数を単位時間分積分することができる。
【0217】
制限回路５２は、第１マルチプレクサ６０と、第１コンパレータ６１と、第２マルチプレクサ６２と、第３マルチプレクサ６３と、第２コンパレータ６４とを含む。
【0218】
第１マルチプレクサ６０は、第１コンパレータ６１の制御に応じて、＋１または０を選択して、対象時刻における位置変数（ｎｘ２）として出力する。第１コンパレータ６１は、クロックサイクル毎に、位置更新回路５１から出力された対象時刻における位置変数（ｎｘ１）が、０．５より大きいか否かを判断する。第１コンパレータ６１は、ｎｘ１が０．５より大きい場合、第１マルチプレクサ６０から＋１を出力させ、ｎｘ１が０．５以下である場合、第１マルチプレクサ６０から０を出力させる。
【0219】
第２マルチプレクサ６２は、第２コンパレータ６４の制御に応じて、位置更新回路５１から出力された対象時刻における位置変数（ｎｘ１）または第１マルチプレクサ６０から出力された対象時刻における位置変数（ｎｘ２）を選択して、対象時刻における位置変数（ｎｘ３）として出力する。
【0220】
第３マルチプレクサ６３は、第２コンパレータ６４の制御に応じて、位置更新回路５１から出力された直前時刻における運動量変数（ｎｙ１）または０を選択して、直前時刻における運動量変数（ｎｙ２）として出力する。
【0221】
第２コンパレータ６４は、クロックサイクル毎に、位置更新回路５１から出力された対象時刻における位置変数（ｎｘ１）が１より大きいもしくは０より小さいか、または、位置更新回路５１から出力された対象時刻における位置変数（ｎｘ１）が０以上１以下であるかを判断する。
【0222】
第２コンパレータ６４は、ｎｘ１が０以上１以下である場合、第２マルチプレクサ６２に位置更新回路５１から出力された対象時刻における位置変数（ｎｘ１）を選択させ、対象時刻における位置変数（ｎｘ３）として出力させる。さらに、第２コンパレータ６４は、ｎｘ１が０以上１以下である場合、第３マルチプレクサ６３に位置更新回路５１から出力された直前時刻における運動量変数（ｎｙ１）を選択させ、直前時刻における運動量変数（ｎｙ２）として出力させる。
【0223】
第２コンパレータ６４は、ｎｘ１が１より大きいもしくは０より小さい場合、第２マルチプレクサ６２に第１マルチプレクサ６０から出力された対象時刻における位置変数（ｎｘ２）を選択させ、対象時刻における位置変数（ｎｘ３）として出力させる。さらに、第２コンパレータ６４は、ｎｘ１が１より大きいもしくは０より小さい場合、第３マルチプレクサ６３に０を選択させ、直前時刻における運動量変数（ｎｙ２）として出力させる。
【0224】
このような制限回路５２は、単位時間毎に、複数の有向エッジのそれぞれについて、対応する有向エッジの対象時刻における位置変数が０より小さい場合、対象時刻における位置変数を０に修正し、１より大きい場合、対象時刻における位置変数を１に修正することができる。さらに、制限回路５２は、複数の有向エッジのそれぞれについて、対象時刻における位置変数が０より小さいまたは１より大きい場合、直前時刻における運動量変数を、０に修正することができる。
【0225】
運動量更新回路５３は、ＦＸ回路６５と、ＦＷ回路６６と、第２加算器６７とを含む。
【0226】
ＦＸ回路６５は、クロックサイクル毎に、制限回路５２から出力された対象時刻における位置変数（ｎｘ３）を取得する。ＦＸ回路６５は、クロックサイクル毎に、対象時刻における位置変数（ｎｘ３）に対して式（６３）の演算を実行することにより第１運動量更新量（ｄｙ１）を算出する。
ｄｙ１＝ＦＸ（ｎｘ３）＝－ｄｔ×（１－ｐ）×（ｎｘ３－ｘ０）…（６３）
ｄｙ１＝ＦＸ（ｎｘ３）＝－ｄｔ×（１－ｐ）×（ｎｘ３－ｘ０）…（６３）
【0227】
なお、ｐは、単位時間毎に単調増加するパラメータであって、初期時刻において０、終了時刻において１となる。ｘ０は、初期時刻における位置変数である。
【0228】
ＦＷ回路６６は、クロックサイクル毎に、重み値（ｗｉｎ）を取得する。ＦＷ回路６６は、クロックサイクル毎に、重み値（ｗｉｎ）に対して式（６４）の演算を実行することにより第２運動量更新量（ｄｙ２）を算出する。
ｄｙ２＝ＦＷ（ｗｉｎ）＝－ｄｔ×ＭＣ×［ｐ×ｗｉｎ－（１－ｐ）×ｗ０］…（６４）
ｄｙ２＝ＦＷ（ｗｉｎ）＝－ｄｔ×ＭＣ×［ｐ×ｗｉｎ－（１－ｐ）×ｗ０］…（６４）
【0229】
なお、ｗｏは、式（６５）により表される。
ｗｏ＝－（ＭＰ／ＭＣ）×ｘ０×（２×Ｎ－３）…（６５）
ｗｏ＝－（ＭＰ／ＭＣ）×ｘ０×（２×Ｎ－３）…（６５）
【0230】
ＭＰおよびＭＣは、予め定められた定数である。Ｎは、有向グラフのノードの数である。
【0231】
第２加算器６７は、クロックサイクル毎に、制限回路５２から出力された直前時刻における運動量変数（ｎｙ２）、ＦＸ回路６５が出力した第１運動量更新量（ｄｙ１）およびＦＷ回路６６が出力した第２運動量更新量（ｄｙ２）を取得する。第２加算器６７は、クロックサイクル毎に、式（６６）に示すように、直前時刻における位置変数（ｎｙ２）と、第１運動量更新量（ｄｙ１）と第２運動量更新量（ｄｙ２）とを加算することにより、対象時刻における運動量変数（ｎｙ３）を出力する。
ｎｙ３＝ｎｙ２＋ｄｙ１＋ｄｙ２…（６６）
ｎｙ３＝ｎｙ２＋ｄｙ１＋ｄｙ２…（６６）
【0232】
運動量更新回路５３は、クロックサイクル毎に、対象時刻における運動量変数（ｎｙ３）を出力する。
【0233】
このような運動量更新回路５３は、複数の有向エッジのそれぞれについて、対応する有向エッジの対象時刻における運動量変数を、直前時刻における運動量変数、対応する有向エッジの対象時刻における位置変数および対応する有向エッジに割り当てられた重み値に基づき算出することができる。これにより、運動量更新回路５３は、複数の有向エッジのそれぞれについて、運動量変数の単位時間分の積分の演算を途中段階まで実行することができる。
【0234】
マスク回路５４は、第４マルチプレクサ６８と、第５マルチプレクサ６９とを含む。
【0235】
第４マルチプレクサ６８は、クロックサイクル毎に、選択不可フラグ（ｚｉｎ）を取得する。第４マルチプレクサ６８は、クロックサイクル毎に、選択不可フラグ（ｚｉｎ）が０である場合、制限回路５２から出力された対象時刻における位置変数（ｎｘ３）を、ＴＥ処理後の位置変数（ｘｏｕｔ）として出力する。また、第４マルチプレクサ６８は、クロックサイクル毎に、選択不可フラグ（ｚｉｎ）が１である場合、０を、ＴＥ処理後の位置変数（ｘｏｕｔ）として出力する。
【0236】
第５マルチプレクサ６９は、クロックサイクル毎に、選択不可フラグ（ｚｉｎ）を取得する。第５マルチプレクサ６９は、クロックサイクル毎に、選択不可フラグ（ｚｉｎ）が０である場合、運動量更新回路５３から出力された対象時刻における運動量変数（ｎｙ３）を、ＴＥ処理後の運動量変数（ｙｏｕｔ）として出力する。また、第５マルチプレクサ６９は、クロックサイクル毎に、選択不可フラグ（ｚｉｎ）が１である場合、０を、ＴＥ処理後の運動量変数（ｙｏｕｔ）として出力する。
【0237】
このようなマスク回路５４は、複数の有向エッジのそれぞれについて、対応する有向エッジの選択不可フラグが選択不可を示す場合、対象時刻における位置変数および対象時刻における運動量変数を予め定められた値である０に置き換えることができる。
【0238】
図１８は、ＧＣ回路３２の構成を、ＸＲメモリ回路４５およびＸＣメモリ回路４６とともに示す図である。図１９は、ＧＣ回路３２による位置変数の取得順序、および、第１積算値および第２積算値の算出順序を示す図である。
【0239】
ＧＣ回路３２は、クロックサイクル毎に、対象時刻における位置変数（ｘｉｎ）を取得する。より具体的には、ＧＣ回路３２は、図１９に示されるように、１行１列の位置変数（Ｘ１，１）からＮ行Ｎ列の位置変数（ＸＮ，Ｎ）まで、行方向のラスタスキャン順に、ＴＥ処理がされた後の位置変数（ｘｉｎ）を取得する。
【0240】
ＧＣ回路３２は、行方向累加算回路７１（ＡＣＣ（ｒ））と、Ｎ個の第６マルチプレクサ７２と、Ｎ個の第３コンパレータ７３と、Ｎ個の列方向累加算回路７４（ＡＣＣ（ｃ））とを含む。
【0241】
行方向累加算回路７１は、クロックサイクル毎に、ＴＥ処理後の位置変数（ｘｉｎ）を取得する。行方向累加算回路７１は、クロックサイクル毎に、取得した位置変数（ｘｉｎ）を累加算する。この場合において、行方向累加算回路７１は、図１９に示されるように、行毎に、つまり、Ｎ個毎に、位置変数を累加算する。
【0242】
行方向累加算回路７１は、算出した累加算値を、行毎に（Ｎクロックサイクル毎に）、第１積算値（ｘｒｏｕｔ）として出力する。これにより、行方向累加算回路７１は、Ｎ個の第１積算値（ｘｒｏｕｔ）を算出することができる。行方向累加算回路７１は、算出したＮ個の第１積算値（ｘｒｏｕｔ）のそれぞれを、ＸＲメモリ回路４５に記憶された第１積算値配列（ＸＲｍｅｍ）に、対応する配列番号の要素として格納させる。
【0243】
Ｎ個の第６マルチプレクサ７２は、Ｎ個の列に対応付けられている。Ｎ個の第６マルチプレクサ７２のそれぞれは、クロックサイクル毎に、位置変数（ｘｉｎ）を取得する。Ｎ個の第６マルチプレクサ７２のそれぞれは、対応する第３コンパレータ７３の制御に応じて、取得した位置変数（ｘｉｎ）または０を出力する。
【0244】
Ｎ個の第３コンパレータ７３は、Ｎ個の列に対応付けられている。Ｎ個の第３コンパレータ７３のそれぞれは、クロックサイクル毎に、取得した位置変数（ｘｉｎ）の列番号が対応する列であるか否かを判断する。Ｎ個の第３コンパレータ７３のそれぞれは、取得した位置変数（ｘｉｎ）の列番号が対応する列である場合、対応する第６マルチプレクサ７２に位置変数（ｘｉｎ）を出力させる。Ｎ個の第３コンパレータ７３のそれぞれは、取得した位置変数（ｘｉｎ）の列番号が対応する列ではない場合、対応する第６マルチプレクサ７２に０を出力させる。
【0245】
Ｎ個の列方向累加算回路７４は、Ｎ個の列に対応付けられている。Ｎ個の列方向累加算回路７４のそれぞれは、対応する第６マルチプレクサ７２から出力された全ての位置変数（Ｎ×Ｎクロックサイクル分の位置変数（ｘｉｎ））を累加算する。Ｎ個の第６マルチプレクサ７２のそれぞれは、対応する列以外の位置変数を０として出力する。従って、Ｎ個の列方向累加算回路７４のそれぞれは、図１９に示されるように、対応する列に含まれるＮ個の位置変数（ｘｉｎ）を累加算した累加算値を出力することができる。
【0246】
Ｎ個の列方向累加算回路７４のそれぞれは、算出した累加算値を、対応する列の第２積算値（ｘｃｏｕｔ）として出力する。Ｎ個の列方向累加算回路７４のそれぞれは、算出した第２積算値（ｘｃｏｕｔ）を、ＸＣメモリ回路４６に記憶された第２積算値配列（ＸＣｍｅｍ）に、対応する配列番号の要素として格納させる。
【0247】
図２０は、ＭＸ回路３４の構成を示す図である。
【0248】
ＭＸ回路３４は、クロックサイクル毎に、ＴＥ処理後の位置変数（ｘｉｎ）、ＴＥ処理後の反転位置変数（ｘｔｉｎ）およびＴＥ処理後の運動量変数（ｙｉｎ）を取得する。また、ＭＸ回路３４は、１クロックサイクル毎に、位置変数（ｘｉｎ）の行番号と同一の配列番号の第１積算値（ｘｒｉｉｎ）、および、位置変数（ｘｉｎ）の列番号と同一の配列番号の第１積算値（ｘｒｊｉｎ）を取得する。また、ＭＸ回路３４は、１クロックサイクル毎に、位置変数（ｘｉｎ）の行番号と同一の配列番号の第２積算値（ｘｃｉｉｎ）、および、位置変数（ｘｉｎ）の列番号と同一の配列番号の第２積算値（ｘｃｊｉｎ）を取得する。
【0249】
そして、ＭＸ回路３４は、クロックサイクル毎に、ＭＸ処理後の対象時刻における運動量変数（ｙｏｕｔ）を出力する。
【0250】
ＭＸ回路３４は、ＦＭ回路７７と、第３加算器７８とを含む。
【0251】
ＦＭ回路７７は、第１乗算器７９と、第２乗算器８０と、第３乗算器８１と、第１減算器８２と、第２減算器８３と、第３減算器８４と、第１内部加算器８５と、第２内部加算器８６と、第４乗算器８７とを含む。
【0252】
第１乗算器７９は、第１積算値（ｘｒｉｉｎ）に２を乗算する。第２乗算器８０は、第２積算値（ｘｃｊｉｎ）に２を乗算する。第３乗算器８１は、位置変数（ｘｉｎ）に２を乗算する。
【0253】
第１減算器８２は、第１乗算器７９の出力値（２×（ｘｒｉｉｎ））から、第２積算値（ｘｃｉｉｎ）を減算する。第２減算器８３は、第２乗算器８０の出力値（２×（ｘｃｊｉｎ））から、第１積算値（ｘｒｊｉｎ）を減算する。第３減算器８４は、反転位置変数（ｘｔｉｎ）から、第３乗算器８１の出力値（２×（ｘｉｎ））を減算する。
【0254】
第１内部加算器８５は、第１減算器８２の出力値と、第２減算器８３の出力値とを加算する。第２内部加算器８６は、第１内部加算器８５の出力値と、第３減算器８４の出力値とを加算する。第４乗算器８７は、第２内部加算器８６の出力値に、ｄｔ×ＭＰを乗じる。
【0255】
このようなＦＭ回路７７は、クロックサイクル毎に、式（６７）の演算を実行することにより、第３運動量更新量（ｄｙ３）を算出する。
ｄｙ３＝ｄｔ×ＭＰ×｛２×ｘｒｉｉｎ＋２×ｘｃｊｉｎ－ｘｃｉｉｎ－ｘｒｊｉｎ＋ｘｔｉｎ－２×（ｘｉｎ）｝…（６７）
ｄｙ３＝ｄｔ×ＭＰ×｛２×ｘｒｉｉｎ＋２×ｘｃｊｉｎ－ｘｃｉｉｎ－ｘｒｊｉｎ＋ｘｔｉｎ－２×（ｘｉｎ）｝…（６７）
【0256】
第３加算器７８は、クロックサイクル毎に、ＴＥ回処理後の運動量変数（ｙｉｎ）およびＦＭ回路７７が出力した第３運動量更新量（ｄｙ３）を取得する。第３加算器７８は、クロックサイクル毎に、式（６８）に示すように、ＴＥ回処理後の運動量変数（ｙｉｎ）と、第３運動量更新量（ｄｙ３）とを加算することにより、対象時刻における運動量変数（ｙｏｕｔ）を出力する。
ｙｏｕｔ＝ｙｉｎ＋ｄｙ３…（６８）
ｙｏｕｔ＝ｙｉｎ＋ｄｙ３…（６８）
【0257】
このようなＭＸ回路３４は、複数の有向エッジのそれぞれについて、ＴＥ回路３１により更新された後の対応する有向エッジの対象時刻における運動量変数を、終了ノードの第１積算値および第２積算値、開始ノードの第１積算値および第２積算値、対応する有向エッジの対象時刻における位置変数、および、対応する有向エッジとは逆向きの有向エッジに対応する対象時刻における位置変数に応じて、さらに更新することができる。これにより、ＭＸ回路３４は、複数の有向エッジのそれぞれについて、ＴＥ回路３１によって途中段階まで時間積分された運動量変数を最後の段階まで、単位時間分の積分をすることできる。
【0258】
図２１は、正規化回路２６の構成を示す図である。正規化回路２６は、外部装置からメモリ２１に複数の重み値（ｗｉｎ）が書き込まれた場合、メモリ２１に書き込まれた複数の重み値（ｗｉｎ）を取得する。
【0259】
正規化回路２６は、誤差最小化部９０と、最大値調整部９１とを含む。
【0260】
誤差最小化部９０は、ｉ番目のノードから出てｊ番目のノードに割り当てられた交換レートをｒｉ，ｊとした場合、交換レートがｒｉ，ｊ´＝（ａｉ／ａｊ）×ｒｉ，ｊとなるように、複数の重み値のそれぞれを補正する。ａｉは、ｉ番目のノードに設定された係数である。ａｊは、ｊ番目のノードに設定された係数である。
【0261】
裁定取引問題の解を算出する場合、探索装置１０は、最適経路として閉路を探索する。従って、閉路に含まれる有向エッジに割り当てられた全ての交換レートを乗算した場合、ａがキャンセルされるので、このような補正をしても、最適経路の重みの合計値は、変化しない。
【0262】
また、ｒｉ，ｊ´が１に近い場合、探索装置１０は、重みの合計値を精度良く算出することができる。従って、ａｉおよびａｊは、ｒｉ，ｊ´が１に近くなるように、予め設定される。本実施形態においては、重み値は、ｗｉ，ｊ＝－ｌｏｇ（ｒｉ，ｊ）と表される。従って、本実施形態においては、ｗ´ｉ，ｊ＝－ｌｏｇ（ａｉ／ａｊ（ｒｉ，ｊ））が０に近くなるように、予め設定される。
【0263】
ｗ´ｉ，ｊがなるべく０に近くなるａｉおよびａｊは、例えば最小二乗法を用いて、ｗ´ｉ，ｊの二乗和を最小とすることにより算出することができる。すなわち、ｗ´ｉ，ｊがなるべく０に近くなるａｉおよびａｊは、式（７１）を最小とすることにより、導くことができる。
【0264】
【数17】
【0265】
式（７１）が最小となるαｉおよびαｊは、式（７２）の連立方程式を解くことにより算出することができる。
【0266】
【数18】
【0267】
誤差最小化部９０は、予め算出された複数のノードのそれぞれについて、係数（ａｉ）が予め設定されている。係数（ａｉ）は、例えば式（７２）の連立方程式を解くことにより予め算出されている。
【0268】
最大値調整部９１は、誤差最小化部９０により補正された複数の重み値を取得する。最大値調整部９１は、複数の重み値のそれぞれを、複数の重み値の最大絶対値（ａｂｓｍａｘ）に基づき正規化する。
【0269】
より詳しくは、最大値調整部９１は、補正された複数の重み値から、最大絶対値（ａｂｓｍａｘ）を検出する。そして、最大値調整部９１は、補正された複数の重み値を、最大絶対値（ａｂｓｍａｘ）により除算する。これにより、最大値調整部９１は、複数の重み値を、最大絶対値が１となるように、正規化することができる。
【0270】
正規化回路２６は、最大値調整部９１により正規化後の複数の重み値（ｗｏｕｔ）をメモリ２１におけるＷメモリ回路４３に書き込む。また、正規化回路２６は、最大値調整部９１により検出された最大絶対値（ａｂｓｍａｘ）をメモリ２１における最大値メモリ回路４８に書き込む。
【0271】
このような正規化回路２６は、複数の重み値を正規化することにより、重みの合計値を精度良く算出させることができる。
【0272】
図２２は、ＣＣ回路３３の構成を示す図である。
【0273】
ＣＣ回路３３は、クロックサイクル毎に、対象時刻における位置変数（ｘｉｎ）を取得する。より具体的には、ＣＣ回路３３は、行方向のラスタスキャン順に、メモリ２１に記憶された位置行列（Ｘｍｅｍ）から１つずつ位置変数（ｘｉｎ）を読み出す。なお、ＣＣ回路３３は、メモリ２１を介さずにＴＥ回路３１から位置変数（ｘｉｎ）を取得してもよい。
【0274】
ＣＣ回路３３は、クロックサイクル毎に、位置変数（ｘｉｎ）と同一の行番号および列番号の重み値（ｗｉｎ）を取得する。より具体的には、ＣＣ回路３３は、行方向のラスタスキャン順に、メモリ２１に記憶された重み値行列（Ｗｍｅｍ）から１つずつ重み値（ｗｉｎ）を読み出す。
【0275】
ＣＣ回路３３は、第７マルチプレクサ１０１と、第４コンパレータ１０２と、第８マルチプレクサ１０３と、第１累加算器１０４と、第９マルチプレクサ１０５と、第５コンパレータ１０６と、Ｎ個の第１０マルチプレクサ１０７と、Ｎ個の第６コンパレータ１０８と、Ｎ個の第２累加算器１０９と、Ｎ個の第１１マルチプレクサ１１０と、Ｎ個の第７コンパレータ１１１と、Ｎ個の第３累加算器１１２と、第１２マルチプレクサ１１３と、判定回路１１４と、冪乗回路１１５と、を含む。
【0276】
第７マルチプレクサ１０１は、クロックサイクル毎に、第４コンパレータ１０２の制御に応じて、０または１を出力する。
【0277】
第４コンパレータ１０２は、クロックサイクル毎に、位置変数（ｘｉｎ）を取得する。第４コンパレータ１０２は、クロックサイクル毎に、取得した位置変数（ｘｉｎ）が０．５より大きいか否かを判断する。第４コンパレータ１０２は、位置変数（ｘｉｎ）が０．５より大きい場合、第７マルチプレクサ１０１から１を出力させ、位置変数（ｘｉｎ）が０．５以下である場合、第７マルチプレクサ１０１から０を出力させる。すなわち、第４コンパレータ１０２は、クロックサイクル毎に、第７マルチプレクサ１０１から、位置変数（ｘｉｎ）を閾値により２値化したビット（ｂ）を出力させる。
【0278】
第８マルチプレクサ１０３は、クロックサイクル毎に、第７マルチプレクサ１０１から出力されたビット（ｂ）に応じて、重み値（ｗｉｎ）または０を出力する。より具体的には、第８マルチプレクサ１０３は、クロックサイクル毎に、ビット（ｂ）が１である場合、重み値（ｗｉｎ）を出力し、ビット（ｂ）が０である場合、０を出力する。すなわち、第８マルチプレクサ１０３は、複数の有向エッジのそれぞれについて、最適経路に含まれる場合には、重み値（ｗｉｎ）を出力し、最適経路に含まれない場合には、０を出力する。
【0279】
第１累加算器１０４は、クロックサイクル毎に、第８マルチプレクサ１０３から出力された重み値を累加算する。より詳しくは、第１累加算器１０４は、１行１列からＮ行Ｎ列までのＮ×Ｎクロックサイクル分、重み値を累加算する。なお、第８マルチプレクサ１０３は、最適経路に含まれない有向エッジの重み値は０として出力する。従って、第１累加算器１０４は、最適経路として選択された全ての有向エッジに対応する重み値を累加算することができる。すなわち、第１累加算器１０４は、最適経路として選択された全ての有向エッジの重みの合計値を生成することができる。第１累加算器１０４は、１行１列からＮ行Ｎ列までのＮ×Ｎクロックサイクルの処理が完了した後、重み値の累加算値を、重みの合計値（ｃｏｓｔ）として出力する。
【0280】
第９マルチプレクサ１０５は、クロックサイクル毎に、第７マルチプレクサ１０１から出力されたビット（ｂ）を取得する。第９マルチプレクサ１０５は、第５コンパレータ１０６の制御に応じて、ビット（ｂ）または０を出力する。
【0281】
第５コンパレータ１０６は、クロックサイクル毎に、位置変数（ｘｉｎ）の行番号および列番号を取得する。第５コンパレータ１０６は、行番号と列番号とが一致するか否かを判断する。第５コンパレータ１０６は、クロックサイクル毎に、行番号と列番号とが一致する場合、第９マルチプレクサ１０５から０を出力させ、行番号と列番号とが一致しない場合、第９マルチプレクサ１０５からビット（ｂ）を出力させる。すなわち、第５コンパレータ１０６は、行番号と列番号とが一致する場合には、有向エッジが存在しないので、ビット（ｂ）を０とする。
【0282】
Ｎ個の第１０マルチプレクサ１０７は、Ｎ個の行に対応付けられている。Ｎ個の第１０マルチプレクサ１０７のそれぞれは、クロックサイクル毎に、第９マルチプレクサ１０５から出力されたビット（ｂ）を取得する。Ｎ個の第１０マルチプレクサ１０７のそれぞれは、対応する第６コンパレータ１０８の制御に応じて、取得したビット（ｂ）または０を出力する。
【0283】
Ｎ個の第６コンパレータ１０８は、Ｎ個の行に対応付けられている。Ｎ個の第６コンパレータ１０８のそれぞれは、クロックサイクル毎に、取得したビット（ｂ）の行番号が対応する行であるか否かを判断する。Ｎ個の第６コンパレータ１０８のそれぞれは、取得したビット（ｂ）の行番号が対応する行である場合、対応する第１０マルチプレクサ１０７にビット（ｂ）を出力させる。Ｎ個の第６コンパレータ１０８のそれぞれは、取得したビット（ｂ）の行番号が対応する行ではない場合、対応する第１０マルチプレクサ１０７に０を出力させる。
【0284】
Ｎ個の第２累加算器１０９は、Ｎ個の行に対応付けられている。Ｎ個の第２累加算器１０９のそれぞれは、対応する第１０マルチプレクサ１０７から出力された全てのビット（Ｎ×Ｎクロックサイクル分のビット（ｂ））を累加算する。Ｎ個の第１０マルチプレクサ１０７のそれぞれは、対応する行以外の位置変数を０として出力する。従って、Ｎ個の第２累加算器１０９のそれぞれは、対応する行に含まれるビット（ｂ）を取得したクロックサイクルにおいて、ビット（ｂ）を累加算する。これにより、Ｎ個の第２累加算器１０９のそれぞれは、対応する行に含まれるＮ個のビット（ｂ）を累加算した行方向累加算値（ｘｒ＿ｂ［ｋ］）を出力することができる。なお、ｋは、１からＮまでの任意の整数である。
【0285】
Ｎ個の第１１マルチプレクサ１１０は、Ｎ個の列に対応付けられている。Ｎ個の第１１マルチプレクサ１１０のそれぞれは、クロックサイクル毎に、第９マルチプレクサ１０５から出力されたビット（ｂ）を取得する。Ｎ個の第１１マルチプレクサ１１０のそれぞれは、対応する第７コンパレータ１１１の制御に応じて、取得したビット（ｂ）または０を出力する。
【0286】
Ｎ個の第７コンパレータ１１１は、Ｎ個の列に対応付けられている。Ｎ個の第７コンパレータ１１１のそれぞれは、クロックサイクル毎に、取得したビット（ｂ）の列番号が対応する列であるか否かを判断する。Ｎ個の第７コンパレータ１１１のそれぞれは、取得したビット（ｂ）の列番号が対応する列である場合、対応する第１１マルチプレクサ１１０にビット（ｂ）を出力させる。Ｎ個の第７コンパレータ１１１のそれぞれは、取得したビット（ｂ）の列番号が対応する列ではない場合、対応する第１１マルチプレクサ１１０に０を出力させる。
【0287】
Ｎ個の第３累加算器１１２は、Ｎ個の列に対応付けられている。Ｎ個の第３累加算器１１２のそれぞれは、対応する第１１マルチプレクサ１１０から出力された全てのビット（Ｎ×Ｎクロックサイクル分のビット（ｂ））を累加算する。Ｎ個の第１１マルチプレクサ１１０のそれぞれは、対応する列以外の位置変数を０として出力する。従って、Ｎ個の第３累加算器１１２のそれぞれは、対応する列に含まれるビット（ｂ）を取得したクロックサイクルにおいて、ビット（ｂ）を累加算する。これにより、Ｎ個の第３累加算器１１２のそれぞれは、対応する列に含まれるＮ個のビット（ｂ）を累加算した列方向累加算値（ｘｃ＿ｂ［ｋ］）を出力することができる。
【0288】
第１２マルチプレクサ１１３は、１行１列からＮ行Ｎ列までのＮ×Ｎクロックサイクルの処理が完了した後、判定回路１１４による制御に応じて、第１累加算器１０４から出力された重みの合計値（ｃｏｓｔ）、または、０を出力する。
【0289】
判定回路１１４は、１行１列からＮ行Ｎ列までのＮ×Ｎクロックサイクルの処理が完了した後、Ｎ個の行方向累加算値（ｘｒ＿ｂ［ｋ］）およびＮ個の列方向累加算値（ｘｃ＿ｂ［ｋ］）に基づき、最適経路が閉路であるか否かを判定する。
【0290】
判定回路１１４は、例えば、式（８１）を満たす場合、閉路を形成していないと判定し、式（８１）を満たさない場合、閉路を形成すると判定する。
【0291】
【数19】
【0292】
式（８１）は、（ｘｒ＿ｂ［ｋ］＞１）または（ｘｃ＿ｂ［ｋ］＞１）または（ｘｒ＿ｂ［ｋ］！＝ｘｃ＿ｂ［ｋ］）の何れかを満たすか否かを判定する判定式である。
【0293】
（ｘｒ＿ｂ［ｋ］＞１）は、Ｎ個の行方向累加算値（ｘｒ＿ｂ［ｋ］）のうち少なくとも１つが１より大きい場合（すなわち、２以上である場合）、閉路を形成しないことを意味する。
【0294】
（ｘｃ＿ｂ［ｋ］＞１）は、Ｎ個の列方向累加算値（ｘｃ＿ｂ［ｋ］）のうち少なくとも１つが１より大きい場合（すなわち、２以上である場合）、閉路を形成しないことを意味する。
【0295】
（ｘｒ＿ｂ［ｋ］！＝ｘｃ＿ｂ［ｋ］）は、行番号および列番号が同一の行方向累加算値（ｘｒ＿ｂ［ｋ］）と列方向累加算値（ｘｃ＿ｂ［ｋ］）とが、同一でない場合、閉路を形成しないことを意味する。
【0296】
判定回路１１４は、最適経路が閉路であると判定した場合、第１２マルチプレクサ１１３から重みの合計値（ｃｏｓｔ）を出力させる。判定回路１１４は、最適経路が閉路ではないと判定した場合、第１２マルチプレクサ１１３から０を出力させる。
【0297】
冪乗回路１１５は、１行１列からＮ行Ｎ列までのＮ×Ｎクロックサイクルの処理が完了した後、下記の式（８２）の演算を実行する。
【0298】
【数20】
【0299】
すなわち、冪乗回路１１５は、重みの合計値（ｃｏｓｔ）と最大絶対値（ａｂｓｍａｘ）とを乗じた値に－１を乗じた値に対して、１０の指数とする冪乗演算をする。これにより、冪乗回路１１５は、最適経路に含まれる２つ以上の有向エッジに対応する交換をした場合に得られるトータルレート（ｓｏｌ）を算出することができる。
【0300】
（疑似コード）
図２３は、第１のメイン疑似コード１１１１を示す図である。図２４は、第１のメイン疑似コード１１１１に続く、第２のメイン疑似コード１１１２を示す図である。探索装置１０は、一例として、図２３および図２４に示す疑似コードを行番号の順に実行する。
図２３は、第１のメイン疑似コード１１１１を示す図である。図２４は、第１のメイン疑似コード１１１１に続く、第２のメイン疑似コード１１１２を示す図である。探索装置１０は、一例として、図２３および図２４に示す疑似コードを行番号の順に実行する。
【0301】
１０行は、ｐおよびｐｈに０を代入させるコードである。
【0302】
１１行は、１１行から５８行までを、繰り返させるコードである。１１行は、最初のループでｎｃｙｃｌｅに１を代入し、ループ毎にｎｃｙｃｌｅに１を加算し、ｎｃｙｃｌｅがＮｃｙｃｌｅ以下であることを条件として繰り返す処理を実行させるコードである。
【0303】
１２行、１３行は、ｐにｄｐを加算し、ｐｈにｄｐｈを加算する処理を実行させるコード群である。１４行は、ｃｏｓｔに０を代入させるコードである。１５行および１６行は、配列ｘｒ＿ｂ［ｎｏｄｅ］および配列ｘｃ＿ｂ［ｎｏｄｅ］に０を代入させるコード群である。
【0304】
１７行は、１７行から４８行までを、繰り返させるコードである。１７行は、最初のループでｉに０を代入し、ループ毎にｉに１を加算し、ｉがｎｏｄｅより小さいことを条件として繰り返す処理を実行させるコードである。
【0305】
１８行は、１８行から４７行までを、繰り返させるコードである。１８行は、最初のループでｊに０を代入し、ループ毎にｊに１を加算し、ｊがｎｏｄｅより小さいことを条件として繰り返す処理を実行させるコードである。
【0306】
１９行は、ｘｏｕｔおよびｙｏｕｔを定義させるコードである。
【0307】
２１行は、ＴＥ関数を呼び出して、実行させるコードである。ＴＥ関数は、ＴＥ処理を実行する関数である。２１行は、ＴＥ関数に、Ｘ［ｉ］［ｊ］、Ｙ［ｉ］［ｊ］、ｗ［ｉ］［ｊ］、ｚ［ｉ］［ｊ］を渡し、ＴＥ関数から、ｘｏｕｔおよびｙｏｕｔを受け取らせるコードである。Ｘ［ｉ］［ｊ］は、ｉ行ｊ列の位置変数である。Ｙ［ｉ］［ｊ］は、ｉ行ｊ列の運動量変数である。ｗ［ｉ］［ｊ］は、ｉ行ｊ列の重み値である。ｚ［ｉ］［ｊ］は、ｉ行ｊ列の選択不可フラグである。
【0308】
２３行、２４行および２５行は、ｘｏｕｔをＸ［ｉ］［ｊ］に格納させ、ｘｏｕｔをＸＴ［ｊ］［ｉ］に格納させ、ｙｏｕｔをＹ［ｉ］［ｊ］に格納させるコード群である。ＸＴ［ｊ］［ｉ］は、ｊ行ｉ列の反転位置変数である。
【0309】
２７行および２８行は、ＧＣ処理を実行させるコード群である。２７行は、ｉ＝ｊではないことを条件として、ＸＲ［ｉ］にｘｏｕｔを加算する処理を実行させるコードである。２８行は、ｊ＝ｉではないことを条件として、ＸＣ［ｊ］にｘｏｕｔを加算する処理を実行させるコードである。ＸＲ［ｉ］は、ｉ番目のノードの第１積算値である。ＸＣ［ｊ］は、ｊ番目のノードの第２積算値である。
【0310】
３０行から４６行は、ＣＣ処理を実行させるコード群である。３０行および３１行は、ｘｏｕｔが０．５より大きい場合には、ｂにｔｒｕｅに代入し、０．５より大きくない場合には、ｂにｆａｌｓｅを代入し、ｘｏｕｔに関わらずｉ＝ｊの場合には、ｂにｆａｌｓｅを代入する処理を実行させるコードである。
【0311】
３２行から３５行は、ｂがｔｒｕｅである場合、ｃｏｓｔにｗ［ｉ］［ｊ］を加算し、ｘｒ＿ｂ［ｉ］に１を加算し、配列ｘｃ＿ｂ［ｊ］に１を加算する処理を実行させるコード群である。
【0312】
３７行は、ｃｏｎｓｔｒａｉｎｔにｆａｌｓｅを代入する処理を実行させるコードである。
【0313】
３８行は、３８行から４２行までを、繰り返させるコードである。３８行は、最初のループでｋに０を代入し、ループ毎にｋに１を加算し、ｋがｎｏｄｅより小さいことを条件としてループを実行させるコードである。
【0314】
３９行は、（ｘｒ＿ｂ［ｋ］＞１）または（ｘｃ＿ｂ［ｋ］＞１）または（ｘｒ＿ｂ［ｋ］！＝ｘｃ＿ｂ［ｋ］）の何れかを満たすか否かを判定させるコードである。４０行は、３９行のコードを満たす場合、ｃｏｎｓｔｒａｉｎｔにｔｒｕｅを代入する処理を実行させるコードである。
【0315】
４３行および４４行は、ｃｏｎｓｔｒａｉｎｔがｔｒｕｅである場合、ｃｏｓｔに０を代入する処理を実行させるコードである。
【0316】
４６行は、ｃｏｓｔと最大絶対値（ａｂｓｍａｘ）とを乗じた値に－１を乗じた値に対して、１０の指数とする冪乗演算をさせるコードである。ｓｏｌは、最適経路に含まれる２つ以上の有向エッジに対応する交換をした場合に得られるトータルレートを表す。
【0317】
４９行は、４９行から５７行までを、繰り返させるコードである。４９行は、最初のループでｉに０を代入し、ループ毎にｉに１を加算し、ｉがｎｏｄｅより小さいことを条件としてループを実行させるコードである。
【0318】
５０行は、５０行から５６行までを、繰り返させるコードである。５０行は、最初のループでｊに０を代入し、ループ毎にｊに１を加算し、ｊがｎｏｄｅより小さいことを条件としてループを実行させるコードである。
【0319】
５１行は、ｙｏｕｔを定義させるコードである。
【0320】
５３行は、ＭＸ関数を呼び出して、実行させるコードである。ＭＸ関数は、ＭＸ処理のうちのＦＭ回路７７に対応する処理を実行する関数である。５３行は、ＭＸ関数に、ＸＲ［ｉ］、ＸＣ［ｊ］、ＸＣ［ｉ］、ＸＲ［ｊ］、ＸＴ［ｉ］［ｊ］、Ｘ［ｉ］［ｊ］を渡し、ＭＸ関数からｙｏｕｔを受け取らせるコードである。
【0321】
５５行は、Ｙ［ｉ］［ｊ］から、ｙｏｕｔを減算させるコードである。
【0322】
【0323】
１１１行は、ｘｉｎ、ｙｉｎ、ｗｉｎおよびｚｉｎを受け取り、ｘｏｕｔおよびｙｏｕｔを出力することを定義させるコードである。なお、ｘｉｎは、Ｘ［ｉ］［ｊ］が代入される。ｙｉｎは、Ｙ［ｉ］［ｊ］が代入される。ｗｉｎは、ｗ［ｉ］［ｊ］が代入される。ｚｉｎは、ｚ［ｉ］［ｊ］が代入される。
【0324】
１１２行および１１３行は、ｎｘ１、ｎｘ２、ｎｘ３、ｎｙ１、ｎｙ２およびｎｙ３を定義させるコード群である。１１５行は、ｎｙ１にｙｉｎを代入する処理を実行させるコードである。１１６行は、ｘｉｎ＋ｄｔ×ｙｉｎを算出し、ｎｘ１に算出結果を代入する処理を実行させるコードである。
【0325】
１１８行は、ｎｘ１が０．５より大きい場合、ｎｘ２に１を代入し、ｎｘ１が０．５以下である場合、ｎｘ２に０を代入する処理を実行させるコードである。
【0326】
１２０行から１２２行は、ｎｘ１が１より大きいまたはｎｘ１が０より小さい場合、ｎｘ３にｎｘ２を代入し、ｎｙ１に０を代入する処理を実行させるコード群である。１２３行から１２５行は、ｎｘ１が０以上１以下である場合、ｎｘ３にｎｘ１を代入し、ｎｙ２にｎｙ１を代入する処理を実行させるコード群である。
【0327】
１２９行は、｛ｎｙ２－ｄｔ×（１－ｐ）×（ｎｘ３－ｘ０）－ｄｔ×Ｍｃ×（ｐｈ×ｗｉｎ＋（１－ｐｈ）×ｗ０）｝を算出し、ｎｙ３に算出結果を代入する処理を実行させるコードである。なお、ｄｔ、ｘ０、Ｍｃおよびｗ０は、予め定められた定数である。
【0328】
１３０行は、ｚｉｎがｔｒｕｅである場合、ｘｏｕｔに０を代入し、ｚｉｎがｆａｌｓｅである場合、ｘｏｕｔにｎｘ３を代入する処理を実行させるコードである。１３１行は、ｚｉｎがｔｒｕｅである場合、ｙｏｕｔに０を代入し、ｚｉｎがｆａｌｓｅである場合、ｙｏｕｔにｎｙ３を代入する処理を実行させるコードである。
【0329】
【0330】
２１１行は、ＸＲｉ、ＸＣｊ、ＸＣｉ、ＸＲｊ、ＸＴｉｊ、Ｘｉｊを受け取り、ｙｏｕｔを出力することを定義させるコードである。なお、ＸＲｉは、ＸＲ［ｉ］が代入される。ＸＣｊは、ＸＣ［ｊ］が代入される。ＸＣｉは、ＸＣ［ｉ］が代入される。ＸＲｊは、ＸＲ［ｊ］が代入される。ＸＴｉｊは、ＸＴ［ｉ］［ｊ］が代入される。Ｘｉｊは、Ｘ［ｉ］［ｊ］が代入される。
【0331】
２１２行は、ｄｔ×Ｍｐ×｛２×ＸＲｉ＋２×ＸＣｊ－ＸＣｉ－ＸＲｊ＋ＸＴｉｊ－２×Ｘｉｊ｝を算出し、ｙｏｕｔに算出結果を代入する処理を実行させるコードである。なお、Ｍｐは、予め定められた定数である。
【0332】
（並列化）
図２７は、並列化したＴＥ回路３１を示す図である。
図２７は、並列化したＴＥ回路３１を示す図である。
【0333】
ＴＥ回路３１は、複数のサブＴＥ回路２１０（複数のサブ自己発展回路）を含んでもよい。ＴＥ回路３１は、例えば２以上、（Ｎ×Ｎ）以下のサブＴＥ回路２１０を含んでよい。複数のサブＴＥ回路２１０は、ＴＥ回路３１と同一の構成を有し、互いに並行にＴＥ処理を実行する。
【0334】
複数のサブＴＥ回路２１０のそれぞれは、複数の有向エッジのうちの他のサブＴＥ回路２１０とは異なる有向エッジについて、メモリ２１から直前時刻における位置変数、直前時刻における運動量変数、重み値、および、選択不可フラグを読み出す。そして、複数のサブＴＥ回路２１０のそれぞれは、複数の有向エッジのうちの他のサブＴＥ回路２１０とは異なる有向エッジについて、ＴＥ処理を実行した後、対象時刻における位置変数および更新途中の対象時刻における運動量変数をメモリ２１に書き込む。
【0335】
また、ＴＥ回路３１が複数のサブＴＥ回路２１０を含む場合、メモリ２１は、複数のサブＴＥ回路２１０が並行して、位置変数（Ｘｉ，ｊ）、運動量変数（Ｙｉ，ｊ）、重み値（ｗｉ，ｊ）および選択不可フラグ（ｚｉ，ｊ）を読み出し可能なように、複数のサブＴＥ回路２１０に対応する複数のポートを含む。
【0336】
例えば、ＴＥ回路３１は、Ｎ行Ｎ列の行列におけるＮ個の行に対応するＮ個のサブＴＥ回路２１０を含む。ＴＥ回路３１は、Ｎ個のサブＴＥ回路２１０を含むことにより、Ｎ×Ｎ個の位置変数等の読み出しおよび書き込みに対する処理を容易にすることができる。
【0337】
また、この場合、Ｘメモリ回路４１は、Ｎ個の行に対応するＮ個のサブＸメモリ回路２２０を含む。Ｎ個のサブＸメモリ回路２２０のそれぞれは、対応する行のＮ個の位置変数（Ｘｉ，ｊ）を記憶する。
【0338】
同様に、Ｙメモリ回路４２は、Ｎ個の行に対応するＮ個のサブＹメモリ回路２２２を含む。Ｎ個のサブＹメモリ回路２２２のそれぞれは、対応する行のＮ個の運動量変数（Ｙｉ，ｊ）を記憶する。
【0339】
同様に、Ｗメモリ回路４３は、Ｎ個の行に対応するＮ個のサブＷメモリ回路２２４を含む。Ｎ個のサブＷメモリ回路２２４のそれぞれは、対応する行のＮ個の重み値（ｗｉ，ｊ）を記憶する。
【0340】
同様に、Ｚメモリ回路４４は、Ｎ個の行に対応するＮ個のサブＺメモリ回路２２６を含む。Ｎ個のサブＺメモリ回路２２６のそれぞれは、対応する行のＮ個の選択不可フラグ（ｚｉ，ｊ）を記憶する。
【0341】
Ｎ個のサブＴＥ回路２１０のそれぞれは、対応する行の、サブＸメモリ回路２２０、サブＹメモリ回路２２２、サブＷメモリ回路２２４およびサブＺメモリ回路２２６から、位置変数（Ｘｉ，ｊ）、運動量変数（Ｙｉ，ｊ）、重み値（ｗｉ，ｊ）および選択不可フラグ（ｚｉ，ｊ）を読み出す。これにより、ＴＥ回路３１は、Ｎ個の行に対して並行にＴＥ処理を実行することができる。
【0342】
図２８は、並列化したＭＸ回路３４を示す図である。
【0343】
ＭＸ回路３４は、複数のサブＭＸ回路２３０（複数のサブ多体相互作用回路）を含んでもよい。複数のサブＭＸ回路２３０は、ＭＸ回路３４は、例えば２以上の（Ｎ×Ｎ）以下のサブＭＸ回路２３０を含んでよい。複数のサブＭＸ回路２３０は、ＭＸ回路３４と同一の構成を有し、互いに並行にＭＸ処理を実行する。
【0344】
複数のサブＭＸ回路２３０のそれぞれは、複数の有向エッジのうちの他のサブＭＸ回路２３０とは異なる有向エッジについて、メモリ２１から対象時刻における位置変数、反転位置変数および更新途中の対象時刻における運動量変数を読み出す。さらに、複数のサブＭＸ回路２３０のそれぞれは、複数の有向エッジのうちの他のサブＭＸ回路２３０とは異なる有向エッジについて、メモリ２１から、終了ノードの第１積算値および第２積算値、並びに、開始ノードの第１積算値および第２積算値を読み出す。そして、複数のサブＭＸ回路２３０のそれぞれは、複数の有向エッジのうちの他のサブＭＸ回路２３０とは異なる有向エッジについて、ＭＸ処理を実行した後、更新後の対象時刻における運動量変数をメモリ２１に書き込む。
【0345】
また、ＭＸ回路３４が複数のサブＭＸ回路２３０を含む場合、メモリ２１は、複数のサブＭＸ回路２３０が並行して、位置変数（Ｘｉ，ｊ）、反転位置変数（ＸＴｊ，ｉ）、運動量変数（Ｙｉ，ｊ）、終了ノードの第１積算値（ＸＲｉ）および第２積算値（ＸＣｉ）、並びに、開始ノードの第１積算値（ＸＲｊ）および第２積算値（ＸＣｊ）、を読み出し可能なように、複数のサブＭＸ回路２３０に対応する複数のポートを含む。
【0346】
例えば、ＭＸ回路３４は、Ｎ行Ｎ列の行列におけるＮ個の行に対応するＮ個のサブＭＸ回路２３０を含む。ＭＸ回路３４は、Ｎ個のサブＭＸ回路２３０を含むことにより、Ｎ×Ｎ個の位置変数等の読み出しおよび書き込みに対する処理を容易にすることができる。
【0347】
この場合、Ｘメモリ回路４１は、Ｎ個の行に対応するＮ個のサブＸメモリ回路２２０を含む。Ｙメモリ回路４２は、Ｎ個の行に対応するＮ個のサブＹメモリ回路２２２を含む。
【0348】
また、ＸＲメモリ回路４５は、Ｎ個の行に対応するＮ個のサブＸＲメモリ回路２４２を含む。Ｎ個のサブＸＲメモリ回路２４２のそれぞれは、対応する行の第１積算値（ＸＲｉ）を記憶する。
【0349】
また、ＸＣメモリ回路４６は、Ｎ個の列に対応するＮ個のサブＸＣメモリ回路２４４を含む。Ｎ個のサブＸＣメモリ回路２４４のそれぞれは、対応する列の第２積算値（ＸＣｊ）を記憶する。
【0350】
ＸＴメモリ回路４７は、Ｎ個の行に対応するＮ個のサブＸＴメモリ回路２４６を含む。Ｎ個のサブＸＴメモリ回路２４６のそれぞれは、対応する行のＮ個の反転位置変数（ＸＴｊ，ｉ）を記憶する。
【0351】
Ｎ個のサブＭＸ回路２３０のそれぞれは、対応する行のサブＸメモリ回路２２０、サブＹメモリ回路２２２、および、対応する行のサブＸＴメモリ回路２４６から、位置変数（Ｘｉ，ｊ）、運動量変数（Ｙｉ，ｊ）、および、反転位置変数（ＸＴｊ，ｉ）を読み出す。また、Ｎ個のサブＭＸ回路２３０のそれぞれは、対応する行および列のサブＸＲメモリ回路２４２、および、サブＸＣメモリ回路２４４から、終了ノードの第１積算値（ＸＲｉ）および第２積算値（ＸＣｉ）、並びに、開始ノードの第１積算値（ＸＲｊ）および第２積算値（ＸＣｊ）、を読み出す。これにより、ＭＸ回路３４は、Ｎ個の行に対して並行にＭＸ処理を実行することができる。
【0352】
図２９は、並列化したＧＣ回路３２の構成を、ＸＲメモリ回路４５およびＸＣメモリ回路４６とともに示す図である。図３０は、並列化したＧＣ回路３２による位置変数の取得順序、および、第１積算値および第２積算値の算出順序を示す図である。
【0353】
ＧＣ回路３２は、Ｎ個の行に対して並行にＴＥ処理を実行した場合、Ｎ個の第１積算値（ｘｒｏｕｔ）およびＮ個の第２積算値（ｘｃｏｕｔ）を並行して算出することができる。この場合、ＧＣ回路３２は、位置行列におけるＮ個の行のそれぞれから、並行して、ＴＥ処理がされた後のＮ個の位置変数（ｘｉｎ）を取得する。
【0354】
並列化したＧＣ回路３２は、Ｎ個の行方向累加算器２６２と、総加算器２６４と、デマルチプレクサ２６６とを含む。
【0355】
Ｎ個の行方向累加算器２６２は、Ｎ個の行に対応付けられている。Ｎ個の行方向累加算器２６２のそれぞれは、対応する行のＮ個の位置変数（ｘｉｎ）（Ｎクロックサイクル分の位置変数（ｘｉｎ））を累加算する。従って、Ｎ個の行方向累加算器２６２のそれぞれは、図３０に示されるように、対応する行に含まれるＮ個の位置変数（ｘｉｎ）を累加算した累加算値を出力することができる。
【0356】
Ｎ個の行方向累加算器２６２のそれぞれは、算出した累加算値を、対応する行の第１積算値（ｘｒｏｕｔ）として出力する。Ｎ個の行方向累加算器２６２のそれぞれは、算出した第１積算値（ｘｒｏｕｔ）を、ＸＲメモリ回路４５に含まれる対応するサブＸＲメモリ回路２４２に書き込む。
【0357】
総加算器２６４は、クロックサイクル毎に、Ｎ個の行に含まれるＮ個の位置変数（ｘｉｎ）を加算する。すなわち、総加算器２６４は、クロックサイクル毎に、１個の列に含まれるＮ個の位置変数（ｘｉｎ）を加算する。これにより、総加算器２６４は、図３０に示されるように、複数のサブＸＣメモリ回路２４４のそれぞれに対して、対応する列に含まれるＮ個の位置変数（ｘｉｎ）を累加算した累加算値を出力することができる。
【0358】
デマルチプレクサ２６６は、ＸＣメモリ回路４６に含まれるＮ個のサブＸＣメモリ回路２４４を、１つずつクロックサイクル毎に選択する。デマルチプレクサ２６６は、クロックサイクル毎に、総加算器２６４から出力された加算値を、対応する列の第２積算値（ｘｃｏｕｔ）として出力する。そして、デマルチプレクサ２６６は、クロックサイクル毎に、選択されたサブＸＣメモリ回路２４４に第２積算値（ｘｃｏｕｔ）を書き込む。
【0359】
図３１は、並列化前および並列化後のＴＥ処理およびＭＸ処理のタイミングを示す図である。
【0360】
Ｎ行毎に並列化してＴＥ処理を実行した場合、ＴＥ回路３１は、１回のステップの処理を（Ｎ＋λＴＥ）クロックサイクルで実行する。また、Ｎ行毎に並列化してＭＸ処理を実行した場合、ＭＸ回路３４は、１回のステップの処理を（Ｎ＋λＭＸ）クロックサイクルで実行する。Ｎ行毎に並列化してＧＣ処理を実行した場合、ＧＣ回路３２は、１回のステップの処理を（Ｎ＋λＧＣ）クロックサイクルで実行する。
【0361】
ここで、ＧＣ回路３２は、ＧＣ処理を、ＴＥ処理と並行して実行することができる。ＭＸ回路３４は、ＧＣ回路３２がＧＣ処理を実行した後、すなわち、ＴＥ処理が終了してからλＧＣが経過した後に、ＭＸ処理を開始する。
【0362】
以上から、Ｎ行毎に並列化した探索装置１０による１回のステップの処理時間は、｛（２×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクルとなる。また、探索装置１０がＮＳＴＥＰ回のステップを繰り返す場合、探索装置１０による全体の処理時間は、ＮＳＴＥＰ×｛（２×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクルとなる。
【0363】
なお、探索装置１０は、Ｎ行毎ではなく、他の並列度で並列化してもよい。例えば、探索装置１０は、全体の処理を２分割してもよいし、４分割してもよい。また、探索装置１０は、全体の処理を、Ｎ×Ｎ分割した並列処理をしてもよい。
【0364】
以上のような第２実施形態に係る探索装置１０は、有向グラフの最適経路を探索する最適経路問題の解を簡易な構成で高速に出力することができる。
【0365】
（第３実施形態）
つぎに、第３実施形態に係る裁定取引システム３００について説明する。
つぎに、第３実施形態に係る裁定取引システム３００について説明する。
【0366】
図３２は、裁定取引システム３００の構成を示す図である。
【0367】
裁定取引システム３００は、図７から図３１を参照して説明した第２実施形態に係る探索装置１０を組み込んだ探索システムの一例である。なお、本実施形態において、裁定取引システム３００は、為替の取引を行う。しかし、裁定取引システム３００は、為替に限らず、どのような対象の裁定取引に適用してもよい。
【0368】
裁定取引システム３００は、探索装置１０と、受信装置３１２と、ＵＤＰ処理部３１４と、入力管理装置３１６と、取引装置３１８と、ＴＣＰ処理部３２０と、送信装置３２２とを備える。
【0369】
【0370】
探索装置１０の探索対象となる有向グラフにおける、複数のノードのそれぞれは、裁定取引の取引対象に対応する。本例においては、複数のノードのそれぞれは、通貨に対応する。
【0371】
また、複数の有向エッジのそれぞれは、開始ノードに対応する取引対象から終了ノードに対応する取引対象への交換に対応する。本例においては、複数の有向エッジのそれぞれは、開始ノードに対応する通貨から、終了ノードに対応する通貨への交換に対応する。
【0372】
また、複数の重み値のそれぞれは、割り当てられた有向エッジに対応する交換をした場合の交換レートの対数値を表す。本例においては、開始ノードに対応する通貨（ｉ）から、終了ノードに対応する通貨（ｊ）への交換をした場合の交換レートをｒｉ，ｊとした場合、重み値ｗｉ，ｊは、－ｌｏｇ（ｒｉ，ｊ）となる。
【0373】
探索装置１０は、最適経路として、経路に割り当てられた２つ以上の重み値の累加算値が最小となる閉路を検出する。なお、重み値ｗｉ，ｊが、＋ｌｏｇ（ｒｉ，ｊ）を表す場合には、探索装置１０は、最適経路として、経路に割り当てられた２つ以上の重み値の累加算値が最大となる閉路を検出すればよい。
【0374】
探索装置１０は、複数の有向エッジのそれぞれに対応する複数のビット（ｂｉ，ｊ）を、最適経路の探索結果として出力する。複数のビット（ｂｉ，ｊ）は、対応する有向エッジが最適経路に含まれる場合には１、対応する有向エッジが最適経路に含まれない場合には０を表す。
【0375】
さらに、探索装置１０は、検出された最適経路に含まれる２つ以上の有向エッジに対応する２以上の交換をした場合のトータルレート（ｓｏｌ）を算出する。トータルレート（ｓｏｌ）はｓｏｌ＝Π（ｒｉ，ｊ
ｂｉ，ｊ）により表される。トータルレート（ｓｏｌ）は、ｓｏｌ＝ｅｘｐ｛Σ（ｗｉ，ｊ×ｂｉ，ｊ）｝と表すこともできる。
【0376】
また、探索装置１０は、一定期間毎に、最適経路を探索して出力する。例えば、探索装置１０は、全体の処理時間毎（例えば、ＮＳＴＥＰ×｛２（Ｎ×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクル）に、最適経路を出力してもよい。また、探索装置１０は、イベントパケットの受信をトリガに、最適経路を探索して出力してもよい。
【0377】
受信装置３１２は、市場サーバからネットワークを介して、イベントパケットを受信する。イベントパケットは、複数の有向エッジのうちの少なくとも１つの有向エッジに割り当てられる重み値を示す情報を含む。例えば、イベントパケットは、何れかの有向エッジに対応する交換レートを含む。
【0378】
本例においては、イベントパケットは、ヘッダ情報と、ペアＩＤと、売り値（Ｂｉｄ）と、買い値（Ａｓｋ）とを含む。ペアＩＤは、通貨（ｉ）と、通貨（ｊ）とのペアを識別する識別情報である。なお、通貨（ｉ）は、有向グラフのｉ番目のノードに対応する通貨である。また、通貨（ｊ）は、有向グラフのｊ番目のノードに対応する通貨である。
【0379】
売り値（Ｂｉｄ）は、通貨（ｉ）から通貨（ｊ）への交換レート（ｒｉ，ｊ）を表す。買い値（Ａｓｋ）は、通貨（ｊ）から通貨（ｉ）への交換レート（ｒｊ，ｉ）と、ｒｊ，ｉ＝１／Ａｓｋの関係にある。売り値（Ｂｉｄ）と買い値（Ａｓｋ）は、通常一致しない。
【0380】
市場サーバは、イベントパケットを不定期にブロードキャストする。受信装置３１２は、不定期に送信されるイベントパケットを順次に受信して、ＵＤＰ処理部３１４に与える。
【0381】
ＵＤＰ処理部３１４は、受信装置３１２から与えられたイベントパケットに対して、通信プロトコルに従った情報処理をして、イベントパケットに含まれる、有向エッジを特定する情報および重み値を表す情報（例えば交換レート）を抽出する。
【0382】
本例においては、イベントパケットは、ＵＤＰ（User Datagram Protocol）プロトコルに従ったパケットである。従って、本例においては、ＵＤＰ処理部３１４は、ＵＤＰプロトコルに従った処理を実行して、ペアＩＤ、売り値（Ｂｉｄ）および買い値（Ａｓｋ）を抽出する。
【0383】
入力管理装置３１６は、内部に、複数の有向エッジに対応する複数の重み値を記憶する。入力管理装置３１６は、イベントパケットが受信される毎に、ＵＤＰ処理部３１４から、イベントパケットに含まれる少なくとも１つの有向エッジに割り当てられる重み値を示す情報を取得する。入力管理装置３１６は、取得したイベントパケットに含まれる情報に基づき重み値を生成し、記憶している複数の重み値の何れかを書き換える。
【0384】
本例においては、入力管理装置３１６は、イベントパケットが受信される毎に、ＵＤＰ処理部３１４から、ペアＩＤ、売り値（Ｂｉｄ）および買い値（Ａｓｋ）を取得する。入力管理装置３１６は、イベントパケットが受信される毎に、売り値（Ｂｉｄ）に対して負の対数演算をすることにより、通貨（ｉ）から通貨（ｊ）への交換を表す有向エッジに対応する重み値（ｗｉ，ｊ）を生成し、内部に記憶している対応する重み値を書き換える。また、入力管理装置３１６は、イベントパケットが受信される毎に、売り値（Ａｓｋ）に正の対数演算をすることにより、通貨（ｊ）から通貨（ｉ）への交換を表す有向エッジに対応する重み値（ｗｊ，ｉ）を生成し、内部に記憶している対応する重み値を書き換える。
【0385】
そして、入力管理装置３１６は、探索装置１０が備えるメモリ２１に記憶されている複数の重み値を、一定期間毎に、書き換える。例えば、探索装置１０が、所定時間（例えば、ＮＳＴＥＰ×｛２（Ｎ×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクル）毎に、繰り返して探索処理を実行するとする。この場合、入力管理装置３１６は、所定時間（例えば、ＮＳＴＥＰ×｛２（Ｎ×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクル）毎に、メモリ２１に記憶されている複数の重み値を、書き換える。なお、入力管理装置３１６は、複数の重み値（ｗｉ，ｊ）うちの何れも変更が無い場合には、書き換え処理をスキップしてもよい。
【0386】
また、入力管理装置３１６は、探索装置１０に記憶されている複数の重み値の全て、一括して書き換える。例えば、探索装置１０がＮ×Ｎ個の重み値を記憶している場合、入力管理装置３１６は、Ｎ×Ｎ個の重み値の全てを書き換える。例えば、入力管理装置３１６および探索装置１０は、Ｎ×Ｎ×Ｗｄａｔａ本の配線により接続されてもよい。ここで、Ｗｄａｔａは、１つの重み値を表すのに必要なビット数である。そして、入力管理装置３１６は、探索装置１０が記憶されているＮ×Ｎ個の重み値を、１クロックサイクルで一括して書き換えてもよい。これにより、入力管理装置３１６は、探索装置１０に記憶されている複数の重み値を短時間で書き換えることができる。
【0387】
取引装置３１８は、探索装置１０から、一定期間毎に、最適経路の探索結果である複数のビット（ｂｉ，ｊ）およびトータルレート（ｓｏｌ）を取得する。取引装置３１８は、複数のビット（ｂｉ，ｊ）およびトータルレート（ｓｏｌ）に基づき、最適経路に含まれる２つ以上の有向エッジに対応する交換を実行するか否かを判断する。例えば、取引装置３１８は、トータルレート（ｓｏｌ）が所定の閾値より大きい場合に、裁定取引を実行すると判断する。
【0388】
裁定取引を実行すると判断した場合、取引装置３１８は、最適経路として選択された２つ以上の有向エッジに対応する交換を実行することを指示する注文パケットを生成する。なお、取引装置３１８は、最適経路として選択された２つ以上の有向エッジに対応する２以上の交換について、何れかの１つの有向エッジについての約定を確認した後、続く有向エッジについての注文パケットを生成してもよい。
【0389】
ＴＣＰ処理部３２０は、取引装置３１８により生成された注文パケットに対して、通信プロトコルに従った情報処理をする。本例において、注文パケットは、ＴＣＰ（Transmission Control Protocol）プロトコルに従ったパケットである。従って、ＴＣＰ処理部３２０は、注文パケットをＴＣＰプロトコルに従ったパケットに含める。
【0390】
送信装置３２２は、ＴＣＰ処理部３２０から出力された注文パケットを、ネットワークを介して、対象物の取引を実行する売買サーバに送信する。
【0391】
図３３は、入力管理装置３１６の構成を示す図である。
【0392】
入力管理装置３１６は、転送回路３３２と、ハンドリング回路３３４と、アドレスデコーダ３３６とを含む。
【0393】
転送回路３３２は、有向グラフに含まれる複数の有向エッジのそれぞれに対応する複数のバッファメモリ３４０を含む。複数のバッファメモリ３４０のそれぞれは、対応する有向エッジに割り当てられる重み値を記憶する。
【0394】
本例においては、転送回路３３２は、Ｎ×Ｎ個のバッファメモリ３４０を含む。Ｎ×Ｎ個のバッファメモリ３４０は、ＵＴ部３４２と、ＬＴ部３４４と、ＤＩ部３４６とに分割される。
【0395】
ＵＴ部３４２は、行列における上三角成分（ＵＴ）に属する重み値を記憶する。すなわち、ＵＴ部３４２は、ｉ＜ｊであって、ｉ番目のノードに対応する通貨からｊ番目のノードに対応する通貨への交換を表す有向エッジに対応する重み値を記憶する。ＵＴ部３４２は、Ｎ×（Ｎ－１）／２個のバッファメモリ３４０を含む。
【0396】
ＬＴ部３４４は、行列における下三角成分（ＬＴ）に属する重み値を記憶する。すなわち、ＬＴ部３４４は、ｉ＜ｊであって、ｊ番目のノードに対応する通貨からｉ番目のノードに対応する通貨への交換を表す有向エッジに対応する重み値を記憶する。ＬＴ部３４４は、Ｎ×（Ｎ－１）／２個のバッファメモリ３４０を含む。
【0397】
ＤＩ部３４６は、行列における対角成分に属する重み値を記憶する。ＤＩ部３４６は、Ｎ個のバッファメモリ３４０を含む。
【0398】
本例において、Ｎ×Ｎ個のバッファメモリ３４０のそれぞれは、多値データを記憶可能なＤ型フリップフロップである。この場合、バッファメモリ３４０は、入力端子Ｄと、エナーブル端子ＥＮと、出力端子Ｑとを含む。
【0399】
ハンドリング回路３３４は、イベントパケットが受信される毎に、ペアＩＤ、売り値（Ｂｉｄ）および買い値（Ａｓｋ）を取得する。
【0400】
ハンドリング回路３３４は、イベントパケットが受信される毎に、売り値（Ｂｉｄ）に対して負の対数演算（－ｌｏｇ（Ｂｉｄ））を実行することにより、ｉ番目のノードに対応する通貨（ｉ）からｊ番目のノードに対応する通貨（ｊ）への交換を表す有向エッジに対応する重み値（ｗｉ，ｊ）を算出する。ハンドリング回路３３４は、負の対数演算（－ｌｏｇ（Ｂｉｄ））を実行する専用の回路を含んでもよい。ハンドリング回路３３４は、算出した重み値（ｗｉ，ｊ）を、ＵＴ部３４２に含まれるＮ×（Ｎ－１）／２個のバッファメモリ３４０の全ての入力端子Ｄに並列に与える。
【0401】
さらに、ハンドリング回路３３４は、イベントパケットが受信される毎に、買い値（Ａｓｋ）に対して正の対数演算（＋ｌｏｇ（Ａｓｋ））を実行することにより、ｊ番目のノードに対応する通貨（ｊ）からｉ番目のノードに対応する通貨（ｉ）への交換を表す有向エッジに対応する重み値（ｗｊ，ｉ）を算出する。ハンドリング回路３３４は、正の対数演算（＋ｌｏｇ（Ｂｉｄ））を実行する専用の回路を含んでもよい。ハンドリング回路３３４は、算出した重み値（ｗｊ，ｉ）を、ＬＴ部３４４に含まれるＮ×（Ｎ－１）／２個のバッファメモリ３４０の全ての入力端子Ｄに並列に与える。
【0402】
ハンドリング回路３３４は、通貨（ｉ）から通貨（ｊ）への交換に対応する重み値（ｗｉ，ｊ）と、通貨（ｊ）から通貨（ｉ）への交換に対応する重み値（ｗｊ，ｉ）とを同時に出力する。
【0403】
ハンドリング回路３３４は、イベントパケットが受信される毎に、ペアＩＤに基づき通貨ペア（通貨（ｉ）と通貨（ｊ）との組）を特定する。ハンドリング回路３３４は、特定した通貨ペアを表すアドレスをアドレスデコーダ３３６に与える。
【0404】
アドレスデコーダ３３６は、通貨ペアを表すアドレスに基づき、ＵＴ部３４２に含まれるＮ×（Ｎ－１）／２個のバッファメモリ３４０のうち対応する１つのバッファメモリ３４０を選択する。また、アドレスデコーダ３３６は、通貨ペアを表すアドレスに基づき、ＬＴ部３４４に含まれるＮ×（Ｎ－１）／２個のバッファメモリ３４０のうち対応する１つのバッファメモリ３４０を選択する。
【0405】
アドレスデコーダ３３６は、ＵＴ部３４２に含まれる、選択した１つのバッファメモリ３４０のエナーブル端子ＥＮ、および、ＬＴ部３４４に含まれる、選択した１つのバッファメモリ３４０のエナーブル端子ＥＮに、選択信号（Ｓｅｌｅｃｔｏｕｔ）を与える。
【0406】
ＵＴ部３４２に含まれるＮ×（Ｎ－１）／２個のバッファメモリ３４０のそれぞれは、エナーブル端子ＥＮに選択信号（Ｓｅｌｅｃｔｏｕｔ）が与えられた場合、入力端子Ｄから与えられた重み値を取り込む。従って、ＵＴ部３４２に含まれる通貨（ｉ）から通貨（ｊ）への交換に対応するバッファメモリ３４０は、ハンドリング回路３３４から出力された通貨（ｉ）から通貨（ｊ）への交換に対応する重み値（ｗｉ，ｊ）を取り込み、内部に記憶することができる。
【0407】
また、ＬＴ部３４４に含まれるＮ×（Ｎ－１）／２個のバッファメモリ３４０のそれぞれも、エナーブル端子ＥＮに選択信号（Ｓｅｌｅｃｔｏｕｔ）が与えられた場合、入力端子Ｄから与えられた重み値を取り込む。従って、ＬＴ部３４４に含まれる通貨（ｊ）から通貨（ｉ）への交換に対応するバッファメモリ３４０は、ハンドリング回路３３４から出力された通貨（ｊ）から通貨（ｉ）への交換に対応する重み値（ｗｊ，ｉ）を取り込み、内部に記憶することができる。
【0408】
なお、ＤＩ部３４６に含まれるＮ個のバッファメモリ３４０は、システム起動において、制御信号（Ｃｎｔｒｏｌ）がエナーブル端子ＥＮに与えられ、重み値の初期値（Ｃｌｉｎｉｔ）が入力端子Ｄに与えられる。重み値の初期値（Ｃｌｉｎｉｔ）は、重み値の合計値に影響を与えない値、例えば０である。
【0409】
そして、転送回路３３２は、Ｎ×Ｎ個のバッファメモリ３４０に記憶されているＮ×Ｎ個の重み値を、一括して、探索装置１０が備えるメモリ２１に書き込む。例えば、転送回路３３２は、所定時間（例えば、ＮＳＴＥＰ×｛２（Ｎ×Ｎ）＋λＴＥ＋λＧＣ＋λＭＸ｝クロックサイクル）毎に、メモリ２１に記憶されているＮ×Ｎ個の重み値を、一括して書き換える。
【0410】
このような入力管理装置３１６は、転送回路３３２より前のハンドリング回路３３４において、イベントパケットが受信される毎に、売り値（Ｂｉｄ）および買い値（Ａｓｋ）に対して対数演算を実行する。転送回路３３２は、イベントパケットが受信される毎に、２個の重み値が書き換えられる。また、転送回路３３２は、イベントパケットの受信とは非同期に、Ｎ×Ｎ個の重み値を一括して探索装置１０に出力する。入力管理装置３１６は、もし、転送回路３３２より後段において、対数演算を実行する場合、Ｎ×Ｎの対数演算を並列で実行しなければならない。これに対して、本実施形態の入力管理装置３１６は、転送回路３３２より前のハンドリング回路３３４において、対数演算を実行する。これにより、本実施形態の入力管理装置３１６は、少ない回路構成で、対数演算を実行することができる。
【0411】
また、転送回路３３２は、例えば、１クロックサイクルで、Ｎ×Ｎ個の重み値を探索装置１０に送信して、探索装置１０のメモリ２１に記憶されたＮ×Ｎ個の重み値を更新する。従って、転送回路３３２は、短時間で探索装置１０のメモリ２１に記憶されたＮ×Ｎ個の重み値を更新することができる。これにより、探索装置１０は、為替の変化に対して高速に最適経路を検出することができる。
【0412】
また、転送回路３３２は、Ｎ×Ｎ個の重み値に加えて、さらに、Ｎ×Ｎ個の交換レートも記憶してもよい。この場合、ハンドリング回路３３４は、イベントパケットに含まれる交換レート（売り値（Ｂｉｄ）および買い値の逆数（１／Ａｓｋ））も転送回路３３２に送信して、対応するバッファメモリ３４０に記憶させる。そして、転送回路３３２は、Ｎ×Ｎ個の重み値に加えて、Ｎ×Ｎ個の交換レートも探索装置１０のメモリ２１に送信する。これにより、探索装置１０は、Ｎ×Ｎ個の交換レートを用いて、Ｎ×Ｎ個の重み値の正規化演算を容易に実行することができる。
【0413】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0414】
１０ 探索装置
１２ 演算部
１４ 入力部
１６ 出力部
１８ 設定部
２１ メモリ
２２ 制御回路
２３ 第１回路
２４ 第２回路
２５ 二値化回路
２６ 正規化回路
３１ ＴＥ回路
３２ ＧＣ回路
３３ ＣＣ回路
３４ ＭＸ回路
４１ Ｘメモリ回路
４２ Ｙメモリ回路
４３ Ｗメモリ回路
４４ Ｚメモリ回路
４５ ＸＲメモリ回路
４６ ＸＣメモリ回路
４７ ＸＴメモリ回路
４８ 最大値メモリ回路
５１ 位置更新回路
５２ 制限回路
５３ 運動量更新回路
５４ マスク回路
５７ ＦＹ回路
５８ 第１加算器
６０ 第１マルチプレクサ
６１ 第１コンパレータ
６２ 第２マルチプレクサ
６３ 第３マルチプレクサ
６４ 第２コンパレータ
６５ ＦＸ回路
６６ ＦＷ回路
６７ 第２加算器
６８ 第４マルチプレクサ
６９ 第５マルチプレクサ
７１ 行方向累加算回路
７２ 第６マルチプレクサ
７３ 第３コンパレータ
７４ 列方向累加算回路
７７ ＦＭ回路
７８ 第３加算器
７９ 第１乗算器
８０ 第２乗算器
８１ 第３乗算器
８２ 第１減算器
８３ 第２減算器
８４ 第３減算器
８５ 第１内部加算器
８６ 第２内部加算器
８７ 第４乗算器
９０ 誤差最小化部
９１ 最大値調整部
１０１ 第７マルチプレクサ
１０２ 第４コンパレータ
１０３ 第８マルチプレクサ
１０４ 第１累加算器
１０５ 第９マルチプレクサ
１０６ 第５コンパレータ
１０７ 第１０マルチプレクサ
１０８ 第６コンパレータ
１０９ 第２累加算器
１１０ 第１１マルチプレクサ
１１１ 第７コンパレータ
１１２ 第３累加算器
１１３ 第１２マルチプレクサ
１１４ 判定回路
１１５ 冪乗回路
２１０ サブＴＥ回路
２２０ サブＸメモリ回路
２２２ サブＹメモリ回路
２２４ サブＷメモリ回路
２２６ サブＺメモリ回路
２３０ サブＭＸ回路
２４２ サブＸＲメモリ回路
２４４ サブＸＣメモリ回路
２４６ サブＸＴメモリ回路
２６２ 行方向累加算器
２６４ 総加算器２６６ デマルチプレクサ
３００ 裁定取引システム
３１２ 受信装置
３１４ ＵＤＰ処理部
３１６ 入力管理装置
３１８ 取引装置
３２０ ＴＣＰ処理部
３２２ 送信装置
３３２ 転送回路
３３４ ハンドリング回路
３３６ アドレスデコーダ
３４０ バッファメモリ
３４２ ＵＴ部
３４４ ＬＴ部
３４６ ＤＩ部
１２ 演算部
１４ 入力部
１６ 出力部
１８ 設定部
２１ メモリ
２２ 制御回路
２３ 第１回路
２４ 第２回路
２５ 二値化回路
２６ 正規化回路
３１ ＴＥ回路
３２ ＧＣ回路
３３ ＣＣ回路
３４ ＭＸ回路
４１ Ｘメモリ回路
４２ Ｙメモリ回路
４３ Ｗメモリ回路
４４ Ｚメモリ回路
４５ ＸＲメモリ回路
４６ ＸＣメモリ回路
４７ ＸＴメモリ回路
４８ 最大値メモリ回路
５１ 位置更新回路
５２ 制限回路
５３ 運動量更新回路
５４ マスク回路
５７ ＦＹ回路
５８ 第１加算器
６０ 第１マルチプレクサ
６１ 第１コンパレータ
６２ 第２マルチプレクサ
６３ 第３マルチプレクサ
６４ 第２コンパレータ
６５ ＦＸ回路
６６ ＦＷ回路
６７ 第２加算器
６８ 第４マルチプレクサ
６９ 第５マルチプレクサ
７１ 行方向累加算回路
７２ 第６マルチプレクサ
７３ 第３コンパレータ
７４ 列方向累加算回路
７７ ＦＭ回路
７８ 第３加算器
７９ 第１乗算器
８０ 第２乗算器
８１ 第３乗算器
８２ 第１減算器
８３ 第２減算器
８４ 第３減算器
８５ 第１内部加算器
８６ 第２内部加算器
８７ 第４乗算器
９０ 誤差最小化部
９１ 最大値調整部
１０１ 第７マルチプレクサ
１０２ 第４コンパレータ
１０３ 第８マルチプレクサ
１０４ 第１累加算器
１０５ 第９マルチプレクサ
１０６ 第５コンパレータ
１０７ 第１０マルチプレクサ
１０８ 第６コンパレータ
１０９ 第２累加算器
１１０ 第１１マルチプレクサ
１１１ 第７コンパレータ
１１２ 第３累加算器
１１３ 第１２マルチプレクサ
１１４ 判定回路
１１５ 冪乗回路
２１０ サブＴＥ回路
２２０ サブＸメモリ回路
２２２ サブＹメモリ回路
２２４ サブＷメモリ回路
２２６ サブＺメモリ回路
２３０ サブＭＸ回路
２４２ サブＸＲメモリ回路
２４４ サブＸＣメモリ回路
２４６ サブＸＴメモリ回路
２６２ 行方向累加算器
２６４ 総加算器２６６ デマルチプレクサ
３００ 裁定取引システム
３１２ 受信装置
３１４ ＵＤＰ処理部
３１６ 入力管理装置
３１８ 取引装置
３２０ ＴＣＰ処理部
３２２ 送信装置
３３２ 転送回路
３３４ ハンドリング回路
３３６ アドレスデコーダ
３４０ バッファメモリ
３４２ ＵＴ部
３４４ ＬＴ部
３４６ ＤＩ部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】