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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-16
(45)【発行日】2024-07-24
(54)【発明の名称】パワーモジュール
(51)【国際特許分類】
H02M 7/48 20070101AFI20240717BHJP
H01L 25/07 20060101ALI20240717BHJP
H01L 25/18 20230101ALI20240717BHJP
H02M 3/155 20060101ALI20240717BHJP
【ＦＩ】
H02M7/48 Z
H01L25/04 C
H02M3/155 Y
【請求項の数】
7
(21)【出願番号】P 2019068121
(22)【出願日】2019-03-29
(65)【公開番号】P2020167869
(43)【公開日】2020-10-08
【審査請求日】2022-02-28
(73)【特許権者】
【識別番号】000006611
【氏名又は名称】株式会社富士通ゼネラル
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】伊藤 秀一
【審査官】白井 孝治
(56)【参考文献】
【文献】国際公開第２０１８／２３５１３５（ＷＯ，Ａ１）
【文献】特開２０１８－０９３６３６（ＪＰ，Ａ）
【文献】特開２０１７－０５５６１０（ＪＰ，Ａ）
【文献】特開２０１１－１３０６２６（ＪＰ，Ａ）
【文献】特開２０１５－０６１３４３（ＪＰ，Ａ）
【文献】特開２０１０－２００４０６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ７／４２～ ７／９８
Ｈ０２Ｍ ３／００～ ３／４４
Ｈ０１Ｌ２５／０７
Ｈ０１Ｌ２５／１８
(57)【特許請求の範囲】
【請求項1】
正極端子にドレイン電極が接続され、ＧａＮ系スイッチング素子を含む第１スイッチング素子と、前記第１スイッチング素子のソース電極にドレイン電極が接続され、負極端子にソース電極が接続され、ＧａＮ系スイッチング素子を含む第２スイッチング素子と、
前記正極端子にドレイン電極が接続され、ＧａＮ系スイッチング素子を含む第３スイッチング素子と、
前記第３スイッチング素子のソース電極にドレイン電極が接続され、前記負極端子にソース電極が接続され、ＧａＮ系スイッチング素子を含む第４スイッチング素子と、
前記第１～第４スイッチング素子が搭載される回路基板と、
を備え、
前記第１～第４スイッチング素子のドレイン電極、ソース電極およびゲート電極は、当該第１～第４スイッチング素子のおもて面に設けられ、
前記第１～第４スイッチング素子は、前記回路基板上の一点を囲むように配置され、
前記回路基板上の一点には、前記正極端子と前記負極端子との間に接続されたコンデンサが設けられ、
前記回路基板は、
前記第１スイッチング素子と前記第３スイッチング素子との間に位置し、前記正極端子、前記第１スイッチング素子のドレイン電極、前記第３スイッチング素子のドレイン電極および前記コンデンサが接続される第１回路パターンと、
前記第２スイッチング素子と前記第４スイッチング素子との間に位置し、前記負極端子、前記第２スイッチング素子のソース電極、前記第４スイッチング素子のソース電極および前記コンデンサが接続される第２回路パターンと、を有し、
前記第１スイッチング素子のドレイン電極と前記第３スイッチング素子のドレイン電極とは、互いに向かい合うように配置され、
前記第２スイッチング素子のソース電極と前記第４スイッチング素子のソース電極とは、互いに向かい合うように配置される
パワーモジュール。
【請求項2】
前記回路基板は、前記第１スイッチング素子および前記第２スイッチング素子を基準にして前記回路基板上の一点とは反対側に位置し、前記第１スイッチング素子のソース電極および前記第２スイッチング素子のドレイン電極が接続される第３回路パターンと、
前記第３スイッチング素子および前記第４スイッチング素子を基準にして前記回路基板上の一点とは反対側に位置し、前記第３スイッチング素子のソース電極および前記第４スイッチング素子のドレイン電極が接続される第４回路パターンと、
をさらに有する
請求項１に記載のパワーモジュール。
【請求項3】
前記第１スイッチング素子を駆動する第１ドライブ回路と、前記第２スイッチング素子を駆動する第２ドライブ回路と、
前記第３スイッチング素子を駆動する第３ドライブ回路と、
前記第４スイッチング素子を駆動する第４ドライブ回路と、
をさらに備える
請求項１または２に記載のパワーモジュール。
【請求項4】
前記第１スイッチング素子を基準にして前記第２スイッチング素子とは反対側に位置し、前記第１ドライブ回路と前記第１スイッチング素子のゲート電極との間を接続する第５回路パターン、第６回路パターンおよび第１抵抗と、前記第２スイッチング素子を基準にして前記第１スイッチング素子とは反対側に位置し、前記第２ドライブ回路と前記第２スイッチング素子のゲート電極との間を接続する第７回路パターン、第８回路パターンおよび第２抵抗と、
前記第３スイッチング素子を基準にして前記第４スイッチング素子とは反対側に位置し、前記第３ドライブ回路と前記第３スイッチング素子のゲート電極との間を接続する第９回路パターン、第１０回路パターンおよび第３抵抗と、
前記第４スイッチング素子を基準にして前記第３スイッチング素子とは反対側に位置し、前記第４ドライブ回路と前記第４スイッチング素子のゲート電極との間を接続する第１１回路パターン、第１２回路パターンおよび第４抵抗と、
をさらに備える
請求項３に記載のパワーモジュール。
【請求項5】
前記回路基板と、前記第１～第４スイッチング素子とは、長辺と短辺とを有する長方形状であり、前記第１～第４スイッチング素子は、長辺に沿ってドレイン電極とソース電極とが設けられ、
前記第１～第４スイッチング素子は、短辺が前記回路基板の長辺に向かい合うように配置される
請求項１～４のいずれか一つに記載のパワーモジュール。
【請求項6】
前記第１～第４スイッチング素子は、前記ＧａＮ系スイッチング素子のおもて面に配置されるソース電極と、Ｓｉ系スイッチング素子の裏面に配置されるドレイン電極とが電気的および機械的に接続されるカスケード型ＧａＮ－ＦＥＴであり、前記第１～第４スイッチング素子のドレイン電極は、前記ＧａＮ系スイッチング素子のドレイン電極であり、
前記第１～第４スイッチング素子のソース電極は、前記Ｓｉ系スイッチング素子のソース電極であり、
前記第１～第４スイッチング素子のゲート電極は、前記Ｓｉ系スイッチング素子のゲート電極であり、
前記ＧａＮ系スイッチング素子のゲート電極は、前記Ｓｉ系スイッチング素子のソース電極に接続される
請求項１～５のいずれか一つに記載のパワーモジュール。
【請求項7】
前記第２スイッチング素子または前記第４スイッチング素子において、前記Ｓｉ系スイッチング素子のソース電極から延びるボンディングワイヤが前記回路基板の前記第２回路パターンに接続される箇所を第３接続部とし、前記ＧａＮ系スイッチング素子のゲート電極から延びるボンディングワイヤが前記回路基板の前記第２回路パターンに接続される箇所を第４接続部とした場合に、前記第３接続部は、前記第４接続部よりも両者が接続される、前記第２スイッチング素子または前記第４スイッチング素子から離れて配置される
請求項６に記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、パワーモジュールに関する。
【背景技術】
【0002】
従来、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を基板上に搭載し、かかる基板やボンディングワイヤなどで必要な回路が構成されたパワーモジュールが知られている。かかるパワーモジュールでは、ノイズ発生の原因となる配線インダクタンスを低減するため、パワー半導体素子の配置を最適化することが重要である（特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１７－５５６１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一方で、近年開発が進むパワー半導体素子のＧａＮ－ＦＥＴ（Gallium Nitride Field-Effect Transistor）は、従来のパワーモジュールで用いられるＩＧＢＴやパワーＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴなどとは異なり、３つの電極がすべておもて面に設けられる。
【0005】
それゆえ、裏面にも電極が存在するＩＧＢＴやパワーＭＯＳＦＥＴで最適化されたパワーモジュール内の配置をそのまま用いたとしても、パワーモジュール内の配線パターンに大電流が流れた時にノイズ発生の原因となる配線インダクタンスを十分に低減することは困難である。すなわち、ＧａＮ－ＦＥＴを搭載したパワーモジュールでは、パワー基板上におけるチップ配置の最適化が十分に実施されているとはいえない。
【0006】
そこで、本開示では、配線インダクタンスを低減することでノイズの発生を低減できるパワーモジュールを提案する。
【課題を解決するための手段】
【0007】
本開示の一態様によるパワーモジュールは、第１スイッチング素子と、第２スイッチング素子と、第３スイッチング素子と、第４スイッチング素子と、回路基板とを備える。第１スイッチング素子は、正極端子に接続され、ＧａＮ系スイッチング素子を含む。第２スイッチング素子は、前記第１スイッチング素子と負極端子との間に接続され、ＧａＮ系スイッチング素子を含む。第３スイッチング素子は、前記正極端子に接続され、ＧａＮ系スイッチング素子を含む。第４スイッチング素子は、前記第３スイッチング素子と前記負極端子との間に接続され、ＧａＮ系スイッチング素子を含む。前記回路基板は、前記第１～第４スイッチング素子が搭載される。前記第１～第４スイッチング素子は、前記回路基板上の一点を囲むように配置される。前記第１スイッチング素子のドレイン電極と前記第３スイッチング素子のドレイン電極とは、互いに向かい合うように配置される。前記第２スイッチング素子のソース電極と前記第４スイッチング素子のソース電極とは、互いに向かい合うように配置される。
【発明の効果】
【0008】
本開示によれば、配線インダクタンスを低減することができる。このため、パワーモジュール内の配線パターンに大電流が流れた時に発生するノイズを低減できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照して、本願の開示するパワーモジュールの実施形態を詳細に説明する。なお、以下に示す実施形態により本開示が限定されるものではない。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。さらに、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【0011】
従来、ＩＧＢＴなどのパワー半導体素子をパワー基板上に搭載し、かかるパワー基板やボンディングワイヤなどで必要な回路が構成されたパワーモジュールが知られている。かかるパワーモジュールでは、ノイズ発生の原因となる配線インダクタンスを低減するため、パワー半導体素子の配置を最適化することが重要である。
【0012】
一方で、近年開発が進むパワー半導体素子のＧａＮ－ＦＥＴは、従来のパワーモジュールで用いられるＩＧＢＴやパワーＭＯＳＦＥＴなどとは異なり、３つの電極（ドレイン電極、ソース電極およびゲート電極）がすべておもて面に設けられる。
【0013】
それゆえ、裏面にも電極が存在するＩＧＢＴやパワーＭＯＳＦＥＴで最適化されたパワーモジュール内の配置をそのまま用いたとしても、配線インダクタンスを十分に低減することは困難である。すなわち、ＧａＮ－ＦＥＴを搭載したパワーモジュールでは、回路基板上におけるチップ配置の最適化が十分に実施されているとはいえない。
【0014】
なぜなら、裏面にコレクタ電極やドレイン電極が設けられる従来のパワー半導体素子では、パワー基板の回路パターンで裏面の電極に配線が形成されるのに対し、おもて面にドレイン電極が設けられるＧａＮ－ＦＥＴでは、ボンディングワイヤでドレイン電極に配線が形成されるからである。
【0015】
そこで、ＧａＮ－ＦＥＴが搭載されたパワーモジュールにおいて、配線インダクタンスを低減することができる技術が期待されている。
【0016】
＜スイッチング素子の構成＞
本開示は、カスケード型ＧａＮ－ＦＥＴであるスイッチング素子を用いたパワーモジュールに関するものである。そこで、本開示の各実施形態の理解を容易とするために、図１および図２を参照しながら、各実施形態に適用可能なカスケード型ＧａＮ－ＦＥＴについて説明する。図１は、第１実施形態に係るスイッチング素子Ｑの回路構成を示す図である。
本開示は、カスケード型ＧａＮ－ＦＥＴであるスイッチング素子を用いたパワーモジュールに関するものである。そこで、本開示の各実施形態の理解を容易とするために、図１および図２を参照しながら、各実施形態に適用可能なカスケード型ＧａＮ－ＦＥＴについて説明する。図１は、第１実施形態に係るスイッチング素子Ｑの回路構成を示す図である。
【0017】
第１実施形態に係るスイッチング素子Ｑは、ＧａＮで構成される高耐圧のＦＥＴ（以下、ＧａＮ－ＦＥＴとも呼称する。）と、Ｓｉで構成される低耐圧のＦＥＴ（以下、Ｓｉ－ＦＥＴとも呼称する）とがカスケード接続されて構成される。
【0018】
図１に示すように、スイッチング素子Ｑの内部では、ＧａＮ－ＦＥＴ（ＧａＮ系スイッチング素子）のソース端子とＳｉ－ＦＥＴ（Ｓｉ系スイッチング素子）のドレイン端子とが電気的に接続され、Ｓｉ－ＦＥＴのソース端子とＧａＮ－ＦＥＴのゲート端子とが電気的に接続される。
【0019】
そして、ＧａＮ－ＦＥＴのドレイン端子がスイッチング素子Ｑのドレイン電極Ｄとなり、Ｓｉ－ＦＥＴのソース端子がスイッチング素子Ｑのソース電極Ｓとなり、Ｓｉ－ＦＥＴのゲート端子がスイッチング素子Ｑのゲート電極Ｇとなる。
【0020】
このような回路構成のカスケード型ＧａＮ－ＦＥＴでは、ノーマリーオンのＧａＮ－ＦＥＴを、ノーマリーオフのスイッチング素子として駆動させることができる。
【0021】
すなわち、カスケード型ＧａＮ－ＦＥＴでは、スイッチング素子Ｑのゲート電極Ｇ（すなわち、Ｓｉ－ＦＥＴのゲート端子）にローレベルの信号を入力することにより、スイッチング素子Ｑ全体をオフ状態にすることができる。
【0022】
また、カスケード型ＧａＮ－ＦＥＴでは、スイッチング素子Ｑのゲート電極Ｇ（すなわち、Ｓｉ－ＦＥＴのゲート端子）にハイレベルの信号を入力することにより、スイッチング素子Ｑ全体をオン状態にすることができる。
【0023】
そして、カスケード型ＧａＮ－ＦＥＴは、ＧａＮ－ＦＥＴの耐圧特性を利用することができることから、高い耐圧特性を有する。さらに、カスケード型ＧａＮ－ＦＥＴは、ゲートの駆動に低耐圧Ｓｉ－ＦＥＴの特性を利用することができることから、ＧａＮ－ＦＥＴの高速性を損なうことなく、高電圧での駆動が可能となる。
【0024】
図２は、第１実施形態に係るスイッチング素子Ｑの構成を示す上面図である。第１実施形態に係るスイッチング素子Ｑは、長方形状のＧａＮ－ＦＥＴと、かかるＧａＮ－ＦＥＴより小さい長方形状のＳｉ－ＦＥＴとが積層されて構成される。
【0025】
第１実施形態に係るＧａＮ－ＦＥＴは、長辺と短辺とを有する。かかるＧａＮ－ＦＥＴのおもて面には、一方の長辺の近傍にかかる長辺に沿ってドレイン電極Ｄ１が設けられ、他方の長辺の近傍にかかる長辺に沿ってソース電極Ｓ１が設けられる。また、ＧａＮ－ＦＥＴのおもて面には、ソース電極Ｓ１における両端の近傍に１対のゲート電極Ｇ１が設けられる。
【0026】
また、ＧａＮ－ＦＥＴのソース電極Ｓ１上には、第１実施形態に係るＳｉ－ＦＥＴが設けられる。かかるＳｉ－ＦＥＴは、おもて面にソース電極Ｓ２およびゲート電極Ｇ２を有し、裏面にドレイン電極を有する。
【0027】
そして、ＧａＮ－ＦＥＴのおもて面に設けられるソース電極Ｓ１と、Ｓｉ－ＦＥＴの裏面に設けられるドレイン電極とが、ハンダや導電性接着剤などの導電性接合材で電気的および機械的に接続される。これにより、ドレイン電極Ｄ、ソース電極Ｓおよびゲート電極Ｇを有する上述のスイッチング素子Ｑを構成することができる。
【0028】
なお、スイッチング素子Ｑのドレイン電極ＤはＧａＮ－ＦＥＴのドレイン電極Ｄ１に対応し、スイッチング素子Ｑのソース電極ＳはＳｉ－ＦＥＴのソース電極Ｓ２に対応し、スイッチング素子Ｑのゲート電極ＧはＳｉ－ＦＥＴのゲート電極Ｇ２に対応する。
【0029】
＜パワーモジュールの回路構成（第１実施形態）＞
つづいて、第１実施形態に係るパワーモジュール１の回路構成について、図３～図９を参照しながら説明する。図３は、第１実施形態に係るパワーモジュール１の回路構成を示す図である。
つづいて、第１実施形態に係るパワーモジュール１の回路構成について、図３～図９を参照しながら説明する。図３は、第１実施形態に係るパワーモジュール１の回路構成を示す図である。
【0030】
図３に示すように、第１実施形態に係るパワーモジュール１は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３と、第４スイッチング素子Ｑ４と、コンデンサＣ１とを備える。
【0031】
第１～第４スイッチング素子Ｑ１～Ｑ４は、すべて上述のカスケード型ＧａＮ－ＦＥＴであるスイッチング素子Ｑで構成され、略等しい耐圧特性およびスイッチング特性を有する。
【0032】
第１スイッチング素子Ｑ１のドレイン端子は、正極端子Ｐに接続され、第１スイッチング素子Ｑ１のソース端子は、第２スイッチング素子Ｑ２のドレイン端子に接続される。また、第１スイッチング素子Ｑ１のゲート端子は、ゲート端子Ｑ１Ｇに接続され、第１スイッチング素子Ｑ１のソース端子は、ソース端子Ｑ１Ｓに接続される。
【0033】
第２スイッチング素子Ｑ２のドレイン端子は、第１スイッチング素子Ｑ１のソース端子に接続され、第２スイッチング素子Ｑ２のソース端子は、負極端子Ｎに接続される。また、第２スイッチング素子Ｑ２のゲート端子は、ゲート端子Ｑ２Ｇに接続され、第２スイッチング素子Ｑ２のソース端子は、ソース端子Ｑ２Ｓに接続される。
【0034】
第３スイッチング素子Ｑ３のドレイン端子は、正極端子Ｐに接続され、第３スイッチング素子Ｑ３のソース端子は、第４スイッチング素子Ｑ４のドレイン端子に接続される。また、第３スイッチング素子Ｑ３のゲート端子は、ゲート端子Ｑ３Ｇに接続され、第３スイッチング素子Ｑ３のソース端子は、ソース端子Ｑ３Ｓに接続される。
【0035】
第４スイッチング素子Ｑ４のドレイン端子は、第３スイッチング素子Ｑ３のソース端子に接続され、第４スイッチング素子Ｑ４のソース端子は、負極端子Ｎに接続される。また、第４スイッチング素子Ｑ４のゲート端子は、ゲート端子Ｑ４Ｇに接続され、第４スイッチング素子Ｑ４のソース端子は、ソース端子Ｑ４Ｓに接続される。
【0036】
コンデンサＣ１は、正極端子Ｐと負極端子Ｎとの間に接続される。また、パワーモジュール１は、出力端子ＯＵＴ１、ＯＵＴ２を有する。
【0037】
出力端子ＯＵＴ１は、第１スイッチング素子Ｑ１のソース端子と第２スイッチング素子Ｑ２のドレイン端子との間に接続される。出力端子ＯＵＴ２は、第３スイッチング素子Ｑ３のソース端子と第４スイッチング素子Ｑ４のドレイン端子との間に接続される。
【0038】
また、パワーモジュール１には、温度センサとして用いられるサーミスタＴＨが設けられる。かかるサーミスタＴＨには、２つの端子ＴＨ１、ＴＨ２が接続される。
【0039】
このような回路構成を有するパワーモジュール１は、さまざまな回路構成を有する電力変換装置に適用することができる。たとえば、第１実施形態に係るパワーモジュール１を図４に示すＤＣ－ＡＣコンバータに用いることにより、効率の高いＤＣ－ＡＣ変換を実現することができる。図４は、ＤＣ－ＡＣコンバータの回路構成を示す図である。
【0040】
また、第１実施形態に係るパワーモジュール１を図５に示すインターリーブ型ＰＦＣ内蔵ＡＣ－ＤＣコンバータに用いることにより、効率の高いＡＣ－ＤＣ変換を実現することができる。図５は、インターリーブ型ＰＦＣ内蔵ＡＣ－ＤＣコンバータの回路構成を示す図である。
【0041】
そして、図４や図５に示したような電力変換装置において、スイッチング素子のオンオフにより断続する大電流により発生するノイズを低減させて、さらに効率の高い電力変換を実現するためには、パワーモジュール１内の配線インダクタンスを低減することが重要である。そこで、パワーモジュール１内の配線インダクタンスを低減するために注意すべきポイントについて、図６および図７を参照しながら説明する。
【0042】
図６は、第１実施形態に係るパワーモジュール１において配線インダクタンスを低減するために注意すべきポイントについて説明するための図（１）である。図６に示すように、パワーモジュール１の内部には、点線で示される電流の流れによる様々な経路の回路ループが形成される。
【0043】
たとえば、パワーモジュール１内には、第１スイッチング素子Ｑ１を駆動するドライブ回路ＤＲ１から出力された電流が、第１スイッチング素子Ｑ１のゲート端子、第１スイッチング素子Ｑ１のソース端子、ドライブ回路ＤＲ１の順で戻る回路ループＬ１－１が形成される。
【0044】
また、パワーモジュール１内には、第２スイッチング素子Ｑ２を駆動するドライブ回路ＤＲ２から出力された電流が、第２スイッチング素子Ｑ２のゲート端子、第２スイッチング素子Ｑ２のソース端子、ドライブ回路ＤＲ２の順で戻る回路ループＬ１－２が形成される。
【0045】
また、パワーモジュール１内には、第３スイッチング素子Ｑ３を駆動するドライブ回路ＤＲ３から出力された電流が、第３スイッチング素子Ｑ３のゲート端子、第３スイッチング素子Ｑ３のソース端子、ドライブ回路ＤＲ３の順で戻る回路ループＬ１－３が形成される。
【0046】
また、パワーモジュール１内には、第４スイッチング素子Ｑ４を駆動するドライブ回路ＤＲ４から出力された電流が、第４スイッチング素子Ｑ４のゲート端子、第４スイッチング素子Ｑ４のソース端子、ドライブ回路ＤＲ４の順で戻る回路ループＬ１－４が形成される。
【0047】
また、パワーモジュール１内には、正極端子Ｐから、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、負極端子Ｎ、第４スイッチング素子Ｑ４、第３スイッチング素子Ｑ３、正極端子Ｐに順に流れる電流の回路ループＬ２が形成される。
【0048】
また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループＬ３－１が形成される。
【0049】
また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループＬ３－２が形成される。
【0050】
そして、第１実施形態に係るパワーモジュール１では、上述の回路ループＬ１－１～Ｌ１－４、Ｌ２、Ｌ３－１、Ｌ３－２の長さをすべて極力短くするとともに、かかる回路ループ内に内包される面積（ループ面積）をすべて極力小さくすることにより、配線インダクタンスを低減することができる。
【0051】
図７は、第１実施形態に係るパワーモジュール１において配線インダクタンスを低減するために注意すべきポイントについて説明するための図（２）である。図７に示すように、パワーモジュール１内の第１スイッチング素子Ｑ１には、ドレイン端子からソース端子に大電流を流す大電流ラインＩＬが形成される。
【0052】
また、パワーモジュール１内の第１スイッチング素子Ｑ１には、ゲート端子からソース端子に制御信号を流す小電流ラインＩＳが形成される。
【0053】
そして、第１実施形態に係るパワーモジュール１では、上述の大電流ラインＩＬと小電流ラインＩＳとが共通して流れる部位の共通インピーダンスＣＩを極力小さくすることにより、配線インダクタンスを低減することができる。
【0054】
なお、図７の例では第１スイッチング素子Ｑ１について示したが、第２スイッチング素子Ｑ２～第４スイッチング素子Ｑ４においても同様に、この共通インピーダンスＣＩを極力小さくすることで配線インダクタンスを低減することができる。
【0055】
【0056】
図８は、第１実施形態に係るパワーモジュール１における第１～第４スイッチング素子Ｑ１～Ｑ４およびコンデンサＣ１の最適な配置について説明するための図（１）である。本開示では、図８に示すように、パワーモジュール１の内部に形成される配線部をいくつかの部位に分割する。
【0057】
具体的には、コンデンサＣ１から正極端子Ｐを介して第１スイッチング素子Ｑ１のドレイン端子または第３スイッチング素子Ｑ３のドレイン端子に至る配線部を、ネットワークＰ－ＮＥＴとする。また、ゲート端子Ｑ１Ｇから第１スイッチング素子Ｑ１のゲート端子およびソース端子を介してソース端子Ｑ１Ｓに至る配線部をネットワークＱ１Ｇ－ＮＥＴとする。
【0058】
また、出力端子ＯＵＴ１から第１スイッチング素子Ｑ１のソース端子および第２スイッチング素子Ｑ２のドレイン端子に至る配線部をネットワークＯＵＴ１－ＮＥＴとする。また、ゲート端子Ｑ２Ｇから第２スイッチング素子Ｑ２のゲート端子およびソース端子を介してソース端子Ｑ２Ｓに至る配線部をネットワークＱ２Ｇ－ＮＥＴとする。
【0059】
また、ゲート端子Ｑ３Ｇから第３スイッチング素子Ｑ３のゲート端子およびソース端子を介してソース端子Ｑ３Ｓに至る配線部をネットワークＱ３Ｇ－ＮＥＴとする。また、出力端子ＯＵＴ２から第３スイッチング素子Ｑ３のソース端子および第４スイッチング素子Ｑ４のドレイン端子に至る配線部をネットワークＯＵＴ２－ＮＥＴとする。
【0060】
また、ゲート端子Ｑ４Ｇから第４スイッチング素子Ｑ４のゲート端子およびソース端子を介してソース端子Ｑ４Ｓに至る配線部をネットワークＱ４Ｇ－ＮＥＴとする。また、コンデンサＣ１から負極端子Ｎを介して第２スイッチング素子Ｑ２のソース端子または第４スイッチング素子Ｑ４のソース端子に至る配線部を、ネットワークＮ－ＮＥＴとする。
【0061】
図９は、第１実施形態に係るパワーモジュール１における第１～第４スイッチング素子Ｑ１～Ｑ４およびコンデンサＣ１の最適な配置について説明するための図（２）である。図９に示すように、第１実施形態に係るパワーモジュール１では、上述した部品が配置される面（後述するパワー基板１０（図１０参照）の上面）の一点を囲むように第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３と、第４スイッチング素子Ｑ４を配置する。そしてこの一点にコンデンサＣ１を配置する。
【0062】
なお、この一点は上述した部品が配置される面上であれば任意の位置でよいが、この一点をパワーモジュール１の中央部４とすることで、後述するパワー基板１０における大電流が流れる配線パターンの幅と長さを均等化して、第１～第４スイッチング素子Ｑ１～Ｑ４の４つのスイッチング素子を対象にバランスよく配置することで、極端に長い配線パターンによる配線インダクタンスの増加を抑制すると共に、大電流を流すための良好な電流経路を確保することができる。なお、本発明に関わる各実施例ではこの中央部４を基準として各スイッチング素子とコンデンサＣ１を配置した例を説明している。
【0063】
そして、上述した部品が配置される面の一点を囲むように第１～第４スイッチング素子Ｑ１～Ｑ４を配置する場合、言い換えれば、四角形における４つの頂点に時計回り順に第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４および第２スイッチング素子Ｑ２を配置した場合、かかる四角形の中央（四角形の対角線が交わる点）にコンデンサＣ１が配置されることになる。
【0064】
なお、コンデンサＣ１は必ずしもこの四角形の中央に配置する必要はなく、コンデンサＣ１が第１～第４スイッチング素子Ｑ１～Ｑ４で囲まれるように配置すればよい。これにより各スイッチング素子からＣ１が比較的近く均等な距離に配置されることとなり、極端に長い配線パターンによる配線インダクタンスの増加を抑制すると共に、大電流を流すための良好な電流経路を確保することができる。
【0065】
また、かかる第１～第４スイッチング素子Ｑ１～Ｑ４で構成される四角形において、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とを結ぶ一辺と、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とを結ぶ別の一辺とは略平行である。
【0066】
また、第１実施形態に係るパワーモジュール１では、第１スイッチング素子Ｑ１のドレイン電極Ｄと、第３スイッチング素子Ｑ３のドレイン電極Ｄとが、互いに向かい合うように配置される。
【0067】
また、第１実施形態に係るパワーモジュール１では、第２スイッチング素子Ｑ２のソース電極Ｓと、第４スイッチング素子Ｑ４のソース電極Ｓとが、互いに向かい合うように配置される。
【0068】
そして、第１実施形態に係るパワーモジュール１には、コンデンサＣ１と第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とで挟まれる領域にネットワークＰ－ＮＥＴが配置される。また、コンデンサＣ１と第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とで挟まれる領域にネットワークＮ－ＮＥＴが配置される。
【0069】
また、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を基準にした場合に、コンデンサＣ１の反対側の領域にネットワークＯＵＴ１－ＮＥＴが配置される。また、第３スイッチング素子Ｑ３および第４スイッチング素子Ｑ４を基準にした場合に、コンデンサＣ１の反対側の領域にネットワークＯＵＴ２－ＮＥＴが配置される。
【0070】
また、第１スイッチング素子Ｑ１とネットワークＰ－ＮＥＴとネットワークＯＵＴ１－ＮＥＴとで挟まれる領域にネットワークＱ１Ｇ－ＮＥＴが配置される。また、第２スイッチング素子Ｑ２とネットワークＮ－ＮＥＴとネットワークＯＵＴ１－ＮＥＴとで挟まれる領域にネットワークＱ２Ｇ－ＮＥＴが配置される。
【0071】
また、第３スイッチング素子Ｑ３とネットワークＰ－ＮＥＴとネットワークＯＵＴ２－ＮＥＴとで挟まれる領域にネットワークＱ３Ｇ－ＮＥＴが配置される。また、第４スイッチング素子Ｑ４とネットワークＮ－ＮＥＴとネットワークＯＵＴ２－ＮＥＴとで挟まれる領域にネットワークＱ４Ｇ－ＮＥＴが配置される。
【0072】
また、第１スイッチング素子Ｑ１のゲート電極ＧはネットワークＱ１Ｇ－ＮＥＴに近接して配置され、第２スイッチング素子Ｑ２のゲート電極ＧはネットワークＱ２Ｇ－ＮＥＴに近接して配置され、第３スイッチング素子Ｑ３のゲート電極ＧはネットワークＱ３Ｇ－ＮＥＴに近接して配置され、第４スイッチング素子Ｑ４のゲート電極ＧはネットワークＱ４Ｇ－ＮＥＴに近接して配置される。
【0073】
＜パワーモジュールの構成（第１実施形態）＞
つづいて、図８に示した最適な配置を適用したパワーモジュール１について、図１０および図１１を参照しながら説明する。図１０は、第１実施形態に係るパワーモジュール１の構成を示す断面図（図１０の（ａ））および上面図（図１０の（ｂ））である。
つづいて、図８に示した最適な配置を適用したパワーモジュール１について、図１０および図１１を参照しながら説明する。図１０は、第１実施形態に係るパワーモジュール１の構成を示す断面図（図１０の（ａ））および上面図（図１０の（ｂ））である。
【0074】
図１０の（ａ）に示すように、第１実施形態に係るパワーモジュール１は、パワー基板１０と、ケース１１と、蓋部１２と、シリコンゲル１３とを備える。パワー基板１０は、回路基板の一例である。
【0075】
パワー基板１０は、たとえば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板などの高い耐熱性および高い放熱性を有する回路基板で構成される。かかるパワー基板１０のおもて面には、第１～第４スイッチング素子Ｑ１～Ｑ４やコンデンサＣ１などが搭載される。
【0076】
ケース１１は、枠形状を有し、パワー基板１０のおもて面を囲むように設けられる。ケース１１は、パワー基板１０やかかるパワー基板１０に搭載される各素子などを収容する。また、ケース１１には、電力変換装置の内部にパワーモジュール１を固定する際などに用いられる取り付け穴が形成される。
【0077】
ケース１１は、たとえば、ポリフェニレンサルファイド（ＰＰＳ）やポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリブチレンサクシネート（ＰＢＳ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂などで構成される。
【0078】
蓋部１２は、ケース１１に収容されるパワー基板１０のおもて面を覆うとともに、枠形状のケース１１の上部を塞ぐように設けられる。蓋部１２は、たとえば、ケース１１と同様の樹脂で形成される。シリコンゲル１３は、ケース１１の内部に充填され、パワー基板１０のおもて面に搭載される各素子などを封止する。
【0079】
なお、パワー基板１０とケース１１との間や、ケース１１と蓋部１２との間は、図示しない接着剤で接合される。
【0080】
図１０の（ｂ）に示すように、パワー基板１０のおもて面には、コンデンサＣ１と、第１～第４スイッチング素子Ｑ１～Ｑ４とが搭載される。コンデンサＣ１は、パワー基板１０の中央部４に配置される。
【0081】
また、パワー基板１０には、中央部４に配置されたコンデンサＣ１を囲むように、第１～第４スイッチング素子Ｑ１～Ｑ４が配置される。たとえば、台形における４つの頂点に時計回り順に第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４および第２スイッチング素子Ｑ２が配置された場合、かかる台形の対角線が交わる中央部４にコンデンサＣ１が配置される。
【0082】
この第１～第４スイッチング素子Ｑ１～Ｑ４で構成される台形において、上底の両端に第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とが設けられ、下底の両端に第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とが設けられる。
【0083】
また、図１０の（ｂ）に示すように、第１スイッチング素子Ｑ１のドレイン電極Ｄ（図９参照）と第３スイッチング素子Ｑ３のドレイン電極Ｄとが互いに向かい合うように配置され、第２スイッチング素子Ｑ２のソース電極Ｓ（図９参照）と第４スイッチング素子Ｑ４のソース電極Ｓとが互いに向かい合うように配置される。
【0084】
パワー基板１０のおもて面には、配線部を構成する回路パターン２１～３２が設けられる。なお、かかる回路パターン２１～３２はパワー基板１０に含まれる絶縁層上に設けられることから、回路パターン２１～３２同士は互いに導通していない。
【0085】
【0086】
コンデンサＣ１と第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とで挟まれる領域には、回路パターン２１が配置される。かかる回路パターン２１は、上述のネットワークＰ－ＮＥＴに対応する部位である。
【0087】
第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を基準にした場合に、コンデンサＣ１の反対側の領域には、回路パターン２２が形成される。かかる回路パターン２２の大部分は、上述のネットワークＯＵＴ１－ＮＥＴに対応する部位である。
【0088】
第１スイッチング素子Ｑ１と回路パターン２１と回路パターン２２とで挟まれる領域には、回路パターン２３、２４が配置される。かかる回路パターン２３、２４と、回路パターン２４に隣接する回路パターン２２の一部は、上述のネットワークＱ１Ｇ－ＮＥＴに対応する部位である。
【0089】
コンデンサＣ１と第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とで挟まれる領域には、回路パターン２５が形成される。かかる回路パターン２５の大部分は、上述のネットワークＮ－ＮＥＴに対応する部位である。
【0090】
第２スイッチング素子Ｑ２と回路パターン２５と回路パターン２２とで挟まれる領域には、回路パターン２６、２７が配置される。かかる回路パターン２６、２７と、回路パターン２６、２７に隣接する回路パターン２５の一部とは、上述の回路ネットワークＱ２Ｇ－ＮＥＴに対応する部位である。
【0091】
第３スイッチング素子Ｑ３および第４スイッチング素子Ｑ４を基準にした場合に、コンデンサＣ１の反対側の領域には、回路パターン２８が配置される。かかる回路パターン２８の大部分は、上述のネットワークＯＵＴ２－ＮＥＴに対応する部位である。
【0092】
第３スイッチング素子Ｑ３と回路パターン２１と回路パターン２８とで挟まれる領域には、回路パターン２９、３０が配置される。かかる回路パターン２９、３０と、回路パターン３０に隣接する回路パターン２８の一部とは、上述のネットワークＱ３Ｇ－ＮＥＴに対応する部位である。
【0093】
第４スイッチング素子Ｑ４と回路パターン２５と回路パターン２８とで挟まれる領域には、回路パターン３１、３２が配置される。かかる回路パターン３１、３２と、回路パターン３１、３２に隣接する回路パターン２５の一部とは、上述のネットワークＱ４Ｇ－ＮＥＴに対応する部位である。
【0094】
ここまで説明したように、第１実施形態に係るパワーモジュール１では、コンデンサＣ１、第１～第４スイッチング素子Ｑ１～Ｑ４および各配線部について、図９に示した最適な配置が実現されている。
【0095】
かかる回路パターン２１～３２に関する具体的な配線の構成は以下の通りである。回路パターン２１と回路パターン２５との間にはコンデンサＣ１が設けられ、かかるコンデンサＣ１を介して回路パターン２１と回路パターン２５とが電気的に接続される。
【0096】
また、回路パターン２１におけるコンデンサＣ１と反対側（パワー基板１０における一方の長辺側）には、１対の正極端子Ｐが設けられる。
【0097】
また、回路パターン２１には、第１スイッチング素子Ｑ１のドレイン電極Ｄ（図９参照）と、第３スイッチング素子Ｑ３のドレイン電極Ｄとが、ボンディングワイヤＷ（図１０の（ａ）参照）を介して電気的に接続される。
【0098】
回路パターン２２には、第１スイッチング素子Ｑ１のソース電極Ｓ（図９参照）と、第１スイッチング素子Ｑ１に含まれるＧａＮ－ＦＥＴのゲート電極Ｇ１（図２参照）とが、ボンディングワイヤＷを介して電気的に接続される。
【0099】
また、回路パターン２２における回路パターン２４に隣接する部位には、ソース端子Ｑ１Ｓが設けられ、回路パターン２２における回路パターン２６、２７に隣接する部位には、１対の出力端子ＯＵＴ１が設けられる。
【0100】
また、回路パターン２２における出力端子ＯＵＴ１に隣接する部位には、第２スイッチング素子Ｑ２のドレイン電極ＤがボンディングワイヤＷを介して電気的に接続される。
【0101】
回路パターン２３には、第１スイッチング素子Ｑ１のゲート電極Ｇ（図９参照）がボンディングワイヤＷを介して電気的に接続される。なお、第１スイッチング素子Ｑ１のゲート電極Ｇは、ネットワークＱ１Ｇ－ＮＥＴに近接して配置される。
【0102】
また、回路パターン２３と回路パターン２２との間には抵抗Ｒ１（図１０の（ｂ）参照）が設けられ、かかる抵抗Ｒ１を介して回路パターン２３と回路パターン２２とが電気的に接続される。
【0103】
回路パターン２４には、ゲート端子Ｑ１Ｇが設けられる。なお、回路パターン２４と回路パターン２３との間には抵抗Ｒ１が設けられ、かかる抵抗Ｒ１を介して回路パターン２４と回路パターン２３とが電気的に接続される。
【0104】
回路パターン２５におけるコンデンサＣ１と反対側（パワー基板１０における他方の長辺側）には、１対の負極端子Ｎが設けられる。また、回路パターン２５に１対の負極端子Ｎの外側には、ソース端子Ｑ２Ｓ、Ｑ４Ｓがそれぞれ設けられる。
【0105】
また、回路パターン２５には、第２スイッチング素子Ｑ２のソース電極Ｓと、第２スイッチング素子Ｑ２に含まれるＧａＮ－ＦＥＴのゲート電極Ｇ１とが、ボンディングワイヤＷを介して電気的に接続される。
【0106】
また、回路パターン２５には、第４スイッチング素子Ｑ４のソース電極Ｓと、第４スイッチング素子Ｑ４に含まれるＧａＮ－ＦＥＴのゲート電極Ｇ１とが、ボンディングワイヤＷを介して電気的に接続される。
【0107】
回路パターン２６には、第２スイッチング素子Ｑ２のゲート電極ＧがボンディングワイヤＷを介して電気的に接続される。なお、第２スイッチング素子Ｑ２のゲート電極Ｇは、ネットワークＱ２Ｇ－ＮＥＴに近接して配置される。
【0108】
また、回路パターン２６と回路パターン２５との間には抵抗Ｒ２（図１０の（ｂ）参照）が設けられ、かかる抵抗Ｒ２を介して回路パターン２６と回路パターン２５とが電気的に接続される。
【0109】
回路パターン２７には、ゲート端子Ｑ２Ｇが設けられる。なお、回路パターン２７と回路パターン２６との間には抵抗Ｒ２が設けられ、かかる抵抗Ｒ２を介して回路パターン２７と回路パターン２６とが電気的に接続される。
【0110】
回路パターン２８には、第３スイッチング素子Ｑ３のソース電極Ｓと、第３スイッチング素子Ｑ３に含まれるＧａＮ－ＦＥＴのゲート電極Ｇ１とが、ボンディングワイヤＷを介して電気的に接続される。
【0111】
また、回路パターン２８における回路パターン３０に隣接する部位には、ソース端子Ｑ３Ｓが設けられ、回路パターン２８における回路パターン３１、３２に隣接する部位には、１対の出力端子ＯＵＴ２が設けられる。
【0112】
また、回路パターン２８における出力端子ＯＵＴ２に隣接する部位には、第４スイッチング素子Ｑ４のドレイン電極ＤがボンディングワイヤＷを介して電気的に接続される。
【0113】
回路パターン２９には、第３スイッチング素子Ｑ３のゲート電極ＧがボンディングワイヤＷを介して電気的に接続される。なお、第３スイッチング素子Ｑ３のゲート電極Ｇは、ネットワークＱ３Ｇ－ＮＥＴに近接して配置される。
【0114】
また、回路パターン２９と回路パターン２８との間には抵抗Ｒ３（図１０の（ｂ）参照）が設けられ、かかる抵抗Ｒ３を介して回路パターン２９と回路パターン２８とが電気的に接続される。
【0115】
回路パターン３０には、ゲート端子Ｑ３Ｇが設けられる。なお、回路パターン３０と回路パターン２９との間には抵抗Ｒ３が設けられ、かかる抵抗Ｒ３を介して回路パターン３０と回路パターン２９とが電気的に接続される。
【0116】
回路パターン３１には、第４スイッチング素子Ｑ４のゲート電極ＧがボンディングワイヤＷを介して電気的に接続される。なお、第４スイッチング素子Ｑ４のゲート電極Ｇは、ネットワークＱ４Ｇ－ＮＥＴに近接して配置される。
【0117】
また、回路パターン３１と回路パターン２５との間には抵抗Ｒ４（図１０の（ｂ）参照）が設けられ、かかる抵抗Ｒ４を介して回路パターン３１と回路パターン２５とが電気的に接続される。
【0118】
回路パターン３２には、ゲート端子Ｑ４Ｇが設けられる。なお、回路パターン３２と回路パターン３１との間には抵抗Ｒ４が設けられ、かかる抵抗Ｒ４を介して回路パターン３２と回路パターン３１とが電気的に接続される。
【0119】
なお、１対の負極端子Ｎに挟まれる領域には、サーミスタＴＨと、かかるサーミスタＴＨの１対の電極にそれぞれ接続される端子ＴＨ１、ＴＨ２とが設けられる。
【0120】
また、正極端子Ｐ、負極端子Ｎ、出力端子ＯＵＴ１、ＯＵＴ２、ゲート端子Ｑ１Ｇ～Ｑ４Ｇ、ソース端子Ｑ１Ｓ～Ｑ４Ｓおよび端子ＴＨ１、ＴＨ２は、いずれも金属などの導電性材料で構成され、ハンダや導電性接着剤などの導電性接合材で各回路パターンと電気的および機械的に接続される。
【0121】
図１２は、第１実施形態に係るパワーモジュール１内の回路ループＬ１－１～Ｌ１－４について説明するための図である。図１２に示すように、第１実施形態に係るパワーモジュール１では、回路ループＬ１－１～Ｌ１－４の長さが極力短くなっているとともに、かかる回路ループＬ１－１～Ｌ１－４のループ面積が極力小さくなっている。
【0122】
図１３は、第１実施形態に係るパワーモジュール１内の回路ループＬ２について説明するための図である。図１３に示すように、第１実施形態に係るパワーモジュール１では、回路ループＬ２の長さが極力短くなっているとともに、かかる回路ループＬ２のループ面積が極力小さくなっている。
【0123】
以上説明したように、パワーモジュール１内の回路ループＬ１－１～Ｌ１－４及び回路ループＬ２に関して、それぞれの回路ループの長さが極力短くなっているとともに、それぞれのループ面積が極力小さくなっている。なお、回路ループＬ１－１～Ｌ１－４及び回路ループＬ２はコンデンサＣ１を経由するループでないため、コンデンサＣ１が装着されていなくても、それぞれの回路ループにおける配線インダクタンスを低減させる効果が得られる。
【0124】
図１４は、第１実施形態に係るパワーモジュール１内の回路ループＬ３－１、Ｌ３－２について説明するための図である。図１４に示すように、第１実施形態に係るパワーモジュール１では、コンデンサＣ１を経由する回路ループＬ３－１、Ｌ３－２の長さが極力短くなっているとともに、かかる回路ループＬ３－１、Ｌ３－２のループ面積が極力小さくなっている。従ってコンデンサＣ１を装着したパワーモジュール１は、上記効果に加えてさらに回路ループにおける配線インダクタンスを低減させる効果が得られる。
【0125】
図１５は、第１実施形態に係るパワーモジュール１内の共通インピーダンスＣＩについて説明するための図（１）である。
【0126】
図１５に示すように、第１スイッチング素子Ｑ１において、Ｓｉ－ＦＥＴのソース電極Ｓ２（図２参照）（すなわち、第１スイッチング素子Ｑ１のソース電極Ｓ（図２参照））から延びるボンディングワイヤＷ（図１０の（ａ）参照）が回路パターン２２に接続される箇所を第１接続部４１とする。
【0127】
また、第１スイッチング素子Ｑ１において、ＧａＮ－ＦＥＴのゲート電極Ｇ１（図２参照）から延びるボンディングワイヤＷが回路パターン２２に接続される箇所を第２接続部４２とする。
【0128】
そして、第１実施形態では、かかる第１接続部４１が第２接続部４２よりもパワー基板１０の短辺（図１５における左側）に近いとよい。言い換えれば、第１接続部４１は第２接続部４２よりも両者が接続される第１スイッチング素子Ｑ１から離れて配置するとよい。これにより、第１スイッチング素子Ｑ１のドレイン端子からソース端子に流れる大電流ラインＩＬと、第１スイッチング素子Ｑ１に含まれるＧａＮ－ＦＥＴのゲート電極Ｇ１からソース端子に流れる小電流ラインＩＳとの重なり（すなわち、共通インピーダンスＣＩ（図７参照））を極力小さくすることができる。
【0129】
したがって、第１実施形態によれば、共通インピーダンスＣＩを低減して大電流ラインＩＬで発生するノイズの小電流ラインＩＳへの影響を低減することができる。
【0130】
また、第１実施形態では、第１接続部４１および第２接続部４２が設けられる回路パターン２２における所定の箇所に、切れ込み部４３を設けるとよい。
【0131】
かかる切れ込み部４３は、パワー基板１０の長辺に沿って形成され、第２接続部４２と向かい合うように設けられる。換言すると、切れ込み部４３は、第１接続部４１と第２接続部４２との間に分け入るように設けられる。
【0132】
これにより、図１５に示すように、第２接続部４２からソース端子Ｑ１Ｓに向かって流れる小電流ラインＩＳを、第１接続部４１から離れるように（第１接続部４１を迂回するように）形成することができる。
【0133】
すなわち、第１実施形態では、回路パターン２２に切れ込み部４３を設けることにより、大電流ラインＩＬと小電流ラインＩＳとの重なりをさらに小さくして共通インピーダンスＣＩを小さくすることができる。したがって、第１実施形態によれば、大電流ラインＩＬで発生するノイズの小電流ラインＩＳへの影響を低減することができる。
【0134】
なお、図１５では第１スイッチング素子Ｑ１について示したが、第３スイッチング素子Ｑ３でも同様に回路パターン２８に第１接続部４１、第２接続部４２および切れ込み部４３を設けることにより、共通インピーダンスＣＩを極力小さくすることができる。
【0135】
図１６は、第１実施形態に係るパワーモジュール１内の共通インピーダンスＣＩについて説明するための図（２）である。
【0136】
図１６に示すように、第２スイッチング素子Ｑ２において、Ｓｉ－ＦＥＴのソース電極Ｓ２（図２参照）（すなわち、第２スイッチング素子Ｑ２のソース電極Ｓ（図２参照））から延びるボンディングワイヤＷ（図１０の（ａ）参照）が回路パターン２５に接続される箇所を第３接続部４４とする。
【0137】
また、第２スイッチング素子Ｑ２において、ＧａＮ－ＦＥＴのゲート電極Ｇ１（図２参照）から延びるボンディングワイヤＷが回路パターン２５に接続される箇所を第４接続部４５とする。
【0138】
そして、第１実施形態では、かかる第３接続部４４が第４接続部４５よりもパワー基板１０の中央に近いとよい。言い換えれば、第３接続部４４は第４接続部４５よりも両者が接続される第２スイッチング素子Ｑ２から離れて配置するとよい。これにより、第２スイッチング素子Ｑ２のドレイン端子からソース端子に流れる大電流ラインＩＬと、第２スイッチング素子Ｑ２に含まれるＧａＮ－ＦＥＴのゲート電極Ｇ１からソース端子に流れる小電流ラインＩＳとの重なり（すなわち、共通インピーダンスＣＩ（図７参照））を極力小さくすることができる。
【0139】
したがって、第１実施形態によれば、共通インピーダンスＣＩを低減して大電流ラインＩＬで発生するノイズの小電流ラインＩＳへの影響を低減することができる。
【0140】
また、第１実施形態では、第３接続部４４および第４接続部４５が設けられる回路パターン２５における所定の箇所に切れ込み部４６を設けるとよい。
【0141】
かかる切れ込み部４６は、パワー基板１０の中心部に向かうように形成され、第４接続部４５と向かい合うように設けられる。換言すると、切れ込み部４６は、第３接続部４４と第４接続部４５との間に分け入るように設けられる。
【0142】
これにより、図１６に示すように、第４接続部４５からソース端子Ｑ２Ｓに向かって流れる小電流ラインＩＳを、第３接続部４４から離れるように（第３接続部４４を迂回するように）形成することができる。
【0143】
すなわち、第１実施形態では、回路パターン２５に切れ込み部４６を設けることにより、大電流ラインＩＬと小電流ラインＩＳとの重なりをさらに小さくして共通インピーダンスＣＩを小さくすることができる。したがって、第１実施形態によれば、共通インピーダンスＣＩを低減して大電流ラインＩＬで発生するノイズの小電流ラインＩＳへの影響を低減することができる。
【0144】
なお、図１６では第２スイッチング素子Ｑ２について示したが、第４スイッチング素子Ｑ４でも同様に回路パターン２５に第３接続部４４、第４接続部４５および切れ込み部４６を設けることにより、共通インピーダンスＣＩを極力小さくすることができる。
【0145】
また、第１実施形態に係るパワーモジュール１は、市場で標準的なパッケージとして知られるＥａｓｙＰＡＣＫと同じサイズであるとよい。これにより、市場で標準的なパッケージのパワーモジュール１において、配線インダクタンスを低減することができる。
【0146】
つづいて、ここまで説明した第１実施形態に係るパワーモジュール１と、第１実施形態とは別のコンセプトで配置された参考例のパワーモジュール１００との配線インダクタンスについて比較する。図１７は、参考例におけるパワーモジュール１００の構成を示す上面図である。
【0147】
かかる参考例では、第１スイッチング素子Ｑ１のソース電極Ｓ（図９参照）と第２スイッチング素子Ｑ２のドレイン電極Ｄ（図９参照）とが互いに向かい合い、第３スイッチング素子Ｑ３のソース電極Ｓと第４スイッチング素子Ｑ４のドレイン電極Ｄとに互いに向かい合うように配置される点が、第１実施形態と大きく異なる。
【0148】
図１８は、参考例におけるパワーモジュール１００内の回路ループＬ１－１～Ｌ１－４について説明するための図である。図１８に示すように、参考例のパワーモジュール１００では、第１実施形態に比べて、回路ループＬ１－１～Ｌ１－４の長さが長くなっているとともに、かかる回路ループＬ１－１～Ｌ１－４のループ面積が大きくなっている。
【0149】
図１９は、参考例におけるパワーモジュール１００内の回路ループＬ２について説明するための図である。図１９に示すように、参考例のパワーモジュール１００では、第１実施形態に比べて、回路ループＬ２の長さが長くなっているとともに、かかる回路ループＬ２のループ面積が大きくなっている。
【0150】
図２０は、参考例におけるパワーモジュール１００内の回路ループＬ３－１、Ｌ３－２について説明するための図である。図２０に示すように、参考例のパワーモジュール１００では、第１実施形態に比べて、回路ループＬ３－１、Ｌ３－２の長さが長くなっているとともに、かかる回路ループＬ３－１、Ｌ３－２のループ面積が大きくなっている。
【0151】
すなわち、第１実施形態に係るパワーモジュール１は、参考例のパワーモジュール１００に比べて、回路ループＬ１－１～Ｌ１－４、Ｌ２、Ｌ３－１、Ｌ３－２の長さが短くなっているとともに、かかる回路ループのループ面積が小さくなっている。これにより、第１実施形態では、パワーモジュール１の配線インダクタンスを低減することができる。
【0152】
図２１は、参考例におけるパワーモジュール１００内の共通インピーダンスＣＩについて説明するための図である。
【0153】
図２０に示すように、参考例では、第１スイッチング素子Ｑ１において、Ｓｉ－ＦＥＴのソース電極Ｓ２（図２参照）から延びるボンディングワイヤＷ（図１０の（ａ）参照）と、ＧａＮ－ＦＥＴのゲート電極Ｇ１（図２参照）から延びるボンディングワイヤＷとが、回路パターン２２上に一列に並んで接合される。
【0154】
これにより、参考例のパワーモジュール１００では、第１実施形態に比べて、大電流ラインＩＬと小電流ラインＩＳとの重なり（すなわち、共通インピーダンスＣＩ）が大きくなっている。
【0155】
すなわち、第１実施形態に係るパワーモジュール１は、参考例のパワーモジュール１００に比べて、共通インピーダンスＣＩが小さくなっている。これにより、第１実施形態では、パワーモジュール１の配線インダクタンスを低減することができる。
【0156】
＜第１実施形態の変形例＞
ここまでは、第１～第４スイッチング素子Ｑ１～Ｑ４と、コンデンサＣ１とが同じパワー基板１０に搭載された例について示したが、第１～第４スイッチング素子Ｑ１～Ｑ４と、コンデンサＣ１とは同じパワー基板１０に搭載されなくともよい。例えば、コンデンサＣ１をパワーモジュール１の外部に設けてもよい。
ここまでは、第１～第４スイッチング素子Ｑ１～Ｑ４と、コンデンサＣ１とが同じパワー基板１０に搭載された例について示したが、第１～第４スイッチング素子Ｑ１～Ｑ４と、コンデンサＣ１とは同じパワー基板１０に搭載されなくともよい。例えば、コンデンサＣ１をパワーモジュール１の外部に設けてもよい。
【0157】
図２２は、第１実施形態の変形例１に係るパワーモジュール１の構成を示す断面図である。なお、以降の例では、第１実施形態と同一の部位には同一の符号を付することにより重複する説明を省略する。
【0158】
図２２に示すように、変形例１に係るパワーモジュール１は、第１実施形態に係るパワーモジュール１を構成する各部材に加えて、プリント基板２を備える。かかるプリント基板２は、蓋部１２を介してパワー基板１０と向かい合うように配置される。
【0159】
【0160】
図２４は、第１実施形態の変形例１に係るパワーモジュール１におけるプリント基板２の構成を示す上面図である。図２４に示すように、変形例１に係るパワーモジュール１では、プリント基板２にコンデンサＣ１が設けられる。
【0161】
かかるコンデンサＣ１は、平面視においてパワー基板１０の中央部４に設けられる。すなわち、変形例１では、パワー基板１０の中央部４における上方にコンデンサＣ１が設けられる。
【0162】
そして、第１実施形態と同様に、平面視において、中央部４に配置されたコンデンサＣ１を囲むように、第１～第４スイッチング素子Ｑ１～Ｑ４が配置される。
【0163】
プリント基板２には、パワー基板１０の回路パターン２１（図２３参照）と向かい合う位置に回路パターン５１が設けられ、パワー基板１０の回路パターン２５（図２３参照）と向かい合う位置に回路パターン５２が設けられる。
【0164】
そして、回路パターン５１と回路パターン５２との間にコンデンサＣ１が設けられ、かかるコンデンサＣ１を介して回路パターン５１と回路パターン５２とが電気的に接続される。また、回路パターン５１と１対の正極端子Ｐとが電気的に接続され、回路パターン５２と１対の負極端子Ｎとが電気的に接続される。
【0165】
図２５は、第１実施形態の変形例１に係るパワーモジュール１内の回路ループＬ３－１、Ｌ３－２について説明するための図である。図２５に示すように、変形例１に係るパワーモジュール１では参考例のパワーモジュール１００に比較して、回路ループＬ３－１、Ｌ３－２の長さが短くなっているとともに、かかる回路ループＬ３－１、Ｌ３－２のループ面積が小さくなっている。
【0166】
【0167】
すなわち、変形例１に係るパワーモジュール１では参考例のパワーモジュール１００に比較して、回路ループＬ１－１～Ｌ１－４、Ｌ２、Ｌ３－１、Ｌ３－２の長さがすべて短くなっているとともに、かかる回路ループのループ面積がすべて小さくなっている。したがって、変形例１によれば、パワーモジュール１の配線インダクタンスを低減することができる。
【0168】
図２６は、第１実施形態の変形例２に係るパワーモジュール１におけるパワー基板１０の構成を示す上面図であり、図２７は、第１実施形態の変形例２に係るパワーモジュール１におけるプリント基板２の構成を示す上面図である。
【0169】
図２６に示すように、変形例２に係るパワー基板１０では、１対の正極端子Ｐおよび１対の負極端子Ｎが設けられる箇所が変形例１と異なる。
【0170】
具体的には、１対の正極端子Ｐが、回路パターン２１において、パワー基板１０の中央部４に隣接する箇所に設けられる。また、１対の負極端子Ｎが、回路パターン２５において、パワー基板１０の中央部４に隣接する箇所に設けられる。
【0171】
これにより、図２７に示すように、１対の正極端子Ｐおよび１対の負極端子Ｎをプリント基板２上のコンデンサＣ１に近接させることができる。
【0172】
これにより、図２８に示すように、回路ループＬ３－１、Ｌ３－２の長さを極力短くすることができるとともに、かかる回路ループＬ３－１、Ｌ３－２のループ面積を極力小さくすることができる。図２８は、第１実施形態の変形例２に係るパワーモジュール１内の回路ループＬ３－１、Ｌ３－２について説明するための図である。
【0173】
すなわち、変形例２に係るパワーモジュール１では、回路ループＬ１－１～Ｌ１－４、Ｌ２、Ｌ３－１、Ｌ３－２の長さがすべて極力短くなっているとともに、かかる回路ループのループ面積がすべて極力小さくなっている。したがって、変形例２によれば参考例のパワーモジュール１００に比較して、パワーモジュール１の配線インダクタンスをさらに低減することができる。
【0174】
【0175】
図２９に示すように、第２実施形態のパワーモジュール１は、パワー基板１０と、ドライバ基板３とを備える。なお、パワー基板１０の回路構成は第１実施形態と同様であることから、詳細な説明は省略する。
【0176】
ドライバ基板３は、ドライブ回路ＤＲ１～ＤＲ４と、インターフェイス回路ＩＦとを有する。
【0177】
ドライブ回路ＤＲ１は、ゲート端子Ｑ１Ｇおよびソース端子Ｑ１Ｓに接続され、かかるゲート端子Ｑ１Ｇおよびソース端子Ｑ１Ｓを介して第１スイッチング素子Ｑ１を駆動する。かかるドライブ回路ＤＲ１には、インターフェイス回路ＩＦから所定の制御信号が入力され、電源入力端子ＶＵ１から所定の制御用電圧が入力される。
【0178】
ドライブ回路ＤＲ２は、ゲート端子Ｑ２Ｇおよびソース端子Ｑ２Ｓに接続され、かかるゲート端子Ｑ２Ｇおよびソース端子Ｑ２Ｓを介して第２スイッチング素子Ｑ２を駆動する。かかるドライブ回路ＤＲ２には、インターフェイス回路ＩＦから所定の制御信号および所定の制御用電圧が入力される。
【0179】
ドライブ回路ＤＲ３は、ゲート端子Ｑ３Ｇおよびソース端子Ｑ３Ｓに接続され、かかるゲート端子Ｑ３Ｇおよびソース端子Ｑ３Ｓを介して第３スイッチング素子Ｑ３を駆動する。かかるドライブ回路ＤＲ３には、インターフェイス回路ＩＦから所定の制御信号が入力され、電源入力端子ＶＵ２から所定の制御用電圧が入力される。
【0180】
ドライブ回路ＤＲ４は、ゲート端子Ｑ４Ｇおよびソース端子Ｑ４Ｓに接続され、かかるゲート端子Ｑ４Ｇおよびソース端子Ｑ４Ｓを介して第４スイッチング素子Ｑ４を駆動する。かかるドライブ回路ＤＲ４には、インターフェイス回路ＩＦから所定の制御信号および所定の制御用電圧が入力される。
【0181】
インターフェイス回路ＩＦには、外部からインターフェイス端子ＩＦ１～ｎを介して所定の制御信号が入力される。また、インターフェイス回路ＩＦには、電源入力端子ＶＬ１、ＶＬ２から所定の制御用電圧が入力される。なお、かかる電源入力端子ＶＬ１、ＶＬ２から入力される所定の制御用電圧は、ドライブ回路ＤＲ２、ＤＲ４をそれぞれ駆動するための電圧である。
【0182】
図３０は、第２実施形態に係るパワーモジュール１の構成を示す断面図（図３０の（ａ））および上面図（図３０の（ｂ））である。なお、パワー基板１０の構成は上述の第１実施形態と同様であることから、図示および詳細な説明は省略する。
【0183】
図３０の（ａ）に示すように、第２実施形態に係るパワーモジュール１では、パワー基板１０と蓋部１２との間に、かかるパワー基板１０および蓋部１２と略並行にドライバ基板３が配置される。そして、ケース１１の内部は、かかるドライバ基板３も含めてシリコンゲル１３が充填されている。
【0184】
図３０の（ｂ）に示すように、ドライバ基板３には、ドライブ回路ＤＲ１～ＤＲ４と、インターフェイス端子ＩＦ１～ｎと、電源入力端子ＶＵ１、ＶＵ２、ＶＬ１、ＶＬ２とが設けられる。なお、図３０には図示していないが、ドライバ基板３には、インターフェイス回路ＩＦも設けられる。
【0185】
そして、第２実施形態では、平面視において、第１スイッチング素子Ｑ１の近傍にドライブ回路ＤＲ１が設けられ、第２スイッチング素子Ｑ２の近傍にドライブ回路ＤＲ２が設けられ、第３スイッチング素子Ｑ３の近傍にドライブ回路ＤＲ３が設けられ、第４スイッチング素子Ｑ４の近傍にドライブ回路ＤＲ４が設けられる。
【0186】
また、第２実施形態では、平面視において、ドライブ回路ＤＲ１の近傍に電源入力端子ＶＵ１が設けられ、ドライブ回路ＤＲ２の近傍に電源入力端子ＶＬ１が設けられ、ドライブ回路ＤＲ３の近傍に電源入力端子ＶＵ２が設けられ、ドライブ回路ＤＲ４の近傍に電源入力端子ＶＬ２が設けられる。
【0187】
さらに、第２実施形態では、平面視において、電源入力端子ＶＬ１および電源入力端子ＶＬ２の近傍にインターフェイス端子ＩＦ１～ｎが設けられる。ドライバ基板３に搭載される各部材をこのように配置した理由について、以下に説明する。
【0188】
図３１は、第２実施形態に係るパワーモジュール１において親和性が高い回路ごとにブロック分けした図である。図３１に示すように、第２実施形態に係るパワーモジュール１に形成される回路は、親和性が高い回路ごとに３つのブロックＡ、ブロックＢおよびブロックＣに分けられる。
【0189】
ここで、「親和性が高い回路」とは、近しい電位でくくられる回路のことであり、この親和性の高い回路内では、各部を近接させたとしてもノイズなどによる誤動作が起きづらい。一方で、属するブロックが異なる回路を互いに近接させた場合、異なる電位の影響を受けてノイズなどによる誤動作が生じやすい。
【0190】
図３１に示すように、ブロックＡには、第１スイッチング素子Ｑ１と、ドライブ回路ＤＲ１と、ゲート端子Ｑ１Ｇと、ソース端子Ｑ１Ｓと、出力端子ＯＵＴ１と、電源入力端子ＶＵ１とが含まれる。
【0191】
かかるブロックＡは、パワーモジュール１における上アームの１つに対応する。したがって、かかるブロックＡでは、第１スイッチング素子Ｑ１がオンオフする毎に、高電圧（たとえば、４００Ｖ）と低電圧（たとえば、０Ｖ）との間で電位が大きくスイングする。
【0192】
ブロックＢには、第３スイッチング素子Ｑ３と、ドライブ回路ＤＲ３と、ゲート端子Ｑ３Ｇと、ソース端子Ｑ３Ｓと、出力端子ＯＵＴ２と、電源入力端子ＶＵ２とが含まれる。
【0193】
かかるブロックＢは、パワーモジュール１における上アームの別の１つに対応する。したがって、かかるブロックＢでは、第３スイッチング素子Ｑ３がオンオフする毎に、高電圧（たとえば、４００Ｖ）と低電圧（たとえば、０Ｖ）との間で電位が大きくスイングする。
【0194】
ブロックＣには、第２スイッチング素子Ｑ２と、第４スイッチング素子Ｑ４と、ドライブ回路ＤＲ２、ＤＲ４と、インターフェイス回路ＩＦと、ゲート端子Ｑ２Ｇ、Ｑ４Ｇと、ソース端子Ｑ２Ｓ、Ｑ４Ｓと、インターフェイス端子ＩＦ１～ｎと、電源入力端子ＶＬ１、ＶＬ２とが含まれる。
【0195】
なお、図３１には図示していないが、サーミスタＴＨおよび端子ＴＨ１、ＴＨ２もブロックＣに含まれる。
【0196】
かかるブロックＣは、パワーモジュール１における２つの下アームに対応する。したがって、かかるブロックＣでは、第２スイッチング素子Ｑ２または第４スイッチング素子Ｑ４がオンオフする場合でも、高電圧と低電圧との間で電位が大きくスイングすることなく、低電圧（たとえば、０Ｖ）の近傍で電位が維持される。
【0197】
図３２は、第２実施形態に係るパワーモジュール１のパワー基板１０を図３０に示した手法でブロック分けした図である。図３２に示すように、パワー基板１０において、ブロックＡは、左側の短辺および上側の長辺の左部分に沿って略Ｌ字状に配置される。
【0198】
また、パワー基板１０において、ブロックＢは、右側の短辺および上側の長辺の右部分に沿って略Ｌ字状に配置される。さらに、パワー基板１０において、ブロックＣは、右側および左側を除いた下半分に略矩形状に配置される。
【0199】
図３３は、第２実施形態に係るパワーモジュール１のドライバ基板３を図３０に示した手法でブロック分けした図である。図３３に示すように、ドライバ基板３において、ブロックＡは、左側の上半分に略矩形状に配置される。
【0200】
また、ドライバ基板３において、ブロックＢは、右側の上半分に略矩形状に配置される。さらに、ドライバ基板３において、ブロックＣは、下半分に略矩形状に配置される。
【0201】
図３４は、第２実施形態に係るパワーモジュール１のパワー基板１０におけるブロックとドライバ基板３におけるブロックとを重ね合わせた図である。
【0202】
図３４に示すように、第２実施形態のパワーモジュール１では、上アームの１つに対応するブロックＡと、上アームの別の１つに対応するブロックＢと、２つの下アームに対応するブロックＣとがそれぞれ厚み方向に極力重なるようにしている。
【0203】
図３４の例では、パワー基板１０の下半分における左側の縁部でブロックＡとブロックＣが重複し、パワー基板１０の下半分における右側の縁部でブロックＢとブロックＣが重複している以外は、同じブロック同士が厚み方向に重なっている。
【0204】
これにより、属するブロックが異なる回路を互いに近接させることを抑制することができる。したがって、第２実施形態によれば、ノイズなどによる誤動作を抑制することができる。
【0205】
また、第２実施形態では、図３３などに示すように、ブロックＡに属するゲート端子Ｑ１Ｇおよびソース端子Ｑ１Ｓを、異なるブロックＢ、Ｃから離れたパワー基板１０の角（図では左上側の角）の近傍に配置するとよい。
【0206】
これにより、異なるブロックＢ、Ｃからのノイズがかかるゲート端子Ｑ１Ｇおよびソース端子Ｑ１Ｓに入力されることを抑制することができる。したがって、第２実施形態によれば、第１スイッチング素子Ｑ１がノイズなどによって誤動作することを抑制することができる。
【0207】
また、第２実施形態では、ブロックＢに属するゲート端子Ｑ３Ｇおよびソース端子Ｑ３Ｓを、異なるブロックＡ、Ｃから離れたパワー基板１０の角（図では右上側の角）の近傍に配置するとよい。
【0208】
これにより、異なるブロックＡ、Ｃからのノイズがかかるゲート端子Ｑ３Ｇおよびソース端子Ｑ３Ｓに入力されることを抑制することができる。したがって、第２実施形態によれば、第３スイッチング素子Ｑ３がノイズなどによって誤動作することを抑制することができる。
【0209】
また、第２実施形態では、ブロックＣに属するゲート端子Ｑ２Ｇ、Ｑ４Ｇおよびソース端子Ｑ２Ｓ、Ｑ４Ｓを、異なるブロックＢ、Ｃから離れたパワー基板１０の辺（図では下辺）の近傍に配置するとよい。
【0210】
これにより、異なるブロックＡ、Ｂからのノイズがかかるゲート端子Ｑ２Ｇ、Ｑ４Ｇおよびソース端子Ｑ２Ｓ、Ｑ４Ｓに入力されることを抑制することができる。したがって、第２実施形態によれば、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４がノイズなどによって誤動作することを抑制することができる。
【0211】
また、第２実施形態に係るパワーモジュール１は、市場で標準的なパッケージとして知られるＥａｓｙＰＡＣＫと同じサイズであるとよい。これにより、市場で標準的なパッケージのパワーモジュール１において、ノイズなどによる誤動作を抑制することができる。
【0212】
図３５は、第２実施形態の変形例３に係るパワーモジュール１のパワー基板１０を図３０に示した手法でブロック分けした図である。図３５に示すように、変形例３では、出力端子ＯＵＴ１を回路パターン２２上でソース端子Ｑ１Ｓ側に移動させるとともに、出力端子ＯＵＴ２を回路パターン２８上でソース端子Ｑ３Ｓ側に移動させる。
【0213】
さらに、変形例３では、第１実施形態などで出力端子ＯＵＴ１が配置されていた回路パターン２２の部位を除き、第１実施形態などで出力端子ＯＵＴ２が配置されていた回路パターン２８の部位を除く。
【0214】
これにより、図３６に示すように、変形例３では、ブロックＡとブロックＣとが厚み方向で重なる部分を縮小することができるとともに、ブロックＢとブロックＣとが厚み方向で重なる部分を縮小することができる。図３６は、第２実施形態の変形例３に係るパワーモジュール１のパワー基板１０におけるブロックとドライバ基板３におけるブロックとを重ね合わせた図である。
【0215】
したがって、変形例３によれば、属するブロックが異なる回路を互いに近接させることをさらに抑制することができることから、ノイズなどによる誤動作をさらに抑制することができる。
【0216】
以上、本開示の各実施形態について説明したが、本開示は上記の各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。
【0217】
たとえば、上述の各実施形態では、カスケード型ＧａＮ－ＦＥＴを用いたパワーモジュール１について示したが、パワーモジュール１に用いられるスイッチング素子Ｑはカスケード型ＧａＮ－ＦＥＴに限られず、ＧａＮ－ＦＥＴ単体で第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４が構成されてもよい。
【0218】
また、上述の各実施形態では、ＧａＮ－ＦＥＴ上にＳｉ－ＦＥＴを設けたチップオンチップタイプのスイッチング素子Ｑを用いた場合について示したが、ＧａＮ－ＦＥＴとＳｉ－ＦＥＴとをパワー基板１０上に並べて設けてもよい。
【0219】
また、上述の各実施形態では、コンデンサＣ１が１つのコンデンサで構成された例について示したが、コンデンサＣ１は１つのコンデンサで構成されなくともよい。たとえば、複数のコンデンサが直列に接続されてコンデンサＣ１が構成されてもよいし、複数のコンデンサが並列に接続されてコンデンサＣ１が構成されてもよい。また、コンデンサと抵抗とが直列に接続されてコンデンサＣ１が構成されてもよい。
【0220】
また、上述の各実施形態では、第１～第４スイッチング素子Ｑ１～Ｑ４の各電極がボンディングワイヤＷで対応する回路パターンに接続された例について示したが、第１～第４スイッチング素子Ｑ１～Ｑ４の各電極と回路パターンとを接続する部材はボンディングワイヤＷに限られない。たとえば、第１～第４スイッチング素子Ｑ１～Ｑ４の各電極と回路パターンとをリードフレームなどで電気的に接続してもよい。
【0221】
また、上述の第２実施形態では、コンデンサＣ１がパワー基板１０に搭載された例について示したが、コンデンサＣ１がドライバ基板３に搭載されていてもよく、別途設けられるプリント基板２にコンデンサＣ１が搭載されていてもよい。この場合、コンデンサＣ１は、平面視においてパワー基板１０の中央部４に設けられていればよい。
【0222】
各実施形態に係るパワーモジュール１は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３と、第４スイッチング素子Ｑ４と、回路基板（パワー基板１０）と、コンデンサＣ１とを備える。第１スイッチング素子Ｑ１は、正極端子Ｐに接続され、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）を含む。第２スイッチング素子Ｑ２は、第１スイッチング素子Ｑ１と負極端子Ｎとの間に接続され、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）を含む。第３スイッチング素子Ｑ３は、正極端子Ｐに接続され、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）を含む。第４スイッチング素子Ｑ４は、第３スイッチング素子Ｑ３と負極端子Ｎとの間に接続され、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）を含む。回路基板（パワー基板１０）は、第１～第４スイッチング素子Ｑ１～Ｑ４が搭載される。第１～第４スイッチング素子Ｑ１～Ｑ４は、回路基板上の一点、例えば中央部４を囲むように配置される。第１スイッチング素子Ｑ１のドレイン電極Ｄと第３スイッチング素子Ｑ３のドレイン電極Ｄとは、互いに向かい合うように配置される。第２スイッチング素子Ｑ２のソース電極Ｓと第４スイッチング素子Ｑ４のソース電極Ｓとは、互いに向かい合うように配置される。これにより、パワーモジュール１の配線インダクタンスを低減することができる。
【0223】
また、各実施形態に係るパワーモジュール１において、コンデンサＣ１は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３と、第４スイッチング素子Ｑ４で囲まれる回路基板（パワー基板１０）上の一点、例えば中央部４に搭載される。これにより、コンデンサＣ１を搭載するために、別途プリント基板２を設ける必要がなくなることから、パワーモジュール１の製造コストを低減することができる。
【0224】
また、各実施形態に係るパワーモジュール１において、回路基板（パワー基板１０）と、第１～第４スイッチング素子Ｑ１～Ｑ４とは、長辺と短辺とを有する長方形状である。また、第１～第４スイッチング素子Ｑ１～Ｑ４は、長辺に沿ってドレイン電極Ｄとソース電極Ｓとが設けられ、第１～第４スイッチング素子Ｑ１～Ｑ４は、短辺が回路基板（パワー基板１０）の長辺に向かい合うように配置される。これにより、パワーモジュール１の配線インダクタンスを低減することができる。
【0225】
また、各実施形態に係るパワーモジュール１において、第１～第４スイッチング素子Ｑ１～Ｑ４は、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）のおもて面に配置されるソース電極Ｓ１と、Ｓｉ系スイッチング素子（Ｓｉ－ＦＥＴ）の裏面に配置されるドレイン電極とが電気的および機械的に接続されるカスケード型ＧａＮ－ＦＥＴである。これにより、ノーマリーオンのＧａＮ－ＦＥＴを、ノーマリーオフのスイッチング素子として駆動することができる。
【0226】
また、各実施形態に係るパワーモジュール１において、第１スイッチング素子Ｑ１および第３スイッチング素子Ｑ３において、Ｓｉ系スイッチング素子（Ｓｉ－ＦＥＴ）のソース電極Ｓ２から延びるボンディングワイヤＷが回路基板（Ｓｉ－ＦＥＴ）の回路パターン２２、２８に接続される箇所を第１接続部４１とし、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）のゲート電極Ｇ１から延びるボンディングワイヤＷが回路基板（パワー基板１０）の回路パターン２２、２８に接続される箇所を第２接続部４２とした場合に、第１接続部４１は第２接続部４２よりも両者が接続される、第１スイッチング素子Ｑ１又は第３スイッチング素子Ｑ３から離れるように配置する。これにより、第１スイッチング素子Ｑ１又は第３スイッチング素子Ｑ３のドレイン端子からソース端子に流れる大電流ラインＩＬと、ゲート端子からソース端子に流れる小電流ラインＩＳとの重なりを極力小さくすることができる。
【0227】
また、各実施形態に係るパワーモジュール１において、回路基板（パワー基板１０）は、長辺と短辺とを有する長方形状であり、第１接続部４１および第２接続部４２を有する回路基板（パワー基板１０）の回路パターン２２、２８は、回路基板（パワー基板１０）の短辺に沿って形成され、第２接続部４２と向かい合うように設けられる切れ込み部４３を有する。これにより、第２接続部４２からソース端子Ｑ１Ｓ、Ｑ３Ｓに向かって流れる小電流ラインＩＳを、第１接続部４１から離れるように形成することができる。
【0228】
また、各実施形態に係るパワーモジュール１において、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４において、Ｓｉ系スイッチング素子（Ｓｉ－ＦＥＴ）のソース電極Ｓ２から延びるボンディングワイヤＷが回路基板（Ｓｉ－ＦＥＴ）の回路パターン２５に接続される箇所を第３接続部４４とし、ＧａＮ系スイッチング素子（ＧａＮ－ＦＥＴ）のゲート電極Ｇ１から延びるボンディングワイヤＷが回路基板（パワー基板１０）の回路パターン２５に接続される箇所を第４接続部４５とした場合に、第３接続部４４は第４接続部４５よりも両者が接続される、第２スイッチング素子Ｑ２又は第４スイッチング素子Ｑ４から離れるように配置する。これにより、第２スイッチング素子Ｑ２又は第４スイッチング素子Ｑ４のドレイン端子からソース端子に流れる大電流ラインＩＬと、ゲート端子からソース端子に流れる小電流ラインＩＳとの重なりを極力小さくすることができる。
【0229】
また、各実施形態に係るパワーモジュール１において、回路基板（パワー基板１０）は、長辺と短辺とを有する長方形状であり、第３接続部４４および第４接続部４５を有する回路基板（パワー基板１０）の回路パターン２５は、回路基板（パワー基板１０）の短辺に沿って形成され、第４接続部４５と向かい合うように設けられる切れ込み部４６を有する。これにより、第４接続部４５からソース端子Ｑ２Ｓ、Ｑ４Ｓに向かって流れる小電流ラインＩＳを、第３接続部４４から離れるように形成することができる。
【0230】
また、第２実施形態に係るパワーモジュール１は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３と、第４スイッチング素子Ｑ４と、回路基板（パワー基板１０）と、ドライバ基板３とを備える。第１スイッチング素子Ｑ１は、上アームの１つを構成する。第２スイッチング素子Ｑ２は、下アームの１つを構成する。第３スイッチング素子Ｑ３は、上アームの別の１つを構成する。第４スイッチング素子Ｑ４は、下アームの別の１つを構成する。回路基板（パワー基板１０）は、第１～第４スイッチング素子Ｑ１～Ｑ４が搭載される。ドライバ基板３は、第１～第４スイッチング素子Ｑ１～Ｑ４を駆動する複数のドライブ回路ＤＲ１～ＤＲ４が搭載される。また、回路基板（パワー基板１０）とドライバ基板３とは、厚み方向に重なって配置される。そして、回路基板における上アームの１つに対応する領域と、ドライバ基板３における上アームの１つに対応する領域が重なり合い、回路基板における上アームの別の１つに対応する領域と、ドライバ基板３における上アームの別の１つに対応する領域が重なり合い、回路基板における下アームに対応する領域と、ドライバ基板３における下アームに対応する領域が重なり合う。これにより、属するブロックが異なる回路を互いに近接させることを抑制することができることから、ノイズなどによる誤動作を抑制することができる。
【0231】
また、第２実施形態に係るパワーモジュール１において、上アームの１つに属するゲート端子Ｑ１Ｇおよびソース端子Ｑ１Ｓは、上アームの別の１つまたは下アームに対応する領域から離れたパワー基板１０の角の近傍に配置される。これにより、第１スイッチング素子Ｑ１がノイズなどによって誤動作することを抑制することができる。
【0232】
また、第２実施形態に係るパワーモジュール１において、上アームの別の１つに属するゲート端子Ｑ３Ｇおよびソース端子Ｑ３Ｓは、上アームの１つまたは下アームに対応する領域から離れたパワー基板１０の角の近傍に配置される。これにより、第３スイッチング素子Ｑ３が自身の領域と他の領域との電位差が原因で発生するノイズなどによって誤動作することを抑制することができる。
【0233】
また、第２実施形態に係るパワーモジュール１において、下アームに属するゲート端子Ｑ２Ｇ、Ｑ４Ｇおよびソース端子Ｑ２Ｓ、Ｑ４Ｓは、上アームの１つまたは上アームの別の１つに対応する領域から離れたパワー基板１０の辺の近傍に配置される。これにより、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４が自身の領域と他の領域との電位差が原因で発生するノイズなどによって誤動作することを抑制することができる。
【0234】
また、第２実施形態に係るパワーモジュール１は、ＥａｓｙＰＡＣＫと同じサイズである。これにより、市場で標準的なパッケージのパワーモジュール１において、ノイズなどによる誤動作を抑制することができる。
【0235】
今回開示された各実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は多様な形態で具現され得る。また、上記の各実施形態は、添付の特許請求の範囲及びその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
【符号の説明】
【0236】
１ パワーモジュール
２ プリント基板
３ ドライバ基板
４ 中央部
１０ パワー基板（回路基板の一例）
２１～３２ 回路パターン
４１ 第１接続部
４２ 第２接続部
４３ 切れ込み部
Ｐ 正極端子
Ｎ 負極端子
Ｃ１ コンデンサ
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
Ｑ３ 第３スイッチング素子
Ｑ４ 第４スイッチング素子
Ｄ ドレイン電極
Ｓ ソース電極
Ｇ ゲート電極
Ｗ ボンディングワイヤ
２ プリント基板
３ ドライバ基板
４ 中央部
１０ パワー基板（回路基板の一例）
２１～３２ 回路パターン
４１ 第１接続部
４２ 第２接続部
４３ 切れ込み部
Ｐ 正極端子
Ｎ 負極端子
Ｃ１ コンデンサ
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
Ｑ３ 第３スイッチング素子
Ｑ４ 第４スイッチング素子
Ｄ ドレイン電極
Ｓ ソース電極
Ｇ ゲート電極
Ｗ ボンディングワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】