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特許7521553炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-16
(45)【発行日】2024-07-24
(54)【発明の名称】炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240717BHJP
H01L 29/12 20060101ALI20240717BHJP
H01L 29/06 20060101ALI20240717BHJP
H01L 21/336 20060101ALI20240717BHJP
H01L 21/265 20060101ALI20240717BHJP
【ＦＩ】
H01L29/78 652G
H01L29/78 652T
H01L29/78 653A
H01L29/78 652J
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 652N
H01L29/78 652H
H01L29/78 652C
H01L29/06 301M
H01L29/78 658J
H01L29/78 658H
H01L29/78 658E
H01L21/265 F
【請求項の数】
18
(21)【出願番号】P 2022045676
(22)【出願日】2022-03-22
(65)【公開番号】P2022151776
(43)【公開日】2022-10-07
【審査請求日】2023-02-16
(31)【優先権主張番号】P 2021049875
(32)【優先日】2021-03-24
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】上原 準市
(72)【発明者】
【氏名】羽山 優介
【審査官】石塚 健太郎
(56)【参考文献】
【文献】国際公開第２０１９／０４４９２１（ＷＯ，Ａ１）
【文献】国際公開第２０１８／１１０７０３（ＷＯ，Ａ１）
【文献】国際公開第２０１７／０４７２７６（ＷＯ，Ａ１）
【文献】特開２０１８－１３３３７７（ＪＰ，Ａ）
【文献】特開２０１３－２１３０４（ＪＰ，Ａ）
【文献】特開２０１９－１４０２４２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／２６５
(57)【特許請求の範囲】
【請求項1】
トレンチゲート構造を有するＭＯＳ構造のスイッチング素子が形成された炭化珪素半導体装置であって、前記スイッチング素子が形成されるセル部（１）と、
前記セル部を囲む外周部（２）と、を有し、
前記セル部は、
炭化珪素からなる第１導電型の基板（１１）と、
前記基板上に形成され、前記基板よりも低不純物濃度とされた第１導電型のバッファ層（１２）と、
前記バッファ層上に形成され、前記基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、
前記低濃度層上に形成され、前記基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、
前記低濃度層上に配置され、前記第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、
前記ＪＦＥＴ部上に配置され、前記低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、
前記第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、
前記電流分散層および前記第２ディープ層の上に配置された第２導電型のベース層（２１）と、
前記ベース層の表層部に形成された第１導電型の不純物領域（２２）と、
前記不純物領域および前記ベース層を貫通して前記電流分散層に達するトレンチ（２４）の壁面に形成されたゲート絶縁膜（２５）と、前記ゲート絶縁膜上に形成されたゲート電極（２６）とを有する前記トレンチゲート構造と、
前記不純物領域および前記ベース層と電気的に接続される第１電極（２８）と、
前記基板と電気的に接続される第２電極（３１）と、を備え、
前記ＪＦＥＴ部には、欠陥部（Ｄ）が形成されている炭化珪素半導体装置。
【請求項2】
前記セル部は、前記外周部より、前記スイッチング素子が逆導通状態である際の順方向電圧が低くされている請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記ＪＦＥＴ部は、前記第１ディープ層と前記低濃度層との間にも配置されている請求項１または２に記載の炭化珪素半導体装置。
【請求項4】
前記ＪＦＥＴ部は、イオン注入層で構成され、不純物濃度が７．０×１０１６～５．０×１０１７／ｃｍ３とされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項5】
前記ベース層は、前記基板と前記バッファ層との積層方向において、前記トレンチと接する部分の長さが０．４μｍ以下とされている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項6】
前記ベース層は、不純物濃度が３．０×１０１７／ｃｍ３以下とされている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項7】
前記第１ディープ層は、前記長手方向と交差する方向であって、前記基板の面方向に沿った幅（Ｌ１）が０．９μｍ以下とされている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項8】
前記第１ディープ層は、前記セル部から前記外周部まで延設されている請求項７に記載の炭化珪素半導体装置。
【請求項9】
隣合う前記トレンチの中心間の距離は、３．０μｍ以下とされている請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
【請求項10】
隣合う前記第１ディープ層の間隔（Ｌ２）は、０．７５～１．１μｍとされている請求項１ないし９のいずれか１つに記載の炭化珪素半導体装置。
【請求項11】
前記ベース層、前記第１ディープ層、および前記第２ディープ層の少なくとも１つには、欠陥部が形成されている請求項１ないし１０のいずれか１つに記載の炭化珪素半導体装置。
【請求項12】
前記ベース層に欠陥部（Ｄ１）が形成されており、前記電流分散層は、第２導電型の不純物を含む構成とされ、欠陥部（Ｄ２）が形成されている請求項１１に記載の炭化珪素半導体装置。
【請求項13】
前記電流分散層は、第２導電型の不純物濃度が１．０×１０１５／ｃｍ３以上とされている部分を有している請求項１２に記載の炭化珪素半導体装置。
【請求項14】
ＭＯＳＦＥＴ（Ｓ１１）と還流ダイオード（Ｓ１２）とが並列に接続されたアームを有するインバータ回路であって、請求項１ないし１３のいずれか１つに記載の炭化珪素半導体装置を備え、
前記ＭＯＳＦＥＴは、前記スイッチング素子で構成され、
前記還流ダイオードは、前記スイッチング素子内に構成される寄生ダイオードによって構成されているインバータ回路。
【請求項15】
ＭＯＳ構造のスイッチング素子が形成されるセル部（１）と、前記セル部を囲む外周部（２）と、を有し、
前記セル部は、
炭化珪素からなる第１導電型の基板（１１）と、
前記基板上に形成され、前記基板よりも低不純物濃度とされた第１導電型のバッファ層（１２）と、
前記バッファ層上に形成され、前記基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、
前記低濃度層上に形成され、前記基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、
前記低濃度層上に配置され、前記第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、
前記ＪＦＥＴ部上に配置され、前記低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、
前記第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、
前記電流分散層および前記第２ディープ層の上に配置された第２導電型のベース層（２１）と、
前記ベース層の表層部に形成された第１導電型の不純物領域（２２）と、
前記不純物領域および前記ベース層を貫通して前記電流分散層に達するトレンチ（２４）の壁面に形成されたゲート絶縁膜（２５）と、前記ゲート絶縁膜上に形成されたゲート電極（２６）とを有するトレンチゲート構造と、
前記不純物領域および前記ベース層と電気的に接続される第１電極（２８）と、
前記基板と電気的に接続される第２電極（３１）と、を備え、
前記ＪＦＥＴ部には、欠陥部（Ｄ）が形成されている炭化珪素半導体装置の製造方法であって、
前記低濃度層をエピタキシャル層で配置することと、
前記低濃度層の表層部にイオン注入を行うことで前記ＪＦＥＴ部を構成することを行い、
前記イオン注入を行うことで前記ＪＦＥＴ部に前記欠陥部を形成する炭化珪素半導体装置の製造方法。
【請求項16】
前記電流分散層上に、前記ベース層を構成するベース層構成層（２１０）をエピタキシャル層で配置することと、前記ベース層構成層に加速電圧を変更しながら複数回のイオン注入を行い、前記ベース層を構成すると共に前記ベース層に欠陥部（Ｄ１）を形成し、さらに前記ベース層を構成する際の不純物を前記電流分散層に入り込ませて前記電流分散層に欠陥部（Ｄ２）を形成する請求項１５に記載の炭化珪素半導体装置の製造方法。
【請求項17】
前記ベース層構成層を配置することでは、前記ベース層を構成した際の不純物濃度よりも１桁以上小さい不純物濃度とされた前記ベース層構成層を配置する請求項１６に記載の炭化珪素半導体装置の製造方法。【請求項18】
前記イオン注入を行うことでは、前記エピタキシャル層を配置する際に発生し得る欠陥部よりも多量の前記欠陥部が形成される温度で行う請求項１５ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート構造を有する炭化珪素（以下では、単にＳｉＣともいう）半導体装置およびそれを用いたインバータ回路、ＳｉＣ半導体装置の製造方法に関するものである。
【背景技術】
【0002】
従来より、トレンチゲート構造を有するＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）が形成されたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このＳｉＣ半導体装置では、ｎ＋型の基板上に、基板よりも低不純物濃度とされたｎ－型のバッファ層が形成され、バッファ層上に、バッファ層よりも低不純物濃度とされた低濃度層が形成されている。そして、低濃度層上には、一方向を長手方向として延設されたｐ型の第１ディープ層と、ｎ型のＪＦＥＴ部とが形成されている。なお、第１ディープ層およびＪＦＥＴ部は、隣合う第１ディープ層の間にＪＦＥＴ部が配置されるように、第１ディープ層とＪＦＥＴ部とが長手方向と交差する方向に沿って交互に配置されている。
【0003】
第１ディープ層およびＪＦＥＴ部上には、ｎ型の電流分散層およびｐ型の第２ディープ層が配置されている。電流分散層および第２ディープ層上には、ｐ型のベース層が配置されている。なお、第２ディープ層は、第１ディープ層とベース層とを接続するように配置されている。
【0004】
ベース層の表層部には、ｎ＋型のソース領域が形成されている。そして、ソース領域およびベース層を貫通して電流分散層に達するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１９－０１６７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、上記のようなＳｉＣ半導体装置は、ベース層等と電流分散層等とのｐｎ接合によって寄生ダイオードが構成される。このため、このようなＳｉＣ半導体装置は、逆導通した際に寄生ダイオードを利用することが考えられる。
【0007】
しかしながら、上記のようなＳｉＣ半導体装置では、基板に基底面転位（すなわち、basal plane dislocation：以下では、単にＢＰＤともいう）が存在する場合がある。そして、上記のようなＳｉＣ半導体装置では、逆導通時に注入されるホールが基底面転位に達することにより、基底面転位が積層欠陥（stacking fault：以下では、単にＳＦともいう）に拡張してしまう可能性がある。この場合、ＢＰＤは、線状欠陥であるために素子動作に及ぼす影響が小さいが、ＳＦは、面状欠陥となるために素子動作に及ぼす影響が大きくなる。したがって、上記のようなＳｉＣ半導体装置では、オン電圧が高くなる可能性がある。
【0008】
本発明は上記点に鑑み、オン電圧が高くなることを抑制できるＳｉＣ半導体装置およびそれを用いたインバータ回路、ＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するための請求項１では、トレンチゲート構造を有するＭＯＳ構造のスイッチング素子が形成されたＳｉＣ半導体装置であって、スイッチング素子が形成されるセル部（１）と、セル部を囲む外周部（２）と、を有し、セル部は、ＳｉＣからなる第１導電型の基板（１１）と、基板上に形成され、基板よりも低不純物濃度とされた第１導電型のバッファ層（１２）と、バッファ層上に形成され、基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、低濃度層上に形成され、基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、低濃度層上に配置され、第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、ＪＦＥＴ部上に配置され、低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、電流分散層および第２ディープ層の上に配置された第２導電型のベース層（２１）と、ベース層の表層部に形成された第１導電型の不純物領域（２２）と、不純物領域およびベース層を貫通して電流分散層に達するトレンチ（２４）の壁面に形成されたゲート絶縁膜（２５）と、ゲート絶縁膜上に形成されたゲート電極（２６）とを有するトレンチゲート構造と、不純物領域およびベース層と電気的に接続される第１電極（２８）と、基板と電気的に接続される第２電極（３１）と、を備えている。そして、ＪＦＥＴ部には、欠陥部（Ｄ）が形成されている。
【0010】
これによれば、ＳｉＣ半導体装置の逆導通時において、キャリア（例えば、ホール）が欠陥部にトラップされることでＢＰＤに到達することを抑制できる。したがって、ＢＰＤがＳＦに拡張することを抑制でき、オン電圧が高くなることを抑制できる。
【0011】
請求項１４は、ＭＯＳＦＥＴ（Ｓ１１）と還流ダイオード（Ｓ１２）とが並列に接続されたアームを有するインバータ回路であって、請求項１ないし１３のいずれか１つに記載のＳｉＣ半導体装置を備え、ＭＯＳＦＥＴは、スイッチング素子で構成され、還流ダイオードは、スイッチング素子内に構成される寄生ダイオードによって構成されている。
【0012】
これによれば、インバータ回路に備えられる還流ダイオードとして、ＳｉＣ半導体装置に構成される寄生ダイオードを利用している。このため、ＭＯＳＦＥＴとは別に還流ダイオードを構成する別部材を用意する必要がなく、構成の簡略化を図ることができる。
【0013】
また、請求項１５は、上記のＳｉＣ半導体装置に関する製造方法であり、低濃度層の表層部にイオン注入を行うことでＪＦＥＴ部を構成することを行い、イオン注入を行うことでＪＦＥＴ部に欠陥部を形成する。
【0014】
これによれば、逆導通時にキャリア（例えば、ホール）をトラップする欠陥部が形成されたＳｉＣ半導体装置を容易に製造できる。
【0015】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0016】
【図1】第１実施形態におけるＳｉＣ半導体装置の断面図である。
【図4】ＳｉＣ半導体装置が逆導通時である際の順方向電圧と電流密度との関係を示す図である。
【図5】順方向電流とＳＦ面積占有率との関係を示す図である。
【図6】ＪＦＥＴ部の不純物濃度とＳＦ面積占有率との関係を示す図である。
【図7】チャネル長とＳＦ面積占有率との関係を示す図である。
【図8】ベース層の不純物濃度とＳＦ面積占有率との関係を示す図である。
【図9】第１ディープ層の幅とホール電流密度との関係を示す図である。
【図10】トレンチの間隔とホール電流密度との関係を示す図である。
【図11】第１ディープ層の間隔とオン電圧との関係を示す図である。
【図12】第１ディープ層の間隔とゲート絶縁膜に印加される電界との関係を示す図である。
【図13】第１ディープ層の間隔と帰還容量との関係を示す図である。
【図14】第２実施形態におけるＳｉＣ半導体装置のセル部を示す斜視図である。
【図15】第３実施形態におけるＳｉＣ半導体装置のセル部を示す斜視図である。
【図16】深さとｐ型の不純物濃度との関係を示す図である。
【図17A】第３実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0018】
【0019】
ＳｉＣ半導体装置Ｓ１は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部１と、このセル部１を囲む外周部２とを有する構成とされている。外周部２は、ガードリング部２ａと、ガードリング２ａ部よりも内側に配置される繋ぎ部２ｂとを有する構成とされている。言い換えると、外周部２は、ガードリング部２ａと、セル部１とガードリング部２ａとの間に配置される繋ぎ部２ｂとを有する構成とされている。以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、図１では、紙面左右方向がＸ軸方向に相当し、紙面奥行き方向がＹ軸方向に相当し、紙面上下方向がＺ軸方向に相当している。
【0020】
ＳｉＣ半導体装置Ｓ１は、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置Ｓ１は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものである。
【0021】
基板１１の表面上には、ＳｉＣからなるｎ－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。
【0022】
バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０１５／ｃｍ３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。また、低濃度層１３は、エピタキシャル成長によるエピタキシャル層で構成される。
【0023】
低濃度層１３の表層部には、セル部１および外周部２の繋ぎ部２ｂにおいて、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。
【0024】
ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０１６～５．０×１０１７／ｃｍ３とされている。また、本実施形態のＪＦＥＴ部１４は、低濃度層１３に対してｎ型不純物をイオン注入することによって形成されたイオン注入層とされており、イオン注入することで構成される欠陥部Ｄが形成されている。
【0025】
第１ディープ層１５は、例えば、ボロン等のｐ型不純物濃度が２．０×１０１７～２．０×１０１８／ｃｍ３とされている。なお、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４よりもガードリング部２ａ側まで延設されている。
【0026】
そして、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。
【0027】
また、本実施形態の第１ディープ層１５は、幅Ｌ１が０．９μｍ以下とされている。なお、第１ディープ層１５の幅Ｌ１とは、第１ディープ層１５の長手方向と直交する方向の長さであって、半導体基板１０の面方向に沿った方向の長さである。すなわち、第１ディープ層１５の幅Ｌ１とは、第１ディープ層１５のＹ軸方向に沿った長さのことである。
【0028】
さらに、第１ディープ層１５は、隣合う第１ディープ層１５の間隔Ｌ２が０．７５～１．１μｍとされている。なお、隣合う第１ディープ層１５の間隔Ｌ２とは、ＪＦＥＴ部１４のうちの第１ディープ層１５で挟まれる部分のＹ軸方向に沿った長さのことである。
【0029】
また、低濃度層１３の表層部には、外周部２のガードリング部２ａにおいて、セル部１を囲むように、複数本のｐ型のガードリング１６が備えられている。本実施形態では、ガードリング１６の上面レイアウトは、法線方向において、四隅が丸められた四角形状や円形状等とされている。
【0030】
セル部１におけるＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７および第２ディープ層１８が形成されている。
【0031】
電流分散層１７は、ｎ型不純物層で構成され、厚さが０．５～２μｍとされている。また、電流分散層１７のｎ型不純物濃度は、例えば、１．０×１０１６～５．０×１０１７／ｃｍ３とされている。また、電流分散層１７は、ＪＦＥＴ部１４と繋がっている。このため、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。
【0032】
第２ディープ層１８は、セル部１に形成されており、例えば、ｐ型不純物濃度が２．０×１０１７～２．０×１０１８／ｃｍ３とされており、厚さが電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。
【0033】
電流分散層１７および第２ディープ層１８は、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２４を挟むように形成されている。
【0034】
また、外周部２における低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、ガードリング１６上には、電流分散層１７およびリサーフ層２０が形成されている。リサーフ層２０は、外周部２のうちの繋ぎ部２ｂに形成されており、第１ディープ層１５と接続されるように形成されている。
【0035】
電流分散層１７、第２ディープ層１８、リサーフ層２０上には、Ｐ型のベース層２１が形成されている。そして、セル部１におけるベース層２１の表層部には、ｎ＋型のソース領域２２およびｐ＋型のコンタクト領域２３が形成されている。ソース領域２２は、後述するトレンチ２４の側面に接するように形成され、コンタクト領域２３は、ソース領域２２を挟んでトレンチ２４と反対側に形成されている。なお、本実施形態では、ソース領域２２が不純物領域に相当している。
【0036】
ベース層２１は、例えば、ｐ型不純物濃度が３．０×１０１７／ｃｍ３以下とされている。また、本実施形態のベース層２１は、例えば、イオン注入等で形成され、セル部１の方が外周部２よりも不純物濃度が高くなっている。ソース領域２２は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされている。コンタクト領域２３は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされている。
【0037】
また、ベース層２１およびソース領域２２は、チャネル長が０．４μｍ以下となるように、厚さが調整されている。なお、ここでのチャネル長とは、Ｚ軸方向（すなわち、基板１１とバッファ層１２との積層方向）において、ベース層２１のうちのトレンチ２４の側面に沿った部分の長さのことである。言い換えると、チャネル長とは、ベース層２１のうちのソース領域２２と電流分散層１７との間の長さのことである。
【0038】
本実施形態では、このように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等が積層されて半導体基板１０が構成されている。以下、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとし、ソース領域２２およびコンタクト領域２３側の面を半導体基板１０の一面１０ａとする。そして、ソース領域２２およびコンタクト領域２３は、半導体基板１０の一面１０ａから露出した状態となっている。
【0039】
半導体基板１０には、セル部１において、ベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、例えば幅が１．４～２．０μｍとされたトレンチ２４が形成されている。なお、トレンチ２４は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２４は、底面よりも下方にＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。
【0040】
また、トレンチ２４は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。つまり、本実施形態では、トレンチ２４は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２４は、法線方向において、第２ディープ層１８に挟まれるように形成されている。そして、本実施形態のトレンチ２４は、隣合うトレンチ２４の中心間の距離（すなわち、トレンチピッチ）が３．０μｍ以下となるように形成されている。
【0041】
トレンチ２４は、内壁面に形成されたゲート絶縁膜２５と、ゲート絶縁膜２５の表面に形成されたドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２６によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２５は、トレンチ２４の内壁面を熱酸化またはＣＶＤ（chemical vapor depositionの略）で形成される。そして、ゲート絶縁膜２５は、厚さがトレンチ２４の側面側および底面側で共に１００ｎｍ程度とされている。
【0042】
なお、ゲート絶縁膜２５は、トレンチ２４の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２５は、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２５は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２５には、ゲート電極２６が配置される部分と異なる部分において、コンタクト領域２３およびソース領域２２の残部を露出させるコンタクトホール２５ａが形成されている。
【0043】
また、ゲート絶縁膜２５は、繋ぎ部２ｂにおけるベース層２１の表面にも形成されている。ゲート電極２６についても、ゲート絶縁膜２５と同様に、繋ぎ部２ｂにおけるゲート絶縁膜２５の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。
【0044】
また、半導体基板１０には、外周部２のうちのガードリング部２ａにおいて、ベース層２１を貫通してリサーフ層２０および電流分散層１７に達するように凹部１０ｃが形成されている。本実施形態のＳｉＣ半導体装置Ｓ１は、このような構造とされたメサ構造が形成されている。そして、繋ぎ部２ｂには、セル部１と同様に、ベース層２１の表層部にコンタクト領域２３が形成されている。
【0045】
半導体基板１０の一面１０ａ上には、ゲート電極２６やゲート絶縁膜２５等を覆うように、層間絶縁膜２７が形成されている。層間絶縁膜２７は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。
【0046】
層間絶縁膜２７には、コンタクトホール２５ａと連通してソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２７ａが形成されている。また、層間絶縁膜２７には、ゲート電極２６のうちの繋ぎ部２ｂまで延設された部分を露出させるコンタクトホール２７ｂが形成されている。つまり、層間絶縁膜２７には、セル部１にコンタクトホール２７ａが形成され、外周部２にコンタクトホール２７ｂが形成されている。
【0047】
なお、層間絶縁膜２７に形成されたコンタクトホール２７ａは、ゲート絶縁膜２５に形成されたコンタクトホール２５ａと連通するように形成されており、当該コンタクトホール２５ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２５ａおよびコンタクトホール２７ａを纏めてコンタクトホール２５ｂともいう。そして、コンタクトホール２５ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２５ｂは、トレンチ２４の長手方向に沿ったライン状とされている。
【0048】
層間絶縁膜２７上には、コンタクトホール２５ｂを通じてソース領域２２およびコンタクト領域２３と電気的に接続されるソース電極２８が形成されている。なお、本実施形態のソース電極２８は、外周部２のベース層２１に形成されたコンタクト領域２３とも接続されている。また、層間絶縁膜２７上には、コンタクトホール２７ｂを通じてゲート電極２６と電気的に接続されるゲート配線２９が形成されている。なお、本実施形態では、ソース電極２８が第１電極に相当している。
【0049】
本実施形態のソース電極２８は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２２）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域２３）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ゲート配線２９は、ソース電極と同様の構成とされていてもよいし、Ａｌ－Ｓｉ等で構成されていてもよい。
【0050】
さらに、繋ぎ部２ｂおよびガードリング部２ａを覆うように、ポリイミド等によって構成される保護膜３０が形成されている。本実施形態では、保護膜３０は、ソース電極２８と後述するドレイン電極３１との間で沿面放電が発生することを抑制するため、外周部２からセル部１の外縁部上まで形成されている。具体的には、保護膜３０は、セル部１において、ソース電極２８のうちの外周部２側の部分を覆いつつ、ソース電極２８のうちの内縁側の部分を露出させるように形成されている。
【0051】
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続されるドレイン電極３１が形成されている。なお、本実施形態では、ドレイン電極３１が第２電極に相当している。本実施形態のＳｉＣ半導体装置Ｓ１では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。また、本実施形態のＳｉＣ半導体装置Ｓ１では、このような構造により、ドリフト層１９とベース層２１等とのｐｎ接合によって寄生ダイオードが構成される。
【0052】
以上が本実施形態におけるＳｉＣ半導体装置Ｓ１の構成である。なお、本実施形態では、ｎ＋型、ｎ型、ｎ－型が第１導電型に相当しており、ｐ－型、ｐ型、ｐ＋型が第２導電型に相当している。次に、上記ＳｉＣ半導体装置Ｓ１の作動および効果について説明する。
【0053】
上記ＳｉＣ半導体装置Ｓ１は、例えば、図３に示されるようなインバータ回路１００を構成するのに用いられる。インバータ回路１００は、例えば、三相モータ１０１の駆動等に用いられ、直流電源１０２を用いて三相モータ１０１に対して交流電流を供給する際に用いられる。
【0054】
具体的には、インバータ回路１００は、直流電源１０２に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。インバータ回路１００は、ＭＯＳＦＥＴＳ１１に対して還流ダイオードＳ１２が並列接続されることで構成される。そして、本実施形態のＳｉＣ半導体装置Ｓ１を用いてインバータ回路１００を構成する場合、各相の上アームと下アームのそれぞれが上記ＳｉＣ半導体装置Ｓ１で構成される。さらに詳しくは、ＳｉＣ半導体装置Ｓ１のＭＯＳＦＥＴによって各アームのＭＯＳＦＥＴＳ１１が構成され、ＳｉＣ半導体装置Ｓ１の寄生ダイオードによって各アームの還流ダイオードＳ１２が構成される。
【0055】
そして、このようなインバータ回路１００の各ブリッジ回路では、上アームのＭＯＳＦＥＴＳ１１をオン、下アームのＭＯＳＦＥＴＳ１１をオフすることで負荷に対して電流供給を行う。また、その後に、上アームのＭＯＳＦＥＴＳ１１をオフ、下アームのＭＯＳＦＥＴＳ１１をオンすることで電流供給を停止する。
【0056】
この際、例えば、上アームのＳｉＣ半導体装置Ｓ１の作動は次のようになる。すなわち、このＳｉＣ半導体装置Ｓ１では、ゲート電極２６にゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、ドレイン電極３１に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置Ｓ１は、ソース電極２８とドレイン電極３１との間に電流が流れないオフ状態となる。
【0057】
また、ＳｉＣ半導体装置Ｓ１がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２５の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置Ｓ１では、トレンチ２４よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２５に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２５が破壊されることを抑制できる。
【0058】
そして、ゲート電極２６に所定のゲート電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２４に接している表面にチャネルが形成される。これにより、ソース電極２８とドレイン電極３１との間に電流が流れ、ＳｉＣ半導体装置Ｓ１がオン状態となる。なお、本実施形態では、チャネルを通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。
【0059】
その後、ＳｉＣ半導体装置Ｓ１は、オン状態からオフ状態になると、逆バイアスが印加されて逆導通状態となるため、寄生ダイオードが還流ダイオードＳ１２として機能し、寄生ダイオードを通じて還流電流が流れる。そして、寄生ダイオードを構成するｐｎ接合のｐ型層側からｎ型層側に拡散したホールとｎ型層中の電子が再結合する。この際、再結合エネルギーが大きいために、基板１１やバッファ層１２内の基底面転位（以下、ＢＰＤという）が拡張して積層欠陥になる可能性がある。
【0060】
このため、本実施形態では、ＪＦＥＴ部１４に欠陥部Ｄを形成している。これにより、ＳｉＣ半導体装置Ｓ１が逆導通時である場合、欠陥部Ｄがホールトラップとして機能する。したがって、図４に示されるように、欠陥部Ｄが形成されていないＳｉＣ半導体装置Ｓ１と比較すると、逆導通時である際の電流密度を低減でき、ホールが低濃度層１３に達することを抑制できる。これにより、ＢＰＤがＳＦに拡張することを抑制でき、オン電圧が高くなることを抑制できる。
【0061】
また、本実施形態では、ベース層２１は、セル部１の方が外周部２よりも不純物濃度が高くされている。このため、ＳｉＣ半導体装置Ｓ１が逆導通状態である際、セル部１の順方向電圧が外周部２の順方向電圧よりも低くなり易い。したがって、順方向電流は、欠陥部Ｄが形成されているセル部１に流れ易くなり、外周部２にてＢＰＤがＳＦに拡張することを抑制できる。
【0062】
以下、本実施形態のＳｉＣ半導体装置Ｓ１におけるさらなる詳細な条件および効果について説明する。
【0063】
まず、上記ＳｉＣ半導体装置Ｓ１では、第１ディープ層１５がＪＦＥＴ部１４よりも浅く形成されている。そして、第１ディープ層１５と低濃度層１３との間にもＪＦＥＴ部１４が配置されている。このため、第１ディープ層１５と低濃度層１３との間のＪＦＥＴ部１４によってもホールをトラップすることができる。したがって、図５に示されるように、ＳＦ面積占有率を小さくすることができる。
【0064】
なお、図５中では、ＪＦＥＴ部１４と第１ディープ層１５とを同じ深さとし、第１ディープ層１５と低濃度層１３との間にＪＦＥＴ部１４を配置していないＳｉＣ半導体装置Ｓ１を比較例として示してある。また、ＳＦ面積占有率とは、ＳｉＣ半導体装置Ｓ１における積層欠陥の割合を示している。そして、ＳＦ面積占有率が小さいとは、ＢＰＤがＳＦに拡張し難くなっていることを示している。
【0065】
また、ＳｉＣ半導体装置Ｓ１では、逆導通時にバッファ層１２へ流れるホールのホール密度が４．５×１０１６／ｃｍ３以上になると、ＢＰＤがＳＦに拡張し易いことが報告されている。そして、本発明者らにおいても、バッファ層１２へ流れるホールのホール密度が４．５×１０１６／ｃｍ３以上になると、ＢＰＤがＳＦに拡張し易いことを確認している。このため、本実施形態のＳｉＣ半導体装置Ｓ１では、以下の条件を満たすように構成されている。
【0066】
まず、本実施形態のＪＦＥＴ部１４は、低濃度層１３にｎ型不純物がイオン注入されたイオン注入層で構成されている。このため、ＪＦＥＴ部１４は、不純物濃度が高くなる（すなわち、ドーズ量が多くなる）につれて欠陥部Ｄが多くなり、ホールトラップ層としての機能が大きくなる。具体的には、図６に示されるように、ＪＦＥＴ部１４は、不純物濃度が７．０×１０１６／ｃｍ３以上になると、ＳＦ面積占有率が小さくなることが確認される。但し、ＪＦＥＴ部１４は、不純物濃度が５．０×１０１７／ｃｍ３以上になると、ＳＦ面積占有率が増加することが確認される。これは、ＪＦＥＴ部１４に形成される欠陥部Ｄが多くなり過ぎることにより、ＢＰＤがＳＦに拡張するのではなく、当該欠陥部Ｄに起因してＳＦが形成されるためであると推定される。したがって、本実施形態では、ＪＦＥＴ部１４は、イオン注入層で構成され、不純物濃度が７．０×１０１６～５．０×１０１７／ｃｍ３とされている。
【0067】
そして、ＳｉＣ半導体装置Ｓ１における逆導通時においては、チャネル長さを短くすることにより、ベース層２１内をパンチスルーモードによって流れる電子電流の割合を増加できるため、ホール電流の割合を低減できる。そして、ホール電流の割合を低減することにより、ＢＰＤに達するホールも低減できるため、ＢＰＤがＳＦに拡張することを抑制できる。具体的には、図７に示されるように、チャネル長が０．４μｍ以下になるとＳＦ面積占有率が０となる場合があり、チャネル長が０．４μｍより小さくなるについてＳＦ面積占有率が小さくなることが確認される。したがって、本実施形態では、チャネル長が０．４μｍ以下となるように、ベース層２１の厚さやソース領域２２の深さが調整されている。
【0068】
また、電子電流の割合を増加してホール電流の割合を低減する構造としては、ベース層２１の不純物濃度を低くするようにしてもよい。具体的には、図８に示されるように、ベース層２１の不純物濃度を３．０×１０１７／ｃｍ３以下とすると、ＳＦ面積占有率が０となる場合がある。したがって、本実施形態では、ベース層２１の不純物濃度が３．０×１０１７／ｃｍ３以下とされている。
【0069】
さらに、電子電流の割合を増加してホール電流の割合を低減する構造としては、第１ディープ層１５の幅Ｌ１を規定するようにしてもよい。具体的には、図９に示されるように、第１ディープ層１５の幅Ｌ１は、０．９μｍ以下であると、ホール電流密度を４．５×１０１６／ｃｍ３以下とできる。したがって、本実施形態では、第１ディープ層１５の幅Ｌ１は、０．９μｍ以下とされている。なお、図９のホール電流密度は、バッファ層１２へ流れるホール電流の密度を示している。
【0070】
また、電子電流の割合を増加してホール電流の割合を低減する構造としては、隣合うトレンチ２４の中心間の距離（すなわち、トレンチピッチ）を規定するようにしてもよい。具体的には、図１０に示されるように、隣合うトレンチ２４の中心間の距離を３．０μｍ以下とすることにより、ホール電流密度を４．５×１０１６／ｃｍ３以下とできる。なお、図１０のホール電流密度は、バッファ層１２へ流れるホール電流の密度を示している。
【0071】
そして、上記のようなＳｉＣ半導体装置Ｓ１では、以下の特性も重要な特性となる。
【0072】
まず、図１１に示されるように、ＳｉＣ半導体装置Ｓ１がオン状態である際のオン電圧（すなわち、Ｖｏｎ）は、隣合う第１ディープ層１５の間隔Ｌ２を長くするほど第１ディープ層１５で挟まれるＪＦＥＴ部１４の幅が広がるため、小さくなる。そして、現状では、２００Ａを流す場合において、オン電圧を０．９Ｖ以下とすることが望まれている。したがって、隣合う第１ディープ層１５の間隔Ｌ２は、０．７５μｍ以上とされている。
【0073】
また、図１２に示されるように、オフ状態においてゲート絶縁膜２５に印加される電界（すなわち、Ｅｍａｘ）は、隣合う第１ディープ層１５の間隔Ｌ２を長くするほど第１ディープ層１５で挟まれるＪＦＥＴ部１４の幅が広がるため、高くなる。そして、現状では、オフ状態においてゲート絶縁膜２５に印加される電界を５ＭＶ／ｃｍ以下とすることが望まれている。したがって、隣合う第１ディープ層１５の間隔Ｌ２は、１．２μｍ以下とされている。
【0074】
さらに、図１３に示されるように、帰還容量（すなわち、Ｃｒｓｓ）は、隣合う第１ディープ層１５の間隔Ｌ２を長くするほど第１ディープ層１５で挟まれるＪＦＥＴ部１４の幅が広がるため、高くなる。そして、現状では、帰還容量を５０ｐＦ以下とすることが望まれている。したがって、隣合う第１ディープ層１５の間隔Ｌ２は、１．１μｍ以下とされている。
【0075】
つまり、本実施形態では、隣合う第１ディープ層１５の間隔Ｌ２が０．７５～１．１μｍとされている。
【0076】
以上説明した本実施形態によれば、ＪＦＥＴ部１４には、欠陥部Ｄが形成されている。このため、ＳｉＣ半導体装置Ｓ１の逆導通時において、ホールが欠陥部ＤにトラップされることでＢＰＤに到達することを抑制できる。したがって、ＢＰＤがＳＦに拡張することを抑制でき、オン電圧が高くなることを抑制できる。
【0077】
（１）本実施形態では、セル部１は、外周部２よりも、ベース層２１の不純物濃度が高くされている。このため、ＳｉＣ半導体装置Ｓ１が逆導通状態である際、セル部１の順方向電圧が外周部２の順方向電圧よりも低くなる。したがって、順方向電流は、欠陥部Ｄが形成されているセル部１に流れ易くなり、外周部２にてＢＰＤがＳＦに拡張することを抑制できる。
【0078】
（２）本実施形態では、第１ディープ層１５は、ＪＦＥＴ部１４よりも浅く形成されている。そして、第１ディープ層１５と低濃度層１３との間には、ＪＦＥＴ部１４が配置されている。このため、第１ディープ層１５と低濃度層１３との間のＪＦＥＴ部１４によってもホールをトラップすることができる。したがって、さらにホールがＢＰＤに到達することを抑制でき、さらにＢＰＤがＳＦに拡張することを抑制できる。
【0079】
（３）本実施形態では、ＪＦＥＴ部１４は、不純物濃度が７．０×１０１６～５．０×１０１７／ｃｍ３とされている。このため、バッファ層１２に流れ込むホール電流の密度を４．５×１０１６／ｃｍ３以下とでき、ＢＰＤがＳＦに拡張することを抑制できる。
【0080】
（４）本実施形態では、チャネル長が０．４μｍとされている。このため、バッファ層１２に流れ込むホール電流の密度を４．５×１０１６／ｃｍ３以下とでき、ＢＰＤがＳＦに拡張することを抑制できる。
【0081】
（５）本実施形態では、ベース層２１の不純物濃度が３．０×１０１７／ｃｍ３とされている。このため、バッファ層１２に流れ込むホール電流の密度を４．５×１０１６／ｃｍ３以下とでき、ＢＰＤがＳＦに拡張することを抑制できる。
【0082】
（６）本実施形態では、第１ディープ層１５は、幅Ｌ１が０．９μｍ以下とされている。このため、バッファ層１２に流れ込むホール電流の密度を４．５×１０１６／ｃｍ３以下とでき、ＢＰＤがＳＦに拡張することを抑制できる。
【0083】
（７）本実施形態では、第１ディープ層１５が外周部２まで延設されている。このため、外周部２でのダイオード特性を向上できる。
【0084】
（８）本実施形態では、隣合うトレンチ２４の中心間の距離は、３．０μｍ以下とされている。このため、バッファ層１２に流れ込むホール電流の密度を４．５×１０１６／ｃｍ３以下とでき、ＢＰＤがＳＦに拡張することを抑制できる。
【0085】
（９）本実施形態では、隣合う第１ディープ層１５の間隔Ｌ２が０．７５μｍ以上とされている。このため、オン電圧が増加することを抑制できる。
【0086】
（１０）本実施形態では、隣合う第１ディープ層１５の間隔Ｌ２が１．１μｍ以下とされている。このため、オフ状態である際にゲート絶縁膜２５に印加される電界が大きくなることを抑制できると共に、帰還容量が大きくなることを抑制できる。
【0087】
（１１）本実施形態では、インバータ回路１００に備えられる還流ダイオードＳ１２として、ＳｉＣ半導体装置Ｓ１に構成される寄生ダイオードを利用している。このため、ＭＯＳＦＥＴＳ１１とは別に還流ダイオードＳ１２を構成する別部材を用意する必要がなく、構成の簡略化を図ることができる。
【0088】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第１ディープ層１５の長手方向を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第１ディープ層１５の長手方向を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【0089】
本実施形態では、図１４に示されるように、セル部１において、第１ディープ層１５および電流分散層１７は、線状部分がＹ軸方向を長手方向として延設されている。また、第１ディープ層１５は、法線方向において、トレンチ２４を挟むように形成されている。
【0090】
以上説明した本実施形態のように、第１ディープ層１５および電流分散層１７をＹ軸方向に沿って延設するようにしても、ＪＦＥＴ部１４に欠陥部Ｄが形成されていることにより、上記第１実施形態と同様に、オン電圧が高くなることを抑制できる。
【0091】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ベース層２１および電流分散層１７に欠陥部を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ベース層２１および電流分散層１７に欠陥部を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【0092】
本実施形態では、図１５に示されるように、ベース層２１に欠陥部Ｄ１が形成されていると共に、電流分散層１７に欠陥部Ｄ２が形成されている。ベース層２１の欠陥部Ｄ１は、ベース層２１をイオン注入によって構成することで形成される。電流分散層１７の欠陥部Ｄ２は、ベース層２１をイオン注入で形成する際のｐ型の不純物が電流分散層１７に入り込むことで形成される。
【0093】
具体的には、図１６に示されるように、ベース層２１および電流分散層１７は、ｐ型の不純物濃度分布において、電流分散層１７にもｐ型の不純物が存在するように構成されている。言い換えると、ベース層２１および電流分散層１７は、ｐ型の不純物濃度分布におけるテール部Ｔが電流分散層１７内に位置するように形成されている。不純物濃度分布におけるテール部Ｔとは、深さ方向における他面１０ｂ側の部分のことである。なお、このようなベース層２１および電流分散層１７は、加速電圧を変更しながら複数回のイオン注入を行ってベース層２１を形成し、ベース層２１を形成する際のｐ型の不純物を電流分散層１７に入り込ませることで形成される。図１６は、加速電圧を変更しながら３回のイオン注入を行った場合の図を示している。
【0094】
また、本実施形態のベース層２１および電流分散層１７は、電流分散層１７に欠陥部Ｄ２が十分に形成されるように、電流分散層１７内にｐ型の不純物濃度が１．０×１０１５／ｃｍ３以上となる部分を有するように構成されている。なお、本発明者らの検討によれば、ｐ型の不純物濃度が１．０×１０１５／ｃｍ３以上となる部分を有するように電流分散層１７が構成されている場合、十分に欠陥部Ｄ２が形成されることが確認されている。
【0095】
以上が本実施形態におけるＳｉＣ半導体装置Ｓ１の構成である。次に、上記ＳｉＣ半導体装置Ｓ１におけるベース層２１の欠陥部Ｄ１および電流分散層１７の欠陥部Ｄ２の形成方法について、図１７Ａ、図１７Ｂを参照しつつ説明する。
【0096】
まず、図１７Ａに示されるように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７、第２ディープ層１８が形成されたものを用意する。そして、電流分散層１７および第２ディープ層１８上に、ベース層２１を構成するベース層構成層２１０をエピタキシャル成長させたエピタキシャル層で配置する。本実施形態では、ベース層構成層２１０は、後述するイオン注入を行ってベース層２１を構成した際の不純物濃度よりも１桁以上小さい不純物濃度となるように、エピタキシャル成長で構成される。これにより、所望の不純物濃度を有するベース層２１をエピタキシャル成長によって形成する場合と比較して、不純物濃度の面内ばらつきを抑制できる。なお、本実施形態のベース層構成層２１０は、厚さがベース層２１と等しくされている。但し、ベース層構成層２１０は、厚さがベース層２１の厚さおよびソース領域２２の厚さの和と等しくされていてもよい。
【0097】
次に、図１７Ｂに示されるように、加速電圧を変更しながら複数回のイオン注入を行うことでベース層２１を構成する。例えば、ベース層２１を構成する際には、図１６に示されるように、電流分散層１７にｐ型の不純物濃度が１．５×１０１５／ｃｍ３となる部分が含まれるように、加速電圧を変更しながらイオン注入を行ってベース層２１を構成する。なお、図１６では、加速電圧を変更しながら３回のイオン注入を行った場合の図が示されている。これにより、ベース層２１に欠陥部Ｄ１が構成されると共に、電流分散層１７に欠陥部Ｄ２が構成される。
【0098】
また、上記のように、ＪＦＥＴ部１４の欠陥部Ｄは、イオン注入を行うことによって形成される。ベース層２１の欠陥部Ｄ１および電流分散層１７の欠陥部Ｄ２は、イオン注入を行うことによって形成される。ここで、ＳｉＣにイオン注入を行う場合、高温でイオン注入すると欠陥部が発生し難くなることが報告されている。このため、本実施形態では、イオン注入は、ＪＦＥＴ部１４を構成するための低濃度層１３やベース層構成層２１０をエピタキシャル成長させて配置する際に発生し得る欠陥部よりも、多量の欠陥部Ｄ、Ｄ１、Ｄ２が形成される温度で行う。具体的には、本実施形態では、各イオン注入を行う際の温度を室温から２００℃以下の温度とする。これにより、イオン注入時に各欠陥部Ｄ、Ｄ１、Ｄ２が形成されないことを抑制できる。なお、本発明者らの検討によれば、２００℃以下の温度でイオン注入を行うことにより、各欠陥部Ｄ、Ｄ１、Ｄ２が適切に形成されることが確認されている。また、本実施形態における室温とは、１～３０℃程度の温度のことである。
【0099】
その後は、特に図示しないが、ソース領域２２、コンタクト領域２３、トレンチゲート構造等を形成することにより、上記ＳｉＣ半導体装置Ｓ１が製造される。
【0100】
以上説明した本実施形態によれば、ＪＦＥＴ部１４に欠陥部Ｄが形成されているため、上記第１実施形態と同様の効果を得ることができる。
【0101】
（１）本実施形態では、ベース層２１に欠陥部Ｄ１を形成すると共に電流分散層１７に欠陥部Ｄ２を形成している。このため、ホール電流が流れる経路において、欠陥部Ｄ１、Ｄ２となる部分が増加し、ＪＦＥＴ部１４の欠陥部Ｄ以外でもホールをトラップすることができるため、さらにＢＰＤにホールが達することを抑制できる。
【0102】
（２）本実施形態では、電流分散層１７は、ｐ型の不純物濃度が１．０×１０１５／ｃｍ３以上となる部分を有するように構成されている。このため、電流分散層１７にｐ型の不純物に起因する欠陥部Ｄ２を容易に形成できる。
【0103】
（３）本実施形態では、複数回のイオン注入を行ってベース層２１を形成している。このため、ｐ型の不純物濃度が１．０×１０１５／ｃｍ３以上となる部分を有する電流分散層１７を容易に形成できる。また、複数回のイオン注入行ってベース層２１を形成するため、例えば、１回のイオン注入でベース層２１を形成する場合と比較とすると、ベース層２１における深さ方向の不純物濃度分布がばらつくことを抑制できる。したがって、ＳｉＣ半導体をオン状態とするのに必要なゲート電極２６への閾値電圧が変動することも抑制できる。
【0104】
（４）本実施形態では、ベース層構成層２１０を構成する際には、不純物濃度がベース層２１の不純物濃度よりも１桁以上小さくなるようにしている。これにより、所望の不純物濃度を有するベース層２１をエピタキシャル成長によって形成する場合と比較して、不純物濃度の面内ばらつきを抑制できる。
【0105】
（５）本実施形態では、イオン注入を２００℃以下の温度で行っている。このため、イオン注入時に各欠陥部Ｄ、Ｄ１、Ｄ２が適切に形成されないことを抑制できる。
【0106】
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0107】
例えば、上記各実施形態では、第１導電型をｎ型とすると共に第２導電型をｐ型とした例について説明したが、第１導電型をｐ型とすると共に第２導電型をｎ型としてもよい。
【0108】
また、上記各実施形態において、第１ディープ層１５および第２ディープ層１８の少なくとも一方において、内部に欠陥部Ｄが形成されるようにしてもよい。つまり、ホール電流が流れる経路において、欠陥部Ｄとなる部分が増えるようにしてもよい。この場合、例えば、第１ディープ層１５に欠陥部Ｄが形成されるようにする場合には、第１ディープ層１５に欠陥部Ｄが形成されるように、第１ディープ層１５をイオン注入等で形成すればよい。これによれば、ＪＦＥＴ部１４の欠陥部Ｄ以外でもホールをトラップすることができるため、さらにＢＰＤにホールが達することを抑制できる。
【0109】
さらに、上記各実施形態において、欠陥部Ｄは、イオン注入で形成されていなくてもよい。例えば、欠陥部Ｄは、ＪＦＥＴ部１４をエピタキシャル成長等で構成した後、ヘリウム等の電子線を照射することで形成されるようにしてもよい。また、ＪＦＥＴ部１４をエピタキシャル成長等で構成する場合には、ボロン、ガリウム、アルミニウム等のｐ型の不純物を混入し、不純物の総量を増加させることによって欠陥部Ｄを構成するようにしてもよい。つまり、欠陥部Ｄは、イオン注入や電子線等の照射ではなく、エピタキシャル膜を形成する際に同時に形成されるようにしてもよい。なお、このようにｐ型の不純物を混入させて欠陥部Ｄを構成する場合には、ＪＦＥＴ部１４の全体の不純物濃度が低くなり過ぎないように、ｎ型不純物の総量を調整することが好ましい。また、ＪＦＥＴ部１４をエピタキシャル成長で構成する場合には、バナジウム、チタン、鉄等のホール捕獲率が電子捕獲率よりも高い不純物を混入させるようにしてもよい。これによれば、さらにＪＦＥＴ部１４からホールが排出されることを抑制できる。
【0110】
また、エピタキシャル成長でＪＦＥＴ部１４を構成しつつＪＦＥＴ部１４に欠陥部Ｄを構成する場合、第１ディープ層１５は次のように形成される。すなわち、第１ディープ層１５は、セル部１において低濃度層１３上の全体にＪＦＥＴ部１４を形成した後、ＪＦＥＴ部１４の所定箇所にイオン注入等をすることによって形成される。この場合、低濃度層１３上の全体に配置されたＪＦＥＴ部１４には欠陥部Ｄが形成されているため、第１ディープ層１５にも欠陥部Ｄが形成された状態となる。したがって、第１ディープ層１５からホールが排出されることも抑制できる。
【0111】
また、上記各実施形態において、セル部１は、逆導通時において、外周部２と同じ順方向電圧となるように構成されていてもよい。上記各実施形態において、ＪＦＥＴ部１４と第１ディープ層１５とが同じ厚さとされていてもよい。すなわち、第１ディープ層１５と低濃度層１３との間にＪＦＥＴ部１４が配置されていなくてもよい。また、上記各実施形態において、ＪＦＥＴ部１４等の不純物濃度、ベース層２１の不純物濃度、第１ディープ層１５の幅Ｌ１等は、適宜変更してもよい。このようなＳｉＣ半導体装置Ｓ１としても、ＪＦＥＴ部１４に欠陥部Ｄが形成されていることにより、ＢＰＤがＳＦに拡張することを抑制でき、オン電圧が高くなることを抑制できる。
【符号の説明】
【0112】
１ セル部
２ 外周部
１１ 基板
１２ バッファ層
１３ 低濃度層
１４ ＪＦＥＴ部
１５ 第１ディープ層
１７ 電流分散層
１８ 第２ディープ層
２２ ソース領域（不純物領域）
２４ トレンチ
２５ ゲート絶縁膜
２６ ゲート電極
２８ ソース電極（第１電極）
３１ ドレイン電極（第２電極）
２ 外周部
１１ 基板
１２ バッファ層
１３ 低濃度層
１４ ＪＦＥＴ部
１５ 第１ディープ層
１７ 電流分散層
１８ 第２ディープ層
２２ ソース領域（不純物領域）
２４ トレンチ
２５ ゲート絶縁膜
２６ ゲート電極
２８ ソース電極（第１電極）
３１ ドレイン電極（第２電極）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】