(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-16
(45)【発行日】2024-07-24
(54)【発明の名称】表示基板及び表示方法、表示装置
(51)【国際特許分類】
G09F 9/302 20060101AFI20240717BHJP
G09F 9/00 20060101ALI20240717BHJP
G09F 9/30 20060101ALI20240717BHJP
G09G 3/3225 20160101ALI20240717BHJP
G09G 3/3266 20160101ALI20240717BHJP
G09G 3/3275 20160101ALI20240717BHJP
G09G 3/20 20060101ALI20240717BHJP
H10K 50/844 20230101ALI20240717BHJP
H10K 59/121 20230101ALI20240717BHJP
H10K 59/95 20230101ALI20240717BHJP
H10K 77/10 20230101ALI20240717BHJP
【ＦＩ】
G09F9/302 Z
G09F9/00 352
G09F9/30 338
G09G3/3225
G09G3/3266
G09G3/3275
G09G3/20 670B
G09G3/20 670H
G09G3/20 621M
G09G3/20 680G
G09G3/20 621J
H10K50/844
H10K59/121
H10K59/95
H10K77/10
【請求項の数】
12
(21)【出願番号】P 2021570495
(86)(22)【出願日】2020-03-27
(65)【公表番号】
(43)【公表日】2023-07-06
(86)【国際出願番号】 CN2020081857
(87)【国際公開番号】W WO2021189485
(87)【国際公開日】2021-09-30
【審査請求日】2023-03-22
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】朱 志▲堅▼
(72)【発明者】
【氏名】敖 雨
(72)【発明者】
【氏名】▲盧▼ ▲鵬▼程
【審査官】西田 光宏
(56)【参考文献】
【文献】特開２０１９－０２１４５０（ＪＰ，Ａ）
【文献】特開平１０－０５５１５５（ＪＰ，Ａ）
【文献】特開２００４－３０４１３５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０２８８２４５（ＵＳ，Ａ１）
【文献】特開２０１７－２１９６６９（ＪＰ，Ａ）
【文献】特開２００５－００４１３０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０３２０４３７（ＵＳ，Ａ１）
【文献】特開２０１２－００８４０５（ＪＰ，Ａ）
【文献】特開２０１１－２１０５３１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００５１４８２（ＵＳ，Ａ１）
【文献】米国特許第０９０９３０２３（ＵＳ，Ｂ１）
【文献】特開２０２０－０２７７５３（ＪＰ，Ａ）
【文献】特表２０１９－５３０９０６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｆ２１Ｓ ２／００
Ｆ２１Ｖ ８／００
Ｇ０２Ｆ １／１３３－１／１３３６３
Ｇ０２Ｆ １／１３３９－１／１３４１
Ｇ０２Ｆ １／１３４７
Ｇ０２Ｆ １／１３６－１／１３６８
Ｇ０６Ｆ ３／０３
Ｇ０６Ｆ ３／０４１－３／０４７
Ｇ０９Ｆ ９／００－９／４６
Ｇ０９Ｇ ３／００－３／３８
Ｈ０１Ｌ ２１／５２
Ｈ０１Ｌ ２１／５８
Ｈ１０Ｋ ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
表示基板であって、表示領域と、表示領域を取り囲むオフセット領域とを備え、前記表示基板の位置する平面に垂直な方向において、前記表示基板は、シリコン系基板と、シリコン系基板に設置される発光構造層と、前記発光構造層の前記シリコン系基板から離れる側に設置されるパッケージ層とを備え、前記表示領域のシリコン系基板に第１画素駆動回路が集積され、前記オフセット領域のシリコン系基板に第２画素駆動回路が集積され、
前記第１画素駆動回路は前記表示領域の発光構造層に接続され、少なくとも一部の前記第１画素駆動回路は、正常に表示するとき、前記第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成され、
前記第２画素駆動回路は前記オフセット領域の発光構造層に接続され、少なくとも一部の前記第２画素駆動回路は、正常に表示するとき、前記第２画素駆動回路に電気的に接続される発光構造層に駆動信号を提供しないように構成され、
前記表示領域が正常に動作する場合、前記オフセット領域における表示ユニットは動作せず、
前記表示領域が前記オフセット領域に移動する場合、前記表示領域が移動で到達したオフセット領域の表示ユニットのみが動作し、前記オフセット領域の残りの表示ユニットは動作しない、表示基板。
【請求項2】
すべての前記第１画素駆動回路は、いずれも前記第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成される、請求項１に記載の表示基板。
【請求項3】
前記オフセット領域は左側オフセット領域、右側オフセット領域及び／又は上側オフセット領域及び下側オフセット領域を備え、前記左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数の差分は１０行を超えず、前記上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数の差分は１０行を超えない、請求項１に記載の表示基板。
【請求項4】
前記左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数は同じであり、前記上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数は同じである、請求項３に記載の表示基板。
【請求項5】
前記左側オフセット領域又は右側オフセット領域の画素ユニットの列数と前記表示領域の画素ユニットの列数との比率は１％以上であり、前記上側オフセット領域又は下側オフセット領域の画素ユニットの行数と表示領域の画素ユニットの行数との比率は１％以上である、請求項３に記載の表示基板。
【請求項6】
前記表示基板は、前記パッケージ層の前記発光構造層から離れる側に設置されるカラーフィルム層を更に備え、前記表示領域及びオフセット領域のカラーフィルム層は、それぞれアレイ状に設置される第１色ユニット、第２色ユニット及び第３色ユニットを備える、請求項１に記載の表示基板。
【請求項7】
オフセット領域を少なくとも部分的に取り囲むダミー画素領域を更に備え、前記表示基板の位置する平面に垂直な方向において、前記ダミー画素領域は、シリコン系基板と、シリコン系基板に設置される発光構造層と、前記発光構造層の前記シリコン系基板から離れる側に設置されるパッケージ層とを備える、請求項１に記載の表示基板。
【請求項8】
表示装置であって、請求項１～７のいずれか１項に記載の表示基板を備え、ゲートドライバ、ソースドライバ及びタイミングコントローラを更に備え、前記ゲートドライバは、タイミングコントローラから出力されたゲート制御信号を受信し、走査信号を生成して走査線を介して表示基板における実際表示領域に伝送するように構成され、前記実際表示領域は前記表示基板における画素ユニットの画素欠点の位置及び数に基づいて調整し、
前記ソースドライバは、タイミングコントローラから出力されたデータ電圧及びソース制御信号を受信し、対応のデータ電圧信号を生成してデータ線を介して表示基板における実際表示領域に出力するように構成され、
前記タイミングコントローラは、外部から入力された赤緑青データ及びタイミング制御信号を受信し、赤緑青データ及びタイミング制御信号に基づいてデータ電圧及びソース制御信号を生成してソースドライバに出力し、ゲート駆動信号を生成してゲートドライバに出力するように構成される、表示装置。
【請求項9】
前記実際表示領域が前記表示基板における画素ユニットの画素欠点の位置及び数に基づいて調整することは、初期表示の時、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目の画素ユニットを駆動して表示させることと、
前記表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目の画素ユニットを駆動して表示させることと、
前記表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバが（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバが（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである、請求項８に記載の表示装置。
【請求項10】
表示基板に適用される表示方法であって、前記表示基板は表示領域と、表示領域を取り囲むオフセット領域とを備え、前記表示方法は、前記表示領域の複数の画素ユニットに対して画素欠点の検出を行うことと、
前記表示領域の一側縁部に近接する第１所定個数の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側のオフセット領域へ移動するように調整することと、を含み、
前記ゲートドライバから出力された画素行又はソースドライバから出力された画素列が移動で到達した、画素欠点の位置する側の対側のオフセット領域の表示ユニットのみが動作し、前記オフセット領域の残りの表示ユニットは動作しない、表示方法。
【請求項11】
表示領域の一側縁部に近接する第１所定個数の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側へ移動するように調整することは、初期表示の時、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目に調整することと、
前記表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目に調整することと、
前記表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目に調整することと、
前記表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目に調整することと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである、請求項１０に記載の表示方法。
【請求項12】
前記表示領域の複数の画素ユニットに対して画素欠点の検出を行うことは、前記表示領域の複数の画素ユニットをグループ分けすることと、
複数のグループを駆動して順次発光させることと、
各グループが発光するとき、該グループにおける画素ユニットが発光するかどうかによって、該グループに画素欠点が含まれるかどうか及び含まれる画素欠点の数を決定することと、を含む請求項１０に記載の表示方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は表示技術分野に関するが、それに限らず、特に表示基板及び表示方法、表示装置に関する。
【背景技術】
【0002】
拡張現実／仮想現実（ＶＲ／ＡＲ、Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ／Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）技術の日々進歩及び市場の急速な成長に伴い、ＶＲ／ＡＲ分野に適用されるディスプレイパネルも急速に小型化、高画素密度（ＰＰＩ、Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ）、高速応答及び高色域の方向へ発展しており、シリコン系有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）マイクロディスプレイパネルはその中の目立つ方向である。シリコン系ＯＬＥＤマイクロディスプレイ技術は遅れて始まるが、その小型化及び高ＰＰＩの利点に頼って、表示分野の新しい注目技術となっている。
【発明の概要】
【課題を解決するための手段】
【0003】
以下は本明細書に詳しく説明される主題の概要である。本概要は特許請求の範囲を制限するためのものではない。
【0004】
本開示の実施例は表示基板を提供し、表示領域と、表示領域を取り囲むオフセット領域とを備え、前記表示基板の位置する平面に垂直な方向において、前記表示基板は、シリコン系基板と、シリコン系基板に設置される発光構造層と、前記発光構造層の前記シリコン系基板から離れる側に設置されるパッケージ層とを備え、前記表示領域のシリコン系基板に第１画素駆動回路が集積され、前記オフセット領域のシリコン系基板に第２画素駆動回路が集積され、前記第１画素駆動回路は前記表示領域の発光構造層に接続され、少なくとも一部の前記第１画素駆動回路は、正常に表示するとき、前記第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成され、前記第２画素駆動回路は前記オフセット領域の発光構造層に接続され、少なくとも一部の前記第２画素駆動回路は、正常に表示するとき、前記第２画素駆動回路に電気的に接続される発光構造層に駆動信号を提供しないように構成される。
【0005】
いくつかの可能な実現方式では、すべての前記第１画素駆動回路は、いずれも前記第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成される。
【0006】
いくつかの可能な実現方式では、前記オフセット領域は左側オフセット領域、右側オフセット領域及び／又は上側オフセット領域及び下側オフセット領域を備え、前記左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数の差分は１０行を超えず、前記上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数の差分は１０行を超えない。
【0007】
いくつかの可能な実現方式では、前記左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数は同じであり、前記上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数は同じである。
【0008】
いくつかの可能な実現方式では、前記左側オフセット領域又は右側オフセット領域の画素ユニットの列数と前記表示領域の画素ユニットの列数との比率は１％以上であり、前記上側オフセット領域又は下側オフセット領域の画素ユニットの行数と表示領域の画素ユニットの行数との比率は１％以上である。
【0009】
いくつかの可能な実現方式では、前記表示基板は、前記パッケージ層の前記発光構造層から離れる側に設置されるカラーフィルム層を更に備え、前記表示領域及びオフセット領域のカラーフィルム層は、それぞれアレイ状に設置される第１色ユニット、第２色ユニット及び第３色ユニットを備える。
【0010】
いくつかの可能な実現方式では、前記表示基板はオフセット領域を少なくとも部分的に取り囲むダミー画素領域を更に備え、前記表示基板の位置する平面に垂直な方向において、前記ダミー画素領域は、シリコン系基板と、シリコン系基板に設置される発光構造層と、前記発光構造層の前記シリコン系基板から離れる側に設置されるパッケージ層とを備える。
【0011】
本開示の実施例は更に表示装置を提供し、上記いずれか１項に記載の表示基板を備え、ゲートドライバ、ソースドライバ及びタイミングコントローラを更に備え、前記ゲートドライバは、タイミングコントローラから出力されたゲート制御信号を受信し、走査信号を生成して走査線を介して表示基板における実際表示領域に伝送するように構成され、前記実際表示領域は前記表示基板における画素ユニットの画素欠点の位置及び数に基づいて調整し、前記ソースドライバは、タイミングコントローラから出力されたデータ電圧及びソース制御信号を受信し、対応のデータ電圧信号を生成してデータ線を介して表示基板における実際表示領域に出力するように構成され、前記タイミングコントローラは、外部から入力された赤緑青データ及びタイミング制御信号を受信し、赤緑青データ及びタイミング制御信号に基づいてデータ電圧及びソース制御信号を生成してソースドライバに出力し、ゲート駆動信号を生成してゲートドライバに出力するように構成される。
【0012】
いくつかの可能な実現方式では、前記実際表示領域が前記表示基板における画素ユニットの画素欠点の位置及び数に基づいて調整することは、
初期表示の時、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目の画素ユニットを駆動して表示させることと、
前記表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目の画素ユニットを駆動して表示させることと、
前記表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバが（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバが（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
初期表示の時、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目の画素ユニットを駆動して表示させることと、
前記表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目の画素ユニットを駆動して表示させることと、
前記表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバが（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、前記ゲートドライバ及びソースドライバが（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
【0013】
本開示の実施例は更に表示方法を提供し、表示領域の複数の画素ユニットに対して画素欠点の検出を行うことと、表示領域の一側縁部に近接する第１所定個数の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側へ移動するように調整することと、を含む。
【0014】
いくつかの可能な実現方式では、前記表示領域の一側縁部に近接する第１所定個数の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側へ移動するように調整することは、
初期表示の時、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目に調整することと、
前記表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目に調整することと、
前記表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目に調整することと、
前記表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目に調整することと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
初期表示の時、前記ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
前記表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目に調整することと、
前記表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目に調整することと、
前記表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目に調整することと、
前記表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目に調整することと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
【0015】
いくつかの可能な実現方式では、前記表示領域の複数の画素ユニットに対して画素欠点の検出を行うことは、前記表示領域の複数の画素ユニットをグループ分けすることと、複数のグループを駆動して順次発光させることと、各グループが発光するとき、該グループにおける画素ユニットが発光するかどうかによって、該グループに画素欠点が含まれるかどうか及び含まれる画素欠点の数を決定することと、を含む。
【0016】
図面の概要及び本開示の実施形態を閲覧して理解した後、他の態様を分かることができる。
【図面の簡単な説明】
【0017】
【発明を実施するための形態】
【0018】
本開示の目的、技術案及び利点をより明確にするために、以下に図面を参照しながら本開示の実施例を詳しく説明する。実施形態は複数の異なる形式で実施されてもよい。当業者が容易に理解できる事実は、本開示の趣旨及びその範囲を逸脱せずに、方式及び内容を様々な形式に変換することができることである。従って、本開示は下記実施形態に記載の内容のみに限定されると解釈されるべきではない。衝突しない限り、本開示の実施例及び実施例の特徴は互いに任意に組み合わせられることができる。
【0019】
図面において、明確にするために、各構成要素のサイズ、層の厚さ又は領域を拡大して示す場合がある。従って、本開示の実施形態は該サイズに限定されるとは限らず、図面における各部材の形状及びサイズは真の比率を反映しない。また、図面に理想的な例を模式的に示すが、本開示の実施形態は図面に示される形状又は数値に限定されるものではない。
【0020】
本明細書における「第１」、「第２」、「第３」等の序数用語は構成要素の混同を回避するために設定されたものであり、数の面で限定するためのものではない。
【0021】
本明細書において、便宜上、「中央部」、「上」、「下」、「前」、「後」、「鉛直」、「水平」、「頂」、「底」、「内」、「外」等の方位又は位置関係を示す言葉を使用して図面を参照しながら構成要素の位置関係を説明することは、本明細書を説明しやすくして説明を簡素化するためのものに過ぎず、指す装置又は素子が必ず特定の方位を有し、特定の方位で構成及び操作しなければならないことを指示又は暗示するものではなく、従って、本開示を制限するものと理解されるべきではない。構成要素の位置関係は各構成要素を説明する方向によって適切に変化する。従って、明細書に説明される言葉に限定されず、状況に応じて適切に取り替えることができる。
【0022】
本明細書において、特に明確に規定及び限定しない限り、用語の「取付」、「接続」、「連結」は広義的に理解されるべきである。例えば、固定接続、又は取り外し可能な接続、又は一体接続であってもよく、機械的接続、又は接続であってもよく、直接接続、又は中間素子による間接接続、又は２つの素子の内部の連通であってもよい。当業者であれば、具体的な状況に応じて上記用語の本開示における具体的な意味を理解することができる。
【0023】
本明細書において、トランジスタとは少なくともゲート電極、ドレイン電極及びソース電極の３つの端子を備える素子を指す。トランジスタはドレイン電極（ドレイン電極端子、ドレイン領域又はドレイン電極）とソース電極（ソース電極端子、ソース領域又はソース電極）との間にチャネル領域を有し、且つ電流はドレイン電極、チャネル領域及びソース電極を流れることができる。本明細書において、チャネル領域とは電流が主に流れる領域を指す。
【0024】
本明細書において、第１極がドレイン電極であり、第２極がソース電極であることであってもよく、又は、第１極がソース電極であり、第２極がドレイン電極であることであってもよい。極性が反対であるトランジスタを使用する場合又は回路動作中の電流方向が変化する場合等に、「ソース電極」及び「ドレイン電極」の機能は互いに交換される場合がある。従って、本明細書において、「ソース電極」及び「ドレイン電極」は互いに交換されることができる。
【0025】
本明細書において、「接続」は構成要素が、ある電気的作用を有する素子により一体に接続される状況を含む。「ある電気的作用を有する素子」は接続される構成要素間の電気信号の授受を行うことができる限り、特に制限しない。「ある電気的作用を有する素子」の例は電極及び配線のほか、更にトランジスタ等のスイッチング素子、抵抗器、インダクタ、コンデンサ、他の様々な機能を持つ素子等を含む。
【0026】
本明細書において、「平行」とは２つの直線がなす角度が－１０°以上且つ１０°以下の状態を指し、従って、該角度が－５°以上且つ５°以下の状態も含む。また、「垂直」とは２つの直線がなす角度が８０°以上且つ１００°以下の状態を指し、従って、８５°以上且つ９５°以下の角度の状態も含む。
【0027】
本明細書において、「フィルム」及び「層」は互いに交換されることができる。例えば、「導電層」を「導電フィルム」に置換できる場合がある。それと同様に、「絶縁フィルム」を「絶縁層」に置換できる場合がある。
【0028】
シリコン系ＯＬＥＤマイクロディスプレイの製造過程において、パッケージ、表面実装等のプロセスにより表示モジュールのある辺の表示エリアの一部の画素が破損され、更に表示時に実際に表示する画素点数が予め設計された画素点数より少ないことをもたらす場合がある。
【0029】
本開示の少なくとも１つの実施例は表示基板を提供し、該表示基板は表示領域と、表示領域を取り囲むオフセット領域とを備え、表示基板の位置する平面に垂直な方向において、表示基板はシリコン系基板と、シリコン系基板に設置される発光構造層と、発光構造層のシリコン系基板から離れる側に設置されるパッケージ層とを備え、表示領域のシリコン系基板に第１画素駆動回路が集積され、オフセット領域のシリコン系基板に第２画素駆動回路が集積され、第１画素駆動回路は表示領域の発光構造層に接続され、少なくとも一部の第１画素駆動回路は正常に表示するとき、第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成され、第２画素駆動回路はオフセット領域の発光構造層に接続され、少なくとも一部の第２画素駆動回路は正常に表示するとき、第２画素駆動回路に電気的に接続される発光構造層に駆動信号を提供しないように構成される。
【0030】
本開示のいくつかの実施例は上記表示基板に対応する表示装置及び表示方法を更に提供する。
【0031】
本開示の上記実施例に係る表示基板によれば、オフセット領域を設置することにより、パッケージ、表面実装等のプロセスにより表示モジュールのある縁部の表示領域の一部の画素ユニットが破損される場合、実際表示領域の位置がオフセット領域へ移動するように調整して、パッケージ・表面実装により破損された画素ユニットを避けることができ、それにより実際に表示する画素点数が予め設計された画素点数に一致するように確保する。
【0032】
図１は本開示の表示基板の構造模式図である。図１に示すように、本実施例では、該表示基板は表示領域１００と、表示領域１００を取り囲むオフセット領域２００とを備え、表示基板の位置する平面に垂直な方向において、表示基板は、シリコン系基板と、シリコン系基板に設置される発光構造層と、発光構造層のシリコン系基板から離れる側に設置されるパッケージ層とを備え、表示領域のシリコン系基板に第１画素駆動回路が集積され、オフセット領域のシリコン系基板に第２画素駆動回路が集積され、第１画素駆動回路は表示領域の発光構造層に接続され、少なくとも一部の第１画素駆動回路は、正常に表示するとき、第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成され、第２画素駆動回路はオフセット領域の発光構造層に接続され、少なくとも一部の第２画素駆動回路は、正常に表示するとき、第２画素駆動回路に電気的に接続される発光構造層に駆動信号を提供しないように構成される。
【0033】
１つの例示的な実施例では、すべての第１画素駆動回路は、いずれも第１画素駆動回路に電気的に接続される発光構造層に駆動信号を提供するように構成される。
【0034】
１つの例示的な実施例では、図１に示すように、表示基板はオフセット領域２００を少なくとも部分的に取り囲むダミー画素領域３００を更に備えてもよく、表示基板の位置する平面に垂直な方向において、ダミー画素領域３００は、シリコン系基板と、シリコン系基板に設置される発光構造層と、前記発光構造層のシリコン系基板から離れる側に設置されるパッケージ層とを備えてもよい。
【0035】
１つの例示的な実施例では、図１に示すように、表示基板はダミー画素領域３００を取り囲む陰極リング４００を更に備えてもよく、表示基板の位置する平面に垂直な方向において、陰極リング４００はシリコン系基板に設置される給電電極層と、給電電極層のシリコン系基板から離れる側に設置される反射層と、反射層の給電電極層から離れる側に設置される陽極層と、陽極層の反射層から離れる側に設置される陰極層とを備えてもよい。
【0036】
１つの例示的な実施例では、図１に示すように、表示領域１００は複数の第１画素ユニット１０１を備え、オフセット領域２００は複数の第２画素ユニット２０１を備え、第２画素ユニット２０１は第１画素ユニット１０１の予備画素ユニットとして構成される。
【0037】
１つの例示的な実施例では、該表示基板はシリコン系ＯＬＥＤマイクロディスプレイ基板又は他のいかなるタイプの表示基板であってもよい。シリコン系ＯＬＥＤマイクロディスプレイ基板は単結晶シリコンウエハをアクティブ駆動バックプレートとして用い、高ＰＰＩ、高度に集積され、体積が小さく、持ちやすく、耐震性が高く、超低消費電力等の優れた特性を有する。
【0038】
１つの例示的な実施例では、オフセット領域２００は左側オフセット領域、右側オフセット領域、上側オフセット領域及び下側オフセット領域のうちのいずれか１つ又は複数を含んでもよく、左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数の差分は１０行を超えず、上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数の差分は１０行を超えない。
【0039】
１つの例示的な実施例では、左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数は同じであってもよい。
【0040】
図２に示すように、表示領域１００の左側縁部に近接する第１画素ユニット１０１には第２所定比率を超える画素欠点１０２が含まれる場合、ソースドライバから出力された画素列が右側へ移動するように調整し、即ち実際表示領域は右へ移動する。同様に、表示領域１００の右側縁部に近接する第１画素ユニット１０１には第２所定比率を超える画素欠点１０２が含まれる場合、ソースドライバから出力された画素列が左側へ移動するように調整し、即ち実際表示領域は左へ移動する。
【0041】
１つの例示的な実施例では、左側オフセット領域の第２画素ユニットの列数と表示領域の第１画素ユニットの列数との比率は１％以上であり、右側オフセット領域の第２画素ユニットの列数と表示領域の第１画素ユニットの列数との比率は１％以上である。例示的に、表示領域に１９２０行＊１０８０列の第１画素ユニットが含まれる場合、左側オフセット領域に含まれる第２画素ユニットの列数は０列～１６列であり、右側オフセット領域に含まれる第２画素ユニットの列数は０列～１６列である。合理的な数の第２画素ユニットを設置することにより、表示基板の実際表示空間が浪費されないようにするとともに、一定の候補表示空間を保持させ、所定表示領域の第１画素ユニットの縁部が破損される場合に使用に備える。
【0042】
１つの例示的な実施例では、上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数は同じであってもよい。
【0043】
図３に示すように、表示領域１００の下側縁部に近接する第１画素ユニット１０１には第２所定比率を超える画素欠点１０２が含まれる場合、ゲートドライバから出力された画素行が上側へ移動するように調整し、即ち実際表示領域は上へ移動する。同様に、表示領域１００の上側縁部に近接する第１画素ユニット１０１には第２所定比率を超える画素欠点１０２が含まれる場合、ゲートドライバから出力された画素行が下側へ移動するように調整し、即ち実際表示領域は下へ移動する。
【0044】
１つの例示的な実施例では、上側オフセット領域の第２画素ユニットの行数と表示領域の第１画素ユニットの行数との比率は１％以上であり、下側オフセット領域の第２画素ユニットの行数と表示領域の第１画素ユニットの行数との比率は１％以上である。例示的に、表示領域に１９２０行＊１０８０列の第１画素ユニットが含まれる場合、上側オフセット領域に含まれる第２画素ユニットの行数は０行～１６行であり、下側オフセット領域に含まれる第２画素ユニットの行数は０行～１６行である。合理的な数の第２画素ユニットを設置することにより、表示基板の実際表示空間が浪費されないようにするとともに、一定の候補表示空間を保持させ、所定表示領域の第１画素ユニットの縁部が破損される場合に使用に備える。
【0045】
本実施例では、図４に示すように、表示基板に垂直な平面において、表示基板の表示領域１００及びオフセット領域２００は、それぞれシリコン系基板１０と、シリコン系基板１０に設置される発光構造層２０と、発光構造層２０に設置されるパッケージ層４０と、パッケージ層４０に設置されるカラーフィルム層５０とを備える。表示基板の表示領域１００及びオフセット領域２００のシリコン系基板１０には、駆動信号を生成するための画素駆動回路、ゲート駆動信号を生成するためのゲート駆動回路、及びデータ信号を生成するためのデータ駆動回路が集積される。発光構造層２０は、シリコン系基板１０に積層される反射層、陽極層、有機発光層及び陰極層を備え、反射層は陰極層とマイクロキャビティ構造を構成することに用いられ、有機発光層から直接射出された光と反射層により反射された光とを互いに干渉させ、射出光の色域を向上させ、射出光の輝度を強化する。例示的な実施形態では、発光構造層２０は更に画素定義層又は平坦層等の構造フィルム層を備えてもよい。パッケージ層４０が発光構造層２０を包むことは、パッケージ層４０が発光構造層２０のシリコン系基板１０から離れる側の上面に設置され、及び発光構造層２０のすべての側面に設置され、パッケージ層４０とシリコン系基板１０により密閉されたチャンバーが構成され、発光構造層２０が該密閉されたチャンバー内に設置されることを意味する。シリコン系基板１０に平行する平面及びシリコン系基板１０に垂直な平面において、パッケージ層４０のシリコン系基板１０での正投影は、発光構造層２０のシリコン系基板１０での正投影を含む。
【0046】
１つの例示的な実施例では、表示領域１００及びオフセット領域２００のカラーフィルム層５０は、それぞれアレイ状に設置される第１色ユニット５３、第２色ユニット５４及び第３色ユニット５５を備え、第１色ユニット５３、第２色ユニット５４及び第３色ユニット５５は、それぞれ赤（Ｒ）色カラーフィルタユニット（ＣＦ、Ｃｏｌｏｒ Ｆｉｌｔｅｒ）、緑（Ｇ）色カラーフィルタユニット及び青（Ｂ）色カラーフィルタユニットのうちの１つであってもよい。いくつかの可能な実現方式では、カラーフィルム層５０における色ユニットは互いにオーバーラップしてブラックマトリックスとされてもよく、又は色ユニットの間にブラックマトリックスを設置する。本開示は白色光＋カラーフィルムの方式を用いて、２０００より大きな高解像度を実現することができ、ＶＲ／ＡＲニーズを満足することができる。
【0047】
１つの例示的な実施例では、有機発光層３３のうちの少なくとも１層は全面的に設置されてもよく、又は独立して各画素領域に応じて設置されてもよく、各画素領域における各色の発光層が積層されて白色光を発することができればよい。
【0048】
１つの例示的な実施例では、有機発光層３３は、赤、緑、青の３つの色の発光層がそれぞれアレイ状に配置されるものであってもよく、各画素領域から独立して赤色光、青色光、緑色光を発する。
【0049】
１つの例示的な実施例では、ダミー画素領域３００がカラーフィルム構造を備えず、例えば基板におけるある側のオフセット領域２００における表示ユニットが使用されていない場合、オフセット領域２００における表示ユニットの上方のカラーフィルム層はダミーカラーフィルムとして、カラーフィルム層の製造時の露光・現像の不均一による不均一問題を緩和することができる。
【0050】
１つの例示的な実施例では、ダミー画素領域３００はカラーフィルム構造を備えてもよく、表示領域におけるカラーフィルム層の設置方式と同じであってもよく、本実施例では詳細な説明は省略する。
【0051】
１つの例示的な実施例では、陰極リング４００の上方にカラーフィルム層が設置されてもよく、該領域のカラーフィルム層は外周領域に延在してもよい。
【0052】
１つの例示的な実施例では、表示基板は更にカバープレート７０を備えてもよく、カバープレート７０はカラーフィルム層５０の上方に設置され、カラーフィルム層５０への保護機能を実現することができる。例示的な実施形態では、カバープレート７０はシーラントによりシリコン系基板１０に接続され、シーラントはシリコン系基板１０とカバープレート７０との間に設置され、水蒸気と酸素の侵入を阻止するために保障を提供することができ、シリコン系ＯＬＥＤ表示基板の耐用年数を大幅に延ばす。他の例示的な実施形態では、シーラントはカバープレート７０の側面に設置されてもよく、カバープレート７０の周りの側面とシリコン系基板１０との間がシーラントにより密封され、シーラントのシリコン系基板１０から離れる側の端面は、カバープレート７０のシリコン系基板１０に隣接する側の表面とカバープレート７０のシリコン系基板１０から離れる側の表面との間に位置し、これにより、密封効果を確保することができるだけではなく、シーラントがカバープレート７０より高いことによる表示基板の厚さの増加を防止することもできる。例示的な実施形態では、カバープレート７０は表示領域１００に設置され、位置合わせ及び密封を良く実現し、切断過程におけるカバープレート７０の割れを回避することができる。
【0053】
１つの例示的な実施例では、表示基板は更に保護層６０を備えてもよく、保護層６０はカラーフィルム層５０とカバープレート７０との間に設置され、保護層６０はカラーフィルム層５０を被覆する。例示的な実施形態では、保護層６０はＳｉＣ又はＳｉＣＮｘを用いてもよく、ＳｉＣ又はＳｉＣＮｘが無機特性を有する傾向があるため、カラーフィルム層５０を保護することができ、カラーフィルム層５０の劣化損傷を減少させ、耐用年数を延ばす一方、平坦表面を形成することができ、後続のカバープレートの貼合プロセスにおける接着剤のレベリングを容易にし、カバープレートの貼合品質を向上させる。
【0054】
図５は本開示のシリコン系基板の回路原理の模式図である。シリコン系基板１０は表示領域１００（ＡＡエリア）及びオフセット領域２００に位置する複数の表示ユニットと、外周領域に位置する制御回路とを備え、表示領域１００における複数の表示ユニットは規則的に配置され、複数の表示行及び複数の表示列を形成し、各表示ユニットは画素駆動回路１０３と、画素駆動回路１０３に接続される発光デバイス１０４とを備え、画素駆動回路１０３は少なくとも駆動トランジスタを備える。制御回路は少なくとも複数の電圧制御回路１１０を備え、各電圧制御回路１１０は複数の画素駆動回路１０３に接続される。例えば、１つの電圧制御回路１１０は１つの表示行における画素駆動回路１０３に接続され、該表示行の画素駆動回路１０３における駆動トランジスタの第１極は共同で該電圧制御回路１１０に接続され、各駆動トランジスタの第２極はこの表示ユニットの発光デバイス１０４の陽極に接続され、発光デバイス１０４の陰極は第２電源信号ＶＳＳの入力端子に接続される。電圧制御回路１１０はそれぞれ第１電源信号ＶＤＤの入力端子、初期化信号Ｖｉｎｉｔの入力端子、リセット制御信号ＲＥの入力端子及び発光制御信号ＥＭの入力端子に接続され、電圧制御回路１１０は、リセット制御信号ＲＥに応答して、初期化信号Ｖｉｎｉｔを駆動トランジスタの第１極に出力して、対応の発光デバイス１０４をリセットするように制御するように構成される。電圧制御回路１１０は更に、発光制御信号ＥＭに応答して、第１電源信号ＶＤＤを駆動トランジスタの第１極に出力して、発光デバイス１０４を駆動して発光させるように構成される。１つの表示行における画素駆動回路１０３は共同で電圧制御回路１１０に接続されることにより、表示領域１００における各画素駆動回路１０３の構造を簡素化し、表示領域１００における画素駆動回路１０３の占有面積を低減することができ、これにより、より多くの画素駆動回路１０３及び発光デバイス１０４を表示領域１００に設置し、高ＰＰＩ表示を実現する。電圧制御回路１１０は、リセット制御信号ＲＥの制御によって初期化信号Ｖｉｎｉｔを駆動トランジスタの第１極に出力し、対応の発光デバイス１０４をリセットするように制御し、前のフレームが発光する際に発光デバイス１０４に印加した電圧の次のフレームによる発光への影響を回避することができ、残影現象を改善することができる。
【0055】
例示的な実施形態では、３つの異なる色の表示ユニットにより１つの画素ユニットが構成され（該画素ユニットは第１画素ユニットであってもよく、又は第２画素ユニットであってもよい）、３つの表示ユニットはそれぞれ赤色表示ユニット、緑色表示ユニット及び青色表示ユニットであってもよい。いくつかの可能な実現方式では、１つの画素ユニットは４つ、５つまたはより多くの表示ユニットを備えてもよく、実際の応用環境に応じて設計して決定されてもよく、ここで制限しない。いくつかの可能な実現方式では、１つの電圧制御回路１１０は、同一の表示行における２つの隣接する表示ユニットの画素駆動回路１０３に接続されてもよく、又は同一の表示行における３つまたはより多くの表示ユニットの画素駆動回路１０３に接続されてもよく、ここで制限しない。
【0056】
図６は本開示の電圧制御回路及び画素駆動回路の回路実現の模式図である。図６に示すように、発光デバイスはＯＬＥＤを備えてもよく、ＯＬＥＤの陽極は駆動トランジスタＭ０の第２極Ｄに接続され、ＯＬＥＤの陰極は第２電源信号ＶＳＳの入力端子に接続され、第２電源信号ＶＳＳの電圧は一般的に負電圧又は接地電圧ＶＧＮＤ（一般的に０Ｖである）であり、初期化信号Ｖｉｎｉｔの電圧は接地電圧ＶＧＮＤとして設定されてもよい。例示的な実施形態では、ＯＬＥＤはＭｉｃｒｏ－ＯＬＥＤ又はＭｉｎｉ－ＯＬＥＤであってもよく、高ＰＰＩ表示を実現することに役立つ。
【0057】
例示的な実施形態では、電圧制御回路１１０は１つの表示行における２つの画素駆動回路１０３に接続され、画素駆動回路１０３は駆動トランジスタＭ０、第３トランジスタＭ３、第４トランジスタＭ４及び蓄電コンデンサＣｓｔを備え、電圧制御回路１１０は第１トランジスタＭ１及び第２トランジスタＭ２を備える。駆動トランジスタＭ０、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４は、いずれもシリコン系基板に製造された金属酸化物半導体電界効果トランジスタ（ＭＯＳ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
【0058】
第１トランジスタＭ１の制御電極はリセット制御信号ＲＥの入力端子に接続され、リセット制御信号ＲＥを受信することに用いられ、第１トランジスタＭ１の第１極は初期化信号Ｖｉｎｉｔの入力端子に接続され、初期化信号Ｖｉｎｉｔを受信することに用いられ、第１トランジスタＭ１の第２極はそれぞれ対応の駆動トランジスタＭ０の第１極Ｓ及び第２トランジスタＭ２の第２極に接続される。第２トランジスタＭ２の制御電極は発光制御信号ＥＭの入力端子に接続され、発光制御信号ＥＭを受信することに用いられ、第２トランジスタＭ２の第１極は第１電源信号ＶＤＤの入力端子に接続され、第１電源信号ＶＤＤを受信することに用いられ、第２トランジスタＭ２の第２極はそれぞれ対応の駆動トランジスタＭ０の第１極Ｓ及び第１トランジスタＭ１の第２極に接続される。例示的な実施形態では、第１トランジスタＭ１及び第２トランジスタＭ２のタイプは異なってもよく、例えば、第１トランジスタＭ１はＮ型トランジスタであり、第２トランジスタＭ２はＰ型トランジスタであり、又は、第１トランジスタＭ１はＰ型トランジスタであり、第２トランジスタＭ２はＮ型トランジスタである。いくつかの可能な実現方式では、第１トランジスタＭ１及び第２トランジスタＭ２のタイプは同じであってもよく、実際の応用環境に応じて設計して決定されてもよく、ここで制限しない。
【0059】
画素駆動回路１０３は駆動トランジスタＭ０、第３トランジスタＭ３、第４トランジスタＭ４及び蓄電コンデンサＣｓｔを備える。駆動トランジスタＭ０の制御電極Ｇ、駆動トランジスタＭ０の第１極Ｓは第１トランジスタＭ１の第２極及び第２トランジスタＭ２の第２極に接続され、駆動トランジスタＭ０の第２極ＤはＯＬＥＤの陽極に接続される。第３トランジスタＭ３の制御電極は第１制御電極走査信号Ｓ１の入力端子に接続され、第１制御電極走査信号Ｓ１を受信することに用いられ、第３トランジスタＭ３の第１極はデータ信号ＤＡの入力端子に接続され、データ信号ＤＡを受信することに用いられ、第３トランジスタＭ３の第２極は駆動トランジスタＭ０の制御電極Ｇに接続される。第４トランジスタＭ４の制御電極は第２制御電極走査信号Ｓ２の入力端子に接続され、第２制御電極走査信号Ｓ２を受信することに用いられ、第４トランジスタＭ４の第１極はデータ信号ＤＡの入力端子に接続され、データ信号ＤＡを受信することに用いられ、第４トランジスタＭ４の第２極は駆動トランジスタＭ０の制御電極Ｇに接続される。蓄電コンデンサＣｓｔの第１端子は駆動トランジスタＭ０の制御電極Ｇに接続され、蓄電コンデンサＣｓｔの第２端子は接地端子ＧＮＤに接続される。例示的な実施形態では、駆動トランジスタＭ０はＮ型トランジスタであってもよく、第３トランジスタＭ３及び第４トランジスタＭ４のタイプは異なってもよく、例えば、第３トランジスタＭ３はＮ型トランジスタであり、第４トランジスタＭ４はＰ型トランジスタである。データ信号ＤＡの電圧が高グレースケールに対応する電圧である場合、Ｐ型の第４トランジスタＭ４をオンにすることによりデータ信号ＤＡを駆動トランジスタＭ０の制御電極Ｇに伝送し、データ信号ＤＡの電圧が例えばＮ型の第３トランジスタＭ３の閾値電圧から影響を受けることを回避することができる。データ信号ＤＡの電圧が低グレースケールに対応する電圧である場合、Ｎ型の第３トランジスタＭ３をオンにすることによりデータ信号ＤＡを駆動トランジスタＭ０の制御電極Ｇに伝送し、データ信号ＤＡの電圧がＰ型の第４トランジスタＭ４の閾値電圧から影響を受けることを回避することができる。そうすると、駆動トランジスタＭ０の制御電極Ｇに入力された電圧範囲を広げることができる。いくつかの可能な実現方式では、第３トランジスタＭ３及び第４トランジスタＭ４のタイプについて、第３トランジスタＭ３はＰ型トランジスタであってもよく、第４トランジスタＭ４はＮ型トランジスタであってもよい。いくつかの可能な実現方式では、画素駆動回路は３Ｔ１Ｃ、５Ｔ１Ｃ又は７Ｔ１Ｃ回路構造であってもよく、又は内部補償又は外部補償機能を有する回路構造であってもよく、本開示はこれを制限しない。
【0060】
以下、表示基板の製造過程の例によって表示基板の構造について説明する。本開示の所謂「パターニングプロセス」はフィルム層の堆積、フォトレジストのコーティング、マスクの露光、現像、エッチング及びフォトレジストの剥離処理を含む。堆積はスパッタリング、蒸着及び化学気相堆積のうちのいずれか１つ又は複数を用いてもよく、コーティングはスプレー及びスピンコートのうちのいずれか１つ又は複数を用いてもよく、エッチングはドライエッチング及びウェットエッチングのうちのいずれか１つ又は複数を用いてもよい。「薄膜」とはある材料を基板に堆積又はコーティングプロセスにより製造した１層の薄膜を指す。製造過程全体において該「薄膜」がパターニングプロセスを行う必要がない場合、該「薄膜」は更に「層」と称されてもよい。製造過程全体において該「薄膜」がパターニングプロセスを行う必要がある場合、パターニングプロセスの前に「薄膜」と称され、パターニングプロセスの後で「層」と称される。パターニングプロセスを経た後の「層」には少なくとも１つの「パターン」が含まれる。本開示で言われる「ＡとＢが同一層に設置される」とは、ＡとＢが同一のパターニングプロセスにより同時に形成されることを意味する。本開示で言われる「Ａの正投影がＢの正投影を含む」とは、Ｂの正投影がＡの正投影範囲内に位置し、又はＡの正投影がＢの正投影を被覆することを意味する。
【0061】
（１）シリコン系基板１０を製造し、図７に示すように、シリコン系基板１０は表示領域１００と、表示領域１００を取り囲む外周領域とを備え、外周領域はオフセット領域２００、ダミー画素領域３００及び陰極リング４００を備え、表示領域１００及びオフセット領域２００のシリコン系基板１０にいずれも画素駆動回路が集積され、陰極リング４００のシリコン系基板１０に給電回路が集積される。例示的な説明として、図７には表示領域１００の３つの表示ユニット、即ち第１最優先表示ユニット、第２最優先表示ユニット及び第３最優先表示ユニットを示し、オフセット領域２００の３つの表示ユニット、即ち第１候補表示ユニット、第２候補表示ユニット及び第３候補表示ユニットを示し、画素駆動回路に含まれる駆動トランジスタ１１を示し、陰極リング４００の給電電極４０１を示す。例示的な実施形態では、表示領域１００及びオフセット領域２００の駆動薄膜トランジスタはそれぞれ活性層、ゲート電極、ソース電極、ドレイン電極及びゲート接続電極を備え、ソース電極及びドレイン電極はそれぞれ導電性ピラーによって活性層に接続され、ゲート接続電極は導電性ピラーによってゲート電極に接続される。シリコン系基板１０の製造は成熟したＣＭＯＳ集積回路プロセスを用いてもよく、本開示はこれを制限しない。製造が完了した後、シリコン系基板１０の表面には表示領域１００のソース電極、ドレイン電極及びゲート接続電極、オフセット領域２００のソース電極、ドレイン電極及びゲート接続電極、陰極リング４００の給電電極４０１が露出する。
【0062】
（２）シリコン系基板１０に第１絶縁薄膜を堆積し、パターニングプロセスにより第１絶縁薄膜をパターニングして、シリコン系基板１０を被覆する第１絶縁層１２のパターンを形成し、表示領域１００及びオフセット領域２００の第１絶縁層１２にそれぞれ複数の第１ビアを形成し、陰極リング４００の第１絶縁層１２に少なくとも１つの第２ビアを形成し、複数の第１ビアがそれぞれ各表示ユニットのドレイン電極を露出させ、第２ビアが給電電極４０１を露出させる。その後、図８に示すように、第１絶縁層１２における第１ビア及び第２ビア内に複数の第１導電性ピラー１３を形成し、第１ビアにおける第１導電性ピラー１３はその位置する表示ユニットのドレイン電極に接続され、第２ビアにおける第１導電性ピラー１３は陰極リング４００の給電電極４０１に接続される。例示的な実施形態では、第１導電性ピラー１３は金属材料により製造されてもよく、充填処理により第１導電性ピラー１３を形成した後、更に研磨処理することができ、研磨プロセスにより第１絶縁層１２及び第１導電性ピラー１３の表面を腐食して摩擦して、第１絶縁層１２及び第１導電性ピラー１３の一部の厚さを除去し、第１絶縁層１２及び第１導電性ピラー１３に面一の表面を形成させる。いくつかの可能な実現方式では、第１導電性ピラー１３は金属タングステン（Ｗ）を用いてもよく、タングステン金属で充填されるビアはタングステンビア（Ｗ－ｖｉａ）と称される。第１絶縁層１２の厚さが比較的大きい場合、タングステンビアを用いることにより導電通路の安定性を確保することができる。タングステンビアの製造プロセスが成熟したため、得られた第１絶縁層１２の表面平坦度が高く、接触抵抗の低減に役立つ。タングステンビアはシリコン系基板１０と反射層との接続に適用されるだけではなく、反射層と陽極層との接続及び他の配線層間の接続にも適用される。
【0063】
（３）図９に示すように、上記構造が形成されるシリコン系基板１０に第１金属薄膜を堆積し、パターニングプロセスにより第１金属薄膜をパターニングし、第１絶縁層１２に反射層のパターンを形成し、反射層は表示領域１００、オフセット領域２００、ダミー画素領域３００及び陰極リング４００内に設置される複数の反射電極１４を備え、各表示ユニットにおいて、反射電極１４は第１導電性ピラー１３によってドレイン電極に接続され、陰極リング４００において、反射電極１４は第１導電性ピラー１３によって給電電極４０１に接続される。例示的な実施形態では、各表示ユニットの反射電極１４は後続形成される陰極とマイクロキャビティ構造を構成することに用いられ、反射電極の高反射効果を利用して、有機発光層から直接射出された光と反射電極により反射された光とを互いに干渉させ、射出光の色域を向上させ、射出光の輝度を強化する。
【0064】
（４）上記構造が形成されるシリコン系基板１０に第２絶縁薄膜を堆積し、パターニングプロセスにより第２絶縁薄膜をパターニングして、シリコン系基板１０を被覆する第２絶縁層１５のパターンを形成し、表示領域１００及びオフセット領域２００の第２絶縁層１５にそれぞれ複数の第３ビアを形成し、ダミー画素領域３００の第２絶縁層１５に複数の第４ビアを形成し、陰極リング４００の第２絶縁層１５に少なくとも１つの第５ビアを形成し、複数の第３ビアがそれぞれ各表示ユニットの反射電極１４を露出させ、複数の第４ビアがそれぞれ各ダミー画素領域３００の反射電極１４を露出させ、第５ビアが陰極リング４００の反射電極１４を露出させる。その後、図１０に示すように、第２絶縁層１５における第３ビア、第４ビア及び第５ビア内に複数の第２導電性ピラー１６を形成し、第３ビアにおける第２導電性ピラー１６はその位置する表示ユニットの反射電極１４に接続され、第４ビアにおける第２導電性ピラー１６はダミー画素領域３００の反射電極１４に接続され、第５ビアにおける第２導電性ピラー１６は陰極リング４００の反射電極１４に接続される。例示的な実施形態では、第２導電性ピラー１６は金属材料により製造されてもよく、充填処理により第２導電性ピラー１６を形成した後、更に研磨処理することができ、研磨プロセスにより第２絶縁層１５及び第２導電性ピラー１６の表面を腐食して摩擦して、第２絶縁層１５及び第２導電性ピラー１６の一部の厚さを除去し、第２絶縁層１５及び第２導電性ピラー１６に面一の表面を形成させる。いくつかの可能な実現方式では、第２導電性ピラー１６は金属タングステン（Ｗ）を用いてもよい。
【0065】
（５）図１１に示すように、上記構造が形成されるシリコン系基板１０に透明導電薄膜を堆積し、パターニングプロセスにより透明導電薄膜をパターニングし、表示領域１００、オフセット領域２００、ダミー画素領域３００及び陰極リング４００の第２絶縁層１５にそれぞれ陽極層のパターンを形成し、陽極層は表示領域１００、オフセット領域２００、ダミー画素領域３００及び陰極リング４００に設置される複数の陽極３１を備え、陽極３１は第２導電性ピラー１６によって反射電極１４に接続される。本開示では、陽極３１は第２導電性ピラー１６によって反射電極１４に接続され、反射電極１４は第１導電性ピラー１３によって駆動薄膜トランジスタ１１のドレイン電極に接続され、そうすると、画素駆動回路の提供する電気信号は反射電極１４を介して陽極３１に伝送され、反射電極１４は画素駆動回路と陽極との間の導電通路を形成する一方、マイクロキャビティ構造を形成し、画素駆動回路の発光デバイスに対する制御に役立つだけではなく、表示基板の構造をよりコンパクトにし、シリコン系ＯＬＥＤ表示装置の小型化にも役立つ。
【0066】
（６）上記構造が形成されるシリコン系基板１０に画素定義薄膜をコーティングし、マスク、露光、現像プロセスにより表示領域１００、オフセット領域２００、ダミー画素領域３００及び陰極リング４００に画素定義層（ＰＤＬ）３２のパターンを形成し、各表示ユニットにおいて、画素定義層３２に画素開口が開設され、画素開口が陽極３１の表面を露出させる。その後、図１２に示すように、表示領域１００、オフセット領域２００及びダミー画素領域３００に有機発光層３３及び陰極３４を順次形成し、各表示ユニットにおいて、有機発光層３３はその位置する表示ユニットの陽極３１に接続され、面状の陰極３４は各表示ユニットの有機発光層３３に接続され、陰極リング４００に陰極３４を形成し、陰極リング４００の陰極３４は画素開口によって陽極３１に接続される。例示的な実施形態では、陰極３４は半透過半反射電極であり、上記形成される反射電極１４とマイクロキャビティ構造を構成する。
【0067】
上記製造過程において、第１絶縁薄膜及び第２絶縁薄膜はシリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）又は酸窒化ケイ素（ＳｉＯＮ）を用いてもよく、単層構造であってもよく、又は多層複合構造であってもよい。第１金属薄膜は金属材料、例えば銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）等を用いてもよく、又は金属からなる合金材料、例えばアルミニウムネオジム合金（ＡｌＮｄ）又はモリブデンニオブ合金（ＭｏＮｂ）等を用いてもよく、合金材料は単層構造であってもよく、又は多層複合構造例えばＭｏ／Ｃｕ／Ｍｏの複合構造であってもよい。透明導電薄膜は酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）、又はＩＴＯ／Ａｇ／ＩＴＯの複合構造を用いてもよく、画素定義層はポリイミド、アクリル又はポリエチレンテレフタレート等を用いてもよい。
【0068】
（７）図１３に示すように、上記構造が形成されるシリコン系基板１０において、表示領域１００、オフセット領域２００、ダミー画素領域３００及び陰極リング４００にパッケージ層のパターンを形成し、パッケージ層４０は薄膜パッケージ構造である。
【0069】
（８）図１４に示すように、上記構造が形成されるシリコン系基板１０において、表示領域１００、オフセット領域２００、ダミー画素領域３００及び陰極リング４００にカラーフィルム層５０のパターンを形成し、表示領域１００及びオフセット領域２００のカラーフィルム層５０は、互いに間隔を置いて設置され又は互いにオーバーラップして設置される第１色ユニット５３、第２色ユニット５４及び第３色ユニット５５を備え、ダミー画素領域３００及び陰極リング４００のカラーフィルム層５０は、パッケージ層において下から上まで順次積層設置される第１色ユニット５３及び第２色ユニット５４を備える。例示的な実施形態では、第１色ユニットは緑色ユニットＧであってもよく、第２色ユニットは赤色ユニットＲであってもよく、第３色ユニットは青色ユニットＢであってもよい。いくつかの可能な実現方式では、カラーフィルム層５０の製造過程は、まず青色ユニットＢを形成し、次に赤色ユニットＲを形成し、それから緑色ユニットＧを形成することを含む。青色カラーフィルムの接着性が比較的大きく、青色ユニットＢを先に形成することによりカラーフィルム層５０が陰極から剥離する可能性を低下させることができる。赤色ユニットＲの接着性が比較的小さいが、流動性が高いため、赤色ユニットＲの形成過程において、青色ユニットＢ及び赤色ユニットＲの陰極から離れる側の表面の気泡数を減少させることができ、それにより青色ユニットＢ及び赤色ユニットＲの両方のオーバーラップ位置での膜厚の均一性を向上させることができる。緑色ユニットＧの基材と赤色ユニットＲの基材がほぼ同じであるため、緑色ユニットＧと赤色ユニットＲとの間の接着力が比較的大きく、カラーフィルム層５０が陰極から剥離する可能性を低下させることができる。いくつかの可能な実現方式では、カラーフィルム層５０は他の色ユニット、例えば白色又は黄色のもの等を備えてもよい。
【0070】
後続のプロセスにおいて、密封プロセスを用いてカバープレート７０を形成し、カバープレート７０とシリコン系基板１０はシーラントにより固定される。シリコン系基板１０、カバープレート７０及びシーラントは密閉された空間を形成するため、水蒸気と酸素を阻止する保障を提供し、シリコン系ＯＬＥＤ表示基板の耐用年数を大幅に延ばす。その後、形成された表示マザーボードを切断して、独立した表示基板を形成する。
【0071】
図１５は本開示の有機発光層の構造模式図である。図１５に示すように、本開示の有機発光層の構造は、陽極と陰極との間に順次積層される第１発光サブ層３３１、第１電荷発生層３３２、第２発光サブ層３３３、第２電荷発生層３３４及び第３発光サブ層３３５を備える。第１発光サブ層３３１は第１色光を射出するように設定され、順次積層される第１正孔輸送層（ＨＴＬ）３３１１、第１発光材料層（ＥＭＬ）３３１２及び第１電子輸送層（ＥＴＬ）３３１３を備える。第２発光サブ層３３３は第２色光を射出するように設定され、順次積層される第２正孔輸送層３３３１、第２発光材料層３３３２及び第２電子輸送層３３３３を備える。第３発光サブ層３３５は第３色光を射出するように設定され、順次積層される第３正孔輸送層３３５１、第３発光材料層３３５２及び第３電子輸送層３３５３を備える。第１電荷発生層３３２は第１発光サブ層３３１と第２発光サブ層３３３との間に設置され、２つの発光サブ層を直列接続してキャリアの伝達を実現することに用いられる。第２電荷発生層３３４は第２発光サブ層３３３と第３発光サブ層３３５との間に設置され、２つの発光サブ層を直列接続してキャリアの伝達を実現することに用いられる。本開示の有機発光層は第１色光を射出する第１発光材料層と、第２色光を射出する第２発光材料層と、第３色光を射出する第３発光材料層とを備えるため、有機発光層が最終的に射出した光は混合光である。例えば、第１発光材料層が赤色光を射出する赤色光材料層であり、第２発光材料層が緑色光を射出する緑色光材料層であり、第３発光材料層が青色光を射出する青色光材料層であるように設定してもよく、従って、有機発光層は最終的に白色光を射出する。
【0072】
例示的な実施形態では、図１５に示される有機発光層は例示的な構造に過ぎず、本開示はこれを制限しない。実際に実施するとき、実際の必要に応じて有機発光層の構造を設計することができる。例えば、各発光サブ層において、電子及び正孔を発光材料層に注入する効率を向上させるために、更に正孔注入層（ＨＩＬ）及び電子注入層（ＥＩＬ）を設置してもよい。更に例えば、有機発光層の構造を簡素化するために、第１電子輸送層３３１３、第１電荷発生層３３２及び第２正孔輸送層３３３１をキャンセルしてもよく、即ち第２発光材料層３３３２は直接に第１発光材料層３３１２に設置されてもよい。
【0073】
いくつかの可能な実現方式では、有機発光層は第１色光を射出する有機発光層及び第１色光の相補光を射出する有機発光層を用いてもよく、該２つの有機発光層はシリコン系基板に対して順次積層され、それにより全体的に白色光を発し、本開示はこれを制限せず、白色光を発することを実現できればよい。
【0074】
本開示の表示基板の構造及びその製造過程から分かるように、オフセット領域を設置することにより、パッケージ、表面実装等のプロセスにより表示モジュールのある縁部の表示領域の一部の第１画素ユニットが破損される場合、実際表示領域の位置がオフセット領域へ移動するように調整して、パッケージ・表面実装により破損された画素ユニットを避けることができ、それにより実際に表示する画素点数が予め設計された画素点数に一致するように確保する。
【0075】
本開示の製造プロセスは成熟した製造装置を利用して実現されることができ、プロセスへの改良が比較的小さく、互換性が高く、プロセスフローが簡単であり、装置を周期的にメンテナンスすることが容易であり、生産効率が高く、生産コストが低く、歩留まりが高く、大規模な量産に役立ち、製造された表示基板は仮想現実装置又は拡張表示装置に適用でき、又は他のタイプの表示装置に適用され、高い利用可能性を有する。
【0076】
本開示の構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更し及びパターニングプロセスを追加又は削除することができる。例えば、各表示ユニットのマイクロキャビティ構造の長さは同じであってもよく、又は異なってもよい。更に例えば、表示領域に反射電極を形成するプロセスにおいて、ボンディングエリアに対応のボンディングパッドを形成してもよく、本開示はここで具体的に制限しない。
【0077】
本開示は更に表示方法を提供し、図１６に示すように、該表示方法はステップＳ１～ステップＳ２を含む。
【0078】
ステップＳ１は、表示領域の複数の画素ユニットに対して画素欠点の検出を行うことを含む。
【0079】
１つの例示的な実施例では、前記表示領域の複数の画素ユニットに対して画素欠点の検出を行うことは、
表示領域の複数の画素ユニットをグループ分けすることと、
複数のグループを駆動して順次発光させることと、
各グループが発光するとき、該グループにおける画素ユニットが発光するかどうかによって、該グループに画素欠点が含まれるかどうか及び含まれる画素欠点の数を決定することと、を含む。
表示領域の複数の画素ユニットをグループ分けすることと、
複数のグループを駆動して順次発光させることと、
各グループが発光するとき、該グループにおける画素ユニットが発光するかどうかによって、該グループに画素欠点が含まれるかどうか及び含まれる画素欠点の数を決定することと、を含む。
【0080】
ステップＳ２は、表示領域の一側縁部に近接する第１所定個数の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側へ移動するように調整することを含む。
【0081】
１つの例示的な実施例では、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側へ移動するように調整することは、
初期表示の時、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目に調整することと、
表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目に調整することと、
表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目に調整することと、
表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目に調整することと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
初期表示の時、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目に調整することと、
表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目に調整することと、
表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目に調整することと、
表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目に調整することと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
【0082】
例示的に、Ａ＝１７、Ｂ＝１９３７、Ｃ＝１７、Ｄ＝１０９７であり、左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数はいずれも１６列であり、上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数はいずれも１６行であり、第２所定比率は５０％であり、表示領域の左側縁部に近接する１７列目～２０列目の画素ユニットには５０％を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を２１列目～１１０１列目に調整し、表示領域の右側縁部に近接する１０９４列目～１０９７列目の画素ユニットには５０％を超える画素欠点が含まれる場合、ソースドライバから出力された画素列を１３列目～１０９３列目に調整し、表示領域の上側縁部に近接する１７行目～２０行目の画素ユニットには５０％を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を２１行目～１９４１行目に調整し、表示領域の下側縁部に近接する１９３４行目～１９３７行目の画素ユニットには５０％を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行を１３行目～１９３３行目に調整する。
【0083】
本実施例の表示方法によれば、表示領域の一側縁部に近接する第１所定個数の第１画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行又はソースドライバから出力された画素列が画素欠点の位置する側の対側へ移動するように調整することにより、パッケージ、表面実装等のプロセスにより表示モジュールのある辺の表示エリアの一部の画素ユニットが破損される場合、実際表示領域の位置を調整して、パッケージ・表面実装により破損された画素を避けることができ、それにより実際に表示する画素点数が予め設計された画素点数に一致するように確保する。
【0084】
本開示は上記表示基板を備える表示装置を更に提供する。表示装置は仮想現実装置、拡張現実装置又はニアアイ表示装置であってもよく、又は携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム又はカーナビゲーション、又はいかなる他の表示機能を有する製品又は部材であってもよい。該表示装置は更にゲートドライバ、ソースドライバ及びタイミングコントローラを備え、
ゲートドライバは、行走査線ＧＬによって表示基板に接続され、タイミングコントローラから出力されたゲート制御信号ＧＣＳを受信し、走査信号を生成し、且つ該走査信号を走査線ＧＬによって表示基板における実際表示領域に伝送するように構成され、実際表示領域が表示基板における第１画素ユニットの画素欠点の位置及び数に基づいて調整し、
ソースドライバは、タイミングコントローラから出力されたデータ電圧Ｖｄａｔａ及びソース制御信号ＳＣＳを受信し、対応のデータ（ｄａｔａ）電圧信号を生成してデータ線ＤＬを介して表示基板における実際表示領域に出力するように構成され、実際表示領域が表示基板における画素ユニットの画素欠点の位置及び数に基づいて調整し、
タイミングコントローラは、外部から入力されたＲＧＢ（赤緑青）データ及びタイミング制御（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌ）信号を受信し、ＲＧＢデータ、タイミング制御信号及び出力しようとする画素列に基づいてデータ電圧Ｖｄａｔａ及びソース制御信号ＳＣＳを生成してソースドライバに出力し、出力しようとする画素行に基づいてゲート駆動信号ＧＣＳを生成し、且つ該ゲート駆動信号ＧＣＳをゲートドライバに出力するように構成される。
ゲートドライバは、行走査線ＧＬによって表示基板に接続され、タイミングコントローラから出力されたゲート制御信号ＧＣＳを受信し、走査信号を生成し、且つ該走査信号を走査線ＧＬによって表示基板における実際表示領域に伝送するように構成され、実際表示領域が表示基板における第１画素ユニットの画素欠点の位置及び数に基づいて調整し、
ソースドライバは、タイミングコントローラから出力されたデータ電圧Ｖｄａｔａ及びソース制御信号ＳＣＳを受信し、対応のデータ（ｄａｔａ）電圧信号を生成してデータ線ＤＬを介して表示基板における実際表示領域に出力するように構成され、実際表示領域が表示基板における画素ユニットの画素欠点の位置及び数に基づいて調整し、
タイミングコントローラは、外部から入力されたＲＧＢ（赤緑青）データ及びタイミング制御（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌ）信号を受信し、ＲＧＢデータ、タイミング制御信号及び出力しようとする画素列に基づいてデータ電圧Ｖｄａｔａ及びソース制御信号ＳＣＳを生成してソースドライバに出力し、出力しようとする画素行に基づいてゲート駆動信号ＧＣＳを生成し、且つ該ゲート駆動信号ＧＣＳをゲートドライバに出力するように構成される。
【0085】
１つの例示的な実施例では、実際表示領域が表示基板における第１画素ユニットの画素欠点の位置及び数に基づいて調整することは、
初期表示の時、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目の画素ユニットを駆動して表示させることと、
表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目の画素ユニットを駆動して表示させることと、
表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバが（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバが（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
初期表示の時、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
表示領域の左側縁部に近接するＣ列目～（Ｃ＋Ｎ）列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ＋Ｎ＋１）列目～（Ｄ＋Ｎ＋１）列目の画素ユニットを駆動して表示させることと、
表示領域の右側縁部に近接する（Ｄ－Ｎ）列目～Ｄ列目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバがＡ行目～Ｂ行目、（Ｃ－Ｎ－１）列目～（Ｄ－Ｎ－１）列目の画素ユニットを駆動して表示させることと、
表示領域の上側縁部に近接するＡ行目～（Ａ＋Ｍ）行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバが（Ａ＋Ｍ＋１）行目～（Ｂ＋Ｍ＋１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、
表示領域の下側縁部に近接する（Ｂ－Ｍ）行目～Ｂ行目の画素ユニットには第２所定比率を超える画素欠点が含まれる場合、ゲートドライバ及びソースドライバが（Ａ－Ｍ－１）行目～（Ｂ－Ｍ－１）行目、Ｃ列目～Ｄ列目の画素ユニットを駆動して表示させることと、を含み、
Ａ、Ｂ、Ｃ、Ｄ、Ｎ及びＭがいずれも１以上の自然数であり、且つＡ＜Ｂ、Ｃ＜Ｄ、Ｎ＜Ｃ、Ｍ＜Ａである。
【0086】
例示的に、Ａ＝１７、Ｂ＝１９３７、Ｃ＝１７、Ｄ＝１０９７であり、左側オフセット領域及び右側オフセット領域に含まれる画素ユニット列数はいずれも１６列であり、上側オフセット領域及び下側オフセット領域に含まれる画素ユニット行数はいずれも１６行であり、第２所定比率は５０％であり、表示領域の左側縁部に近接する１７列目～２０列目の画素ユニットには５０％を超える画素欠点が含まれる場合、ソースドライバから出力された画素列は２１列目～１１０１列目であり、表示領域の右側縁部に近接する１０９４列目～１０９７列目の画素ユニットには５０％を超える画素欠点が含まれる場合、ソースドライバから出力された画素列は１３列目～１０９３列目であり、表示領域の上側縁部に近接する１７行目～２０行目の画素ユニットには５０％を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行は２１行目～１９４１行目であり、表示領域の下側縁部に近接する１９３４行目～１９３７行目の画素ユニットには５０％を超える画素欠点が含まれる場合、ゲートドライバから出力された画素行は１３行目～１９３３行目である。
【0087】
以上は本開示に開示される実施形態であって、本開示を理解しやすくするために用いた実施形態に過ぎず、本開示を制限するためのものではない。当業者であれば、本開示に開示される趣旨や範囲を逸脱せずに、実施形態及び細部に対していかなる修正や変更を行うことができるが、本開示の特許保護範囲は依然として添付の特許請求の範囲に限定される範囲に準じるべきである。
【符号の説明】
【0088】
１００ 表示領域
２００ オフセット領域
３００ ダミー画素領域
４００ 陰極リング
１０１ 第１画素ユニット
１０２ 画素欠点
２０１ 第２画素ユニット
１０３ 画素駆動回路
１０４ 発光デバイス
１１０ 電圧制御回路
１０ シリコン系基板
１１ 駆動薄膜トランジスタ
１２ 第１絶縁層
１３ 第１導電性ピラー
１４ 反射電極
１５ 第２絶縁層
１６ 第２導電性ピラー
２０ 発光構造層
３１ 陽極
３２ 画素定義層
３３ 有機発光層
３４ 陰極
４０ パッケージ層
５０ カラーフィルム層
５３ 第１色ユニット
５４ 第２色ユニット
５５ 第３色ユニット
６０ 保護層
７０ カバープレート
４０１ 給電電極
３３１ 第１発光サブ層
３３２ 第１電荷発生層
３３３ 第２発光サブ層
３３４ 第２電荷発生層
３３５ 第３発光サブ層
３３１１ 第１正孔輸送層
３３１２ 第１発光材料層
３３１３ 第１電子輸送層
３３３１ 第２正孔輸送層
３３３２ 第２発光材料層
３３３３ 第２電子輸送層
３３５１ 第３正孔輸送層
３３５２ 第３発光材料層
３３５３ 第３電子輸送層
２００ オフセット領域
３００ ダミー画素領域
４００ 陰極リング
１０１ 第１画素ユニット
１０２ 画素欠点
２０１ 第２画素ユニット
１０３ 画素駆動回路
１０４ 発光デバイス
１１０ 電圧制御回路
１０ シリコン系基板
１１ 駆動薄膜トランジスタ
１２ 第１絶縁層
１３ 第１導電性ピラー
１４ 反射電極
１５ 第２絶縁層
１６ 第２導電性ピラー
２０ 発光構造層
３１ 陽極
３２ 画素定義層
３３ 有機発光層
３４ 陰極
４０ パッケージ層
５０ カラーフィルム層
５３ 第１色ユニット
５４ 第２色ユニット
５５ 第３色ユニット
６０ 保護層
７０ カバープレート
４０１ 給電電極
３３１ 第１発光サブ層
３３２ 第１電荷発生層
３３３ 第２発光サブ層
３３４ 第２電荷発生層
３３５ 第３発光サブ層
３３１１ 第１正孔輸送層
３３１２ 第１発光材料層
３３１３ 第１電子輸送層
３３３１ 第２正孔輸送層
３３３２ 第２発光材料層
３３３３ 第２電子輸送層
３３５１ 第３正孔輸送層
３３５２ 第３発光材料層
３３５３ 第３電子輸送層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】