▶ シリコン ストーリッジ テクノロージー インコーポレイテッドの特許一覧
特許7522869薄化された側縁部トンネル酸化物を有するスプリットゲート型メモリセルを形成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-17
(45)【発行日】2024-07-25
(54)【発明の名称】薄化された側縁部トンネル酸化物を有するスプリットゲート型メモリセルを形成する方法
(51)【国際特許分類】
H10B 41/35 20230101AFI20240718BHJP
H01L 21/336 20060101ALI20240718BHJP
H01L 29/788 20060101ALI20240718BHJP
H01L 29/792 20060101ALI20240718BHJP
【ＦＩ】
H10B41/35
H01L29/78 371
【請求項の数】
26
(21)【出願番号】P 2022579031
(86)(22)【出願日】2020-12-21
(65)【公表番号】
(43)【公表日】2023-06-15
(86)【国際出願番号】 US2020066451
(87)【国際公開番号】W WO2021262232
(87)【国際公開日】2021-12-30
【審査請求日】2023-02-14
(31)【優先権主張番号】16/910,022
(32)【優先日】2020-06-23
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】キム、ジンホ
(72)【発明者】
【氏名】クエヴァス、エリザベス
(72)【発明者】
【氏名】カチェフ、ユリ
(72)【発明者】
【氏名】ガザヴィ、パルヴィーズ
(72)【発明者】
【氏名】ベルテッロ、ベルナール
(72)【発明者】
【氏名】フェステ、ジル
(72)【発明者】
【氏名】ヴィラール、ブルーノ
(72)【発明者】
【氏名】デコベルト、キャサリン
(72)【発明者】
【氏名】ドー、ナン
(72)【発明者】
【氏名】ティエリー、ジャン フランソワ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】米国特許出願公開第２００８／００５０８７５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００９／０２８３８１３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１１／００９５３４８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４１／３５
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
メモリデバイスであって、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、
前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、互いに対向する前縁部及び後縁部において終端し、かつ互いに向する第１の側縁部及び第２の側縁部において終端する、上面を含む浮遊ゲートと、
前記基板上面の前記論理領域に沿って延在し、第１の厚さを有する第１の部分と、前記基板上面の前記メモリセル領域に沿って延在し、前記第１の厚さを有する第２の部分と、前記前縁部及び前記後縁部に沿って延在し、かつ前記第１の側縁部及び前記第２の側縁部に沿って延在する第３の部分と、を有する、酸化物層であって、
前記前縁部に沿って延在する前記酸化物層の前記第３の部分は、前記第１の厚さを有し、前記第１の側縁部のトンネル領域部分に沿って延在する前記酸化物層の前記第３の部分は、前記第１の厚さよりも小さい第２の厚さを有する、酸化物層と、
前記酸化物層の前記第２の部分に配設された第１の部分と、前記前縁部の上方に垂直方向に及び前記第１の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートと、
前記酸化物層の前記第１の部分上の論理ゲートと、を備え、
前記酸化物層の前記第１の部分は、前記基板を前記論理ゲートから絶縁し、前記酸化物層の前記第２の部分は、前記基板を前記制御ゲートの第１の部分から絶縁し、前記第１の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第３の部分は、前記制御ゲートの前記第２の部分を前記第１の側縁部の前記トンネル領域部分から絶縁する、メモリデバイス。
【請求項2】
前記浮遊ゲートの前記上面は、前記前縁部及び前記後縁部並びに前記第１の側縁部及び前記第２の側縁部が鋭角縁部であるように凹状である、請求項１に記載のデバイス。
【請求項3】
前記浮遊ゲートの端部に隣接する前記基板内の第１のソース領域と、前記制御ゲートの端部に隣接する前記基板内の第１のドレイン領域と、
前記論理ゲートの第１の端部に隣接する前記基板内の第２のソース領域と、
前記論理ゲートの第２の端部に隣接する前記基板内の第２のドレイン領域と、を更に備える、請求項１に記載のデバイス。
【請求項4】
前記第２の側縁部のトンネル領域部分に沿って延在する前記酸化物層の前記第３の部分は、前記第２の厚さを有し、前記制御ゲートの前記第２の部分は、前記第２の側縁部の前記トンネル領域部分の上方に垂直方向に更に配設されており、
前記第２の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第３の部分は、前記制御ゲートの前記第２の部分を前記第２の側縁部の前記トンネル領域部分から絶縁する、請求項１に記載のデバイス。
【請求項5】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項４に記載のデバイス。
【請求項6】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項４に記載のデバイス。
【請求項7】
メモリデバイスを形成する方法であって、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、
前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、前記浮遊ゲートは、互いに対向する前縁部及び後縁部において終端し、かつ互いに対向する第１の側縁部及び第２の側縁部において終端する、上面を含む、ステップと、
前記基板上面の前記論理領域に沿って延在する第１の部分と、前記基板上面の前記メモリセル領域に沿って延在する第２の部分と、前記前縁部及び前記後縁部に沿って延在し、かつ前記第１の側縁部及び前記第２の側縁部に沿って延在する第３の部分と、を有する、酸化物層を形成するステップと、
前記第１の側縁部のトンネル領域部分に沿って前記酸化物層の前記第３の部分の厚さを低減する酸化物エッチングを行うステップであって、前記酸化物層の前記第１の部分及び前記第２の部分、並びに前記浮遊ゲートの前記前縁部に沿った前記酸化物層の前記第３の部分は、前記酸化物エッチングから保護される、ステップと、
前記酸化物層の前記第２の部分に配設された第１の部分と、前記前縁部の上方に垂直方向に及び前記第１の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する制御ゲートを形成するステップと、
前記酸化物層の前記第１の部分に論理ゲートを形成するステップと、を含み、
前記酸化物層の前記第１の部分は、前記基板を前記論理ゲートから絶縁し、第１の厚さを有し、前記酸化物層の前記第２の部分は、前記基板を前記制御ゲートの第１の部分から絶縁し、前記第１の厚さを有し、前記第１の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第３の部分は、前記制御ゲートの前記第２の部分を前記第１の側縁部の前記トンネル領域部分から絶縁し、前記第１の厚さよりも小さい第２の厚さを有する、方法。
【請求項8】
前記浮遊ゲートの前記上面が凹状であり、かつ前記前縁部及び前記後縁部並びに前記第１の側縁部及び前記第２の側縁部が鋭角縁部であるように、前記浮遊ゲートの前記上面を酸化させるステップを更に含む、請求項７に記載の方法。
【請求項9】
前記制御ゲートを形成するステップ及び前記論理ゲートを形成するステップは、前記酸化物層の前記第１、第２、及び第３の部分にポリシリコン層を形成するステップと、
前記ポリシリコン層の一部分を選択的に除去して、前記形成された制御ゲートとして前記ポリシリコン層の第１の部分を残し、かつ前記形成された論理ゲートとして前記ポリシリコン層の第２の部分を残すステップと、
を更に含む、請求項７に記載の方法。
【請求項10】
前記浮遊ゲートの端部に隣接して前記基板内に第１のソース領域を形成するステップと、前記制御ゲートの端部に隣接して前記基板内に第１のドレイン領域を形成するステップと、
前記論理ゲートの第１の端部に隣接して前記基板内に第２のソース領域を形成するステップと、
前記論理ゲートの第２の端部に隣接して前記基板内に第２のドレイン領域を形成するステップと、を更に含み、
前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域を形成するステップは、注入プロセスによって同時に行われる、請求項７に記載の方法。
【請求項11】
前記酸化物エッチングを行うステップは、前記第２の側縁部のトンネル領域部分に沿って前記酸化物層の前記第３の部分の厚さを低減するステップを更に含み、前記制御ゲートの前記第２の部分は、前記第２の側縁部の前記トンネル領域部分の上方に垂直方向に配設され、
前記第２の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第３の部分は、前記制御ゲートの前記第２の部分を前記第２の側縁部の前記トンネル領域部分から絶縁し、前記第２の厚さを有する、請求項７に記載の方法。
【請求項12】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項１１に記載の方法。
【請求項13】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項１１に記載の方法。
【請求項14】
メモリデバイスであって、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、
前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、互いに対向する前縁部及び後縁部において終端し、かつ互いに対向する第１の側縁部及び第２の側縁部において終端する上面を含む、浮遊ゲートと、
前記基板上面の前記論理領域に沿って延在し、第１の厚さを有する第１の部分と、前記基板上面の前記メモリセル領域に沿って延在し、前記第１の厚さを有する第２の部分と、前記前縁部に沿って延在し、かつ前記第１の厚さを有する第３の部分と、を有する、第１の酸化物層と、
前記第１の側縁部のトンネル領域部分に沿って延在し、前記第１の厚さよりも小さい第２の厚さを有する、第２の酸化物層と、
前記第１の酸化物層の前記第２の部分に配設された第１の部分と、前記前縁部の上方に垂直方向に及び前記第１の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートと、
前記第１の酸化物層の前記第１の部分上の論理ゲートと、を備え、
前記第１の酸化物層の前記第１の部分は、前記基板を前記論理ゲートから絶縁し、前記第１の酸化物層の前記第２の部分は、前記基板を前記制御ゲートの第１の部分から絶縁し、前記第１の側縁部の前記トンネル領域部分に沿った前記第２の酸化物層は、前記制御ゲートの前記第２の部分を前記第１の側縁部の前記トンネル領域部分から絶縁する、メモリデバイス。
【請求項15】
前記浮遊ゲートの前記上面は、前記前縁部及び前記後縁部、並びに前記第１の側縁部及び前記第２の側縁部が鋭角縁部であるように、凹状である、請求項１４に記載のデバイス。
【請求項16】
前記浮遊ゲートの端部に隣接する前記基板内の第１のソース領域と、前記制御ゲートの端部に隣接する前記基板内の第１のドレイン領域と、
前記論理ゲートの第１の端部に隣接する前記基板内の第２のソース領域と、
前記論理ゲートの第２の端部に隣接する前記基板内の第２のドレイン領域と、を更に備える、請求項１４に記載のデバイス。
【請求項17】
前記第２の酸化物層は、前記第２の側縁部のトンネル領域部分に沿って更に延在し、前記第２の厚さを有し、前記制御ゲートの前記第２の部分は、前記第２の側縁部の前記トンネル領域部分の上方に垂直方向に更に配設されており、
前記第２の側縁部の前記トンネル領域部分に沿った前記第２の酸化物層は、前記制御ゲートの前記第２の部分を前記第２の側縁部の前記トンネル領域部分から絶縁する、請求項１４に記載のデバイス。
【請求項18】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項１７に記載のデバイス。
【請求項19】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項１７に記載のデバイス。
【請求項20】
メモリデバイスを形成する方法であって、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、
前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、前記浮遊ゲートは、互いに対向する前縁部及び後縁部において終端し、かつ互いに対向する第１の側縁部及び第２の側縁部において終端する、上面を含む、ステップと、
前記基板上面の前記論理領域に沿って延在する第１の部分と、前記基板上面の前記メモリセル領域に沿って延在する第２の部分と、前記前縁部及び前記後縁部に沿って延在し、かつ前記第１の側縁部及び前記第２の側縁部に沿って延在する第３の部分と、を有する、第１の酸化物層を形成するステップと、
前記第１の側縁部のトンネル領域部分に沿って前記第１の酸化物層の前記第３の部分の厚さを除去する酸化物エッチングを行うステップであって、前記第１の酸化物層の前記第１の部分及び前記第２の部分、並びに前記浮遊ゲートの前記前縁部に沿った前記第１の酸化物層の前記第３の部分は、前記酸化物エッチングから保護される、ステップと、
前記第１の側縁部の前記トンネル領域部分に沿って第２の酸化物層を形成するステップと、
前記第１の酸化物層の前記第２の部分に配設された第１の部分と、前記前縁部の上方に垂直方向に及び前記第１の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートを形成するステップと、
前記第１の酸化物層の前記第１の部分に論理ゲートを形成するステップと、を含み、
前記第１の酸化物層の前記第１の部分は、前記基板を前記論理ゲートから絶縁し、第１の厚さを有し、前記第１の酸化物層の前記第２の部分は、前記基板を前記制御ゲートの第１の部分から絶縁し、前記第１の厚さを有し、前記第１の側縁部の前記トンネル領域部分に沿った前記第２の酸化物層は、前記制御ゲートの前記第２の部分を前記第１の側縁部の前記トンネル領域部分から絶縁し、前記第１の厚さよりも小さい第２の厚さを有する、方法。
【請求項21】
前記浮遊ゲートの前記上面が凹状であり、かつ前記前縁部及び前記後縁部並びに前記第１の側縁部及び前記第２の側縁部が鋭角縁部であるように、前記浮遊ゲートの前記上面を酸化させるステップを更に含む、請求項２０に記載の方法。
【請求項22】
前記制御ゲートを形成するステップ及び前記論理ゲートを形成するステップは、前記第１の酸化物層の前記第１、第２、及び第３の部分上及び前記第２の酸化物層にポリシリコン層を形成するステップと、
前記ポリシリコン層の一部分を選択的に除去して、前記形成された制御ゲートとして前記ポリシリコン層の第１の部分を残し、かつ前記形成された論理ゲートとして前記ポリシリコン層の第２の部分を残すステップと、
を更に含む、請求項２０に記載の方法。
【請求項23】
前記浮遊ゲートの端部に隣接して前記基板内に第１のソース領域を形成するステップと、前記制御ゲートの端部に隣接して前記基板内に第１のドレイン領域を形成するステップと、
前記論理ゲートの第１の端部に隣接して前記基板内に第２のソース領域を形成するステップと、
前記論理ゲートの第２の端部に隣接して前記基板内に第２のドレイン領域を形成するステップと、を更に含み、
前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域を形成するステップは、注入プロセスによって同時に行われる、請求項２０に記載の方法。
【請求項24】
前記第２の酸化物層を形成するステップは、前記第２の側縁部のトンネル領域部分に沿って前記第２の酸化物層を形成するステップを更に含み、前記制御ゲートの前記第２の部分は、前記第２の側縁部の前記トンネル領域部分の上方に垂直方向に配設され、
前記第２の側縁部の前記トンネル領域部分に沿った前記第２の酸化物層は、前記制御ゲートの前記第２の部分を前記第２の側縁部の前記トンネル領域部分から絶縁し、前記第２の厚さを有する、請求項２０に記載の方法。
【請求項25】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項２４に記載の方法。
【請求項26】
前記制御ゲートの前記第２の部分は、前記第１の側縁部の前記トンネル領域部分と前記第２の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項２４に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２０年６月２３日に出願された、「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ｓｐｌｉｔ Ｇａｔｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ Ｔｈｉｎｎｅｄ Ｓｉｄｅ Ｅｄｇｅ Ｔｕｎｎｅｌ Ｏｘｉｄｅ」と題する米国特許出願第１６／９１０，０２２号の優先権を主張する。
本出願は、２０２０年６月２３日に出願された、「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ｓｐｌｉｔ Ｇａｔｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ Ｔｈｉｎｎｅｄ Ｓｉｄｅ Ｅｄｇｅ Ｔｕｎｎｅｌ Ｏｘｉｄｅ」と題する米国特許出願第１６／９１０，０２２号の優先権を主張する。
【0002】
（発明の分野）
本発明は、スプリットゲート型不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。
本発明は、スプリットゲート型不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。
【背景技術】
【0003】
スプリットゲート型メモリセルアレイは、既知である。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号は、スプリットゲート型メモリセル及びその形成を開示しており、この開示は、ソース領域及びドレイン領域を、これらの領域間にチャネル領域を有して基板内に形成することを含む。浮遊ゲートがチャネル領域内の一方の部分の上方に配設されて、その導電性を制御し、制御ゲートがチャネル領域内の他方の部分の上方に配設されて、その導電性を制御する。制御ゲートは、浮遊ゲートの上かつ上方に延在する。浮遊ゲートと制御ゲートとの間の絶縁体は、消去動作中に電子がこの誘電体材料をトンネリングするため、トンネル誘電体材料と称される（例えば、二酸化シリコン、酸化物とも称される）。
【0004】
また、スプリットゲート型メモリセルアレイと同じウエハ（基板）に高電圧論理デバイスを形成することも知られている。図１Ａ～図１Ｇは、従来の方法によるスプリットゲート型メモリセルと同じウエハに高電圧論理デバイス（例えば、１２ボルトの論理デバイス）を形成する際のステップを示す。シリコン半導体基板１０は、上面１０ａと、メモリセル領域１４と、論理領域１６と、を有する。半導体基板１０をマスキングし、すなわち、フォトレジストを堆積させ、マスクを使用して選択的に露出させ、フォトリソグラフィプロセスを使用してパターニングし（すなわち、部分を選択的に除去し）、下にある材料の部分は残留するフォトレジストによって覆われたままとする一方で、下にある材料（ここでは、シリコン半導体基板１０、特に上面１０ａ）の他の部分は露出されたままにする。露出させた基板部分を、トレンチを残してエッチング除去し、次いで、トレンチを誘電体材料（例えば、酸化物）で充填して、（フォトレジスト除去後の）図１Ａに示されるように、ウエハの論理領域１６に分離領域１２を形成する。分離領域１２は、同様に、ウェハ（図示せず）のメモリセル領域１４内に形成され、活性領域１３及び分離領域１２の交互の列を画定する。
【0005】
図１Ｂに示されるように、基板１０に誘電体材料（例えば、二酸化ケイ素、以下、酸化物と称される）１８を形成し、酸化物層１８にポリシリコン（以下、ポリと称される）層２０を形成し、ポリ層２０に窒化ケイ素（以下、窒化物と称される）層２２を形成する。ウエハをフォトレジストでマスクし、窒化物層２２をメモリセル領域１４内のフォトレジストの開口部を通して選択的にエッチングして、下にあるポリ層２０の部分を露出させる。ポリ層２０の露出部分を、酸化プロセスを使用して酸化させ、（フォトレジスト除去後の）図１Ｃに示されるように、ポリ層２０に酸化物領域２４を形成する。
【0006】
窒化物エッチングを使用して、残留する窒化物層２２を除去する。異方性ポリエッチングを使用してポリ層２０の露出部分を除去し、図１Ｄに示されるように、メモリセル領域１４内の酸化物領域２４の下にポリ層２０のブロック２０ａを残す（ポリブロック２０ａは、メモリセルの浮遊ゲートを構成する）。酸化物層１８の露出部分（すなわち、ポリ層２０の残留部分の下にはない部分）を、酸化物エッチングを使用して除去する。次いで、図１Ｅに示されるように、酸化物層２６を、堆積（酸化物領域２４も厚化する）及び／又は酸化（酸化物領域２４に影響を及ぼさない）のいずれかによって構造の上方に形成する。次いで、ポリ層を、構造に（すなわち、酸化物層２６及び酸化物領域２４に）形成する。次いで、ポリ層にフォトレジストを形成及びパターニングすることによって、ポリ層をパターニングし、ポリ層の部分を露出させたままにする。ポリ層の露出部分をポリエッチングによって選択的に除去し、（フォトレジスト除去後の）図１Ｆに示されるように、メモリセル領域内にポリブロック２８ａを、論理領域内にポリブロック２８ｂを残す。ポリブロック２８ａ、２８ｂの側面に、絶縁材料堆積及び異方性エッチングによって絶縁スペーサ３０を形成し、注入を実行して基板１０のメモリセル領域１４にソース領域３２及びドレイン領域３４、並びに論理領域１６にソース領域３６及びドレイン領域３８を形成する。最終構造を図１Ｇに示す。
【0007】
上記の技術は、高電圧論理デバイス（各々は、ポリブロック２８ｂの形態の論理ゲートと、論理ゲート２８ｂの第１の端部及び第２の端部に隣接するソース領域３６及びドレイン領域３８と、を有する）と同じ基板１０に、不揮発性メモリセル（各々は、ポリ層２０の残留部分から形成された浮遊ゲート２０ａと、ポリブロック２８ａの形態の制御ゲートと、浮遊ゲート２０ａの端部に隣接する（また、端部の下に部分的に延在することが好ましい）ソース領域３２と、制御ゲート２８ａの端部に隣接するドレイン３４と、を有する不揮発性メモリセル）を生成する。この技術には多くの利点がある。第一に、１回のポリ堆積を使用して、メモリセルの制御ゲート２８ａと論理デバイスの論理ゲート２８ｂとの両方を形成するために、同じポリ層が使用される。第二に、同じ酸化物層２６が、論理デバイスのゲート酸化物（すなわち、論理ゲート２８ｂを基板１０から絶縁するために使用される酸化物層）、メモリセルのワード線酸化物（すなわち、制御ゲート２８ａを基板１０から絶縁するために使用される酸化物層）、及びメモリセルのトンネル酸化物（すなわち、消去動作において電子がトンネリングする制御ゲート２８ａから浮遊ゲート２０ａを絶縁する酸化物）として使用される。メモリセル領域１４及び論理領域１６の両方に要素を形成するための共通の製造ステップは、製造を単純化及び迅速化し、製造コストを削減する。図１Ｅに関連して説明されるように、酸化によって酸化物領域２４を形成することにより、制御ゲート２８ａに面する鋭角縁部１２０において終端する凹状の上面を有する浮遊ゲート２０ａが得られ、消去中のトンネリング性能及び効率が向上する（すなわち、消去動作は、制御ゲート２８ａに高電圧をかけて、電子を浮遊ゲート２０ａの鋭角縁部１２０から酸化物層２６を通って制御ゲート２８ａへとトンネリングさせることを含む）。制御ゲート２８ａは、その中のチャネル領域の導電性を制御するために基板１０の上方に垂直方向に、かつそれから絶縁された下部と、電圧結合のために浮遊ゲート２０ａの上かつ上方に延在し、消去のために浮遊ゲートの鋭角縁部１２０に近接して延在する第２の部分と、を有する。
【0008】
上で説明される技術の１つの欠点は、酸化物層２６の厚さが論理デバイス及びメモリセルの両方に適合しなければならないことである。具体的には、酸化物層２６は、論理デバイス２８ｂ及び制御ゲート２８ａの高電圧動作のために十分に厚くなければならず、一方、消去動作中に浮遊ゲート２０ａから制御ゲート２８ａへのトンネリングを可能にするために十分に薄くなければならない。したがって、これらの考慮事項を均衡させることにより、制御ゲート２８ａ及び論理ゲート２８ｂの高電圧動作によって駆動される酸化物層２６の厚さの下限があり、これは、メモリセルの消去動作中にトンネリングが発生する層２６の部分（すなわち、制御ゲート２８ａと浮遊ゲート２０ａとの間の層２６の部分）が不必要に厚くなり、したがって、消去性能及び効率を制限し、耐久性能を制限する。しかしながら、（制御ゲート２８ａと基板１０との間の）ワード線酸化物、及び（論理ゲート２８ｂと基板１０との間の）論理ゲート酸化物とは別に（制御ゲート２８ａと浮遊ゲート２０ａとの間の）トンネル酸化物を形成すると、製造の複雑さ、時間及びコスト、並びに事前に形成されたワード線酸化物及び論理ゲート酸化物の完全性を低下させるリスクを大幅に増加させる可能性がある。
【0009】
ワード線としての制御ゲート又は論理デバイス内の論理ゲートの性能に悪影響を及ぼすことなく、浮遊ゲートと制御ゲートとの間のメモリセル消去効率を高め、同じ酸化物層が３つの場所全てで使用されることが望ましい。
【発明の概要】
【0010】
前述の問題及び必要性は、メモリデバイスであって、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、対向する前縁部及び後縁部において終端し、かつ対向する第１の側縁部及び第２の側縁部において終端する上面を含む、浮遊ゲートと、基板上面の論理領域に沿って延在し、第１の厚さを有する第１の部分と、基板上面のメモリセル領域に沿って延在し、第１の厚さを有する第２の部分と、前縁部及び後縁部に沿って延在し、かつ第１の側縁部及び第２の側縁部に沿って延在する第３の部分と、を有する、酸化物層であって、前縁部に沿って延在する酸化物層の第３の部分は、第１の厚さを有し、第１の側縁部のトンネル領域部分に沿って延在する酸化物層の第３の部分は、第１の厚さよりも小さい第２の厚さを有する、酸化物層と、酸化物層の第２の部分に配設された第１の部分と、前縁部の上方に垂直方向に及び第１の側縁部のトンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートと、酸化物層の第１の部分上の論理ゲートと、を含む、デバイスによって対処される。酸化物層の第１の部分は、基板を論理ゲートから絶縁し、酸化物層の第２の部分は、基板を制御ゲートの第１の部分から絶縁し、第１の側縁部のトンネル領域部分に沿った酸化物層の第３の部分は、制御ゲートの第２の部分を第１の側縁部のトンネル領域部分から絶縁する。
【0011】
メモリデバイスを形成する方法は、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、対向する前縁部及び後縁部において終端し、かつ対向する第１の側縁部及び第２の側縁部において終端する上面を含む、ステップと、基板上面の論理領域に沿って延在する第１の部分と、基板上面のメモリセル領域に沿って延在する第２の部分と、前縁部及び後縁部に沿って延在し、かつ第１の側縁部及び第２の側縁部に沿って延在する第３の部分と、を有する、酸化物層を形成するステップと、第１の側縁部のトンネル領域部分に沿って酸化物層の第３の部分の厚さを低減する酸化物エッチングを行うステップであって、酸化物層の第１の部分及び第２の部分及び浮遊ゲートの前端部に沿った酸化物層の第３の部分は、酸化物エッチングから保護される、ステップと、酸化物層の第２の部分に配設された第１の部分と、前縁部の上方に垂直方向に及び第１の側縁部のトンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートを形成するステップと、酸化物層の第１の部分に論理ゲートを形成するステップと、を含む。酸化物層の第１の部分は、基板を論理ゲートから絶縁し、第１の厚さを有し、酸化物層の第２の部分は、基板を制御ゲートの第１の部分から絶縁し、第１の厚さを有し、第１の側縁部のトンネル領域部分に沿った酸化物層の第３の部分は、制御ゲートの第２の部分を第１の側縁部のトンネル領域部分から絶縁し、第１の厚さよりも小さい第２の厚さを有する。
【0012】
メモリデバイスは、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、対向する前縁部及び後縁部において終端し、かつ対向する第１の側縁部及び第２の側縁部において終端する上面を含む、浮遊ゲートと、基板上面の論理領域に沿って延在し、第１の厚さを有する第１の部分と、基板上面のメモリセル領域に沿って延在し、第１の厚さを有する第２の部分と、前縁部に沿って延在し、かつ第１の厚さを有する第３の部分と、を有する、第１の酸化物層と、第１の側縁部のトンネル領域部分に沿って延在し、第１の厚さよりも小さい第２の厚さを有する、第２の酸化物層と、酸化物層の第２の部分に配設された第１の部分と、前縁部の上方に垂直方向に及び第１の側縁部のトンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートと、酸化物層の第１の部分の論理ゲートと、を含む。第１の酸化物層の第１の部分は、基板を論理ゲートから絶縁し、第１の酸化物層の第２の部分は、基板を制御ゲートの第１の部分から絶縁し、第１の側縁部のトンネル領域部分に沿った第２の酸化物層は、制御ゲートの第２の部分を第１の側縁部のトンネル領域部分から絶縁する。
【0013】
メモリデバイスを形成する方法は、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、浮遊ゲートは、対向する前縁部及び後縁部において終端し、かつ対向する第１の側縁部及び第２の側縁部において終端する上面を含む、ステップと、基板上面の論理領域に沿って延在する第１の部分と、基板上面のメモリセル領域に沿って延在する第２の部分と、前縁部及び後縁部に沿って延在し、かつ第１の側縁部及び第２の側縁部に沿って延在する第３の部分と、を有する、第１の酸化物層を形成するステップと、第１の側縁部のトンネル領域部分に沿って第１の酸化物層の第３の部分の厚さを除去する酸化物エッチングを行うステップであって、第１の酸化物層の第１の部分及び第２の部分、並びに浮遊ゲートの前端部に沿った第１の酸化物層の第３の部分は、酸化物エッチングから保護される、ステップと、第１の側縁部のトンネル領域部分に沿って第２の酸化物層を形成するステップと、第１の酸化物層の第２の部分に配設された第１の部分と、前縁部の上方に垂直方向に及び第１の側縁部のトンネル領域部分の上方に垂直方向に配設された第２の部分と、を有する、制御ゲートを形成するステップと、第１の酸化物層の第１の部分に論理ゲートを形成するステップと、を含む。第１の酸化物層の第１の部分は、基板を論理ゲートから絶縁し、第１の厚さを有し、第１の酸化物層の第２の部分は、基板を制御ゲートの第１の部分から絶縁し、第１の厚さを有し、第１の側縁部のトンネル領域部分に沿った第２の酸化物層は、制御ゲートの第２の部分を第１の側縁部のトンネル領域部分から絶縁し、第１の厚さよりも小さい第２の厚さを有する。
【0014】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】
【図面の簡単な説明】
【0021】
【図1A】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図1B】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図1C】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図1D】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図1E】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図1F】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図1G】メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。
【図2A】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図2B】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図2C】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図2D】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図2E】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図3A】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する上面図である。
【図3B】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する上面図である。
【図3C】本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する上面図である。
【図4】注入を図示する側断面図である。
【図5】本発明の代替的な実施形態を図示する上面図である。
【図6】本発明の代替的な実施形態を図示する上面図である。
【図7A】本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図7B】本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図7C】本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【図7D】本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
【発明を実施するための形態】
【0022】
本発明は、共通の基板にメモリセル及び論理デバイスを形成する技術であり、トンネル酸化物として使用される酸化物層の一部分が選択的に薄化される。
【0023】
図２Ａ～図２Ｅ及び図３Ａ～図３Ｃは、本発明の方法の実施形態のステップを開示する。プロセスは、図１Ａ～図１Ｅに関して上で説明される同じステップを使用して開始し、図２Ａのメモリセル領域１４及び論理デバイス領域１６の断面図で示され、図３Ａのメモリセル領域１４の上面図で示される構造をもたらす。この処理段階では、メモリセル領域１４内に活性領域１３及び分離領域１２の交互の列があり、各活性領域列１３に浮遊ゲート２０ａの対が形成されている。各浮遊ゲート２０ａは、浮遊ゲート２０ａの上面の周囲で鋭角縁部１２０、１２２、及び１２４において終端する凹状の上面を有する。各浮遊ゲート２０ａは、それぞれの分離領域１２と部分的に重複して、任意の位置合わせのためのマージンを提供する。具体的には、各対の浮動ゲート２０ａについて、鋭角縁部１２０は、互いにから離れるように面する２つの浮遊ゲート２０ａの２つの縁部であり（前縁部１２０とも称される）、鋭角縁部１２２は、互いに向かって面する２つの浮遊ゲート２０ａの２つの縁部であり（後縁部１２２とも称される）、鋭角縁部１２４は、鋭角縁部１２０と１２２の間に延在する各浮動ゲート２０ａの２つの縁部であり、分離領域１２の上方に配設されている（側縁部１２４とも称される）。したがって、各浮遊ゲート２０ａについて、前縁部１２０及び後縁部１２２は互いに対向し、２つの側縁部１２４は互いに対向する（第１及び第２の側縁部１２４とも称される）。浮遊ゲート２０ａは、本明細書では長方形として図示及び説明されているが、それらは、長方形である必要はない。ソース線拡散領域４０は各々、行方向及び浮遊ゲート２０ａの対の間に延在する（プロセスにおいて後に形成されるソース領域の行を一緒に接続するため）。酸化物層２６は、基板上面１０ａの論理領域１６に沿って延在する第１の部分２６ａと、基板上面１０ａのメモリセル領域１４に沿って延在する第２の部分２６ｂと、浮遊ゲート２０ａの側部及び鋭角縁部１２０、１２２、１２４に沿って延在する第３の部分２６ｃと、の３つの部分を有するとみなすことができる。
【0024】
フォトレジスト４２は、構造に形成され、フォトレジスト４２の一部分を除去するようにパターニングされ、その結果、残留するフォトレジスト４２は、論理デバイス領域１６を覆うが、メモリセル領域１４の部分のみを覆う。具体的には、フォトレジスト４２は、前端部１２０及び各側縁部１２４の一部分のみを覆う。しかしながら、図２Ｂ及び図３Ｂに示されるように、それに酸化物層の部分２６ｃを含む、後縁部１２２及び各側縁部１２４の一部分がフォトレジスト４２によって覆われていないままである。
【0025】
次いで、図２Ｃに示されるように、酸化物エッチング（例えば、湿式又は乾式エッチング）を、酸化物層２６ｃ及び酸化物２４の露出部分に対して行い、これにより、側縁部１２４の一部分及び後縁部１２２上の層部分２６ｃ（それらは高電圧動作に供されない）の厚さを低減する。フォトレジスト４２は、論理デバイス領域１６内の酸化物層部分２６ａ、並びに隣接する前縁部１２０（それらに、制御ゲートが最終的に形成される）の基板表面上の酸化物層部分２６ｂ及び酸化物層の他の部分２６ｃを保護する。
【0026】
フォトレジスト４２を除去した後、図１Ｅ～図１Ｆに関して上で説明されたようなポリ層堆積及びパターニングが実行されて、図２Ｄ及び図３Ｃに示されるように、ポリブロック２８ａから形成された制御ゲート、及びポリブロック２８ｂから形成された論理ゲートを形成する。各行の制御ゲート２８ａは、連続ワード線ＷＬとして形成される。各制御ゲート２８ａは、それぞれの前端部１２０の上かつ上方に延在し、各それぞれの側縁部１２４の部分の上方に延在し、層部分２６ｃが図２Ｃに示される酸化物エッチングによって薄化され、かつ制御ゲート２８ａによって垂直方向に覆われている各側縁部１２４のトンネル領域部分ＴＲを含む。具体的には、トンネル領域部分ＴＲは、酸化物層２６ａの薄化を受け、その後、制御ゲート２８ａによって垂直方向に覆われる各側縁部１２４の部分である。図１Ｆに関して上で説明された残りのステップを実行して、図２Ｅに示される最終構造を得る。好ましくは、図４に示されるように、１回の注入で、メモリセル領域１４内にドレイン領域３４が、また論理領域１６内にソース領域３６及びドレイン領域３８が同時に形成される。
【0027】
結果として得られる構造は、第１の厚さを有する酸化物層２６の部分（すなわち、酸化物部分２６ａ及び２６ｂ）によって基板１０から絶縁された論理ゲート２８ｂ及び制御ゲート２８ａを有し、制御ゲート２８ａは、第１の厚さよりも小さい第２の厚さを有する薄化された部分２６ｃによって側縁部１２４のトンネル領域部分ＴＲから絶縁されている。この構造は、論理デバイスの性能を損なうことなく、又は制御ゲート２８ａが制御ゲート２８ａの下の基板のチャネル領域部分の導電率を制御する能力に悪影響を及ぼすことなく、制御ゲート２８ａと側縁部１２４のトンネル領域部分ＴＲとの間のトンネリング効率を向上させることによって、メモリセルの消去効率及び性能を向上させる。具体的には、上で説明される技術は、論理ゲート２８ｂ及び制御ゲート２８ａが形成され、かつそれらを基板１０から絶縁する酸化物層部分２６ａ及び２６ｂを損なうリスクなしに、側縁部１２４のトンネル領域ＴＲ上の酸化物層２６ｃを薄化する。
【0028】
図５は、ノッチ４４が、浮遊ゲート２０ａの中央部分においてワード線ＷＬに形成されることにより、浮遊ゲート２０ａの中央よりも側縁１２４の上方に更に延在する制御ゲート２８ａの突出タブ４６をもたらす（すなわち、各制御ゲート２８ａは、前縁部１２０に対して浮遊ゲート２０ａの中央部分よりも側縁部１２４の部分の上方に深く延在し、その結果、制御ゲート２８ａが、第１の側縁部１２４のトンネル領域部分ＴＲと第２の側縁部１２４のトンネル領域部分ＴＲとの間に位置する浮遊ゲート２０ａの一部分の上方に垂直方向に延在しない）ことを除き、図３Ｃに示される実施形態と同じである代替的な実施形態を図示している。ノッチ４４は、制御ゲート２８ａと浮遊ゲート２０ａとの間の重複の量を（消去に寄与しない浮遊ゲート２０ａの中央エリアにおいて）低減し、したがって、制御ゲート２８ａと浮遊ゲート２０ａとの間の容量結合を低減し、それによって、消去効率を更に向上させることができる。
【0029】
図６は、これは、浮遊ゲート２０ａの各行について、交互のタブ４６が省略されており、その結果、各制御ゲート２８ａが、下にある各浮遊ゲート２０ａに対して１つの側縁部の１つのトンネル領域部分ＴＲのみの上方に延在することを除き、図５に示される実施形態と同じである別の代替的な実施形態を図示している。タブ４６のパターンは、行ごとに交互にすることができ、図６に示されるように、浮遊ゲート２０ａの偶数行のタブ４６は、浮遊ゲート２０ａの奇数行のタブ４６とは異なる分離領域１２の上方に配設されている。
【0030】
図７Ａ～図７Ｄは、図２Ｂに示される構造から始まる更に別の代替的な実施形態を図示する。しかしながら、酸化物層２６ｃの露出部分が維持されるが厚さが低減される図２Ｃに示される酸化物エッチングの結果とは異なり、図７Ａに示されるように、酸化物エッチングは、露出した酸化物を完全に除去するように行われる（すなわち、湿式又は乾式酸化物エッチングは、酸化物層部分２６ｃ及び酸化物２４の露出部分に対して行われ、これは、側縁部１２４上及び後縁部１２２上の酸化物層部分２６ｃを除去し、酸化物２４の露出部分を除去する）。フォトレジスト４２は、論理デバイス領域１６内の酸化物層部分２６ａ、並びに隣接する前縁部１２０（制御ゲートが最終的に形成される）の基板表面上の酸化物層部分２６ｂ及びフォトレジスト４２によって保護された酸化物層の他の部分２６ｃを保護する。
【0031】
次いで、図７Ｂに示されるように、酸化物５０の層を、浮遊ゲート２０ａ及び基板１０の露出部分に（例えば、熱酸化によって）形成する。層５０の厚さは、トンネル酸化物のために最適化することができ、残留する酸化物層部分２６ａ、２６ｂ、及び２６ｃの厚さよりも小さい。酸化物５０の形成は、低電圧動作に好適な論理デバイスを形成するように、論理デバイス領域１６内で同時に行うことができる。フォトレジスト４２が除去された後、図２Ｄに関して上で説明されたように構造を処理して、図７Ｃに示されるように、論理ゲート２８ｂ及び制御ゲート２８ａを形成する。次いで、図２Ｅに関連して上で説明されたように、この構造を処理して、図７Ｄに示されるように、様々なソース領域及びドレイン領域を形成する。この実施形態は、図３Ｃ、図５、及び図６の構成のいずれかを形成するために利用され得る。この実施形態の利点は、酸化物層５０の厚さが酸化物層の薄化された部分２６ｃの厚さに対してより良好に制御され得ることである。
【0032】
本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法ステップが図示又は特許請求されている厳密な順序で行われる必要はない。最後に、メモリセルを形成するための上で説明される技術もまた、論理デバイス領域１６を欠くデバイスに使用され得る。
【0033】
本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】