特許 7523352 抵抗低減型アクティブオンアクティブのダイ積層向けの電力分配

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-18

(45)【発行日】2024-07-26

(54)【発明の名称】抵抗低減型アクティブオンアクティブのダイ積層向けの電力分配

(51)【国際特許分類】

   H01L 21/82 20060101AFI20240719BHJP

   H01L 25/07 20060101ALI20240719BHJP

   H01L 25/065 20230101ALI20240719BHJP

   H01L 25/18 20230101ALI20240719BHJP

   H01L 27/00 20060101ALI20240719BHJP

   H01L 21/3205 20060101ALI20240719BHJP

   H01L 21/768 20060101ALI20240719BHJP

   H01L 23/522 20060101ALI20240719BHJP

   H01L 21/8238 20060101ALI20240719BHJP

   H01L 27/092 20060101ALI20240719BHJP

【ＦＩ】

H01L21/82 L

H01L25/08 C

H01L27/00 301C

H01L21/88 J

H01L21/88 T

H01L27/092 F

H01L27/092 G

H01L27/092 K

H01L21/82 Z

【請求項の数】 15

(21)【出願番号】P 2020544000

(86)(22)【出願日】2019-02-21

(65)【公表番号】

(43)【公表日】2021-06-17

(86)【国際出願番号】 US2019018977

(87)【国際公開番号】W WO2019165087

(87)【国際公開日】2019-08-29

【審査請求日】2022-02-14

(31)【優先権主張番号】15/902,703

(32)【優先日】2018-02-22

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ジェイン， プラフル

【審査官】岩本 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０１４１２７４（ＵＳ，Ａ１）

【文献】特開２０１１－２２８４１９（ＪＰ，Ａ）

【文献】特開２０１４－０５７０６５（ＪＰ，Ａ）

【文献】特開２００７－０６７２１６（ＪＰ，Ａ）

【文献】中国特許出願公開第１９２５１４７（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２７／００

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／８２３８

(57)【特許請求の範囲】

【請求項1】

シリコン貫通ビア（ＴＳＶ）および組合せ煙突を有する第１のダイ本体であって、前記ＴＳＶおよび組合せ煙突が、前記第１のダイ本体の上面と下面の間に導電性経路を形成する、第１のダイ本体と、
前記第１のダイ本体の内部に配設された第１の標準的なセルと、
第１のダイ本体の内部で前記第１の標準的なセル上に配設されて第１のＢＥＯＬ積層の一部分を形成する第１の複数の金属層であって、前記第１の標準的なセルの最も近くの第１の金属層、および前記第１の標準的なセルから最も遠くの最後の金属層を含む第１の複数の金属層とを備える半導体ダイであって、前記第１の複数の金属層が、
前記第１の金属層より上で前記第１の複数の金属層の前記最後の金属層より下に配設された第１の電力分配ネットワーク層であって、当該前記第１の電力分配ネットワーク層に関連したインタレベル誘電体層内のトレンチ内に形成された水平方向のパターンを含み、前記第１の標準的なセルに対して供給電圧または接地のうち少なくとも１つを与えるように構成された第１の電力分配ネットワーク層を備え、前記第１の電力分配ネットワーク層、前記第１の金属層および前記最後の金属層が、前記組合せ煙突の一部分を備え、前記第１の電力分配ネットワーク層が前記第１の金属層および前記最後の金属層よりも厚い、半導体ダイ。

【請求項2】

前記組合せ煙突およびＴＳＶが垂直に整列した、請求項１に記載の半導体ダイ。

【請求項3】

前記第１の電力分配ネットワーク層が前記第１の金属層および前記最後の金属層より少なくとも２倍厚い、請求項２に記載の半導体ダイ。

【請求項4】

前記第１の電力分配ネットワーク層が、前記第１の電力分配ネットワーク層の上と下とに配設された前記第１の複数の金属層と比較して、より低い固有抵抗を有する、請求項２に記載の半導体ダイ。

【請求項5】

前記第１の電力分配ネットワーク層の上に配設された前記第１の複数の金属層が、２Ωを超えて１０Ω未満の積層抵抗を有するように構成されており、前記第１の電力分配ネットワーク層の下に配設された前記第１の複数の金属層が、１Ω以下の積層抵抗を有するように構成されている、請求項２に記載の半導体ダイ。

【請求項6】

第１のダイと、
内部に標準的なセルが形成されている第２のダイとを備えるアクティブオンアクティブのマイクロ電子デバイスであって、
前記第２のダイの上に前記第１のダイが積層されてダイ積層をもたらし、
前記第１および第２のダイのそれぞれが、複数のインタレベル誘電体層に形成された複数の金属層を有して、前記第１および第２のダイの各々の頂面と底面の間の垂直に整列した導電経路を形成する第１の積層構造および第２の積層構造をもたらし、
前記標準的なセルに対して供給電圧または接地を与えるように構成された前記第２の積層構造の電力分配ネットワーク層が、前記複数の金属層のうち前記標準的なセルに最も近い第１の金属層と、前記複数の金属層のうち前記標準的なセルから最も遠い最後の金属層との間に配置され、前記電力分配ネットワーク層が前記電力分配ネットワーク層に関連したインタレベル誘電体層内のトレンチ内に形成された水平方向のパターンを含み、前記電力分配ネットワーク層が前記第１の金属層および前記最後の金属層よりも厚い、アクティブオンアクティブのマイクロ電子デバイス。

【請求項7】

前記第１のダイの第１の基板を通って延在する第１の基板貫通ビアと、
前記第２のダイの第２の基板を通って延在する第２の基板貫通ビアとをさらに備え、前記第１の基板貫通ビアが、前記第１のダイと前記第２のダイの間に配設された接合材料によって、また、前記第１および第２のダイの各々の前記導電経路を結合することにより、前記第２の基板貫通ビアに結合されている、請求項６に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項8】

頂面および底面を伴う第３の基板を有する第３のダイであって、導電性のための第３の積層構造をもたらすために、複数のインタレベル誘電体層に形成された複数の金属層を有する第３のダイと、
前記第３のダイの上の第２のダイであって、前記第２の基板の前記底面が前記第３の基板の前記頂面に面して前記ダイ積層をもたらす、第２のダイとをさらに備える請求項７に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項9】

導電性のために、前記第２の基板貫通ビアの上端と相互接続された前記第２の積層構造と、
導電性のために、前記第２の基板貫通ビアの下端と相互接続された、前記第２の基板の前記底面近くの前記第３の積層構造の金属層とをさらに備える請求項８に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項10】

前記電力分配ネットワーク層が、前記標準的なセルの上に配設された前記複数の金属層のものよりも低い固有抵抗を有する、請求項６に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項11】

前記電力分配ネットワーク層が前記標準的なセルの上に配設された前記複数の金属層の金属層より少なくとも２倍厚い厚さを有する、請求項６に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項12】

前記第１の積層構造の上層が、２Ωを超えて１０Ω未満の積層抵抗を有するように構成されて前記電力分配ネットワーク層の上に配設されており、前記第１の積層構造の下層が、１Ω以下の積層抵抗を有するように構成されて前記標準的なセルと前記電力分配ネットワーク層の間に配設されている、請求項６に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項13】

前記第１の積層構造が、前記複数の金属層の前記下層において、前記下層に、前記上層の経路よりも固有抵抗が低い経路をもたらすために、前記複数の金属層の前記上層のものよりも高いビア密度を有するように構成されている、請求項１２に記載のアクティブオンアクティブのマイクロ電子デバイス。

【請求項14】

アクティブオンアクティブのマイクロ電子デバイスを形成するための方法であって、
頂面と底面の間に基板貫通ビアが延在している第１の基板と、第１の標準的なセルとを有する第１のダイを取得することと、
頂面および底面を伴う第２の基板と、第２の標準的なセルとを有する第２のダイを取得することと、
前記第１の基板の前記底面が前記第２の基板の前記頂面と面した状態で、前記第２のダイの上で前記第１のダイを相互接続して、ダイ積層をもたらすこととを含む方法において、
前記第１のダイおよび前記第２のダイがそれぞれ、導電性のために、それぞれ、前記第１および第２の標準的なセルの上に、複数のインタレベル誘電体層の中に形成された複数の金属層を有して、前記第１のダイの頂面に対して露出された第１の積層構造および前記第２のダイの頂面に対して露出された第２の積層構造をもたらし、
導電性のために、前記第１の積層構造が前記基板貫通ビアの上端と相互接続されており、
前記相互接続することが、導電性のために、前記第１の基板の前記底面近くの前記第２の積層構造の金属層を、前記基板貫通ビアの下端に接続することを含み、
前記複数の金属層の下層と上層の間に前記第２の積層構造の電力分配ネットワーク層が配置され、
前記電力分配ネットワーク層が、前記第２の標準的なセルに対して最も近い前記下層の第１の金属層および前記第２の標準的なセルから最も遠い前記上層の最後の金属層よりも厚く、
第１のターゲット回路および第２のターゲット回路が、それぞれ前記第１の基板および前記第２の基板に少なくとも部分的に配置され、
前記第２のターゲット回路が前記電力分配ネットワーク層の水平方向のパターンと相互接続されて、供給電圧または接地のうち少なくとも１つを受け取り、前記水平方向のパターンは前記電力分配ネットワーク層に関連した前記インタレベル誘電体層のうちの１つ内のトレンチ内に形成されている、方法。

【請求項15】

さらに、
前記基板貫通ビアが第１の基板貫通ビアであり、
前記第２のダイが、前記第２の基板の前記頂面と前記底面の間に延在する第２の基板貫通ビアを有し、
第３のダイが、頂面および底面を伴う第３の基板を有し、
前記第３のダイが、導電性のための第３の積層構造をもたらすために、複数のインタレベル誘電体層に形成された複数の金属層を有し、
前記第２の基板の前記底面が前記第３の基板の前記頂面と面した状態で前記第３のダイの上に前記第２のダイを相互接続して前記ダイ積層をもたらす、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

以下の説明は集積回路デバイス（「ＩＣ」）に関するものである。より具体的には、以下の説明は、マイクロ電子デバイスにおける電流抵抗（「ＩＲ」）損失を低減するための抵抗低減型アクティブオンアクティブのダイ積層向けの電力分配に関するものである。

【背景技術】

【0002】

集積回路は、時間の経過につれてより「密に」なっており、すなわち所与のサイズのＩＣにおいてより多くの論理フィーチャが実装されている。しかしながら、回路密度をさらに増加するために、集積回路ダイが互いに積層されて「３Ｄ」ＩＣ用などのダイ積層を形成する。しかしながら、そのようなダイ積層では電圧降下による制約がある。たとえば、制約の１つには、ダイ積層の電力レールすなわち電力および／または接地の導電経路に沿った電圧降下があり得る。

【発明の概要】

【0003】

装置は、一般的にはアクティブオンアクティブのマイクロ電子デバイスに関するものである。そのような装置では、第１のダイは第１の基板を有し、第１の基板の頂面と底面の間に基板貫通ビアが延在している。第２のダイは、頂面および底面を伴う第２の基板を有する。第１のダイは、第１の基板の底面が第２の基板の頂面に面した状態で第２のダイの上にあり、ダイ積層をもたらす。第１のダイおよび第２のダイはそれぞれ、導電性のために、それぞれ、複数のインタレベル誘電体層の中に形成された複数の金属層を有し、第１の積層構造および第２の積層構造をもたらす。導電性のために、第１の積層構造が基板貫通ビアの上端と相互接続されている。導電性のために、第１の基板の底面近くの第２の積層構造の金属層が、基板貫通ビアの下端と相互接続されている。第２の積層構造の複数の金属層の下層と上層の間に電力分配ネットワーク層が配置されている。第１の基板および第２の基板には、それぞれ第１のトランジスタおよび第２のトランジスタが少なくとも部分的に配置されている。第２のトランジスタは、電力分配ネットワーク層と相互接続されて、供給電圧または接地のうち少なくとも１つを受け取る。

【0004】

方法は、一般的にはアクティブオンアクティブのマイクロ電子デバイスの形成に関するものである。そのような方法では第１のダイが取得される。第１のダイは、第１の基板の頂面と底面の間に延在する基板貫通ビアを伴う第１の基板を有する。頂面および底面を伴う第２の基板を有する第２のダイが取得される。第１のダイは、第１の基板の底面が第２の基板の頂面と面した状態で第２のダイの上で相互接続されて、ダイ積層をもたらす。第１のダイおよび第２のダイはそれぞれ、導電性のために、それぞれ、複数のインタレベル誘電体層の中に形成された複数の金属層を有し、第１の積層構造および第２の積層構造をもたらす。導電性のために、第１の積層構造が基板貫通ビアの上端と相互接続されている。導電性のために、第１の基板の底面近くの第２の積層構造の金属層が、第１のダイと第２のダイの相互接続の一部分として基板貫通ビアの下端に接続されている。第２の積層構造の複数の金属層の下層と上層の間に第２の積層構造の電力分配ネットワーク層が配置されている。第１の基板および第２の基板には、それぞれ第１のトランジスタおよび第２のトランジスタが少なくとも部分的に配置されている。第２のトランジスタは、電力分配ネットワーク層と相互接続されて、供給電圧または接地のうち少なくとも１つを受け取る。

【0005】

別の例では、第１の複数の金属層および第１の標準的なセルを含む半導体ダイが開示される。第１の標準的なセルおよび第１の複数の金属層は、第１のダイ本体の内部に配設されている。第１の複数の金属層は、第１のＢＥＯＬ積層の一部分を形成する。第１の金属層を含む第１の複数の金属層が第１の標準的なセルの最も近くに配設されており、最後の金属層が第１の標準的なセルから最も遠くに配設されている。第１の電力分配ネットワーク層を含む第１の複数の金属層が、第１の標準的なセルより上で第１の複数の金属層の最後の金属層より下に配設されている。第１の電力分配ネットワーク層は、第１の標準的なセルに対して供給電圧または接地のうち少なくとも１つを与えるように構成されている。

【0006】

さらに別の例では、アクティブオンアクティブのマイクロ電子デバイスが提供される。アクティブオンアクティブのマイクロ電子デバイスは、第１のダイと、内部に標準的なセルが形成されている第２のダイと、電力分配ネットワーク層とを含む。第２のダイの上に第１のダイが積層されてダイ積層をもたらす。第１のダイおよび第２のダイのそれぞれが、複数のインタレベル誘電体層の中に形成された複数の金属層を有し、第１の積層構造および第２の積層構造をもたらす。第２の積層構造の電力分配ネットワーク層は、複数の金属層のうち標準的なセルに最も近い第１の金属層と、複数の金属層のうち標準的なセルから最も遠い最後の金属層の間に配置されている。電力分配ネットワーク層は、標準的なセルに対して供給電圧または接地を与えるように構成されている。

【0007】

以下の発明を実施するための形態および特許請求の範囲を検討すれば、他の特徴が認識されよう。

【0008】

添付図面は例示的装置および／または方法を示す。しかしながら、添付図面は説明および理解のみを目的とするものであり、特許請求の範囲を限定するように解釈されるべきではない。

【図面の簡単な説明】

【0009】

【図1】ウェーハレベル処理（「ＷＬＰ」）に関する例示的製造過程のウェーハ積層の上から下への側面を表す透視図である。

【図2-1】ダイ積層を有するマイクロ電子デバイスの例示的部分の側面を表すブロック図である。

【図2-2】別のダイ積層を有する別のマイクロ電子デバイスの例示的部分の側面を表すブロック図である。

【図3-1】下部の金属化レベルにおける半導体ダイの例示的部分の断面を表すブロック図である。

【図3-2】上部の金属化レベルにおける半導体ダイの例示的部分の断面を表すブロック図である。

【図3-3】中間の電力分配ネットワークレベルにおける半導体ダイの例示的部分の断面を表すブロック図である。

【図4-1】図２－１のようなダイ積層を有する別のマイクロ電子デバイスの例示的部分の側面を表すブロック図である。

【図4-2】もう１つのダイ積層を有するさらに別のマイクロ電子デバイスの例示的部分の側面を表すブロック図である。

【図5】例示的マイクロ電子デバイスを形成する流れを表す流れ図である。

【図6】例示的縦欄式フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを表す簡略ブロック図である。

【発明を実施するための形態】

【0010】

以下の説明では、本明細書で説明された特定の例をより十分に説明するために、多くの特定の詳細が明らかにされる。しかしながら、以下に示される特定の詳細のすべてはなくとも、これらの例の１つまたは複数の他の例および／または変形形態が実施され得ることが当業者には明らかなはずである。他の実例では、本明細書例の説明が曖昧にならないように、周知の特徴は詳細には説明されない。例証の容易さのために、同一の項目を参照するために、異なる図において同一の番号ラベルが使用されているが、代替の例では項目が異なることがある。

【0011】

本明細書では例示的装置および／または方法が説明される。「例示的」という語は、本明細書では、「一例、実例、または例証として役立つ」ことを意味するように使用されることを理解されたい。本明細書で「例示的」として説明されるあらゆる例または特徴は、必ずしも他の例または特徴よりも望ましいものまたは有利なものと解釈されるべきではない。

【0012】

いくつかの図において例示的に表される例を説明する前に、さらなる理解のための全般的な紹介が提供される。半導体処理ノードがますます小さくなる状況で、従来の「２Ｄ」スケーリングの難易度がより高くなるにつれて、基板貫通ビア（「ＴＳＶ」）を使用して半導体基板ダイまたは半導体ダイなどの個別のダイどうしを積層することが、回路密度を高めるためのより魅力的な手法になる。そのように、アクティブオンアクティブのダイ積層が、ダイ積層として、またはダイ積層の一部分として使用され得る。

【0013】

ダイ積層の構造のために、２Ｄダイの構成によって束縛され続ける意味はない。言い換えれば、ダイ積層を従来の２Ｄダイの積層で構成する必要はない。

【0014】

各半導体処理ノードの進行とともに電圧降下または電流抵抗（「ＩＲ」）降下が増し、いくつかの事例では２倍になる。サブ２０ナノメートル半導体プロセスノードにおいて、電力レールおよび接地レールにおけるＩＲ降下の急増が観測されている。これは、たとえばアクティブオンアクティブのダイ積層を設けることなどの積層用に従来の２Ｄダイを使用すると、著しいＩＲ降下が生じ得ることを意味する。ＩＲ降下が累積すると、たとえばトランジスタなどの素子にわたる利用可能な電圧が低下する。ＩＲ降下のそのような累積に対処するために供給電圧または供給電力を増加すると、電力消費が増加する可能性がある。

【0015】

しかしながら、マイクロ電子デバイスの電力消費を低減するために、供給電圧の下方スケーリングが使用されている。追加のＩＲ降下と組み合わされた供給電圧低下により、性能目標の達成がかなり困難になっている。

【0016】

そのようなダイ積層において電力および接地電流を伝えるために使用されるＴＳＶならびに対応する煙突状の積層構造（すなわち「煙突」または「組合せ煙突」）には累積的なＩＲ降下があり、従来の非積層２ＤダイにおけるＩＲ降下よりも大きくなり得る。従来の非積層２Ｄダイ構成では、電力および接地の分配は最上部の導電層が起源であり、金属化レベルを下って基板まで伝播する。従来の２Ｄダイのダイ積層では、電力および接地の分配は基板の背面が起源であり、ＴＳＶおよび煙突金属化レベルを通って最上部の金属化レベルまで上昇し、次いで、そのような金属化レベルを戻って基板まで下降してよい。

【0017】

従来の、煙突構造のための、設置してルーティングする（「ＰｎＲ」）セルまたはブロックは、金属層の間により多くの導電性ビアを有することによってＩＲ降下を低下させる。さらに、より多くの煙突を有することにより、ＩＲ降下またはＩＲ損失の影響を緩和することができる。しかしながら、これらの構成では、より大きな領域が使用されてダイ当たりのコストが増加する。

【0018】

そのような従来のダイ積層における電力および接地の分配とは対照的に、電力および接地の分配のための低抵抗経路が以下でさらに詳細に説明される。以下で説明されるように、ＩＲ降下を低下させるために、煙突金属化レベルをバイパスするための、煙突の暫定バス経路が設けられる。そのような煙突の暫定バス経路には、電力および接地の分配ネットワーク（「ＰＤＮ」）の金属化層が備わっていてよい。電力または接地の経路の電流を導くための煙突からの「早期の流出ランプ」バスは、ＩＲ降下を低下させる。そのような「早期の流出ランプ」には、従来の中間の金属化レベルよりも厚く形成された中間の金属化レベルが備わっている。電力および接地の分配のためにより厚い中間の金属化レベル（すなわち電力および接地のバッシング用の厚いパターン）を設けることにより、ダイ積層において従来の電力および接地のルーティングと比較してＩＲ降下が低減され得る。面積を増加、それゆえにダイ当たりのコストを増加する必要はなく、ＩＲ降下を少なくとも２０パーセント低減することができる。

【0019】

上記の一般的な理解を念頭に置いて、ダイ積層用の様々な構成が以下で全般的に説明される。

【0020】

図１は、ウェーハレベル処理（「ＷＬＰ」）に関する例示的製造過程を表す、ウェーハ積層１００の上から下への側面透視図である。頂部ウェーハ１０１と底部ウェーハ１０２は互いに結合され得る。たとえば、導電性ならびに機械的結合のために、ダイ対ダイレベル、ウェーハ対ウェーハレベル、またはダイ対ウェーハレベルでのダイ対別のダイの接合または相互接続のためのＣｕ／Ｓｎマイクロバンプの過渡液相（「ＴＬＰ」）接合技術が使用され得る。しかしながら、ダイ対別のダイの他のタイプの相互接続が使用されてもよい。

【0021】

３Ｄダイ積層のダイの上面と下面の一方または両方に相互接続層があってよい。導電性のために、ダイ積層の対応するダイを相互接続するダイ対ダイ相互接続を用いてそのように結合した後には、ウェーハ１０１の下面１０１ｂとウェーハ１０２の上面１０２ａが互いに面してよい。そのように、頂部ウェーハ１０１の半導体ダイ（「アクティブダイ」）１０４が底部ウェーハ１０２の対応するアクティブダイ１０５に結合されて、積層されたダイまたはダイ積層の積層されたウェーハ１０３を形成する。

【0022】

半導体ダイ１０４および１０５の各々が、シリコン（Ｓｉ）、砒化ガリウム（ＧａＡｓ）、シリコンカーボン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、Ｓｉｉ_－ｘＧｅ_ｘ等の半導体材料の基板を含み得る。その上、１つまたは複数の基板貫通ビア構造および２つ以上のアクティブダイを含む基板を伴うダイ積層を有する任意のマイクロ電子素子が使用され得る。アクティブダイはトランジスタを含み、パッシブダイはトランジスタを有していないので、アクティブダイはパッシブダイと区別され得る。以下でアクティブオンアクティブのダイ積層を説明する。

【0023】

数ある構造の中で、ウェーハ、ダイおよび基板に関して本明細書で使用されるように、「上面」および「下面」などの用語は、全体的に「水平方向」または他の横方向に延在し、厚さにおいて全体的に互いに平行なフィーチャを指示するために使用される。「水平方向の」、「上の」および「下の」などの用語または他の方向を示す用語は、図の基準座標系および／または処理中の配向に関して使用され、さらなる組立体においてまたは様々なシステムで使用されるなど可能性のある代替配向に対する制限を意味するわけではない。

【0024】

そのように、ウェーハ１０１または１０２の処理において、上面１０１ａまたは１０２ａは、一般に、それぞれ製造過程のウェーハの「前面」と称されるものに関連づけられてよく、下面１０１ｂまたは１０２ｂは、一般に、それぞれ製造過程のウェーハの「背面」と称されるものに関連づけられてよい。そのように、製造過程のウェーハの前面は、ライン製造のフロントエンド（「ＦＥＯＬ」）構造と称されるものを形成するために使用されてよく、製造過程のウェーハの背面はライン製造のバックエンド（「ＢＥＯＬ」）構造を形成するために使用されてよい。一般に、ＦＥＯＬ構造は、数あるＦＥＯＬ構造の中で、シャロウトレンチアイソレーション（「ＳＴＩ」）、トランジスタのゲート、トランジスタのソース／ドレイン領域、トランジスタのゲート誘電体、接触エッチング停止層（「ＣＥＳＬ」）、プレ金属化誘電体すなわちプレ金属誘電体（「ＰＭＤ」）、および接触プラグを含み得る。ＰＭＤは１つまたは複数の層から成り得る。一般に、ＢＥＯＬ構造は、１つまたは複数のレベル間誘電体（「ＩＬＤ」）および１つまたは複数の金属化（「Ｍ」）のレベルを含み得る。以下の例では例示的に複数のＩＬＤが表されるが、他の構成では、例示的に表されたものよりも少ないＩＬＤまたは多くのＩＬＤがあり得る。その上、各ＩＬＤは１つまたは複数の誘電体層から成ってよい。以下の例では、複数の金属化レベルまたは金属層が例示的に表されるが、他の構成では、例示的に表されたものよりも少ない金属化のレベルまたは多くの金属化のレベルがあり得る。さらに、知られているように、金属化レベルからの金属は、導電性ビアの形態で１つまたは複数のＩＬＤを通って延在し得る。その上、それぞれの金属化のレベルは１つまたは複数の金属層から成ってよい。

【0025】

最後すなわち最上部の金属化層または金属化レベルにはパッシベーションレベルが形成されてよい。そのようなパッシベーションレベルは１つまたは複数の誘電体層を含み得、反射防止コーティング（「ＡＲＣ」）をさらに含み得る。パッシベーション層は、ポリマ層など１つまたは複数の誘電体層から形成され得る。たとえば、パッシベーション層は、ベンゾシクロブテン（「ＢＣＢ」）層またはシリコン窒化物層とＢＣＢ層の組合せでよい。いくつかのダイ積層用途では、パッシベーション層はダイ間層と称されることがある。

【0026】

銅、銅合金、または他の金属などの金属層が、パッシベーション層上および最上部のビア導体の下端接触面上に形成されてよい。この金属層はＲＤＬ金属層でよい。ボールまたはバンプがそれぞれ接合パッド上に形成されてよく、そのようなパッドは、そのような金属層の一部分上に、またはその一部分として形成され得る。ボールは、はんだまたは他の共晶接合材料などの接合材から形成されてよい。ボールは、マイクロバンプ、Ｃ４バンプ、ボールグリッドアレイ（「ＢＧＡ」）ボール、またはいくつかの他のダイ相互接続構造でよい。いくつかの用途では、最上部の金属層はランディングパッド層またはランディングパッドと称されることがある。

【0027】

その上、そのようなパッシベーションレベルに再分配層（「ＲＤＬ」）が形成されてよい。従来、ＲＤＬは、たとえばポリイミド層などの誘電体層と、そのような誘電体層上にあり、最後の金属化レベルの金属層のボンドパッドに接続された別の金属層と、そのようなＲＤＬ金属層を、別のボンドパッドをもたらすように一部分は露出させたまま覆う、たとえば別のポリイミド層などの別の誘電体層とを含み得る。端子開口が、そのようなＲＤＬ金属層の他のそのようなボンドパッドを露出し得る。その後、そのようなボンドパッドに対して、慣例通りにハンダバンプまたはワイヤボンドが結合されてよい。

【0028】

ＦＥＯＬ構造またはＢＥＯＬ構造の形成の一部分として、基板に形成されて基板の中へ延在する開口の中に複数のビア構造が延在してよい。ビア構造は、一般に、基板に形成された開口または穴を充填するかまたはめっきすることによって形成された任意の形状の任意の固体の形態であり得る。そのような固体形状の例は、一般に、円柱形、円錐形、円錐台状、四角筒状、立方体等を含む。

【0029】

従来、基板貫通ビア構造すなわちＴＳＶは、基板の上面から下面まで、または基板の下面に向かって延在してよく、すなわち最初に基板の前面からエッチングし、次いで、そのような基板のそのようなエッチング穴の中に材料をめっきするかまたは堆積することによって前面ＴＳＶが形成される。そのように、そのようなＴＳＶの底部を露出するための背面暴露の後に、基板の厚さがＴＳＶの下端面を暴露するように効果的に薄くなり得るので、基板の上面と下面の間にＴＳＶが延在し得る。しかしながら、ＴＳＶは背面ビア構造を有し得る。背面ＴＳＶの製作は一般に「ビアラスト手法」と称され、したがって、前面ＴＳＶの製作は一般に「ビアファースト手法」と称される。その上、「ビアミドル手法」が使用されてもよい。「ビアミドル手法」は同様にビア形成のための前面手法であるが、ビアがＦＥＯＬ動作の後、一般に、ＢＥＯＬ動作の前に作製されるため、「ミドル」と称される。以下の説明は、一般に、形成するためのビアファースト手法、ビアラスト手法、またはビアミドル手法のいずれかまたはすべての前面ＴＳＶまたは背面ＴＳＶに対して同様に当てはまる。

【0030】

ＴＳＶは、それぞれが、基板の上面と同じ高さの上端接触面と、背面暴露の後などのそのような基板の下面と同じ高さの下端接触面とを含み得る。以下でさらに詳細に説明されるように、末端面は、ＴＳＶを他の内部部品または外部部品と相互接続するために使用され得る。

【0031】

たとえば、ビア導体の上端接触面は、それぞれの導体パッドによって第１の金属化レベル（「Ｍ１」）と相互接続され得る。導体パッドは、Ｍ１が延在するＰＭＤに形成されたそれぞれの開口に形成されてよい。しかしながら、他の構成では、１つまたは複数のビア導体が、１つまたは複数のＩＬＤを通って１つまたは複数の他の高レベルの金属化まで延在してよい。

【0032】

最近になって、ＴＳＶは、３次元（「３Ｄ」）ＩＣすなわち「３Ｄ ＩＣ」と称されるものをもたらすために使用されている。一般に、接合パッドレベルまたはオンチップ電気配線レベルでは、基板を通る導電性経路としてＴＳＶを用いて１つのダイが別のダイに取り付けられ得るが、ウェーハ対ウェーハの接合が使用されてもよい。半導体ダイ１０４および１０５などの半導体ダイは、ウェーハ１０１および１０２からそれぞれ単一ダイにダイシングされ得る。そのような単一ダイが互いに接合されてよく、または回路プラットフォームに接合されてよい。回路プラットフォームの例には、インタポーザ、パッケージ基板、およびプリント回路基板がある。

【0033】

２つ以上のダイの相互接続、１つまたは複数のダイとインタポーザの相互接続、またはそれらの任意の組合せのために３Ｄウェーハレベルパッケージング（「３Ｄ－ＷＬＰ」）が使用され得、相互接続にはＴＳＶが使用され得る。任意選択で、ダイは、ダイ対ダイ（「Ｄ２Ｄ」）またはチップ対チップ（「Ｃ２Ｃ」）の相互接続が可能であり、相互接続にはＴＳＶが使用され得る。その上、任意選択で、ダイは、ダイ対ウェーハ（「Ｄ２Ｄ」）またはチップ対ウェーハ（「Ｃ２Ｗ」）の相互接続が可能であり、相互接続にはＴＳＶが使用され得る。それゆえに、３Ｄの積層されたＩＣ（「３Ｄ－ＳＩＣ」または「３Ｄ－ＩＣ」）をもたらすために、種々のダイ積層手法またはチップ積層手法のうち任意のものが使用され得る。

【0034】

明瞭さのために、限定でない例として、ダイ積層に少なくとも２つのアクティブダイを有するＤ２Ｄダイ積層を用いるダイレベルのパッケージングが使用されると想定する。ダイ対ダイ積層用のＷＬＰは、現在３Ｄダイ積層の商業生産向けの慣例ではないので、ダイシングされるダイ対ダイ積層が以下でさらに詳細に説明される。しかしながら、本明細書の説明に従って、ＷＬＰを含むがこれに限らない他の構成が使用されてもよい。その上、半導体ダイの形成に関する前述の詳細の多くは、限定ではなく明瞭さのために、以下では繰り返されない。

【0035】

図２－１は、ダイ積層２１０Ａを有するマイクロ電子デバイス２００Ａの例示的部分の側面を表すブロック図である。ダイ積層２１０Ａは、互いに結合された上部の半導体ダイ２１１と下部の半導体ダイ２１２とを含む。上部の半導体ダイ２１１、２１２のそれぞれが一体型本体を有し、図２－１内の同一の参照数字を利用して参照され得る。上部の半導体ダイ２１１の背面２０１が下部の半導体ダイ２１２の前面２０２に結合されており、すなわち下面２０１と上面２０２は互いに面する。

【0036】

上部の半導体ダイ２１１は、ＴＳＶ ２２２を有する基板２１３を含む。明瞭さのためにＴＳＶ ２２２は１つしか例示的に表されていないが、基板２１３は２つ以上のＴＳＶを含み得る。ＴＳＶ ２２２は、基板２１３の上面２０８と基板２１３の背面２０１の間に延在する。この例では、限定ではなく明瞭さのために、背面２０１は上部の半導体ダイ２１１の基板２１３のものである。しかしながら、別の例では、半導体ダイの背面は、裏側ＲＤＬの表面あるいは基板２１３のそのような背面２０１に形成された他の１つまたは複数の層でよい。その上に、この例では、ＴＳＶ ２２２は、ＴＳＶ ２２２の一部分に対する形態を提供するために使用されるＰＭＤ層を使用するなどして、上面２０８より上に延在する。これは、ＴＳＶ ２２２が、上部の半導体ダイ２１１に形成されたＭ１～Ｍ１３として例として例示的に示された複数の金属化層のうち金属層Ｍ１と相互接続されていることを示すための単なる便宜上のことである。しかしながら、以下でさらに詳細に説明されるように、金属層Ｍ１は、ＴＳＶ ２２２に対する相互接続であり得る導電性ビアを形成するために使用されてよい。

【0037】

限定ではなく明瞭さのために全体的に表されているように、上部の半導体ダイ２１１は回路を形成する回路素子を含み得、そのような回路素子は１つまたは複数のトランジスタ２２４ならびに他の回路素子を含み得る。一例では、ゲートおよびゲート誘電体（限定ではなく明瞭さのために、詳細には表されていない）は、基板２１３の上面２０８より上に配置されてよい。

【0038】

上部の半導体ダイ２１１は「煙突」または「組合せ煙突」２１７を含む。「煙突」または「組合せ煙突」は、明瞭さのために１つしか例示的に表されていないが、本明細書で説明される上部の半導体ダイ２１１または別の半導体ダイは２つ以上の「煙突」を含み得る。煙突２１７は複数の金属化レベルおよびＩＬＤレベルを用いて形成されている。この例では、半導体ダイ２１１の下部の金属化レベルおよびＩＬＤレベル２１８の非煙突部分は、一般に、たとえば１つまたは複数のトランジスタ２２４を含み得る回路素子などの素子間の相互接続のために使用される。この例では、半導体ダイ２１１の上部の金属化レベルおよびＩＬＤレベル２１９の非煙突部分は、一般に半導体ダイ２１１と回路プラットフォーム２１５の間の相互接続ならびにクロックおよび他の信号などの「全体的な」ダイ上のルーティングのために使用される。

【0039】

この例については、Ｍ１～Ｍ１３の１３の金属化レベルと、対応するＩＬＤ１～ＩＬＤ１３の１３のＩＬＤレベルとがある。この例では、電力分配ネットワーク（「ＰＤＮ」）金属層（この例ではＭ５として示されている）は、隣接した金属層よりも厚いかまたは丈が高くてよく、Ｍ１～Ｍ１３の金属化レベルのうち他のすべての金属化レベルよりも厚いかまたは丈が高くてよい。１つまたは複数の例において、ＰＤＮ層は、最初の金属化層（Ｍ１）または最後の金属化層（Ｍ１３）の厚さよりも少なくとも２倍厚い。そのようなＰＤＮ層は、上部の金属化レベルと下部の金属化レベルの間にあり、一般に、最後の「標準的なセル」の金属ルーティング層の上の最初の金属化レベルと称されることもある、回路の反復セルの直接的な相互接続ルーティングのための最後のルーティング金属化レベルより上の第１、第２、第３、または第４の金属化レベルでよい。そのため、金属化層および「標準的なセル」は、すべてダイ本体２１１の内部にある。言い方を変えると、ＰＤＮ層は、標準的なセルの直ぐ上に連続して存在する複数の金属層のうち、第１の金属層、第２の金属層、第３の金属層、または第４の金属層の上に存在し得る。「標準的なセル」は、ブール論理機能（たとえばＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、インバータ、バッファ等）または記憶機能（フリップフロップまたはラッチ）をもたらす、トランジスタおよび相互接続構造のグループである。最も簡単なセルは、基本的なＮＡＮＤ、ＮＯＲ、およびＸＯＲのブール関数の直接型表現形式であるが、はるかに大きく複雑なセル（２ビットの全加算器、または多重化されたＤ入力フリップフロップなど）が一般に使用されている。ＰＤＮ層も、最後の２つの（たとえば最も高い）金属層ではない。ＰＤＮ層も、複数の金属層のうち最後の金属層よりも標準的なセルに近い金属層上に存在する。一例では、ＰＤＮ層は、上部の金属化レベルの最後の金属層（Ｍ１３）の下の、たとえば最後の金属層の下の少なくとも５つ、７つ、さらには８つ以上の金属層といった、少なくとも２つ以上の金属層である。この例では、ＰＤＮ層Ｍ５は、直ぐ上の金属層よりも、それぞれの水平方向のパターンの厚さに関して丈が少なくとも２倍高い。この例では、ＰＤＮ層Ｍ５の水平方向のパターン２４５の高さＨ１は、金属化層Ｍ１またはＭ１３の組合せ煙突部分の水平パターン２４７の高さＨ２の少なくともの２倍である。より一般的には、ＰＤＮ層Ｍ５は、一例では固有抵抗を低減するように構成されており、そのような例では、水平方向のパターン２４５などの水平方向のパターンの少なくとも３０ミクロンの長さについて３０Ω未満の固有抵抗が観測された。水平方向のパターンは、一般に、ＩＬＤに画定されたトレンチの中に形成された導電性ラインを意味し、慣例的にそのようなトレンチを辿るそのような導電性ラインは、ＩＬＤ平面に対して水平方向の広がりを有し得る。前述の向上がなければ、ＢＥＯＬ積層における最上部の金属層から「２Ｄ」ＩＣにおける基板のトランジスタ領域までの全抵抗は、複雑なＦＰＧＡでは１２０Ωになり得る。この数値は、従来の設置してルーティングされたＡＳＩＣにとっては大幅に小さいであろうが、１つまたは複数の電力レール上の電圧降下に関して、なお重荷である。

【0040】

１３レベルのＢＥＯＬ煙突が例示的に表されているが、他の例では、本明細書の説明に従って、より少数またはより多数の金属化レベルおよび対応するＩＬＤレベルが使用され得る。材料の１つまたは複数の層を含み得る、半導体ダイ２１１の上面２０３に関連した最上部の金属層すなわち金属化レベルＭ１３は、導電性のために、回路プラットフォーム２１５の表面２０４に沿って導電性接触子（限定ではなく明瞭さのために図示されていない）と相互接続されてよく、したがって、この例におけるそのような金属化レベルＭ１３は、部分的に電力および接地の分配層であり得る。

【0041】

煙突２１７の領域では、下部の金属化レベルおよびＩＬＤレベル２１８ならびに上部の金属化レベルおよびＩＬＤレベル２１９の部分は、金属化レベル対金属化レベルの導電性のためにそのような煙突領域における導電性ビア密度を増加することによって、固有抵抗が低い経路をもたらすために使用される。下部の金属化レベルおよびＩＬＤレベル２１８と上部の金属化レベルおよびＩＬＤレベル２１９の間に、ＰＤＮ金属層Ｍ５および対応するＩＬＤレベルＩＬＤ５がある。ＰＤＮ金属層の代替（すなわちＭ５以外の）位置は、上記で論じられたように決定されてよい。同様に、煙突２１７の領域におけるＩＬＤレベルＩＬＤ５を伴うＰＤＮ金属層Ｍ５の部分は、１つまたは複数の回路素子にルーティングする、より局所的な電力および接地をもたらすために使用され、そのような回路素子は、トランジスタ２２３および２２４のうち１つまたは複数のトランジスタをそれぞれ含み得る。ＰＤＮ金属層Ｍ５からのそのような局所的な電力および接地のルーティングは、金属化レベル対金属化レベルの導電性のために、そのようなＰＤＮ金属層Ｍ５に関連した煙突領域における導電性ビアの密度を増加することによって、上の金属層と比較して低減された固有抵抗の経路を有するために使用されてよい。そのようなルーティングは、ＩＣの、最上部の金属層から１つまたは複数のトランジスタへの電力および接地のルーティングよりも局所的である。さらに、たとえばＰＤＮ金属層Ｍ５などのＰＤＮ金属層をもたらすように使用される中間の金属化レベルは、そのような金属化層に対してルーティングされたダイ中の電力および接地のバッシングを、これに限らず含んでよく、排他的に含んでもよい。

【0042】

従来、前面は背面よりも電気的相互接続の機会が多いため、前面２０３すなわち上面２０３は、ダイ積層２１０Ａをそのような回路プラットフォーム２１５に結合するために、プリント回路基板の下面２０４、インタポーザ基板、ＲＤＬ積層、パッケージ基板、または他の回路プラットフォーム２１５に結合され得る。回路プラットフォーム２１５は、矢印２３０で全体的に指示されるように、電力および接地のバッシングをダイから離してルーティングするために使用され得る。

【0043】

下部の半導体ダイ２１２は、ＴＳＶ ２２１を有する基板２１４を含む。明瞭さのためにＴＳＶ ２２１は１つしか例示的に表されていないが、基板２１４は２つ以上のＴＳＶを含み得る。ＴＳＶ ２２１は、基板２１４の上面２０９と下面２０５の間に延在する。この例では、限定ではなく明瞭さのために、基板２１４の下面２０５は下部の半導体ダイ２１２の背面２０５である。しかしながら、別の例では、半導体ダイの背面は、裏側ＲＤＬの表面あるいは基板２１４のそのような背面２０５に形成された他の１つまたは複数の層でよい。

【0044】

限定ではなく明瞭さのために全体的に表されているように、下部の半導体ダイ２１２は回路素子を含み得、たとえば、１つまたは複数のトランジスタ２２３ならびに他の回路素子を含み得る。一例では、ゲートおよびゲート誘電体は基板２１４の上面２０９の上に配置されてよい。

【0045】

明瞭さのために、トランジスタ２２３またはトランジスタ２２４のＭＯＳＦＥＴトランジスタ２６０の一部分の拡大図が、限定ではなく例として表されている。トランジスタ２２３のトランジスタ２６０およびトランジスタ２２４のトランジスタ２６０は、それぞれ基板２１４および２１３に少なくとも部分的に形成されてよい。別の例では別のタイプのトランジスタが形成され得る。各トランジスタ２６０は、基板２１４に形成されたソース領域２６１およびドレイン領域２６２を含み得る。基板２１４上にゲート誘電体２６３が形成されてよく、ゲート誘電体２６３上にゲート電極２６４が形成されてよい。ソース領域２６１、ゲート電極２６４、および／またはドレイン領域２６２に対する導電性のための導電性ビア２６６を形成するために、たとえばＭ１などの導電層が使用され得る。誘電体層２６５には導電性ビア２６６が形成され得る。導電性のために導電性ビア２６６のうち１つまたは複数と相互接続され得る、たとえば導電性ライン２６７などの水平方向の導電性ラインを形成するために、導電性ビア２６６を形成するために使用されるものと別の金属層または同一の金属層が使用されてよい。別の金属層に導電性ビア２６９を与えるために、導電性ライン２６７の上に別の誘電体層２６８が形成され得る。たとえば導電性ライン２６７などの１つまたは複数の導電性ラインに対する導電性のために、導電性ビア２６９のうち１つまたは複数が相互接続されてよい。その上に、以下でさらに詳細に説明されるように、導電性ビア２６６のうち１つまたは複数が、電力分配ネットワーク（「ＰＤＮ」）の金属層Ｍ５に対して直接的または間接的に相互接続されてよい。そのように、トランジスタ２６０を動作させるための電源電圧または接地電圧のいずれかを供給するために、ソース領域２６１、ドレイン領域２６２、および／またはゲート電極２６４に対して導電性ビア２６６のうち１つが使用され得る。同様に、トランジスタ２６０を動作させるための電源電圧または接地電圧のいずれかを供給するために、ソース領域２６１、ドレイン領域２６２、および／またはゲート電極２６４のうち別のものに対して導電性ビア２６６のうち別のものが使用され得る。明瞭さのために、トランジスタ２２３および２２４のトランジスタ２６０うち１つしか表されていないが、トランジスタ２２３および２２４のトランジスタ２６０のうち２つ以上に、電力および／または接地が同様に供給され得る。

【0046】

下部の半導体ダイ２１２は「煙突」または「組合せ煙突」２２７を含む。明瞭さのために１つの「煙突」だけが例示的に表されているが、下部の半導体ダイ２１２は２つ以上の「煙突」を含み得る。煙突２２７は複数の金属化レベルおよびＩＬＤレベルを用いて形成されている。半導体ダイ２１２の、たとえばＭ１１などの最上部の金属化レベルが、導電性のために、ＴＳＶ ２２２の下端または下端面２５１と相互接続されてよい。半導体ダイ２１１の、たとえばＭ１などの最下部の金属化層が、導電性のために、ＴＳＶ ２２２の上端または上端面２５２と相互接続されてよい。下部の半導体ダイ２１２の最下部の金属化層として金属化層Ｍ１があるということは、たとえばＰＭＤ層を含み得るＴＳＶ ２２１用の金属層が、ＢＥＯＬ積層の一部分として含まれないことを意味する。

【0047】

この例では、半導体ダイ２１２の下部の金属化レベルおよびＩＬＤレベル２２８の非煙突部分は、一般に、たとえばトランジスタ２２３などの素子間の相互接続またはルーティングのために使用される。この例では、半導体ダイ２１２の上部の金属化レベルおよびＩＬＤレベル２２９の非煙突部分は、一般に半導体ダイ２１２と半導体ダイ２１１の間の相互接続またはルーティング、ならびにクロックおよび他の信号などの「全体的な」ダイ上のルーティングのために使用される。この例については、Ｍ１～Ｍ１１の１１の金属化レベルと、対応するＩＬＤ１～ＩＬＤ１１の１１のＩＬＤレベルとがある。電力分配ネットワーク（「ＰＤＮ」）の金属層Ｍ５は、ＰＤＮ層Ｍ５を参照しながら説明されたのと同様に、Ｍ１～Ｍ１１の金属化レベルのうち他のすべての金属化レベルよりも厚いかまたは丈が高くてよい。ＰＤＮ金属層の代替の（すなわちＭ５以外の）位置および厚さは、上記で論じられたように決定されてよい。この例では、ＰＤＮ層Ｍ５の水平方向のパターン２４５の高さＨ１は、金属化層Ｍ７の組合せ煙突部分の水平パターン２４６の高さＨ３の少なくとも２倍である。繰り返しになるが、ＰＤＮ金属層Ｍ５は、低減された固有抵抗を有するように構成されている。一例では、少なくとも３０ミクロンの長さについて３０Ω未満の固有抵抗を有するＰＤＮ金属層Ｍ５が観測された。

【0048】

１１レベルのＢＥＯＬ組合せ煙突構造が例示的に表されているが、他の例では、本明細書の説明に従って、より少数／より多数の金属化レベルおよび対応するＩＬＤレベルが使用され得る。その上に、この例では、ＢＥＯＬ構造のレベルの数が異なる半導体ダイ２１１と２１２が使用されているが、別の例では半導体ダイ２１１と２１２は同数のＢＥＯＬ構造のレベルを有し得る。

【0049】

半導体ダイ２１２の、この例の金属化レベルＭ１１など最上部の金属層は、導体材料の１つまたは複数の層および１つまたは複数の障壁層を含み得る。繰り返しになるが、そのような最上部の金属層は、導電性のために導電性接触子と相互接続されてよく、導電性接触子は、上部の半導体ダイ２１１の表面２０１に沿ってＴＳＶ ２２２の下面または下端面２５１と相互接続するためのものである。

【0050】

煙突２２７の領域では、下部の金属化レベルおよびＩＬＤレベル２２８ならびに上部の金属化レベルおよびＩＬＤレベル２２９は、金属化レベル対金属化レベルの導電性のためにそのような煙突領域における導電性ビア密度を増加することによって、固有抵抗が低い経路をもたらすために使用される。下部の金属化レベルおよびＩＬＤレベル２２８と上部の金属化レベルおよびＩＬＤレベル２２９の間に、ＰＤＮ金属層Ｍ５および対応するＩＬＤレベルＩＬＤ５がある。同様に、煙突２２７の領域では、ＩＬＤレベルＩＬＤ５を伴うＰＤＮ金属層Ｍ５は、金属化レベル対金属化レベルの導電性のためにそのような煙突領域における導電性ビア密度を増加することによって、垂直方向の固有抵抗が低い経路をもたらすために使用される。繰り返しになるが、この例における金属化レベルＭ１１など最上部の金属層は、材料の１つまたは複数の層を含み得、導電性のためにＴＳＶ ２２２の下端と相互接続されてよい。

【0051】

任意選択で、またはそれに加えて、基板２１４の背面２０５すなわち下面は別の半導体ダイに結合されてよい。そのように、それぞれダイ積層の半導体ダイのＴＳＶおよび煙突は、適用できる場合には、そのようなダイ積層の内部で上方向または下方向のいずれかに電流を伝える低抵抗性経路をもたらすために、互いに対して垂直に整列してよい。そのような低抵抗性導電経路は、矢印２３０で全体的に指示されるように、ダイ積層２１０Ａに電源電圧を供給するため、またはダイ積層２１０Ａから接地への経路をもたらすために使用され得る。金属化レベルＭ５から、それぞれ下部の金属化レベル２１８および２２８をそれぞれ使用するダイ内の電力または接地のルーティングが、それぞれ矢印２３１および２３２で全体的に指示されるようにもたらされ得る。そのようなダイ内の電力および接地のルーティングは、トランジスタ２２４および２２３を動作させるために使用され得る。

【0052】

この例では、ダイ積層２１０Ａにおける次の半導体ダイに対する下部の垂直方向の抵抗性経路をもたらすために、煙突２１７、ＴＳＶ ２２２、煙突２２７、およびＴＳＶ ２２１のすべてが互いに垂直に整列する。しかしながら、ダイ積層２１０Ａにおけるダイの低抵抗性ルーティングによって使用されるのが半導体ダイ２１１および２１２のみである場合には、ダイ積層における最後の（図２－１の配向については最下の）半導体ダイ２３３が煙突２２７の一部分を有し得、図２－２の半導体ダイ積層２１０Ｂの半導体ダイ２３３のＢＥＯＬ下層２３８において例示的に表されるように、対応するＴＳＶのすべてが省略される。ダイ本体２１１に類似して、金属化層および「標準的なセル」も、すべてがダイ本体２１２の内部にある。

【0053】

図２－２は、ダイ積層２１０Ｂを有するマイクロ電子デバイス２００Ｂの例示的部分の側面を表すブロック図である。ダイ積層２１０Ｂは、以前に説明されたように半導体ダイ２１１および２１２を含み、第３の下部の半導体ダイ２３３も含む。マイクロ電子デバイス２００Ｂの多くが図２－１のマイクロ電子デバイス２００Ａと同一であるので、明瞭さのために、マイクロ電子デバイス２００Ｂの説明のために半導体ダイ２１１および２１２の以前の説明を繰り返すことはない。それゆえに、明瞭さのために、一般に相違のみが説明される。

【0054】

ダイ積層２１０Ｂの最下部の半導体ダイ２３３は部分的煙突２３７を含む。部分的煙突２３７は、上部の金属化レベルおよびＩＬＤレベル２３９、ならびにＰＤＮ金属化レベルＭ５および対応するＩＬＤレベルＩＬＤ５を含む。しかしながら、下部の金属化レベルおよびＩＬＤレベル２３８はＰＤＮ金属化レベルＭ５および対応するＩＬＤレベルＩＬＤ５より下に存在するが、そのような下部のレベル２３８は、半導体ダイ２３３に部分的煙突をもたらすのには使用されない。しかしながら、そのような下部のレベル２３８は、全体的に指示されるように、半導体ダイ２３３の基板２３４のトランジスタ２３５向けなどの従来の電力および接地のルーティングをもたらすために使用され得る。ルーティング用の追加の領域をもたらす一方で、下部のレベル２３８における従来のルーティングの電力および接地のための電流搬送能力は煙突よりも低く、煙突よりも高い抵抗をもたらす。

【0055】

図２－１と図２－２を同時に参照しながら、マイクロ電子デバイス２００Ａおよび２００Ｂをさらに説明する。以前に説明されたような、ＢＥＯＬ金属化の上部のレベルおよび下部のレベルなど複数の金属層の上層と下層の間に配置された上記の例における金属層Ｍ５などのＰＤＮレベルまたはＰＤＮ層は、以前に説明されたように、煙突構造の対応する部分によってＴＳＶに結合され得る。煙突構造のこれらの部分は、１つまたは複数のＴＳＶに対する導電性のために相互接続されてよい。

【0056】

たとえば、電流は、矢印２４０によって全体的に指示されるように、半導体ダイ２１２のＴＳＶ ２２１を通って、部分的煙突２３９、下部の金属化レベル２３８経由で基板２３４まで流れることができる。半導体ダイ２３３において、下部の金属化レベルおよびＩＬＤレベル２３８を介して基板２３４と相互接続されたそのような半導体ダイ２３３のＰＤＮ層Ｍ５は、上部の金属化レベルおよびＩＬＤレベル２３９の一部分によってそのようなＴＳＶ ２２１に結合され得る。上部の金属化レベルおよびＩＬＤレベル２３９は、煙突ならびに半導体ダイ２３３の他の導電性ルーティングを形成するために使用され得る。図２－２のマイクロ電子デバイス２００Ｂに電流または電力を供給する例を続けて、電力はＴＳＶ ２２１経由で部分的煙突２３７に受け取られ得る。半導体ダイ２１２のＴＳＶ ２２１と相互接続された煙突２２７は、そのような供給される電力を受け取るための導電性のために、回路プラットフォーム２１５に結合されてよい。この例では、煙突２１７と、煙突２２７と相互接続されたＴＳＶ ２２２とが、半導体ダイ２１１経由で半導体ダイ２１２および半導体ダイ２３３に電力を供給するために使用され得る。そのように、半導体ダイ２１１のＰＤＮ層Ｍ５および半導体ダイ２１２のＰＤＮ層Ｍ５は、それぞれ矢印２３１および２３２によって全体的に指示されるように、それぞれ下部の金属化レベル２１８および２２８経由で、それぞれ基板２１３および２１４に電力を供給するように使用され得る。

【0057】

しかしながら、接地相互接続の電流は、矢印２４０によって全体的に指示されるように、半導体ダイ２３３において、たとえば基板２３４から下部の金属化レベル２３８経由で部分的煙突２３７へと流れ得る。半導体ダイ２３３において、下部の金属化レベルおよびＩＬＤレベル２３８を介して基板２３４と相互接続されたそのような半導体ダイ２３３のＰＤＮ層Ｍ５は、上部の金属化レベルおよびＩＬＤレベル２３９が、部分的煙突２３７ならびに半導体ダイ２３３の他の導電性ルーティングを形成するために使用され得るので、これら上部の金属化レベルおよびＩＬＤレベル２３９の一部分によってＴＳＶ ２２１に結合され得る。図２－２のマイクロ電子デバイス２００Ｂに接地を与える例を続けて、出てくる電流は、部分的煙突２３７経由で半導体ダイ２１２のＴＳＶ ２２１に受け取られ得る。

【0058】

半導体ダイ２１２のＴＳＶ ２２１と相互接続された煙突２２７は、導電性のために、半導体ダイ２１１のＴＳＶ ２２２に結合されてよい。ＴＳＶ ２２２および回路プラットフォーム２１５に対する導電性のために相互接続された煙突２１７は、そのような回路プラットフォームからの電流を通すために使用され得る。この例では、相互接続された一続きの煙突２１７、ＴＳＶ ２２２、煙突２２７、ＴＳＶ ２２１、部分的煙突２３７が、回路プラットフォーム２１５の接地接続のために、半導体ダイ２３３からの電流を、下部の金属化レベル２３８経由で半導体ダイ２１２および２１１を通すように使用され得る。そのように、半導体ダイ２１１のＰＤＮ層Ｍ５および半導体ダイ２１２のＰＤＮ層Ｍ５は、回路プラットフォーム２１５の接地接続に対する出力に関して以前に説明されたように、それぞれ矢印２３１および２３２によって全体的に指示されるように、それぞれ基板２１３および２１４からの電流を、下部の金属化レベル２１８および２２８経由で、対応する煙突構造へ通すように使用され得る。

【0059】

ダイ積層を介して電流を上方または下方へ通すために、抵抗（「Ｒ」）は従来のルーティングで使用されるものよりも低くするべきである。明瞭さのために、限定しない例として、ＰＤＮ層Ｍ５を伴う１３の金属化レベルを有する半導体ダイを想定すると、金属化レベルＭ１３からＭ５への組合せ煙突（「積層抵抗」）による抵抗は、たとえば３．５Ωなど、２Ωを超えて１０Ω未満でよく、金属化レベルＭ５からＭ１への組合せ煙突による抵抗は１Ω以下でよいことが観測された。言い換えれば、下部の金属化層の積層部分は、最下部の金属層から半導体ダイのＰＤＮ層まで総体として１Ω以下の積層抵抗を有するように構成され得ることが観測された。

【0060】

金属化レベルＭ５とＭ１の間の組合せ煙突のためのルーティング輻輳の量は、金属化レベルＭ１３とＭ５の間のもの未満であり得る。こうすると、組合せ煙突は、基板からＭ１へ、ＰＤＮ層すなわちこの例におけるＭ５までの、金属化レベルの相互接続のために形成された、より多くの導電性ビアを有することができる。組合せ煙突における下部の金属化レベルにおいて導電性ビアの密度が高ければ、そのような組合せ煙突における上部の金属化レベルのものよりも低い積層抵抗が可能になる。

【0061】

そのように、ＰＤＮ層より上の金属化レベルではルーティング輻輳の量が増すので、ＰＤＮ層すなわちこの例におけるＭ５から最上部の金属化レベルまでの金属化レベルの相互接続のために形成される組合せ煙突の導電性ビアをより少なくすることができる。たとえば、上部の金属化層の水平方向の相互接続は、ＴＳＶ領域が組合せ煙突領域と交差する領域を横切ってよい。さらに、上部の金属化レベルの水平方向の相互接続は貫通接続のための領域をもたらすための狭いものでよい。電力および接地を分配するための組合せ煙突の一部分ではない上部の金属化レベルをバイパスすることにより、そのような上部の金属化レベルに関連した高い抵抗が回避され得る。

【0062】

明瞭さのために、限定しない例として、組合せ煙突に関連した上部の金属化層の一部分は、総体としてより低い積層抵抗を有するように構成されてよい。一例では、組合せ煙突における上部の金属化層は、最上部の金属層からＰＤＮ層への範囲において２Ωを超えて１０Ω未満の固有抵抗を有することが観測された。加えて、明瞭さのために、限定しない例として、ＰＤＮ層は低減された固有抵抗を有するように構成され得る。一例では、ＰＤＮ層は、少なくとも３０ミクロンの水平方向パターンの長さについて３０Ω未満の固有抵抗を有することが観測された。１３の金属化レベルの半導体ダイのＰＤＮ層向けに中間の金属化レベルを使用すると、従来の１３の金属化レベルの半導体ダイと比較して、ＩＲ降下が少なくとも２０パーセント低減され得る。そのような構成には面積ペナルティがない一方で、ＰＤＮ層を与えるために、より厚い中間金属化層が使用され、半導体ダイが全体的に少し高くなる。そのように、明瞭さのために、限定しない例として、本明細書で説明されたようなＢＥＯＬ積層における中間ＰＤＮ層の高さＨ１は、そのような積層における他の水平方向のパターンに対して少なくとも約２倍丈が高いかまたは高いものでよい。その上に、本明細書で説明されたようなＢＥＯＬ積層における中間ＰＤＮ層の高さＨ１は、従来の組合せ煙突における同一の金属化レベルよりも、少なくとも約２倍丈が高いかまたは高いものでよい。

【0063】

図３－１は、下部の金属化レベルにおける半導体ダイ３００の例示的部分の断面を上から下へ表すブロック図である。図３－２は、上部の金属化レベルにおける半導体ダイ３００の例示的部分の断面を上から下へ表すブロック図である。図２－１～図３－２を同時に参照しながら、半導体ダイ３００をさらに説明する。

【0064】

半導体ダイ３００は半導体ダイ２１１または２１２でよい。図３－１に表された断面図は金属化レベルＭ１およびＩＬＤレベルＩＬＤ１の例示の部分に関するものであるが、ＢＥＯＬ積層のＰＤＮレベルの下に他のレベルが使用され得る。図３－２に表された断面図は金属化レベルＭ７およびＩＬＤレベルＩＬＤ７の例示の部分に関するものであるが、ＢＥＯＬ積層のＰＤＮレベルの上に他のレベルが使用され得る。

【0065】

金属化レベルＭ１およびＩＬＤレベルＩＬＤ１は、煙突領域３０２の内部に複数の導電性ビア３０３を形成するために使用され得る。以前に説明されたように、煙突領域３０２は煙突２１７または２２７用でよい。煙突領域３０２は、対応するＴＳＶ領域３０１と完全にオーバラップしてよい。ＴＳＶ領域３０１は、導電性ビア３０３を有する半導体ダイ、または導電性ビア３０３を有するそのような半導体ダイの煙突と相互接続された直ぐ隣の半導体ダイのいずれかまたは両方でよい。

【0066】

金属化レベルＭ７およびＩＬＤレベルＩＬＤ７は、煙突領域３０２の内部の複数の導電性ビア３０４を形成するために使用され得る。導電性ビア３０４は、導電性ビア３０３よりも大きな断面積を有し得るが、煙突領域３０２の内部では数がかなり少なくてよい。煙突領域３０２を通過する水平方向の貫通接続３０５などの貫通接続が存在することにより、そのような領域における導電性ビア３０４のために利用可能な領域の量が制限される。以前に説明されたように、中間のＰＤＮレベルより上の金属化レベルにおけるルーティング輻輳は、そのような中間のＰＤＮレベルより下の金属化レベルにおける輻輳よりも大きいものであり得る。

【0067】

中間のＰＤＮレベルより上の導電性ビアの断面積がそのような中間のＰＤＮレベルより下の導電性ビアの断面積よりも大きいものであっても、煙突領域３０２の内部のそのような中間のＰＤＮレベルより下の導電性ビア３０３の数は、そのような煙突領域３０２の内部のそのような中間のＰＤＮレベルより上の導電性ビア３０５の数よりも、実質的に少なくとも２倍、場合によっては少なくとも４倍多くてよい。それゆえに、下部の金属化レベル用の組合せ煙突の抵抗は、上部の金属化レベル用の組合せ煙突の抵抗の１／３以下であり得る。

【0068】

図３－３は、中間のＰＤＮレベルにおける半導体ダイ３００の例示的部分の断面を表すブロック図である。図２－１～図３－３を同時に参照しながら、半導体ダイ３００をさらに説明する。

【0069】

繰り返しになるが、半導体ダイ３００は半導体ダイ２１１または２１２でよい。図３－３に表された断面図は、金属化レベルＭ５およびＩＬＤレベルＩＬＤ５の例示の部分に関するものであるが、ＢＥＯＬ積層のＰＤＮレベルとして別の中間金属層が使用されてもよい。非限定的な例として、明瞭さのために、ＢＥＯＬ積層は、ＰＤＮレベルをもたらすために使用される単一の中間レベルを含むと想定されているが、他の例では、ＢＥＯＬ積層において２つ以上の中間のＰＤＮレベルが使用され得る。

【0070】

図３－１を参照しながら以前に説明されたように、金属化レベルＭ５およびＩＬＤレベルＩＬＤ５は、煙突領域３０２の内部に複数の導電性ビア３０３を形成するために使用され得る。導電性ビア３０３はＩＬＤ５に形成されてよい。金属化層Ｍ５のそのような導電性ビア３０３の上に含むＩＬＤ５にトレンチが形成されてよい。金属化層すなわち金属層Ｍ５のために、トレンチを形成されたそのようなＩＬＤ５には、１つまたは複数の層のめっきまたは他の堆積がなされ、これらの層は、従来は金属または金属の混合物である、金属層Ｍ５用の導電材料の１つまたは複数の層を含み得る。そのようなトレンチの中の、導電性ビア３０３と相互接続されたそのような金属層Ｍ５は、たとえばＰＤＮ層３１０の導電性電力パターン３１１および導電性接地パターン３１２などの導電パターンをもたらすために使用され得る。そのような、ダイ中の、電力および接地をルーティングされた、ＰＤＮ層３１０のパターン３１１および３１２が備わっているバッシングは、固有抵抗を低減するために、たとえば直ぐ隣の上部の金属の水平方向パターンの少なくとも２倍など、従来の電力および接地のルーティングよりも厚くてよい。そのように、たとえば金属層Ｍ５などのＰＤＮ層は、より低い固有抵抗を有するように構成され得る。一例では、ＰＤＮ金属層Ｍ５は、組合せ煙突の積層または領域から少なくとも３０ミクロン延びた水平方向パターンの長さ３５５について３０Ω未満の固有抵抗を有することが観測された。

【0071】

図４－１は、ダイ積層４１０Ａを有するマイクロ電子デバイス４００Ａの例示的部分の側面を表すブロック図である。以前に説明されたように、ダイ積層４１０Ａは、ダイ積層２１０Ａにおけるもののような半導体ダイ２１１および２１２を少なくとも含み、そのような説明は、限定ではなく明瞭さのために繰り返されない。しかしながら、この例では、回路プラットフォーム２１５は半導体ダイ２１１の前面または上面と直接相互接続されるわけではない。むしろ、マイクロ電子デバイス４００Ａにおける回路プラットフォーム２１５は、ダイ積層４１０Ａの最下部の半導体ダイ２１２の基板２１４の背面または下面２０５と相互接続される。そのように、ＴＳＶ ２２１の下端面は、回路プラットフォーム２１５の１つまたは複数の接触子（限定ではなく明瞭さのために示されていない）に対する導電性のために相互接続され得る。ＴＳＶ ２２１の上端面は、下部の金属化レベル２２８の半導体ダイ２１２の金属化レベルＭ１と相互接続され得る。

【0072】

下部の金属化レベル２２８および２１８が、対応する煙突２２７および２１７に関する上部の金属化レベル２２９および２１９よりも小さい組合せ煙突抵抗を有するため、矢印２３０、２３１および２３２で全体的に指示されたような電流に対する抵抗は、電力および／または接地をルーティングされたバッシングに対して、たとえばダイ積層４１０Ａにおけるものなど逆のダイ積層の配向を有する、より小さいものであり得る。たとえば、ＰＤＮ層Ｍ５に対する、ＴＳＶ ２２１および下部の金属化層２２８を通る抵抗は、ＰＤＮ層Ｍ５に対する、ＴＳＶ ２２２および上部の金属化層２２９を通る抵抗よりも小さいものであり得る。たとえば逆のダイ積層４１０Ａにおける半導体ダイ２１１など最上部の半導体ダイは、下部の金属化層２２８および２１８のセット、および金属化層Ｍ５よりも、上部の金属化層２１９および２２９のセットの間の差のいくらかの付加抵抗、ならびにＴＳＶ ２２１および２２２の付加抵抗にさらされ得るが、そのような付加抵抗は、図２－１のダイ積層２１０Ａにおける半導体ダイ２１２の金属化層Ｍ５に対する導電経路の抵抗と比較して小さいものであり得る。

【0073】

図４－２は、ダイ積層４１０Ｂを有するマイクロ電子デバイス４００Ｂの例示的部分の側面を表すブロック図である。マイクロ電子デバイス４００Ｂは、ダイ積層４１０Ｂの半導体ダイ２１１上の最上部の半導体ダイ４１１が従来の半導体ダイ４１１であることを除けば、マイクロ電子デバイス４００Ａと同一である。そのように、基板４１４の上面４０８より上の従来の煙突４１７と、対応する、基板４１４の上面４０８と下面４０１の間に延在するＴＳＶ ４２２とを伴う、従来のＢＥＯＬ積層４１８が使用され得る。ＴＳＶ ４２２の上端４５２は、導電性のために、煙突４１７の最下部の金属層と相互接続されてよい。その上、電力および接地は、矢印２３０および４３１で全体的に指示されるように、ＢＥＯＬ積層４１８の金属層Ｍ１３など最上部の金属化層から、半導体ダイ４１１の基板４１４まで分配される。ＴＳＶ ４２２の下端４５１は、導電性のために、煙突２１７の金属層Ｍ１３など最上部の金属層と相互接続されてよい。

【0074】

半導体ダイ２１１、２１２、および／または４１４は、システムオンチップ（「ＳｏＣ」）ダイの同一のファミリーなど、集積回路の同一のファミリーからのものでよい。ＳｏＣダイの一例は、フィールドプログラマブルゲートアレイすなわちＦＰＧＡのダイでよい。半導体ダイ２１１、２１２、および／または４１４のうち１つまたは複数は、システムオンチップ（「ＳｏＣ」）ダイの異なるファミリーなど、集積回路ダイの異なるファミリーからのものでよい。半導体ダイ２１１、２１２、および／または４１４のうち１つまたは複数は、互いに異なるタイプの集積回路ダイでよい。たとえば、半導体ダイ２１１、２１２、または４１４のうち１つはメモリダイでよく、半導体ダイ２１１、２１２、または４１４のうち別のものはＳｏＣダイでよく、半導体ダイ２１１、２１２、または４１４のうち別のものは焦点面アレイまたは他のセンサダイでよい。

【0075】

図５は、例示的マイクロ電子デバイスを形成する流れ５００を表す流れ図である。流れ５００は、図１～図４－２を参照しながら以前に説明されたようなマイクロ電子デバイスを形成するためのものであり得る。それゆえに、流れ５００は、図１～図５を同時の参照しながらさらに説明される。

【0076】

５０１において、第１の基板の第１の上面と第１の下面の間に延在する基板貫通ビアとを有する第１の集積回路ダイが取得され得る。そのような第１の集積回路ダイは、ＷＬＰに関して図１を参照しながら説明されたものなど、ウェーハにあってよく、またはたとえばＴＳＶ ２２１を伴う半導体ダイ２１２など、単体化された半導体ダイでもよい。

【0077】

５０２において、第２の上面および第２の下面を伴う第２の基板を有する第２の集積回路ダイが取得され得る。そのような第２の集積回路ダイは、ＷＬＰに関して図１を参照しながら説明されたものなど、ウェーハにあってよく、またはたとえばＴＳＶ ２２２を伴う半導体ダイ２１１など、単体化された半導体ダイでもよい。

【0078】

５０３において、そのような第１の集積回路ダイと第２の集積回路ダイが、互いに面するそのような第１の上面およびそのような第２の下面を用いて相互接続され得る。この相互接続はダイ対ダイの導電性のためのものでよい。加えて、この相互接続は機械的相互接続を含み得、機械的相互接続は、ダイ対ダイの導電性のための相互接続、ならびに誘電性接着剤、ポリイミド、または接合半導体ダイ２１１および２１２など、ダイ対ダイの接合のための他の接合誘電体層がともに含まれ得る。

【0079】

動作５０１においてそのような第１の集積回路ダイを取得することは、動作５０４および５０５を含み得る。動作５０４において、そのような第１の上面の上に、そのような第１の集積回路ダイの、たとえばＭ１～Ｍ１１などの複数の金属層およびＩＬＤ１～ＩＬＤ１１などの複数のインタレベル誘電体層が形成されてよく、または形成されていてもよく、そのような複数の金属層のうち、たとえばＭ１などの最下層が、導電性のために、そのような第１の基板貫通ビアと相互接続され、そのような複数の金属層のうち、たとえばＭ１１などの最上層が、導電性のために、そのような第２の基板貫通ビアと相互接続される。

【0080】

動作５０５において、そのような複数の金属層のうちたとえばＭ５などの電力分配ネットワーク層が、そのような複数の金属層の下層と上層の間に配置されてよく、または配置されていてもよく、また、煙突２２７の下部または煙突２２７の下部を含むものなどの積層構造、すなわち以前に説明されたような下部の金属化レベルおよびＩＬＤレベルを用いて形成された部分的煙突によって、そのような第１の基板貫通ビアの上端に結合されてよい。そのような積層構造がそのような下層の一部分を含み得、下層は、そのような第１の基板貫通ビアのそのような上端と相互接続されたそのような最下層の一部分を含む。

【0081】

繰り返しになるが、そのような積層構造のそのような下層の一部分は、総体として、低減された積層抵抗を有するように構成され得る。一例では、そのような最下層からそのような電力分配ネットワーク層まで、１Ω以下の積層抵抗が観測された。そのような電力分配ネットワーク層は、低減された固有抵抗を有するように構成され得る。一例では、少なくとも３０ミクロンの水平方向パターンの長さについて３０Ω未満の固有抵抗を有する電力分配ネットワーク層が観測された。そのような電力分配ネットワーク層は、それぞれの水平方向のパターンに関して、そのような複数の金属層のうちそのような上層の直ぐ隣の金属層よりも丈が少なくとも２倍高いものでよい。

【0082】

本明細書で説明された例のうち１つまたは複数がＦＰＧＡで実装され得るので、そのようなＩＣの詳細な説明が提供される。しかしながら、他のタイプのＩＣも、本明細書で説明された技術から利益を得られることを理解されたい。

【0083】

プログラマブル論理回路（「ＰＬＤ」）は、規定された論理関数を遂行するようにプログラムされ得る周知のタイプの集積回路である。フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）はＰＬＤの１つのタイプであり、一般的にはプログラマブルタイルの配列を含む。これらのプログラマブルタイルは、たとえば入出力ブロック（「ＩＯＢ」）、構成可能な論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、マルチプライヤ、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを含むことができる。本明細書で使用されるように、「含む」および「含んでいる」は、「含むがこれに限らない」ことを意味する。

【0084】

各プログラマブルタイルが、一般的にはプログラマブル相互接続とプログラマブル論理の両方を含む。プログラマブル相互接続は、一般的にはプログラマブル相互接続ポイント（「ＰＩＰ」）によって相互接続される様々な長さの多数の相互接続ラインを含む。プログラマブル論理は、たとえば関数発生器、レジスタ、演算論理などを含み得るプログラマブル要素を使用してユーザ設計の論理を実装する。

【0085】

プログラマブル相互接続およびプログラマブル論理は、一般的には、プログラマブル要素を構成するやり方を定義する内部構成メモリセルにコンフィギュレーションデータの流れをロードすることによってプログラムされる。コンフィギュレーションデータは、外部デバイスによって記憶装置（たとえば外部ＰＲＯＭ）から読み込まれてよく、またはＦＰＧＡに書き込まれてよい。次いで、個々のメモリセルの集団状態がＦＰＧＡの機能を決定する。

【0086】

別のタイプのＰＬＤには結合プログラマブル論理回路すなわちＣＰＬＤがある。ＣＰＬＤが含む２つ以上の「機能ブロック」は、相互接続スイッチマトリクスによって互いに接続され、入出力（「Ｉ／Ｏ」）リソースに接続される。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（「ＰＬＡ」）およびプログラマブルアレイ論理（「ＰＡＬ」）デバイスにおいて使用されるものに類似の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは、一般的には不揮発性メモリにオンチップで記憶されている。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリにオンチップで記憶されており、次いで初期構成（プログラミング）シーケンスの一部分として揮発性メモリにダウンロードされる。

【0087】

これらのプログラマブル論理回路（「ＰＬＤ」）のすべてについて、デバイスの機能性は、そのためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤにおけるもののようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるもののようなＦＬＡＳＨメモリ）、または任意の他のタイプのメモリセルに記憶され得る。

【0088】

他のＰＬＤは、デバイス上の様々な要素をプログラマブルに相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして知られている。ＰＬＤは、たとえばヒューズ技術またはアンチヒューズ技術を使用する他のやり方でも実装され得る。「ＰＬＤ」および「プログラマブル論理回路」という用語は、それだけではないが、これらの例示的デバイスを含み、部分的にのみプログラム可能なデバイスも包含する。たとえば、ＰＬＤのタイプの１つには、ハードコード化されたトランジスタ論理とハードコード化されたトランジスタ論理をプログラマブルに相互接続するプログラマブルスイッチ構造との組合せが含まれる。

【0089】

前述のように、高性能のＦＰＧＡは、配列の中にいくつかの異なるタイプのプログラマブルロジックブロックを含むことができる。たとえば、図６が図示するＦＰＧＡアーキテクチャ６００が含む多数の異なるプログラマブルタイルには、マルチギガビットトランシーバ（「ＭＧＴ」）６０１、構成可能な論理ブロック（「ＣＬＢ」）６０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）６０３、入出力ブロック（「ＩＯＢ」）６０４、構成および計時論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）６０５、デジタル信号処理ブロック（「ＤＳＰ」）６０６、特化された入出力ブロック（「Ｉ／Ｏ」）６０７（たとえば構成ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログデジタル変換器、システム監視論理などの他のプログラマブルロジック６０８などが含まれる。いくつかのＦＰＧＡは専用プロセッサブロック（「ＰＲＯＣ」）６１０も含む。

【0090】

いくつかのＦＰＧＡでは、各プログラマブルタイルが含むプログラマブル相互接続要素（「ＩＮＴ」）６１１は、それぞれの隣接したタイルに対応する相互接続要素との間に規格化された接続を有する。したがって、ともに採用されたプログラマブル相互接続要素どうしが、図示されたＦＰＧＡ向けのプログラマブル相互接続構造を実装する。図６の最上部に含まれた例によって示されるように、プログラマブル相互接続要素６１１は、同一タイルの内部のプログラマブル論理素子との間の接続も含む。

【0091】

たとえば、ＣＬＢ ６０２が含み得る構成可能な論理素子（「ＣＬＥ」）６１２は、ユーザ論理に加えて、単一のプログラマブル相互接続要素（「ＩＮＴ」）６１１を実施するようにプログラムされ得る。ＢＲＡＭ ６０３は、１つまたは複数のプログラマブル相互接続要素に加えてＢＲＡＭ論理素子（「ＢＲＬ」）６１３を含むことができる。一般的には、タイルに含まれる相互接続要素の数はタイルの高さに依拠する。描かれた実施形態では、ＢＲＡＭタイルは５つのＣＬＢと同一の高さを有するが、他の数（たとえば４つ）も使用され得る。ＤＳＰタイル６０６は適切な数のプログラマブル相互接続要素に加えてＤＳＰ論理素子（「ＤＳＰＬ」）６１４を含むことができる。ＩＯＢ ６０４は、たとえば、プログラマブル相互接続要素６１１の１つのインスタンスに加えて入出力論理素子（「ＩＯＬ」）６１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏ論理素子６１５に接続された実際のＩ／Ｏパッドは、一般的には入出力論理素子６１５の領域に限定されない。

【0092】

描かれた実施形態では、ダイ（図６に示されている）の中心の近くの水平方向の領域は、構成、クロック、および他の制御論理のために使用される。この水平方向の領域または列から延在する縦の列６０９は、ＦＰＧＡの幅にわたるクロックおよび構成信号を分配するために使用される。

【0093】

図６に図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な柱状構造を途絶させるさらなる論理ブロックを含む。さらなる論理ブロックは、プログラマブルブロックおよび／または専用論理であり得る。たとえば、プロセッサブロック６１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に及ぶ。

【0094】

図６は例示的ＦＰＧＡアーキテクチャのみを図示するように意図されていることに留意されたい。たとえば、行における論理ブロックの数、行の相対的な幅、行の数および順番、行に含まれる論理ブロックのタイプ、論理ブロックの相対的サイズ、および図６の最上部に含まれる相互接続／論理実装は、単に例示的なものである。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実装を容易にするために、一般的にはＣＬＢが出現するいかなるところにもＣＬＢの２つ以上の隣接した行が含まれるが、隣接したＣＬＢの行の数はＦＰＧＡの外形寸法に応じて変化する。

【0095】

アクティブオンアクティブのマイクロ電子デバイスに関連する装置が提供され得る。そのようなアクティブオンアクティブのマイクロ電子デバイスは、第１の基板を有する第１のダイであって、第１の基板の頂面と底面の間に基板貫通ビアが延在している、第１のダイと、頂面および底面を伴う第２の基板を有する第２のダイとを含み得、第１の基板の底面を伴う第２のダイの上の第１のダイが、第２の基板の頂面に面してダイ積層をもたらし、第１のダイおよび第２のダイが、導電性のために、それぞれ、複数のインタレベル誘電体層の中に形成された複数の金属層を有して、第１の積層構造および第２の積層構造をもたらし、導電性のために、第１の積層構造が基板貫通ビアの上端と相互接続されており、導電性のために、第１の基板の底面近くの第２の積層構造の金属層が、基板貫通ビアの下端と相互接続されており、第２の積層構造の複数の金属層の下層と上層の間に第２の積層構造の電力分配ネットワーク層が配置されており、第１の基板および第２の基板には、それぞれ第１のトランジスタおよび第２のトランジスタが少なくとも部分的に配置されており、電力分配ネットワーク層と相互接続された第２のトランジスタが、供給電圧または接地のうち少なくとも１つを受け取る。

【0096】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、基板貫通ビアは第１の基板貫通ビアでよく、第２のダイは、第２の基板の頂面と底面の間に延在する第２の基板貫通ビアを有する。

【0097】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスは、頂面および底面を伴う第３の基板を有する第３のダイであって、導電性のための第３の積層構造をもたらすために、複数のインタレベル誘電体層に形成された複数の金属層を有する第３のダイと、第３のダイの上の第２のダイであって、第２の基板の底面が第３の基板の頂面に面してダイ積層をもたらす、第２のダイとをさらに含み得る。

【0098】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスは、導電性のために、第２の基板貫通ビアの上端と相互接続された第２の積層構造と、導電性のために、第２の基板貫通ビアの下端と相互接続された、第２の基板の底面近くの第３の積層構造の金属層とをさらに含み得る。

【0099】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、電力分配層は第１の電力分配ネットワーク層でよく、第１の積層構造は、第１の積層構造の複数の金属層の下層と上層の間に配置された第２の電力分配ネットワーク層を有し、第３の積層構造は、第３の積層構造の複数の金属層の下層と上層の間に配置された第３の電力分配ネットワーク層を有する。

【0100】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第１のダイの第１のトランジスタは、供給電圧または接地のうち少なくとも１つを受け取るように、第２の電力分配ネットワーク層と相互接続されてよく、第３の基板において少なくとも部分的に形成された第３のダイの第３のトランジスタは、供給電圧または接地のうち少なくとも１つを受け取るように、第３の電力分配ネットワーク層と相互接続されてよい。

【0101】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第１の積層構造、第２の積層構造および第３の積層構造の各々が、第１の積層構造、第２の積層構造および第３の積層構造の各々に対して、下層に、上層の経路よりも固有抵抗が低い経路をもたらすために、複数の金属層のそれぞれの下層において、複数の金属層のそれぞれの上層のものよりも高いビア密度を有するように構成されてよい。

【0102】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第１の積層構造、第２の積層構造および第３の積層構造の各々は、上層が２Ωを超えて１０Ω未満の積層抵抗を有し、第１の積層構造、第２の積層構造および第３の積層構造の各々の下層が１Ω以下の積層抵抗を有するように構成されてよい。

【0103】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第１の電力分配ネットワーク層、第２の電力分配ネットワーク層および第３の電力分配ネットワーク層が、それぞれ第２のトランジスタ、第１のトランジスタおよび第３のトランジスタに対して局所的な電力および接地のルーティングを与えてよい。

【0104】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第１の電力分配ネットワーク層、第２の電力分配ネットワーク層および第３の電力分配ネットワーク層が、それぞれ第２のダイ、第１のダイおよび第３のダイに対してダイ中の電力および接地のバッシングを与えるように構成されてよい。

【0105】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスは、ダイ積層用の外部入力電源および接地のバッシングのために、導電性のために第１のダイと相互接続された回路プラットフォームをさらに備え得る。

【0106】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第３の積層構造は、第３の積層構造の金属層から第３の電力分配ネットワーク層まで延在する部分的積層構造でよい。

【0107】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、電力分配層は第１の電力分配ネットワーク層でよく、第３の積層構造は、複数の金属層の下層と上層の間に配置された第２の電力分配ネットワーク層を有して、第３のダイは、導電性のために、第３の基板の頂面と底面の間に延在して第３の積層構造と相互接続された第３の基板貫通ビアを有する。

【0108】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスは、供給電圧または接地のうち少なくとも１つを受け取るように、第２の電力分配ネットワーク層と相互接続された第３の基板において少なくとも部分的に形成された、第３のダイの第３のトランジスタをさらに含み得る。

【0109】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスは、ダイ積層用の外部入力電源および接地のバッシングのために、導電性のために第３のダイと相互接続された回路プラットフォームをさらに含み得る。

【0110】

いくつかのそのようなアクティブオンアクティブのマイクロ電子デバイスでは、第１の積層構造は、第１の積層構造の最上部の金属層から第１のトランジスタまで、供給電圧または接地のうち少なくとも１つを分配するように構成されてよい。

【0111】

別の例では、アクティブオンアクティブのマイクロ電子デバイスの形成に関連する方法が提供され得る。アクティブオンアクティブのマイクロ電子デバイスを形成するためのそのような方法は、第１の基板を有する第１のダイであって、第１の基板の頂面と底面の間に基板貫通ビアが延在している、第１のダイを取得することと、頂面および底面を伴う第２の基板を有する第２のダイを取得することと、第１の基板の底面が第２の基板の頂面と面した状態で第２のダイの上で第１のダイを相互接続して、ダイ積層をもたらすこととを含み得、第１のダイおよび第２のダイはそれぞれ、導電性のために、それぞれ、複数のインタレベル誘電体層の中に形成された複数の金属層を有して、第１の積層構造および第２の積層構造をもたらし、導電性のために、第１の積層構造が基板貫通ビアの上端と相互接続されてよく、相互接続することが、導電性のために、第１の基板の底面近くの第２の積層構造の金属層を、基板貫通ビアの下端と接続することを含み、複数の金属層の下層と上層の間に第２の積層構造の電力分配ネットワーク層が配置され得、第１のトランジスタおよび第２のトランジスタが、それぞれ第１の基板および第２の基板に少なくとも部分的に配置され得て、第２のトランジスタが電力分配ネットワーク層と相互接続されて、供給電圧または接地のうち少なくとも１つを受け取り得る。

【0112】

いくつかのそのような方法では、さらに、基板貫通ビアが第１の基板貫通ビアでよく、第２のダイが、第２の基板の頂面と底面の間に延在する第２の基板貫通ビアを有し、第３のダイが、頂面および底面を伴う第３の基板を有し、第３のダイが、導電性のための第３の積層構造をもたらすために、複数のインタレベル誘電体層に形成された複数の金属層を有し、第２の基板の底面が第３の基板の頂面と面した状態で、第３のダイの上で第２のダイを相互接続されてダイ積層をもたらす。

【0113】

いくつかのそのような方法では、導電性のために、第２の積層構造が第２の基板貫通ビアの上端と相互接続されてよく、第２のダイを第３のダイの上に相互接続することは、導電性のために、第２の基板貫通ビアの下端と相互接続された第２の基板の底面近くの第３の積層構造の金属層を接続することを含む。

【0114】

いくつかのそのような方法では、電力分配層は第１の電力分配ネットワーク層でよく、第１の積層構造は、複数の金属層の下層と上層の間に配置された第２の電力分配ネットワーク層を有し、第３の積層構造は、複数の金属層の下層と上層の間に配置された第３の電力分配ネットワーク層を有し、第１のダイの第１のトランジスタが、供給電圧または接地のうち少なくとも１つを受け取るように、第２の電力分配ネットワーク層と相互接続されよく、第３のダイの第３のトランジスタが、供給電圧または接地のうち少なくとも１つを受け取るように、第３の電力分配ネットワーク層と相互接続されてよい。

【0115】

半導体ダイ、アクティブオンアクティブのマイクロ電子デバイス、およびアクティブオンアクティブのマイクロ電子デバイスを製作するための方法としての例も開示される。一例では、半導体ダイは、第１のダイ本体の内部に配設された第１の標準的なセルと、第１のダイ本体の内部で第１の標準的なセル上に配設された第１の複数の金属層とを含む。第１の複数の金属層は、第１のＢＥＯＬ積層の一部分を形成する。第１の複数の金属層は、第１の標準的なセルの最も近くの第１の金属層と、第１の標準的なセルから最も遠くの最後の金属層とを含む。第１の複数の金属層は、第１の標準的なセルより上で第１の複数の金属層の最後の金属層より下に配設されている第１の電力分配ネットワーク層を含む。第１の電力分配ネットワーク層は、第１の標準的なセルに対して供給電圧または接地のうち少なくとも１つを与えるように構成されている。

【0116】

別の例では、前述の半導体ダイは、第１のダイ本体の頂面と底面の間に延在する第１の複数のビアをさらに含み得る。これらのビアは、第１の電力分配ネットワーク層に対して電気的に結合されている。

【0117】

別の例では、前述の半導体ダイの第１の電力分配ネットワーク層は、任意選択で、第１の金属層および最後の金属層よりも少なくとも２倍厚くてよい。第１の電力分配ネットワーク層は、任意選択で、第１の電力分配ネットワーク層の上と下とに配設された第１の複数の金属層と比較して、より低い固有抵抗を有し得る。

【0118】

別の例では、前述の半導体ダイの第１の電力分配ネットワーク層の上に配設された第１の複数の金属層は、任意選択で、２Ωを超えて１０Ω未満の積層抵抗を有するように構成されてよく、電力分配ネットワーク層の下に配設された複数の第１の金属層は、１Ω以下の積層抵抗を有するように構成されている。

【0119】

別の例では、第１のダイと、内部に標準的なセルが形成されている第２のダイとを含む、アクティブオンアクティブのマイクロ電子デバイスであって、第２のダイの上に第１のダイが積層されてダイ積層をもたらし、第１のダイおよび第２のダイのそれぞれが、複数のインタレベル誘電体層の中に形成された複数の金属層を有して、第１の積層構造および第２の積層構造をもたらし、標準的なセルに対して供給電圧または接地を与えるように構成された、第２の積層構造の電力分配ネットワーク層が、複数の金属層のうち標準的なセルに最も近い第１の金属層と、複数の金属層のうち標準的なセルから最も遠い最後の金属層との間に配置されている、アクティブオンアクティブのマイクロ電子デバイスが提供される。

【0120】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスは、第１のダイの頂面から底面まで延在する第１の基板貫通ビアと、第２の基板の頂面と底面の間に延在する第２の基板貫通ビアとをさらに含む。第１の基板貫通ビアは、第１のダイと第２のダイの間に配設された接合材料によって第２の基板貫通ビアに結合されている。

【0121】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスは、頂面および底面を伴う第３の基板を有する第３のダイであって、導電性のための第３の積層構造をもたらすために、複数のインタレベル誘電体層に形成された複数の金属層を有する第３のダイと、第３のダイの上の第２のダイであって、第２の基板の底面が第３の基板の頂面に面してダイ積層をもたらす、第２のダイとをさらに含む。

【0122】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスは、導電性のために、第２の基板貫通ビアの上端と相互接続された第２の積層構造と、導電性のために、第２の基板貫通ビアの下端と相互接続された、第２の基板の底面近くの第３の積層構造の金属層とをさらに含む。

【0123】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスの電力分配ネットワーク層は、標準的なセルの上に配設された複数の金属層のものよりも低い固有抵抗を有する。

【0124】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスの電力分配ネットワーク層は、標準的なセルの上に配設された複数の金属層の金属層よりも少なくとも２倍厚い厚さを有する。

【0125】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスの第１の積層構造の上層は、２Ωを超えて１０Ω未満の積層抵抗を有するように構成されており、上層は電力分配ネットワーク層の上に配設されており、第１の積層構造の下層は１Ω以下の積層抵抗を有するように構成されており、下層は標準的なセルと電力分配ネットワーク層の間に配設されている。

【0126】

別の例では、前述のアクティブオンアクティブのマイクロ電子デバイスの第１の積層構造は、複数の金属層の下層に、複数の金属層の上層のものよりも高いビア密度を有し、上層の経路よりも固有抵抗が低い経路をもたらすように構成されている。

【0127】

別の例では、アクティブオンアクティブのマイクロ電子デバイスを形成するための方法が提供され、この方法は、基板貫通ビアが第１の基板の頂面と底面の間に延在している、第１の基板を有する第１のダイを取得することと、頂面および底面を伴う第２の基板を有する第２のダイを取得することと、第１の基板の底面が第２の基板の頂面と面した状態で第２のダイの上で第１のダイを相互接続して、ダイ積層をもたらすこととを含み、第１のダイおよび第２のダイはそれぞれ、導電性のために、それぞれ、複数のインタレベル誘電体層の中に形成された複数の金属層を有して、第１の積層構造および第２の積層構造をもたらし、導電性のために、第１の積層構造が基板貫通ビアの上端と相互接続されており、相互接続することが、導電性のために、第１の基板の底面近くの第２の積層構造の金属層を、基板貫通ビアの下端と接続することを含み、複数の金属層の下層と上層の間に第２の積層構造の電力分配ネットワーク層が配置され、第１のターゲット回路および第２のターゲット回路が、それぞれ第１の基板および第２の基板に少なくとも部分的に配置され、第２のターゲット回路が電力分配ネットワーク層と相互接続されて、供給電圧または接地のうち少なくとも１つを受け取る。

【0128】

別の例では、前述の方法は、さらに、基板貫通ビアが第１の基板貫通ビアであり、第２のダイが、第２の基板の頂面と底面の間に延在する第２の基板貫通ビアを有し、第３のダイが、頂面および底面を伴う第３の基板を有し、第３のダイが、導電性のための第３の積層構造をもたらすために、複数のインタレベル誘電体層に形成された複数の金属層を有すること、および第２の基板の底面が第３の基板の頂面と面した状態で、第３のダイの上で第２のダイを相互接続してダイ積層をもたらすことを含む。

【0129】

前述のことは例示的装置および／または方法を説明しているが、本明細書で説明された１つまたは複数の態様による、他の例およびさらなる例が、以下の特許請求の範囲およびそれらの等価物によって決定される本明細書の範囲から逸脱することなく考案され得る。ステップを列記する請求項は、ステップの順番を意味するわけではない。商標はそれぞれの所有者の所有物である。

【図1】

【図2-1】

【図2-2】

【図3-1】

【図3-2】

【図3-3】

【図4-1】

【図4-2】

【図5】

【図6】