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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-18
(45)【発行日】2024-07-26
(54)【発明の名称】表示基板、表示装置及び表示駆動方法
(51)【国際特許分類】
G09G 3/3266 20160101AFI20240719BHJP
G09G 3/20 20060101ALI20240719BHJP
G09G 3/3233 20160101ALI20240719BHJP
G11C 19/28 20060101ALI20240719BHJP
【ＦＩ】
G09G3/3266
G09G3/20 611Z
G09G3/20 621M
G09G3/20 622C
G09G3/20 622D
G09G3/20 622E
G09G3/20 624B
G09G3/3233
G11C19/28 230
【請求項の数】
16
(21)【出願番号】P 2021565082
(86)(22)【出願日】2019-11-01
(65)【公表番号】
(43)【公表日】2023-03-08
(86)【国際出願番号】 CN2019115077
(87)【国際公開番号】W WO2021081990
(87)【国際公開日】2021-05-06
【審査請求日】2022-10-26
【前置審査】
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】王 文康
(72)【発明者】
【氏名】▲ディアオ▼ 永富
(72)【発明者】
【氏名】▲楊▼ 中流
(72)【発明者】
【氏名】▲陳▼ ▲禎▼祐
【審査官】石本 努
(56)【参考文献】
【文献】米国特許出願公開第２０１５／０３６４０８３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０２９５４７２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０２８７４０４（ＵＳ，Ａ１）
【文献】特開２０１８－０９７３６０（ＪＰ，Ａ）
【文献】国際公開第２０１９／０６２５７９（ＷＯ，Ａ１）
【文献】特開２０１８－１１２７４１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ１／１３３
Ｇ０６Ｔ１／００
１／６０
Ｇ０９Ｆ９／００
Ｇ０９Ｇ３／００－３／３８
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
表示領域と、前記表示領域を囲む周辺領域と、を含み、前記表示領域にはアレイ状に配列された複数の画素ユニットが設けられており、前記画素ユニットの全てがＮ個の画素ユニット群に分割され、Ｎは整数であり、かつＮ≧２であり、前記画素ユニット群のそれぞれには対応するゲート線と、第１のリセット信号線と、第２のリセット信号線とが配置されており、前記周辺領域には駆動モジュールが設けられており、前記駆動モジュールは少なくとも２つの駆動回路を含み、前記周辺領域には前記駆動回路と一対一で対応する少なくとも２つの動作信号線群がさらに設けられており、前記動作信号線群のそれぞれは少なくとも２本の動作信号線を含み、前記動作信号線は対応する前記駆動回路に電気信号を提供するように構成され、前記駆動回路は前記動作信号線群と交互に設けられ、各前記駆動回路はそれに対応する前記動作信号線群に隣接し、
前記少なくとも２つの駆動回路は、ゲート走査信号を順次出力可能なＮ個の第１の信号出力端子を有するゲート駆動回路と、リセット走査信号を順次出力可能なＮ個の第２の信号出力端子を有するリセット駆動回路とを含み、
ｉ番目の前記第１の信号出力端子は、ｉ番目の前記画素ユニット群に配置されるゲート線に接続され、ｉ番目の前記第２の信号出力端子は、ｉ番目の前記画素ユニット群に配置される第２のリセット信号線と、ｉ＋１番目の前記画素ユニット群に配置される第１のリセット信号線に接続され、Ｎ番目の前記第１の信号出力端子とＮ番目の前記第２の信号出力端子はそれぞれ、Ｎ番目の前記画素ユニット群に配置されるゲート線と、第２のリセット信号線に接続され、ｉは整数であり、かつ１≦ｉ≦Ｎ－１であり、
前記ゲート駆動回路（ＤＣ１）と前記リセット駆動回路（ＤＣ２）とは独立しており、
前記ゲート駆動回路は、カスケード接続されたＮ個の第１のシフトレジスタを含み、前記リセット駆動回路は、カスケード接続されたＮ個の第２のシフトレジスタを含み、
第ｊ段に位置する前記第１のシフトレジスタの信号出力端子は、ｊ番目の前記第１の信号出力端子であり、
第ｊ段に位置する前記第２のシフトレジスタの信号出力端子は、ｊ番目の前記第２の信号出力端子であり、
ｊは整数であり、かつ、１≦ｊ≦Ｎであり、
前記第１のシフトレジスタは、第１の入力サブ回路と、第１のプルダウン制御サブ回路と、第１の出力サブ回路と、第１のプルダウンサブ回路とを含み、
前記第１の入力サブ回路は、入力信号端子、プルアップノード及び第１のクロック信号端子に接続され、前記第１のクロック信号端子の制御に応答して、前記入力信号端子が提供する入力信号を前記プルアップノードに書き込むように構成され、
前記第１のプルダウン制御サブ回路は、第１の動作電圧端子、前記プルアップノード、プルダウンノード及び前記第１のクロック信号端子に接続され、前記第１のクロック信号端子の制御に応答して、前記第１の動作電圧端子が提供する第１の動作電圧を前記プルダウンノードに書き込み、前記プルアップノードでの電圧の制御に応答して、前記第１のクロック信号端子が提供する第１のクロック信号を前記プルダウンノードに書き込むように構成され、
前記第１の出力サブ回路は、第２の動作電圧端子、前記プルアップノード、前記プルダウンノード、信号出力端子及び第２のクロック信号端子に接続され、前記プルアップノードでの電圧の制御に応答して、前記第２のクロック信号端子が提供する第２のクロック信号を前記信号出力端子に書き込み、前記プルダウンノードの制御に応答して、前記第２の動作電圧端子が提供する第２の動作電圧を前記信号出力端子に書き込むように構成され、
前記第１のプルダウンサブ回路は、前記第２の動作電圧端子、前記プルアップノード、前記プルダウンノード及び前記第２のクロック信号端子に接続され、前記プルダウンノードでの電圧及び前記第２のクロック信号端子の制御に応答して、前記第２の動作電圧を前記プルアップノードに書き込むように構成される、
表示基板。
【請求項2】
Ｎ個の前記画素ユニット群は第１の方向に沿って配列され、前記ゲート線と、前記第１のリセット信号線と、前記第２のリセット信号線はいずれも第２の方向に沿って延び、
前記ゲート駆動回路におけるＮ個の前記第１のシフトレジスタは前記第１の方向に沿って配列され、前記リセット駆動回路におけるＮ個の前記第１のシフトレジスタは前記第１の方向に沿って配列され、
前記第１の方向と前記第２の方向とが互いに交わる、
請求項１に記載の表示基板。
【請求項3】
前記ゲート駆動回路に対応する前記動作信号線群は、第１のクロック信号線と、第２のクロック信号線と、第３のクロック信号線と、第４のクロック信号線とを含み、第４ｋ－３段に位置する前記第１のシフトレジスタの前記第１のクロック信号端子が前記第１のクロック信号線に接続され、第４ｋ－３段に位置する前記第１のシフトレジスタの前記第２のクロック信号端子が前記第２のクロック信号線に接続され、
第４ｋ－２段に位置する前記第１のシフトレジスタの前記第１のクロック信号端子が前記第２のクロック信号線に接続され、第４ｋ－２段に位置する前記第１のシフトレジスタの前記第２のクロック信号端子が前記第１のクロック信号線に接続され、
第４ｋ－１段に位置する前記第１のシフトレジスタの前記第１のクロック信号端子が前記第３のクロック信号線に接続され、第４ｋ－１段に位置する前記第１のシフトレジスタの前記第２のクロック信号端子が前記第４のクロック信号線に接続され、
第４ｋ段に位置する前記第１のシフトレジスタの前記第１のクロック信号端子が前記第４のクロック信号線に接続され、第４ｋ－２段に位置する前記第１のシフトレジスタの前記第２のクロック信号端子が前記第３のクロック信号線に接続され、
ｋは整数であり、かつ、１≦ｋ≦Ｎ／４であり、
前記第１のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間と、前記第２のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間がずれ、前記第１のクロック信号線が提供する前記クロック信号と前記第２のクロック信号線が提供する前記クロック信号との位相は、互いに逆位相であり、
前記第１のクロック信号線と前記第３のクロック信号線が同一のクロック信号を提供し、前記第２のクロック信号線と前記第４のクロック信号線が同一のクロック信号を提供する、
請求項１に記載の表示基板。
【請求項4】
前記第２のシフトレジスタの回路は前記第１のシフトレジスタの回路と同一である、請求項１に記載の表示基板。
【請求項5】
前記リセット駆動回路に対応する前記動作信号線群は、第５のクロック信号線及び第６のクロック信号線を含み、第２ｍ－１段に位置する前記第２のシフトレジスタの前記第１のクロック信号端子が前記第５のクロック信号線に接続され、第２ｍ－１段に位置する前記第２のシフトレジスタの前記第２のクロック信号端子が前記第６のクロック信号線に接続され、
第２ｍ段に位置する前記第２のシフトレジスタの前記第１のクロック信号端子が前記第６のクロック信号線に接続され、第２ｍ段に位置する前記第２のシフトレジスタの前記第２のクロック信号端子が前記第５のクロック信号線に接続され、
ｍは整数であり、かつ、１≦ｍ≦Ｎ／２であり、
前記第５のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間と、前記第６のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間がずれ、前記第５のクロック信号線が提供する前記クロック信号と前記第６のクロック信号線が提供する前記クロック信号との位相は、互いに逆位相である、
請求項４に記載の表示基板。
【請求項6】
前記画素ユニット群の各々には対応する発光制御信号線が配置されており、前記駆動モジュールは、発光制御走査信号を順次出力可能なＮ個の第３の信号出力端子を有する発光制御駆動回路をさらに含み、
ｊ番目の前記第３の信号出力端子は、ｊ番目の前記画素ユニット群に配置される発光制御信号線に接続され、ｊは整数であり、かつ、１≦ｊ≦Ｎである、
請求項１に記載の表示基板。
【請求項7】
前記発光制御駆動回路はカスケード接続されたＮ個の第３のシフトレジスタを含み、第ｊ段に位置する前記第３のシフトレジスタの信号出力端子はｊ番目の前記第３の信号出力端子である、
請求項６に記載の表示基板。
【請求項8】
Ｎ個の前記画素ユニット群は第１の方向に沿って配列され、前記発光制御駆動回路におけるＮ個の前記第３のシフトレジスタは、前記第１の方向に沿って配列される、
請求項７に記載の表示基板。
【請求項9】
Ｎ個の前記画素ユニット群は第１の方向に沿って配列され、前記駆動モジュールにおいて前記ゲート駆動回路、前記リセット駆動回路及び発光制御駆動回路が第２の方向に沿って配列され、
前記第１の方向と前記第２の方向とが互いに交わる、
請求項６に記載の表示基板。
【請求項10】
前記駆動モジュールの数は２つであり、前記表示領域の相対する側にそれぞれ位置する、請求項１～９のいずれか１項に記載の表示基板。
【請求項11】
前記画素ユニットは画素回路及び発光素子を含み、前記画素回路は、第１のリセットサブ回路と、第２のリセットサブ回路と、データ書き込みサブ回路と、閾値補償サブ回路と、駆動トランジスタとを含み、前記第１のリセットサブ回路は、第１の電源端子、前記駆動トランジスタの制御極及び対応する前記第１のリセット信号線に接続され、前記第１のリセット信号線の制御に応答して、第１の電源端子が提供する第１の電圧を前記駆動トランジスタの制御極に書き込むように構成され、
前記第２のリセットサブ回路は、前記第１の電源端子、発光素子の第１端及び対応する前記第２のリセット信号線に接続され、前記第２のリセット信号線の制御に応答して、前記第１の電圧を前記発光素子の第１端に書き込むように構成され、
前記データ書き込みサブ回路は、前記駆動トランジスタの第１の極、対応するデータ線及び対応するゲート線に接続され、前記ゲート線の制御に応答して、前記データ線が提供するデータ電圧を前記駆動トランジスタの第１の極に書き込むように構成され、
前記閾値補償サブ回路は、第２の電源端子、前記駆動トランジスタの制御極、前記駆動トランジスタの第１の極及び前記駆動トランジスタの第２の極に接続され、対応する前記ゲート線に接続され、前記ゲート線の制御に応答して、データ補償電圧を前記駆動トランジスタの制御極に書き込むように構成され、前記データ補償電圧は前記データ電圧と前記駆動トランジスタの閾値電圧との和に等しく、
前記駆動トランジスタの第２の極は前記発光素子の第１端に接続され、前記駆動トランジスタは前記データ補償電圧の制御に応答して、対応する駆動電流を出力するように構成され、
前記発光素子の第２端は第３の電源端子に接続される、
請求項１に記載の表示基板。
【請求項12】
前記第１のリセットサブ回路は第１のトランジスタを含み、前記第２のリセットサブ回路は第２のトランジスタを含み、前記データ書き込みサブ回路は第３のトランジスタを含み、前記閾値補償サブ回路は第４のトランジスタ及び第５のトランジスタを含み、前記第１のトランジスタの制御極は前記第１のリセット信号線に接続され、前記第１のトランジスタの第１の極は前記第１の電源端子に接続され、前記第１のトランジスタの第２の極は前記駆動トランジスタの制御極に接続され、
前記第２のトランジスタの制御極は前記第２のリセット信号線に接続され、前記第２のトランジスタの第１の極は前記第１の電源端子に接続され、前記第２のトランジスタの第２の極は前記発光素子の第１端に接続され、
前記第３のトランジスタの制御極は前記ゲート線に接続され、前記第３のトランジスタの第１の極は前記データ線に接続され、前記第３のトランジスタの第２の極は前記駆動トランジスタの第１の極に接続され、
前記第４のトランジスタの制御極は発光制御信号線に接続され、前記第４のトランジスタの第１の極は前記第２の電源端子に接続され、前記第４のトランジスタの第２の極は前記駆動トランジスタの第１の極に接続され、
前記第５のトランジスタの制御極は前記ゲート線に接続され、前記第５のトランジスタの第１の極は前記駆動トランジスタの制御極に接続され、前記第５のトランジスタの第２の極は前記駆動トランジスタの第２の極に接続される、
請求項１１に記載の表示基板。
【請求項13】
前記画素ユニット群の各々には対応する発光制御信号線が配置されており、前記画素回路は第６のトランジスタをさらに含み、前記駆動トランジスタの第２の極が前記第６のトランジスタを介して前記発光素子の第１端に接続され、前記第６のトランジスタの制御極は前記発光制御信号線に接続され、前記第６のトランジスタの第１の極は前記駆動トランジスタの第２の極に接続され、前記第６のトランジスタの第２の極は前記発光素子の第１端に接続される、
請求項１２に記載の表示基板。
【請求項14】
請求項１～１３のいずれか１項に記載の表示基板を含む表示装置。
【請求項15】
請求項１～１３のいずれか１項に記載の表示基板による表示駆動方法であって、前記ゲート駆動回路がＮ個の前記第１の信号出力端子を介してゲート走査信号を順次出力し、前記リセット駆動回路がＮ個の前記第２の信号出力端子を介してリセット走査信号を順次出力し、ｉ番目の前記画素ユニット群に配置される前記第２のリセット信号線の走査タイミングがｉ＋１番目の前記画素ユニット群に配置される前記第１のリセット信号線の走査タイミングと同一である、
表示駆動方法。
【請求項16】
ｉ番目の前記画素ユニット群に配置される前記ゲート線の走査タイミングは、ｉ番目の前記画素ユニット群に配置される前記第２のリセット信号線の走査タイミングと同一である、請求項１５に記載の表示駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、表示基板、表示装置及び表示駆動方法に関するものである。
【背景技術】
【0002】
一般的に、表示領域内の各種駆動信号線（例えば、ゲート線、発光制御信号線、異なる種類のリセット信号線など）毎に、周辺領域において対応する駆動回路が１つ配置され、例えば、表示領域に４種類の駆動信号線が存在する場合、周辺領域に４つの独立した駆動回路を配置する必要がある。駆動信号線の種類が多くなるにつれ、周辺領域に配置を要する駆動回路の数が多くなり、狭額縁化の実現に不利である。
【発明の概要】
【課題を解決するための手段】
【0003】
本願の実施例は表示基板、表示装置及び表示駆動方法を提供する。
【0004】
第１の態様において、本願の実施例は、表示領域と、前記表示領域を囲む周辺領域と、を含み、前記表示領域にはアレイ状に配列された複数の画素ユニットが設けられており、前記画素ユニットの全てがＮ個の画素ユニット群に分割され、Ｎは整数であり、かつＮ≧２であり、前記画素ユニット群のそれぞれには対応するゲート線と、第１のリセット信号線と、第２のリセット信号線とが配置されており、
前記周辺領域には駆動モジュールが設けられており、前記駆動モジュールは少なくとも２つの駆動回路を含み、前記周辺領域には前記駆動回路と一対一で対応する少なくとも２つの動作信号線群がさらに設けられており、前記動作信号線群のそれぞれは少なくとも２本の動作信号線を含み、前記動作信号線は対応する駆動回路に電気信号を提供するように構成され、
前記駆動回路は前記動作信号線群と交互に設けられ、各前記駆動回路はそれに対応する動作信号線群に隣接し、
前記少なくとも２つの駆動回路は、ゲート走査信号を順次出力可能なＮ個の第１の信号出力端子を有するゲート駆動回路と、リセット走査信号を順次出力可能なＮ個の第２の信号出力端子を有するリセット駆動回路とを含み、
ｉ番目の前記第１の信号出力端子は、ｉ番目の前記画素ユニット群に配置されるゲート線に接続され、ｉ番目の前記第２の信号出力端子は、ｉ番目の前記画素ユニット群に配置される第２のリセット信号線と、ｉ＋１番目の前記画素ユニット群に配置される第１のリセット信号線に接続され、Ｎ番目の前記第１の信号出力端子とＮ番目の前記第２の信号出力端子はそれぞれ、Ｎ番目の前記画素ユニット群に配置されるゲート線と、第２のリセット信号線に接続され、ｉは整数であり、かつ１≦ｉ≦Ｎ－１である、表示基板を提供する。
前記周辺領域には駆動モジュールが設けられており、前記駆動モジュールは少なくとも２つの駆動回路を含み、前記周辺領域には前記駆動回路と一対一で対応する少なくとも２つの動作信号線群がさらに設けられており、前記動作信号線群のそれぞれは少なくとも２本の動作信号線を含み、前記動作信号線は対応する駆動回路に電気信号を提供するように構成され、
前記駆動回路は前記動作信号線群と交互に設けられ、各前記駆動回路はそれに対応する動作信号線群に隣接し、
前記少なくとも２つの駆動回路は、ゲート走査信号を順次出力可能なＮ個の第１の信号出力端子を有するゲート駆動回路と、リセット走査信号を順次出力可能なＮ個の第２の信号出力端子を有するリセット駆動回路とを含み、
ｉ番目の前記第１の信号出力端子は、ｉ番目の前記画素ユニット群に配置されるゲート線に接続され、ｉ番目の前記第２の信号出力端子は、ｉ番目の前記画素ユニット群に配置される第２のリセット信号線と、ｉ＋１番目の前記画素ユニット群に配置される第１のリセット信号線に接続され、Ｎ番目の前記第１の信号出力端子とＮ番目の前記第２の信号出力端子はそれぞれ、Ｎ番目の前記画素ユニット群に配置されるゲート線と、第２のリセット信号線に接続され、ｉは整数であり、かつ１≦ｉ≦Ｎ－１である、表示基板を提供する。
【0005】
一部の実施例において、前記ゲート駆動回路は、カスケード接続されたＮ個の第１のシフトレジスタを含み、前記リセット駆動回路は、カスケード接続されたＮ個の第２のシフトレジスタを含み、
第ｊ段に位置する前記第１のシフトレジスタの信号出力端子は、ｊ番目の前記第１の信号出力端子であり、
第ｊ段に位置する前記第の２シフトレジスタの信号出力端子は、ｊ番目の前記第２の信号出力端子であり、
ｊは整数であり、かつ、１≦ｊ≦Ｎである。
第ｊ段に位置する前記第１のシフトレジスタの信号出力端子は、ｊ番目の前記第１の信号出力端子であり、
第ｊ段に位置する前記第の２シフトレジスタの信号出力端子は、ｊ番目の前記第２の信号出力端子であり、
ｊは整数であり、かつ、１≦ｊ≦Ｎである。
【0006】
一部の実施例において、Ｎ個の前記画素ユニット群は第１の方向に沿って配列され、
前記ゲート線と、前記第１のリセット信号線と、前記第２のリセット信号線はいずれも第２の方向に沿って延び、
前記ゲート駆動回路におけるＮ個の前記第１のシフトレジスタは前記第１の方向に沿って配列され、前記リセット駆動回路におけるＮ個の前記第１のシフトレジスタは前記第１の方向に沿って配列され、
前記第１の方向と前記第２の方向とが互いに交わる。
前記ゲート線と、前記第１のリセット信号線と、前記第２のリセット信号線はいずれも第２の方向に沿って延び、
前記ゲート駆動回路におけるＮ個の前記第１のシフトレジスタは前記第１の方向に沿って配列され、前記リセット駆動回路におけるＮ個の前記第１のシフトレジスタは前記第１の方向に沿って配列され、
前記第１の方向と前記第２の方向とが互いに交わる。
【0007】
一部の実施例において、前記第１のシフトレジスタは、第１の入力サブ回路と、第１のプルダウン制御サブ回路と、第１の出力サブ回路と、第１のプルダウンサブ回路とを含み、
前記第１の入力サブ回路は、入力信号端子、プルアップノード及び第１のクロック信号端子に接続され、前記第１のクロック信号端子の制御に応答して、前記入力信号端子が提供する入力信号を前記プルアップノードに書き込むように構成され、
前記第１のプルダウン制御サブ回路は、第１の動作電圧端子、前記プルアップノード、プルダウンノード及び前記第１のクロック信号端子に接続され、前記第１のクロック信号端子の制御に応答して、前記第１の動作電圧端子が提供する第１の動作電圧を前記プルダウンノードに書き込み、前記プルアップノードでの電圧の制御に応答して、前記第１のクロック信号端子が提供する第１のクロック信号をプルダウンノードに書き込むように構成され、
前記第１の出力サブ回路は、第２の動作電圧端子、前記プルアップノード、前記プルダウンノード、信号出力端子及び第２のクロック信号端子に接続され、前記プルアップノードでの電圧の制御に応答して、前記第２のクロック信号端子が提供する第２のクロック信号を前記信号出力端子に書き込み、前記プルダウンノードの制御に応答して、前記第２の動作電圧端子が提供する第２の動作電圧を前記信号出力端子に書き込むように構成され、
前記第１のプルダウンサブ回路は、前記第２の動作電圧端子、前記プルアップノード、前記プルダウンノード及び前記第２のクロック信号端子に接続され、前記プルダウンノードでの電圧及び前記第２のクロック信号端子の制御に応答して、前記第２動作電圧を前記プルアップノードに書き込むように構成される。
前記第１の入力サブ回路は、入力信号端子、プルアップノード及び第１のクロック信号端子に接続され、前記第１のクロック信号端子の制御に応答して、前記入力信号端子が提供する入力信号を前記プルアップノードに書き込むように構成され、
前記第１のプルダウン制御サブ回路は、第１の動作電圧端子、前記プルアップノード、プルダウンノード及び前記第１のクロック信号端子に接続され、前記第１のクロック信号端子の制御に応答して、前記第１の動作電圧端子が提供する第１の動作電圧を前記プルダウンノードに書き込み、前記プルアップノードでの電圧の制御に応答して、前記第１のクロック信号端子が提供する第１のクロック信号をプルダウンノードに書き込むように構成され、
前記第１の出力サブ回路は、第２の動作電圧端子、前記プルアップノード、前記プルダウンノード、信号出力端子及び第２のクロック信号端子に接続され、前記プルアップノードでの電圧の制御に応答して、前記第２のクロック信号端子が提供する第２のクロック信号を前記信号出力端子に書き込み、前記プルダウンノードの制御に応答して、前記第２の動作電圧端子が提供する第２の動作電圧を前記信号出力端子に書き込むように構成され、
前記第１のプルダウンサブ回路は、前記第２の動作電圧端子、前記プルアップノード、前記プルダウンノード及び前記第２のクロック信号端子に接続され、前記プルダウンノードでの電圧及び前記第２のクロック信号端子の制御に応答して、前記第２動作電圧を前記プルアップノードに書き込むように構成される。
【0008】
一部の実施例において、前記ゲート駆動回路に対応する動作信号線群は、第１のクロック信号線と、第２のクロック信号線と、第３のクロック信号線と、第４のクロック信号線とを含み、
第４ｋ－３段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第１のクロック信号線に接続され、第４ｋ－３段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第２のクロック信号線に接続され、
第４ｋ－２段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第２のクロック信号線に接続され、第４ｋ－２段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第１のクロック信号線に接続され、
第４ｋ－１段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第３のクロック信号線に接続され、第４ｋ－１段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第４のクロック信号線に接続され、
第４ｋ段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第４のクロック信号線に接続され、第４ｋ－２段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第３のクロック信号線に接続され、
ｋは整数であり、かつ、１≦ｋ≦Ｎ／４であり、
前記第１のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間と、前記第２のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間がずれ、
前記第１のクロック信号線と前記第３のクロック信号線が同一のクロック信号を提供し、前記第２のクロック信号線と前記第４のクロック信号線が同一のクロック信号を提供する。
第４ｋ－３段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第１のクロック信号線に接続され、第４ｋ－３段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第２のクロック信号線に接続され、
第４ｋ－２段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第２のクロック信号線に接続され、第４ｋ－２段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第１のクロック信号線に接続され、
第４ｋ－１段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第３のクロック信号線に接続され、第４ｋ－１段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第４のクロック信号線に接続され、
第４ｋ段に位置する第１のシフトレジスタの第１のクロック信号端子が前記第４のクロック信号線に接続され、第４ｋ－２段に位置する第１のシフトレジスタの第２のクロック信号端子が前記第３のクロック信号線に接続され、
ｋは整数であり、かつ、１≦ｋ≦Ｎ／４であり、
前記第１のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間と、前記第２のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間がずれ、
前記第１のクロック信号線と前記第３のクロック信号線が同一のクロック信号を提供し、前記第２のクロック信号線と前記第４のクロック信号線が同一のクロック信号を提供する。
【0009】
一部の実施例において、前記第２のシフトレジスタの回路は前記第１のシフトレジスタの回路と同一である。
【0010】
一部の実施例において、前記リセット駆動回路に対応する動作信号線群は、第５のクロック信号線及び第６のクロック信号線を含み、
第２ｍ－１段に位置する第２のシフトレジスタの第１のクロック信号端子が前記第５のクロック信号線に接続され、第２ｍ－１段に位置する第２のシフトレジスタの第２のクロック信号端子が前記第６のクロック信号線に接続され、
第２ｍ段に位置する第２のシフトレジスタの第１のクロック信号端子が前記第６のクロック信号線に接続され、第２ｍ段に位置する第２のシフトレジスタの第２のクロック信号端子が前記第５のクロック信号線に接続され、
ｍは整数であり、かつ、１≦ｍ≦Ｎ／２であり、
前記第５のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間と、前記第６のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間がずれる。
第２ｍ－１段に位置する第２のシフトレジスタの第１のクロック信号端子が前記第５のクロック信号線に接続され、第２ｍ－１段に位置する第２のシフトレジスタの第２のクロック信号端子が前記第６のクロック信号線に接続され、
第２ｍ段に位置する第２のシフトレジスタの第１のクロック信号端子が前記第６のクロック信号線に接続され、第２ｍ段に位置する第２のシフトレジスタの第２のクロック信号端子が前記第５のクロック信号線に接続され、
ｍは整数であり、かつ、１≦ｍ≦Ｎ／２であり、
前記第５のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間と、前記第６のクロック信号線が提供するクロック信号がアクティブレベル状態にある期間がずれる。
【0011】
一部の実施例において、前記画素ユニット群の各々には対応する発光制御信号線が配置されており、
前記駆動モジュールは、発光制御走査信号を順次出力可能なＮ個の第３の信号出力端子を有する発光制御駆動回路をさらに含み、
ｊ番目の前記第１の信号出力端子は、ｊ番目の前記画素ユニット群に配置される発光制御信号線に接続され、ｊは整数であり、かつ、１≦ｊ≦Ｎである。
前記駆動モジュールは、発光制御走査信号を順次出力可能なＮ個の第３の信号出力端子を有する発光制御駆動回路をさらに含み、
ｊ番目の前記第１の信号出力端子は、ｊ番目の前記画素ユニット群に配置される発光制御信号線に接続され、ｊは整数であり、かつ、１≦ｊ≦Ｎである。
【0012】
一部の実施例において、前記発光制御駆動回路はカスケード接続されたＮ個の第３のシフトレジスタを含み、
第ｊ段に位置する前記第３のシフトレジスタの信号出力端子はｊ番目の前記第３の信号出力端子である。
第ｊ段に位置する前記第３のシフトレジスタの信号出力端子はｊ番目の前記第３の信号出力端子である。
【0013】
一部の実施例において、Ｎ個の前記画素ユニット群は第１の方向に沿って配列され、
前記発光制御駆動回路におけるＮ個の前記第３のシフトレジスタは、前記第１の方向に沿って配列される。
前記発光制御駆動回路におけるＮ個の前記第３のシフトレジスタは、前記第１の方向に沿って配列される。
【0014】
一部の実施例において、Ｎ個の前記画素ユニット群は第１の方向に沿って配列され、
前記駆動モジュールにおいて前記ゲート駆動回路、前記リセット駆動回路及び発光制御駆動回路が第２の方向に沿って配列され、
前記第１の方向と前記第２の方向とが互いに交わる。
前記駆動モジュールにおいて前記ゲート駆動回路、前記リセット駆動回路及び発光制御駆動回路が第２の方向に沿って配列され、
前記第１の方向と前記第２の方向とが互いに交わる。
【0015】
一部の実施例において、前記駆動モジュールの数は２つであり、前記表示領域の相対する側にそれぞれ位置する。
【0016】
一部の実施例において、前記画素ユニットは画素回路及び発光素子を含み、前記画素回路は、第１のリセットサブ回路と、第２のリセットサブ回路と、データ書き込みサブ回路と、閾値補償サブ回路と、駆動トランジスタとを含み、
前記第１のリセットサブ回路は、第１の電源端子、前記駆動トランジスタの制御極及び対応する前記第１のリセット信号線に接続され、前記第１のリセット信号線の制御に応答して、第１の電源端子が提供する第１の電圧を前記駆動トランジスタのゲートに書き込むように構成され、
前記第２のリセットサブ回路は、前記第１の電源端子、発光素子の第１端及び対応する前記第２のリセット信号線に接続され、前記第２のリセット信号線の制御に応答して、前記第１の電圧を前記発光素子の第１端に書き込むように構成され、
前記データ書き込みサブ回路は、前記駆動トランジスタの第１の極、対応するデータ線及び対応するゲート線に接続され、前記ゲート線の制御に応答して、前記データ線が提供するデータ電圧を前記駆動トランジスタの第１の極に書き込むように構成され、
前記閾値補償サブ回路は、第２の電源端子、前記駆動トランジスタの制御極、前記駆動トランジスタの第１の極及び前記駆動トランジスタの第２の極に接続され、対応する前記ゲート線に接続され、前記ゲート線の制御に応答して、データ補償電圧を前記駆動トランジスタの制御極に書き込むように構成され、前記データ補償電圧は前記データ電圧と前記駆動トランジスタの閾値電圧との和に等しく、
前記駆動トランジスタの第２の極は前記発光素子の第１端に接続され、前記駆動トランジスタは前記データ補償電圧の制御に応答して、対応する駆動電流を出力するように構成され、
前記発光素子の第２端は第３の電源端子に接続される。
前記第１のリセットサブ回路は、第１の電源端子、前記駆動トランジスタの制御極及び対応する前記第１のリセット信号線に接続され、前記第１のリセット信号線の制御に応答して、第１の電源端子が提供する第１の電圧を前記駆動トランジスタのゲートに書き込むように構成され、
前記第２のリセットサブ回路は、前記第１の電源端子、発光素子の第１端及び対応する前記第２のリセット信号線に接続され、前記第２のリセット信号線の制御に応答して、前記第１の電圧を前記発光素子の第１端に書き込むように構成され、
前記データ書き込みサブ回路は、前記駆動トランジスタの第１の極、対応するデータ線及び対応するゲート線に接続され、前記ゲート線の制御に応答して、前記データ線が提供するデータ電圧を前記駆動トランジスタの第１の極に書き込むように構成され、
前記閾値補償サブ回路は、第２の電源端子、前記駆動トランジスタの制御極、前記駆動トランジスタの第１の極及び前記駆動トランジスタの第２の極に接続され、対応する前記ゲート線に接続され、前記ゲート線の制御に応答して、データ補償電圧を前記駆動トランジスタの制御極に書き込むように構成され、前記データ補償電圧は前記データ電圧と前記駆動トランジスタの閾値電圧との和に等しく、
前記駆動トランジスタの第２の極は前記発光素子の第１端に接続され、前記駆動トランジスタは前記データ補償電圧の制御に応答して、対応する駆動電流を出力するように構成され、
前記発光素子の第２端は第３の電源端子に接続される。
【0017】
一部の実施例において、前記第１のリセットサブ回路は第１のトランジスタを含み、前記第２のリセットサブ回路は第２のトランジスタを含み、前記データ書き込みサブ回路は第３のトランジスタを含み、前記閾値補償サブ回路は第４のトランジスタ及び第５のトランジスタを含み、
前記第１のトランジスタの制御極は前記第１のリセット信号線に接続され、前記第１のトランジスタの第１の極は前記第１の電源端子に接続され、前記第１のトランジスタの第２の極は前記駆動トランジスタの制御極に接続され、
前記第２のトランジスタの制御極は前記第２のリセット信号線に接続され、前記第２のトランジスタの第１の極は前記第１の電源端子に接続され、前記第２のトランジスタの第２の極は前記発光素子の第１端に接続され、
前記第３のトランジスタの制御極は前記ゲート線に接続され、前記第３のトランジスタの第１の極は前記データ線に接続され、前記第３のトランジスタの第２の極は前記駆動トランジスタの第１の極に接続され、
前記第４のトランジスタの制御極は発光制御信号線に接続され、前記第４のトランジスタの第１の極は前記第２の電源端子に接続され、前記第４のトランジスタの第２の極は前記駆動トランジスタの第１の極に接続され、
前記第５のトランジスタの制御極は前記ゲート線に接続され、前記第５のトランジスタの第１の極は前記駆動トランジスタの制御極に接続され、前記第５のトランジスタの第２の極は前記駆動トランジスタの第２の極に接続される。
前記第１のトランジスタの制御極は前記第１のリセット信号線に接続され、前記第１のトランジスタの第１の極は前記第１の電源端子に接続され、前記第１のトランジスタの第２の極は前記駆動トランジスタの制御極に接続され、
前記第２のトランジスタの制御極は前記第２のリセット信号線に接続され、前記第２のトランジスタの第１の極は前記第１の電源端子に接続され、前記第２のトランジスタの第２の極は前記発光素子の第１端に接続され、
前記第３のトランジスタの制御極は前記ゲート線に接続され、前記第３のトランジスタの第１の極は前記データ線に接続され、前記第３のトランジスタの第２の極は前記駆動トランジスタの第１の極に接続され、
前記第４のトランジスタの制御極は発光制御信号線に接続され、前記第４のトランジスタの第１の極は前記第２の電源端子に接続され、前記第４のトランジスタの第２の極は前記駆動トランジスタの第１の極に接続され、
前記第５のトランジスタの制御極は前記ゲート線に接続され、前記第５のトランジスタの第１の極は前記駆動トランジスタの制御極に接続され、前記第５のトランジスタの第２の極は前記駆動トランジスタの第２の極に接続される。
【0018】
一部の実施例において、前記画素ユニット群の各々には対応する発光制御信号線が配置されており、前記画素回路は第６のトランジスタをさらに含み、前記駆動トランジスタの第２の極が前記第６のトランジスタを介して前記発光素子の第１端に接続され、
前記第６のトランジスタの制御極は前記発光制御信号線に接続され、前記第６のトランジスタの第１の極は前記駆動トランジスタの第２の極に接続され、前記第６のトランジスタの第２の極は前記発光素子の第１端に接続される。
前記第６のトランジスタの制御極は前記発光制御信号線に接続され、前記第６のトランジスタの第１の極は前記駆動トランジスタの第２の極に接続され、前記第６のトランジスタの第２の極は前記発光素子の第１端に接続される。
【0019】
第２の態様において、本願の実施例は、上記実施例が提供する表示基板を含む表示装置をさらに提供する。
【0020】
第３の態様において、本願の実施例は、上記実施例が提供する表示基板による表示駆動方法であって、
前記ゲート駆動回路がＮ個の第１の信号出力端子を介してゲート走査信号を順次出力し、前記リセット駆動回路がＮ個の第２の信号出力端子を介してリセット走査信号を順次出力し、ｉ番目の前記画素ユニット群に配置される前記第２のリセット信号線の走査タイミングがｉ＋１番目の画素ユニット群に配置される前記第１のリセット信号線の走査タイミングと同一である、表示駆動方法をさらに提供する。
前記ゲート駆動回路がＮ個の第１の信号出力端子を介してゲート走査信号を順次出力し、前記リセット駆動回路がＮ個の第２の信号出力端子を介してリセット走査信号を順次出力し、ｉ番目の前記画素ユニット群に配置される前記第２のリセット信号線の走査タイミングがｉ＋１番目の画素ユニット群に配置される前記第１のリセット信号線の走査タイミングと同一である、表示駆動方法をさらに提供する。
【0021】
一部の実施例において、ｉ番目の前記画素ユニット群に配置される前記ゲート線の走査タイミングは、ｉ番目の前記画素ユニット群に配置される第２のリセット信号線の走査タイミングと同一である。
【図面の簡単な説明】
【0022】
【図1】本願の実施例が提供する表示基板の構造模式図である。
【図2】本願の実施例が提供する別の表示基板の構造模式図である。
【図3】本願の実施例が提供するさらに別の表示基板の構造模式図である。
【図4】本願の実施例が提供する画素ユニットの回路構造模式図である。
【図6】本願の実施例における駆動モジュールの構造模式図である。
【図7】本願の実施例における、ゲート駆動回路及びリセット駆動回路内のシフトレジスタに適用される回路構造模式図である。
【図9】本願の実施例におけるゲート駆動回路及びそれに配置される信号線の構造模式図である。
【図11】本願の実施例におけるリセット駆動回路及びそれに配置される信号線の構造模式図である。
【図13】本願の実施例における第３のシフトレジスタの回路構造模式図である。
【図15】本願の実施例における発光制御駆動回路及びそれに配置される信号線の構造模式図である。
【発明を実施するための形態】
【0023】
本願の技術案を当業者がよりよく理解できるように、以下では、本願が提供する表示基板、表示装置及び表示駆動方法について、図面を組み合わせて詳細に説明する。
【0024】
下文では、図面を参照しながら例示的な実施例についてより詳しく説明するが、前述の例示的な実施例は、異なる態様により体現することができるものであって、本明細書で述べる実施例に限定されると解釈してはならない。むしろ、これらの実施例を提供する目的は、本願を詳らかにかつ完全なものとし、当業者が本願の範囲を十分理解できるようにすることである。
【0025】
本明細書で用いる用語は特定の実施例を説明するためのものに過ぎず、本願を制限することを意図しない。本明細書において、文脈上明らかでない限り、単数形の「１つ」及び「当該」は複数形も含むことを意図している。また、本明細書において「含む」及び／または「……からなる」という用語は、前述した特徴、全体、ステップ、操作、素子及び／もしくは構成要素が存在することを示すが、１つまたは複数のその他の特徴、全体、ステップ、操作、素子、構成要素及び／もしくはそのグループが存在し、またはそれらが追加されることを排除するものではない。
【0026】
本文では、第１、第２などの用語で、様々な素子／指令／要求を説明することができるが、これらの素子／指令／要求は、これらの用語によって限定されるべきではないと理解されたい。これらの用語は、１つの要素／命令／要求と他の要素／命令／要求とを区別するためにのみ使用される。
【0027】
特に限定しない限り、本明細書で用いる全ての用語（技術及び科学用語を含む）は、当業者によって通常理解されるものと同じ意味を有する。また、常用の辞書で限定されている用語については、関連技術及び本願の背景におけるものと同じ意味を有すると理解されるべきであり、本明細書で明らかに限定されない限り、理想化された意味または過度の形式的な意味を有すると解釈されるべきではない。
【0028】
なお、本願の実施例において用いるトランジスタは、薄膜トランジスタまたは電界効果トランジスタまたはその他の同一または類似の特性を有するデバイスであってよく、用いるトランジスタのソース及びドレインは対称であるため、ソース及びドレインの区別はない。本願の実施例では、トランジスタのソースとドレインを区別するために、一方の極を第１の極といい、他方の極を第２の極といい、ゲートを制御極という。また、トランジスタの特性区分によりトランジスタをＮ型とＰ型に分けることができ、以下の実施例ではＰ型トランジスタについて説明し、Ｐ型トランジスタを用いる場合、第１の極はＰ型トランジスタのドレインであり、第２の極はＰ型トランジスタのソースであり、Ｎ型では逆である。Ｎ型トランジスタを用いて以下の実施例を実現するという技術案は予想できるものであり、当業者が創造力を働かせることなく容易に想到できるものであるため、これもまた本願の実施例の請求範囲内である。
【0029】
本願における「アクティブレベル」とは、相応のトランジスタのターンオンを制御できるレベルをいう。具体的に、Ｐ型トランジスタの場合、その対応するアクティブレベルはローレベルであり、Ｎ型トランジスタの場合、その対応するアクティブレベルはハイレベルである。
【0030】
狭額縁設計を実現するために、関連技術では、ゲート線とリセット信号線が同じ駆動回路を共有するという技術案が提示されており、この時、駆動回路の数は効果的に減るが、画素ユニット内のノードまたは端子に対するリセット処理の時間は、データの書き込み及び閾値補償処理の時間と一致しなければならないため、リセット処理（一般に、リセット処理に要する時間は、データ書き込み及び閾値補償処理の時間より長い）を十分に実行するのに不利である。また、当該共有の駆動回路は、負荷が過大となって出力が不安定になりやすく、画素ユニットの駆動過程に異常をきたすおそれが極めて高い。
【0031】
上述の問題に対し、本願の実施例は表示基板を提供する。図１は本願の実施例が提供する表示基板の構造模式図であって、図１に示すように、当該表示基板は、表示領域Ａ（Ａｔｉｖｅ Ａｒｅａ。表示有効領域又はＡＡ領域ともいう）と、表示領域Ａを囲む周辺領域Ｂと、を含み、表示領域Ａにはアレイ状に配列された複数の画素ユニットが設けられており、画素ユニットの全てがＮ個の画素ユニット群に分割され、Ｎは整数であり、かつＮ≧２であり、画素ユニット群のそれぞれには対応するゲート線ＧＡＴＥと、第１のリセット信号線ＲＳＴ１と、第２のリセット信号線ＲＳＴ２とが配置されている。
【0032】
ここで、周辺領域Ｂには駆動モジュール（Ｄｒｉｖｅｒ Ｂｌｏｃｋ）が設けられており、駆動モジュールは少なくとも２つの駆動回路を含み、周辺領域には駆動回路と一対一で対応する少なくとも２つの動作信号線群がさらに設けられており、動作信号線群のそれぞれは少なくとも２本の動作信号線を含み、動作信号線は対応する駆動回路に電気信号を提供するように構成される。駆動回路は動作信号線群と交互に設けられ、各駆動回路はそれに対応する動作信号線群に隣接する。動作信号線群についての関連説明は後続の内容を参照されたい。
【0033】
本願において、上記少なくとも２つの駆動回路は、ゲート駆動回路ＤＣ１（Ｇａｔｅ Ｄｒｉｖｅ Ｃｉｒｃｕｉｔ）とリセット駆動回路ＤＣ２（Ｒｅｓｅｔ Ｄｒｉｖｅ Ｃｉｒｃｕｉｔ）とを含み、ゲート駆動回路ＤＣ１にはゲート走査信号を順次出力可能なＮ個の第１の信号出力端子ＯＵＴ１が配置されており、リセット駆動回路ＤＣ２にはリセット走査信号を順次出力可能なＮ個の第２の信号出力端子ＯＵＴ２が配置されている。ここで、ｉは整数であり、かつ、１≦ｉ≦Ｎ－１である。
【0034】
上記設置により、ｉ番目の画素ユニット群に配置される第２のリセット信号線ＲＳＴ２の走査タイミングと、ｉ＋１番目の画素ユニット群に配置される第１のリセット信号線ＲＳＴ１の走査タイミングを同一にすることができる。
【0035】
本願において、駆動モジュールにおける駆動回路はいずれもＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅ Ｏｎ Ａｒｒａｙ）プロセスで表示基板上に形成されるが、具体的なプロセスフローについてここでは詳細に説明しない。
【0036】
ここで、ｉ番目の第１の信号出力端子ＯＵＴ１はｉ番目の画素ユニット群に配置されるゲート線ＧＡＴＥに接続され、ｉ番目の第２の信号出力端子ＯＵＴ２はｉ番目の画素ユニット群に配置される第２のリセット信号線ＲＳＴ２と、ｉ＋１番目の画素ユニット群に配置される第１のリセット信号線ＲＳＴ１に接続される。Ｎ番目の第１の信号出力端子ＯＵＴ１とＮ番目の第２の信号出力端子ＯＵＴ２はそれぞれ、Ｎ番目の画素ユニット群に配置されるゲート線ＧＡＴＥと第２のリセット信号線ＲＳＴ２に接続される。即ち、ゲート駆動回路ＤＣ１において、各第１の信号出力端子ＯＵＴ１は対応する画素ユニット群に配置されるゲート線ＧＡＴＥに接続され、リセット駆動回路ＤＣ２において、１番目～Ｎ－１番目の第２の信号出力端子ＯＵＴ２の各々は、それに対応する画素ユニットに配置される第２のリセット信号線ＲＳＴ２に接続され、それに対応する画素ユニットの次の画素ユニットに配置される第１のリセット信号線ＲＳＴ１に接続され、Ｎ番目の第２の信号出力端子ＯＵＴ２はＮ番目の画素ユニットに配置される第２のリセット信号線ＲＳＴ２にのみ接続される。
【0037】
このことから分かるように、表示領域Ａにおける３つの異なる種類の駆動信号線（ゲート線ＧＡＴＥ、第１のリセット信号線ＲＳＴ１、第２のリセット信号線ＲＳＴ２）に対して、２つの駆動回路を配置するだけでよく、これにより、駆動回路の配置数を効率的に削減することができる。駆動回路と動作信号線群とが交互に配置され、各駆動回路はそれに対応する動作信号線群に隣接しているが、このレイアウト方式も配線領域面積をある程度削減することができ、狭額縁化に有利である。
【0038】
これと同時に、リセット走査信号を出力するリセット駆動回路ＤＣ２とゲート走査コア信号を出力するゲート駆動回路ＤＣ１が２つの独立した駆動回路として存在し、これにより、画素ユニット内のリセット処理時間とデータ書き込み及び閾値補償処理時間をそれぞれ個別に制御できるようにすることができるため、リセット処理が十分に行われることが確保される。
【0039】
また、リセット駆動回路ＤＣ２は、２つの異なる種類の駆動信号線（第１のリセット信号線ＲＳＴ１、第２のリセット信号線ＲＳＴ２）に走査信号を提供することだけに用いられ、ゲート駆動回路ＤＣ１は、１種類の駆動信号線（ゲート線ＧＡＴＥ）に走査信号を提供することだけに用いられるため、リセット駆動回路ＤＣ２とゲート駆動回路ＤＣ１の負荷はいずれも小さく、安定した出力が可能である。
【0040】
図２は本願の実施例が提供する別の表示基板の構造模式図であって、図２に示すように、前述の実施例と異なり、本実施例における各画素ユニット群には、対応するゲート線ＧＡＴＥ、第１のリセット信号線ＲＳＴ１及び第２のリセット信号線ＲＳＴ２が配置されているだけでなく、対応する発光制御信号線ＥＭがさらに配置されており、駆動モジュールは、ゲート駆動回路ＤＣ１及びリセット駆動回路ＤＣ２を含むだけでなく、発光制御駆動回路ＤＣ３をさらに含む。即ち、表示領域Ａ内の４つの異なる種類の駆動信号線（ゲート線ＧＡＴＥ、第１のリセット信号線ＲＳＴ１、第２のリセット信号線ＲＳＴ２、発光制御信号線ＥＭ）に対して、３つの駆動回路を配置するだけでよい。
【0041】
一部の実施例において、発光制御駆動回路ＤＣ３には発光制御走査信号を順次出力できるＮ個の第３の信号出力端子ＯＵＴ３が配置されており、ｊ番目の第１の信号出力端子ＯＵＴ１は、ｊ番目の画素ユニット群に配置される発光制御信号線ＥＭに接続され、ｊは整数であり、かつ、１≦ｊ≦Ｎである。
【0042】
図３は本願の実施例が提供するさらに別の表示基板の構造模式図であって、図３に示すように、一部の実施例において、駆動モジュールの数は２つであり、表示領域Ａの相対する側にそれぞれ位置する。表示領域Ａの相対する側（例えば、図中の左右両側）に駆動モジュールをそれぞれ設置することで、各駆動信号線への充電速度を上げることができる。
【0043】
一部の実施例において、１つの画素ユニット群とは表示領域Ａ内の１行の画素ユニットを指し、１行の画素ユニットは同一のゲート線ＧＡＴＥ、同一の第１のリセット信号線ＲＳＴ１、同一の第２のリセット信号線ＲＳＴ２、同一の発光制御信号線ＥＭを共有する。
【0044】
一部の実施例において、画素ユニット群の全てが第１の方向に沿って配列され、各ゲート線ＧＡＴＥ、第１のリセット信号線ＲＳＴ１、第２のリセット信号線ＲＳＴ２及び発光制御信号線ＥＭはいずれも第２の方向に沿って延び、第１の方向と第２の方向とが互いに交わる。
【0045】
なお、図面において、第１の方向とは具体的に列方向であり、第２の方向とは具体的に行方向である。
【0046】
以下では本願の実施例が提供する表示基板における画素ユニットと駆動モジュールについて図面を組み合わせて例示的な説明をする。
【0047】
一般的に、画素ユニットは画素回路と発光素子とを含む。本願における発光素子とは、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ。略称ＯＬＥＤ）、発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ。略称ＬＥＤ）などを含む電流駆動型の発光素子を指し、本願の実施例においては、発光素子がＯＬＥＤであるものを例として例示的な説明をし、発光素子の第１端及び第２端はそれぞれアノード端及びカソード端である。
【0048】
図４は本願の実施例が提供する画素ユニットの構造模式図であって、図４に示すように、一部の実施例において、画素回路は、第１のリセットサブ回路１と、第２のリセットサブ回路２と、データ書き込みサブ回路３と、閾値補償サブ回路４と、駆動トランジスタＤＴＦＴとを含む。
【0049】
第１のリセットサブ回路１は、第１の電源端子、駆動トランジスタＤＴＦＴの制御極及び対応する第１のリセット信号線ＲＳＴ１に接続され、第１のリセット信号線ＲＳＴ１の制御に応答して、第１の電源端子が提供する第１の電圧を駆動トランジスタＤＴＦＴのゲートに書き込むように構成される。
【0050】
第２のリセットサブ回路２は、第１の電源端子、発光素子ＯＬＥＤの第１端及び対応する第２のリセット信号線ＲＳＴ２に接続され、第２のリセット信号線ＲＳＴ２の制御に応答して、第１の電圧を発光素子ＯＬＥＤの第１端に書き込むように構成される。
【0051】
データ書き込みサブ回路３は、駆動トランジスタＤＴＦＴの第１の極、対応するデータ線ＤＡＴＡ及び対応するゲート線ＧＡＴＥに接続され、ゲート線ＧＡＴＥの制御に応答して、データ線ＤＡＴＡが提供するデータ電圧を駆動トランジスタＤＴＦＴの第１の極に書き込むように構成される。
【0052】
閾値補償サブ回路４は、第２の電源端子、駆動トランジスタＤＴＦＴの制御極、駆動トランジスタＤＴＦＴの第１の極及び駆動トランジスタＤＴＦＴの第２の極に接続され、対応するゲート線ＧＡＴＥに接続され、ゲート線ＧＡＴＥの制御に応答して、データ補償電圧を駆動トランジスタＤＴＦＴの制御極に書き込むように構成され、データ補償電圧はデータ電圧と駆動トランジスタＤＴＦＴの閾値電圧との和に等しい。
【0053】
駆動トランジスタＤＴＦＴの第２の極は発光素子ＯＬＥＤの第１端に接続され、データ補償電圧の制御に応答して、対応する駆動電流を出力するように構成され、発光素子ＯＬＥＤの第２端は第３の電源端子に接続される。
【0054】
続いて図４に示すように、一部の実施例において、第１のリセットサブ回路１は第１のトランジスタＴ１を含み、第２のリセットサブ回路２は第２のトランジスタＴ２を含み、データ書き込みサブ回路３は第３のトランジスタＴ３を含み、閾値補償サブ回路４は第４のトランジスタＴ４及び第５のトランジスタＴ５を含む。
【0055】
ここで、第１のトランジスタＴ１の制御極は第１のリセット信号線ＲＳＴ１に接続され、第１のトランジスタＴ１の第１の極は第１の電源端子に接続され、第１のトランジスタＴ１の第２の極は駆動トランジスタＤＴＦＴの制御極に接続される。
【0056】
第２のトランジスタＴ２の制御極は第２のリセット信号線ＲＳＴ２に接続され、第２のトランジスタＴ２の第１の極は第１の電源端子に接続され、第２のトランジスタＴ２の第２の極は発光素子の第１端に接続される。
【0057】
第３のトランジスタＴ３の制御極はゲート線ＧＡＴＥに接続され、第３のトランジスタＴ３の第１の極はデータ線に接続され、第３のトランジスタＴ３の第２の極は駆動トランジスタＤＴＦＴの第１の極に接続される。
【0058】
第４のトランジスタＴ４の制御極は発光制御信号線ＥＭに接続され、第４のトランジスタＴ４の第１の極は第２の電源端子に接続され、第４のトランジスタＴ４の第２の極は駆動トランジスタＤＴＦＴの第１の極に接続される。
【0059】
第５のトランジスタＴ５の制御極はゲート線ＧＡＴＥに接続され、第５のトランジスタＴ５の第１の極は駆動トランジスタＤＴＦＴの制御極に接続され、第５のトランジスタＴ５の第２の極は駆動トランジスタＤＴＦＴの第２の極に接続される。
【0060】
一部の実施例において、画素回路は第６のトランジスタＴ６をさらに含み、駆動トランジスタＤＴＦＴの第２の極が第６のトランジスタＴ６を介して発光素子の第１端に接続され、具体的に、第６のトランジスタＴ６の制御極は発光制御信号線ＥＭに接続され、第６のトランジスタＴ６の第１の極は駆動トランジスタＤＴＦＴの第２の極に接続され、第６のトランジスタＴ６の第２の極は発光素子の第１端に接続される。
【0061】
以下では図４に示す画素回路の動作過程について図面を組み合わせて詳細に説明する。ここで、第１の電源端子が提供する第１の電圧をリセット電圧ＶＩＮＴ、第２の電源端子が提供する第２の電圧を動作電圧ＶＤＤ、第３の電源端子が提供する第３の電圧を動作電圧ＶＳＳと仮定する。
【0062】
【0063】
リセット段階ｔ１において、第１のリセット信号線ＲＳＴ１はローレベル信号を提供し、第２のリセット信号線ＲＳＴ２はハイレベル信号を提供し、ゲート線ＧＡＴＥはハイレベル信号を提供し、発光制御信号線ＥＭはハイレベル信号を提供する。
【0064】
第１のリセット信号線ＲＳＴ１がローレベル信号を提供するため、第１のトランジスタＴ１がターンオンし、第１のトランジスタＴ１を介してリセット電圧ＶＩＮＴがノードＮ１に書き込まれ、駆動トランジスタＤＴＦＴの制御極のリセット処理が行われる。これと同時に、第２のリセット信号線ＲＳＴ２、ゲート線ＧＡＴＥ及び発光制御信号線ＥＭはいずれもハイレベル信号を提供するため、第２のトランジスタＴ２～第６のトランジスタＴ６はいずれもオフである。
【0065】
データ書き込み及び補償段階ｔ２において、第１のリセット信号線ＲＳＴ１はハイレベル信号を提供し、第２のリセット信号線ＲＳＴ２はローレベル信号を提供し、ゲート線ＧＡＴＥはローレベル信号を提供し、発光制御信号線ＥＭはハイレベル信号を提供する。
【0066】
第１のリセット信号線ＲＳＴ１がハイレベル信号を提供するため、第１のトランジスタＴ１はオフである。これと同時に、ゲート線ＧＡＴＥがローレベル信号を提供するため、第３のトランジスタＴ３と第５のトランジスタＴ５がいずれもターンオンし、データ線が提供するデータ電圧が第３のトランジスタＴ３を介してノードＮ２に書き込まれ、このとき、駆動トランジスタＤＴＦＴはオン状態にあり、第５のトランジスタＴ５を介してノードＮ１を充電し、ノードＮ１の電圧がＶｄａｔａ＋Ｖｔｈまで充電されたときに駆動トランジスタＤＴＦＴはオフになり、充電が終了する。ここで、Ｖｄａｔａはデータ電圧、Ｖｔｈは駆動トランジスタＤＴＦＴの閾値電圧である。
【0067】
このとき、第２のリセット信号線ＲＳＴ２がローレベル信号を提供するため、第２のトランジスタＴ２がターンオンし、発光素子ＯＬＥＤの第１端にリセット処理を行うために、第２のトランジスタＴ２を介して発光素子ＯＬＥＤの第１端にリセット電圧ＶＩＮＴが書き込まれる。
【0068】
なお、駆動トランジスタＤＴＦＴの出力電流がノードＮ１を充電する過程において、第６のトランジスタＴ６はオフであるため、発光素子ＯＬＥＤの誤発光を防止して表示効果を高めることができる。もちろん、一部の実施例において、第６のトランジスタＴ６は設置しなくてもよい。
【0069】
発光段階ｔ３において、第１のリセット信号線ＲＳＴ１はハイレベル信号を提供し、第２のリセット信号線ＲＳＴ２はハイレベル信号を提供し、ゲート線ＧＡＴＥはハイレベル信号を提供し、発光制御信号線ＥＭはローレベル信号を提供する。
【0070】
発光制御信号線ＥＭがローレベル信号を提供するため、第４のトランジスタＴ４及び第６のトランジスタＴ６がターンオンし、駆動トランジスタＤＴＦＴはノードＮ１での電圧に応じて駆動電流Ｉを出力することで発光素子ＯＬＥＤの発光を駆動する。ここで、駆動トランジスタＤＴＦＴの飽和駆動電流式から次の式が得られる。
【0071】
【数1】
【0072】
ここで、Ｋは定数であり（大きさは駆動トランジスタＤＴＦＴの電気学的特性に関連する）、Ｖｇｓは駆動トランジスタＤＴＦＴのゲートソース電圧である。
【0073】
上記式から明らかなように、駆動トランジスタＤＴＦＴの駆動電流は、駆動トランジスタＤＴＦＴの閾値電圧Ｖｔｈとは関係がなく、データ電圧Ｖｄａｔａと動作電圧ＶＤＤのみと関わりがあり、これにより、発光素子ＯＬＥＤに流れる駆動電流が閾値電圧のバラツキや遷移の影響を受けることを回避でき、発光素子ＯＬＥＤに流れる駆動電流の均一性を効果的に向上させることができる。
【0074】
なお、本願の実施例において、第２のトランジスタＴ２を介して発光素子ＯＬＥＤの第１端にリセット処理を行う時間（第２のトランジスタＴ２がオン状態にある）は、データ書き込み及び補償段階ｔ２に限定されない。具体的には、第２のトランジスタＴ２がオフ状態からオン状態に切り替わるタイミングは、データ書き込み及び補償段階Ｔ２の開始前であってもよく、データ書き込み及び補償段階ｔ２の開始時であってもよいし、データ書き込み及び補償段階ｔ２の開始後であってもよく、第２のトランジスタＴ２がオン状態からオフ状態に切り替わるタイミングは、データ書き込み及び補償段階Ｔ２の終了前であってもよく、データ書き込み及び補償段階ｔ２の終了時であってもよく、データ書き込み及び補償段階ｔ２の終了後であって発光段階ｔ３の前であってもよい。当業者は必要に応じて第２のトランジスタＴ２がオン状態にある期間を設計することができ、本願においては、第１のリセット信号線ＲＳＴ１と第２のリセット信号線ＲＳＴ２が同一の駆動回路に対応するため、１つの駆動周期内で、第２のトランジスタＴ２がオン状態にある時間の長さと第１のトランジスタＴ１がオン状態にある時間の長さとが等しくなるようにするだけでよい。
【0075】
一部の実施例において、データ書き込み及び補償段階ｔ２におけるノードＮ２での電圧がＶｄａｔａに常に維持されることを保証するために、当該画素回路には、第１のキャパシタＣ１をさらに設置することができ、第１のキャパシタＣ１の第１端は第２の電源端子に接続され、第１のキャパシタＣ１の第２端は駆動トランジスタの第１の極に接続される。
【0076】
一部の実施例において、発光段階におけるＮ１ノードでの電圧がＶｄａｔａ ＋ Ｖｔｈに常に維持されることを保証するために、当該画素回路には、第１のキャパシタＣ１をさらに設置することができ、第２のキャパシタＣ２の第１端は第２の電源端子に接続され、第２のキャパシタＣ２の第２端は駆動トランジスタの制御極に接続される。
【0077】
なお、本実施例における画素回路は図２に示すものを採用しており、これは本願の選択肢の一つに過ぎず、本願の技術案を限定するものではない。
【0078】
図６は本願の実施例における駆動モジュールの構造模式図であって、図６に示すように、一部の実施例において、駆動モジュールにおいて、ゲート駆動回路ＤＣ１、リセット駆動回路ＤＣ２及び発光制御駆動回路ＤＣ３が第２の方向に沿って配列される。
【0079】
なお、図６は、駆動モジュールにおいて、リセット駆動回路ＤＣ２が発光制御駆動回路ＤＣ３の、表示領域Ａから離れた側に位置し、かつ発光制御駆動回路ＤＣ３がリセット駆動回路ＤＣ２の、表示領域Ａから離れた側に位置する場合を例示的に示したものにすぎない。本願の実施例において、ゲート駆動回路ＤＣ１、リセット駆動回路ＤＣ２及び発光制御駆動回路ＤＣ３の全てが第２の方向に沿って配列されるという状況を満たす場合、ゲート駆動回路ＤＣ１、リセット駆動回路ＤＣ２及び発光制御駆動回路ＤＣ３の全ての位置関係を適宜調節することができる。
【0080】
一部の実施例において、ゲート駆動回路ＤＣ１はカスケード接続されたＮ個の第１のシフトレジスタＳＲ＿１／ＳＲ＿２……／ＳＲ＿Ｎを含み、リセット駆動回路ＤＣ２はカスケード接続されたＮ個の第２シフトレジスタＳＲ’＿１／ＳＲ’＿２……／ＳＲ’＿Ｎを含む。第ｊ段に位置する第１のシフトレジスタＳＲ＿ｊの信号出力端子は、ｊ番目の第１の信号出力端子ＯＵＴ１であり、第ｊ段に位置する第２のシフトレジスタＳＲ’＿ｊの信号出力端子は、ｊ番目の第２の信号出力端子ＯＵＴ２であり、ｊは整数であり、かつ、１≦ｊ≦Ｎである。
【0081】
なお、駆動回路内のシフトレジスタがカスケード接続される具体的な方式は本分野の常規技術に属し、ここでは詳細な説明を省略する。
【0082】
一部の実施例において、Ｎ個の画素ユニット群が第１の方向に沿って配列され、ゲート駆動回路ＤＣ１におけるＮ個の第１のシフトレジスタＳＲ＿１／ＳＲ＿２……／ＳＲ＿Ｎが第１の方向に沿って配列され、リセット駆動回路ＤＣ２におけるＮ個の第１のシフトレジスタＳＲ’＿１／ＳＲ’＿２……／ＳＲ’＿Ｎが第１の方向に沿って配列される。
【0083】
図７は本願の実施例における、ゲート駆動回路ＤＣ１及びリセット駆動回路ＤＣ２内のシフトレジスタに適用される回路構造模式図であって、図７に示すように、当該シフトレジスタは、第１の入力サブ回路１１、第１のプルダウン制御サブ回路１２、第１の出力サブ回路１３及び第１のプルダウンサブ回路１４を含む。
【0084】
第１の入力サブ回路１１は、入力信号端子ＩＮＰＵＴ、プルアップノードＰＵ及び第１のクロック信号端子ＣＬＫに接続され、第１のクロック信号端子ＣＬＫの制御に応答して、入力信号端子ＩＮＰＵＴが提供する入力信号をプルアップノードＰＵに書き込むように構成される。
【0085】
第１のプルダウン制御サブ回路１２は、第１の動作電圧端子Ｖ１、プルアップノードＰＵ、プルダウンノードＰＤ及び第１のクロック信号端子ＣＬＫに接続され、第１のクロック信号端子ＣＬＫの制御に応答して、第１の動作電圧端子Ｖ１が提供する第１の動作電圧をプルダウンノードＰＤに書き込み、プルアップノードＰＵでの電圧の制御に応答して、第１のクロック信号端子ＣＬＫが提供する第１のクロック信号をプルダウンノードＰＤに書き込むように構成される。
【0086】
第１の出力サブ回路１３は、第２の動作電圧端子Ｖ２、プルアップノードＰＵ、プルダウンノードＰＤ、信号出力端子ＯＵＴ及び第２のクロック信号端子ＣＬＫＢに接続され、プルアップノードＰＵでの電圧の制御に応答して、第２のクロック信号端子ＣＬＫＢが提供する第２のクロック信号を信号出力端子ＯＵＴに書き込み、プルダウンノードＰＤの制御に応答して、第２の動作電圧端子Ｖ２が提供する第２の動作電圧を信号出力端子ＯＵＴに書き込むように構成される。
【0087】
第１のプルダウンサブ回路１４は、第２の動作電圧端子Ｖ２、プルアップノードＰＵ、プルダウンノードＰＤ及び第２のクロック信号端子ＣＬＫＢに接続され、プルダウンノードＰＤでの電圧及び第２のクロック信号端子ＣＬＫＢの制御に応答して、プルアップノードＰＵに第２の動作電圧を書き込むように構成される。
【0088】
一部の実施例において、当該第１の入力サブ回路１１は第１１のトランジスタＴ１１を含み、第１のプルダウン制御サブ回路１２は第１２のトランジスタＴ１２及び第１３のトランジスタＴ１３を含み、第１の出力サブ回路１３は第１４のトランジスタＴ１４及び第１５のトランジスタＴ１５を含み、第１のプルダウンサブ回路１４は第１６のトランジスタＴ１６及び第１７のトランジスタＴ１７を含む。
【0089】
ここで、第１１のトランジスタＴ１１の制御極は第１のクロック信号端子ＣＬＫに接続され、第１１のトランジスタＴ１１の第１の極は入力信号端子ＩＮＰＵＴに接続され、第１１のトランジスタＴ１１の第２の極はプルアップノードＰＵに接続される。
【0090】
第１２のトランジスタＴ１２の制御極はプルアップノードＰＵに接続され、第１２のトランジスタＴ１２の第１の極は第１のクロック信号端子ＣＬＫに接続され、第１２のトランジスタＴ１２の第２の極はプルダウンノードＰＤに接続される。
【0091】
第１３のトランジスタＴ１３の制御極は第１のクロック信号端子ＣＬＫに接続され、第１３のトランジスタＴ１３の第１の極は第１の動作電圧端子Ｖ１に接続され、第１３のトランジスタＴ１３の第２の極はプルダウンノードＰＤに接続される。
【0092】
第１４のトランジスタＴ１４の制御極はプルダウンノードＰＤに接続され、第１４のトランジスタＴ１４の第１の極は第２の動作電圧端子Ｖ２に接続され、第１４のトランジスタＴ１４の第２の極は信号出力端子ＯＵＴに接続される。
【0093】
第１５のトランジスタＴ１５の制御極はプルアップノードＰＵに接続され、第１５のトランジスタＴ１５の第１の極は第２のクロック信号端子ＣＬＫＢに接続され、第１５のトランジスタＴ１５の第２の極は信号出力端子ＯＵＴに接続される。
【0094】
第１６のトランジスタＴ１６の制御極はプルダウンノードＰＤに接続され、第１６のトランジスタＴ１６の第１の極は第２の動作電圧端子Ｖ２に接続され、第１６のトランジスタＴ１６の第２の極は第１７のトランジスタＴ１７の第１の極に接続される。
【0095】
第１７のトランジスタＴ１７の制御極は第２のクロック信号端子ＣＬＫＢに接続され、第１７のトランジスタＴ１７の第２の極はプルアップノードＰＵに接続される。
【0096】
一部の実施例において、第１の出力サブ回路は、第１８のトランジスタＴ１８、第３のキャパシタＣ３、第４のキャパシタＣ４をさらに含み、第１５のトランジスタＴ１５の制御極は、第１８のトランジスタＴ１８を介してプルアップノードＰＵに接続される。
【0097】
ここで、第１８のトランジスタＴ１８の制御極は第１の動作電圧端子Ｖ１に接続され、第１８のトランジスタＴ１８の第１の極はプルアップノードＰＵに接続され、第１８のトランジスタＴ１８の第２の極は第１５のトランジスタＴ１５の制御極に接続される。
【0098】
第３のキャパシタＣ３の第１端は第１５のトランジスタＴ１５の制御極に接続され、第３のキャパシタＣ３の第２端は信号出力端子ＯＵＴに接続される。
【0099】
第４のキャパシタＣ４の第１端はプルダウンノードＰＤに接続され、第４のキャパシタＣ４の第２端は第１４のトランジスタＴ１４の第１の極に接続される。
【0100】
以下では図７に示すシフトレジスタの動作過程について図面を合わせて詳細に説明する。ここで、第１の動作電圧端子Ｖ１はローレベル動作電圧ＶＧＬを提供し、第２の動作電圧端子Ｖ２はハイレベル動作電圧ＶＧＨを提供すると仮定する。
【0101】
【0102】
充電段階ｓ１において、入力信号端子ＩＮＰＵＴはローレベル信号を提供し、第１のクロック信号端子ＣＬＫはローレベル信号を提供し、第２のクロック信号端子ＣＬＫＢはハイレベル信号を提供する。このとき、第１１のトランジスタＴ１１、第１２のトランジスタＴ１２、第１３のトランジスタＴ１３、第１４のトランジスタＴ１４、第１５のトランジスタＴ１５、第１６のトランジスタＴ１６、第１８のトランジスタＴ１８はいずれもオンであり、第１７のトランジスタＴ１７はオフであり、プルアップノードＰＵ及びプルダウンノードＰＤは共にローレベル状態にある。第１４のトランジスタＴ１４を介して信号出力端子ＯＵＴにハイレベル動作電圧ＶＧＨが書き込まれ、第１５のトランジスタＴ１５を介して、第２のクロック信号端子ＣＬＫＢが提供するハイレベル信号が信号出力端子ＯＵＴに書き込まれるため、信号出力端子ＯＵＴはハイレベル信号を出力する。
【0103】
出力段階ｓ２において、入力信号端子ＩＮＰＵＴはハイレベル信号を提供し、第１のクロック信号端子ＣＬＫはハイレベル信号を提供し、第２のクロック信号端子ＣＬＫＢはローレベル信号を提供する。このとき、第１２のトランジスタＴ１２、第１５のトランジスタＴ１５、第１７のトランジスタＴ１７はいずれもオンであり、第１１のトランジスタＴ１１、第１３のトランジスタＴ１３、第１４のトランジスタＴ１４、第１６のトランジスタＴ１６、第１８のトランジスタＴ１８はいずれもオフである。プルアップノードＰＵはローレベル状態にあり、プルダウンノードＰＤはハイレベル状態にあり、第１５のトランジスタＴ１５を介して、第２のクロック信号端子ＣＬＫＢが提供するローレベル信号が信号出力端子ＯＵＴに書き込まれるため、信号出力端子ＯＵＴはローレベル信号を出力する。
【0104】
なお、クロック信号端子が提供する信号がハイレベルからローレベル信号に遷移することにより、第３のキャパシタＣ３のブートストラップ作用の下、ノードＮ３での電圧がより低い電位に引き下げられ、このとき、第１８のトランジスタＴ１８について言えば、その制御極での電圧ＶＧＬがノードＮ３での電圧よりも大きいため（即ち、ソース電圧と比較して、このときのゲート電圧ＶＧＬはハイレベルである）、第１８のトランジスタＴ１８はオフである。第１８のトランジスタＴ１８がオフであるため、ノードＮ３での低すぎる電圧がプルアップノードＰＵに書き込まれるのを防止でき、第１１のトランジスタＴ１１、第１２のトランジスタＴ１２が高電圧状態になるのを回避できることから、第１１のトランジスタＴ１１、第１２のトランジスタＴ１２の使用寿命を延ばすことができる。
【0105】
リセット段階ｓ３において、入力信号端子ＩＮＰＵＴはハイレベル信号を提供し、第１のクロック信号端子ＣＬＫはローレベル信号を提供し、第２のクロック信号端子ＣＬＫＢはローレベル信号を提供する。このとき、第１１のトランジスタＴ１１、第１３のトランジスタＴ１３、第１４のトランジスタＴ１４、第１６のトランジスタＴ１６、第１７のトランジスタＴ１７、第１８のトランジスタＴ１８はいずれもオンであり、第１２のトランジスタＴ１２及び第１５のトランジスタＴ１５は共にオフである。プルアップノードＰＵはハイレベル状態にあり、プルダウンノードＰＤはローレベル状態にあり、第１４のトランジスタＴ１４を介して信号出力端子ＯＵＴにハイレベル動作電圧ＶＧＨが書き込まれる。
【0106】
保持段階ｓ４において、入力信号端子ＩＮＰＵＴはハイレベル信号を提供し、第１のクロック信号端子ＣＬＫはクロック信号のハイ／ローレベル間の切り替えを提供し、第２のクロック信号端子ＣＬＫＢはクロック信号のハイ／ローレベル間の切り替えを提供する。プルアップノードＰＵは常にハイレベル状態にあり、プルダウンノードＰＤは常にローレベル状態にあり、第１４のトランジスタＴ１４はオンを維持し、第１５のトランジスタＴ１５はオフを維持し、信号出力端子ＯＵＴはハイレベル信号出力を維持する。
【0107】
一部の実施例において、第ｉ段に位置するシフトレジスタの信号出力端子ＯＵＴは第ｉ＋１段に位置する入力信号端子ＩＮＰＵＴに接続されることにより、２つのシフトレジスタのカスケード接続を実現し、このとき、第１段に位置するシフトレジスタの信号入力端子ＩＮＰＵＴはフレームスタート信号端子に接続される。具体的に、ゲート駆動回路において第１段に位置する第１のシフトレジスタの信号入力端子ＩＮＰＵＴは第１のフレームスタート信号端子ＳＴＶに接続され、リセット駆動回路において第１段に位置する第２のシフトレジスタの信号入力端子ＩＮＰＵＴは第２のフレームスタート信号端子ＳＴＶ’に接続され、ゲート駆動回路ＤＣ１とリセット駆動回路ＤＣ２は、第１のフレームスタート信号端子ＳＴＶと第２のフレームスタート信号端子ＳＴＶ’によってそれぞれ動作が制御される。
【0108】
また、表示領域内の１番目の画素ユニット群に配置される第１のリセット信号線は、第２のフレームスタート信号端子ＳＴＶ’に接続される。
【0109】
図９は本願の実施例におけるゲート駆動回路ＤＣ１及びそれに配置される信号線の構造模式図であり、図１０は図９における６本の信号線に印加される信号の波形図であって、図９及び図１０に示すように、ゲート駆動回路ＤＣ１に対応する動作信号線群は、４本のクロック信号線と２本の動作電圧信号線を含み、即ち、第１のクロック信号線ＣＫ１、第２のクロック信号線ＣＫ２、第３のクロック信号線ＣＫ３、第４のクロック信号線ＣＫ４、ハイレベル動作電圧信号線ＶＨ、ローレベル動作電圧信号線ＶＬを含む。
【0110】
第４ｋ－３段に位置する第１のシフトレジスタの第１のクロック信号端子ＣＬＫは第１のクロック信号線ＣＫ１に接続され、第４ｋ－３段に位置する第１のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第２のクロック信号線ＣＫ２に接続される。
【0111】
第４ｋ－２段に位置する第１のシフトレジスタの第１のクロック信号端子ＣＬＫは第２のクロック信号線ＣＫ２に接続され、第４ｋ－２段に位置する第１のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第１のクロック信号線ＣＫ１に接続される。
【0112】
第４ｋ－１段に位置する第１のシフトレジスタの第１のクロック信号端子ＣＬＫは第３のクロック信号線ＣＫ３に接続され、第４ｋ－１段に位置する第１のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第４のクロック信号線ＣＫ４に接続される。
【0113】
第４ｋ段に位置する第１のシフトレジスタの第１のクロック信号端子ＣＬＫは第４のクロック信号線ＣＫ４に接続され、第４ｋ－２段に位置する第１のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第３のクロック信号線ＣＫ３に接続される。ここで、ｋは整数であり、かつ、１≦ｋ≦Ｎ／４である。
【0114】
各段のシフトレジスタの第１の動作電圧端子Ｖ１はローレベル動作電圧信号線ＶＬに接続され、各段のシフトレジスタの第２の動作電圧端子Ｖ２はハイレベル動作電圧信号線ＶＨに接続される。
【0115】
第１のクロック信号線ＣＫ１が提供するクロック信号がアクティブレベル状態にある期間と、第２のクロック信号線ＣＫ２が提供するクロック信号がアクティブレベル状態にある期間が互いにずれ、第１のクロック信号線ＣＫ１と第３のクロック信号線ＣＫ３は同一のクロック信号を提供し、第２のクロック信号線ＣＫ２と第４のクロック信号線ＣＫ４は同一のクロック信号を提供する。ローレベル動作電圧信号線ＶＬはローレベル動作電圧ＶＧＬを提供し、ハイレベル動作電圧信号線ＶＨは、ハイレベル動作電圧ＶＧＨを提供する。
【0116】
ゲート駆動回路ＤＣ１の出力の安定性は画素ユニットの駆動過程に大きく影響するということを考慮すると、ゲート駆動回路ＤＣ１の出力の安定性を確保することが重要である。本実施例では、クロック信号線を４本配置し、その際に各クロック信号線がＮ／２個のシフトレジスタにのみ接続されることで、クロック信号線上の負荷（ｌｏａｄ）を効果的に低減し、ゲート駆動回路ＤＣ１の安定した出力を保障することができる。
【0117】
図１１は本願の実施例におけるリセット駆動回路ＤＣ２及びそれに配置される信号線の構造模式図であり、図１２は図１１における４本の信号線に印加される信号の波形図であって、図１１及び図１２に示すように、リセット駆動回路ＤＣ２に対応する動作信号線群は、２本のクロック信号線と２本の動作電圧信号線を含み、即ち、第５のクロック信号線ＣＫ５、第６のクロック信号線ＣＫ６、ハイレベル動作電圧信号線ＶＨ、ローレベル動作電圧信号線ＶＬを含む。
【0118】
ここで、第２ｍ－１段に位置する第２のシフトレジスタの第１のクロック信号端子ＣＬＫは第５のクロック信号線ＣＫ５に接続され、第２ｍ－１段に位置する第２のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第６のクロック信号線ＣＫ６に接続される。
【0119】
第２ｍ段に位置する第２のシフトレジスタの第１のクロック信号端子ＣＬＫは第６のクロック信号線ＣＫ６に接続され、第２ｍ段に位置する第２のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第５のクロック信号線ＣＫ５に接続される。ここで、ｍは整数であり、かつ、１≦ｍ≦Ｎ／２である。
【0120】
各段のシフトレジスタの第１の動作電圧端子Ｖ１はローレベル動作電圧信号線ＶＬに接続され、各段のシフトレジスタの第２の動作電圧端子Ｖ２はハイレベル動作電圧信号線ＶＨに接続される。
【0121】
第５のクロック信号線ＣＫ５が提供するクロック信号がアクティブレベル状態にある期間と、第６のクロック信号線ＣＫ６が提供するクロック信号がアクティブレベル状態にある期間がずれ、ローレベル動作電圧信号線ＶＬがローレベル動作電圧ＶＧＬを提供し、ハイレベル動作電圧信号線ＶＨがハイレベル動作電圧ＶＧＨを提供する。
【0122】
リセット駆動回路ＤＣ２の出力の安定性は画素ユニットの駆動過程に与える影響が小さいということを考慮すると、リセット駆動回路ＤＣ２の出力の安定性に対する要求は比較的低い。本実施例では、クロック信号線を２本配置することで、リセット駆動回路ＤＣ２の出力の安定性を満たすという状況において信号線の配置数を減らしており、狭額縁化の実現に有利である。
【0123】
一部の実施例において、駆動モジュールが発光制御駆動回路ＤＣ３を含む場合、発光制御駆動回路ＤＣ３は、カスケード接続されたＮ個の第３のシフトレジスタＳＲ”＿１／ＳＲ”＿２……／ＳＲ”＿Ｎを含み、第ｊ段に位置する第３のシフトレジスタＳＲ”＿ｊの信号出力端子はｊ番目の第３の信号出力端子ＯＵＴ３である。
【0124】
一部の実施例において、Ｎ個の画素ユニット群は第１の方向に沿って配列され、発光制御駆動回路ＤＣ３におけるＮ個の第３のシフトレジスタＳＲ”＿１／ＳＲ”＿２……／ＳＲ”＿Ｎは第１の方向に沿って配列される。
【0125】
図１３は本願の実施例における第３のシフトレジスタの回路構造模式図であって、図１３に示すように、当該シフトレジスタは、第２の入力サブ回路２１、電圧制御サブ回路２２、第２のプルダウン制御サブ回路２３、第２の出力サブ回路２４、第２のプルダウンサブ回路２５を含む。
【0126】
ここで、第２の入力サブ回路２１は入力信号端子ＩＮＰＵＴ、プルアップノードＰＵ及び第３のクロック信号端子ＣＬＫＭに接続され、第３のクロック信号端子ＣＬＫＭの制御に応答して、入力信号端子ＩＮＰＵＴが提供する入力信号をプルアップノードＰＵに書き込むように構成される。
【0127】
電圧制御サブ回路２２は、プルアップノードＰＵ、プルダウン制御ノードＰＤＣ及び第３のクロック信号端子ＣＬＫＭに接続され、プルアップノードＰＵでの電圧の制御に応答して、第３のクロック信号端子ＣＬＫＭが提供する第３のクロック信号をプルダウン制御ノードＰＤＣに書き込み、第３のクロック信号端子ＣＬＫＭの制御に応答して、第３の動作電圧端子Ｖ３が提供する第３の動作電圧をプルダウン制御ノードＰＤＣに書き込むように構成される。
【0128】
第２のプルダウン制御サブ回路２３は、第４の動作電圧端子Ｖ４、プルアップノードＰＵ、プルダウンノードＰＤ、プルダウン制御ノードＰＤＣ及び第４のクロック信号端子ＣＬＫＮに接続され、プルダウン制御ノードＰＤＣでの電圧及び第４のクロック信号端子ＣＬＫＮの制御に応答して、第４のクロック信号端子ＣＬＫＮが提供する第４のクロック信号をプルダウンノードＰＤに書き込み、プルアップノードＰＵでの電圧の制御に応答して、第４の動作電圧端子Ｖ４が提供する第４の動作電圧をプルダウンノードＰＤに書き込むように構成される。
【0129】
第２の出力サブ回路２４は、第３の動作電圧端子Ｖ３、第４の動作電圧端子Ｖ４、プルアップノードＰＵ、プルダウンノードＰＤ及び信号出力端子に接続され、プルアップノードＰＵでの電圧に応答して、第３の動作電圧を信号出力端子に書き込み、プルダウンノードＰＤの制御に応答して、第４の動作電圧を信号出力端子に書き込むように構成される。
【0130】
第２のプルダウンサブ回路２５は、第４の動作電圧端子Ｖ４、プルアップノードＰＵ、プルダウン制御ノードＰＤＣ及び第４のクロック信号端子ＣＬＫＮに接続され、プルダウン制御ノードＰＤＣでの電圧及び第２のクロック信号端子ＣＬＫＢの制御に応答して、第４の動作電圧をプルアップノードＰＵに書き込むように構成される。
【0131】
一部の実施例において、第２の入力サブ回路２１は第２１のトランジスタＴ２１を含み、電圧制御サブ回路２２は第２２のトランジスタＴ２２及び第２３のトランジスタＴ２３を含み、第２のプルダウン制御サブ回路２３は第２４のトランジスタＴ２４、第２５のトランジスタＴ２５及び第２６のトランジスタＴ２６を含み、第２の出力サブ回路２４は第２７のトランジスタＴ２７、第２８のトランジスタＴ２８、第５のキャパシタＣ５及び第６のキャパシタＣ６を含み、第２のプルダウンサブ回路２５は第２９のトランジスタＴ２９及び第３０のトランジスタＴ３０を含む。
【0132】
ここで、第２１のトランジスタＴ２１の制御極は第３のクロック信号端子ＣＬＫＭに接続され、第２１のトランジスタＴ２１の第１の極は入力信号端子ＩＮＰＵＴに接続され、第２１のトランジスタＴ２１の第２の極はプルアップノードＰＵに接続される。
【0133】
第２２のトランジスタＴ２２の制御極はプルアップノードＰＵに接続され、第２２のトランジスタＴ２２の第１の極は第３のクロック信号端子ＣＬＫＭに接続され、第２２のトランジスタＴ２２の第２の極はプルダウン制御ノードＰＤＣに接続される。
【0134】
第２３のトランジスタＴ２３の制御極は第３のクロック信号端子ＣＬＫＭに接続され、第２３のトランジスタＴ２３の第１の極は第３の動作電圧端子Ｖ３に接続され、第２３のトランジスタＴ２３の第２の極はプルダウン制御ノードＰＤＣに接続される。
【0135】
第２４のトランジスタＴ２４の制御極はプルダウン制御ノードＰＤＣに接続され、第２４のトランジスタＴ２４の第１の極は第４のクロック信号端子ＣＬＫＮに接続され、第２４のトランジスタＴ２４の第２の極は第２５のトランジスタＴ２５の第１の極に接続される。
【0136】
第２５のトランジスタＴ２５の制御極は第４のクロック信号端子ＣＬＫＮに接続され、第２５のトランジスタＴ２５の第２の極はプルダウンノードＰＤに接続される。
【0137】
第２６のトランジスタＴ２６の制御極はプルアップノードＰＵに接続され、第２６のトランジスタＴ２６の第１の極は第４の動作電圧端子Ｖ４に接続され、第２６のトランジスタＴ２６の第２の極はプルダウンノードＰＤに接続される。
【0138】
第２７のトランジスタＴ２７の制御極はプルアップノードＰＵに接続され、第２７のトランジスタＴ２７の第１の極は第３の動作電圧端子Ｖ３に接続され、第２７のトランジスタＴ２７の第１の極は信号出力端子に接続される。
【0139】
第２８のトランジスタＴ２８の制御極はプルダウンノードＰＤに接続され、第２８のトランジスタＴ２８の第１の極は第４の動作電圧端子Ｖ４に接続され、第２７のトランジスタＴ２７の第２の極は信号出力端子に接続される。
【0140】
第２９のトランジスタＴ２９の制御極はプルダウン制御ノードＰＤＣに接続され、第２９のトランジスタＴ２９の第１の極は第４の動作電圧端子Ｖ４に接続され、第２９のトランジスタＴ２９の第２の極は第３０のトランジスタＴ３０の第１の極に接続される。
【0141】
第３０のトランジスタＴ３０の制御極は第４のクロック信号端子ＣＬＫＮに接続され、第３０のトランジスタＴ３０の第２の極はプルアップノードＰＵに接続される。
【0142】
第５のキャパシタＣ５の第１端は第２７のトランジスタＴ２７の制御極に接続され、第５のキャパシタＣ５の第２端は信号出力端子に接続される。
【0143】
第６のキャパシタＣ６の第１端はプルダウンノードＰＤに接続され、第６のキャパシタＣ６の第２端は第４の動作電圧端子Ｖ４に接続される。
【0144】
以下では図１３に示すシフトレジスタの動作過程について図を組み合わせて詳細に説明する。ここで、第３の動作電圧端子Ｖ３がローレベル動作電圧ＶＧＬを提供し、第４の動作電圧端子Ｖ４がハイレベル動作電圧ＶＧＨを提供すると仮定する。
【0145】
図１４は図１３に示すシフトレジスタの動作タイミング図であって、図１４に示すように、当該シフトレジスタの動作過程は、充電段階ｐ１、第１の出力段階ｐ２、第２の出力段階ｐ３、第３の出力段階ｐ４、リセット段階ｐ５及び保持段階ｐ６を含む。
【0146】
充電段階ｐ１において、入力信号端子ＩＮＰＵＴはローレベル信号を提供し、第３のクロック信号端子ＣＬＫＭはハイレベル信号を提供し、第４のクロック信号端子ＣＬＫＮはローレベル信号を提供する。このとき、第２４のトランジスタＴ２４、第２５のトランジスタＴ２５、第２８のトランジスタＴ２８、第２９のトランジスタＴ２９及び第３０のトランジスタＴ３０はいずれもオンであり、第２１のトランジスタＴ２１、第２２のトランジスタＴ２２、第２３のトランジスタＴ２３、第２６のトランジスタＴ２６及び第２７のトランジスタＴ２７はいずれもオフであり、プルダウン制御ノードＰＤＣ及びプルダウンノードＰＤはローレベル状態にあり、プルアップノードＰＵはハイレベル状態にある。ハイレベル動作電圧ＶＧＨが第２８のトランジスタＴ２８を介して信号出力端子ＯＵＴに書き込まれるため、信号出力端子ＯＵＴはハイレベル信号を出力する。
【0147】
第１の出力段階ｐ２において、入力信号端子ＩＮＰＵＴはローレベル信号を提供し、第３のクロック信号端子ＣＬＫＭはローレベル信号を提供し、第４のクロック信号端子ＣＬＫＮはハイレベル信号を提供する。このとき、第２１のトランジスタＴ２１、第２２のトランジスタＴ２２、第２３のトランジスタＴ２３、第２４のトランジスタＴ２４、第２６のトランジスタＴ２６、第２７のトランジスタＴ２７、第２９のトランジスタＴ２９はいずれもオンであり、第２５のトランジスタＴ２５、第２８のトランジスタＴ２８、第３０のトランジスタＴ３０はいずれもオフである。プルダウン制御ノードＰＤＣ及びプルアップノードＰＵはローレベル状態にあり、プルダウンノードＰＤはハイレベル状態にある。ローレベル動作電圧ＶＧＬが第２７のトランジスタＴ２７を介して信号出力端子ＯＵＴに書き込まれるため、信号出力端子ＯＵＴはローレベル信号を出力する。
【0148】
第２の出力段階ｐ３において、入力信号端子ＩＮＰＵＴはローレベル信号を提供し、第３のクロック信号端子ＣＬＫＭはハイレベル信号を提供し、第４のクロック信号端子ＣＬＫＮはローレベル信号を提供する。このとき、第２２のトランジスタＴ２２、第２５のトランジスタＴ２５、第２６のトランジスタＴ２６、第２７のトランジスタＴ２７、第３０のトランジスタＴ３０はいずれもオンであり、第２１のトランジスタＴ２１、第２３のトランジスタＴ２３、第２４のトランジスタＴ２４、第２８のトランジスタＴ２８、第２９のトランジスタＴ２９はいずれもオフである。プルアップノードＰＵはローレベル状態にあり、プルダウン制御ノードＰＤＣ及びプルダウンノードＰＤは共にハイレベル状態にある。ローレベル動作電圧ＶＧＬが第２７のトランジスタＴ２７を介して信号出力端子ＯＵＴに書き込まれるため、信号出力端子ＯＵＴはローレベル信号を出力する。
【0149】
第３の出力段階ｐ４において、入力信号端子ＩＮＰＵＴはハイレベル信号を提供し、第３のクロック信号端子ＣＬＫＭはローレベル信号を提供し、第４のクロック信号端子ＣＬＫＮはハイレベル信号を提供する。第２１のトランジスタＴ２１、第２３のトランジスタＴ２３、第２４のトランジスタＴ２４、第２９のトランジスタＴ２９はいずれもオンであり、第２２のトランジスタＴ２２、第２５のトランジスタＴ２５、第２６のトランジスタＴ２６、第２７のトランジスタＴ２７、第２８のトランジスタＴ２８、第３０のトランジスタＴ３０はいずれもオフであり、プルダウン制御ノードＰＤＣはローレベル状態にあり、プルアップノードＰＵ及びプルダウンノードＰＤは共にハイレベル状態にある。第２７のトランジスタＴ２７及び第２８のトランジスタＴ２８は共にオフであり、信号出力端子ＯＵＴはフローティング状態（ｆｌｏａｔｉｎｇ）にあり、信号出力端子ＯＵＴは前段のローレベル状態を維持し、即ち、信号出力端子ＯＵＴはローレベル信号を出力する。
【0150】
リセット段階ｐ５において、入力信号端子ＩＮＰＵＴはハイレベル信号を提供し、第３のクロック信号端子ＣＬＫＭはハイレベル信号を提供し、第４のクロック信号端子ＣＬＫＮはローレベル信号を提供する。このとき、第２４のトランジスタＴ２４、第２５のトランジスタＴ２５、第２８のトランジスタＴ２８、第２９のトランジスタＴ２９及び第３０のトランジスタＴ３０はいずれもオンであり、第２１のトランジスタＴ２１、第２２のトランジスタＴ２２、第２３のトランジスタＴ２３、第２６のトランジスタＴ２６及び第２７のトランジスタＴ２７はいずれもオフである。プルダウン制御ノードＰＤＣ及びプルダウンノードＰＤは共にローレベル状態にあり、プルアップノードＰＵはハイレベル状態にある。ハイレベル動作電圧ＶＧＨが第２８のトランジスタＴ２８を介して信号出力端子ＯＵＴに書き込まれるため、信号出力端子ＯＵＴはハイレベル信号を出力する。
【0151】
保持段階ｐ６において、入力信号端子ＩＮＰＵＴはハイレベル信号を提供し、第３のクロック信号端子ＣＬＫＭはクロック信号のハイ／ローレベルの切り替えを提供し、第４のクロック信号端子ＣＬＫＮはクロック信号のハイ／ローレベルの切り替えを提供する。プルアップノードＰＵは常にハイレベル状態にあり、プルダウンノードＰＤは常にローレベル状態にあり、第２８のトランジスタＴ２８はオンを維持し、第２７のトランジスタＴ２７はオフを維持し、信号出力端子ＯＵＴはハイレベル信号出力を維持する。
【0152】
一部の実施例において、第ｉ段に位置する第３のシフトレジスタの信号出力端子ＯＵＴは第ｉ＋１段に位置する第３の入力信号端子ＩＮＰＵＴに接続され、２つの第３のシフトレジスタのカスケード接続を実現する。発光制御駆動回路における１段目に位置する第３のシフトレジスタの信号入力端子ＩＮＰＵＴは第３のフレームスタート信号端子ＳＴＶ”に接続される。
【0153】
本願においては、第１のフレームスタート信号端子ＳＴＶ、第２のフレームスタート信号端子ＳＴＶ’、第３のフレームスタート信号端子ＳＴＶ”が提供するフレームスタート信号の波形をそれぞれ制御することにより、第１のシフトレジスタ、第２のシフトレジスタ、第３のシフトレジスタが出力する走査信号の波形を制御することができる。
【0154】
図１５は本願の実施例における発光制御駆動回路ＤＣ３及びそれに配置される信号線の構造模式図であり、図１６は図１５における４本の信号線に印加される信号の波形図であって、図１５及び図１６に示すように、発光制御駆動回路ＤＣ３には２本のクロック信号線と２本の動作電圧信号線が配置されており、即ち、第７のクロック信号線ＣＫ７、第８のクロック信号線ＣＫ８、ハイレベル動作電圧信号線ＶＨ、ローレベル動作電圧信号線ＶＬが配置されている。
【0155】
ここで、第２ｍ－１段に位置する第３のシフトレジスタの第３のクロック信号端子ＣＬＫＭは第７のクロック信号線ＣＫ７に接続され、第２ｍ－１段に位置する第３のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第８のクロック信号線ＣＫ８に接続される。
【0156】
第２ｍ段に位置する第３シフトレジスタの第３のクロック信号端子ＣＬＫＭは第８のクロック信号線ＣＫ８に接続され、第２ｍ段に位置する第３のシフトレジスタの第２のクロック信号端子ＣＬＫＢは第７のクロック信号線ＣＫ７に接続される。ここで、ｍは整数であり、かつ、１≦ｍ≦Ｎ／２である。
【0157】
各段のシフトレジスタの第３の動作電圧端子Ｖ３はローレベル動作電圧信号線ＶＬに接続され、各段のシフトレジスタの第４の動作電圧端子Ｖ４はハイレベル動作電圧信号線ＶＨに接続される。
【0158】
第７のクロック信号線ＣＫ７が提供するクロック信号がアクティブレベル状態にある期間と、第８のクロック信号線ＣＫ８が提供するクロック信号がアクティブレベル状態にある期間がずれ、ローレベル動作電圧信号線ＶＬがローレベル動作電圧ＶＧＬを提供し、ハイレベル動作電圧信号線ＶＨがハイレベル動作電圧ＶＧＨを提供する。
【0159】
本願の実施例は前述の実施例が提供する表示基板による表示駆動方法をさらに提供し、当該表示駆動方法は、ゲート駆動回路がＮ個の第１の信号出力端子を介してゲート走査信号を順次出力し、リセット駆動回路がＮ個の第２の信号出力端子を介してリセット走査信号を順次出力することを含む。ここで、ｉ番目の画素ユニット群に配置される第２のリセット信号線の走査タイミングは、ｉ＋１番目の画素ユニット群に配置される第１のリセット信号線の走査タイミングと同一である。
【0160】
一部の実施例において、ｉ番目の画素ユニット群に配置される前記ゲート線の走査タイミングは、ｉ番目の前記画素ユニット群に配置される前記第２のリセット信号線の走査タイミングと同一である。
【0161】
一部の実施例において、駆動モジュールが発光制御駆動回路を含む場合、表示駆動過程において発光駆動制御回路はＮ個の第３の信号出力端子を介して発光制御走査信号を順次出力する。
【0162】
駆動過程において、画素ユニットの具体的な動作過程は前述の実施例における相応の内容を参照できるため、ここではその説明を省略する。
【0163】
本願の実施例は上記実施例が提供する表示基板を含む表示装置をさらに提供する。
【0164】
ここで、表示装置は、電子ペーパー、ＯＬＥＤパネル、ＡＭＯＬＥＤパネル、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど、表示機能を有する如何なる製品または部品であってよい。
【0165】
本明細書では例示的な実施例を公開し、具体的な用語を用いたが、それらは一般的な説明に用いたものに過ぎず、またそのように解釈されるべきであり、限定を目的としたものではない。別途明確に指摘しない限り、一部の実施例においては、特定の実施例と組み合わせて説明した特徴、特性及び／もしくは素子を単独で使用することも、またはその他の実施例と組み合わせて説明した特徴、特性及び／もしくは素子と組み合わせて使用することもできることは当業者にとって自明である。したがって、添付の特許請求の範囲によって示される本願の範囲から逸脱しない場合、様々な形態及び詳細において変更できると当業者は理解するであろう。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】